JP2009152420A

JP2009152420A - 横型ｍｏｓｆｅｔ

Info

Publication number: JP2009152420A
Application number: JP2007329471A
Authority: JP
Inventors: Eishiro Sakai; 英子郎坂井; Jun Tamura; 純田村
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-12-21
Filing date: 2007-12-21
Publication date: 2009-07-09

Abstract

【課題】従来の横型ＭＯＳＦＥＴ２０は、オン抵抗低減のために配置された比較的高い不純物濃度を有するＮ型不純物領域４４の近傍で空乏層ａが延びにくく、ゲート電極３９のドレイン側端部まで達せず、ドレイン側端部に集中する高電界でホットキャリアが発生し、Ｖｔが変動するという不具合があった。
【解決手段】本発明の横型ＭＯＳＦＥＴ１は、Ｐ^＋型ベース領域３５とＮ^＋＋型ドレイン領域３６の間のＮ⁻型半導体層３３の表面層に、Ｎ⁻型半導体層３３より高い不純物濃度を有するＮ^＋型高濃度領域５と、その表面層に、一端をＰ^＋型ベース領域３５に接しつつＮ^＋＋型ドレイン領域３６に向かって延在するＮ^＋型高濃度領域５よりも低い不純物濃度を有する複数のＮ⁻型低濃度領域６とを有する。
【選択図】図1

Description

本発明は、横型ＭＯＳＦＥＴに関する。

従来の横型ＭＯＳＦＥＴの一例を図８に示す。図８はＳＯＩ基板に形成されたＮチャネル型の横型ＭＯＳＦＥＴの縦断面図である。

図８において、２０は従来の横型ＭＯＳＦＥＴ、３０はＳＯＩ基板、３１はＮ型またはＰ型のシリコン基板、３２はシリコン酸化膜、３３はＮ⁻型半導体層、３４はＮ^＋型ウェル領域、３５はＰ^＋型ベース領域、３６はＮ^＋＋型ドレイン領域、３７はＮ^＋＋型ソース領域、３８はゲート絶縁膜、３９はゲート電極、４０はＬＯＣＯＳ酸化膜、４１は層間絶縁膜、４２はドレイン電極、４３はソース電極、４４はＮ型不純物領域である。

ＳＯＩ基板３０は、Ｎ型またはＰ型のシリコン基板３１と、その上のシリコン酸化膜３２と、その上のＮ⁻型半導体層３３とで構成されている。

Ｎ⁻型半導体層３３の表面層の所定領域には、シリコン酸化膜３２まで到達していないＮ^＋型ウェル領域３４と、シリコン酸化膜３２まで到達したＰ^＋型ベース領域３５とが所定距離だけ離間してそれぞれ形成されている。

また、Ｐ^＋型ベース領域３５とＮ^＋型ウェル領域３４の間のＮ⁻型半導体層３３の表面層には、Ｎ⁻型半導体層３３より高い不純物濃度を有するＮ型不純物領域４４が形成され、Ｎ^＋型ウェル領域３４と共にオン抵抗を低減させる役目をしている。

また、Ｎ^＋型ウェル領域３４の表面層には、Ｎ^＋型ウェル領域３４端から（図中、右方向へ）所定距離だけ離間して高不純物濃度のＮ^＋＋型ドレイン領域３６が形成され、Ｐ^＋型ベース領域３５の表面層には、Ｐ^＋型ベース領域３５端から（図中、左方向へ）所定距離（チャネル長）だけ離間して高不純物濃度のＮ^＋＋型ソース領域３７が形成されている。

また、Ｎ^＋＋型ドレイン領域３６とＮ^＋＋型ソース領域３７の間のＰ^＋型ベース領域３５表面上には、ゲート絶縁膜３８を介して、ポリシリコンからなるゲート電極３９が形成されている。

また、Ｎ型不純物領域４４とＮ^＋＋型ドレイン領域３６の間には、厚いＬＯＣＯＳ酸化膜４０が形成され、ゲート電極３９のドレイン側端部（図中、Ｅ部）の電界集中を緩和させる役目をしている。

そして、層間絶縁膜４１によってゲート電極３９と絶縁されて、Ｎ^＋＋型ドレイン領域３６に電気的接続するドレイン電極４２と、Ｐ^＋型ベース領域３５およびＮ^＋＋型ソース領域３７に電気的接続するソース電極４３とがそれぞれアルミニウム膜などで形成されている。（例えば、特許文献１参照）

特開２００４−６３９１８号公報図１

しかしながら、従来の横型ＭＯＳＦＥＴ２０では、ドレイン-ソース間に電圧を印加した状態において、オン抵抗低減のために配置された比較的高い不純物濃度を有するＮ型不純物領域４４の近傍で空乏層ａ（図８の拡大図中、破線で示す）が伸びにくかった。

このため、空乏層ａがゲート電極３９のドレイン側端部（ｅ部）まで達せず、厚いＬＯＣＯＳ酸化膜４０が配置されているにも係らず、ドレイン側端部（ｅ部）に集中する高電界でアバランシェ降伏を起こしホットキャリアが発生し、そのホットキャリアがゲ−ト絶縁膜３８にトラップされてＶｔ（スレッショルド電圧）が変動するという不具合があった。

本発明の横型ＭＯＳＦＥＴは、
第１導電型の半導体層と、
半導体層の表面層に形成された第１導電型のドレイン領域と、
ドレイン領域から離間して半導体層の表面層に形成された、第１導電型と反対導電型の第２導電型のベース領域と、
ベース領域の表面層に形成された第１導電型のソース領域と、
ベース領域とドレイン領域との間の半導体層の表面層に形成された、半導体層より高い不純物濃度を有する第１導電型の高濃度領域と、
高濃度領域の表面層に離散的に配列された、高濃度領域よりも低い不純物濃度を有する複数の低濃度領域とを有する横型ＭＯＳＦＥＴである。

本発明の横型ＭＯＳＦＥＴによれば、オン抵抗を低減しつつ、ゲート電極のドレイン側端部での電界集中を緩和し、ホットキャリアによるＶｔ（スレッショルド電圧）変動を抑えることができる。

本発明の横型ＭＯＳＦＥＴの一例を図１，図２に示す。図１（ａ）はＳＯＩ基板に形成されたＮチャネル型の横型ＭＯＳＦＥＴの平面図、図１（ｂ）は図１（ａ）のＣ−Ｃ線における要部斜視図である。図２は図１（ａ）のＡ−Ａ線およびＢ−Ｂ線における断面図である。尚、図１は層間絶縁膜、ソース電極およびドレイン電極を除去した状態を示す（ゲート電極は破線で示す）。また、図８と同一部分には同一符号を付す。

図１，２において、１は本発明の実施例１の横型ＭＯＳＦＥＴ、５は第１導電型の高濃度領域としてのＮ^＋型高濃度領域、６は第１導電型の低濃度領域としてのＮ⁻型低濃度領域、３０はＳＯＩ基板、３１はＮ型またはＰ型のシリコン基板、３２はシリコン酸化膜、３３は第１導電型の半導体層としてのＮ⁻型半導体層、３５はＰ^＋型ベース領域、３６はＮ^＋＋型ドレイン領域、３７はＮ^＋＋型ソース領域、３８はシリコン酸化膜、３９はゲート電極、４１は層間絶縁膜、４２はドレイン電極、４３はソース電極である。

Ｎ⁻型半導体層３３の表面層の所定領域には、シリコン酸化膜３２まで到達したＰ^＋型ベース領域３５が形成されている。

また、Ｎ⁻型半導体層３３の表面層には、Ｐ^＋型ベース領域３５から（図中、右方向へ）所定距離だけ離間した所定領域に高不純物濃度のＮ^＋＋型ドレイン領域３６が形成され、Ｐ^＋型ベース領域３５の表面層には、Ｐ^＋型ベース領域３５端から（図中、左方向へ）所定距離（チャネル長）だけ離間して高不純物濃度のＮ^＋＋型ソース領域３７が形成されている。

また、Ｐ^＋型ベース領域３５とＮ^＋＋型ドレイン領域３６の間のＮ⁻型半導体層３３の表面層には、一端をＰ^＋型ベース領域３５に、他端をＮ^＋＋型ドレイン領域３６に接して、Ｎ⁻型半導体層３３より高い不純物濃度を有するＮ^＋型高濃度領域５が形成され、オン抵抗を低減させる役目をしている。

また、そのＮ^＋型高濃度領域５の表面層には、一端をＰ^＋型ベース領域３５に接し、Ｎ^＋＋型ドレイン領域３６に向かって一定間隔を空けて離散的に配列された複数のストライプ状の、Ｎ^＋型高濃度領域５よりも低い不純物濃度を有するＮ⁻型低濃度領域６が形成されている。

本実施例１では、Ｎ⁻型低濃度領域６の他端は、ゲート電極３９のドレイン側端部（図中、ｅ部）を越えてＮ^＋＋型ドレイン領域３６に達している。

このＮ⁻型低濃度領域６により、ドレイン-ソース間に電圧が印加された際に、空乏層ｂ（図２中に破線で示す）がゲート電極３９のドレイン側端部（ｅ部）よりもＮ^＋＋型ドレイン領域３６側に延びて電界集中を緩和させ、ホットキャリアの発生を防止でき、その結果、Ｖｔ（スレッショルド電圧）の変動を抑制できる。

すなわち、低抵抗電流経路してのＮ^＋型高濃度領域５と、空乏層ｂを延ばすためのＮ⁻型低濃度領域６の両者を表面層に交互に配置することでオン抵抗を低減しつつ電界集中の緩和ができる。

ここで、Ｎ⁻型低濃度領域６の幅ｗおよび配列間隔ｓを共に、１〜２μｍ程度としておくと、間隔を空けて隣り合うＮ⁻型低濃度領域６の空乏層ｂ同士が互いに繋がりやすくなり、それに伴ってＮ⁻型低濃度領域６に挟まれたＮ^＋型高濃度領域５の空乏層ｂもＮ^＋＋型ドレイン領域３６に引っ張られ、ゲート電極３９のドレイン側端部（図中、ｅ部）を越えて電界集中を緩和させる。

また、Ｎ^＋型高濃度領域５の深さに対するＮ⁻型低濃度領域６の深さｄを、１／３〜１／２程度の範囲としておくとＮ^＋型高濃度領域５の電流経路面積を過剰に減少させることがなく、オン抵抗増加を抑制できて好適である。

そして、層間絶縁膜４１によってゲート電極３９と絶縁されて、Ｎ^＋＋型ドレイン領域３６に電気的接続するドレイン電極４２と、Ｐ^＋型ベース領域３５およびＮ^＋＋型ソース領域３７に電気的接続するソース電極４３とがそれぞれアルミニウム膜などで形成されている。

このような横型ＭＯＳＦＥＴ１は、Ｎ^＋型高濃度領域５によりオン抵抗を低減しつつ、その表面層に一定間隔で離散的に配列したＮ⁻型低濃度領域６により、空乏層ｂをゲート電極３９のドレイン側端部（ｅ部）を越えてＮ^＋＋型ドレイン領域３６側に延ばすことができ電界集中を緩和させホットキャリアによるＶｔ（スレッショルド電圧）変動を抑えることができる。

次に、上記の横型ＭＯＳＦＥＴ１の製造方法について、図３〜図６を参照して説明する。図３，図４（ｄ），図５，図６は各製造工程完了毎のデバイスの断面図であり、図４（ｃ）は斜視図である。

先ず、図３（ａ）に示すように、熱酸化法によりＮ⁻型半導体層３３の表面に薄いシリコン酸化膜１１を形成し、リンをイオン注入してＮ^＋型高濃度領域５を形成する。

次に、図３（ｂ）、図４（ｃ）に示すように、フォトリソグラフィ法を用いて形成した所定のレジストパターン１２をマスクにして、Ｐ型不純物であるホウ素を選択的にイオン注入（所謂、打ち返し法）して、Ｎ⁻型低濃度領域６を形成する。

ここで、Ｎ⁻型低濃度領域６の幅ｗおよび配列間隔ｓは共に、１〜２μｍ程度とし、Ｎ^＋型高濃度領域５の深さに対するＮ⁻型低濃度領域６の深さｄは、１／３〜１／２程度の範囲となるようにする。

次に、レジストパターン１２を除去した後、ウェットエッチ法によりシリコン酸化膜１１を除去する。

次に、図４（ｄ）に示すように、熱酸化法により薄いシリコン酸化膜からなるゲート絶縁膜３８を形成し、その上からＣＶＤ法によりポリシリコン膜を成長させ、フォトリソグラフィ法を用いて形成した所定のレジストパターン（図示せず）をマスクに不要部分をドライエッチングにより除去して、ゲート電極３９を形成する。

次に、図５（ｅ）に示すように、ゲート電極３９とフォトリソグラフィ法を用いて形成したレジストパターン１３をマスクにして、イオン注入法によりＮ⁻型半導体層３３の表面層内に選択的にホウ素を注入し、レジストパターン１３を除去後、熱拡散してシリコン酸化膜３２まで到達したＰ^＋型ベース領域３５を形成する。

次に、図５（ｆ）に示すように、ゲート電極３９とフォトリソグラフィ法を用いて形成したレジストパターン１４をマスクにして、イオン注入法によりＮ⁻型半導体層３３およびＰ^＋型ベース領域３５の表面層内に選択的にヒ素を注入し、レジストパターン１４を除去後、熱拡散してＮ^＋＋型ドレイン領域３６、Ｎ^＋＋型ソース領域３７をそれぞれ形成する。

最後に、図２に示すように、ＣＶＤ法により層間絶縁膜４１で被覆した後、Ｐ^＋型ベース領域３５、Ｎ^＋＋型ドレイン領域３６、Ｎ^＋＋型ソース領域３７およびゲート電極３９の表面が露出するように層間絶縁膜４１にコンタクト窓を形成する。

そして、スパッタ法によりアルミニウム膜で被覆した後、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、Ｎ^＋＋型ドレイン領域３６と電気的接続するドレイン電極４２と、Ｐ^＋型ベース領域３５およびＮ^＋＋型ソース領域３７と電気的接続するソース電極４３を形成する。

尚、上記では、Ｎ⁻型低濃度領域６の終端をＮ^＋＋型ドレイン領域３６に達する構成例で説明したが、オン抵抗を極力、低減させる場合の構成を実施例２として図６，図７を参照して説明する。

図６（ａ）は実施例２の横型ＭＯＳＦＥＴ２の平面図、図６（ｂ）は図６（ａ）のＦ−Ｆ線における要部斜視図である。図７（ａ）は図６（ａ）のＤ−Ｄ線における断面図、図７（ｂ）は図６（ａ）のＥ−Ｅ線における断面図である。尚、図６は層間絶縁膜、ソース電極およびドレイン電極を除去した状態を示す（ゲート電極は破線で示す）。また、図１，２，８と同一部分には同一符号を付す。

図６，図７に示すように、Ｎ⁻型低濃度領域６はゲート電極３７のドレイン側端部（ｅ部）を若干越えた位置で終端している。

これにより、実施例１に比べてＮ⁻型低濃度領域６の長さが短くなり低抵抗化できる。

この実施例２の構成においても、空乏層ｂがゲート電極３９のドレイン側端部（ｅ部）を越えて延びるようにさえすれば、実施例１の場合とほぼ同等の電界集中緩和効果が得られる。

つまり、Ｎ⁻型低濃度領域６の長さＬや深さｄを適宜変更することで、電界緩和効果とオン抵抗低減効果のバランスを選択できる。

より具体的には、ドレイン-ソース間に高電圧が印加される場合は、電界集中緩和効果を優先させるため、例えば、Ｎ⁻型低濃度領域６幅ｗを大きくしたり、深さｄを深くする。

また、これとは反対に、ドレイン-ソース間に低電圧が印加される場合は、オン抵抗低減効果を優先させるために、例えば、Ｎ⁻型低濃度領域６幅ｗを小さくしたり、深さｄを浅くする。

尚、上記の実施例１，２ともにＳＯＩ基板３０を用いた横型ＭＯＳＦＥＴ１，２の例で説明したが、特にこれに限定するものではなく、ＳＯＩ基板３０を用いない横型ＭＯＳＦＥＴにも同様に適用可能である。

また、上記の実施例１，２ともにＮ型チャネルＭＯＳＦＥＴの例で説明したが、Ｐ型チャネル横型ＭＯＳＦＥＴにも同様に適用できる。この場合、すべての拡散層の導電型を反対導電型に置き換えればよい。

すなわち、本発明は上記の実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることは言うまでもない。

本発明の実施例１の横型ＭＯＳＦＥＴの平面図およびＣ−Ｃ線における要部断面斜視図図１のＡ−Ａ線およびＢ−Ｂ線における断面図本発明の横型ＭＯＳＦＥＴの各製造工程完了毎のデバイスの要部断面図本発明の横型ＭＯＳＦＥＴの各製造工程完了毎のデバイスの要部断面図および斜視図本発明の横型ＭＯＳＦＥＴの各製造工程完了毎のデバイスの要部断面図本発明の実施例２の横型ＭＯＳＦＥＴの平面図およびＦ−Ｆ線における要部断面斜視図図６のＤ−Ｄ線およびＥ−Ｅ線における断面図従来の横型ＭＯＳＦＥＴの断面図および要部拡大図

符号の説明

１本発明の実施例１の横型ＭＯＳＦＥＴ
２本発明の実施例２の横型ＭＯＳＦＥＴ
５第１導電型高濃度領域としてのＮ^＋型高濃度領域
６第１導電型低濃度領域としてのＮ⁻型低濃度領域
１１シリコン酸化膜
１２，１３，１４レジストパターン
２０従来の横型ＭＯＳＦＥＴ
３０ＳＯＩ基板
３１Ｎ型またはＰ型のシリコン基板
３２シリコン酸化膜
３３Ｎ⁻型半導体層
３４Ｎ^＋型ウェル領域
３５Ｐ^＋型ベース領域
３６Ｎ^＋＋型ドレイン領域
３７Ｎ^＋＋型ソース領域
３８ゲート絶縁膜
３９ゲート電極
４０ＬＯＣＯＳ酸化膜
４１層間絶縁膜
４２ドレイン電極
４３ソース電極
４４Ｎ型不純物領域
ａ，ｂ空乏層
ｄＮ⁻型低濃度領域６の深さ
ｅゲート電極３９のドレイン側端部
ＬＮ⁻型低濃度領域６の長さ
ｓＮ⁻型低濃度領域６の配列間隔
ｗＮ⁻型低濃度領域６の幅
Ｖｔスレッショルド電圧

Claims

第１導電型の半導体層と、
前記半導体層の表面層に形成された第１導電型のドレイン領域と、
前記ドレイン領域から離間して前記半導体層の表面層に形成された、前記第１導電型と反対導電型の第２導電型のベース領域と、
前記ベース領域の表面層に形成された前記第１導電型のソース領域と、
前記ベース領域と前記ドレイン領域との間の前記半導体層の表面層に形成された、前記半導体層より高い不純物濃度を有する前記第１導電型の高濃度領域と、
前記高濃度領域の表面層に離散的に配列された、前記高濃度領域よりも低い不純物濃度を有する複数の低濃度領域とを有する横型ＭＯＳＦＥＴ。
前記低濃度領域は、一端を前記ベース領域に接しつつ前記ドレイン領域に向かって延在する領域である請求項１に記載の横型ＭＯＳＦＥＴ。
前記低濃度領域は、前記高濃度領域の表面層に一定間隔で配列されたストライプ状の領域である請求項１または２に記載の横型ＭＯＳＦＥＴ。
前記ソース領域と前記ドレイン領域の間の前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極を備え、前記低濃度領域の他端は、前記ゲート電極のドレイン側端を越えて前記ドレイン領域側に延在する請求項１から３のいずれかに記載の横型ＭＯＳＦＥＴ。
前記低濃度領域の他端は、前記ドレイン領域に達する請求項４に記載の横型ＭＯＳＦＥＴ。
前記低濃度領域の幅および配列間隔は共に、１〜２μｍの範囲である請求項１から５のいずれかに記載の横型ＭＯＳＦＥＴ。
前記低濃度領域の深さは、前記高濃度領域の深さの１／３〜１／２の範囲である請求項１から６のいずれかに記載の横型ＭＯＳＦＥＴ。