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TWI458022B - 低閘極電荷的溝槽式功率半導體製造方法 - Google Patents

低閘極電荷的溝槽式功率半導體製造方法 Download PDF

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TWI458022B
TWI458022B TW099124226A TW99124226A TWI458022B TW I458022 B TWI458022 B TW I458022B TW 099124226 A TW099124226 A TW 099124226A TW 99124226 A TW99124226 A TW 99124226A TW I458022 B TWI458022 B TW I458022B
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Description

低閘極電荷的溝槽式功率半導體製造方法
本發明係關於一種溝槽式功率半導體結構之製造方法，尤其是一種低閘極電荷(gate charge)之溝槽式功率半導體結構的製造方法。
相較於傳統之平面式功率半導體，其導通電流是沿著平行基材表面的走向流動，溝渠式功率半導體則是將閘極設置於溝槽內，以改變閘極通道的位置，使得導通電流沿著垂直於基材的方向流動。因而可以縮小元件尺寸，提高元件之積集度(integration)。常見的功率半導體包括金氧半導體場效應電晶體(MOSFET)、絕緣閘二極電晶體(IGBT)等。
功率半導體在運作過程中主要的能量損耗，包括來自於導通電阻之導通損失，以及來自於閘極電荷之切換損失。伴隨著操作頻率的提高，切換損失的重要性也更形增加。就功率半導體之結構特徵來看，透過降低其閘汲極電容(Cgd)，有助於改善切換速度，降低切換損失。
爰是，尋找一個功率半導體結構之製造方法，以獲致低閘極電荷之功率半導體結構，是本技術領域一個重要的課題。
本發明之主要目的在於降低功率半導體之閘汲極電容，以減少高頻應用下之切換損失。
本發明提供一種低閘極電荷之溝槽式功率半導體之製造方法。首先，提供一基材。此基材內定義有一汲極區。隨後，形成一閘極溝槽於基材內。接下來，形成一介電層覆蓋閘極溝槽之內面。然後，形成一間隔層於閘極溝槽內。此間隔層覆蓋位於閘極溝槽之側壁之介電層，並且在閘極溝槽的底部定義出一空間。隨後，形成一插塞結構於閘極溝槽之底部，此插塞結構係位於間隔層所定義出之空間內。然後，利用介電層與插塞結構為遮罩，去除多餘之間隔層。接下來，再利用蝕刻後之間隔層為遮罩，去除多餘之介電層，使閘極溝槽之上部份的內面裸露於外。然後，保留蝕刻後之間隔層，直接形成一閘極介電層覆蓋閘極溝槽之上部份的內面。接下來，形成一閘極多晶矽結構於閘極溝槽之上部份內。其中，此插塞結構係用以增加閘極多晶矽結構與汲極區之距離，以降低閘汲極電容。
在本發明之一實施例中，前述插塞結構係一介電結構。
在本發明之一實施例中，前述插塞結構係一多晶矽結構。
在本發明之一實施例中，前述插塞結構係由至少一第一介電層與至少一多晶矽層堆疊而成。
本發明之一實施例所提供之製造方法中，形成於閘極溝槽底部的插塞結構可以擴大閘極多晶矽結構與汲極區之距離，以降低此溝槽式功率半導體結構之閘汲極電容(Cgd)。因此，本發明可以有效降低切換損失。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
第1A至1G圖顯示本發明溝槽式功率半導體結構之製造方法之第一實施例。首先，如第1A圖所示，提供一基材110。此基材110具有第一導電型摻雜，可做為此功率半導體結構之一汲極區。就一實施例而言，此基材110可以是由一重摻雜之基板與覆蓋其上之輕摻雜磊晶層所構成。隨後，形成一閘極溝槽120於此基材110內。接下來，形成一介電層130覆蓋閘極溝槽120之內面。此介電層130可以是由氧化矽或氮化矽所構成。
隨後，如第1B圖所示，形成一間隔層(spacer)140於閘極溝槽120內。此間隔層140覆蓋位於閘極溝槽120側壁之介電層130，並且在閘極溝槽120的底部定義出一空間，以裸露位於閘極溝槽120底部之介電層130。此間隔層140的構成材料需與前述介電層130不同，以利後續選擇性蝕刻步驟的進行。
隨後，如第1C圖所示，形成一插塞結構150於閘極溝槽120之底部。此插塞結構150係位於間隔層140所定義出之空間內。在本實施例中，此插塞結構150係一多晶矽結構。然後，如第1D圖所示，利用介電層130與插塞結構150為遮罩，去除裸露於外之多餘的間隔層140。此蝕刻步驟可以採用選擇性蝕刻技術，並搭配回蝕製程(etching back)，使蝕刻後之間隔層140’的上緣落於插塞結構150之上緣的下方。
接下來，如第1E圖所示，利用蝕刻後之間隔層140’為遮罩，去除多餘之介電層130，使閘極溝槽120之上部份的內面裸露於外。類似前述間隔層140之蝕刻步驟，此蝕刻步驟亦可以採用選擇性蝕刻技術，並搭配回蝕製程(etching back)，使蝕刻後之介電層130’的上緣落於間隔層140’之上緣的下方。
然後，如第1F圖所示，保留蝕刻後之間隔層140’，直接形成一閘極介電層132覆蓋閘極溝槽120之上部份的內面。由於本實施例之插塞結構150係一多晶矽結構，因此，此步驟同時形成閘極介電層132於插塞結構150之裸露表面。接下來，如第1G圖所示，形成一閘極多晶矽結構160於閘極溝槽120之上部份內，以完成閘極結構的製作。
值得注意的是，在本實施例中，形成於閘極溝槽120底部的插塞結構150有助於增加閘極多晶矽結構160與汲極區之距離，以降低此溝槽式功率半導體結構之閘汲極電容(Cgd)。就一較佳實施例而言，此插塞結構150(由多晶矽材料構成)更可通入源極電位。
其次，經過前述第1D與1E圖所示之兩道蝕刻步驟後，可發現，插塞結構150、間隔層140’與介電層130’的上緣，是由閘極溝槽120之中央處，朝向閘極溝槽120的兩側逐漸下降。換言之，在本實施例中，閘極多晶矽結構160在閘極溝槽120中央處的深度，小於閘極多晶矽結構160鄰接於閘極溝槽120側壁處的深度。因此，本實施例的製造方法，可以在閘極多晶矽結構160與汲極區維持足夠的距離，同時避免通道長度(即本體與閘極多晶矽結構160之重疊面的長度)因為插塞結構150的製作而過度縮短。
第2A至2E圖顯示本發明溝槽式功率半導體結構之製造方法之第二實施例。如第2A圖所示，本實施例與本發明第一實施例的主要差異在於，本實施例之插塞結構250係一介電結構。在本實施例中，介電層230與插塞結構250係由氧化矽構成，間隔層240則是由氮化矽構成。
因此，如第2B圖所示，利用介電層230與插塞結構250為遮罩，即可以選擇性蝕刻方式，去除裸露於外之多餘的間隔層240。此外，由於本實施例之介電層230的構成材料與插塞結構250相同，因此，如第2C圖所示，在蝕刻去除多餘之介電層230的步驟中，會同時去除部份插塞結構250，而導致蝕刻後之插塞結構250’之上緣落於蝕刻後之間隔層240’之上緣的下方。如第2D與2E圖所示，本實施例之後續步驟與本發明第一實施例相類似，在此不予以贅述。
第3A至3E圖顯示本發明溝槽式功率半導體結構之製造方法之第二實施例。如第3A圖所示，本實施例與本發明第一實施例的主要差異在於，本實施例之插塞結構350係由一第一介電層352與一多晶矽層354堆疊而成。其中，第一介電層352係覆蓋於多晶矽層354上方。不過，本發明並不限於此。舉例來說，此插塞結構350亦可以是由二個多晶矽層與夾合其中之一個介電層所構成，或是由其他排列方式所構成。
隨後，如第3B圖所示，利用介電層330與插塞結構350為遮罩，去除裸露於外之多餘的間隔層340。隨後，如第3C圖所示，以蝕刻方式去除多餘之介電層330的步驟。在本實施例中，介電層330的構成材料與第一介電層352相同，因此，如第3C圖所示，以蝕刻方式去除多餘之介電層330的步驟中，會同時去除部份介電層352。如第3D與3E圖所示，本實施例之後續步驟與本發明第一實施例相類似，在此不予以贅述。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
110．．．基材
120．．．閘極溝槽
130．．．介電層
140．．．間隔層
150．．．插塞結構
140’．．．蝕刻後之間隔層
130’．．．蝕刻後之介電層
132．．．閘極介電層
160．．．閘極多晶矽結構
230．．．介電層
240．．．間隔層
250．．．插塞結構
230’．．．蝕刻後之介電層
240’．．．蝕刻後之間隔層
250’．．．蝕刻後之插塞結構
350．．．插塞結構
352．．．第一介電層
354．．．多晶矽層
330．．．介電層
340．．．間隔層
330’．．．蝕刻後之介電層
340’．．．蝕刻後之間隔層
第1A至1G圖顯示本發明低閘極電荷之溝槽式功率半導體之製造方法之第一實施例。
第2A至2E圖顯示本發明低閘極電荷之溝槽式功率半導體之製造方法之第二實施例。
第3A至3E圖顯示本發明低閘極電荷之溝槽式功率半導體之製造方法之第三實施例。
110．．．基材
150．．．插塞結構
140’．．．蝕刻後之間隔層
130’．．．蝕刻後之介電層
132．．．閘極介電層
160．．．閘極多晶矽結構

Claims (8)

  1. 一種溝槽式功率半導體的製造方法，包括：提供一基材，該基材內定義有一汲極區；形成一閘極溝槽於該基材內；形成一介電層覆蓋該閘極溝槽之內面；形成一間隔層於該閘極溝槽內，該間隔層覆蓋位於該閘極溝槽之側壁之該介電層；形成一插塞結構於該閘極溝槽之底部，該插塞結構係位於該間隔層所定義出之空間內；利用該介電層與該插塞結構為遮罩，去除多餘之該間隔層係以回蝕之方式去除多餘之該間隔層，使該間隔層之上緣落於該插塞結構之上緣的下方；利用蝕刻後之該間隔層為遮罩，去除多餘之該介電層，使該閘極溝槽之上部份的內面裸露於外；保留蝕刻後之該間隔層，直接形成一閘極介電層覆蓋該閘極溝槽之該上部份的內面，且該閘極介電層形成於該插塞結構之裸露表面；以及形成一閘極多晶矽結構於該閘極溝槽之該上部份內；其中，該插塞結構係用以增加該閘極多晶矽結構與該汲極區之距離。
  2. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，去除多餘之該介電層之步驟係以回蝕之方式去除多餘之該介電層，使該介電層之上緣落於該間隔層之上緣的下方。
  3. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，該介電層係由氧化矽構成。
  4. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，該間隔層係由氮化矽構成。
  5. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，該插塞結構係一介電結構。
  6. 如申請專利範圍第5項之溝槽式功率半導體的製造方法， 其中，該介電結構係由氧化矽構成。
  7. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，該插塞結構係一多晶矽結構，該閘極介電層覆蓋該多晶矽結構之上表面。
  8. 如申請專利範圍第1項之溝槽式功率半導體的製造方法，其中，該插塞結構係由至少一第一介電層與至少一多晶矽層堆疊而成。
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