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TWI567931B - 半導體元件與其製造方法 - Google Patents

半導體元件與其製造方法 Download PDF

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TWI567931B
TWI567931B TW103142439A TW103142439A TWI567931B TW I567931 B TWI567931 B TW I567931B TW 103142439 A TW103142439 A TW 103142439A TW 103142439 A TW103142439 A TW 103142439A TW I567931 B TWI567931 B TW I567931B
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李元銘
葉俊瑩
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帥群微電子股份有限公司
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Description

半導體元件與其製造方法
本發明是有關於一種半導體元件與其製造方法。
功率半導體仍是許多電力電子系統的主要元件。在現今功率半導體的應用領域中，能源使用效率的提升、耐壓能力以及降低導通電阻的表現是非常重要能力指標，其中功率元件特性能力提升與封裝寄生電性減少為兩大主要改善方向。
為了進一步改善功率半導體的各項特性，相關領域莫不費盡心思開發。如何能提供一種具有較佳特性的功率半導體，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。
本發明之一技術態樣是在提供一種半導體元件與其製造方法，藉由適當的結構設計，使半導體元件具有較高的崩潰電壓、較低的導通電阻。
根據本發明一實施方式，一種半導體元件的製造方法，包含以下步驟。首先，形成磊晶層於基板上，再形成溝渠於磊晶層中。接著，形成第一介電層與屏蔽層於溝渠中，其中第一介電層包覆屏蔽層。然後，形成間隔層於溝渠中且位於第一介電層上。最後，形成第二介電層與閘極於溝渠中且位於間隔層上，並形成源極於位於溝渠之四周的磊晶層中，其中第二介電層包覆閘極，且源極環繞閘極。
根據本發明另一實施方式，一種半導體元件的製造方法，包含以下步驟。首先，形成第一溝渠於基板中，並形成第一介電層與屏蔽層於第一溝渠中，其中第一介電層包覆屏蔽層。接著，形成間隔層於第一介電層與基板上。然後，形成磊晶層於間隔層上，再形成第二溝渠於磊晶層中，其中第二溝渠對應於與第一溝渠上。最後，形成第二介電層與閘極於第二溝渠中，並形成源極於位於第二溝渠之四周的磊晶層中，其中第二介電層包覆閘極，且源極環繞閘極。
根據本發明又一實施方式，一種半導體元件，包含基板、磊晶層、第一介電層、屏蔽層、第二介電層、閘極、間隔層以及源極。磊晶層設置於基板上。第一介電層設置於磊晶層中。屏蔽層設置於第一介電層中。第二介電層設置於磊晶層中與第一介電層上方。閘極設置於第二介電層中。間隔層設置於第一介電層與第二介電層之間。源極設置於位於第二介電層之四周的磊晶層中。
根據本發明再一實施方式，一種半導體元件，包含基板、第一介電層、屏蔽層、間隔層、磊晶層、第二介電 層、閘極以及源極。第一介電層設置於基板中。屏蔽層設置於第一介電層中。間隔層設置於第一介電層上與基板上。磊晶層設置於間隔層上。第二介電層設置於磊晶層中與對應於第一介電層上方。閘極設置於第二介電層中。源極設置於位於第二介電層之四周的磊晶層中。
本發明上述實施方式藉由設置屏蔽層於基板與閘極之間，使半導體元件在逆向偏壓操作時屏蔽層會產生電場夾擠效應，因而達成電荷平衡(Charge Balance)與電場舒緩效果(Reduce Surface Field，RESURF)的效果，進而使基板與閘極之間形成較和緩的電場分佈。於是，基板與閘極之間的距離不用太長即可使半導體元件有較高的崩潰電壓，並因而降低半導體元件的導通電阻與體積。
100‧‧‧半導體元件
101‧‧‧金屬層
102、103、104、105、106‧‧‧硬遮罩層
110‧‧‧基板
120‧‧‧磊晶層
121、122、123‧‧‧溝渠
121u‧‧‧上半部份
121d‧‧‧下半部份
131、132、133、135、136‧‧‧介電層
140‧‧‧屏蔽層
150‧‧‧阻隔層
160‧‧‧間隔層
180‧‧‧閘極
190‧‧‧源極
192‧‧‧P型區
194‧‧‧N型區
196‧‧‧金屬接觸區
第1A圖至第1J圖繪示依照本發明一實施方式之半導體元件的製造方法各步驟的剖面圖。
第2A圖至第2F圖繪示依照本發明另一實施方式之半導體元件的製造方法各步驟的剖面圖。
第3A圖至3O圖繪示依照本發明又一實施方式之半導體元件的製造方法各步驟的剖面圖。
第4A圖至第4H圖繪示依照本發明再一實施方式之半導體元件的製造方法各步驟的剖面圖。
第5A圖至第5G圖繪示依照本發明再一實施方式之半導體元件的製造方法各步驟的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1A圖至第1J圖繪示依照本發明一實施方式之半導體元件100的製造方法各步驟的剖面圖。具體而言，半導體元件100為功率半導體元件。
如第1A圖所繪示，首先形成磊晶層120於基板110上，再形成溝渠121於磊晶層120中。接著，形成介電層131於磊晶層120上。然後，形成屏蔽層140於磊晶層120上。部份之介電層131與部份之屏蔽層140形成於溝渠121中。溝渠121的形成方法例如為蝕刻。基板110、磊晶層120與屏蔽層140之材質例如為多晶矽。介電層131之材質例如為二氧化矽或氮氧化矽。另外，基板110之材質可為單晶矽。
如第1B圖所繪示，首先移除屏蔽層140之上半部份，接著再移除介電層131之上半部份。於是，介電層131包覆屏蔽層140之下半部份。
屏蔽層140與介電層131的移除方法例如為蝕刻，並且在移除介電層131之上半部份時，以屏蔽層140作為遮罩的作用。
如第1C圖所繪示，首先形成介電層132於磊晶層120、介電層131以及屏蔽層140上。接著，形成阻隔層150於介電層131上，再形成介電層133於阻隔層150上。部份之介電層132、133與部份之阻隔層150形成於溝渠121中。於是，介電層131與介電層132包覆屏蔽層140。
介電層133的形成方法為高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition)。因此，介電層133之側壁部份的厚度小於介電層133之其他部份的厚度。阻隔層150之材質例如為氮化矽。介電層132、133之材質例如為二氧化矽或氮氧化矽。
如第1C圖到第1D圖所繪示，移除介電層133之側壁部份。介電層133的移除方法例如為蝕刻。
如第1D圖到第1E圖所繪示，移除阻隔層150之側壁部份，即移除阻隔層150裸露於介電層133之部份。阻隔層150的移除方法例如為蝕刻。
如第1E圖到第1F圖所繪示，移除介電層132之側壁部份，即移除介電層132裸露於介電層133與阻隔層150之部份。此外，位於溝渠121外之介電層133的上半部份在此過程中亦被部分移除(整個移除是在圖1H)。介電層132、133的移除方法例如為蝕刻。
如第1F圖到第1G圖所繪示，形成間隔層160於介電層132、133上，再形成硬遮罩層102於間隔層160上。具體而言，硬遮罩層102與部份之間隔層160形成於溝渠121中。
在本實施方式中，間隔層160之材質為多晶矽，且間隔層160的摻雜離子濃度大於磊晶層120的摻雜離子濃度。間隔層160之材質亦可為矽。硬遮罩層102之材質為二氧化矽或氮氧化矽。
如第1G圖到第1H圖所繪示，首先移除間隔層160之上半部份，使殘留之間隔層160的高度低於硬遮罩層102，間隔層160之上半部份的移除方法為蝕刻。接著，移除硬遮罩層102與位於溝渠121外的介電層133。然後，移除位於溝渠121外的阻隔層150。最後，移除位於溝渠121外的介電層132。
然後，如第1H圖到第1I圖所繪示，首先形成犧牲氧化層(未繪示)於磊晶層120與間隔層160之表層，再移除犧牲氧化層，以使溝渠121之上半部份的孔徑變大。具體而言，犧牲氧化層的形成方法為加熱氧化磊晶層120，犧牲氧化層之材質為二氧化矽。犧牲氧化層的移除方法為蝕刻。
如第1I圖所繪示，形成介電層135於磊晶層120與間隔層160之表層，部份之介電層135形成於溝渠121中的與間隔層160上。介電層135的形成方法為加熱氧化磊晶層120，介電層135之材質為二氧化矽。
然後，閘極180為先形成於介電層135上，再移除閘極180之上半部份，使殘留之閘極180設置於溝渠121中。
接著，形成源極190於位於溝渠121之四周的磊晶層120中。於是，源極190環繞閘極180。源極190包含P型 區192與N型區194。源極190的形成方法為離子佈植(Ion Implantation)與驅入擴散(Drive In)。
最後，形成介電層136於介電層135與閘極180上，使得介電層135、136包覆閘極180。
如第1J圖所繪示，首先移除部份之介電層136，並裸露源極190的P型區192與N型區194。接著，形成金屬接觸區196於P型區192中。具體而言，金屬接觸區196的形成方法為離子佈植(Ion Implantation)與驅入擴散(Drive In)。
最後，形成金屬層101於金屬接觸區196與介電層136上。
在半導體元件100中，基板110作為汲極。藉由設置屏蔽層140於基板110與閘極180之間，半導體元件100在逆向偏壓操作時屏蔽層140會產生電場夾擠效應，因而達成電荷平衡(Charge Balance)與電場舒緩(Reduce Surface Field，RESURF)的效果，進而使基板110與閘極180之間形成較和緩的電場分佈。於是，基板110與閘極180之間的距離不用太長即可使半導體元件100具有較高的崩潰電壓，並因而降低半導體元件100的導通電阻。
此外，藉由設置間隔層160於屏蔽層140與閘極180之間，將能進一步降低半導體元件100的導通電阻，而屏蔽層140與閘極180之間的夾擠效應亦有效提高間隔層160的耐壓能力。
本製造方法可以相容於傳統功率半導體元件的相關製程，因此僅需微調原有製程即可製造半導體元件100。另外，屏蔽層140可以為接地或浮接。屏蔽層140亦可以使半導體元件100具有較佳的電容特性。
第2A圖至第2F圖繪示依照本發明另一實施方式之半導體元件100的製造方法各步驟的剖面圖。本實施方式與前述實施方式大致相同，以下主要敘述相異處。
如第2A圖所繪示，首先以如第1A圖、第1B圖所繪示之製程分別形成磊晶層120、溝渠121、介電層131以及屏蔽層140於基板110上，然後再形成介電層132於磊晶層120、介電層131以及屏蔽層140上。部份之介電層132形成於溝渠121中，介電層132的形成方式為高密度電漿化學氣相沉積。
如第2B圖所繪示，移除介電層132的上半部份，僅保留介電層132的底層部份。具體而言，介電層132的移除方法為先進行蝕刻再進行化學機械平坦化製程(Chemical Mechanical Planarization，CMP)。
如第2C圖所繪示，形成間隔層160於介電層132上與溝渠121中。具體而言，間隔層160的形成方法為先進行沉積製程再進行化學機械平坦化製程。
如第2D圖所繪示，移除間隔層160的上半部份，以控制間隔層160的厚度。具體而言，間隔層160的移除方法為蝕刻。此處需要注意的是，為了避免蝕刻時移除到磊晶層 120，可以先設置圖案化硬遮罩層(未繪示)於磊晶層120上再進行蝕刻，之後再移除圖案化硬遮罩層。
如第2E圖所繪示，形成犧牲氧化層(未繪示)於磊晶層120之表層(即磊晶層120裸露於間隔層160的部份)，再移除犧牲氧化層，以使溝渠121之上半部份的孔徑變大。
如第2F圖所繪示，分別形成介電層135、136、閘極180、源極190以及金屬層101。
此實施方式因為沒有形成阻隔層150，因此製程步驟比前述實施方式的製程步驟少。
第3A圖至第3O圖繪示依照本發明又一實施方式之半導體元件100的製造方法各步驟的剖面圖。本實施方式與前述實施方式大致相同，以下主要敘述相異處。
如第3A圖所繪示，首先形成磊晶層120於基板110上，再形成硬遮罩層103於磊晶層120上。接著，形成溝渠之上半部份121u於磊晶層120與硬遮罩層103中。硬遮罩層103之材質為二氧化矽。
如第3B圖所繪示，形成硬遮罩層104於磊晶層120上與溝渠之上半部份121u中。硬遮罩層104之材質為二氧化矽或氮氧化矽。
如第3C圖所繪示，移除硬遮罩層104之底層部份。硬遮罩層104的移除方法例如為蝕刻。
如第3D圖所繪示，形成溝渠121之下半部份121d。溝渠121之下半部份121d之形成方法例如為蝕刻。
如第3D圖到第3E圖所繪示，移除硬遮罩層104。硬遮罩層103之表層部份與硬遮罩層104之移除方法例如為蝕刻。於是，溝渠121之上半部份121u之孔徑大於溝渠121之下半部份121d之孔徑。
如第3F圖所繪示，形成介電層131於磊晶層120上。介電層131形成於溝渠121中。如第3G圖所繪示，形成屏蔽層140於介電層131上。如第3H圖所繪示，移除介電層131之上半部份與部份之硬遮罩層103，使介電層131的設置高度低於屏蔽層140。介電層131之上半部份與部份之硬遮罩層103的移除方法為蝕刻。
如第3I圖所繪示，形成介電層132於磊晶層120、介電層131與屏蔽層140上。即介電層132形成於溝渠121中。如第3J圖所繪示，移除介電層132之上半部份。具體而言，殘留之介電層132為設置於溝渠121之下半部份121d。
如第3K圖所繪示，形成間隔層160於硬遮罩層103、磊晶層120與介電層132上。部份之間隔層160形成於溝渠121中。如第3L圖所繪示，形成硬遮罩層102於間隔層160上。硬遮罩層102之形成方式為先進行沉積製程再進行蝕刻製程。
如第3M圖所繪示，移除間隔層160之上半部份，使殘留之間隔層160設置於溝渠121之下半部份121d。
如第3M圖到第3N圖所繪示，移除硬遮罩層102、103。如第3O圖所繪示，分別形成介電層135、閘極180、介電層136、源極190以及金屬層101。
本實施方式藉由兩次蝕刻的方式分別形成溝渠121之上半部份121u與下半部份121d，於是將能有效控制溝渠121之上半部份121u與下半部份121d之孔徑大小，使得溝渠121之上半部份121u的孔徑大於下半部份121d之孔徑。
第4A圖至第4H圖繪示依照本發明再一實施方式之半導體元件100的製造方法各步驟的剖面圖。本實施方式與前述實施方式大致相同，以下主要敘述相異處。
如第4A圖所繪示，首先進行如第3A圖至第3E圖所繪示之製程，接著再形成介電層131於磊晶層120與硬遮罩層103上。然後，形成阻隔層150於介電層131上。
如第4B圖所繪示，形成介電層132於阻隔層150上，接著再形成屏蔽層140於介電層132上。具體而言，屏蔽層140的形成方法為先進行沉積製程再進行蝕刻製程。屏蔽層140形成於溝渠121之下半部份121d。
如第4C圖所繪示，移除介電層132之上半部份，使介電層132的設置高度低於屏蔽層140。於是，介電層132包覆屏蔽層140之下半部份。
如第4D所繪示，移除阻隔層150之上半部份。具體而言，殘留之阻隔層150設置於介電層131、132之間。
如第4E圖所繪示，移除介電層131之上半部份。具體而言，殘留之介電層131設置於阻隔層150與磊晶層120之間。
如第4F圖所繪示，形成介電層133於磊晶層120、介電層131、132、屏蔽層140以及阻隔層150上。
如第4G圖所繪示，移除介電層133之上半部份。殘留之介電層133設置於溝渠121之下半部份121d。於是，介電層131、132、133包覆屏蔽層140。
如第4H圖所繪示，移除硬遮罩層103，並分別形成間隔層160、介電層135、閘極180、介電層136、源極190以及金屬層101。
本實施方式相較於第3A圖至第3Q圖所繪示之製程，更多了形成阻隔層150於介電層131、132之間。
第5A圖至第5G圖繪示依照本發明再一實施方式之半導體元件100的製造方法各步驟的剖面圖。本實施方式與前述實施方式大致相同，以下主要敘述相異處。
如第5A圖所繪示，首先，形成硬遮罩層105於基板110上，然後形成溝渠122於硬遮罩層105與基板110中。硬遮罩層105之材質為二氧化矽。
如第5B圖所繪示，首先形成介電層131於硬遮罩層105與基板110上，然後再形成屏蔽層140於介電層131上。
如第5C圖所繪示，形成介電層132於介電層131與屏蔽層140上。
如第5D圖所繪示，移除硬遮罩層105與介電層131、132之上半部份，並使殘留之介電層131、132設置於溝渠122中。具體而言，硬遮罩層105與介電層131、132之上半部份的移除方法為先進行化學機械平坦化製程移除硬遮罩層105與介電層131、132之上半部份，再進行蝕刻製程蝕刻介電層131、132之上半部份。
如第5E圖所繪示，依序形成間隔層160與磊晶層120於基板110與介電層131、132上。
如第5F圖所繪示，首先形成硬遮罩層106於磊晶層120上，再形成溝渠123於硬遮罩層106與磊晶層120中，其中溝渠123對應於溝渠122，一般設計上溝渠123至少大於或等於溝渠122。
如第5G圖所繪示，移除硬遮罩層106，並分別形成介電層135、閘極180、介電層136、源極190以及金屬層101。
本實施方式藉由分別在磊晶層120下方分形成介電層131、屏蔽層140、介電層132以及間隔層160，在磊晶層120內部或上方形成介電層135、閘極180、介電層136、源極190以及金屬層101，因而使製程切分成兩個階段，並使製程變得簡單。
本發明再一實施方式提供一種半導體元件100。以第1J圖所繪示半導體元件100為例，包含基板110，磊晶層120設置於基板110上，第一介電層(例如包括介電層131、132、133之各種組合)設置於磊晶層120中，屏蔽層 140設置於第一介電層中，第二介電層(例如介電層135、136之各種組合)設置於磊晶層120中與第一介電層上方，閘極180設置於第二介電層中，間隔層160設置於第一介電層與第二介電層之間，源極190設置於位於第二介電層之四周的磊晶層120中。
具體而言，半導體元件100更包含阻隔層150。阻隔層150設置於位於屏蔽層140與間隔層160之間的第一介電層中。
本發明再一實施方式提供一種半導體元件100，如第4H圖所繪示，阻隔層150設置於位於磊晶層120與屏蔽層140之間。
如第3O圖所繪示，第一介電層(例如為即介電層131、132)與間隔層160的寬度小於第二介電層(例如為介電層135、136的寬度。
本發明再一實施方式提供一種半導體元件100，如第5G圖所繪示。半導體元件100包含基板110、磊晶層120、第一介電層(例如在此為介電層131、132)、第二介電層(例如為介電層135、136)、屏蔽層140、間隔層160、閘極180以及源極190。第一介電層設置於基板110中。屏蔽層140設置於第一介電層中。間隔層160設置於第一介電層上與基板110上。磊晶層120設置於間隔層160上。第二介電層設置於磊晶層120中與對應於第一介電層上方。閘極180設置於第二介電層中。源極190設置於位於第二介電層之四周的磊晶層120中。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體元件
101‧‧‧金屬層
110‧‧‧基板
120‧‧‧磊晶層
121‧‧‧溝渠
131、132、133、135、136‧‧‧介電層
140‧‧‧屏蔽層
150‧‧‧阻隔層
160‧‧‧間隔層
180‧‧‧閘極
190‧‧‧源極
192‧‧‧P型區
194‧‧‧N型區
196‧‧‧金屬接觸區

Claims (15)

  1. 一種半導體元件的製造方法，包含：形成一磊晶層於一基板上；形成一溝渠於該磊晶層中；形成一第一介電層與一屏蔽層於該溝渠中，其中該第一介電層包覆該屏蔽層；形成一間隔層於該溝渠中且位於該第一介電層上；以及形成一第二介電層與一閘極於該溝渠中且位於該間隔層上，並形成一源極於位於該溝渠之四周的該磊晶層中，其中該第二介電層包覆該閘極並分隔該閘極與該間隔層，且該源極環繞該閘極。
  2. 如請求項1所述之製造方法，其中在形成該第一介電層與該屏蔽層的步驟中，亦形成一阻隔層於該屏蔽層與該間隔層之間。
  3. 如請求項2所述之製造方法，其中該阻隔層之材質為氮化矽。
  4. 如請求項1所述之製造方法，其中在形成該第一介電層與該屏蔽層的步驟中，亦形成一阻隔層於該屏蔽層與磊晶層之間。
  5. 如請求項1所述之製造方法，其中該溝渠具有一上半部份與一下半部份，該上半部份之孔徑大於該下半 部份之孔徑，該第一介電層、該屏蔽層與該間隔層設置於該下半部份中，該第二介電層與該閘極設置於該上半部份中。
  6. 如請求項1所述之製造方法，其中該間隔層之材質為多晶矽，且該間隔層的摻雜離子濃度大於該磊晶層的摻雜離子濃度。
  7. 一種半導體元件的製造方法，包含：形成一第一溝渠於一基板中；形成一第一介電層與一屏蔽層於該第一溝渠中，其中該第一介電層包覆該屏蔽層；形成一間隔層於該第一介電層與該基板上；形成一磊晶層於該間隔層上；形成一第二溝渠於該磊晶層中，其中該第二溝渠對應於該第一溝渠上；以及形成一第二介電層與一閘極於該第二溝渠中，並形成一源極於位於該第二溝渠之四周的該磊晶層中，其中該第二介電層包覆該閘極，且該源極環繞該閘極。
  8. 如請求項7所述之製造方法，其中該第二溝渠大於或等於第一溝渠。
  9. 一種半導體元件，包含：一基板；一磊晶層，設置於該基板上； 一第一介電層，設置於該磊晶層中；一屏蔽層，設置於該第一介電層中；一第二介電層，設置於該磊晶層中與該第一介電層上方；一閘極，設置於該第二介電層中；一間隔層，設置於該第一介電層與該第二介電層之間，其中部份該第二介電層設置於該閘極與該間隔層之間；以及一源極，設置於位於該第二介電層之四周的該磊晶層中。
  10. 如請求項9所述之半導體元件，更包含：一阻隔層，設置於位於該屏蔽層與該間隔層之間。
  11. 如請求項10所述之半導體元件，其中該阻隔層之材質為氮化矽。
  12. 如請求項9所述之半導體元件，更包含：一阻隔層，設置於位於該屏蔽層與該磊晶層之間。
  13. 如請求項9所述之半導體元件，其中該第一介電層與該間隔層的寬度小於該第二介電層的寬度。
  14. 如請求項9所述之半導體元件，其中該間隔層之材質為多晶矽，且該間隔層的摻雜離子濃度大於該磊晶層的摻雜離子濃度。
  15. 一種半導體元件，包含：一基板；一第一介電層，設置於該基板中；一屏蔽層，設置於該第一介電層中；一間隔層，設置於該第一介電層上與該基板上；一磊晶層，設置於該間隔層上；一第二介電層，設置於該磊晶層中與對應於該第一介電層上方；一閘極，設置於該第二介電層中；以及一源極，設置於位於該第二介電層之四周的該磊晶層中。
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