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DE112006001318T5 - Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben - Google Patents

Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben Download PDF

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DE112006001318T5
DE112006001318T5 DE112006001318T DE112006001318T DE112006001318T5 DE 112006001318 T5 DE112006001318 T5 DE 112006001318T5 DE 112006001318 T DE112006001318 T DE 112006001318T DE 112006001318 T DE112006001318 T DE 112006001318T DE 112006001318 T5 DE112006001318 T5 DE 112006001318T5
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trench
gate
region
electrode
semiconductor region
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Withdrawn
Application number
DE112006001318T
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English (en)
Inventor
Hamza Saratoga Yilmaz
Daniel San Jose Calafut
Christopher Boguslaw Kocon
Steven P. Santa Cruz Sapp
Dean E. West Jordan Probst
Nathan L. Kraft
Thomas E. Grebs
Rodney S. Ridley
Gary M. Dolny
Bruce D. Murray Marchant
Joseph A. Yedinak
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Publication date
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Abstract

Feldeffekttransistor, umfassend:
einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp;
einen Gate-Graben, der sich durch den Body-Bereich erstreckt und in dem Halbleiterbereich endet;
zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben angeordnet ist;
eine Gate-Elektrode, die in dem Gate-Graben angeordnet ist, aber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist;
eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und
eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert, wobei sich die Abschirmdielektrikumschicht aufweitet und sich direkt unter den Body-Bereich erstreckt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 60/685,727, die am 26. Mai 2005 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme zu allen Zwecken mit eingeschlossen ist.
  • Der Offenbarungsgehalt der gemeinschaftlich übertragenen US-Anmeldung Nr. 11/026,276, die am 29. Dezember 2004 eingereicht wurde, ist hierin durch Bezugnahme zu allen Zwecken mit eingeschlossen.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiterleistungsvorrichtungen, und im Besonderen verbesserte Trench-Gate-Leistungsvorrichtungen und Verfahren zum Herstellen derselben.
  • 1 ist eine Querschnittsansicht eines herkömmlichen Trench-Gate-MOSFET 100, der bekannte physikalische und Verhaltenseigenschaften und -beschränkungen, wie etwa Zellenteilung, Durchbruchspannungstauglichkeit, Ein-Widerstand (Rdson) und Transistorrobustheit, aufweist. Ein Trench-Gate 105 erstreckt sich durch eine P-Wanne 106 und endet in einem N-Epi-Bereich 104. Das Graben- oder Trench-Gate 105 umfasst ein Gate-Dielektrikum 114, das die Trench- oder Grabenseitenwände und den Trench- oder Grabenboden auskleidet, und eine vertiefte Gate-Elektrode 112. Dielektrikumschichten 116 und 118 isolieren die Gate-Elektrode 112 gegenüber einer darüber liegenden Source-Verbindung (die nicht gezeigt ist).
  • 2 ist eine Querschnittsansicht eines herkömmlichen Doppelgate-Trench-MOSFET 200 (der auch als Trench-MOSFET mit abgeschirmten Gate bezeichnet wird), der bestimmte Eigenschaften des Trench-MOSFET 100 mit Graben- oder Trench-Gate in 1 verbessert. Der Trench oder Graben 205 umfasst eine Abschirmelektrode 220, die gegenüber dem Driftbereich 204 durch eine Abschirmdielektrikumschicht 222 isoliert ist. Der Graben 205 umfasst auch eine Gate-Elektrode 212 über der Abschirmelektrode 220, die durch eine Inter-Poly-Dielektrikumschicht 224 gegenüber dieser isoliert ist. Die Abschirmelektrode 220 verringert die Gate-Drain-Kapazität (Cgd) und verbessert die Durchbruchspannung. Ein Nachteil sowohl des Einzelgate-Transistors 100 als auch des Doppelgate-Transistors 200 ist jedoch, dass der Driftbereich bis zu etwa 40 % des Gesamt-Rdson beiträgt, was die Verbesserungen in Rdson signifikant begrenzt. Für die Doppelgate-Grabenstruktur verschärfen tiefere Gräben dieses Problem, indem ein noch dickerer Driftbereich erforderlich ist. Ein anderer Nachteil von Trench-Gate-Transistoren 100 und 200 ist, dass das starke elektrische Feld am Boden des Grabens aufgrund der Krümmung des Grabenbodens die Verbesserung einiger Verhaltensparameter, wie etwa Durchbruchspannung und Transistorrobustheit, begrenzt. Manche Anwendungen erfordern eine Integration einer Schottky-Diode mit einem Leistungs-MOSFET. Jedoch erfordert eine derartige Integration typischerweise eine komplexe Prozesstechnologie mit vielen Prozess- und Maskierungsschritten.
  • Somit besteht ein Bedarf für kostengünstige Strukturen und Verfahren zum Bilden von Trench-Gate-FET, monolithisch integrierten Dioden- und MOSFET-Strukturen und Terminierungsstrukturen, die die Nachteile, die zu Techniken aus dem Stand der Technik gehören, minimieren, wodurch wesentliche Verbesserungen der physikalischen und Verhaltenseigenschaften von Trench-Gate-FET ermöglicht werden.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Ein Feldeffekttransistor umfasst einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp. Ein Gate-Graben erstreckt sich durch den Body-Bereich und endet in dem Halbleiterbereich. Zumindest eine leitfähige Abschirmelektrode ist in dem Gate-Graben angeordnet. Eine Gate-Elektrode ist in dem Gate-Graben über der zumindest einen leitfähigen Abschirmelektrode angeordnet aber gegenüber dieser isoliert. Eine Abschirmdielektrikumschicht isoliert die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich. Eine Gate-Dielektrikumschicht isoliert die Gate-Elektrode gegenüber dem Body-Bereich. Die Abschirmdielektrikumschicht ist derart gebildet, dass sie sich aufweitet und sich direkt unter den Body-Bereich erstreckt.
  • In einer Ausführungsform umfasst der Halbleiterbereich einen Substratbereich und einen Driftbereich über dem Substratbereich. Der Body-Bereich erstreckt sich über dem Driftbereich und weist eine niedrigere Dotierungskonzentration als der Substratbereich auf. Der Gate-Graben erstreckt sich durch den Driftbereich und endet in dem Substratbereich.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Es wird ein oberer Grabenabschnitt, der sich bis zu einer ersten Tiefe in einen Halbleiterbereich erstreckt, gebildet. Die Seitenwände des oberen Grabenabschnitts werden mit einer Schutz schicht aus einem Material ausgekleidet, so dass der Halbleiterbereich entlang zumindest einem Abschnitt der Bodenwand des oberen Grabenabschnitts freigelegt bleibt. Es wird ein unterer Grabenabschnitt gebildet, der sich durch die freigelegte Bodenwand des oberen Grabenabschnitts erstreckt, während die Seitenwände des oberen Grabenabschnitts mit der Schutzschicht aus Material geschützt sind. Der obere Grabenabschnitt weist eine größere Breite als die Breite des unteren Grabenabschnitts auf.
  • In einer Ausführungsform wird eine Abschirmdielektrikumschicht entlang den Seitenwänden und der Bodenwand des unteren Grabenabschnitts gebildet. Die Schutzschicht aus Material wird entfernt. Eine zweite Isolierschicht wird entlang den Seitenwänden des oberen Grabenabschnitts gebildet, wobei die erste Isolierschicht eine größere Dicke als die zweite Isolierschicht aufweist.
  • In einer anderen Ausführungsform wird die erste Isolierschicht durch lokale Oxidation von Silizium (LOCOS) gebildet.
  • In einer anderen Ausführungsform wird eine leitfähige Abschirmelektrode in dem unteren Grabenabschnitt gebildet. Ein Inter-Poly-Dielektrikum wird über der leitfähigen Abschirmelektrode gebildet, und eine Gate-Elektrode wird über dem Inter-Poly-Dielektrikum gebildet.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein Feldeffekttransistor einen Body-Bereich von einem ersten Leitfähigkeitstyp in einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp. Ein Gate-Graben erstreckt sich durch den Body-Bereich und endet in dem Halbleiterbereich. Ein Source-Bereich von dem zweiten Leitfähigkeitstyp befindet sich in dem Body-Bereich benachbart zu dem Gate-Graben, so dass der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich definieren, der sich entlang der Gate-Grabenseitenwand erstreckt. Ein Kanalanreicherungsbereich von dem zweiten Leitfähigkeitstyp befindet sich benachbart zu dem Gate-Graben. Der Kanalanreicherungsbereich erstreckt sich teilweise in einen unteren Abschnitt des Kanalbereichs hinein, um dadurch einen Widerstand des Kanalbereichs zu verringern.
  • In einer Ausführungsform ist eine Gate-Elektrode in dem Gate-Graben angeordnet, und der Kanalanreicherungsbereich überlappt die Gate-Elektrode entlang der Graben-Gate-Seitenwand.
  • In einer anderen Ausführungsform ist zumindest eine leitfähige Abschirmelektrode in dem Gate-Graben angeordnet. Eine Gate-Elektrode ist in dem Gate-Graben über der zumindest einen leitfähigen Abschirmelektrode angeordnet aber gegenüber dieser isoliert. Eine Abschirmdielektrikumschicht isoliert die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich. Eine Gate-Dielektrikumschicht isoliert die Gate-Elektrode gegenüber dem Body-Bereich.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Es wird ein Graben in einem Halbleiterbereich gebildet. Eine Abschirmelektrode wird in dem Graben gebildet. Eine schräge Seitenwandimplantation von Fremdstoffen von dem ersten Leitfähigkeitstyp wird durchgeführt, um einen Kanalanreicherungsbereich benachbart zu dem Graben zu bilden. Ein Body-Bereich von einem zweiten Leitfähigkeitstyp wird in dem Halbleiterbereich gebildet. Ein Source-Bereich von dem ersten Leitfähigkeitstyp wird in dem Body-Bereich gebildet, so dass der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich definieren, der sich entlang der Gate-Grabenseitenwand erstreckt. Der Kanalanreicherungsbe reich erstreckt sich teilweise in einen unteren Abschnitt des Kanalbereichs hinein, um dadurch einen Widerstand des Kanalbereichs zu verringern.
  • In einer Ausführungsform wird eine Gate-Elektrode über der Abschirmelektrode gebildet, ist aber gegenüber dieser isoliert.
  • In einer anderen Ausführungsform wird der Kanalanreicherungsbereich mit der Abschirmelektrode selbstjustiert.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein Feldeffekttransistor einen Gate-Graben, der sich in einen Halbleiterbereich hinein erstreckt. Der Gate-Graben weist eine darin angeordnete vertiefte Gate-Elektrode auf. Ein Source-Bereich in dem Halbleiterbereich flankiert jede Seite des Gate-Grabens. Ein leitfähiges Material füllt einen oberen Abschnitt des Gate-Grabens, um einen elektrischen Kontakt mit den Source-Bereichen entlang zumindest einer Seitenwand von jedem der Source-Bereiche herzustellen, wobei das leitfähige Material gegenüber der vertieften Gate-Elektrode isoliert ist.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Ein Gate-Graben wird in einem Halbleiterbereich gebildet. Eine vertiefte Gate-Elektrode wird in dem Graben gebildet. Eine schräge Implantation von Fremdstoffen mit zwei Durchgängen wird durchgeführt, um Source-Bereiche auf jeder Seite des Grabens zu bilden. Eine Dielektrikumschicht wird über der vertieften Gate-Elektrode gebildet. Der Graben wird mit einem leitfähigen Material gefüllt, so dass das leitfähige Material mit den Source-Bereichen in elektrischem Kontakt steht.
  • In einer Ausführungsform umfasst das leitfähige Material dotiertes Polysilizium.
  • Ein besseres Verständnis der Natur und der Vorteile der vorliegenden Erfindung kann anhand der folgenden ausführlichen Beschreibung der begleitenden Zeichnungen erlangt werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht eines herkömmlichen Einzelgate-Trench-MOSFET;
  • 2 ist eine Querschnittsansicht eines herkömmlichen Doppelgate-Trench-MOSFET;
  • 3 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, wobei sich eine Gate-Trench-Abschirmelektrode in das Substrat erstreckt, gemäß einer Ausführungsform der Erfindung;
  • 4 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, wobei das Abschirmdielektrikum unter Verwendung eines LOCOS-Prozesses gebildet ist, gemäß einer anderen Ausführungsform der Erfindung;
  • 5 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET mit Seitenwand-Kanalanreicherungsbereichen gemäß einer anderen Ausführungsform der Erfindung;
  • 6 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET mit einem Source-Stopfenbereich gemäß einer anderen Ausführungsform der Erfindung;
  • 7 ist eine Querschnittsansicht eines zusammengesetzten Doppelgate-Trench mit einem Seitenwand-Kanalanreicherungsbereich, einem Source-Stopfenbereich und einem LOCOS-Abschirmdielektrikum gemäß einer anderen Ausführungsform der Erfindung;
  • 8 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, der monolithisch mit einer Schottky-Diode integriert ist, gemäß einer anderen Ausführungsform der Erfindung;
  • 9 zeigt eine kompakte Randterminierungsstruktur, die mit einem Doppelgate-Trench-MOSFET integriert ist, gemäß einer anderen Ausführungsform der Erfindung;
  • 10A–10E sind Querschnittsansichten von verschiedenen Prozessschritten eines Prozessmoduls, das beim Bilden des MOSFET 400 in 4 verwendet wird, gemäß einer anderen Ausführungsform der Erfindung;
  • 11 ist eine Querschnittsansicht, die einem Prozessmodul entspricht, das beim Bilden des MOSFET 500 in 5 verwendet wird, gemäß einer anderen Ausführungsform der Erfindung;
  • 12A–12D sind Querschnittsansichten bei verschiedenen Prozessschritten eines Prozessmoduls, das beim Bilden des MOSFET 600 in 6 verwendet wird, gemäß einer anderen Ausführungsform der Erfindung; und
  • 13A–13L sind Querschnittsansichten bei verschiedenen Schritten eines beispielhaften Herstellungsprozesses zum Bilden eines Doppelgate-Trench-MOSFET gemäß einer Ausführungsform der Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die Prozessfolge, die durch die Querschnittsansichten in den 13A–13L dargestellt ist, ist ein beispielhafter Prozess zum Bilden eines Doppelgate-Trench-MOSFET gemäß einer Ausführungsform der Erfindung. Diese Prozessfolge wird als der Grundprozess verwendet, der derart abgewandelt wird, dass er verschiedene Prozessmodule zum Bilden der unterschiedlichen nachstehend beschriebenen Zellenstrukturen umfasst. Es ist anzumerken, dass die hierin beschriebenen Prozessmodule auch in andere grundlegende Prozessen integriert werden können und als solche nicht auf den durch die 13A–13L gezeigten Prozess beschränkt sind. Als Nächstes wird die Prozessfolge der 13A–13L beschrieben.
  • In 13A wird eine n-leitende Epitaxieschicht 1302 über einem hoch dotierten n-leitenden Substrat (das nicht gezeigt ist) gebildet. Dotiermittel vom p-Leitfähigkeitstyp werden implantiert, um einen Body-Bereich 1304 in der Epitaxieschicht 1302 zu bilden. Eine Hartmaske 1306, die z.B. eine Oxid-Nitrid-Oxid(ONO)-Verbundschicht umfasst, wird verwendet, um Gräben 1308 zu definieren und zu ätzen, die sich durch den Body-Bereich 1304 und in die Epitaxieschicht 1302 hinein erstrecken.
  • In 13B wird eine Abschirmdielektrikumschicht 1310 (die z.B. Oxid umfasst) gebildet, die die Grabenseitenwände und den Grabenboden auskleidet und sich über die Hartmaske 1306 erstreckt, wobei herkömmliche Techniken verwendet werden. In 13C wird eine Abschirmelektrode 1312 gebildet, indem eine Polysiliziumschicht abgeschieden wird, um den Graben 1308 zu füllen, und dann das Polysilizium zurückgeätzt wird, um das Polysilizium tief in den Graben 1308 hinein zu vertiefen. Das Abschirmdielektrikum 1310 wird anschließend vertieft, wobei eine dünne Schicht aus Dielektrikum 1313 auf den Grabenseitenwänden zurückgelassen wird. Die Abschirmelektrode 1312 wird weiter vertieft, um ihre obere Oberfläche an die des vertieften Abschirmdielektrikums anzugleichen.
  • In 13D wird eine Nitridschicht abgeschieden und dann anisotrop geätzt, so dass nur Abschnitte 1314 der Nitridschicht, die sich entlang den Grabenseitenwänden erstrecken, verbleiben. In 13E wird ein Inter-Poly-Dielektrikum (IPD) 1316 gebildet, indem eine thermische Oxidation ausgeführt wird. Eine Oxidschicht bildet sich nur über der Abschirmelektrode 1312, da alle anderen Siliziumoberflächen entweder durch Nitrid oder durch Oxid bedeckt sind. In einer alternativen Ausführungsform wird die Prozessfolge abgewandelt, um das Bilden der IPD-Schicht unter Verwendung von zwei Oxidschichten zu ermöglichen. Zunächst wird eine Schicht aus thermischem Oxid über der Abschirmelektrode gebildet, und anschließend wird eine Anpassungsschicht aus Oxid unter Verwendung von SACVD abgeschieden, um eine gleichmäßige IPD-Schicht zu erhalten.
  • In 13F wird ein Oxidätzen ausgeführt, um die obere Oxidschicht der ONO-Verbundschicht 1306 zusammen mit jeglichem Oxid, das über der Nitridschicht entlang den Grabenseitenwänden gebildet ist, zu entfernen.
  • Die nun freigelegte Nitridschicht der ONO-Verbundschicht und die Nitridschicht 1314 entlang den Grabenseitenwänden werden dann abgezogen. Ein weiteres Oxidätzen wird ausgeführt, um die Dielektrikumschicht 1313 von entlang den Grabenseitenwänden sowie die Bodenoxidschicht der ONO-Verbundschicht 1306 zu entfernen, so dass Silizium entlang den Grabenseitenwänden und den Mesa-Bereichen benachbart zu dem Graben freigelegt wird, wie es in 13F gezeigt ist. In 13G wird eine Gate-Dielektrikumschicht 1318, die sich entlang den Grabenseitenwänden, über die Inter-Poly-Dielektrikumschicht und über die Mesa-Bereiche benachbart zu dem Graben erstreckt, unter Verwendung bekannter Techniken gebildet. In 13H wird eine Polysiliziumschicht abgeschieden, die den Graben füllt, und dann zurückgeätzt, um die vertiefte Gate-Elektrode 1320 in dem Graben zu bilden.
  • In 13I wird das Gate-Dielektrikum über dem Mesa bis zu einer Dicke zurückgeätzt, die für eine Source-Implantation geeignet ist. Eine Deckschicht Source-Implantation (blanket source implant) in dem aktiven Bereich wird ausgeführt, um n-leitende Bereiche 1322s zu bilden, die sich zwischen benachbarten Gräben in den Mesa-Bereichen erstrecken. In 13J wird eine Schicht aus BPSG 1324A über dem Graben und dem Mesa unter Verwendung herkömmlicher Verfahren gebildet. In 13K wird unter Verwendung einer Maskierungsschicht (die nicht gezeigt ist) die BPSG-Schicht 1324A mit Ausnahme eines Abschnitts 1324B über dem Graben und den n-leitenden Bereichen 1322a entfernt. Somit werden Siliziummesa-Oberflächen benachbart zu dem BPSG-Abschnitt 1324 freigelegt. Anschließend wird ein Siliziumätzen ausgeführt, um die freigelegten Siliziumoberflächen bis zu einer Tiefe unter die n-leitenden Bereiche 1322a zu vertiefen, wodurch Kontaktöffnungen 1326 gebildet werden. Das Siliziumvertiefen entfernt einen Abschnitt jedes n-leitenden Bereiches 1322a, wobei selbstjustierte Source-Bereiche 1322b zurückgelassen wer den. In 13L wird eine Heavy-Body-Implantation (heavy body implant) ausgeführt, um selbstjustierte Heavy-Body-Bereiche 1329 mit einer p-Leitfähigkeit in dem Body-Bereich 1304 zu bilden. Ein BPSG-Reflow wird ausgeführt, um ein besseres Querschnittsverhältnis für die Kontaktöffnungen und eine bessere Stufenabdeckung für eine als Nächstes gebildete Source-Verbindungsschicht 1330 zu erhalten. Die Source-Verbindung 1330 kontaktiert die Heavy-Body-Bereiche 1329 und die Source-Bereiche 1322 elektrisch.
  • Verschiedene Zellenstrukturen, ihre entsprechenden Prozessmodule und die Art und Weise, auf die diese Prozessmodule in den durch die 13A–13L gezeigten Prozessfluss integriert werden können, werden als Nächstes beschrieben. 3 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFETT 300, der strukturell ähnlich ist wie der Doppelgate-MOSFET in 13L, mit der Ausnahme, dass der Graben 305 und die Abschirmelektrode 320 in das Substrat 302 hinein ausgedehnt sind. Dies ermöglicht vorteilhafterweise, dass die Dicke des Driftbereichs beträchtlich verringert werden kann, wodurch der Rdson verbessert wird. Zusätzlich bewegt die hohe Dotierungskonzentration des Substrats den Potentialabfall in das Abschirmoxid und beseitigt somit die Durchbruchprobleme wegen der Begrenzung durch die Krümmung, die zu herkömmlichen Grabenstrukturen gehören. Dies verbessert auch die Robustheit der Vorrichtung, da der Lawinendurchbruchpunkt (d.h. die maximale Aufprallionisierungsrate) zur Mitte des Transistormesas und weg von den parasitären bipolaren Elementen bewegt wird, die zum Auslösen von Robustheitsausfällen gehören. Die einzige Abwandlung an der Prozessfolge in den 13A–13L, die benötigt wird, ist, dass in 13A eine dünnere Epitaxieschicht über dem Substrat gebildet werden muss, so dass die Gräben in das Substrat hinein reichen.
  • 4 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 400, wobei das Abschirmdielektrikum 422 unter Verwendung eines LOCOS-Prozesses gebildet ist, gemäß einer Ausführungsform der Erfindung. Die gestrichelte Linie zeigt die Konturen des Grabens 605. Beim Bilden des Abschirmdielektrikums 422 führt der LOCOS-Prozess zum Verbrauch des Siliziums benachbart zu dem Graben 605, was hervorruft, dass sich das Abschirmdielektrikum 433 aufweitet und sich direkt unter die Body-Bereiche 406 erstreckt. Der LOCOS-Prozess ist vorteilhafterweise ein kostengünstiges Verfahren zum Bilden des Abschirmdielektrikums 422 und ergibt auch einen gleichmäßigen Film. Der obere Abschnitt des MOSFET 400 ist ähnlich wie der obere Abschnitt von MOSFET 300 in 3. Obgleich der Graben 605 und die Abschirmelektrode 420 derart gezeigt sind, dass sie sich in das Substrat 402 hinein erstrecken, können sie alternativ in dem N--Bereich 404 ähnlich wie bei dem in 2 gezeigten MOSFET 200 enden. In einer Ausführungsform wird der MOSFET 400 gebildet, indem das durch die Querschnittsansichten in den 10A–10E gezeigte Prozessmodul mit dem Prozessfluss der 13A–13L wie folgt integriert wird.
  • Die Prozessschritte, die den 13A–13D entsprechen, werden durch die Prozessschritte, die den 10A–10E entsprechen, ersetzt. Die Prozessschritte, die 10A entsprechen, sind die gleichen, wie jene, die 13A entsprechen, mit der Ausnahme, dass in 10A ein flacherer Graben 1008, der sich knapp an dem Body-Bereich 1004 vorbei erstreckt, gebildet wird. In 10B werden Nitridspacer 1010 entlang den Grabenseitenwänden gebildet. In 10C wird ein Siliziumätzen (das mit Nitridspacern 1010 selbstjustiert ist) ausgeführt, um dadurch den Graben 1008 tiefer in den Siliziumbereich 1002 hinein auszudehnen. Der Gate-Graben weist somit einen breiteren oberen Abschnitt 1008 und einen schmaleren unteren Abschnitt 1012 auf. In 10D wird ein LOCOS-Prozess ausgeführt, wodurch eine selbstjustierte Schicht eines Abschirmdielektrikums 1014 entlang freigelegten Siliziumoberflächen, d.h. in dem unteren Grabenabschnitt 1012 gebildet wird. Der LOCOS-Prozess verbraucht Abschnitte des Siliziumbereichs 1002, wie es gezeigt ist (die gestrichelte Linie zeigt die Konturen des unteren Grabenabschnitts 1012). In 10E wird eine Abschirmelektrode 1016 in dem Graben durch Abscheiden einer Polysiliziumschicht und anschließendes Zurückätzen des Polysiliziums, um das Polysilizium tief in den Graben zu vertiefen, gebildet. Die Prozessschritte, die den 13E–13L entsprechen, werden als Nächstes ausgeführt, um die Zellenstruktur fertig zu stellen. Die Dicken und Größen der unterschiedlichen Schichten und Bereiche in den Figuren müssen nicht maßstäblich sein. Beispielsweise wären die Nitridspacer 101 in 10D in der Praxis dünner als sie erscheinen, so dass sich die Abschnitte des LOCOS-Abschirmdielektrikums 1014, die sich aufweiten, direkt unter die Body-Bereiche 1004 erstrecken.
  • 5 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 500, der ähnlich ist wie der MOSFET 300 in 3 mit der Ausnahme, dass Seitenwand-Kanalanreicherungsbereiche 526 in den MOSFET 500 eingearbeitet sind, gemäß einer anderen Ausführungsform der Erfindung. Ein Kanalanreicherungsbereich 526 wird entlang einem unteren Abschnitt jedes Kanalbereichs des MOSFET 500 gebildet, um den Schweif des Dotierungskonzentrationsprofils in dem Kanal zu kompensieren. Die Kanallänge und der Kanalwiderstand werden somit vorteilhaft verringert. Da die Spitze der Dotierungskonzentration in dem Kanalbereich knapp unterhalb der Source-Bereiche 510 auftritt (d.h. von dem Boden des Kanalbereichs weg liegt), beeinflusst das Hinzufügen der Kanalanreicherungsbereiche 526 die Transistorschwellenspannung nicht nachteilig. Es sei angenommen, dass der MOSFET 500 ein n-Kanal-MOSFET ist, während die Kanalanreicherungsbereiche 526 n-leitend sind. Wie bei den vorhergehenden Ausführungsformen kann der MOSFET 500 derart abgewandelt werden, dass der Graben 505 in dem Driftbereich 504 statt in dem Substrat 502 endet. In einer Ausführungsform wird der MOSFET 500 gebildet, indem das durch die Querschnittsansicht in 11 gezeigte Prozessmodul mit dem Prozessfluss der 13A–13L wie folgt integriert wird.
  • Das Prozessmodul, das 11 entspricht, muss nach 13F aber vor 13G ausgeführt werden. Das heißt nach dem Ausführen der Schritte, die den 13A–13F entsprechen, wird ein Screenoxid 1112 entlang den Grabenseitenwänden gebildet, wie es in 11 gezeigt ist. Das Screenoxid 1112 muss eine Dicke aufweisen, die zum Implantieren von Dotiermitteln durch diese hindurch geeignet ist. In 11 wird eine Kanalanreicherungsimplantation 1113 von n-leitenden Dotiermitteln unter einem vorbestimmten Winkel ausgeführt, um einen Kanalanreicherungsbereich entlang einer Grabenseitenwand zu bilden, und eine zweite Kanalanreicherungsimplantation wird unter einem entgegengesetzten Winkel zu dem in 11 gezeigten ausgeführt, um einen Kanalanreicherungsbereich entlang der gegenüberliegenden Grabenwand zu bilden. Die Kanalanreicherungsbereiche wären mit dem IPD 1124, das bei dem vorhergehenden Schritt gebildet wird, selbstjustiert. Die Prozessschritte, die den 13G–13L entsprechen, werden ausgeführt, um die Zellenstruktur fertig zu stellen. In einer Ausführungsform wird der Body-Bereich vor der Kanalanreicherungsimplantation 1113 erzeugt, und in einer alternativen Ausführungsform wird der Body-Bereich nach der Kanalanreicherungsimplantation 1113 gebildet.
  • 6 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 600 mit einem Source-Stopfenbereich 630 gemäß einer anderen Ausführungsform der Erfindung. Statt eine dielektrische Kuppel über der Gate-Elektrode 614 zu bilden, wie es in 3 vorgenommen wird, wird eine dünne Dielektrikumschicht 628 über der Gate-Elektrode 614 gebildet, und der verbleibende Abschnitt des Grabens 605 über der Dielektrikumschicht 628 wird mit einem Source-Stopfen 630 (der z.B. Polysilizium umfasst) gefüllt. Der Source-Stopfen 630 verbindet die Source-Bereiche 610, die den Gate-Graben 605 flankieren, elektrisch. Der MOSFET 600 hat den Vorteil, dass er eine Planare Oberfläche zum Bilden des oberseitigen Metalls bereitstellt. Darüber hinaus ermöglicht der Source-Stopfen das Bilden sehr schmaler Source-Bereiche an den Seiten des Grabens, wodurch die Zellenteilung verringert wird, ohne den Source-Widerstand nachteilig zu beeinflussen. Die schmalen Source-Bereiche 610 werden gebildet, indem eine schräge Implantation mit zwei Durchgangen ausgeführt wird, bevor der Source-Stopfen 630 gebildet wird. Der MOSFET 600 kann derart abgewandelt werden, dass der Graben 605 in dem Driftbereich 604 statt in dem Substrat 602 endet. Der Source-Stopfen 630 kann in herkömmlichen Trench-Gate-FET, wie dem in 1 gezeigten, auf eine ähnliche Weise eingearbeitet werden. In einer Ausführungsform wird der MOSFET 600 gebildet, indem das durch die Querschnittsansichten in den 12A–12D gezeigte Prozessmodul mit dem Prozessfluss der 13A–13L wie folgt integriert wird.
  • Die Prozessschritte, die den 13H–13L entsprechen, werden durch die Prozessschritte, die den 12A–12D entsprechen, ersetzt. Das heißt, nach dem Ausführen der Schritte, die den 13A–13G entsprechen, wird die Gate-Elektrode auf eine ähnliche Weise wie in 13H gebildet, mit der Ausnahme, dass das abgeschiedene Gate-Polysilizium tiefer in den Graben hinein vertieft wird, wie es in 12A gezeigt ist. In 12A wird eine schräge Implantation mit zwei Durchgangen von n-leitenden Dotiermitteln ausgeführt, um Source-Bereiche 1210 entlang den freigelegten oberen Seitenwänden des Grabens 1205 zu bilden. Als Nächstes wird, wie es in 12B gezeigt ist, eine Dielektrikumschicht 1216a, (die z.B. Oxid umfasst) mit einer unterschiedlichen Füllung abgeschieden, so dass ein dickeres Oxid über der Gate-Elektrode 1212 in dem Graben als über dem benachbarten Mesa gebildet wird. In 12C wird die Dielektrikumschicht 1216a gleichmäßig geätzt, wodurch eine dünne Dielektrikumschicht aus 1216b in dem Graben über der Gate-Elektrode 1212 verbleibt. In 12C wird der Graben 1205 mit dotiertem Polysilizium 1217 gefüllt. Es werden herkömmliche Techniken verwendet, um den Heavy-Body-Bereich (der nicht gezeigt ist), die Source-Verbindung (die nicht gezeigt ist) und die anderen Bereiche und Schichten zu bilden, um die Zellenstruktur fertig zu stellen. Der Source-Stopfen 1217 kann in den Trench-Gate-FET 100 in 1 eingearbeitet werden, indem das durch die 12A–12D dargestellte Prozessmodul auf eine ähnliche Weise in herkömmliche Prozessfolgen zum Bilden des Trench-Gate-FET 100 integriert wird.
  • 7 zeigt eine Querschnittsansicht eines Verbund-Doppelgate-Trench-MOSFET 700, wobei die vorteilhaften Merkmale der Strukturen in den 4–6 kombiniert worden sind. Wie es gezeigt ist, sind n-leitende Kanalanreicherungsbereiche 726, ein Source-Stopfen 730 und ein LOCOS-Abschirmdielektrikum 722 in den MOSFET 700 eingearbeitet. Es ist anzumerken, dass abhängig von den gewünschten Zielen und Verhaltensanforderungen beliebige zwei der drei Merkmale statt alle drei kombiniert werden können. Die oben besprochenen alternativen Ausführungsformen von jedem der MOSFET 400, 500, 600 gelten auch für den MOSFET 700. Die Abwandlungen, die an dem Prozessfluss der 13A–13L vorgenommen werden müssen, um den MOSFET 700 zu bilden, werden dem Fachmann in Anbetracht dieser Offenbarung deutlich.
  • 8 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, der monolithisch mit einer Schottky-Diode integriert ist, um eine integrierte MOSFET-Schottky-Diodenstruktur 800 zu erhalten. Wie es zu sehen ist, ist die MOSFET-Struktur ähnlich wie die in 3, obwohl ein jeder der MOSFET in den 4–7 stattdessen verwendet werden könnte. In 8 umfasst die Source-Verbindung (die nicht gezeigt ist) ein Schottky-Barrierenmetall, das nicht nur mit den Source-Bereichen 810 und Heavy-Body-Bereichen 808 in Kontakt steht, sondern sich auch über den Schottky-Diodenbereich erstreckt und einen elektrischen Kontakt mit N--Bereichen 804b herstellt. Das Schottky-Barrierenmetall in Kontakt mit dem schwach dotierten Bereich 804 bildet eine Schottky-Diode. Die Struktur der Gräben in dem Schottky-Dioden-Bereich ist identisch wie jene in den MOSFET-Bereichen. Die Schottky-Diodenstrukturen sind in den aktiven Bereich eingearbeitet, wie es häufig notwendig ist, um das gewünschte Flächenverhältnis von MOSFET zu Schottky zu erreichen.
  • 9 zeigt eine kompakte Randterminierungsstruktur, die mit dem Doppelgate-Trench-MOSFET integriert ist. Wie es zu sehen ist, ist der aktive Bereich in einem Terminierungsgraben 905b terminiert, der ein Abschirmdielektrikum, das die Grabenseitenwände und den Grabenboden auskleidet, und eine Abschirmelektrode 920 umfasst, die den Graben füllt. Wie es zu sehen ist, ist die MOSFET-Struktur in dem aktiven Bereich ähnlich wie die in 3, obwohl ein jeder der MOSFET in den 4–7 stattdessen verwendet werden kann.
  • Die verschiedenen hierin beschriebenen Ausführungsformen der Erfindung können mit einer oder mehreren der Ausführungsformen (insbesondere den Strukturen und Prozessen mit dem abgeschirmten Gate-Graben), die in der oben genannten, gemeinschaftlich übertragenen U.S. Patentanmeldung Nr. 11/026,276 beschrieben wurden, kombiniert werden, um Leistungsvorrichtungen mit überlegenen Eigenschaften zu erhalten.
  • Während das Obige eine ausführliche Beschreibung von verschiedenen Ausführungsformen der Erfindung liefert, sind viele Alternativen, Abwandlungen und Äquivalente möglich. Beispielsweise sind die obigen Prozessfolgen und Prozessmodule im Zusammenhang mit einer Doppelgate-Struktur (Trench-Struktur mit abgeschirmtem Gate) beschrieben worden, obwohl die vorteilhaften Merkmale der verschiedenen hierin offenbarten Ausführungsformen auch im Zusammenhang mit den traditionellen Trench-Gate-FET, wie etwa dem in 1 gezeigten, eingesetzt werden können. Darüber hinaus ist zu verstehen, dass alle hierin angegebenen Materialtypen allein zu Darstellungszwecken dienen. Darüber hinaus kann eine oder können mehrere der verschiedenen Dielektrikumschichten in den hierin beschriebenen Ausführungsformen dielektrisches Material mit niedriger k oder hoher k umfassen. Beispielsweise kann eine oder können mehrere der Dielektrikumschichten, die vor der ersten Polysiliziumabscheidung gebildet wird/werden, dielektrisches Material mit hohe k umfassen, während eine oder mehrere der Dielektrikumschichten, die nach der letzten Polysiliziumabscheidung gebildet wird/werden, dielektrisches Material mit niedriger k umfassen können. Aus diesem und aus anderen Gründen sollte daher die obige Beschreibung nicht als den durch die beigefügten Ansprüche definierten Schutzumfang der Erfindung einschränkend betrachtet werden.
  • Zusammenfassung
  • Ein Feldeffekttransistor umfasst einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp. Ein Gate-Graben erstreckt sich durch den Body-Bereich und endet in dem Halbleiterbereich. Zumindest eine leitfähige Abschirmelektrode ist in dem Gate-Graben angeordnet. Eine Gate-Elektrode ist in dem Gate-Graben angeordnet, aber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert. Eine Abschirmdielektrikumschicht isoliert die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich. Eine Gate-Dielektrikumschicht isoliert die Gate-Elektrode gegenüber dem Body-Bereich. Die Abschirmdielektrikumschicht ist derart gebildet, dass sie sich aufweitet und direkt unter den Body-Bereich erstreckt.

Claims (17)

  1. Feldeffekttransistor, umfassend: einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp; einen Gate-Graben, der sich durch den Body-Bereich erstreckt und in dem Halbleiterbereich endet; zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben angeordnet ist; eine Gate-Elektrode, die in dem Gate-Graben angeordnet ist, aber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert, wobei sich die Abschirmdielektrikumschicht aufweitet und sich direkt unter den Body-Bereich erstreckt.
  2. Feldeffekttransistor nach Anspruch 1, wobei der Halbleiterbereich umfasst: einen Substratbereich; und einen Driftbereich über dem Substratbereich, wobei sich der Body-Bereich über dem Driftbereich erstreckt, wobei der Driftbereich eine niedrigere Dotierungskonzentration als der Substratbe reich aufweist, und wobei sich der Gate-Graben durch den Driftbereich erstreckt und in dem Substratbereich endet.
  3. Verfahren zum Bilden eines Feldeffekttransistors, das umfasst, dass: ein oberer Grabenabschnitt gebildet wird, der sich bis zu einer ersten Tiefe in einen Halbleiterbereich erstreckt; die Seitenwände des oberen Grabenabschnitts mit einer Schutzschicht aus Material ausgekleidet werden, so dass der Halbleiterbereich entlang zumindest einem Abschnitt der Bodenwand des oberen Grabenabschnitts freigelegt bleibt; und ein unterer Grabenabschnitt durch die freigelegte Bodenwand des oberen Grabenabschnitts gebildet wird, wobei die Schutzschicht aus Material die Seitenwände des oberen Grabenabschnitts schützt, wodurch der obere Grabenabschnitt eine größere Breite als eine Breite des unteren Grabenabschnitts aufweist.
  4. Verfahren nach Anspruch 3, das ferner umfasst, dass: eine Abschirmdielektrikumschicht entlang den Seitenwänden und der Bodenwand des unteren Grabenabschnitts gebildet wird; die Schutzschicht aus Material entfernt wird; und eine zweite Isolierschicht entlang den Seitenwänden des oberen Grabenabschnitts gebildet wird, wobei die erste Isolierschicht eine größere Dicke als die zweite Isolierschicht aufweist.
  5. Verfahren nach Anspruch 4, wobei die erste Isolierschicht durch lokale Oxidation von Silizium (LOCOS) gebildet wird.
  6. Verfahren nach Anspruch 3, das ferner umfasst, dass: eine leitfähige Abschirmelektrode in dem unteren Grabenabschnitt gebildet wird; ein Inter-Poly-Dielektrikum über der leitfähigen Abschirmelektrode gebildet wird; eine Gate-Elektrode über dem Inter-Poly-Dielektrikum gebildet wird.
  7. Feldeffekttransistor, umfassend: einen Body-Bereich von einem ersten Leitfähigkeitstyp in einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp; einen Gate-Graben, der sich durch den Body-Bereich erstreckt und in dem Halbleiterbereich endet; einen Source-Bereich von dem zweiten Leitfähigkeit in dem Body-Bereich benachbart zu dem Gate-Graben, wobei der Source-Bereich und die Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich dazwischen definieren, wobei sich der Kanalbereich entlang der Gate-Grabenseitenwand erstreckt; und einen Kanalanreicherungsbereich von dem zweiten Leitfähigkeitstyp benachbart zu dem Gate-Graben, wobei sich der Kanalanreicherungsbereich teilweise in einen unteren Abschnitt des Kanalbereichs erstreckt, um dadurch einen Widerstand des Kanalbereichs zu verringern.
  8. Feldeffekttransistor nach Anspruch 7, der ferner eine Gate-Elektrode umfasst, die in dem Gate-Graben angeordnet ist, wobei der Kanalanreicherungsbereich die Gate-Elektrode entlang der Grabenseitenwand überlappt.
  9. Feldeffekttransistor nach Anspruch 7, der ferner umfasst: zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben angeordnet ist; eine Gate-Elektrode, die in dem Gate-Graben angeordnet ist, aber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert.
  10. Verfahren zum Bilden eines Feldeffekttransistors, das umfasst, dass: ein Graben in einem Halbleiterbereich gebildet wird; eine Abschirmelektrode in dem Graben gebildet wird; eine schräge Seitenwandimplantation von Fremdstoffen von dem ersten Leitfähigkeitstyp durchgeführt wird, um einen Kanalanreicherungsbereich benachbart zu dem Graben zu bilden; ein Body-Bereich von einem zweiten Leitfähigkeitstyp in dem Halbleiterbereich gebildet wird; und ein Source-Bereich von dem ersten Leitfähigkeitstyp in dem Body-Bereich gebildet wird, wobei der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich dazwischen definieren, wobei sich der Kanalbereich entlang der Gate-Grabenseitenwand erstreckt, wobei sich der Kanalanreicherungsbereich teilweise in einen unteren Abschnitt des Kanalbereichs hinein erstreckt, um dadurch einen Widerstand des Kanalbereichs zu verringern.
  11. Verfahren nach Anspruch 10, das ferner umfasst, dass eine Gate-Elektrode über der Abschirmelektrode gebildet wird, die aber gegenüber dieser isoliert ist.
  12. Verfahren nach Anspruch 10, wobei der Kanalanreicherungsbereich mit der Abschirmelektrode selbstjustiert wird.
  13. Feldeffekttransistor, umfassend: einen Gate-Graben, der sich in einen Halbleiterbereich hinein erstreckt, wobei der Gate-Graben eine darin angeordnete vertiefte Gate-Elektrode aufweist; einen Source-Bereich in dem Halbleiterbereich, der jede Seite des Gate-Grabens flankiert; ein leitfähiges Material, das einen oberen Abschnitt des Gate-Grabens füllt, um einen elektrischen Kontakt mit den Source-Bereichen entlang zumindest einer Seitenwand von jedem der Source-Bereiche herzustellen, wobei das leitfähige Material gegenüber der vertieften Gate-Elektrode isoliert ist.
  14. Feldeffekttransistor nach Anspruch 13, ferner umfassend: einen Body-Bereich in dem Halbleiterbereich; zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben unterhalb der vertieften Gate-Elektrode angeordnet ist, wobei die vertiefte Gate-Elektrode gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert.
  15. Verfahren zum Bilden eines Feldeffekttransistors, das umfasst, dass: ein Graben in einem Halbleiterbereich gebildet wird; eine vertiefte Gate-Elektrode in dem Graben gebildet wird; eine schräge Implantation von Fremdstoffen mit zwei Durchgängen durchgeführt wird, um Source-Bereiche auf jeder Seite des Grabens zu bilden; eine Dielektrikumschicht über der vertieften Gate-Elektrode gebildet wird; der Graben mit einem leitfähigen Material gefüllt wird, so dass das leitfähige Material in elektrischem Kontakt mit den Source-Bereichen steht.
  16. Verfahren nach Anspruch 15, das ferner umfasst, dass: bevor das vertiefte Gate gebildet wird, eine Abschirmdielektrikumschicht entlang unteren Grabenseitenwänden und einem Grabenboden gebildet wird; eine leitfähige Abschirmelektrode in dem Graben gebildet wird, wobei die leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich durch die Abschirmdielektrikumschicht isoliert ist; ein Inter-Poly-Dielektrikum über der leitfähigen Abschirmelektrode gebildet wird, um die vertiefte Gate-Elektrode und die leitfähige Abschirmelektrode gegeneinander zu isolieren; und eine Gate-Dielektrikumschicht entlang oberen Seitenwänden des Grabens gebildet wird, wobei die Gate-Dielektrikumschicht die vertiefte Gate-Elektrode gegenüber dem Halbleiterbereich isoliert.
  17. Verfahren nach Anspruch 15, wobei das leitfähige Material dotiertes Polysilizium umfasst.
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WO (1) WO2006127914A2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923776B2 (en) 2005-05-26 2011-04-12 Fairchild Semiconductor Corporation Trench-gate field effect transistor with channel enhancement region and methods of forming the same
DE112009003565B4 (de) * 2008-12-08 2021-04-29 Fairchild Semiconductor Corporation Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung

Families Citing this family (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
WO2006135746A2 (en) * 2005-06-10 2006-12-21 Fairchild Semiconductor Corporation Charge balance field effect transistor
TWI400757B (zh) * 2005-06-29 2013-07-01 快捷半導體公司 形成遮蔽閘極場效應電晶體之方法
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
US7807536B2 (en) * 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP2007311574A (ja) * 2006-05-18 2007-11-29 Nec Electronics Corp 半導体装置及びその製造方法
JP4735414B2 (ja) * 2006-05-24 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7804150B2 (en) 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
DE102006030631B4 (de) * 2006-07-03 2011-01-05 Infineon Technologies Austria Ag Halbleiterbauelementanordnung mit einem Leistungsbauelement und einem Logikbauelement
DE102007020249B4 (de) * 2007-04-30 2015-01-08 Infineon Technologies Austria Ag Halbleiterbauelement, Halbleitersensorstruktur sowie Vorrichtung und Verfahren zum Herstellen eines Halbleiterbauelement
KR100890256B1 (ko) * 2007-05-29 2009-03-24 삼성전자주식회사 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법
US20080296673A1 (en) * 2007-05-29 2008-12-04 Alpha & Omega Semiconductor, Ltd Double gate manufactured with locos techniques
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US20090085107A1 (en) * 2007-09-28 2009-04-02 Force-Mos Technology Corp. Trench MOSFET with thick bottom oxide tub
US8207037B2 (en) * 2007-10-31 2012-06-26 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component that includes a field plate
US7825465B2 (en) 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US7932556B2 (en) * 2007-12-14 2011-04-26 Fairchild Semiconductor Corporation Structure and method for forming power devices with high aspect ratio contact openings
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8278702B2 (en) * 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8415739B2 (en) * 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US8552535B2 (en) * 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7897462B2 (en) 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
WO2010065428A2 (en) * 2008-12-01 2010-06-10 Maxpower Semiconductor Inc. Mos-gated power devices, methods, and integrated circuits
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
KR20100065895A (ko) * 2008-12-09 2010-06-17 주식회사 동부하이텍 트렌치형 ｍｏｓｆｅｔ 소자의 게이트 및 게이트 형성방법
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7952141B2 (en) * 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US8187939B2 (en) * 2009-09-23 2012-05-29 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process
CN102034822B (zh) * 2009-09-25 2013-03-27 力士科技股份有限公司 一种具有台阶状沟槽栅和改进的源体接触性能的沟槽mosfet及其制造方法
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) * 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8021947B2 (en) * 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
CN102103998B (zh) * 2009-12-18 2012-12-12 上海华虹Nec电子有限公司 沟槽mos晶体管的结构及其制备方法
US8558305B2 (en) 2009-12-28 2013-10-15 Stmicroelectronics S.R.L. Method for manufacturing a power device being integrated on a semiconductor substrate, in particular having a field plate vertical structure and corresponding device
CN102130055A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 改善沟槽型双层栅mos器件的击穿电压的方法
CN102130006B (zh) * 2010-01-20 2013-12-18 上海华虹Nec电子有限公司 沟槽型双层栅功率mos晶体管的制备方法
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
JP5736394B2 (ja) 2010-03-02 2015-06-17 ヴィシェイ−シリコニックス 半導体装置の構造及びその製造方法
US8367501B2 (en) 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US8394702B2 (en) 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
CN102299108B (zh) * 2010-06-22 2014-03-26 茂达电子股份有限公司 重叠沟槽式栅极半导体组件及其制作方法
TWI458022B (zh) * 2010-07-23 2014-10-21 Great Power Semiconductor Corp 低閘極電荷的溝槽式功率半導體製造方法
US20120037983A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co., Ltd. Trench mosfet with integrated schottky rectifier in same cell
US8435853B2 (en) 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
US8362550B2 (en) * 2011-01-20 2013-01-29 Fairchild Semiconductor Corporation Trench power MOSFET with reduced on-resistance
US8461646B2 (en) 2011-02-04 2013-06-11 Vishay General Semiconductor Llc Trench MOS barrier schottky (TMBS) having multiple floating gates
US8823090B2 (en) 2011-02-17 2014-09-02 International Business Machines Corporation Field-effect transistor and method of creating same
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
JP5729331B2 (ja) 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
US8274113B1 (en) * 2011-05-12 2012-09-25 Force Mos Technology Co., Ltd. Trench MOSFET having shielded electrode integrated with trench Schottky rectifier
DE112012002136B4 (de) 2011-05-18 2025-03-27 Vishay-Siliconix Halbleitervorrichtungen
US8492903B2 (en) 2011-06-29 2013-07-23 International Business Machines Corporation Through silicon via direct FET signal gating
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US10032878B2 (en) 2011-09-23 2018-07-24 Infineon Technologies Ag Semiconductor device with a semiconductor via and laterally connected electrode
US9324829B2 (en) * 2011-09-23 2016-04-26 Infineon Technologies Ag Method of forming a trench electrode device with wider and narrower regions
CN103022155B (zh) * 2011-09-26 2017-05-17 盛况 一种沟槽mos结构肖特基二极管及其制备方法
CN103094118B (zh) * 2011-11-01 2015-06-03 上海华虹宏力半导体制造有限公司 制作双层栅沟槽mos的工艺方法
CN103094115B (zh) * 2011-11-01 2015-04-08 上海华虹宏力半导体制造有限公司 制作双层栅沟槽mos的工艺方法
KR20130055981A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
US9082746B2 (en) * 2012-01-16 2015-07-14 Infineon Technologies Austria Ag Method for forming self-aligned trench contacts of semiconductor components and a semiconductor component
US8697520B2 (en) * 2012-03-02 2014-04-15 Alpha & Omega Semiconductor Incorporationed Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法
JP5718265B2 (ja) * 2012-03-27 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN104541374A (zh) * 2012-04-30 2015-04-22 维西埃-硅化物公司 半导体器件
US9029215B2 (en) * 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8642425B2 (en) 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8896060B2 (en) * 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
US8969955B2 (en) * 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same
US8648412B1 (en) * 2012-06-04 2014-02-11 Semiconductor Components Industries, Llc Trench power field effect transistor device and method
US8802530B2 (en) 2012-06-06 2014-08-12 Alpha And Omega Semiconductor Incorporated MOSFET with improved performance through induced net charge region in thick bottom insulator
TWI470790B (zh) 2012-07-13 2015-01-21 Ubiq Semiconductor Corp 溝渠式閘極金氧半場效電晶體
US8829562B2 (en) * 2012-07-24 2014-09-09 Infineon Technologies Ag Semiconductor device including a dielectric structure in a trench
CN103579320A (zh) * 2012-07-31 2014-02-12 上海华虹Nec电子有限公司 沟槽型栅极及制造方法
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
JP6062269B2 (ja) * 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US9202906B2 (en) 2013-03-14 2015-12-01 Northrop Grumman Systems Corporation Superlattice crenelated gate field effect transistor
CN104051524B (zh) * 2013-03-15 2017-12-05 英飞凌科技奥地利有限公司 半导体器件
JP5799046B2 (ja) 2013-03-22 2015-10-21 株式会社東芝 半導体装置
CN104078342B (zh) * 2013-03-25 2017-04-12 英飞凌科技股份有限公司 沟槽电极布置
KR20150030799A (ko) 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
KR102156130B1 (ko) * 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
US9318598B2 (en) * 2014-05-30 2016-04-19 Texas Instruments Incorporated Trench MOSFET having reduced gate charge
JP2016004847A (ja) * 2014-06-14 2016-01-12 株式会社東芝 半導体装置及びその製造方法
JP2014225693A (ja) * 2014-08-04 2014-12-04 株式会社東芝 半導体装置およびその製造方法
KR102026543B1 (ko) 2014-08-19 2019-09-27 비쉐이-실리코닉스 전자 회로
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
US9171949B1 (en) * 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
US9368621B1 (en) * 2014-11-26 2016-06-14 Sinopower Semiconductor, Inc. Power semiconductor device having low on-state resistance
CN104638011B (zh) * 2015-01-23 2018-05-11 无锡同方微电子有限公司 一种沟槽mosfet器件及其制作方法
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
CN104900704A (zh) * 2015-05-15 2015-09-09 四川广义微电子股份有限公司 一种纵向dmos器件
DE102015118616B3 (de) * 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
CN105742185B (zh) * 2016-02-23 2019-06-11 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法
JP2017162969A (ja) 2016-03-09 2017-09-14 株式会社東芝 半導体装置
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
CN105895516B (zh) * 2016-04-29 2018-08-31 深圳尚阳通科技有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
CN106057674B (zh) * 2016-05-31 2019-04-09 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN107785426B (zh) * 2016-08-31 2020-01-31 无锡华润上华科技有限公司 一种半导体器件及其制造方法
US9741825B1 (en) * 2016-12-08 2017-08-22 Taiwan Semiconductor Co., Ltd. Method for manufacturing field effect transistor having widened trench
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6967352B2 (ja) * 2017-02-07 2021-11-17 ローム株式会社 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物
TWI663725B (zh) * 2017-04-26 2019-06-21 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
CN109216449B (zh) * 2017-06-30 2021-07-30 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
US20190081147A1 (en) * 2017-09-13 2019-03-14 Polar Semiconductor, Llc Mosfet with vertical variation of gate-pillar separation
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
US10522620B2 (en) 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10304933B1 (en) * 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
TWI750375B (zh) * 2018-05-16 2021-12-21 力智電子股份有限公司 溝槽閘極金氧半場效電晶體及其製造方法
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
EP3690952A1 (de) * 2019-01-29 2020-08-05 Nexperia B.V. Graben-gate-halbleiterbauelement und verfahren zur herstellung
WO2020180338A1 (en) * 2019-03-01 2020-09-10 Ipower Semiconductor Method of manufacturing shielded gate trench mosfet devices
TWI704606B (zh) * 2019-04-24 2020-09-11 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
US10892320B2 (en) * 2019-04-30 2021-01-12 Vanguard International Semiconductor Corporation Semiconductor devices having stacked trench gate electrodes overlapping a well region
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US10930774B2 (en) * 2019-07-16 2021-02-23 Nami MOS CO., LTD. Shielded gate trench MOSFETs with floating trenched gates and channel stop trenched gates in termination
US20210050420A1 (en) * 2019-08-13 2021-02-18 Semiconductor Components Industries, Llc Silicon carbide trench power device
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
CN111627820B (zh) * 2020-06-05 2022-07-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅场效应晶体管及其制备方法
CN111739936B (zh) * 2020-08-07 2020-11-27 中芯集成电路制造(绍兴)有限公司 一种半导体器件及其形成方法
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
CN112309976B (zh) * 2020-10-27 2023-06-20 杭州士兰微电子股份有限公司 双向功率器件的制造方法
TWI773029B (zh) * 2020-12-17 2022-08-01 國立清華大學 具有溝槽式接面蕭基位障二極體的半導體結構
JP7603914B2 (ja) * 2021-03-18 2024-12-23 サンケン電気株式会社 半導体装置
CN115148812A (zh) * 2021-03-30 2022-10-04 无锡华润上华科技有限公司 半导体器件及其制造方法
CN113782446A (zh) * 2021-09-30 2021-12-10 深圳市芯电元科技有限公司 一种屏蔽栅mosfet的制造方法
CN114678276A (zh) * 2021-12-29 2022-06-28 杭州芯迈半导体技术有限公司 分离栅mosfet及其制造方法
US12490451B2 (en) 2022-03-02 2025-12-02 Semiconductor Components Industries, Llc Process of forming an electronic device including a component structure adjacent to a trench
CN114420564A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 一种分离栅沟槽mos器件及其制造方法
US12279455B2 (en) 2022-09-18 2025-04-15 Vanguard International Semiconductor Corporation Semiconductor device and method of fabricating the same
TWI838929B (zh) * 2022-10-28 2024-04-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN116053139A (zh) * 2023-01-09 2023-05-02 深圳吉华微特电子有限公司 一种沟槽型双栅结构半导体器件制造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
AU3724197A (en) * 1996-07-19 1998-02-10 Siliconix Incorporated High density trench dmos transistor with trench bottom implant
US5907776A (en) * 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
JP4924781B2 (ja) * 1999-10-13 2012-04-25 株式会社豊田中央研究所 縦型半導体装置
JP2001230414A (ja) * 2000-02-16 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置およびその製造方法
US6376315B1 (en) * 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
EP1170803A3 (de) * 2000-06-08 2002-10-09 Siliconix Incorporated MOSFET mit Graben-Gateelektrode und Verfahren zu dessen Herstellung
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6870220B2 (en) 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US6683346B2 (en) 2001-03-09 2004-01-27 Fairchild Semiconductor Corporation Ultra dense trench-gated power-device with the reduced drain-source feedback capacitance and Miller charge
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
JP2005528804A (ja) 2002-05-31 2005-09-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体装置
AU2003232995A1 (en) * 2002-05-31 2003-12-19 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of manufacturing
US6918689B2 (en) 2003-07-17 2005-07-19 Deere & Company Pivoting auxiliary vehicle light assembly
JP2005116649A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置およびその製造方法
CN100502036C (zh) * 2003-12-22 2009-06-17 松下电器产业株式会社 纵型栅极半导体装置及其制造方法
JP2005302925A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
JP4491638B2 (ja) * 2004-05-20 2010-06-30 日本電気株式会社 バックライト用他励式インバータ回路および駆動方法
US7080591B2 (en) 2004-09-14 2006-07-25 Hamilton Sundstrand Non-symmetrical seal plate and valve housing
DE112006001318T5 (de) 2005-05-26 2008-04-17 Fairchild Semiconductor Corp. Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923776B2 (en) 2005-05-26 2011-04-12 Fairchild Semiconductor Corporation Trench-gate field effect transistor with channel enhancement region and methods of forming the same
US8043913B2 (en) 2005-05-26 2011-10-25 Fairchild Semiconductor Corporation Method of forming trench-gate field effect transistors
US8441069B2 (en) 2005-05-26 2013-05-14 Fairchild Semiconductor Corporation Structure and method for forming trench-gate field effect transistor with source plug
US8884365B2 (en) 2005-05-26 2014-11-11 Fairchild Semiconductor Corporation Trench-gate field effect transistor
DE112009003565B4 (de) * 2008-12-08 2021-04-29 Fairchild Semiconductor Corporation Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung
DE112009003514B4 (de) * 2008-12-08 2021-06-02 Fairchild Semiconductor Corporation Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung

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Publication number Publication date
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