CN106601811B - 沟槽式功率晶体管 - Google Patents

Abstract

一种沟槽式功率晶体管。沟槽式功率晶体管的沟槽栅极结构位于一外延层的元件沟槽内，并至少包括遮蔽电极、栅极电极以及绝缘层。绝缘层包括一第一介电层、一第二介电层及一第三介电层，其中该第三介电层位于该元件沟槽下半部，且部分位于该元件沟槽下半部的该第二介电层被夹设于该第一介电层与该第三介电层之间，其中第二介电层的介电常数大于第一介电层的介电常数。

Description

沟槽式功率晶体管

技术领域

本发明涉及一种功率晶体管，且特别涉及一种具有遮蔽电极的沟槽式功率金属氧化物半导体场效应晶体管。

背景技术

功率金属氧化物半导体场效应晶体管(Power Metal Oxide SemiconductorField Transistor,Power MOSFET)被广泛地应用于电力装置的切换元件，例如是电源供应器、整流器或低压马达控制器等等。现今的功率金属氧化物半导体场效应晶体管多采取垂直结构的设计，以提升元件密度。此种采垂直结构设计的功率金属氧化物半导体场效应晶体管也被称为沟槽式功率型金属氧化物半导体场效应晶体管，其优点是可以在耗费低功率的状况下，控制电压进行元件的操作。

功率型金属氧化物半导体场效应晶体管的工作损失可分成切换损失(switchingloss)及导通损失(conducting loss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金属氧化物半导体场效应晶体管的切换速度，不利于应用高频电路中。

为了改善上述问题，降低栅极/漏极电容值，在习知的功率型金属氧化物半导体场效应晶体管中，于栅极沟槽的下半部中会另外形成一遮蔽电极(shielding electrode)。

然而，在制作具有遮蔽电极结构的沟槽式功率型金属氧化物半导体场效应晶体管的过程中，在形成位于栅极沟槽下半部的遮蔽电极之后，通常会将已预先形成于栅极沟槽上半部的侧壁上的介电层蚀刻掉，再重新沉积新的栅极介电层。然而，在蚀刻介电层的过程中，较难控制介电层的蚀刻深度，导致后续形成的栅极介电层与位于栅极沟槽下半部侧壁的介电层之间产生孔洞或缝隙。当沟槽式功率型金属氧化物半导体场效应晶体管的栅极在施加电压时，这些孔洞或缝隙有可能导致栅极/源极之间的漏电流，而使沟槽式功率型金属氧化物半导体场效应晶体管的电性表现不佳。

发明内容

本发明提供一种沟槽式功率晶体管，其藉由在沟槽式功率晶体管的制程中，在沟槽的内壁面及外延层的表面形成氧化物层与氮化物层的步骤之后，在没有去除氮化物层的情况下，进行后续的遮蔽电极与栅极电极的制程，以避免在沟槽式栅极结构中产生孔洞或空隙(void)。

本发明其中一实施例提供一种沟槽式功率晶体管，包括基材、外延层、沟槽栅极结构、基体区及源极区。外延层位于基材上，并具有至少一元件沟槽形成于其中。沟槽栅极结构位于元件沟槽中，且沟槽栅极结构包括遮蔽电极、栅极电极及绝缘层。遮蔽电极位于元件沟槽的下半部，而栅极电极位于元件沟槽的上半部，并与遮蔽电极电性绝缘。绝缘层设置于元件沟槽内且具有与元件沟槽的内壁面相符的轮廓，其中栅极电极及遮蔽电极通过绝缘层与外延层彼此隔离，其中绝缘层至少包括第一介电层、第二介电层及第三介电层，其中第三介电层位于元件沟槽的下半部，且部分位于元件沟槽的下半部的第二介电层被夹设于第一介电层与第三介电层之间，其中第二介电层的介电常数大于第一介电层的介电常数。基体区形成于外延层中，并环绕沟槽栅极结构。源极区则形成于基体区上方。

本发明另一实施例提供一种沟槽式功率晶体管，包括基材、外延层、沟槽栅极结构、第一基体区、源极区、第一终端电极结构、第二终端电极结构及至少两个第二基体区。外延层位于基材上，其中外延层被定义出有源区域及整流区域。沟槽栅极结构形成于外延层中，并位于有源区域。第一基体区形成于外延层中，并位于有源区域内且环绕沟槽栅极结构。源极区形成于第一基体区的上方。第一终端电极结构与第二终端电极结构皆形成于外延层中，并位于整流区域内，其中第一终端电极结构与第二终端电极结构相邻并沿着一第一方向并列。至少两个第二基体区位于第一终端电极结构与第二终端电极结构之间的外延层中，且沿着一第二方向排列，其中两相邻的第二基体区彼此间隔一预定距离，以定义出至少一个肖特基接触区。

综上所述，本发明的沟槽式功率晶体管可避免在绝缘层内产生孔洞或空隙。因此，当栅极电极被施加偏压时，可避免栅极电极与漏极之间产生漏电流，从而可改善沟槽式功率晶体管的电性表现。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示本发明一实施例的沟槽式功率晶体管的局部剖面示意图。

图2绘示本发明另一实施例的沟槽式功率晶体管的局部剖面示意图。

图3显示本发明一实施例的沟槽式功率晶体管的制程流程图。

图4A至图4K分别绘示本发明一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。

图5A至图5C分别绘示本发明另一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。

图6绘示本发明另一实施例的沟槽式功率晶体管的局部剖面立体示意图。

具体实施方式

请参照图1。图1绘示本发明一实施例的沟槽式功率晶体管的局部剖面结构示意图。沟槽式功率晶体管1包括基材100、外延层120、沟槽栅极结构160、基体区140以及源极区150。

在图1中，基材100具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率晶体管的漏极(drain)，且可分布于基材100的局部区域或是分布于整个基材100中。在本实施例的第一重掺杂区是分布于整个基材100内，但仅用于举例而非用以限制本发明。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材100为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

若沟槽式功率晶体管为N型，基材100掺杂N型导电性杂质。另一方面，若为P型沟槽式功率晶体管，则基材100掺杂P型导电性杂质。本发明实施例中，是以N型沟槽式功率晶体管为例说明。

外延层(epitaxial layer)120位于基材100上，并具有低浓度的第一型导电性杂质。也就是说，以NMOS晶体管为例，基材100为高浓度的N型掺杂(N+)，而外延层120则为低浓度的N型掺杂(N-)。反之，以PMOS晶体管为例，基材100为高浓度的P型掺杂(P+doping)，而外延层120则为低浓度的P型掺杂(P-doping)。

在本实施例中，沟槽式功率晶体管1更包括一设置于外延层120与基材100之间的缓冲层110。缓冲层110与基材100及外延层120具有相同的导电型，意即缓冲层110中也被掺杂第一型导电性杂质。要特别说明的是，缓冲层110的掺杂浓度是介于基材100的掺杂浓度与外延层120的掺杂浓度之间。藉由将缓冲层110设置于基材100与外延层120之间，可以降低源极/漏极导通电阻(on-state source/drain resistance,Rdson)，从而降低沟槽式功率晶体管1的功率消耗。

另外，藉由在不同区域掺杂不同浓度及不同类型的导电性杂质，外延层120可被区分为漂移区130(drift region)、基体区140(body region)及源极区150(source region)。基体区140与源极区150是形成于沟槽栅极结构160侧边的外延层120中，而漂移区130则位于外延层120中靠近基材100的一侧。也就是说，基体区140与源极区150是形成于外延层120的上半部，漂移区130则形成于外延层120的下半部。

详细而言，基体区140是藉由在外延层120中掺杂第二型导电性杂质而形成，而源极区150则是藉由在基体区140掺杂高浓度的第一型导电性杂质而形成，且源极区150是形成于基体区140的上半部。举例而言，对NMOS晶体管而言，基体区140为P型掺杂(如P型井，P-well)，而源极区150为N型掺杂。此外，基体区140的掺杂浓度小于源极区150的掺杂浓度。

另外，在本实施例中，外延层120被定义出一有源区域AR以及一与有源区域AR相邻的终端区域TR。前述的基体区140形成于有源区域AR与终端区域TR中，而源极区150则只形成于有源区域AR内。外延层120并具有至少一个位于有源区域AR中的元件沟槽120a。

要特别说明的是，本发明实施例的元件沟槽120a具有深沟槽(deep trench)结构。也就是说，元件沟槽120a由外延层120的表面向下延伸至基体区140以下，也就是延伸至漂移区130中，并且元件沟槽120a的底部较靠近基材100。

本发明实施例中，至少一个沟槽栅极结构160设置于对应的元件沟槽120a中，并具有遮蔽电极165、栅极电极167及绝缘层164。

遮蔽电极165位于元件沟槽120a的下半部，栅极电极167则设置于遮蔽电极165上方，并与遮蔽电极165电性绝缘。详细而言，沟槽栅极结构160更包括一极间介电层166，设置于遮蔽电极165与栅极电极167之间，以将栅极电极167与遮蔽电极165隔离。构成栅极电极167及遮蔽电极165的材料可为但不限于是重掺杂的多晶硅。构成极间介电层166的材料可以是氧化物(例如氧化硅)、氮化物(例如氮化物)或其他绝缘材料，本发明中并不限制。

须说明的是，元件沟槽120a为深沟槽结构有助于增加沟槽式功率晶体管1的崩溃电压，然而却会增加栅极/漏极的电容(Cgd)以及源极/漏极导通电阻(Rdson)。据此，在本发明实施例中，于元件沟槽120a底部设置遮蔽电极165可降低栅极/漏极的电容(Cgd)，以减少工作损失。除此之外，遮蔽电极165可电性连接于源极，以使漂移区130达到电荷平衡(charge balance)，而进一步提高崩溃电压。因此，漂移区130的杂质掺杂浓度可相对地提高，以降低在漂移区130中的导通电阻。另外须说明的是，在本发明实施例中，是以基体区140的下缘为基准面，将元件沟槽120a大致区分为上半部及下半部。

绝缘层164顺形地设置于元件沟槽120a的内壁面，且具有与元件沟槽120a的内壁面相符的轮廓。前述的内壁面包括元件沟槽120a的两侧壁面及底面。绝缘层164可用以使栅极电极167以及遮蔽电极165与外延层120电性隔离。

详细而言，绝缘层164包括一第一介电层161、一第二介电层162及一第三介电层163。在本实施例中，由靠近元件沟槽120a的内侧壁至靠近栅极电极167与遮蔽电极165的方向依序为第一介电层161、第二介电层162及第三介电层163，其中第三介电层163是位于元件沟槽下半部，并且部分位于元件沟槽120a下半部的第二介电层被夹设于第一介电层161与第三介电层163之间。

也就是说，第一介电层161与第二介电层162皆由元件沟槽120a的上半部延伸至元件沟槽120a的下半部及底部，但第三介电层163则只形成在元件沟槽120a的下半部与底部。因此，在本实施例中，位于元件沟槽120a上半部的第一介电层161与第二介电层162围绕栅极电极167，而作为栅极介电层。据此，在元件沟槽120a的上半部，第二介电层162是位于栅极电极167与第一介电层161之间。

另外，位于元件沟槽120a下半部的第一介电层161、第二介电层162及第三介电层163则围绕遮蔽电极165而可作为遮蔽介电层。因此，第三介电层163是位于第二介电层162与遮蔽电极165之间。在一实施例中，第三介电层163的顶面所在的水平面是低于基体区140的最下方边缘，以保证可在基体区140内产生反转通道。

另外要说明的是，第一介电层161与第二介电层162由元件沟槽120a上半部延伸至元件沟槽120a下半部的结构，可以避免在元件沟槽120a内形成空隙或孔洞，从而可避免产生栅极/源极漏电流，并可改善因栅极/源极漏电流所造成的电性表现不佳的情况。

另外，在一实施例中，第二介电层162的介电常数(dielectric constant)大于第一介电层161的介电常数。因此，构成第一介电层161与第二介电层162的材料不同，但构成第一介电层161与第三介电层163的材料可以选择相同或是不同的材料。举例而言，构成第一介电层161与第三介电层163的材料可以但不限于是氧化物，例如是氧化硅，而构成第二介电层162的材料为氮化物，例如是氮化硅，或是其他具有高介电常数的材料，例如氧化铪、氧化钇或氧化铝等等。

因此，相较于只使用氧化物层作为栅极介电层而言，在相同厚度下，本实施例的栅极介电层，也就是位于元件沟槽120a上半部的第一介电层161与第二介电层162，可具有更高的电容值，亦称为栅极/通道电容值(gate-to-channel capacitance,Cgs)。要特别说明的是，当栅极电极167被施加偏压，而使基体区140内形成反转通道(inversion channel)时，栅极/通道电容值会与反转通道阻值(Rch)成负相关。据此，当栅极/通道电容值增加时，反转通道阻值会下降。由于反转通道阻值和源极/漏极导通电阻成正相关，因此反转通道阻值下降，可进一步降低沟槽式功率晶体管1的源极/漏极导通电阻。

然而，只要可达到上述效果，第一至第三介电层161～163的材料也可以根据实际应用而选择不同的绝缘材料，本发明不以此为限。

另外，在本实施例中，第一介电层161与第二介电层162的总厚度根据沟槽式功率晶体管总厚度决定沟槽式功率晶体管栅极可承受的电压，通常是介于12V至25V之间。具体而言，第一介电层的厚度介于10至35nm之间，第二介电层的厚度介于20至30nm之间，而第三介电层163的厚度介于50至200nm之间，而第三层厚度可决定崩溃电压。

请继续参照图1，在本实施例中，外延层120更具有一位于终端区域TR内的终端沟槽120b。并且，沟槽式功率晶体管1更包括形成于终端沟槽120b内的终端电极结构170。详细而言，终端电极结构170包括位于终端沟槽120b内的终端电极172以及用以将终端电极172与外延层120彼此隔离的终端介电层171。

进一步而言，终端介电层171是顺形地设置于终端沟槽120b的内壁面，且具有与终端沟槽120b的内壁面相符的轮廓，以电性隔离终端电极172与外延层120。在本实施例中，终端介电层171为一迭层结构。前述的迭层结构由第一终端沟槽120b内侧壁至终端电极172的方向依序为第一氧化物层171a、氮化物层171b及第二氧化物层171c。也就是说，终端介电层171的氮化物层171b夹设于前述第一氧化物层171a及第二氧化物层171c之间。

本发明实施例的沟槽式功率晶体管1更包括一层间介电层180、至少一个源极导电插塞184及一导电层190。

请参照图1，层间介电层180形成于外延层120上，并具有一保护层181以及一平坦层182。

在本实施例中，保护层181直接形成于外延层120表面上，并具有迭层结构。保护层181至少包括一形成于外延层120表面的第一膜层181a与一形成于第一膜层181a上的第二膜层181b。第一膜层181a与第二膜层181b的材料可分别和位于元件沟槽120a中的第一介电层161与第二介电层162相同。也就是说，当第一介电层161为氧化物层，且第二介电层162为氮化物层时，保护层181具有氧化物(第一膜层181a)与氮化物(第二膜层181b)的迭层结构。在这个情况下，第一膜层181a与第一介电层161可在同一沉积制程中形成。相似地，第二膜层181b与第二介电层162也可在同一沉积制程中形成。详细的制程步骤将于后文中描述，在此并不赘述。

在其他实施例中，构成第一膜层181a与第二膜层181b的材料也可以和第一介电层161与第二介电层162不同，本发明并不限制。平坦层182形成于保护层181上，用以作为后续沉积导电层190的并构成平坦层182的材料可以是硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。

另外，层间介电层180并具有至少一源极接触窗183。在本实施例中，源极接触窗183由层间介电层180的上表面延伸至部份外延层120中，并形成于源极区150的一侧。并且，外延层120更包括一接触掺杂区121，且接触掺杂区121是位于源极接触窗183的底部正下方。在一实施例中，是通过源极接触窗183，在外延层120中布植二氟化硼(BF2)，以形成接触掺杂区121。

然而，源极接触窗183的位置可依据元件的设计而改变，并不限于本发明的实施例。在其他实施例中，源极接触窗183也可以直接对应于源极区150的位置，而形成于源极区150正上方。

源极导电插塞184形成于源极接触窗183内，以电性连接于源极区150。具体而言，源极导电插塞184形成于源极接触窗183内，并直接接触位于外延层120中的源极区150以及接触掺杂区121，藉此在源极导电插塞184与源极区150之间形成奥姆接触(ohmiccontact)。构成源极导电插塞184的材料可以是金属，例如，但不限于是，钨、铜、镍或铝。

导电层190覆盖于平坦层182上，并通过穿设于层间介电层180的源极导电插塞184电性连接于源极区150。也就是说，导电层190可作为沟槽式功率晶体管1的源极电极，并用以电性连接至一外部控制线路。导电层190的材质可为钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)或铝硅铜合金(Al-Si-Cu)等，但本发明并不限制于此。

请参照图2，显示本发明另一实施例的沟槽式功率晶体管的局部剖面示意图。本实施例的沟槽式功率晶体管1’和图1的沟槽式功率晶体管1相同的元件具有相同的标号，且本实施例和前一实施例相同的部分不再赘述。

图2所示的实施例和前一实施例不同的地方在于，在本实施例的沟槽式功率晶体管1’中，沟槽栅极结构的绝缘层164’更包括一第四介电层168。第四介电层168形成于元件沟槽120a的上半部，并夹设于栅极电极167的侧面与第二介电层162之间。

位于元件沟槽120a上半部的第一介电层161、第二介电层162以及第四介电层168作为沟槽栅极结构的栅极介电层。在一实施例中，构成第四介电层168的材料可以和第一介电层161相同，例如皆为氧化硅。并且，在本实施例中，第一介电层161，第二介电层162与第四介电层168的总厚度决定沟槽式功率晶体管栅极可承受的电压，通常是介于12V至25V之间。具体而言，相较于前一实施例，第一介电层161的厚度可较薄，大约10nm，第二介电层162的厚度不变，介于20nm至30nm之间，第三介电层163的厚度介于50至200nm之间，而第四介电层168的厚度介于10nm至25nm之间。

另外，本实施例的极间介电层166’包括一第一绝缘层166a与一第二绝缘层166b，其中第一绝缘层166a与第二绝缘层166b依序堆栈于遮蔽电极165上。也就是说，本实施例的极间介电层166’为迭层结构。在一实施例中，第二绝缘层166b可以和第四介电层168的材料相同，并在同一制程中形成，但本发明不以此为限。

接着，本发明实施例并提供沟槽式功率晶体管的制程。请参照图3，显示本发明一实施例的沟槽式功率晶体管的制程流程图。另外，请参照图4A至图4K，绘示本发明一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。

在步骤S300中，提供一基材。接着，在步骤S301中，形成外延层(epitaxial layer)于基材上。请配合参照请配合参照图4A。图4A中绘示基材100，并且于基材100上已形成一外延层(epitaxial layer)120，其中基材100例如为硅基板(silicon substrate)，其具有高掺杂浓度的第一重掺杂区以作为沟槽式功率晶体管的漏极(drain)，外延层120则为低掺杂浓度。

在本实施例中，在形成外延层120于基材100上的步骤之前，更包括形成一缓冲层110于基材100上。如图4A所示，缓冲层110是位于基材100与外延层120之间。另外，缓冲层110并具有和基材100与外延层120相同的导电型，但缓冲层110的掺杂浓度是介于基材100的掺杂浓度与外延层120的掺杂浓度之间。另外，在本实施例中，外延层120被定义出一有源区域AR及一终端区域TR。

请再参照图3，接着，在步骤S302中，形成至少一元件沟槽于外延层中。本实施例所提供的沟槽式功率晶体管的制程可更包括，在形成元件沟槽时，一并在外延层中形成终端沟槽。

详细而言，请配合参照图4B，元件沟槽120a是形成于有源区域AR中，而终端沟槽120b是形成于终端区域TR中。并且，在一实施例中，先利用光罩(未图标)先定义出元件沟槽120a与终端沟槽120b的位置后，再以干蚀刻或湿蚀刻的方式在外延层120内制作出元件沟槽120a及终端沟槽120b。

接着，请再参照图3。在步骤S303中，形成沟槽栅极结构于元件沟槽中，其中沟槽栅极结构包括遮蔽电极、栅极电极及绝缘层，其中绝缘层顺形地设置于元件沟槽的内壁面，并使栅极电极及遮蔽电与外延层彼此隔离。绝缘层至少包括第一介电层、第二介电层及第三介电层，其中第三介电层位于元件沟槽下半部，且部分位于元件沟槽下半部的第二介电层被夹设于第一介电层与第三介电层之间。

另外，本实施例的沟槽式功率晶体管的方法更包括：形成终端电极结构于终端沟槽内。并且，形成终端电极结构与形成沟槽栅极结构的步骤可同步进行。终端电极结构包括终端电极与终端介电层，其中终端介电层顺形地设置于第一终端沟槽的内壁面，以隔离终端电极与外延层，其中终端介电层至少包括两层氧化物层及一夹设于这些氧化物层之间的氮化物层。

详细而言，请参照图4C至图4H，显示形成沟槽栅极电极与终端电极结构的详细流程。请先参照图4C。在图4C中，依序毯覆式地形成第一介电材料210、第二介电材料220及第三介电材料230于元件沟槽120a及终端沟槽120b的内壁面(包括两侧壁面及底面)，以及外延层120的表面。第一介电材料210可为氧化物层或氮化物层。举例而言，第一介电材料210为氧化硅(SiOx)，并利用热氧化制程来形成。在其他实施例中，也可以利用物理气相沉积或化学气相沉积制程来形成第一介电材料210。

在一实施例中，第二介电材料220的介电常数是高于第一介电材料210的介电常数。举例而言，当第一介电材料210为氧化硅时，第二介电材料可以是氮化物，例如氮化硅，并以物理气相沉积或化学气相沉积方式顺形地覆盖于第一介电材料210上。

第三介电材料230可以任意选择氧化物或氮化物其中一种，例如是氧化硅(SiO4)，并没有特别的限制。并且，可以根据所选择的材料以及实际需求来选择沉积第三介电材料230的制程，例如是物理气相沉积或化学气相沉积制程。

在一实施例中，第一介电材料210的厚度介于20至30nm、第二介电材料220的厚度介于20至30nm，而第三介电材料230的厚度是介于60至120nm。

在完成第一至第三介电材料210～230的沉积之后，先毯覆式地形成第一多晶硅结构于第三介电层163上，并填入元件沟槽120a与终端沟槽120b中。第一多晶硅结构可以是含导电性杂质的多晶硅结构(doped poly-Si)。接着，回蚀(etch back)去除第三介电层163表面上所覆盖的第一多晶硅结构，而分别留下位于元件沟槽120a的第一多晶硅结构240a与终端沟槽120b内的第一多晶硅结构240b。

接着，请参照图4D，形成一光阻层3于第三介电材料230上，其中光阻层3具有一开口3a，以暴露出位于有源区域AR内的元件沟槽120a。也就是说，光阻层3覆盖位于终端区域TR的终端沟槽120b及第三介电材料230的部分表面。接着，蚀刻位于元件沟槽120a上半部的第一多晶硅结构240a，而只留下位于元件沟槽120a下半部的第一多晶硅结构240a’。在完成前述蚀刻制程之后，去除光阻层3。

接着，请参照图4E，形成一氧化层250覆盖第三介电材料230表面，并填入元件沟槽120a与终端沟槽120b中。要说明的是，在形成氧化层250的制程中，位于元件沟槽120a下半部的第一多晶硅结构240a’的顶部，以及位于终端沟槽120b内的第一多晶硅结构240b的顶部皆会被微地氧化。在完成前述步骤后，在元件沟槽120a的下半部中，已形成遮蔽电极165’。

接着，请参照图4F，去除位于外延层120表面的氧化层250、以及位于元件沟槽120a上半部的氧化层250，而只留下部分位于遮蔽电极165’顶部的氧化层250’，其中氧化层250’可等效为如图1中所示的极间介电层166。

另外，在去除氧化层250的步骤中，也会一并去除位于外延层120表面以及位于元件沟槽120a与终端沟槽120b中的部分第三介电材料230。详细而言，在元件沟槽120a中，位于元件沟槽120a上半部的内壁面的第三介电材料230会被移除，而只留下位于元件沟槽120a下半部的内壁面的第三介电材料230’，从而形成如图1与图2中所示的第三介电层163。

请参照图4G。接着，毯覆式地形成第二多晶硅结构260覆盖于外延层120表面上，并填入元件沟槽120a与终端沟槽120b中。详细而言，第二多晶硅结构260是覆盖于第二介电材料220的表面，并填入元件沟槽120a的上半部以及终端沟槽120b的剩余空间中。形成第二多晶硅结构260的方式可以和形成第一多晶硅结构的方式相同，在此不再赘述。

请参照图4H，回蚀去除外延层120上方的第二多晶硅结构260，以在元件沟槽120a内形成栅极电极167”，以及在终端沟槽120b内形成终端电极172’。据此，形成于元件沟槽120a内壁面的第一介电材料210与第二介电材料220可以分别被视为图1中的第一介电层161与第二介电层162。

要特别说明的是，在形成沟槽栅极结构与终端电极结构的制程步骤中，都没有将一开始形成于元件沟槽120a与终端沟槽120b内的第一介电材料210与第二介电材料220去除。因此，不会如同习知技术一般，在元件沟槽120a中留下空隙或孔洞，而可避免栅极/源极漏电流产生。

请再参照图3。进行步骤S304及步骤S305。在步骤S304中，对外延层进行一基体掺杂制程，以形成一基体区。在步骤S305中，进行一源极掺杂制程以形成一源极区，其中源极区位于基体区上方。

请参照图4I，对外延层120进行一基体掺杂制程后，在外延层120远离基材100的一侧形成第一掺杂区。在形成第一掺杂区之后，对第一掺杂区进行一源极掺杂制程以形成源极区150与基体区140。要说明的是，源极掺杂制程可包括在对第一掺杂区进行离子布植之后，再进行一热扩散制程，以形成源极区150。另外，由图4I可看出，本实施例中的基体区140的最低边缘高于第三介电材料230’的顶面所在的水平位置。

本发明实施例所提供的沟槽式功率晶体管的制程可进一步包括形成线路重布层于外延层上，以使源极区150、栅极电极167与遮蔽电极165可电性连接至外部的控制电路。以下将以形成图1所示的源极接触插塞为例，并配合图4J至图4K，说明线路重布层的具体步骤。

请参照图4J，形成一平坦层270全面地覆盖第二介电材料220表面、沟槽栅极结构160’以及终端电极结构170’。构成平坦层270的材料可以选择硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。

随后，对应于源极区150的位置，形成至少一个源极接触窗270a(图4J中绘示2个为例)。在本实施例中。形成源极接触窗270a的技术手段可采用习知的涂布光阻、微影、蚀刻等步骤来实现。

接着，请参照图4K。形成源极导电插塞280于对应的源极接触窗270a内。须说明的是，源极导电插塞280贯穿平坦层270、第一介电材料210与第二介电材料220之后，延伸至外延层120内，并位于源极区150的其中一侧，以和源极区150电性连接。

须说明的是，在形成源极导电插塞280于对应的源极接触窗270a之前，可先通过源极接触窗270a对外延层120进行一掺杂制程，以在源极接触窗270a下方的外延层120中形成一接触掺杂区121。在一实施例中，接触掺杂区121所掺杂的杂质为二氟化硼(BF2)。

另外，在形成源极导电插塞280于对应的源极接触窗270a之后，可更包括形成一导电层290覆盖于平坦层270上，并电性连接于源极导电插塞280。导电层290的材质可为钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)或铝硅铜合金(Al-Si-Cu)等，但本发明并不限制于此。据此，导电层290可通过源极导电插塞280电性连接于源极区150与接触掺杂区121。经由上述实施例的说明，本技术领域具有通常知识者应当可以轻易推知其他实施结构细节，在此不加赘述。

需再进一步说明的是，位于外延层120表面的部分第一介电材料210与第二介电材料220的功效等效于如图1所示的保护层181，而平坦层270则等效于图1所示的平坦层182。另外，依序位于元件沟槽120a内壁面上第一介电材料210、第二介电材料220及第三介电材料230可等效于图1所示的沟槽栅极结构160的绝缘层164。

本发明中并提供另一实施例的沟槽式功率晶体管的制程。请参照图5A至图5B，分别绘示另一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。

要特别说明的是，图5A的制程步骤是在完成前一实施例中图4A至4F所示的制程步骤之后执行。也就是说，在去除位于外延层120表面的氧化层250、以及位于元件沟槽120a上半部的氧化层250，而只留下部分位于遮蔽电极165顶部的氧化层250’之后，形成一第四介电材料300顺形地覆盖于第二介电材料220的表面，并形成于元件沟槽120a与终端沟槽120b中。形成第四介电材料300的制程可以选择已知的沉积制程，而第四介电材料300可以是氧化物或是氮化物。

接着，再毯覆式地形成一第二多晶硅结构260’于第四介电材料300上。形成第二多晶硅结构260’的制程可以参考先前对应于图4G所述的制程，在此不再赘述。

随后，请参照图5B，回蚀去除外延层120上方以及覆盖在终端沟槽120b上的第二多晶硅结构260，而留下在元件沟槽120a内的第二多晶硅结构，以形成栅极电极167a。据此，在元件沟槽120a的内壁面上所形成的第一至第四介电材料210、220、230’、300，可以等效于图2中所示的绝缘层164’。另外，在元件沟槽120a内，位于第一多晶硅结构165’与第二多晶硅结构260’之间的氧化层250’以及第四介电层300a可以分别为图2中所示的第一膜层181a与第二膜层181b。

请参照图5C。随后在外延层120中分别形成基体区140及源极区150，并在外延层120上，即第四介电层300上，形成线路重分配层。形成线路重分配层的详细制程步骤和图4J至图4K所示的步骤相似，包括：形成一平坦层270全面地覆盖第二介电材料220表面、沟槽栅极结构以及终端电极结构；通过源极接触窗270a对外延层120进行一掺杂制程，以在源极接触窗270a下方的外延层120中形成一接触掺杂区121；形成源极导电插塞280于对应的源极接触窗280内；以及形成一导电层290覆盖于平坦层270上，并电性连接于源极导电插塞280。藉由上述制程，可形成如图2所示的沟槽式功率晶体管。

请参照图6。图6绘示本发明另一实施例的沟槽式功率晶体管的局部剖面立体示意图。

本实施例的沟槽式功率晶体管3可应用于电压转换电路中，作为低侧(low side)的功率晶体管。详细而言，本实施例的沟槽式功率晶体管3包括基材310、外延层330、沟槽栅极结构360、终端电极结构370、第一至第三终端电极结构380a～380c、多个第一基体区340a、多个第二基体区340b以及源极区350。另外，和图1与图2的实施例相似，基材310与外延层330之间更具有一缓冲层320。要先说明的是，本实施例中和图1与图2的实施例相同的元件，不再特别叙述。

在本实施例中，外延层330被定义出一有源区域AR、一终端区域TR以及一整流区域SR。外延层330并具有至少一位于有源区域AR中的元件沟槽360h、位于终端区域TR的终端沟槽370h，以及位于整流区域SR中的第一终端沟槽381、第二终端沟槽382与第三终端沟槽383。

元件沟槽360h、终端沟槽370h、第一终端沟槽381、第二终端沟槽382与第三终端沟槽383是沿着一第一方向D1并列形成于外延层330中。在本实施例中，元件沟槽360h与第一终端沟槽381相邻，并具有一第一间距P1。另外，在整流区域SR中，第一至第三终端沟槽381～383彼此之间相隔一第二间距P2，其中第二间距P2略小于第一间距P1，且第一间距P1与第二间距P2之间的差值介于0.1μm至0.3μm之间。

在本实施例中，沟槽栅极结构360的结构可以和图1或图2所示的沟槽栅极结构160相同，并位元件沟槽(未标号)中，其中元件沟槽是位于有源区域AR内。另外，第一基体区340a与源极区350是位于有源区域AR中，并形成于沟槽栅极结构360两侧的外延层330中。

终端电极结构370可以和图1或图2所示的终端电极结构170相同，并位于终端沟槽(未标号)中，其中终端沟槽是位于终端区域TR中。相似地，第一至第三终端电极结构380a～380c可以和图1或图2所示的终端电极结构170具有相同的结构。第一至第三终端电极结构380a～380c分别位于第一终端沟槽381、第二终端沟槽382与第三终端沟槽383中。

要特别说明的是，多个第二基体区340b形成于两相邻的第一及第二终端电极结构380a、380b之间，或是两相邻的第二及第三终端电极结构380b、380c之间的外延层330中。

进一步而言，位于两相邻的第一及第二终端电极结构380a、380b之间的多个第二基体区340b是沿着一第二方向D2排列，其中任两个相邻的第二基体区340b彼此间隔一预定距离，从而定义出至少一个肖特基接触区330s。换言之，沿着第二方向D2排列的两个相邻的第二基体区340b之间的间距，即为肖特基接触区330s在第二方向D2的长度L。在一实施例中，肖特基接触区330s在第二方向D2的长度L是介于0.6μm至1.2μm之间。在本发明实施例中，沟槽式功率晶体管3可更包括一形成于外延层上的层间介电层(图未示)以及一穿设于层间介电层的至少一导电插塞(图未示)。

详细而言，层间介电层可具有至少一个对应于肖特基接触区330s的接触窗(图未示)，而导电插塞则通过接触窗接触位于肖特基接触区的外延层，以形成一肖特基二极管。

由于使肖特基二极管导通的正向压降低于本体二极管的正向压降，因此，将肖特基二极管建构于沟槽式功率晶体管3中，可以降低切换损失。另外，肖特基二极管的反向恢复特性较佳，当沟槽式功率晶体管3应用在更高频的电路时，可更有效地减少切换损失。

综上所述，本发明实施例所提供的沟槽式功率晶体管及其制程中，在元件沟槽的内壁面及外延层的表面形成氧化物层与氮化物层的步骤之后，并没有再将接触于外延层的氧化层以及覆盖于前述氧化层的氮化层去除。并且，在没有去除氮化物层的情况下，直接进行后续的遮蔽电极与栅极电极的制程，可避免在沟槽式栅极结构中产生孔洞或空隙(void)的沟槽栅极结构可避免在绝缘层内产生孔洞或空隙。因此，当栅极电极被施加偏压时，可避免栅极电极与漏极之间产生漏电流，从而可改善沟槽式功率晶体管的电性表现。

虽然本发明的实施例已公开如上，然本发明并不受限于上述实施例，任何所属技术领域普通技术人员，在不脱离本发明所公开的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以所附权利要求所界定者为准。

【符号说明】

沟槽式功率晶体管 1、1’、3

基材 100、310

缓冲层 110、320

外延层 120、330

漂移区 130

基体区 140

第一基体区 340a

第二基体区 340b

源极区 150、350

沟槽栅极结构 160、160’、360

肖特基接触区 330s

有源区域 AR

终端区域 TR

整流区域 SR

元件沟槽 120a、360h

终端沟槽 120b、370h

第一终端沟槽 381

第二终端沟槽 382

第三终端沟槽 383

遮蔽电极 165、165’

栅极电极 167、167’、167”、167a

绝缘层 164、164’

极间介电层 166、166’

第一绝缘层 166a

第二绝缘层 166b

第一介电层 161

第二介电层 162

第三介电层 163

终端电极结构 170、170’、370

第一终端电极结构 380a

第二终端电极结构 380b

第三终端电极结构 380c

终端电极 172、172’

终端介电层 171

第一氧化物层 171a

氮化物层 171b

第二氧化物层 171c

层间介电层 180

源极导电插塞 184、280

源极接触窗 183、270a

导电层 190、290

保护层 181

第一膜层 181a

第二膜层 181b

平坦层 182、270

接触掺杂区 121

第四介电层 168

第一介电材料 210

第二介电材料 220

第三介电材料 230、230’

第一多晶硅结构 240a、240b、240a’、240b’

光阻层 3

开口 3a

氧化层 250、250’

第二多晶硅结构 260、260’

第四介电材料 300、300a

第一方向 D1

第二方向 D2

第一间距 P1

第二间距 P2

长度 L

流程步骤 S300～S305。

Claims (9)

1.一种沟槽式功率晶体管，其特征在于，该沟槽式功率晶体管包括：

一基材；

一外延层，位于该基材上，其中，该外延层具有至少一元件沟槽形成于其中；

一沟槽栅极结构，位于该元件沟槽中，其中，该沟槽栅极结构包括：

一遮蔽电极，位于该元件沟槽的下半部；

一栅极电极，位于该元件沟槽的上半部，并与该遮蔽电极电性绝缘；

一绝缘层，设置于该元件沟槽内且具有与该元件沟槽的内壁面相符的轮廓，其中，该栅极电极及该遮蔽电极通过该绝缘层与该外延层彼此隔离，其中，该绝缘层至少包括一第一介电层、一第二介电层及一第三介电层，其中，该第三介电层位于该元件沟槽的下半部，且部分位于该元件沟槽的下半部的该第二介电层被夹设于该第一介电层与该第三介电层之间，其中，该第二介电层的介电常数大于该第一介电层的介电常数；以及

一极间介电层，位于该栅极电极与该遮蔽电极之间；

一基体区，形成于该外延层中，并环绕该沟槽栅极结构；以及

一源极区，形成于该基体区的上方，

其中，该极间介电层的宽度与该遮蔽电极的宽度相同，且该第一介电层与该第二介电层由该元件沟槽上半部延伸到该元件沟槽下半部。

2.根据权利要求1所述的沟槽式功率晶体管，其中，该外延层更包括至少一形成于该外延层中的终端沟槽，且该沟槽式功率晶体管更包括至少一形成于该终端沟槽中的终端电极结构，其中，该终端电极结构包括：

一终端电极，位于该终端沟槽中；以及

一终端介电层，设置于该终端沟槽的内壁面，且具有与该终端沟槽的内壁面相符的轮廓以隔离该终端电极与该外延层，其中，该终端介电层至少包括两层氧化物层及一夹设于该些氧化物层之间的氮化物层。

3.根据权利要求1所述的沟槽式功率晶体管，其中，该第一介电层的厚度介于10nm至35nm之间，该第二介电层的厚度介于20nm至30nm之间，该第三介电层的厚度介于50nm至200nm之间。

4.根据权利要求1所述的沟槽式功率晶体管，其中，该绝缘层更包括一第四介电层，形成于该元件沟槽的上半部，且该第四介电层夹设于该第二介电层与该栅极电极之间。

5.根据权利要求4所述的沟槽式功率晶体管，其中，该第一介电层的厚度为10nm，该第二介电层的厚度介于20nm至30nm之间，该第三介电层的厚度介于50nm至200nm之间，该第四介电层的厚度介于10nm至25nm之间。

6.根据权利要求1所述的沟槽式功率晶体管，更包括：

一层间介电层，形成于该外延层上，其中，该层间介电层具有至少一个源极接触窗；以及

至少一源极导电插塞，形成于该源极接触窗内，以电性连接于该源极区。

7.根据权利要求6所述的沟槽式功率晶体管，其中，该层间介电层包括一直接形成于该外延层表面的一保护层，其中，该保护层为氧化物与氮化物迭层结构。

8.一种沟槽式功率晶体管，其特征在于，该沟槽式功率晶体管包括：

一基材；

一外延层，位于该基材上，其中，该外延层被定义出一有源区域及一整流区域，且该外延层中具有至少一位于该有源区域内的元件沟槽，以及位于该整流区域内的一第一终端沟槽及一第二终端沟槽；

一沟槽栅极结构，形成于该元件沟槽中，其中，该沟槽栅极结构包括：

一遮蔽电极，位于该元件沟槽的下半部；

一栅极电极，位于该元件沟槽的上半部，并与该遮蔽电极电性绝缘；以及

一绝缘层，设置于该元件沟槽内，其中，该栅极电极及该遮蔽电极通过该绝缘层与该外延层彼此隔离，该绝缘层至少包括一第一介电层、一第二介电层及一第三介电层，该第一介电层与该第二介电层由该元件沟槽的上半部延伸到该元件沟槽的下半部，且该第三介电层位于该元件沟槽的下半部；

一第一基体区，形成于该外延层中，并位于该有源区域内且环绕该沟槽栅极结构；

一源极区，形成于该第一基体区的上方；

一第一终端电极结构，形成于该第一终端沟槽中；

一第二终端电极结构，形成于该第二终端沟槽中，其中，该沟槽栅极结构、该第一终端电极结构与该第二终端电极结构相邻并沿着一第一方向并列；以及

至少两个第二基体区，位于该第一终端电极结构与该第二终端电极结构之间的外延层中，且沿着一第二方向排列，其中，两相邻的该些第二基体区彼此间隔一预定距离，以定义出至少一个肖特基接触区。

9.根据权利要求8所述的沟槽式功率晶体管，其中，该元件沟槽与该第一终端沟槽相邻，并相隔一第一间距，该第一终端沟槽与该第二终端沟槽相邻并具有一第二间距，其中，该第二间距小于该第一间距，且该第一间距与该第二间距之间的差值介于0.1μm至0.3μm之间。

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