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TW202338939A - 形成半導體元件的方法 - Google Patents

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TW202338939A
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温凱強
黃士芬
符識鈞
施啟元
袁鋒
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括：形成突出基底的半導體鰭；在鰭中植入n型摻質，以形成n型通道區；在鰭中植入p型摻質，以在n型通道區附近形成p型通道區；在n型通道區上形成第一閘極結構，以及在p型通道區上形成第二閘極結構；在與第一閘極結構的第一側相鄰的鰭中形成第一磊晶區；在與第一閘極結構的第二側相鄰以及與第二閘極結構的第一側相鄰的鰭中形成第二磊晶區；以及在與第二閘極結構的第二側相鄰的鰭中形成第三磊晶區。

Description

形成半導體元件的方法
本揭露實施例是有關於半導體元件及其形成方法。
半導體元件用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體元件通常通過在半導體基底上依次沉積絕緣或介電層、導電層和半導體層來製造，並且使用微影圖案化各種材料層以在其上形成電路構件和組件。
半導體行業通過不斷減少最小特徵尺寸來持續提高各種電子構件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，以允許更多的構件集成到給定區域中。
在本揭露的一些實施例中，一種方法包括形成突出基底的半導體鰭；在所述半導體鰭中形成第一電阻器，包括：植入所述半導體鰭，以在所述半導體鰭中形成第一導電通道；在所述半導體鰭中形成第一磊晶區和第二磊晶區，其中所述第一導電通道在所述第一磊晶區和所述第二磊晶區之間，其中所述第一磊晶區和所述第二磊晶區具有與所述第一導電通道相同的摻雜型；以及在所述導電通道上方形成第一閘堆疊；以及在所述半導體鰭中形成電晶體，包括：在所述半導體鰭中形成第三個磊晶區；以及在所述半導體鰭之上形成第二閘堆疊，其中所述第二閘堆疊在所述第二磊晶區和所述第三磊晶區之間。
在本揭露的一些實施例中，一種方法包括：形成突出基底的鰭；在所述鰭中植入n型摻質，以形成n型通道區；在所述鰭中植入p型摻質，以形成所述n型通道區相鄰的p型通道區；在所述n型通道區上形成第一閘極結構，並在所述p型通道區上形成第二閘極結構；在與所述第一閘極結構的第一側相鄰的所述鰭中形成第一磊晶區；在與所述第一閘極結構的第二側相鄰且與所述第二閘極結構的第一側相鄰的所述鰭中形成第二磊晶區；以及在與所述第二閘極結構的第二側相鄰的所述鰭中形成第三磊晶區。
在本揭露的一些實施例中，一種半導體元件包括：鰭，在半導體基底上方；磊晶源極區和磊晶汲極區，在所述鰭中；閘極結構，在所述磊晶源極區和所述磊晶汲極區之間的所述鰭上方延伸，所述閘極結構包括在閘極介電材料上方的閘極材料；所述鰭的摻雜區相鄰所述磊晶源極區相對所述閘極結構，其中所述磊晶源極區延伸到所述摻雜區中；控制結構，在所述摻雜區上延伸，所述閘極結構包括在所述閘極介電材料上方的所述閘極材料；以及磊晶電阻器區，在所述鰭中，其中所述磊晶電阻器區延伸到所述摻雜區中。
以下揭露提供了許多不同的實施例或示例，用於實施本發明的不同特徵。下面描述構件和佈置的具體示例以簡化本揭露。當然，這些僅僅是示例並且不旨在進行限制。例如，在下面的描述中，在第二特徵上或之上的第一特徵的形成可以包括第一和第二特徵形成為直接接觸的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵的實施例。和第二個特徵，使得第一特徵和第二個特徵不是直接接觸。此外，本揭露可以在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚的目的，其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，此處可以使用諸如“下方”、“下方”、“下方”、“上方”、“上方”等空間相關術語來描述一個組件或特徵與另一個組件的關係或特徵，如圖所示。空間相關術語旨在涵蓋使用中的元件中的不同定向或除了圖中描繪的定向之外的操作。該元件可以以其他方式定向（旋轉90°程度或其他定向）並且本文使用的空間相對描述符同樣可以相應地解釋。
根據一些實施例，提供包括電連接到相鄰電阻器的電晶體的電晶體元件及其形成方法。電阻器使用與電晶體相同的製程步驟形成，可以減小元件尺寸並製造成本。例如，電阻器可以形成在與相鄰鰭型FET相同的鰭中。電阻器可以包括被動電阻器或可變電阻器，其具有可通過施加電壓控制的電阻。一些實施例包括以源極退化配置耦合的電晶體元件包括電晶體和電阻器。使用此處描述的電阻器做為耦合到電晶體的源極退化電阻器可以減少電晶體的雜訊的影響（例如，閃爍噪聲）。
圖1是根據一些實施例以3D視圖顯示鰭型FET的示例。鰭型FET包括基底50上的鰭52（例如，半導體基底）。隔離區56設置在基底50中，鰭52突出於鄰近的隔離區56之上並介於鄰近的隔離區56之間。儘管隔離區56被描述/圖示為與基底50分開，如本文所用，用語“基底”可用於僅指導體基底或包括半隔離區的半導體基底。此外，雖然鰭52被示為單個連續的材料，如基底50，鰭52和/或基底50可以包括單個材料或多個材料。在此上下文中，鰭52是指在鄰近的隔離區56之間延伸的部分。
閘介電層92沿著鰭52的側壁以及頂面上方，閘極94在閘介電層92上方。源極/汲極區82相對於閘介電層92和閘極94設置在鰭52的相對側。圖1進一步說明在後面的圖中所使用的參考橫截面。橫截面A-A是沿著閘極94的縱向的軸並且在一個方向上，例如，垂直於電流在源極/汲極區82和鰭型FET之間流動的方向。橫截面B-B垂直於橫截面A-A並且沿著鰭52的縱向的軸並且在例如鰭型FET的源極/汲極區82之間的電流流動的方向上。橫截面D-D平行於橫截面AA並延伸通過鰭型FET的源極/汲極區82。為清楚起見，隨後的圖參照這些參考橫截面。
本文討論的一些實施例是在使用後閘極製程形成的鰭型FET的上下文中討論的。在其他實施例中，可以使用先閘極製程。此外，一些實施例考慮在平面元件中使用方面，例如平面FET、奈米結構（例如，奈米片、奈米線、環繞式閘極等）場效電晶體（NSFET）等。
圖2到17C是根據一些實施例製造鰭型FET的中間階段中的剖視圖。圖2至5沿圖1中所示的參考橫截面A-A進行說明，除了多個鰭/鰭型FET之外。圖6A、8A、9A、10A、11A、12A、13A、14A、15A和17A沿圖1所示的參考橫截面AA示出。圖6B、8B、9B、10B、11B、12B、13B、14B、圖14D、15B和17B示出沿圖1中所示的參考橫截面B-B，除多個鰭/鰭型FET之外。圖8C、10C、14C、15C和17C是平面圖。圖10D和10E沿圖1中所示的參考橫截面D-D示出，除了多個鰭/鰭型FET之外。
在圖2中，提供基底50。基底50可以是半導體基底，例如塊材半導體、絕緣層覆半導體（SOI）基底等，其可以是摻雜的（例如，具有p型或n型摻質）或未摻雜的。基底50可以是晶圓，例如矽晶圓。通常，SOI基底是形成在絕緣體層上的半導體材料的層。絕緣體層例如可以是埋入式氧化物（BOX）層、氧化矽層等。絕緣體層設置在基底，通常是矽或玻璃基底上。也可以使用其他基底，例如多層或梯度基底。在一些實施例中，基底50中的半導體材料可能包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、砷化鎵磷化物、砷化鋁銦、鋁砷化鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦；或其組合。
基底50有n型區50N和p型區50P。n型區50N可用於形成n型元件，例如NMOS電晶體，例如n型鰭型FET。p型區50P可用於形成p型元件，例如PMOS電晶體，例如p型鰭型FET。n型區50N可以與p型區50P物理分離（如分頻器51所示），並且可以在n型區50N和p型區50P之間設置任意數量的元件特徵（例如，其他主動元件、摻雜區、隔離結構等）。
在圖3中，鰭52在基底50中形成。鰭52是半導體條帶。在一些實施例中，鰭52可能在基底50中由基底50中的蝕刻溝渠形成。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（RIE）、中性光束蝕刻（NBE）等，或其組合。蝕刻可能是非等向性。
鰭可以通過任何合適的方法圖案化。例如，可以使用一個或多個微影製程對鰭52進行圖案化，包括雙圖案化或多重圖案化製程。通常，雙圖案化或多重圖案化製程結合微影和自對準的製程，其可創建出的圖案具有例如是比使用單個直接微影製程更小的間距。例如，在一實施例中，將犧牲層形成在基底之上並使用微影製程進行圖案化。使用自對準的製程在圖案化犧牲層旁邊形成間隙壁。然後移除犧牲層，剩餘的間隙壁可用於圖案化鰭。在一些實施例中，罩幕（或其他層）可保留在鰭52上。
在圖4中，將絕緣材料54形成在基底50上方和鄰近的鰭52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等，或其組合，並且可以由高密度電漿化學氣相沉積（HDP-CVD）、可流動CVD（FCVD）（例如，基於CVD的材料沉積）形成。遠端電漿系統和後固化以使其轉化為另一個材料，例如氧化物等，或其組合。可以使用由任何可接受的製程形成的其他絕緣材料。在圖示的實施例中，絕緣材料54是由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行回火製程。在實施例中，絕緣材料54的形成使得多餘的絕緣材料54覆蓋鰭52。雖然絕緣材料54被示為單層，但一些實施例可能會使用多個層。例如，在一些實施例中，可以先沿著基底50和鰭52的表面形成襯層（未示出）。此後，可以在襯層上形成例如上面討論的那些填充材料。
在圖5中，對絕緣材料54進行移除製程以移除鰭52上方的多餘絕緣材料54。在一些實施例中，可以使用諸如化學機械研磨（CMP）、回蝕製程、其組合等的平坦化製程。平坦化製程曝露出鰭52，使得鰭52和絕緣材料54的頂面在平坦化製程完成後是齊平的。在鰭52上保留罩幕的實施例中，平坦化製程可以曝露出罩幕或移除罩幕，使得罩幕或鰭52的頂面分別與絕緣材料54在平坦化製程完成後保持齊平。
在圖6A中，使絕緣材料54凹陷以形成淺溝渠隔離（STI）區56。絕緣材料54是凹陷的，使得n型區50N和p型區50P中的鰭52的上部在鄰近的STI和區56之間突出。此外，STI區56的頂面可以具有如圖所示的平坦表面、凸面、凹面（例如凹陷）或其組合。STI區56的頂面可以通過適當的蝕刻形成為平坦、凸的和/或凹的。STI區56可以使用可接受的蝕刻製程使其凹陷，例如對絕緣材料54的材料有選擇性的蝕刻製程（例如，以比蝕刻鰭52的材料更快的速率蝕刻絕緣材料54的材料）。例如，氧化物的移除可以使用例如稀氫氟酸（dHF）。
關於圖2至6A描述的製程只是可以如何形成鰭52的示例。在一些實施例中，鰭可以由磊晶成長製程形成。例如，可以在基底50的頂面上形成介電層，並且溝渠可以蝕刻穿過介電層到下方的基底50裸露出來。同質磊晶結構可以在溝渠中磊晶成長，介電層可以凹陷，使得同質磊晶結構從介電層突出形成鰭。此外，在一些實施例中，異質磊晶結構可用於鰭52。例如，圖5中的鰭52可以是凹陷的，與鰭52不同的材料可以磊晶成長在凹陷鰭52上。在此實施例中，鰭52包括凹陷材料以及設置在凹陷材料上方的磊晶成長材料。在更進一步的實施例中，可以在基底50的頂面上形成介電層，並且可以通過介電層蝕刻溝渠。然後可以使用不同於基底50的材料在溝渠中磊晶成長異質磊晶結構，並且介電層可以凹陷，使得異質磊晶結構從介電層突出以形成鰭52。在同質磊晶或異質磊晶結構為磊晶成長的一些實施例中，磊晶成長材料可以在成長期間原位摻雜，儘管可以一起使用原位和植入摻雜，但這可以避免之前和之後的植入。
更進一步，在n型區50N（例如，NMOS區）中磊晶成長的材料不同於在p型區50P中的材料（例如，PMOS區）可能是有利的。在各種實施例中，鰭52的上部可以由矽鍺（Si xGe 1-x，其中x可以在0到1的範圍內）、碳化矽、純鍺或實質上純鍺、III-V化合物半導體、II-VI化合物半導體等。例如，可用於形成III-V化合物半導體的材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、銦砷化鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
此外在圖6A中，可以在鰭52和/或基底50中形成適當的井。在一些實施例中，可以在n型區50N中形成P井，可以在p型區50P中形成N井。在一些實施例中，在n型區50N和p型區50P中都形成P井或N井。
做為說明示例，圖6B示出根據一些實施例之沿圖6A中所示的參考橫截面B-B的n型區50N的剖視圖。如圖6B所示，可以在鰭52中都形成N井53N和P井53P。對於諸如鰭型FET（例如，圖14A-14C中的鰭型FET 120）等的n型元件，可以在鰭52中形成P井53P。例如，鰭型FET中的通道區58可以形成在P井53P內。在一些實施例中，對於主動電阻器（例如，圖14A-14C中的主動電阻器121）、被動電阻器（例如，圖17A-17C中的被動電阻器123）等，可以在鰭52中形成N井53N。例如，主動電阻器和/或被動電阻器中的導電通道59可以形成在N井53N內。
雖然圖6B顯示n型區50N，但是N井53N和/或P井53P可以形成在用於鰭型FET、主動電阻器、被動電阻器等或其他元件的p型區50P中。在其他實施例中，區50N/50P可能具有不同數量或配置的孔。例如，在其他實施例中，可能存在多個N井53N或P井53P，或者區50N/50P可能不包含N井53N或P井53P。孔可具有與所示不同的尺寸或形狀，並且可延伸跨越多個元件（例如跨越多個鰭型FET、主動電阻器、被動電阻器或其他元件）。N井53N可以與P井53P相鄰或與P井53P分開。在一些情況下，N井53N和P井53P可能會重疊。
在具有不同井類型的實施例中，n型區50N和p型區50P的不同植入步驟可以使用光阻和/或其他罩幕（未顯示）來實現。例如，可以將光阻形成在鰭52和n型區50N中的STI區56之上。光阻被圖案化以裸露出基底50的p型區50P。光阻可以通過使用旋塗技術形成，並且可以使用可接受的微影技術進行圖案化。一旦光阻被圖案化，在p型區50P中執行n型雜質植入，並且光阻可以做為罩幕，以實質上防止n型雜質被植入到n型區50N。n型雜質可以是植入到區中的磷、砷、銻等，或其組合，其濃度等於或小於約10 18cm -3，例如在約10 16cm -3至約10 18cm -3範圍內。在植入之後，將光阻移除，例如通過可接受的灰化製程。
在植入p型區50P之後，在鰭52和p型區50P中的STI區56上形成光阻。光阻被圖案化以裸露出基底50的n型區50N。光阻可以通過使用旋塗技術形成，並且可以使用可接受的微影技術進行圖案化。一旦光阻被圖案化，可以在n型區50N中執行p型雜質植入，並且光阻可做為罩幕，以實質上防止p型雜質被植入到p型區50P中。p型雜質可以是在區中植入的硼、氟化硼、銦等，其濃度等於或小於約10 18cm -3，例如在約10 16cm -3至約10 18cm -3的範圍內。在植入之後，可以移除光阻，例如通過可接受的灰化製程。
在其他實施例中，n型區50N和p型區50P的植入可以在與上述不同的製造製程中的階段執行。例如，植入可以在基底50中形成鰭52之前或在另一個步驟中執行。在一些實施例中，可以在不同階段執行多個植入，並且除了用於N井53N和P井53P之外，還可以執行額外的植入。例如，對於淡摻雜源極/汲極（LDD）區也可以執行植入，這將在下面更詳細地描述。植入的任何合適的組合或配置可用於形成如本文所述的鰭型FET、主動電阻器和被動電阻器，並且所有這些變化都被認為在本揭露的範圍內。
在n型區50N和p型區50P中的植入之後，可以執行回火以修復植入損壞並活化所植入的p型和/或n型雜質。在一些實施例中，儘管原位和植入摻雜可以一起使用，但磊晶鰭的成長材料可在成長期間原位摻雜，其可以避免植入。
在圖7中，在鰭52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且可以根據可接受的技術來沉積或熱成長。在虛設介電層60上形成虛設閘極層62，在虛設閘極層62上形成罩幕層64。虛設閘極層62可以沉積在虛設介電層60之上，然後例如通過化學機械研磨平坦化。可以將罩幕層64沉積在虛設閘極層62之上。虛設閘極層62可以是導電的或非導電材料的並且可以選自包括非晶矽、多結晶矽（多晶矽）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬的組。虛設閘極層62可以通過物理氣相沉積（PVD）、CVD、濺鍍沉積或用於沉積選定材料的其他技術來沉積。虛設閘極層62可由與隔離區的蝕刻相比具有高蝕刻選擇性的其他材料製成，例如STI區56和/或虛設介電層60。罩幕層64可以包括例如氮化矽、氮氧化矽等中的一種或多種層。在此例中，虛設閘極層62和罩幕層64形成在n型區50N和p型區50P上。請注意，僅出於說明目的，所顯示的虛設介電層60僅覆蓋鰭52。在一些實施例中，虛設介電層60可以沉積為使得虛設介電層60覆蓋STI區56，在STI區上方，並且在虛設閘極層62和STI區56之間延伸。
圖8A到15C說明製造實施例元件的各種附加步驟。圖8A到15C示出n型區50N中的特徵，但是類似的實施例可以形成在p型區50P中。下面針對圖18描述了p型區50P中的元件示例。在一些情況下，圖8A至15C中所示的結構可能適用於n型區50N和p型區50P。n型區50N和p型區50P的結構的差異（如果有）在每個圖隨附的文本中進行了描述。
在圖8A、8B和8C中，根據一些實施例，罩幕層64（見圖7）可以被圖案化並且可以形成閘極密封間隙壁80。圖8A圖示了沿著參考橫截面A-A的剖視圖，並且圖8B圖示了沿著參考橫截面B-B的剖視圖。圖8C示出平面圖，但出於清楚的原因沒有示出一些特徵。可以使用可接受的微影和蝕刻技術對罩幕層64進行圖案化以形成罩幕74。罩幕74的圖案可以轉移到虛設閘極層62，以形成虛設閘極72。虛設閘極72與其上的罩幕74在本文中可統稱為“虛設閘極堆疊”。在一些實施例（未圖示）中，罩幕74的圖案也可以通過可接受的蝕刻技術轉移到虛設介電層60。虛設閘極72中的一個或多個可以覆蓋鰭52中的相應通道區58或鰭52中相應的導電通道59。罩幕74中的圖案可用於將每一個虛設閘極72與相鄰的虛設閘極72物理分離。虛設閘極72的縱向還可以實質上垂直於各個磊晶鰭52的縱向。在一些實施例中，相鄰的虛設閘極堆疊可以以在約3nm至約1000nm範圍內的距離W1分開。虛設閘極堆疊可以形成為具有在約16nm至約1500nm範圍內的間距P1。其他距離也是可能的。
此外在圖8A和8B中，閘極密封間隙壁80可以形成在虛設閘極72、罩幕74和/或鰭52所暴露的表面上。在熱氧化或沉積後，接著進行非等向性蝕刻可形成閘極密封間隙壁80。閘極密封間隙壁80可以由氧化矽、氮化矽、氮氧化矽等或其組合形成。
在形成閘極密封間隙壁80之後，可以執行淡摻雜源極/汲極（LDD）區（未明確示出）的植入。在具有不同元件類型的實施例中，類似於上面在圖6中討論的植入，可以在n型區50N上方形成罩幕，例如光阻，而暴露出p型區50P，並且將適當類型（例如，p型）的雜質植入於在p型區50P中所暴露的鰭52之中。然後可以移除罩幕。隨後，可以在p型區50P上方形成罩幕，例如光阻，而暴露出n型區50N，並且可以將適當類型（例如，n型）的雜質植入到n型區50N中所暴露的鰭52之中。然後可以移除罩幕。n型雜質可以是前面討論的n型雜質中的任何一種，而p型雜質可以是前面討論的p型雜質中的任何一種。淡摻雜源極/汲極區可以具有在約10 15cm- 3至約10 19cm- 3範圍內的雜質的濃度。回火可用於修復植入損壞並活化所植入的雜質。在一些實施例中，區50N/50P可能同時具有n型和p型植入。在一些實施例中，LDD植入可以被植入而做為形成導電通道59的一部分。
在圖9A和9B中，根據一些實施例，將閘極間隙壁86沿著虛設閘極72和罩幕74的側壁形成在閘極密封間隙壁80上。閘極間隙壁86可以通過共形地沉積絕緣材料和隨後非等向性地蝕刻沉積絕緣材料來形成。閘極間隙壁86中的絕緣材料可以包括氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合等。
值得注意的是，上述揭露內容一般描述了形成間隙壁和LDD區的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隙壁，可以使用不同順序的步驟（例如，在形成閘極間隙壁86之前可以不蝕刻閘極密封間隙壁80，產生“L型”閘極密封間隙壁），可以形成和去除間隙壁，以及/或類似者。此外，可以使用不同的結構和步驟形成n型和p型元件。例如，用於n型元件的LDD區可以在形成閘極密封間隙壁80之前形成，而用於p型元件的LDD區可以在形成閘極密封間隙壁80之後形成。
在圖10A、10B和10C中，根據一些實施例將磊晶區82形成在鰭52中。圖10A圖示沿著參考橫截面AA的剖視圖，並且圖10B圖示沿著參考橫截面B-B的剖視圖。圖10C示出平面圖，儘管出於清楚的原因沒有示出一些特徵。圖10D和10E沿參考橫截面D-D示出。將磊晶區82形成在鰭52中，使得每個虛設閘極72設置在相應的相鄰的一對磊晶區82之間。在一些實施例中，磊晶區82可能會延伸到鰭52中，也可能會穿過鰭52。在一些實施例中，閘極間隙壁86用於以適當的側向距離將磊晶區82與虛設閘極72分開，以便磊晶區82不會與隨後形成的鰭型FET的閘極短路。可以選擇磊晶區82的材料以在相應的通道區58施加應力，從而提高效能。
在n型區50N中的磊晶區82可以通過遮蔽p型區50P和蝕刻在n型區50N中的鰭52的源極/汲極區來形成在鰭52中的凹槽。接著，將n型區50N中的磊晶區82磊晶成長在凹槽中。磊晶區82可以包括任何可接受的材料，例如適用於n型鰭型FET。例如，如果鰭52是矽，則n型區50N中的磊晶區82可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等或其組合。n型區50N中的磊晶區82可以具有從鰭52的各個表面凸起的表面並且可以具有晶面（facet）。
p型區50P中的磊晶區82可以通過遮蔽n型區50N和蝕刻p型區50P中的鰭52的源極/汲極區來形成鰭52中的凹槽。然後，將p型區50P中的磊晶區82磊晶成長在凹槽中。磊晶區82可以包括任何可接受的材料，例如適用於p型鰭型FET。例如，如果鰭52是矽，則p型區50P中的磊晶區82可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、摻硼矽鍺、鍺、鍺錫等，或其組合。p型區50P中的磊晶區82可以具有從鰭52的各個表面凸起的表面並且可以具有晶面。
類似於之前討論用於形成淡摻雜源極/汲極區的製程，磊晶區82和/或鰭52可以與摻質一起植入以形成源極/汲極區，接著進行回火。源極/汲極區可以具有在約10 19cm -3至約10 21cm -3範圍內的雜質濃度。源極/汲極區的n型和/或p型雜質可以是前面討論的任何一種雜質。在一些實施例中，磊晶區82可以在成長期間原位摻雜。
做為用於在n型區50N和p型區50P中形成磊晶區82的磊晶製程的結果，磊晶區的上表面具有橫向向外擴展且超出鰭52側壁的晶面。在一些實施例中，這些小平面導致相鄰的磊晶區82合併，如圖10C和10D所示。在其他實施例中，相鄰的磊晶區82在磊晶製程完成後仍維持分離，如圖10E所示。在圖10D和10E所示的實施例中，所形成的閘極間隙壁86覆蓋在STI區56上方延伸的鰭52的部分側壁，從而阻擋磊晶成長。在其他的一些實施例中，可以調整用於形成閘極間隙壁86的間隙壁蝕刻以移除間隙壁材料，進而允許磊晶成長區延伸到STI區56的表面上。
在圖11A和11B中，將第一中間層介電（ILD）88沉積在圖10A和10B所示的結構上。第一ILD 88可以由介電材料形成，並且可以通過任何合適的方法沉積，例如CVD、電漿增強CVD（PECVD）或FCVD。介電材料可以包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（USG）等，或其組合。可以使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，將接觸窗蝕刻停止層（CESL）87設置在第一ILD 88與磊晶區82、罩幕74和閘極間隙壁86之間。CESL87可以包括介電材料，例如氮化矽、氧化矽、氧氮化矽等，其具有的蝕刻速率比上覆的第一ILD 88的材料低。
在圖12A和12B中，可以執行平坦化製程，例如化學機械研磨，以使第一ILD 88的頂面與虛設閘極72或罩幕74的頂面齊平。平坦化製程也可以移去虛設閘極72上的罩幕74、部分的閘極密封間隙壁80以及在罩幕74側壁上的閘極間隙壁86。在虛設閘極72的平坦化製程之後，閘極密封間隙壁80、閘極間隙壁86和第一ILD 88的頂面是齊平的。因此，虛設閘極72的頂面被第一ILD 88暴露。在一些實施例中，罩幕74可能會保留，在此情況下，平坦化製程將使得第一個ILD 88的頂面與罩幕74的頂面齊平。
在圖13A和13B中，在蝕刻步驟中虛設閘極72和罩幕74（如果存在）被去除，而形成凹槽90。在凹槽90中的部分的虛設介電層60也可以移除。在一些實施例中，只有虛設閘極72被移除，虛設介電層60被保留並被凹槽90暴露。在一些實施例中，移除在晶粒的第一區（例如，核心邏輯區）的凹槽90之中的虛設介電層60，而保留在晶粒的第二區（例如，輸入/輸出區）的凹槽90之中的虛設介電層60。在一些實施例中，虛設閘極72被非等向性乾式蝕刻製程移除。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，此反應氣體可以選擇性地對虛設閘極72進行蝕刻，而第一ILD 88或閘極間隙壁86很少被蝕刻或沒有被蝕刻。每個凹槽90可以是裸露出和/或覆蓋相應鰭52的通道區58或相應鰭52的導電通道59。以此方式，每個通道區58或導電通道59被設置在相鄰的一對磊晶區82之間。在去除過程中，虛設介電層60可以在蝕刻虛設閘極72時用作蝕刻停止層。然後在移除虛設閘極72之後可以選擇性地移除虛設介電層60。
在圖14A、14B、14C和14D中，根據一些實施例，將閘介電層92和閘極94形成在凹槽90中，以形成鰭型FET 120的閘極結構110以及主動電阻器121的控制結構111。圖14A圖示沿著參考橫截面AA的剖視圖，並且圖14B圖示沿著參考橫截面B-B的剖視圖。圖14C示出平面圖，但出於清楚的原因沒有示出一些特徵。圖14D示出圖14B的區89的詳細視圖。
閘介電層92可以包括沉積在凹槽90中的一個或多個層，例如在鰭52的頂面和側壁上以及在閘極密封間隙壁80/閘極間隙壁86的側壁上。閘介電層92也可以形成在第一ILD 88的頂面上。在一些實施例中，閘介電層92包括一個或多個介電層，例如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等中的一層或多層。例如，在一些實施例中，閘介電層92包括由熱或化學氧化形成的介面層和上覆的高介電常數介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、金屬的金屬氧化物或矽酸鹽等或其組合。閘介電層92可以包括具有大於約7.0的k值的介電層。閘介電層92的形成方法可以包括分子束沉積（MBD）、ALD、PECVD等。在部分的虛設介電層60保留在凹槽90中的實施例中，閘介電層92包括虛設介電層60的材料（例如，氧化矽）。
閘極94分別沉積在閘介電層92上，並填充凹槽90的剩餘部分。閘極94可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢等、其組合或其多層。例如，雖然圖14B中示出單層閘極94，但閘極94可以包括任意數量的襯層94A、任意數量的功函數調整層94B和填充材料94C，如圖14D所示。在填充凹槽90之後，可以執行平坦化製程，例如化學機械研磨，以移除閘介電層92和閘極94材料超過ILD 88的頂面的多餘部分。因此，閘極94和閘介電層92的材料的餘留部分形成所得元件的替換結構，例如閘極結構110或控制結構111，下文將更詳細地描述。
n型區50N和p型區50P中的閘介電層92的形成可以同時發生，使得每個區中的閘介電層92由相同的材料形成，並且閘極94的形成可以同時發生，使得每個區中的閘極94由相同的材料形成。在一些實施例中，每個區中的閘介電層92可以由不同的製程形成，使得閘介電層92的材料不同，和/或每個區中的閘極94可以由不同的製程形成，使得閘極94的材料不同。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽和暴露出適當的區。
在一些實施例中，在鰭52的通道區58上形成的閘介電層92和閘極94可以形成鰭型FET 120的閘極結構110。閘極94和通道區58之上的閘介電層92在本文中統稱為閘極結構110，但也可以稱為“替換閘極”、“閘堆疊”等。閘極結構110可以沿著對應的通道區58的側壁延伸。鰭型FET 120的通道區58可以在閘極結構110下方延伸並設置在鄰近的磊晶區82包括和鰭型FET 120的源極/汲極區之間。例如，如圖14B所示，通道區58可以設置在磊晶源極區82S和磊晶汲極區82D之間。閘極結構110可以延伸超過一個鰭52或多個鰭52，因此，鰭型FET 120可以具有單個鰭52或多個鰭52。
在一些實施例中，形成在鰭52的導電通道59上的閘介電層92和閘極94可以形成主動電阻器121的控制結構111（下面針對圖15A-15C更詳細地描述）。閘極94和導電通道59之上的閘介電層92在本文中統稱為控制結構111，但也可以稱為“控制接線端”、“電阻器控制閘極”等。控制結構111可以沿著對應的導電通道59的側壁延伸。主動電阻器121的導電通道59可以在控制結構111的下方延伸並且設置在主動電阻器121的鄰近的磊晶區82之間。在一些實施例中，主動電阻器121的鄰近的磊晶區82之一也是相鄰鰭型FET 120的源極/汲極區。例如，如圖14B所示，導電通道59可以設置在磊晶源極區82S和磊晶電阻器區82R之間。在一些實施例中，主動電阻器121的鄰近的磊晶區82之一也是另一個相鄰主動電阻器121的磊晶區，或者是相鄰被動電阻器123的磊晶區（參見圖17A-17D）。
在一些實施例中，在鰭52上形成的一些閘介電層92和閘極94可能是虛設閘極結構113。在一些情況下，虛設閘極結構113不是主動或被動元件的功能部，並且可能與其他結構電性隔離。在一些情況下，虛設閘極結構113形成在元件例如源極退化的電晶體元件125的一側或相對側附近（參見圖15B-15C）。在一些實施例中，部分的虛設閘極結構113隨後被移除並替換為絕緣材料（未示出）。
在圖15A、15B和15C中，根據一些實施例，形成磊晶區82、閘極結構110和控制結構111的各種接觸窗，以形成源極退化的電晶體元件125。最初，可以在閘介電層92和相應的閘極94上形成閘極罩幕100。在一些實施例中，形成閘極罩幕100包括使閘介電層92和閘極94凹陷，從而在相應的閘極間隙壁86的相對的部分之間形成凹槽。閘極罩幕100可以包括一個或多個介電材料的層，例如氮化矽、氮氧化矽等，閘極罩幕100填充在凹槽中，然後經由平坦化製程以移除在第一ILD 88上方延伸的介電材料的多餘部分。在其他實施例中，並未使得閘介電層92和閘極94凹陷。在一些實施例中，閘極結構110、控制結構111或虛設閘極結構113可以與第一ILD 88的頂面保持齊平，如圖15B所示。閘極罩幕100是可選的，在一些實施例中可以省略。
同樣如圖15A和15B所示，將第二ILD 102沉積在第一ILD 88上。在一些實施例中，第二ILD 102是通過可流動CVD方法形成的可流動膜。在一些實施例中，第二ILD 102由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過諸如CVD和PECVD的任何合適的方法來沉積。
根據一些實施例，其後可以穿過第二ILD 102和第一ILD 88形成諸如閘極接觸窗134、控制接觸窗135和磊晶區接觸窗132/136的接觸窗。例如，磊晶區接觸窗132/136的開口可以穿過第一ILD 88、第二ILD 102和閘極罩幕100（如果存在）形成。用於閘極接觸窗134和控制接觸窗135的開口可以穿過第二ILD 102和閘極罩幕100（如果存在）形成。開口可以使用可接受的微影和蝕刻技術形成。諸如在開口中形成擴散阻障層、黏著層等的襯層（未示出）和導電材料。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等，或其組合。可以執行平坦化製程，例如化學機械研磨，以從第二ILD 102的表面去除多餘的材料。剩餘的襯層和導電材料在開口中形成閘極接觸窗134、控制接觸窗135和磊晶區接觸窗132/136。可以執行回火製程以在磊晶區82和磊晶區接觸窗132/136之間的界面處形成矽化物（未顯示）。
磊晶區接觸窗132/136物理和電耦合到磊晶區82，閘極接觸窗134物理和電耦合到閘極結構110的閘極94，控制接觸窗135物理和電耦合到控制結構111的閘極94。磊晶區接觸窗132/136、閘極接觸窗134和/或控制接觸窗135可以在不同的製程中形成，或者可以在相同的製程中形成。雖然所顯示的是形成在相同的橫截面中，但應該理解的是，閘極接觸窗134、控制接觸窗135和磊晶區接觸窗中的每一個132/136可以形成在不同的橫截面中，這可以避免接觸窗短路。在磊晶區82上可以形成一個或多個磊晶區接觸窗132/136，在閘極結構110上可以形成一個或多個閘極接觸窗134，並且在控制結構111上可以形成一個或多個控制接觸窗135。
根據一些實施例，以此方式可以形成源極退化的電晶體（SDT）元件125。圖15D說明了圖15A-15C中所示的SDT元件125的簡化電路示意圖。圖15A-15D中所示的SDT元件125包括與鰭型FET 120的磊晶源極區82S以串聯電耦合的主動電阻器121。鰭型FET 120的磊晶源極區82S沒有接觸窗，所以流過鰭型FET 120的電流也流過主動電阻器121。換句話說，電流通過SDT元件125從磊晶區接觸窗132流向磊晶區接觸窗136（反之亦然）。以這種方式，主動電阻器121和鰭型FET 120一起形成SDT元件125，類似於具有源極退化的電晶體，其中主動電阻器121充當退化電阻器。
在一些實施例中，主動電阻器121中的電流通過導電通道59從磊晶源極區82S傳導到磊晶電阻器區82R（反之亦然）。在一些情況下，以此方式，主動電阻器121可能類似於摻質擴散的電阻器。在一些實施例中，可以通過對主動電阻器121的控制結構111施加電壓來控制主動電阻器121的電阻。電壓可以通過對應的控制接觸窗135施加到控制結構111。在一些情況下，對控制結構111施加電壓會導致導電通道59的累積或空乏，從而改變主動電阻器121的電阻。例如，對具有n型導電通道59的主動電阻器121的控制結構111施加更正的電壓可降低主動電阻器121的電阻，並且對具有n型導電通道59的主動電阻器121的控制結構111施加更負的電壓可增加電阻的主動電阻器121。以這種方式，在一些情況下主動電阻器121可能類似於空乏型MOSFET。如本文所述將主動電阻器121形成為退化電阻器可以提升元件的彈性、元件參數調整或更有效的元件操作。
在一些實施例中，主動電阻器121可以提供在大約150歐姆到大約2000歐姆範圍內的電阻，但其他電阻也是可能的。在一些實施例中，對主動電阻器121的控制結構111施加適當的電壓可以在大約5%和大約100%之間改變該主動電阻器121的電阻，儘管其他電阻是可能的。在一些實施例中，可以通過控制導電通道59的摻雜來控制主動電阻器121的電阻或電阻的範圍。例如，在一些情況下，具有較高摻雜濃度的導電通道59可能會導致相應的主動電阻器121具有較小的電阻。在一些實施例中，可以通過形成更多或更少的磊晶區接觸窗136來調整SDT元件125的退化電阻。例如，磊晶電阻器區82R上數量較少的磊晶區接觸窗136可能比數量較多的磊晶區接觸窗136具有更大的整體接觸電阻。因此，由於接觸電阻的增加，在SDT元件125上形成較少的磊晶區接觸窗136可以增加SDT元件125的退化電阻。在一些實施例中，主動電阻器121的控制結構111在鄰近的閘極結構110和鄰近的虛設閘極結構113之間是等距的。在一些實施例中，主動電阻器121的控制結構111和鄰近的閘極結構110之間的距離大約是距離W1（見圖8B-8C）。在一些實施例中，主動電阻器121的控制結構111和鄰近的虛設閘極結構113之間的距離也大約是距離W1。
圖15A-15D顯示具有單個主動電阻器121的SDT元件125的實施例，但在其他實施例中，SDT元件125可能具有多個主動電阻器121（未示出）。例如，SDT元件125可以包括設置在鰭型FET 120和磊晶區接觸窗136之間的兩個或更多個相鄰的主動電阻器121。以這種方式，兩個或多個主動電阻器121可以串聯連接以增加SDT元件125的退化電阻。每個相應主動電阻器121的導電通道59可以是相似的或者可以具有不同的摻雜濃度或摻雜輪廓。一對鄰近的主動電阻器121可能共享一個磊晶區82。多個主動電阻器121中的相應控制結構111可以被共同控制（例如，電耦合）或者可以被獨立控制。以這種方式，可以控制如本文所述的SDT元件125的特性或構造以提供期望的退化電阻或期望的退化電阻範圍。
在一些情況下，形成包括具有源極退化的電晶體的元件，例如本文所述的SDT元件125，可以降低雜訊的影響並改善元件操作。例如，在一些情況下，如本文所述形成SDT元件125與主動電阻器121可以減少閃爍噪聲的影響（例如，1/f雜訊）。轉到圖16，顯示具有源極退化的MOSFET的簡化示意圖。圖16中的MOSFET類似於圖15D示意圖中的鰭型FET 120，MOSFET的源極退化由電阻器Rs提供，類似於圖15D示意圖中的主動電阻器121。MOSFET的閃爍噪聲可以建模為與MOSFET的閘極串聯的電壓源（ v n0 2 ），這對應於等於（ gm 2v n0 2 ）的等效雜訊電流（ i n0 2 ），其中 gm是MOSFET的跨導（transconductance）。然而，具有源極退化電阻器Rs的MOSFET的跨導 Gm等於（ gm/（1+ gm Rs））。因此，具有源極退化的MOSFET的等效雜訊電流（ i n1 2 ）等於（ gm 2vn0 2 /（1+ gm Rs） 2）或（ in0 2/（1+ gm Rs） 2））。換言之，源極退化電阻器Rs的存在有效地降低了MOSFET閃爍噪聲的幅度，較大的電阻Rs會導致較小的雜訊幅度。同理，SDT元件125中主動電阻器121的存在，可以有效降低鰭型FET 120的閃爍噪聲幅度。這樣一來，使用SDT元件125可以降低雜訊的影響，提高元件的效能。
圖15A-15D中所示的SDT元件125包括提供退化電阻的主動電阻器121，但在其他實施例中，可以使用被動電阻器123來代替主動電阻器121或除了主動電阻器121之外還使用被動電阻器123。做為示例，圖17A-17C圖示根據一些實施例之一種包括被動電阻器123的SDT元件225。圖17D說明圖17A-17C中所示的SDT元件125的簡化電路示意圖。圖17A-17D中所示的SDT元件225類似於圖15A-15D中所示的SDT元件125，除了主動電阻器121之外，在鰭52中還形成被動電阻器123。被動電阻器123電耦合與其串聯的主動電阻器121，因此增加了SDT元件225的退化電阻。除了被動電阻器123的電阻實質上固定的並且不通過施加控制電壓來控制之外，被動電阻器123可以類似於本文所述的主動電阻器121。
除了不形成被動電阻器123的控制接觸窗135之外，被動電阻器123可以使用類似於針對主動電阻器121描述的製程形成。以這種方式，被動電阻器123之上的閘極94和閘介電層92可以形成虛設閘極結構113。如圖17B中所示，被動電阻器123可以包括設置在被動電阻器123的鄰近的磊晶區82（例如圖17B-17D中的磊晶電阻器區82RA和82RB）之間的鰭52中的導電通道259。在一些實施例中，被動電阻器123的鄰近的磊晶區82之一也是相鄰主動電阻器121、相鄰的鰭型FET 120或另一個被動電阻器123的磊晶區82（例如圖17B-17D中的磊晶電阻器區82RA）。被動電阻器123的導電通道259可以與同一個SDT元件225中的主動電阻器121的導電通道59相似或不同。在一些實施例中，被動電阻器123可以提供在大約150歐姆到大約2000歐姆範圍內的電阻，儘管其他電阻也是可能的。在一些實施例中，被動電阻器123上方的虛設閘極結構113和鄰近的控制結構111之間的距離大約是距離W1（見圖8B-8C）。
圖17A-17D中所示的SDT元件225是一個示例，具有主動電阻器121或被動電阻器123的其他配置的SDT元件也是可能的。例如，在其他實施例中，一個SDT元件可以具有兩個或更多個主動電阻器121和/或兩個或更多個被動電阻器123。主動電阻器121和被動電阻器123的導電通道59/259可能相似或可能不同（例如，具有不同的摻雜濃度或摻雜配置文件）。以這種方式，可以形成合適數量的主動電阻器121和/或被動電阻器123以提供合適的退化電阻。主動電阻器121和被動電阻器123可以任何合適的串聯配置連接到鰭型FET 120。除了被動電阻器123在鰭型FET 120和主動電阻器121之間之外，做為非限制性示例，SDT元件可以類似於圖17A-17D的SDT元件225。其他配置是可能的。另外，主動電阻器121和被動電阻器123可以以任何合適的串聯順序排列。這可以為SDT元件的設計和布局提供彈性。在一些實施例中，主動電阻器121、被動電阻器123、鰭型FET 120中的磊晶區82都有相同的間距。在一些實施例中，可以控制鄰近的磊晶區82之間的距離W2（見圖10B-10C）以控制通道區58、導電通道59和導電通道259的長度。在一些情況下，以這種方式控制寬度W2也可以控制主動電阻器121和被動電阻器123的電阻。
SDT元件125和225被描述為在n型區50N中，但SDT元件也可以形成在p型區50P中。做為說明性示例，圖18示出根據一些實施例形成在p型區50P中的SDT元件325。除了SDT元件325形成在p型區50P中而不是n型區50N中之外，SDT元件325類似於圖17A-17D中描述的SDT元件225。因此，鰭52可以不同的摻質類型摻雜並且在與SDT元件225不同的區中。例如，SDT元件325中的鰭型FET 120可以是p型鰭型FET，主動電阻器121和被動電阻器123的導電通道59/259可以摻雜p型摻質。SDT元件325是說明性示例，並且其他配置或變化是可能的。在一些實施例中，n型區50N中的STD元件的區和p型區50P中的STD元件的區在相同的植入步驟中植入。
所揭露的鰭型FET實施例也可以應用於奈米結構元件，例如奈米結構（例如，奈米片、奈米線、環繞式閘極等）場效電晶體（NSFET）。在NSFET實施例中，鰭被由圖案化和堆疊或通道層和犧牲層交替的層形成的奈米結構所取代。虛設閘極堆疊和源極/汲極區以類似於上述實施例的方式形成。移除虛設閘極堆疊後，在通道區中可以部分或全部移除犧牲層。替代物閘極結構以類似於上述實施例的方式形成，替代物閘極結構可以部分或完全填充通過去除犧牲層而留下的開口，替代物閘極結構可以部分或完全圍繞NSFET元件的通道區中的通道層。ILD和替換件閘極結構和源極/汲極區的接觸可以以類似於上述實施例的方式形成。奈米結構元件可以如美國專利第9,647,071號，其全部內容通過引用併入本文。
本文的實施例可以達成各種優點。通過形成包括一個或多個源極退化電阻器的電晶體元件，可以減少電晶體雜訊的影響，例如閃爍噪聲。這可以改善RF元件等元件的效能。本文所述的源極退化電阻器包括被動電阻器和可變電阻器，其電阻可以藉由施加電壓來調整。總退化電阻可以使用一個或多個被動電阻器和/或可變電阻器的組合來配置，其可提供設計上的彈性。在此描述的源極退化電阻器是使用前段（FEOL）製程形成的，並且在一些情況下可以形成為具有比使用後段製程（BEOL）製程形成的電阻器更小的尺寸。例如，源極退化電阻器可以形成在與相鄰鰭型FET相同的鰭之中。本文所述的實施例還可以在不增加額外製程步驟的情況下形成源極退化電阻器。本文所述的特徵和技術可用於與電阻器形成各種電晶體元件，例如常見的源極放大器、共汲極放大器等。
根據本揭露的一些實施例，一種形成半導體元件的方法包括形成突出基底的半導體鰭；在所述半導體鰭中形成第一電阻器，包括：植入所述半導體鰭，以在所述半導體鰭中形成第一導電通道；在所述半導體鰭中形成第一磊晶區和第二磊晶區，其中所述第一導電通道在所述第一磊晶區和所述第二磊晶區之間，其中所述第一磊晶區和所述第二磊晶區具有與所述第一導電通道相同的摻雜型；以及在所述導電通道上方形成第一閘堆疊；以及在所述半導體鰭中形成電晶體，包括：在所述半導體鰭中形成第三個磊晶區；以及在所述半導體鰭之上形成第二閘堆疊，其中所述第二閘堆疊在所述第二磊晶區和所述第三磊晶區之間。在實施例中，該方法包括形成接觸窗至所述第一閘堆疊。在實施例中，所述第二磊晶區是所述電晶體的源極區，而所述第三磊晶區是所述電晶體的汲極區。在實施例中，該方法包括在半導體鰭中形成第二電阻器，包括：植入所述半導體鰭，在所述半導體鰭中形成第二導電通道；在所述半導體鰭中形成第四磊晶區，其中所述第二導電通道介於所述第一磊晶區和所述第四磊晶區之間；以及在所述第二個導電通道上方形成第三個閘堆疊。在實施例中，該方法包括形成接觸窗至所述第三閘堆疊。在實施例中，所述第一導電通道的所述摻雜型為p型。在實施例中，所述第一電阻器具有150歐姆到2000歐姆範圍內的電阻。在實施例中，所述第一磊晶區和所述第二磊晶區以第一距離分開，並且其中所述第二磊晶區和所述第三磊晶區以所述第一距離分開。
根據本揭露的一些實施例，一種形成半導體元件的方法包括：形成突出基底的鰭；在所述鰭中植入n型摻質，以形成n型通道區；在所述鰭中植入p型摻質，以形成所述n型通道區相鄰的p型通道區；在所述n型通道區上形成第一閘極結構，並在所述p型通道區上形成第二閘極結構；在與所述第一閘極結構的第一側相鄰的所述鰭中形成第一磊晶區；在與所述第一閘極結構的第二側相鄰且與所述第二閘極結構的第一側相鄰的所述鰭中形成第二磊晶區；以及在與所述第二閘極結構的第二側相鄰的所述鰭中形成第三磊晶區。在實施例中，所述n型通道區從所述第一磊晶區延伸到所述第二磊晶區，而所述p型通道區從所述第二磊晶區延伸到所述第三磊晶區。在實施例中，所述第一磊晶區、所述第二磊晶區和所述第三磊晶區是n型。在實施例中，該方法包括形成第一閘極接觸窗至所述第一閘極結構以及第一磊晶接觸窗至所述第一磊晶區。在實施例中，該方法包括形成第二閘極接觸窗至第二閘極結構。在實施例中，所述第二磊晶區沒有接觸窗。在一個實施例中，所述第二閘極結構是虛設閘極結構。在實施例中，該方法包括在與所述第三磊晶區相鄰的所述鰭上方形成虛設閘極結構。
根據本揭露的一些實施例，一種半導體元件包括：鰭，在半導體基底上方；磊晶源極區和磊晶汲極區，在所述鰭中；閘極結構，在所述磊晶源極區和所述磊晶汲極區之間的所述鰭上方延伸，所述閘極結構包括在閘極介電材料上方的閘極材料；所述鰭的摻雜區相鄰所述磊晶源極區相對所述閘極結構，其中所述磊晶源極區延伸到所述摻雜區中；控制結構，在所述摻雜區上延伸，所述閘極結構包括在所述閘極介電材料上方的所述閘極材料；以及磊晶電阻器區，在所述鰭中，其中所述磊晶電阻器區延伸到所述摻雜區中。在實施例中，所述磊晶電阻器區沒有接觸窗。在實施例中，半導體元件包括在所述控制結構上方的接觸窗。在實施例中，所述摻雜區為n型，而所述磊晶源極區為n型。
上述概述了幾個實施例中的特徵，以便本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本揭露做為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員還應該意識到，這樣的等效結構不脫離本發明的精神和範圍，並且可以在不脫離本發明的精神和範圍的情況下對本文進行各種變化、替換和變更。
50:基底 50N:n型區 50P:p型區 51:分頻器 52:鰭 53N:N井 53P:P井 54:絕緣材料 56、89:區 58:通道區 59、259:導電通道 60:虛設介電層 62:虛設閘極層 64:罩幕層 72:虛設閘極 74:罩幕 80:閘極密封間隙壁 82:源極/汲極區 82D:磊晶汲極區 82R:磊晶電阻器區 82RA、82RB:磊晶電阻器區 82S:磊晶源極區 86:閘極間隙壁 87:接觸窗蝕刻停止層 88:第一中間層介電/第一ILD 92:閘介電層 94:閘極 94A:襯層 94B:功函數調整層 94C:填充材料 100:閘極罩幕 102:第二ILD 110:閘極結構 111:控制結構 113:虛設閘極結構 120:鰭型FET 121:主動電阻器 123:被動電阻器 125:源極退化的電晶體元件 132、136:磊晶區接觸窗 134:閘極接觸窗 135:控制接觸窗 225、325:SDT元件 A-A、B-B、D-D:橫截面 P1:間距 W1、W2:距離
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的圖方面。需要注意的是，按照行業的標準做法，各種特徵並不是按比例繪製的。事實上，為了討論的清晰，各種特徵中的尺寸可以任意增加或減少。
圖1是根據一些實施例以3D視圖顯示鰭型FET的示例。
圖2、3、4和5是根據一些實施例製造電晶體元件的中間階段中的剖視圖。
圖6A、6B、7、8A、8B、8C、9A、9B、10A、10B、10C、10D、10E、11A、11B、12A、12B、13A、13B、14A、14B、14C、14D、15A、15B和15C是根據一些實施例在製造電晶體元件和主動電阻器中的中間階段的各種視圖。
圖15D是根據一些實施例的電晶體元件和主動電阻器的示意圖。
圖16是根據一些實施例的源極退化電晶體的示意圖。
圖17A、17B和17C是根據一些實施例製造具有主動電阻器和被動電阻器的電晶體元件的中間階段的各種視圖。
圖17D是根據一些實施例具有主動電阻器和被動電阻器的電晶體元件的示意圖。
圖18是根據一些實施例製造具有主動電阻器和被動電阻器的電晶體元件的中間階段的剖視圖。
50:基底
52:鰭
53N:N井
53P:P井
58:通道區
59:導電通道
60:虛設介電層
80:閘極密封間隙壁
82D:磊晶汲極區
82R:磊晶電阻器區
82S:磊晶源極區
86:閘極間隙壁
87:接觸窗蝕刻停止層
88:第一中間層介電/第一ILD
100:閘極罩幕
102:第二ILD
110:閘極結構
111:控制結構
113:虛設閘極結構
120:鰭型FET
121:主動電阻器
125:源極退化的電晶體元件

Claims (1)

  1. 一種形成半導體元件的方法，包括： 形成突出基底的半導體鰭； 在所述半導體鰭中形成第一電阻器，包括： 植入所述半導體鰭，以在所述半導體鰭中形成第一導電通道； 在所述半導體鰭中形成第一磊晶區和第二磊晶區，其中所述第一導電通道在所述第一磊晶區和所述第二磊晶區之間，其中所述第一磊晶區和所述第二磊晶區具有與所述第一導電通道相同的摻雜型；以及 在所述導電通道上方形成第一閘堆疊；以及 在所述半導體鰭中形成電晶體，包括： 在所述半導體鰭中形成第三個磊晶區；以及 在所述半導體鰭之上形成第二閘堆疊，其中所述第二閘堆疊在所述第二磊晶區和所述第三磊晶區之間。
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