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TWI760054B - 電晶體及其形成方法 - Google Patents

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TWI760054B
TWI760054B TW110100678A TW110100678A TWI760054B TW I760054 B TWI760054 B TW I760054B TW 110100678 A TW110100678 A TW 110100678A TW 110100678 A TW110100678 A TW 110100678A TW I760054 B TWI760054 B TW I760054B
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barrier material
layer
function metal
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TW110100678A
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Inventor
李欣怡
洪正隆
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一元件包括一第一奈米結構；一第二奈米結構，在該第一奈米結構上；一第一高k值閘極介電質，在該第一奈米結構周圍；一第二高k值閘極介電質，圍繞該第二奈米結構；及一閘極電極，在該第一高k值閘極介電質及該第二高k值閘極介電質上。該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含：一第一p型功函數金屬；在該第一p型功函數金屬之上的一阻障材料；及在該阻障材料之上的一第二p型功函數金屬，該阻障材料將該第一p型功函數金屬與該第二p型功函數金屬物理性地分離。

Description

電晶體及其形成方法
本揭露係關於一種電晶體及其形成方法。
半導體元件用於各種電子應用中，例如像個人電腦、手機、數位相機及其他電子設備。通常藉由以下方式加工半導體元件：使材料的絕緣或電介質層、傳導層及半導體層按順序沉積在半導體基板之上，且使用微影技術對各種材料層進行圖案化以在其上形成電路結構及元件。
半導體工業藉由持續減小最小特徵尺寸來持續提高各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這允許將更多元件整合到給定區中。然而，當最小特徵尺寸減小時，出現了應解決的額外問題。
一種電晶體包括一第一奈米結構；一第二奈米結構，該第二奈米結構在該第一奈米結構之上；一第一高k值閘極介電質，圍繞該第一奈米結構；一第二高k值閘極介電 質，圍繞該第二奈米結構；及一閘極電極，在該第一高k值閘極介電質及該第二高k值閘極介電質上。該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含：一第一p型功函數金屬；一阻障材料，在該第一p型功函數金屬上；及一第二p型功函數金屬，在該阻障材料上，該阻障材料將該第一p型功函數金屬與該第二p型功函數金屬物理性地分離。
一種電晶體包含一第一奈米結構，在一半導體基板上；一第二奈米結構，在該第一奈米結構上；一閘極介電質，圍繞該第一奈米結構及該第二奈米結構；及一閘極電極，在該閘極介電質上，其中該閘極電極包含：一p型功函數金屬；一阻障材料，在該p型功函數金屬上，該阻障材料在該第一奈米結構與該第二奈米結構之間的一區域中將該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分物理性地分離；一黏合層，在該阻障材料上；及一填充金屬，在該黏合層上。選擇性地，在一些實施例中，該阻障材料包含一第一阻障材料及一第二阻障材料，該第一阻障材料與該第二阻障材料形成一界面，該第一阻障材料及該第二阻障材料延伸到該第一奈米結構與該第二奈米結構之間的該區域中。
一種形成電晶體的方法包含：沉積一閘極介電質在一第一奈米結構及一第二奈米結構周圍，該第一奈米結構設置在該第二奈米結構上；沉積一p型功函數金屬沉積在該閘極介電質上，其中在沉積該p型功函數金屬之後，一 開口保持在該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分之間，該p型功函數金屬的該第一部分及該p型功函數金屬的該第二部分在該第一奈米結構與該第二奈米結構之間；及使用一原子層沉積(ALD)製程沉積一阻障材料在該p型功函數金屬上，其中該阻障材料填充該p型功函數金屬的該第一部分與該p型功函數金屬的該第二部分之間的該開口。
20:分隔件
50:基板
50I:內部區域
50N:n型區域
50P:p型區域
51:第一半導體層
51A-51C:第一半導體層
52、52A-52C:第一奈米結構
53、53A-53C:第二半導體層
54、54A-54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:隔離區域
70:虛設介電質層
71:虛設閘極介電質
72:虛設閘極/虛設閘極層
74:遮罩/遮罩層
76:虛設閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:凹陷/第一凹陷
88:凹陷/側壁凹陷
90:第一內部間隔物
92:源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一層間介電質
98:第二凹陷
100:閘極介電質
100A:第一閘極介電質
100B:第二閘極介電質
101:第一閘極介電質
101A、101B:接面層
102、127:閘極電極
103:第二閘極介電質
103A、103B:高k值閘極介電質
104:閘極遮罩
105:導電材料
105A:第一導電材料
105B:第二導電材料
106:第二ILD
107:阻障材料
107A:第一部分
107B:第二部分
107I:界面
108:第三凹陷
109:沉積製程
110:矽化物區域
111:區域
112:接觸
113:氟顆粒
114:接觸
115:線
117:黏合層
119:填充金屬
121:導電層
123:阻障層
125:填充金屬
130:開口
當結合附圖閱讀時，根據以下詳細地描述可以最好地理解本揭露的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。
第1圖例示了根據一些實施例之呈立體圖的奈米結構場效應晶體管(nanostructure field-effect transistor；奈米FET)之實例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A 圖、第19B圖、第19C圖、第19D圖、第20A圖、第20B圖、第22A圖、第22B圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B及第25C係根據一些實施例之製造奈米FET中的中間階段的剖面圖。
第19E圖係根據一些實施例之奈米FET之材料的元素分析。
第21圖係根據一些實施例之奈米FET的剖面圖。
第26A圖、第26B圖及第26C圖係根據一些實施例之奈米FET的剖面圖。
以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵直接接觸的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡 單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同的轉向。再者，這些元件可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
在電晶體閘極堆疊中，一個或多個功函數金屬(work function metal；WFM)層的厚度影響電晶體的臨界電壓(VTH)。因此，期望WFM層具有相對均勻的厚度以提供減小的臨界電壓變化。各種實施例提供閘極堆疊，其包含相對薄的功函數金屬(work function metal；WFM)層及在WFM層上的阻障層。阻障層在閘極堆疊的各個區中(例如，在奈米FET的相鄰奈米結構之間)物理性地分離WFM層的各部分。例如，WFM層的合併區域可具有WFM層的未合併區域厚度的兩倍，從而引起不期望的臨界電壓變化。藉由使WFM層與阻障層分離，可有利地減少臨界電壓變化，從而提高元件可靠性及性能。此外，阻障層可包含使用含氟前驅物所沉積的鎢。在此類實施例中，來自前驅物之氟可擴散到電晶體的閘極介電質層中，從而提高元件性能。
第1圖例示了根據一些實施例之呈立體圖的奈米FET(例如，奈米線FET，奈米片FET等)之實例。奈米FET包含在基板50(例如，半導體基板)上的鰭66之上的奈米結構55(例如，奈米片，奈米線等)，其中奈米結構55做為奈米FET的通道區域。奈米結構55可包括p 型奈米結構、n型奈米結構或其組合。隔離區域68設置在相鄰鰭66之間，該等鰭66可在相鄰隔離區域68上方且從其之間突出。儘管隔離區域68被描述/例示為與基板50分離，但是如本文所使用，術語「基板」可以係指單獨的半導體基板或半導體基板及隔離區域的組合。另外，儘管鰭66的底部部分被例示為與基板50之單一連續材料，但是鰭66的底部部分及/或基板50可包含單一材料或多種材料。在該上下文中，鰭66係指在相鄰隔離區域68之間延伸的部分。
閘極介電質100在鰭66的頂表面之上且沿著奈米結構55的頂表面、側壁及底表面。閘極電極102在閘極介電質100之上。磊晶源極/汲極區域92在鰭66上設置在閘極介電質層100及閘極電極102的相對側上。
第1圖進一步例示了在後面的圖中使用的參考剖面。剖面A-A’沿著閘極電極102的長軸且在例如垂直於奈米FET的磊晶源極/汲極區域92之間之電流方向的方向上。剖面B-B’垂直於剖面A-A’且平行於奈米FET的鰭66的長軸，且在例如奈米FET的磊晶源極/汲極區域92之間之電流的方向上。剖面C-C’平行於剖面A-A’且延伸穿過奈米FET的磊晶源極/汲極區域。為了清楚起見，後續圖參考此等參考剖面。
本文討論的一些實施例係在使用閘極後製(gate-last)製程形成的奈米FET之上下文中進行討論。在其他實施例中，可使用閘極先製(gate-first)製程。而 且，一些實施例也可用在平面元件(諸如平面FET)中或在鰭式場效應電晶體(鰭式FET)中。
第2圖至第25C圖係根據一些實施例之製造奈米FET的中間階段的剖面圖。第2圖至第5圖、第6A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第19C圖、第19D圖、第20A圖、第21圖、第22A圖、第23A圖、第24A圖、第25A圖及第26A圖例示了第1圖所示的參考剖面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第22B圖、第23B圖、第24B圖、第25B圖及第26B圖例示了第1圖所示的參考剖面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13C圖、第23C圖、第24C圖、第25C圖及第26C圖例示第1圖所示的參考剖面C-C’。
在第2圖中，提供了基板50。基板50可以係半導體基板(諸如體半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基板等)，該半導體基板可被摻雜(例如，摻雜有p型或n型摻雜劑)或無摻雜。基板50可以係晶片，諸如矽晶片。一般而言，SOI基板係在絕緣體層上形成的半導體材料層。絕緣體層可以係例如埋入式氧化物(buried oxide；BOX)層、二氧化 矽層等。絕緣體層設置在通常為矽或玻璃基板的基板上。也可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之化合物半導體；包括矽鍺、砷磷化鎵銦、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦之合金半導體；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型元件(諸如NMOS電晶體(例如，n型奈米FET))，且p型區域50P可用於形成p型元件(諸如PMOS電晶體(例如，p型奈米FET))。n型區域50N可與p型區域50P物理性地分離(如分隔件20所示)，且可在n型區域50N與p型區域50P之間設置任何數量之元件特徵結構(例如，其他主動元件、摻雜區域、隔離結構等)。儘管例示了一個n型區域50N及一個p型區域50P，但是可提供任何數量之n型區域50N及p型區域50P。
進一步在第2圖中，多層堆疊64形成在基板50之上。多層堆疊64包括第一半導體層51A-51C(統稱為第一半導體層51)及第二半導體層53A-53C(統稱為第二半導體層53)之交替層。為了說明之目的且如下面更詳細地討論，將去除第二半導體層53且將對第一半導體層51進行圖案化，以在p型區域50P中形成奈米FET的通道區域。而且，將去除第一半導體層51且將對第二半導體層53進行圖案化，以在n型區域50N中形成奈米FET的通 道區域。然而，在一些實施例中，可去除第一半導體層51且可對第二半導體層53進行圖案化以在n型區域50N中形成奈米FET的通道區域，且可去除第二半導體層53且可對第一半導體層51進行圖案化以在p型區域50P中形成奈米FET的通道區域。
在其他實施例中，可去除第一半導體層51且可對第二半導體層53進行圖案化，以在n型區域50N及p型區域50P兩者中形成奈米FET的通道區域。在其他實施例中，可去除第二半導體層53且可對第一半導體層51進行圖案化，以在n型區域50N及p型區域50P兩者中形成奈米FET的通道區域。在此類實施例中，n型區域50N及p型區域50P兩者中的通道區域可具有相同材料成分(例如，矽等)且可同時形成。第26A圖、第26B圖及第26C圖例示了由此類實施例產生的結構，其中p型區域50P及n型區域50N兩者中的通道區域包含例如矽。
出於說明，多層堆疊64被例示為包括三層第一半導體層51及三層第二半導體層53中。在一些實施例中，多層堆疊64可包括任何數量之第一半導體層51及第二半導體層53。可使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等的製程使多層堆疊64層中之每一個磊晶生長。在各種實施例中，第一半導體層51可由適合於p型奈米FET之第 一半導體材料(諸如矽鍺等)形成，且第二半導體層53可由適合於n型奈米FET之第二半導體材料(諸如矽、碳矽等)形成。出於說明性目的，多層堆疊64被例示為具有適合於p型奈米FET之最底部半導體層。在一些實施例中，可形成多層堆疊64，使得最底層係適合於n型奈米FET之半導體層。
第一半導體材料及第二半導體材料可以係彼此具有高蝕刻選擇性之材料。這樣，可去除第一半導體材料的第一半導體層51而無需顯著地去除n型區域50N中之第二半導體材料的第二半導體層53，從而允許對第二半導體層53進行圖案化以形成n型NSFET的通道區域。類似地，可去除第二半導體材料的第二半導體層53而無需顯著地去除p型區域50P中之第一半導體材料的第一半導體層51，從而允許對第一半導體層51進行圖案化以形成p型NSFET的通道區域。在其他實施例中，n型區域50N及p型區域50P中之通道區域可同時形成且具有相同材料成分(諸如矽、矽鍺等)。第26A圖、第26B圖及第26C圖例示了由此類實施例產生的結構，其中p型區域50P及n型區域50N兩者中的通道區域包含例如矽。
現參考第3圖，根據一些實施例，鰭66形成在基板50中，且奈米結構55形成在多層堆疊64中。在一些實施例中，奈米結構55及鰭66可藉由在多層堆疊64及基板50中蝕刻溝槽來分別形成於多層堆疊64及基板50中。蝕刻可以係任何可接受的蝕刻製程，諸如反應性離子 蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)等或其組合。蝕刻可以係非等向性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步從第一半導體層51定義第一奈米結構52A-52C(統稱為第一奈米結構52)，且從第二半導體層53定義第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可進一步統稱為奈米結構55。
鰭66及奈米結構55可藉由任何合適的方法來圖案化。例如，可使用一或多種微影製程來圖案化鰭66及奈米結構55，該一或多種微影製程包括雙重圖案化製程或多重圖案化製程。一般而言，雙重圖案化製程或多重圖案化製程將微影與自對準製程結合，從而允許產生具有例如間距小於使用單一直接微影製程另外可獲得的間距的圖案。例如，在一個實施例中，犧牲層形成在基板之上且使用微影製程對其進行圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後去除犧牲層，且然後剩餘間隔物可用來對鰭66進行圖案化。
出於說明性目的，第3圖將n型區域50N及p型區域50P中的鰭66例示為具有基本上相等的寬度。在一些實施例中，n型區域50N中鰭66的寬度可大於或小於p型區域50P中鰭66的寬度。此外，雖然鰭66及奈米結構55中的每一個被例示為在整個過程中具有一致寬度，但是在其他實施例中，鰭66及/或奈米結構55可具有錐形側壁，使得鰭66及/或奈米結構55中的每一個之寬度在朝 向基板50的方向上連續地增加。在此類實施例中，奈米結構55中的每一個可具有不同寬度且具有梯形形狀。
在第4圖中，淺溝槽隔離(shallow trench isolation；STI)區域68鄰近鰭66形成。STI區域68可藉由在基板50、鰭66及奈米結構55之上以及在鄰近鰭66之間沉積絕緣材料來形成。絕緣材料可以係氧化物(諸如二氧化矽、氮化物等或其組合)，且可藉由高密度等離子體CVD(high-density plasma CVD；HDP-CVD)、可流動CVD(flowable CVD；FCVD)等或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所例示之實施例中，絕緣材料係藉由FCVD製程形成的二氧化矽。一旦形成絕緣材料，就可執行退火製程。在實施例中，形成絕緣材料，使得過量絕緣材料覆蓋奈米結構55。儘管絕緣材料被例示為單一層，但是一些實施例可利用多個層。例如，在一些實施例中，可首先沿著基板50、鰭66及奈米結構55之表面形成襯墊(未單獨地例示出)。此後，可在襯墊之上形成填充材料(諸如上文所討論的那些)。
然後向絕緣材料進行去除製程以去除奈米結構55之上的過量絕緣材料。在一些實施例中，可利用平坦化製程諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合等。平坦化製程使奈米結構55暴露，使得奈米結構55及絕緣材料之頂表面在平坦化製程完成之後係水平的。
然後使絕緣材料下陷以形成STI區域68。絕緣材料凹陷成使得區域50N及區域50P中之鰭66的上部部分從相鄰STI區域68之間突出。此外，STI區域68的頂表面可具有平坦表面(如圖所示)、凸形表面、凹形表面(諸如凹坑)或其組合。STI區域68的頂表面可藉由適當蝕刻形成為平坦的、凸形的及/或凹形的。STI區域68可使用可接受的蝕刻製程來下陷，該可接受的蝕刻製程諸如對絕緣材料的材料具有選擇性的一種蝕刻製程(例如，以比鰭66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。例如，可使用例如使用稀氫氟(dilute hydrofluoric；dHF)酸進行氧化物去除。
上文關於第2圖至第4圖描述之製程僅僅係可形成鰭66及奈米結構55的方式之一個示例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭66及/或奈米結構55。例如，介電質層可形成在基板50的頂表面之上，且可穿過該介電質層蝕刻溝槽以使下面的基板50暴露。磊晶結構可在溝槽中磊晶生長，且介電質層可被下陷成使得磊晶結構從介電質層突出以形成鰭66及/或奈米結構55。磊晶結構可包含上文討論的交替的半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構進行磊晶生長的一些實施例中，磊晶生長材料可在生長期間被原位摻雜，這可消除之前及/或隨後的植入，但是可將原位摻雜及植入摻雜一起使用。
另外，僅出於說明性目的，第一半導體層51(及所 得的奈米結構52)及第二半導體層53(及所得的奈米結構54)在本文中被例示和討論為在p型區域50P及n型區域50N中包含相同材料。這樣，在一些實施例中，第一半導體層51及第二半導體層53中的一者或兩者可以係不同材料，或者可以不同的順序形成在p型區域50P及n型區域50N中。
進一步在第4圖中，可在鰭66、奈米結構55及/或STI區68中形成適當的井(未單獨地例示)。在具有不同井類型之實施例中，可使用光阻劑或其他遮罩(未單獨地例示)來實現用於n型區域50N及p型區域50P之不同植入步驟。例如，光阻劑可在n型區域50N及p型區域50P中形成在鰭66及STI區域68之上。對光阻劑進行圖案化以使p型區域50P暴露。可藉由使用自旋塗技術來形成光阻劑，且可使用可接受的微影技術來對光阻劑進行圖案化。一旦光阻劑經圖案化，就在p型區域50P中執行n型雜質植入，且光阻劑可做為遮罩以實質上防止n型雜質經植入到n型區域50N中。n型雜質可以係植入到區域中的磷、砷、銻等，其濃度範圍為約1013原子/cm3至約1014原子/cm3。在植入之後，諸如藉由可接受的灰化製程來去除光阻劑。
在對p型區域50P進行植入之後或在這之前，光阻劑或其他遮罩(未單獨地例示)在p型區域50P及n型區域50N中形成在鰭66、奈米結構55和STI區域68之上。對光阻劑進行圖案化以使n型區域50N暴露。可藉由使用 自旋塗技術來形成光阻劑，且可使用可接受的微影技術來對光阻劑進行圖案化。一旦光阻劑經圖案化，就可在n型區域50N中執行p型雜質植入，且光阻劑可做為遮罩以基本上防止p型雜質經植入到p型區域50P中。p型雜質可以係植入到區域中的硼、氟化硼、銦等，其濃度範圍為約1013原子/cm3至約1014原子/cm3。在植入之後，可諸如藉由可接受的灰化製程來去除光阻劑。
在對n型區域50N及p型區域50P進行植入之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。在一些實施例中，鰭上的生長材料可在生長期間被原位摻雜，這可省略離子植入製程，雖然可將原位摻雜及植入摻雜一起使用。
在第5圖中，虛設介電質層70形成在鰭66及/或奈米結構55上。虛設介電質層70可以係例如二氧化矽、氮化矽、其組合等，且可根據可接受技術沉積或熱生長。虛設閘極層72形成在虛設介電質層70之上，且遮罩層74形成在虛設閘極層72之上。虛設閘極層72可沉積在虛設介電質層70之上且然後諸如藉由CMP經平坦化。遮罩層74可沉積在虛設閘極層72之上。虛設閘極層72可以係導電或非導電材料，且可選自包括以下的組：非晶矽、多晶矽(聚合矽)、多晶矽鍺(聚合SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺鍍沉積或用於沉積所選擇材料之其他技術來沉積虛設閘極層 72。虛設閘極層72可由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括例如氮化矽、氮氧化矽等。在該示例中，跨n型區域50N及p型區域50P形成單一虛設閘極層72及單一遮罩層74。應當注意，僅出於說明性目的，虛設介電質層70經示出僅覆蓋鰭66及奈米結構55。在一些實施例中，可沉積虛設介電質層70，使得虛設介電質層70覆蓋STI區域68，使得虛設介電質層70在虛設閘極層72與STI區域68之間延伸。
第6A圖至第18B圖例示了在製造實施例元件時的各種額外步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖、第15A和第18B圖例示了區域50N或區域50P中的特徵結構。在第6A圖及第6B圖中，可使用可接受的微影及蝕刻技術來圖案化遮罩層74(參見第5圖)以形成遮罩78。然後可將遮罩78的圖案轉印到虛設閘極層72及虛設介電質層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭66的各別通道區域。遮罩78的圖案可用於使虛設閘極76中之每一個與鄰近虛設閘極76物理性地分離。虛設閘極76所具有的長度方向也可基本上垂直於各別鰭66的長度方向。
在第7A圖及第7B圖中，第一間隔物層80及第二間隔物層82形成在分別於第6A圖及第6B圖中所示的結構之上。隨後將對第一間隔物層80及第二間隔物層82 進行圖案化以做為用於形成自對準源極/汲極區域的間隔物。在第7A圖及第7B圖中，第一間隔物層80形成在STI區域68的頂表面；鰭66、奈米結構55及遮罩78的頂表面及側壁；以及虛設閘極76及虛設閘極介電質71的側壁上。第二間隔物層82設置在第一間隔物層80之上。第一間隔物層80可使用技術(諸如熱氧化)由二氧化矽、氮化矽、氮氧化矽等形成，或者藉由CVD、ALD等沉積。第二間隔物層82可由所具有的蝕刻速率與第一間隔物層80的材料不同的材料(諸如二氧化矽、氮化矽、氮氧化矽等)形成，且可藉由CVD、ALD等沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可執行用於輕摻雜源極/輕摻雜汲極(lightly doped drain；LDD)區域(未單獨地例示)之植入。在具有不同元件類型之實施例中，類似於上文第4圖中討論的植入，遮罩(諸如光阻劑)可形成在n型區域50N之上，同時使p型區域50P暴露，且可將適當類型(例如，p型)雜質植入到p型區域50P中暴露的鰭66及奈米結構55中。然後可去除遮罩。隨後，遮罩(諸如光阻劑)可形成在p型區域50P之上，同時使n型區域50N暴露，且可將適當類型(例如，n型)雜質植入到n型區域50N中暴露的鰭66及奈米結構55中。然後可去除遮罩。n型雜質可以係先前討論的n型雜質中的任一種，且p型雜質可以係先前討論的p型雜質中的任一種。輕摻雜源極/汲極區域可具有約1x1015原子/cm3至約1x1019原子/cm3範圍內的雜質濃 度。退火可用於修復植入損壞並激活植入的雜質。
在第8A圖及第8B圖中，蝕刻第一間隔物層80及第二間隔物層82以形成第一間隔物81及第二間隔物83。如將在下文更詳細地討論，第一間隔物81及第二間隔物83做為自對準隨後形成之源極汲極區域，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。可使用合適的蝕刻製程(諸如等向性蝕刻製程(例如，濕蝕刻製程)、非等向性蝕刻製程(例如，乾蝕刻製程)等)來蝕刻第一間隔物層80及第二間隔物層82。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得第一間隔物層80可在對第二間隔物層82進行圖案化時做為蝕刻停止層，且使得第二間隔物層82可在對第一間隔物層80進行圖案化時做為遮罩。例如，可使用非等向性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80做為蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如第8A圖所示。此後，第二間隔物83做為遮罩，同時蝕刻第一間隔物層80的暴露部分，從而形成如第8A圖所示的第一間隔物81。
如第8A圖所示，第一間隔物81及第二間隔物83設置在鰭66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，可鄰近遮罩78、虛設閘極76及虛設閘極介電質71從第一間隔物層80之上去除第二間隔物層82，且第一間隔物81設置在遮罩78、虛設閘極76及虛設介電質層71的側壁上。在其他實施例中，第二間隔物層 82的一部分可鄰近遮罩78、虛設閘極76及虛設閘極介電質71保持在第一間隔物層80之上。
可注意，上文揭露一般描述了形成間隔物及LDD區域之製程。可使用其他製程及順序。例如，可利用更少或額外間隔物，可利用不同的步驟順序(例如，可對第一間隔物81進行圖案化，之後使第二間隔物層82沉積)，可形成並去除額外的間隔物等。此外，可使用不同的結構及步驟來形成n型元件及p型元件。
在第9A圖及第9B圖中，根據一些實施例，在鰭66、奈米結構55及基板50中形成第一凹陷86。隨後將在第一凹陷86中形成磊晶源極/汲極區域。第一凹陷86可延伸穿過第一奈米結構52及第二奈米結構54且進入基板50中。如第9A圖所示，STI區域68的頂表面可與第一凹陷86的底表面相齊。在各種實施例中，可蝕刻鰭66，使得第一凹陷86的底表面設置在STI區域68的頂表面下方；等。可藉由使用非等向性蝕刻製程(諸如RIE、NBE等)蝕刻鰭66、奈米結構55及基板50來形成第一凹陷86。在用於形成第一凹陷86的蝕刻製程期間，第一間隔物81、第二間隔物83及遮罩78遮蔽鰭66、奈米結構55及基板50之一部分。單一蝕刻製程或多蝕刻製程可用來蝕刻奈米結構55及/或鰭66之每個層。在第一凹陷86達到期望深度之後，可使用定時的蝕刻製程來使對第一凹陷86之蝕刻停止。
在第10A圖及第10B圖中，蝕刻由藉由第一凹陷 86暴露的第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64層之側壁的一部分，以在n型區域50N中形成側壁凹陷88，且蝕刻由藉由第一凹陷86暴露的第二半導體材料(例如，第二奈米結構54)形成的多層堆疊64層之側壁的一部分，以在p型區域50P中形成側壁凹陷88。儘管第一奈米結構52及第二奈米結構54的側壁在凹陷88中在第10B圖中被例示為筆直的，但是該等側壁可以係凹形的或凸形的。可使用等向性蝕刻製程(諸如濕蝕刻等)來蝕刻側壁。p型區域50P可使用遮罩(未示出)來保護，同時使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得與n型區域50N中的第一奈米結構52相比，第二奈米結構54及基板50保持相對未蝕刻。類似地，n型區域50N可使用遮罩(未示出)來保護，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得與p型區域50P中的第二奈米結構54相比，第一奈米結構52及基板50保持相對未蝕刻。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC之實施例中，可使用利用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4OH)等的乾蝕刻製程來蝕刻n型區域50N中第一奈米結構52的側壁，且可使用利用氟化氫、另一種基於氟的氣體等的乾蝕刻製程來蝕刻p型區域50P中第二奈米結構54的側壁。
在第11A圖至第11C圖中，第一內部間隔物 (inenr spacer)90形成在側壁凹陷88中。可藉由使內部間隔物層(未單獨地例示)沉積在第10A圖及第10B圖中所示的結構之上來形成第一內部間隔物90。第一內部間隔物90做為隨後形成之源極/汲極區域與閘極結構之間的隔離特徵結構。如將在下文更詳細地討論，源極/汲極區域將在凹陷86中形成，而n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54將用對應的閘極結構替換。
可藉由共形沉積製程(諸如CVD、ALD等)來沉積內部間隔物層。內部間隔物層可包含諸如氮化矽或氮氧化矽的材料，但是可利用任何合適的材料諸如k值小於約3.5的低介電常數(低k)材料。然後可非等向性地蝕刻內部間隔物層以形成第一內部間隔物90。儘管第一內部間隔物90的外部側壁被例示為與n型區域50N中的第二奈米結構54的側壁齊平且與p型區域50P中的第一奈米結構52的側壁齊平，但是第一內部間隔物90的外部側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從該等側壁凹陷。
此外，儘管第一內部間隔物90的外部側壁在第11B圖中被例示為筆直的，但是第一內部間隔物90的外部側壁可以係凹形的或凸形的。作為實例，第11C圖例示了第一奈米結構52的側壁係凹形的實施例，第一內部間隔物90的外部側壁係凹形的，且第一內部間隔物從n型區域50N中第二奈米結構54的側壁凹陷。而且例示了第二奈 米結構54的側壁係凹形的實施例，第一內部間隔物90的外部側壁係凹形的，且第一內部間隔物從p型區域50P中第一奈米結構52的側壁凹陷。可藉由非等向性蝕刻製程(諸如RIE、NBE等)來蝕刻內部間隔物層。第一內部間隔物90可用於藉由後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)來防止對隨後形成之源極/汲極區域(諸如下文參考第12A圖至第12C圖所討論的磊晶源極/汲極區域92)的損壞。
在第12A圖至第12C圖中，磊晶源極/汲極區域92形成在第一凹陷86中。在一些實施例中，源極/汲極區域92可在n型區域50N中第二奈米結構54及p型區域50P中第一奈米結構52上施加應力，從而提高性能。如第12B圖所示，磊晶源極/汲極區域92形成在第一凹陷86中，使得每個虛設閘極76設置在磊晶源極/汲極區域92的各別鄰近對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區域92與虛設閘極76分離，且第一內部間隔物90用於將磊晶源極/汲極區域92與奈米結構55分離適當的側向距離，使得磊晶源極/汲極區域92不會與所得奈米FET的隨後形成之閘極短路。
n型區域50N(例如，NMOS區域)中的磊晶源極/汲極區域92可藉由遮蔽p型區域50P(例如，PMOS區域)來形成。然後，磊晶源極/汲極區域92在n型區域50N中的第一凹陷86中磊晶生長。磊晶源極/汲極區域92可包括適合於n型奈米FET的任何可接受的材料。例如，如 果第二奈米結構54係矽，則磊晶源極/汲極區域92可包括在第二奈米結構54上施加張力應變的材料，諸如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。磊晶源極/汲極區域92可具有從奈米結構55的各別上表面升起的表面且可具有自然形成的平面(facet)。
p型區域50P(例如，PMOS區域)中的磊晶源極/汲極區域92可藉由遮蔽n型區域50N(例如，NMOS區域)來形成。然後，磊晶源極/汲極區域92在p型區域50P中的第一凹陷86中磊晶生長。磊晶源極/汲極區域92可包括適合於p型奈米FET的任何可接受的材料。例如，如果第一奈米結構52係矽鍺，則磊晶源極/汲極區域92可包含在第一奈米結構52上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區域92還可具有從多層堆疊64的各別表面升起的表面且可具有自然形成的平面。
類似於先前討論的用於形成輕摻雜源極/汲極區域，之後進行退火的製程，磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50可植入有摻雜劑以形成源極/汲極區域。源極/汲極區域可具有介於約1x1019原子/cm3與約1x1021原子/cm3之間的雜質濃度。用於源極/汲極區域的n型及/或p型雜質可以係先前討論的雜質中的任一種。在一些實施例中，可在生長期間原位摻雜磊晶源極/汲極區域92。
作為用於在n型區域50N及p型區域50P中形 成磊晶源極/汲極區域92的磊晶製程之結果，磊晶源極/汲極區域92的上表面具有平面，該等平面側向地向外擴展超過奈米結構55的側壁。在一些實施例中，此等平面致使相同NSFET之鄰近磊晶源極/汲極區域92合併，如第12A圖所示。在其他實施例中，如第12C圖所示，在磊晶製程完成之後，鄰近磊晶源極/汲極區域92保持分離。在第12A圖及第12C圖所示之實施例中，第一間隔物81可形成到STI區域68的頂表面，從而阻止磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55的側壁之一部分，從而進一步阻止磊晶生長。在一些其他實施例中，可調整用於形成第一間隔物81的間隔物蝕刻以去除間隔物材料，以便允許磊晶生長區域延伸到STI區域68的表面。
磊晶源極/汲極區域92可包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。任何數量的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中之每一個可由不同半導體材料形成且可被摻雜到不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包含三個半導體材料層之實施例中，可沉積第一半導體材料層92A，第二半導體材料層92B可沉積在 第一半導體材料層92A之上且第三半導體材料層92C可沉積在第二半導體材料層92B之上。
第12D圖例示了第一奈米結構52的側壁在n型區域50N中及第二奈米結構54的側壁在p型區域50P中係凹形之實施例，第一內部間隔物90的外部側壁係凹形的，且第一內部間隔物90分別從第二奈米結構54及第一奈米結構52的側壁凹陷。如第12D圖所示，磊晶源極/汲極區域92可形成為與第一內部間隔物90接觸，且可延伸經過n型區域50N中第二奈米結構54的側壁且經過p型區域50P中第一奈米結構52的側壁。
在第13A圖至第13C圖中，第一層間介電質(interlayer dielectric；ILD)96沉積在分別在第6A圖、第12B圖及第12A圖中所示之結構之上(第7A圖至第12D圖之製程不會改變第6A圖所示之剖面)。第一ILD 96可由介電質材料形成且可藉由任何合適的方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD；PECVD)或FCVD)來沉積。介電質材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽玻璃(undoped silicate glass；USG)等。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL)94設置在第一ILD 96與磊晶源極/汲極區域92， 遮罩78與第一隔離物81之間。CESL 94可包含介電質材料(諸如氮化矽、二氧化矽，氮氧化矽等)，其具有與上覆的第一ILD 96的材料不同的蝕刻速率。
在第14A圖至第14B圖中，可執行平坦化製程(諸如CMP)以使第一ILD 96的頂表面與虛設閘極76或遮罩78的頂表面相齊平。平坦化製程還可去除虛設閘極76上的遮罩78及第一間隔物81沿著遮罩78的側壁之部分。在平坦化製程之後，虛設閘極76、第一間隔物81及第一ILD 96的頂表面在製程變化內係水平的。因此，虛設閘極72的頂表面穿過第一ILD 96而暴露。在一些實施例中，可保持遮罩78，在這種情況下，平坦化製程使第一ILD 96的頂表面與遮罩78及第一間隔物81的頂表面相齊。
在第15A圖及第15B圖中，在一或多個蝕刻步驟中去除虛設閘極72及遮罩78(如果存在的話)，使得形成第二凹陷98。虛設閘極介電質71在第二凹陷98中的部分也被去除。在一些實施例中，虛設閘極72及虛設閘極介電質71藉由非等向性乾蝕刻製程去除。例如，蝕刻製程可包括使用一種或多種反應氣體的乾蝕刻製程，該一種或多種反應氣體以快於第一ILD 96或第一間隔物81的速率選擇性地蝕刻虛設閘極72。每個第二凹陷98使奈米結構55的一部分暴露及/或上覆該等部分，該等部分在隨後完成的奈米FET中做為通道區域。奈米結構55的做為通道區域的部分設置在磊晶源極/汲極區域92的相鄰對之間。在去除期間，當虛設閘極72被蝕刻偽時，虛設介電質層 71可用作蝕刻停止層。然後可在去除虛設閘極72之後去除虛設介電質層71。
在第16A圖及第16B圖中，可藉由在n型區域50N之上形成遮罩(未示出)且使用對第二奈米結構54的材料具有選擇性的蝕刻劑執行等向性蝕刻製程(諸如濕蝕刻等)來去除p型區域50P中的第二奈米結構54，而與第二奈米結構54相比，第一奈米結構52、基板50、STI區域68保持相對未蝕刻。在第二奈米結構54包括例如SiGe且第一奈米結構52包括例如Si或SiC之實施例中，可使用氟化氫、另一種基於氟(fluorine-based)的氣體等來去除p型區域50P中的第二奈米結構54。
在其他實施例中，可例如藉由去除n型區域50N及p型區域50P兩者中的第一奈米結構52，或者藉由去除n型區域50N及p型區域50P兩者中的第二奈米結構54同時形成n型區域50N及p型區域50P中的通道區域。在此類實施例中，n型NSFET及p型NSFET的通道區域可具有相同材料成分(諸如矽、矽鍺等)。第26A圖、第26B圖及第26C圖例示了由此類實施例產生的結構，其中p型區域50P及n型區域50N兩者中的通道區域由第二奈米結構54提供且包含例如矽。
在第17A圖至第22B圖中，根據一些實施例，形成閘極介電質層及閘極電極以用於替換第二凹陷98中的閘極。閘極電極包括在WFM層周圍的阻障層，該阻障層在閘極堆疊的某些區域中(例如，在奈米結構52/54之間) 使WFM層的各部分物理性地分離。因此，不管WFM層在閘極堆疊中之位置如何，該WFM層都可具有良好的厚度均勻性，且可有利地減小臨界電壓變化。此外，在一些實施例中，阻障層包含使用含氟前驅物所沉積的鎢，該含氟前驅物允許氟擴散到下面的閘極介電質中。已觀察到，將氟併入到閘極介電質中將可提高元件可靠性。
在n型區域50N及p型區域50P中形成閘極介電質可同時發生，使得每個區域中的閘極介電質由相同材料形成，且形成閘極電極可同時發生，使得每個區域中的閘極電極由相同材料形成。在一些實施例中，每個區域中的閘極介電質可藉由不同製程形成，使得閘極介電質可以係不同材料及/或具有不同數量的層，並且/或者每個區域中的閘極電極可藉由不同製程形成，使得閘極電極可以係不同材料及/或具有不同數量的層。當使用不同製程時，可使用各種遮蔽步驟來使適當的區域遮蔽且暴露。在以下描述中，n型區域50N的閘極電極及p型區域50P的閘極電極分開地形成。
第17A圖至第20B圖例示了在p型區域50P中形成閘極介電質100及閘極電極102，且n型區域50N可至少在p型區域50P中形成閘極電極102的同時被遮蔽(例如，如下文第18A圖至第20B圖所述)。
在第17A圖及第17B圖中，閘極介電質100共形地沉積在p型區域50P中的第二凹陷98中。閘極介電質100包含一或多個介電質層，諸如氧化物、金屬氧化物 等或它們的組合。例如，在一些實施例中，閘極介電質100可包含第一閘極介電質101(例如，包含二氧化矽等)及在第一閘極介電質101之上的第二閘極介電質103(例如，包含金屬氧化物等)。在一些實施例中，第二閘極介電質103包括高介電值(k值)介電質材料，且在此等實施例中，第二閘極介電質103可具有大於約7.0的k值且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合之金屬氧化物或矽酸鹽。在一些實施例中，第一閘極介電質101可稱為接面層，且第二閘極介電質103可稱為高k值閘極介電質。
閘極介電質100的結構在n型區域50N及p型區域50P中可以相同或不同。例如，可在p型區域50P中形成閘極介電質100的同時使n型區域50N遮蔽或暴露。在使n型區域50N暴露的實施例中，可在n型區域50N中同時形成閘極介電質100。閘極介電質100的形成方法可包括分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD等。
在第18A圖及第18B圖中，導電材料105共形地沉積在p型區域50P中的閘極介電質100上。在一些實施例中，導電材料105係p型WFM，其包含氮化鈦、氮化鉭、氮化鎢、氮化鉬等。導電材料105可藉由CVD、ALD、PECVD、PVD等沉積。導電材料105可在奈米結構52的表面上具有厚度T1，且厚度T1與奈米結構52中的鄰近奈米結構之間的距離D1之比率可在約0.05至約0.2的範圍內。已經觀察到，藉由使厚度T1與距離D1之 比率在該範圍內，可避免導電材料105之不期望的合併。例如，藉由將比率保持在上述範圍內，導電材料105可保持未合併。因此，內部區域50I中(例如，奈米結構52中的鄰近奈米結構之間)導電材料105的厚度可基本上等於內部區域50I之外的導電材料105的厚度。因此，可有利地減小所得元件的臨界電壓變化。例如，開口130在內部區域50I中保持在導電材料105的第一部分(例如，第一奈米結構52下表面上的部分)及導電材料105的第二部分(例如，第一奈米結構52上表面上的部分)之間。
在第19A圖、第19B圖及第19C圖中，阻障材料107共形地沉積在導電材料105上。在一些實施例中，阻障材料107包含鎢且藉由沉積製程109沉積。沉積製程109可以係ALD製程等。在一些實施例中，沉積製程109的製程溫度可在約250℃至約450℃的範圍內。已經觀察到，低於約250℃之沉積溫度可能導致不可接受的低沉積速率，從而不利地影響製造良率。還已經觀察到，高於450℃之沉積溫度可能導致製程設備損壞(例如，ALD沉積室損壞)。在一些實施例中，沉積製程109可以約0.5托至約20托之壓力下執行。已經觀察到，在該範圍之外(例如，小於約0.5托或大於約20托)之沉積壓力可能導致無法精確地控制沉積製程，從而不利地影響良率。
此外，沉積製程109可包括使一種或多種前驅物流入沉積室中，且一種或多種前驅物可包括含氟前驅物。例如，在沉積製程109期間，第一前驅物(例如，WF6等) 及第二前驅物(例如，SiH4等)可連續地流入處理室中。第一前驅物及第二前驅物可與晶片的暴露表面反應，從而形成多個單層體(monolayers)阻障材料107。在沉積製程109中，第一前驅物(例如，WF6等)的量與第二前驅物(例如，SiH4等)的量之比率可在約0.75至約1.25的範圍內。在沉積製程109中，可將第一前驅物及第二前驅物交替地提供到沉積室中。第一前驅物及第二前驅物可各自以約30sccm至約300sccm之速率流動，且各自在約0.5秒至約60秒之脈衝時間下流動。已經觀察到，藉由在沉積製程109期間使前驅物比率、流動速率及/或脈衝時間保持在上述範圍內，可在閘極介電質層100中實現期望的氟濃度。
在一些實施例中，沉積製程109可導致氟擴散到下面的閘極介電質100中。例如，第19C圖例示了在沉積製程109期間區域111之詳細視圖。藉由使用含氟前驅物，氟顆粒113擴散穿過阻障材料107及導電材料105進入閘極介電質100中。因此，氟可存在於導電材料105及閘極介電質100中。這也在第19E圖中示出，第19E圖例示了在執行沉積製程109之後沿著第19A圖及第19B圖的線115的能量色散X射線光譜(energy-dispersive X-ray spectroscopy；EDS)線掃描。如由第19E圖所示，氟存在於導電材料105及閘極介電質100中。
例如，作為沉積製程109之結果，第二閘極介電質層103中的氟濃度可在約0.5%至約10%的範圍內。已 經觀察到，使氟濃度在該範圍內具有優點，諸如提高元件可靠性。例如，當第二閘極介電質層103具有小於0.5%之氟濃度時，元件可靠性可能下降。作為另一個實例，當第二閘極介電質103具有大於10%之氟濃度時，第二閘極介電質103的電容等效厚度(capacitance equivalent thickness；CET)可能下降。藉由控制第一前驅物及第二前驅物的混合物(例如，在上述比率、流動速率及/或脈衝時間下)，可在閘極介電質100中之一或多個中實現期望的氟濃度。
阻障材料107可填充第一奈米結構52之間內部區域50I的剩餘部分(例如，填充開口130，參見第18A圖及第18B圖)。例如，阻障材料107可沉積在導電材料105上，直到其合併且接合在一起為止，且在一些實施例中，界面107I可藉由在區域50I中阻障材料107的第一部分107A(例如，第一阻障材料107A)接觸阻隔107的第二部分107B(例如，第二阻障材料107B)而形成。
第19D圖例示了根據一些實施例之在鄰近奈米結構52之間內部區域50I的詳細剖面圖。在所得結構中，內部區域50I中之材料堆疊可包括閘極介電質100的第一部分(例如，第一閘極介電質100A)、在閘極介電質100A之上的導電材料105的第一部分(例如，第一導電材料105A)、第一阻障材料107A、在第一阻障材料107A之上且與該第一阻障材料107A形成界面的第二阻障材料107B、在第二阻障材料107B之上的導電材料105的第 二部分(例如，第二導電材料105B)及在第二導電材料105B之上的閘極介電質100的第二部分(例如，第二閘極介電質100B)。第一閘極介電質100A包括接面層101A及高k值閘極介電質103A，且第二閘極介電質100B包括接面層101B及高k值閘極介電質103B。第一阻障材料107A及第二阻障材料107B在內部區域50I中使第一導電材料105A及第二導電材料105B物理性地分離，且可防止導電材料105合併。因此，區域50I中導電材料105的厚度可基本上等於區域50I之外的導電材料105的厚度(例如，在製程變化內)，且可減小臨界電壓變化。
在其他實施例中，阻障材料107可包括不同材料和/或使用不同製程沉積。例如，阻障材料107包含使用可以使用或可以不使用含氟前驅物的製程沉積之導電材料。
在第20A圖及第20B圖中，沉積閘極電極102的剩餘部分以填充第二凹陷98的剩餘部分。例如，黏合層117及填充金屬119可沉積在阻障材料107之上。所得閘極電極102經形成用於替換閘極，且可包含導電材料105、阻障材料107、黏合層117及填充金屬119。
在一些實施例中，黏合層117共形地沉積在p型區域50P中的阻障材料107上。在一些實施例中，黏合層117包括氮化鈦、氮化鉭等。黏合層117可藉由CVD、ALD、PECVD、PVD等沉積。黏合層117可替代地稱為膠層且例如提高阻障材料107與上覆的填充金屬119之間的黏合。
填充金屬119然後可沉積在黏合層117之上。在一些實施例中，填充金屬119包含鈷、釕、鋁、鎢、其組合等，該填充金屬119藉由CVD、ALD、PECVD、PVD等沉積。填充金屬119可具有與阻障材料107相同的材料成分。在此類實施例中，可使用與阻障材料107不同的製程來沉積填充金屬119。例如，填充金屬119可包含使用CVD製程沉積的鎢，且阻障材料107可包含使用ALD製程沉積的鎢。已經觀察到，CVD向填充金屬119提供改善的沉積速率，而ALD製程向阻障材料107提供改善的厚度控制，以用於在較小區中(例如，在內部區域50I中，參見第19A圖)進行精確沉積。在一些實施例中，用於使填充金屬119沉積之CVD製程可使用與ALD製程109相同的前驅物。例如，用於填充金屬119之CVD製程可包括在CVD製程室中施加第一前驅物(例如，WF6等)及第二前驅物(例如，SiH4等)。在一些實施例中，可在CVD製程期間同時施加第一前驅物及第二前驅物用於填充金屬119，而在ALD製程109期間交替地施加第一前驅物及第二前驅物。
在p型區域50P中，閘極介電質100、導電材料105、阻障材料107、黏合層117及填充金屬119可形成在第一奈米結構52的頂表面、側壁及底表面上。閘極介電質100、導電材料105、阻障材料107、黏合層117及填充金屬119也可沉積在第一ILD 96、CESL 94、第一間隔物81及STI區域68的頂表面上。在填充第二凹陷 98之後，可執行平坦化製程(諸如CMP)以去除閘極介電質100、導電材料105、阻障材料107、黏合層117及填充金屬119的過量部分，該過量部分在第一ILD 96的頂表面之上。閘極電極102及閘極介電質100材料的剩餘部分因此形成所得奈米FET的替換閘極結構。閘極電極102及閘極介電質100可統稱為「閘極結構」。
儘管第20A圖及第20B圖將閘極介電質100及閘極電極102例示為具有筆直側壁及正方形轉角，但是閘極介電質100及閘極電極102可具有不同形狀。例如，第21圖例示了根據另一個實施例之閘極介電質100及閘極電極102的剖面圖。在第21圖中，相似的參考標號指示如第20A圖及第20B圖使用相似製程形成的相似元件。然而，在第21圖中，由於奈米結構55具有圓形轉角，因而閘極介電質100及閘極電極102可同樣具有圓形轉角。
第22A圖及第22B圖例示了n型區域50N中的閘極堆疊。在n型區域50N中形成閘極堆疊可包括首先去除n型區域50N中的第一奈米結構52。可藉由在p型區域50P之上形成遮罩(未示出)且使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行等向性蝕刻製程(諸如濕蝕刻等)來去除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50及STI區域68保持相對未蝕刻。在第一奈米結構52A-52C包括例如SiGe且第二奈米結構54A-54C包括例如Si或SiC之實施例中，可使用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4OH)等來去除n型區域50N中的第一奈米結構52。
然後在n型區域50N中的第二奈米結構54之上及周圍形成閘極堆疊。閘極堆疊包括閘極介電質100及閘極電極127。在一些實施例中，n型區域50N及p型區域50P中的閘極介電質100可同時形成。此外，閘極電極127的至少一部分可在形成閘極電極102(參見第20A圖及第20B圖)之前或之後形成，且閘極電極127的至少一部分可在遮蔽p型區域50P時形成。這樣，閘極電極127可包含與閘極電極102不同的材料。例如，閘極電極127可包含導電層121、阻障層123及填充金屬125。導電層121可以係包含n型金屬(諸如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合等)的n型功函數金屬(work function metal；WFM)層。導電層121可藉由CVD、ALD、PECVD、PVD等沉積。阻障層123可包含氮化鈦、氮化鉭、碳化鎢、其組合等，且阻障層123可進一步用作黏合層。阻障層123可藉由CVD、ALD、PECVD、PVD等沉積。填充金屬125包含鈷、釕、鋁、鎢、其組合等，該填充金屬125藉由CVD、ALD、PECVD、PVD等沉積。填充金屬125可具有或可不具有相同的材料成分且可與填充金屬119同時沉積。
在填充第二凹陷98之後，可執行平坦化製程(諸如CMP)以去除閘極介電質100及閘極電極127的過量部分，該過量部分在第一ILD 96的頂表面之上。閘極電極 127及閘極介電質100材料的剩餘部分因此形成n型區域50N之所得奈米FET的替換閘極結構。可同時或單獨地執行用於去除p型區域50P中閘極電極102的過量材料且用於去除n型區域50N中閘極電極127的過量材料之CMP製程。
在第23A圖至第23C圖中，閘極結構(包括閘極介電質100、閘極電極102及閘極電極127)被下陷，使得在閘極結構之正上方及第一間隔物81的相對部分之間形成凹陷。包含一或多層介電質材料(諸如氮化矽、氮氧化矽等)之閘極遮罩104填充在凹陷中，之後進行平坦化製程以去除在第一ILD 96之上延伸的介電質材料的過量部分。隨後形成之閘極接觸(諸如上文關於第25B圖及第25C圖討論之閘極接觸114)穿透閘極遮罩104以接觸凹陷之閘極電極102的頂表面。
如第23A圖至第23C圖進一步所示，第二ILD 106沉積在第一ILD 96之上及閘極遮罩104之上。在一些實施例中，第二ILD 106係藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 106由介電質材料(諸如PSG、BSG、BPSG、USG等)形成，且可藉由任何合適方法(諸如CVD、PECVD等)來沉積。
在第24A圖至第24C圖中，蝕刻第二ILD 106、第一ILD 96、CESL 94及閘極遮罩104以形成第三凹陷108，從而使磊晶源極/汲極區域92及/或閘極結構的表面暴露。可藉由蝕刻使用非等向性蝕刻製程(諸如RIE、 NBE等)來形成第三凹陷108。在一些實施例中，第三凹陷108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程蝕刻穿過閘極遮罩104；且然後可使用第三蝕刻製程蝕刻穿過CESL 94。可在第二ILD 106之上形成並圖案化遮罩(諸如光阻劑)，以遮蔽來自第一蝕刻製程及第二蝕刻製程的第二ILD 106的一部分。在一些實施例中，蝕刻製程可過度蝕刻，且因此第三凹陷108延伸到磊晶源極/汲極區域92及/或閘極結構中，且第三凹陷108的底部可與磊晶源極/汲極區域92及/或閘極結構相齊(例如，在相同水平處或與基板具有相同距離)或低於磊晶源極/汲極區域92及/或閘極結構(例如，更靠近於基板)。儘管第24B圖將第三凹陷108例示為使磊晶源極/汲極區域92及閘極結構以相同剖面暴露，但是在各種實施例中，磊晶源極/汲極區域92及閘極結構可以不同剖面暴露，從而降低了隨後形成之接觸短路的風險。
在形成第三凹陷108之後，矽化物區域110形成在磊晶源極/汲極區域92之上。在一些實施例中，矽化物區域110藉由以下形成：首先使能夠與下面的磊晶源極/汲極區域92的半導體材料反應的金屬(未示出)(例如，矽、矽鍺、鍺)沉積來在磊晶源極/汲極區域92的暴露部分之上形成矽化物或鍺化物區域(諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或它們的合金)，然後執行熱退火製程以形成矽化物區域110。然後例如藉由蝕刻製程去除沉積金屬的未反應部分。儘管矽化物區域 110稱為矽化物區域，但是矽化物區域110也可以係鍺化物區域或矽鍺化物區域(例如，包含矽化物及鍺化物的區域)。在一些實施例中，矽化物區域110包含TiSi且具有在約2nm與約10nm範圍之間的厚度。
接著，在第25A圖至第25C圖中，接觸112和114(也可稱為接觸插塞)在第三凹陷108中形成。接觸112和114可各自包含一或多個層，諸如阻障層、擴散層及填充材料。例如，在一些實施例中，接觸112和114各自包括阻障層及導電材料且電耦合到下面的導電特徵結構(例如，在所例示之實施例中，極電極102、閘極電極127及/或矽化物區域110)。接觸114電耦合到閘極電極102和127且可稱為柵極接觸，並且接觸112電耦合到矽化物區域110且可稱為源極/汲極接觸。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以係銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行平坦化製程(諸如CMP)以從第二ILD 106的表面去除過量材料。
第26A圖至第26C圖例示了根據一些替代性實施例的元件的剖面圖。第26A圖例示了第1圖所示之參考剖面A-A’。第26B圖例示了第1圖所示之參考剖面B-B’。第26C圖例示了第1圖所示之參考剖面C-C’。在第26A圖至第26C圖中，相似的參考標號指示如第25A圖至第25C圖的結構藉由相似過程形成的相似元件。然而，在第26A圖至第26C圖中，n型區域50N及p型區域50P中的通道區域包含相同材料。例如，包含矽之第二奈米結構 54在p型區域50P中提供用於p型NSFET之通道區域且在n型區域50N中提供用於n型NSFET之通道區域。第26A圖至第26C圖的結構可例如藉由以下形成：同時從p型區域50P及n型區域50N兩者去除第一奈米結構52；使閘極介電質100及閘極電極102沉積在p型區域50P中的第二奈米結構54周圍；且使閘極介電質100及閘極電極102沉積在n型區域50N中的第一奈米結構54周圍。
各種實施例提供閘極堆疊，其包含相對薄的WFM層及在WFM層上的阻障層。阻障層在閘極堆疊的各個區中(例如，在奈米FET的相鄰奈米結構之間)物理性地分離WFM層的各部分。藉由使WFM層與阻障層分離，可有利地減少臨界電壓變化，從而提高元件可靠性及性能。此外，阻障層可用供應含氟前驅物的製程來沉積。在此類實施例中，來自前驅物之氟可擴散到電晶體的閘極介電質層中，從而提高元件性能。
在一些實施例中，一電晶體包括一第一奈米結構；一第二奈米結構，該第二奈米結構在該第一奈米結構之上；一第一高k值閘極介電質，圍繞該第一奈米結構；一第二高k值閘極介電質，圍繞該第二奈米結構；及一閘極電極，在該第一高k值閘極介電質及該第二高k值閘極介電質上。該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含：一第一p型功函數金屬；一阻障材料，在該第一p型功函數金屬上；及一第二p型功函數金屬，在該阻 障材料上，該阻障材料將該第一p型功函數金屬與該第二p型功函數金屬物理性地分離。選擇性地，在一些實施例中，該阻障材料包含鎢。選擇性地，在一些實施例中，該第一p型功函數金屬及該第二p型功函數金屬各自包含氮化鈦。選擇性地，在一些實施例中，該第一p型功函數金屬具有一第一厚度，該第一奈米結構與該第二奈米結構間隔開一第一距離，且該第一厚度除以該第一距離之一比值從0.05至0.2。選擇性地，在一些實施例中，該第一高k值閘極介電質包含氟。選擇性地，在一些實施例中，該第一高k值閘極介電質中之一氟濃度從0.5%至10%。選擇性地，在一些實施例中，該閘極電極更包含在該阻障材料之上的一黏合層，該黏合層不在該第一奈米結構與該第二奈米結構之間延伸。選擇性地，在一些實施例中，該黏合層具有與該第一p型功函數金屬相同的材料成分。
在一些實施例中，電晶體包含一第一奈米結構，在一半導體基板上；一第二奈米結構，在該第一奈米結構上；一閘極介電質，圍繞該第一奈米結構及該第二奈米結構；及一閘極電極，在該閘極介電質上，其中該閘極電極包含：一p型功函數金屬；一阻障材料，在該p型功函數金屬上，該阻障材料在該第一奈米結構與該第二奈米結構之間的一區域中將該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分物理性地分離；一黏合層，在該阻障材料上；及一填充金屬，在該黏合層上。選擇性地，在一些實施例中，該阻障材料包含一第一阻障材料及一第二阻障 材料，該第一阻障材料與該第二阻障材料形成一界面，該第一阻障材料及該第二阻障材料延伸到該第一奈米結構與該第二奈米結構之間的該區域中。選擇性地，在一些實施例中，該阻障材料包含鎢，且該p型功函數金屬包含氮化鈦。選擇性地，在一些實施例中，該p型功函數金屬的厚度除以該第一奈米結構和該第二奈米結構之間的一距離之一比值從0.05至0.2。選擇性地，在一些實施例中，該閘極介電質包含氟。選擇性地，在一些實施例中，該p型功函數金屬包含氟。選擇性地，在一些實施例中，該電晶體進一步包含在該閘極介電質下方的一接面層，該接面層圍繞該第一奈米結構及該第二奈米結構，且該閘極介電質包含一高k值材料。
在一些實施例中，一種形成電晶體的方法包含：沉積一閘極介電質在一第一奈米結構及一第二奈米結構周圍，該第一奈米結構設置在該第二奈米結構上；沉積一p型功函數金屬沉積在該閘極介電質上，其中在沉積該p型功函數金屬之後，一開口保持在該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分之間，該p型功函數金屬的該第一部分及該p型功函數金屬的該第二部分在該第一奈米結構與該第二奈米結構之間；及使用一原子層沉積(ALD)製程沉積一阻障材料在該p型功函數金屬上，其中該阻障材料填充該p型功函數金屬的該第一部分與該p型功函數金屬的該第二部分之間的該開口。選擇性地，在一些實施例中，該ALD製程包含使用一含氟前驅物來沉積 該阻障材料。選擇性地，在一些實施例中，該含氟前驅物係WF6。選擇性地，在一些實施例中，該ALD製程包含使該含氟前驅物以30標準立方釐米每分鐘至300標準立方釐米每分鐘之一速率流動。選擇性地，在一些實施例中，該ALD製程包含使該含氟前驅物以0.5秒至60秒的一脈衝時間流動。
前述概述了幾個實施例的特徵，使得具有本領域之通常知識者可以更好地理解本揭露的各方面。具有本領域之通常知識者應當理解，他們可以容易地將本揭露作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。具有本領域之通常知識者還應該理解，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。
50:基板
55:奈米結構
66:鰭
68:隔離區域
92:磊晶源極/汲極區域
100:閘極介電質
102:閘極電極

Claims (10)

  1. 一種電晶體，包含：一第一奈米結構；一第二奈米結構，該第二奈米結構在該第一奈米結構之上；一第一高k值閘極介電質，圍繞該第一奈米結構；一第二高k值閘極介電質，圍繞該第二奈米結構；及一閘極電極，在該第一高k值閘極介電質及該第二高k值閘極介電質上，其中該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含：一第一p型功函數金屬；一阻障材料，在該第一p型功函數金屬上；及一第二p型功函數金屬，在該阻障材料上，該阻障材料將該第一p型功函數金屬與該第二p型功函數金屬物理性地分離，該第一p型功函數金屬及該第二p型功函數金屬之間的空間被該阻障材料所填滿。
  2. 如請求項1所述之電晶體，其中該阻障材料包含鎢。
  3. 如請求項1所述之電晶體，其中該第一p型功函數金屬具有一第一厚度，該第一奈米結構與該第二奈米結構間隔開一第一距離，且該第一厚度除以該第一距離之一比值從0.05至0.2。
  4. 如請求項1所述之電晶體，其中該第一高k值閘極介電質包含氟。
  5. 如請求項1所述之電晶體，其中該閘極電極更包含在該阻障材料之上的一黏合層，該黏合層不在該第一奈米結構與該第二奈米結構之間延伸。
  6. 一種電晶體，包含：一第一奈米結構，在一半導體基板上；一第二奈米結構，在該第一奈米結構上；一閘極介電質，圍繞該第一奈米結構及該第二奈米結構；及一閘極電極，在該閘極介電質上，其中該閘極電極包含：一p型功函數金屬；一阻障材料，在該p型功函數金屬上，該阻障材料在該第一奈米結構與該第二奈米結構之間的一區域中將該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分物理性地分離；一黏合層，在該阻障材料上；及一填充金屬，在該黏合層上。
  7. 如請求項6所述之電晶體，其中該阻障材料包含一第一阻障材料及一第二阻障材料，該第一阻障材料 與該第二阻障材料形成一界面，該第一阻障材料及該第二阻障材料延伸到該第一奈米結構與該第二奈米結構之間的該區域中。
  8. 如請求項6所述之電晶體，其中該p型功函數金屬包含氟。
  9. 一種形成電晶體的方法，包含以下步驟：沉積一閘極介電質在一第一奈米結構及一第二奈米結構周圍，該第一奈米結構設置在該第二奈米結構上；沉積一p型功函數金屬沉積在該閘極介電質上，其中在沉積該p型功函數金屬之後，一開口保持在該p型功函數金屬的一第一部分與該p型功函數金屬的一第二部分之間，該p型功函數金屬的該第一部分及該p型功函數金屬的該第二部分在該第一奈米結構與該第二奈米結構之間；及使用一原子層沉積(ALD)製程沉積一阻障材料在該p型功函數金屬上，其中該阻障材料填充該p型功函數金屬的該第一部分與該p型功函數金屬的該第二部分之間的該開口。
  10. 如請求項9所述之方法，其中該ALD製程包含使用一含氟前驅物來沉積該阻障材料。
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