[go: up one dir, main page]

TWI785661B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI785661B
TWI785661B TW110123563A TW110123563A TWI785661B TW I785661 B TWI785661 B TW I785661B TW 110123563 A TW110123563 A TW 110123563A TW 110123563 A TW110123563 A TW 110123563A TW I785661 B TWI785661 B TW I785661B
Authority
TW
Taiwan
Prior art keywords
spacer
layer
source
region
fin
Prior art date
Application number
TW110123563A
Other languages
English (en)
Other versions
TW202203327A (zh
Inventor
謝明哲
黃偵晃
徐紹華
張正忠
李思屏
魏安祺
王祥保
陳嘉仁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202203327A publication Critical patent/TW202203327A/zh
Application granted granted Critical
Publication of TWI785661B publication Critical patent/TWI785661B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/675—Gate sidewall spacers
    • H10D64/679—Gate sidewall spacers comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10W20/075—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

在一實施例中，一種半導體裝置的形成方法，包括：於基板上方形成虛設閘極堆疊；於虛設閘極堆疊上方形成第一間隔層；氧化第一間隔層的表面以形成犧牲襯層；於犧牲襯層上方形成一或多個第二間隔層；於一或多個第二間隔層上方形成第三間隔層；於第三間隔層上方形成層間介電（inter-layer dielectric, ILD）層；蝕刻一或多個第二間隔層的至少一部分以形成氣隙，氣隙插在第三間隔層及第一間隔層之間；形成再填充層以填充氣隙的上部。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種具有空氣間隔物的半導體裝置及其形成方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子裝置。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並使用微影圖案化各種材料層以於其上形成電路組件與元件。
半導體工業藉由不斷減小最小部件尺寸來持續提高各種電子元件（例如，電晶體、二極管、電阻器、電容器等）的整合密度，允許了將更多的元件整合至給定區域中。
本發明實施例提供一種半導體裝置的形成方法，包括：形成虛設閘極堆疊於基板上方；形成第一間隔層於虛設閘極堆疊上方；氧化第一間隔層的表面，以形成犧牲襯層；形成一或多個第二間隔層於犧牲襯層上方；形成第三間隔層於一或多個第二間隔層上方；形成層間介電（inter-layer dielectric, ILD）層於第三間隔層上方；蝕刻一或多個第二間隔層的至少一部分以形成氣隙，氣隙插在第三間隔層及第一間隔層之間；及形成再填充層以填充氣隙的上部。
本發明實施例提供一種半導體裝置，包括：第一鰭片，突出於隔離區之上；閘極結構，設置於第一鰭片上方；源極/汲極區，位於第一鰭片上方且鄰近於閘極結構；層間介電質（interlayer dielectric, ILD），設置於源極/汲極區上方；第一間隔物，沿著閘極結構的側壁延伸，第一間隔物插在ILD及閘極結構之間；及氣隙，設置於第一間隔物上方，氣隙橫向地插在ILD及第一間隔物之間，氣隙垂直地插在源極/汲極區及隔離區之間。
本發明實施例提供一種半導體裝置，包括：淺溝槽隔離（shallow trench isolation, STI）區，插在第一鰭片及第二鰭片之間；第一閘極結構，設置於STI區、第一鰭片、及第二鰭片上方；第二閘極結構，設置於STI區、第一鰭片、及第二鰭片上方；源極/汲極區，設置於第一鰭片及第二鰭片上方，源極/汲極區插在第一閘極結構及第二閘極結構之間； 第一間隔物，沿著第一閘極結構的側壁、第二閘極結構的側壁、以及STI區的上表面；第二間隔物，沿著源極/汲極區的上表面；及氣隙，插在第一間隔物及第二間隔物之間，氣隙露出第二間隔物的下表面及源極/汲極區的下表面。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
現在以特定示例來描述實施例，特定示例包含包括電晶體的積體電路，上述電晶體例如為鰭式場效電晶體（Fin field-effect transistor, FinFET）裝置。 然而，實施例不限於本文提供的示例，並且可在各式各樣的應用中實現實施例。 如後文更詳細地討論的，可將間隔物形成為鄰近於FinFET裝置的閘極電極，以提供絕緣並改善裝置的性能。 可隨後將間隔物移除，從而用空氣間隔物（air spacers）或氣隙代替間隔物，以提供比沉積的材料層更好的絕緣性。
第1圖係根據一些實施例，以三維視圖示繪示出形成FinFET的中間階段的示例。鰭式場效電晶體包括位於基板50（例如，半導體基板）上的鰭片52。隔離區56設置於基板50中，並且鰭片52突出於相鄰的隔離區56上方及之間。儘管將隔離區56描述/繪示為與基板50分離，但是如本文所使用的，術語"基板"可僅指半導體基板或包括隔離區的半導體基板。 此外，儘管鰭片52被繪示與基板50為相同的單一連續材料，但是鰭片52及/或基板50可包括單一材料或複數個材料。在本文中，鰭片52指的是延伸於相鄰的隔離區56之間並突出於相鄰的隔離區56上方的部分。
虛設介電質66沿著側壁且位於鰭片52的頂表面上方，並且虛設閘極68及遮罩70位於虛設介電質66上方。總體而言，虛設介電質66、虛設閘極68、及遮罩70共同形成虛設閘極堆疊72。源極/汲極區96相對於虛設介電質66及虛設閘極68設置於鰭片52的兩側。第1圖進一步繪示出在隨後的圖中所使用的參考剖面。剖面A-A沿著虛設閘極68的縱軸並且在例如垂直於FinFET的源極/汲極區96之間的電流流動方向的方向上。剖面B-B平行於剖面A-A，並且延伸穿過FinFET的源極/汲極區。剖面C-C垂直於剖面A-A及B-B，並且沿著鰭片52的縱軸並且在例如FinFET的源極/汲極區96之間的電流流動的方向上。剖面D-D平行於剖面C-C，並且延伸穿過淺溝槽隔離（shallow trench isolation, STI）區並且垂直穿過FinFET之虛設閘極68的縱軸。為了清楚起見，後續附圖參考這些參考剖面。
本文討論的一些實施例是在使用閘極後製（gate-last）製程形成之FinFET的情境下討論的。 在其他實施例中，可使用閘極先製（gate-first）製程。 此外，一些實施例考慮了在平面裝置中使用的面向，例如平面FET、奈米結構（例如，奈米片、奈米線、全繞式閘極等）場效電晶體（nanostructure field effect transistors, NSFET）等。
第2圖至第24D圖係根據一些實施例，係在製造FinFET的中間階段的剖面圖。第2圖至第7圖及第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖繪示出第1圖中所示的參考剖面A-A，但差別在於繪示了複數個鰭片/FinFETs。第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖及第24B圖繪示出第1圖所示的參考剖面B-B，但差別在於繪示了複數個鰭片/FinFETs。第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C及第24C圖繪示出第1圖中所示的參考剖面C-C，但差別在於繪示了複數個鰭片/FinFETs。第8D圖、第9D圖、第10D圖、第11D圖、第12D圖、第13D圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖、第20D圖、第21D圖、第22D圖、第23D圖及第24D圖繪示出第1圖中的所示參考剖面D-D，但差別在於繪示了複數個鰭片/FinFETs。第21E圖及第24E圖分別繪示出第21B圖及第24B圖中所示的參考剖面E-E。
在第2圖中，提供了基板50。基板50可為半導體基板，例如塊體半導體、絕緣體上覆半導體基板（semiconductor-on-insulator substrate）等，其可被摻雜（例如，以p型或n型摻質）或未摻雜。 基板50可為晶片（wafer），例如矽晶片。 總體而言，SOI基板為在絕緣層上形成的半導體材料層。 絕緣層可例如為埋藏氧化物（buried oxide, BOX）層、氧化矽層等。 提供絕緣層於通常為矽或玻璃基板的基板上。也可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽、 鍺、化合物半導體、合金半導體、或其組合，上述化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，上述合金半導體包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，例如NMOS電晶體，例如n型FinFETs。p型區50P可用於形成p型裝置，例如PMOS電晶體，例如p型FinFET。n型區50N可與p型區50P實質上分離（如分隔器（divider）51所示），並且可設置任何數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）於n型區50N及p型區50P之間。
在第3圖中，鰭片52形成於基板50中。鰭片52為半導體條（strips）。在一些實施例中，可藉由在基板50中蝕刻溝槽而在基板50中形成鰭片52。 蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等、或其組合。蝕刻可為非等向性的。
可藉由任何合適的方法來圖案化鰭片。舉例而言，可使用一種或多種光學微影製程來圖案化鰭片52，光學微影製程包括雙重圖案化製程或多重圖案化製程。總體而言，雙重圖案化或多重圖案化製程結合了光學微影及自對準製程，從而允許創建例如間距小於使用單一直接光學微影製程所獲得的間距的圖案。舉例而言，在一實施例中，於基板上方形成犧牲層並使用光學微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊（alongside）形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物來圖案化鰭片。 在一些實施例中，遮罩（或其他層）可保留在鰭片52上。
在第4圖中，絕緣材料54形成於基板50上方並且於相鄰的鰭片52之間。絕緣材料54可為氧化物，例如氧化矽、氮化物等、或其組合，並且可藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如， CVD基（CVD-based）材料在遠端電漿系統中的沉積及後固化（post curing），以使其轉化為另一種材料，例如氧化物）等、或其組合。可使用藉由任何可接受的製程所形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由FCVD製程所形成的氧化矽。一旦形成絕緣材料，可進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可利用複數層。舉例而言，在一些實施例中，可首先沿著基板50及鰭片52的表面形成襯層（未繪示）。然後，可於襯層上方形成例如前文所述之填充材料。
在第5圖中，對絕緣材料54施加移除製程以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可使用例如化學機械拋光（chemical mechanical polish, CMP）的平坦化製程、回蝕刻製程、其組合等。 平坦化製程露出鰭片52，使得鰭片52及絕緣材料54的頂表面在平坦化製程完成後齊平。在遮罩保留於鰭片52上的實施例中，平坦化製程可露出遮罩或移除遮罩，使得在平坦化製程完成後，遮罩或鰭片52各自的頂表面與絕緣材料54的頂表面齊平。
在第6圖中，將絕緣材料54凹蝕以形成淺溝槽隔離（Shallow Trench Isolation, STI）區56。將絕緣材料54凹蝕以使得位於n型區50N及p型區50P中之鰭片52的上部從相鄰的STI區56之間突出。再者，STI區56的頂表面可具有如圖所示的平坦表面、凸表面、凹表面（例如碟狀）、或其組合。可藉由適當的蝕刻將STI區56的頂表面形成為平坦的、凸的、及/或凹的。可使用可接受的蝕刻製程來將STI區56凹蝕，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如，相較於蝕刻鰭片52之材料的速率，以更快的速率蝕刻絕緣材料54的材料）。舉例而言，可使用例如稀氫氟（dilute hydrofluoric, dHF）酸移除氧化物。
參照第2圖至第6圖所述的製程僅為如何形成鰭片52的一示例。 在一些實施例中，可藉由磊晶成長製程形成鰭片。 舉例而言，可於基板50的頂表面上方形成介電層，並且溝槽可蝕刻穿過介電層，以露出下方的基板50。可於溝槽中磊晶成長同質磊晶（homoepitaxial）結構，並且將介電層 凹蝕，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶（heteroepitaxial）結構可用於鰭片52。舉例而言，可將第5圖中的鰭片52凹蝕，並且可在凹蝕的鰭片52上方磊晶成長與鰭片52不同的材料。在此實施例中，鰭片52包括凹蝕的材料以及設置於凹蝕的材料上方的磊晶成長材料。在另一實施例中，可於基板50的頂表面上方形成介電層，並且可蝕刻穿過介電層的溝槽。然後，可使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可將介電層凹蝕，使得異質磊晶結構從介電層突出以形成鰭片52。在一些實施例中，將同質磊晶結構或異質磊晶結構磊晶成長，可在成長過程中原位摻雜磊晶成長的材料，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免先前及隨後的佈植。
更進一步，在n型區50N（例如，NMOS區）中磊晶成長與p型區50P（例如，PMOS區）中的材料不同的材料可能是有利的。在各個實施例中，鰭片52的上部可由例如下列材料所形成：矽鍺（Six Ge1-x ，其中x可在0至1的範圍內）、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於下列材料：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦、鎵砷化銦鋁、鎵銻、鋁銻、磷化鋁、磷化鎵等。
進一步在第6圖中，可於鰭片52及/或基板50中形成適當的井區（未繪示）。在一些實施例中，可於n型區50N中形成P井，並且可在p型區50P中形成N井。在一些實施例中，在n型區50N及p型區50P中皆形成P井或N井。
在具有不同井型的實施例中，可使用光阻及/或其他遮罩（未繪示）來實現用於n型區50N及p型區50P的不同佈植步驟。舉例而言，可在n型區50N中的鰭片52及STI區56上方形成光阻。將光阻圖案化，以露出基板50的p型區50P。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，在p型區50P中進行n型雜質（impurity）佈植，並且光阻可用作遮罩以實質上防止將n型雜質佈植進n型區50N中。n型雜質可為磷、砷、銻等，將其佈植於區域中濃度等於或小於1018 cm-3 ，例如介於約1016 cm-3 至約1018 cm-3 之間。佈植之後，例如藉由可接受的灰化製程來移除光阻。
在佈植p型區50P之後，在p型區50P中的鰭片52及STI區56上方形成光阻。將光阻圖案化以露出基板50的n型區50N。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，可在n型區50N中進行p型雜質佈植，並且光阻可用作遮罩以實質上防止將p型雜質佈植進p型區50P中。 p型雜質可為硼、氟化硼、銦等，將其佈植於區域中濃度等於或小於1018 cm-3 ，例如介於約1016 cm-3 至約1018 cm-3 之間。在佈植之後，可例如藉由可接受的灰化製程來移除光阻。
在佈植n型區50N及p型區50P之後，可進行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，可在成長期間將磊晶鰭片的成長材料原位摻雜，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免佈植。
在第7圖中，虛設介電層60形成於鰭片52上。虛設介電層60可例如為氧化矽、氮化矽、其組合等，並且可根據可接受的技術沉積或熱成長（thermally grown）虛設介電層60。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。可在虛設介電層60上方沉積虛設閘極層62，然後例如藉由CMP將其平坦化。遮罩層64可沉積在虛設閘極層62上方。虛設閘極層62可為導電材料或非導電材料，並且可選自包括下列材料的群組：非晶矽、多晶矽（polycrystalline-silicon, polysilicon）、多晶矽鍺（polycrystalline silicon-germanium, poly- SiGe ）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或用於沉積所選材料的其他技術來沉積虛設閘極層62。 虛設閘極層62可由其他材料所製成，這些材料對隔離區的蝕刻具有高蝕刻選擇性，上述隔離區例如STI區56及/或虛設介電層60。遮罩層64可包括一層或多層例如氮化矽、氮氧化矽等。在此示例中，橫跨（across）n型區50N及p型區50P形成單一虛設閘極層62及單一遮罩層64。應注意的是，僅用於說明性目的，繪示出虛設介電層60僅覆蓋鰭片52。 在一些實施例中，可沉積虛設介電層60，使得虛設介電層60覆蓋STI區56，延伸於STI區上方並且延伸於虛設閘極層62及STI區56之間。
第8A圖至第24D圖繪示出實施例裝置的製造期間的各種額外步驟。第8A圖至第24D圖繪示出n型區50N、p型區50P、或兩者中的部件（應注意的是為分開繪示）。舉例而言，第8A圖至第24D圖所示的結構皆可適用於n型區50N及p型區50P。在每個附圖的正文中描述了n型區50N及p型區50P的結構上的差異（如果有的話）。
在第8A圖至第8D圖中，可使用可接受的光學微影及蝕刻技術來將遮罩層64（參見第7圖）圖案化以形成遮罩70。 然後可將遮罩70的圖案轉移至虛設閘極層62以形成虛設閘極68。在一些實施例中，也可藉由可接受的蝕刻技術將遮罩70的圖案轉移至虛設介電層60以形成虛設介電質66。每個虛設閘極堆疊72包括虛設介電質66、虛設閘極68、及遮罩70。虛設閘極堆疊72覆蓋鰭片52各自的通道區。遮罩70的圖案可用於將每個虛設閘極堆疊72與相鄰的虛設閘極堆疊72實質上分離。虛設閘極堆疊72也可具有長度方向，實質上垂直於相應磊晶鰭片52的長度方向。
在第9A圖至第9D圖中，第一間隔層80形成於虛設閘極堆疊72、STI區56、及/或鰭片52的露出表面上。沉積可形成第一間隔層80。 可使用例如CVD、PVD、PECVD、ALD等、或任何合適的製程由例如下列材料來形成第一間隔層80：氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）、其任意組合等。 可將第一間隔層80形成為約1nm至約10nm之間的厚度。
在第10A圖至第10D圖中，犧牲襯層81形成於第一間隔層80上。在一些實施例中，犧牲襯層81藉由氧化第一間隔層80的上表面而形成，其因此將第一間隔層80的上表面轉化成犧牲襯層81。可藉由CVD 、PECVD、PVD、ALD等、或任何合適的製程來形成犧牲襯層81，其中將前驅物流送於第一間隔層80上方，以沉積氧化物層並氧化上表面，上述前驅物例如O2 、Ar、He、矽烷（Si-N-C-H）等。前驅物可以約1 slm至約6 slm之間的流速供應。可在約200℃至約400℃之間的溫度及約1 Torr至約3 Torr之間的壓力下進行製程。然而，可利用任何合適的參數。所得之犧牲襯層81具有與第一間隔層80的高蝕刻選擇性。舉例而言，在第一間隔層80包括氮化矽（silicon nitride, SiN ）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）的實施例中，犧牲襯層81可包括二氧化矽（silicon dioxide, SiO2 ）。儘管未具體繪示，但是在一些實施例中，在製程期間，可於犧牲襯層81上方形成例如氧化矽的薄層。在那些情況下，可藉由濕式等向性蝕刻或乾式蝕刻來移除位於犧牲襯層81上方的薄層，上述濕式等向性蝕刻使用氟化氫（hydrogen fluoride, HF）、水，上述乾式蝕刻使用HF、NH3 等、其任意組合、或任何合適的蝕刻劑。在蝕刻之後，犧牲襯層81沿著第一間隔層80的剩餘部分的上表面被保留。犧牲襯層81可具有介於約2nm至約5nm之間的厚度。此外，在轉換第一間隔層80的上表面之後，第一間隔層80可具有介於約1nm至約10nm之間的厚度。
在形成第一間隔層80及犧牲襯層81之後，可進行用於輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未明確繪示出）的佈植。在具有不同裝置類型的實施例中，類似於前文在第6圖中討論的佈植，可在n型區50N上方形成遮罩，露出p型區50P，且可將適當類型（例如，p型）的雜質佈植進p型區50P中露出的鰭片52中，上述遮罩例如光阻。然後可移除遮罩。n型雜質可為前文討論的任何n型雜質，並且p型雜質可為前文討論的任何p型雜質。 輕摻雜的源極/汲極區可具有約1015 cm-3 至約1019 cm-3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第11A圖至第11D圖中，第二間隔層86是藉由沿著虛設閘極堆疊72的側壁於犧牲襯層81上方保形沉積絕緣材料而形成的。第二間隔層86的絕緣材料可例如為下列材料：氮化矽（silicon nitride, SiN ）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON ）、氮碳化矽（silicon carbonitride, SiCN ）、氮碳氧化矽（silicon oxycarbonitride, SiOCN ）、其任意組合等。可藉由CVD、PVD、PECVD、ALD等、或任何合適的製程來形成第二間隔層86。在一些實施例中，第二間隔層86包括前述之含氧物質中的至少一種，例如SiOCN 。第二間隔層86可具有介於約1nm至約10nm的範圍內的厚度。可將第二間隔層86形成為具有與犧牲襯層81相似的蝕刻選擇性，並且具有與第一間隔層80以及隨後形成之上方層相似的高蝕刻選擇性。舉例而言，在第一間隔層80包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽(silicon oxycarbonitride, SiOCN）並且犧牲襯層81包括二氧化矽（silicon dioxide, SiO2 ）的實施例中，第二間隔層86可包括氮化矽（silicon nitride, SiN）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽(silicon oxycarbonitride, SiOCN）。如後文詳細討論的，第二間隔層86及犧牲襯層81將被選擇性地蝕刻以形成空氣間隔物（air spacers）。
應注意的是，前文揭露內容總體上描述了形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，儘管未具體繪示出，但是可利用更少或額外的間隔物，可利用不同順序的步驟（例如，可在形成第二間隔層86之前非等向性蝕刻第一間隔層80及犧牲襯層81），可形成及移除間隔物，及/或類似製程及順序。再者，可使用不同的結構及步驟來形成n型及p型裝置。舉例而言，可在形成第二間隔層86之前，形成用於n型裝置的LDD區，可在形成第二間隔層86之後，形成用於p型裝置的LDD區。
第12A圖至第12D圖至第14A圖至第14D圖繪示出在p型區50P及n型區50N中的源極/汲極區的形成。 應注意的是，可在遮蔽第二區（未具體繪示）時首先僅於p型區50P或n型區50N上進行所述的製程。之後，移除遮罩，並且在第一區上方形成另一個遮罩（也未具體繪示）。 此時，可在露出的第二區上進行所述的製程。 也應注意的是，製程的各個面向在p型區50P及n型區50N之間可相同或不同。
在第12A圖至第12D圖中，第三間隔層90形成於第二間隔層86、STI區56、及鰭片52的露出部分上方。第三間隔層90控制隨後形成之源極/汲極區以及閘極電極之間的間隔。p型第三間隔層90可形成於p型區50P中，並且藉由在其他區中形成層時遮蔽各區，而可同時或分開地形成n型第三間隔層90於n型區50N中。第三間隔層90可由相同或不同的材料以及以相同或不同的厚度來形成。第三間隔層90也可分別地形成在相同區（例如，p型區50P或n型區50N）的多個半導體裝置。舉例而言，第三間隔層90可包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）等、或其任意組合，並且可藉由CVD、PVD、PECVD、ALD等、或任何合適的製程來形成第三間隔層90。 在隨後的製程步驟中，氧氣可擴散進第三間隔層90中並使其氧化（或進一步氧化）。第三間隔層90（例如，氮氧化矽）可具有與犧牲襯層及/或第二間隔層86相同或相似的蝕刻選擇性。在一些實施例中，在隨後的步驟中，可以一種方式氧化或化學改變第三間隔層90，使第三間隔層90具有與犧牲襯層81、及第二間隔層86相同或接近的蝕刻選擇性。舉例而言，在實施例中，其中第一間隔層80層包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）； 犧牲襯層81包括二氧化矽（silicon dioxide, SiO2 ）； 第二間隔層86包括氮化矽（silicon nitride, SiN）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON ）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；第三間隔層90可包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）。
在第13A圖至第13D圖中，可進行蝕刻製程以在虛設閘極堆疊72的側面上的鰭片52中形成凹陷94。可使用非等向性蝕刻製程來形成凹陷94，上述非等向性蝕刻製程例如反應離子蝕刻（reactive-ion etching, RIE）、中性束蝕刻（neutral beam etching, NBE）等、或任何合適的製程。如第13B圖及第13C圖所示，可藉由蝕刻製程移除位於鰭片52之部分上方的第一間隔層80、犧牲襯層81、第二間隔層86、及第三間隔層90的部分。此外，如第13B圖及第13D圖所示，可藉由蝕刻製程移除位於STI區56的部分上方的第一間隔層80、犧牲襯層81、第二間隔層86、及第三間隔層90的其他部分。
在第14A圖至第14D圖中，在鰭片52的凹陷94中形成磊晶源極/汲極區96。 在鰭片52中形成磊晶源極/汲極區96，使得每個虛設閘極堆疊72設置於各自相鄰的磊晶源極/汲極區對96之間。在一些實施例中，磊晶源極/汲極區96可延伸進鰭片52中，並且也可穿過鰭片52。在一些實施例中，藉由控制源極/汲極區96及隨後形成之閘極電極之間的距離，第三間隔層90用於控制短通道效應（short channel effects）、FinFET的閾值電壓（threshold voltage）及其他性能特徵。可選擇磊晶源極/汲極區96的材料以在各個通道區中施加應力，從而改善性能。
如前文所述，可遮蔽基板的一些區域（未具體繪示），而可在未遮蔽區上進行上述步驟中的一個或多個（例如，第12A圖至第14D圖）。此後，可移除那些遮罩，並且可將新的遮罩（也未具體繪示）設置於基板的其他區上方，並且可對未遮蔽區重複上述步驟中的一個或多個，從而允許不同的構造及/或材料以用於不同的電晶體，例如p型電晶體及n型電晶體。
p型區50P中的磊晶源極/汲極區96可包括任何可接受的材料，例如適用於p型FinFET的材料。舉例而言，如果鰭片52為矽，則p型區50P中的磊晶源極/汲極區96可包括在通道區中施加壓縮應力（compressive strain）的材料，例如矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區96可具有從鰭片52的相應表面凸起的表面並且可具有晶面（facets）。
n型區50N中的磊晶源極/汲極區96可包括任何可接受的材料，例如適用於n型FinFET的材料。例如，如果鰭片52為矽，則n型區50N中的磊晶源極/汲極區96可包括在通道區中施加拉伸應變（tensile strain）的材料，例如矽、碳化矽、磷化矽等。 n型區50N中的磊晶源極/汲極區96可具有從鰭片52的相應表面凸起的表面並且可具有晶面。
可用與前文討論用於形成輕摻雜源極/汲極區的製程相似的摻質來佈植磊晶源極/汲極區96及/或鰭片52，隨後進行退火。源極/汲極區可具有介於約1019 cm-3 至約1021 cm-3 之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為前文討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區96。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區96的磊晶製程的結果，磊晶源極/汲極區96的上表面具有橫向擴展向外超過鰭片52側壁的晶面。在一些實施例中，這些晶面導致相同FinFET的鄰近源極/汲極區96如第14B圖所示地合併。在其他實施例中，在磊晶製程完成之後，鄰近的源極/汲極區96保持分離。
在形成磊晶源極/汲極區96之後，可進行清潔製程。 在一些實施例中，清潔製程可移除第三間隔層90的露出部分，例如從虛設閘極堆疊72的上方及周圍。應注意的是，第三間隔層90的其他部分可保留在露出較少的位置中，例如：如第14B圖所示位於磊晶源極/汲極區96下方的部分、以及如第14D圖所示夾在磊晶源極/汲極區96及虛設閘極堆疊72之間的部分（或者具體而言，沿著虛設閘極堆疊72之側壁延伸的第二間隔層86、犧牲襯層81、及第一間隔層80的部分）。在其他實施例中，在清潔製程中可不將第三間隔層90移除，因此第三間隔層90可保留在源極/汲極區96下方。
在第15A圖至第15D圖中，第四間隔層98形成於源極/汲極區96及虛設閘極堆疊72上方。第四間隔層98可用作接觸蝕刻停止層，例如當形成接觸插塞的開口時。可藉由將絕緣材料保形沉積來形成第四間隔層98。第四間隔層98的絕緣材料可為氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）、其任意組合等。第四間隔層98可由相較於一些上方層表現出高蝕刻選擇性的材料所形成，從而允許形成穿過上方層的開口的蝕刻製程被有效地停止。
此外，第四間隔層98可由相較於一些下方層表現出高蝕刻選擇性的材料所形成，上述下方層例如犧牲襯層81、第二間隔層86、及第三間隔層90。 如後文更詳細地討論的，可移除犧牲襯層81、第二間隔層86、及第三間隔層90，從而產生具有較低介電常數的氣隙。如此，第一間隔層80及第四間隔層98可由相較於犧牲襯層81、第二間隔層86、及第三間隔層90的材料具有低蝕刻速率的材料所形成，從而允許將犧牲襯層81、第二間隔層86、及第三間隔層90移除，而僅少量或不蝕刻第一間隔層80及第四間隔層98。
舉例而言，在第一間隔層80包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）的實施例中；犧牲襯層81包括二氧化矽（silicon dioxide, SiO2 ）；第二間隔層86包括氮化矽（silicon nitride, SiN ）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON ）、氮碳化矽（silicon carbonitride, SiCN ）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN ）； 第三間隔層90包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；第四間隔層98可包括氮化矽（silicon nitride, SiN ）、氮碳化矽（silicon carbonitride, SiCN ）、氮碳氧化矽（silicon oxycarbonitride, SiOCN ）。可藉由CVD、PVD、PECVD、ALD等、或任何合適的製程來形成第四間隔層98。第四間隔層98可具有介於約1nm至約10nm之間的厚度。
在第16A圖至第16D圖中，將第一層間介電質（interlayer dielectric, ILD）100沉積於虛設閘極堆疊72、STI區56、及源極/汲極區96上方。第一ILD 100可由介電材料所形成，並且可藉由任何合適的方法沉積，例如CVD、電漿增強CVD（plasma-enhanced CVD, PECVD）、或FCVD。介電材料可包括磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass, USG）等。可藉由使用任何可接受的方法形成其他絕緣材料。
再者，可進行例如CMP的平坦化製程，以使第一ILD 100的頂表面與虛設閘極堆疊72的頂表面齊平。平坦化製程可移除虛設閘極68上的遮罩70、沿著遮罩70的第一間隔層80、犧牲襯層81、第二間隔層86、及第四間隔層98的部分（以及第三間隔層90，如果部分保留在虛設閘極堆疊72的上方以及周圍）。在平坦化製程之後，虛設閘極68、第一間隔層80、犧牲襯層81、第二間隔層86、及第四間隔層98的頂表面為齊平的。因此，穿過第一ILD 100露出虛設閘極68的頂表面。在一些未具體繪示出的實施例中，可保留遮罩70，在這種情況下，平坦化製程使第一ILD 100的頂表面與遮罩70齊平。
在第17A圖至第17D圖中，在（多個）蝕刻步驟中移除了虛設閘極68及遮罩70（如果有遮罩的話），從而形成了凹陷102。如第17A圖至第17D圖所示，也可移除位於凹陷102中的虛設介電質66的部分。在一些實施例中，僅將虛設閘極68移除，並且保留虛設介電質66並且由凹陷102露出虛設介電質66。在一些實施例中，將虛設介電質66從晶粒的第一區（例如，核心邏輯(core logic)區）中的凹陷102移除，並保留在晶粒的第二區（例如，輸入/輸出區）中的凹陷102中。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極68。舉例而言，蝕刻製程可包括使用（多種）反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極68，而僅少量或不蝕刻第一ILD 100或第一間隔層80、犧牲襯層81、第二間隔層86、及第四間隔層98。每個凹陷102露出及/或覆蓋相應的鰭片52的通道區。將每個通道區設置於相鄰之磊晶源極/汲極區96對(pairs)之間。在移除期間，當蝕刻虛設閘極68時，可將虛設介電質66用作蝕刻停止層。然後，在移除虛設閘極68之後，藉由適當的蝕刻製程可以可選地移除虛設介電質66。
在第18A圖至第18D圖中，形成閘極介電層106及閘極電極108以用於替換閘極（replacement gates）112。閘極介電層106可包括一層或多層沉積於凹陷102中的層，例如沉積於鰭片52之頂表面及側壁上及第一間隔層80的側壁上。閘極介電層106也可形成在第一ILD 100的頂表面上。在一些實施例中，閘極介電層106包括一或多個介電層，例如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例而言，在一些實施例中，閘極介電層106包括藉由熱氧化或化學氧化所形成之氧化矽的界面層104（分開繪示）及上方的高k介電材料，上述高k介電材料例如下列材料；金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合。閘極介電層106可包括具有大於約7.0之k值的介電層。閘極介電層106的形成方法可包括分子束沉積（Molecular-Beam Deposition, MBD）、ALD、PECVD等。在虛設介電質66的一部分保留於凹陷102中的實施例中，閘極介電層106（例如界面氧化物層104）包括虛設介電質66的材料（例如，SiO2 ）。
閘極電極108分別沉積於閘極介電層106上方，並填充凹陷102的其餘部分。 閘極電極108可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或複數層。舉例而言，儘管繪示出單層閘極電極108，但是閘極電極108可包括任意數量的襯層、任意數量的功函數調整層、及填充材料（均未具體繪示）。在填充凹陷102之後，可進行例如CMP的平坦化製程以移除閘極介電層106的多餘部分及閘極電極108的材料，這些多餘部分位於第一ILD 100的頂表面上方。閘極電極108及閘極介電層106的材料的剩餘部分因此形成所得之FinFET的替換閘極112。 閘極電極108及閘極介電層106可統稱為"閘極堆疊"。 閘極堆疊可進一步沿著鰭片52之通道區的側壁延伸。
可同時形成位於n型區50N及p型區50P中的閘極介電層106，使得各區中的閘極介電層106是由相同的材料所形成，並且可同時形成閘極電極108，使得各區中的閘極電極108是由相同的材料所形成。在一些實施例中，可藉由不同的製程來形成各區中的閘極介電層106，使得閘極介電層106可為不同的材料/厚度，及/或可藉由不同的製程來形成各區中的閘極電極108，使得閘極電極108可為不同的材料/厚度。使用不同的製程時，可使用各種遮蔽步驟來遮蔽及露出適當的區域。
在第19A圖至第19D圖中，可切割閘極電極108以形成用於不同鰭片52或鰭片群組52的不同閘極電極108。舉例而言，可將閘極電極108的部分遮蔽，並且可蝕刻露出區，例如非等向性蝕刻。然後可在切割區中形成第一再填充層116。 第一再填充層116可包括一層或多層介電材料，包括氮化矽（silicon nitride, SiN）等、或其任意組合。在第一再填充層116的沉積期間，上部區可能如圖所示被夾止（pinch off）並形成接縫（seam ）117。
在第20A圖至第20D圖中，將第一ILD層100凹蝕，並在第一ILD層100及閘極電極108上方形成蓋層118。蓋層118在隨後的蝕刻步驟中用於保護第一ILD層100。舉例而言，如後文更詳細地討論，蓋層118在蝕刻犧牲襯層81、第二間隔層86、及第三間隔層90的同時保護第一ILD層100。如此，需要選擇蓋層118的材料，上述材料相較於犧牲襯層81、第二間隔層86、及第三間隔層90的蝕刻速率具有低蝕刻速率，從而允許移除犧牲襯層81、第二間隔層86、及第三間隔層90，而僅少量或不蝕刻蓋層118。舉例而言，在第一間隔層80包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）的實施例中；犧牲襯層81包括二氧化矽（silicon dioxide, SiO2 ）； 第二間隔層86包括氮化矽（silicon nitride, SiN）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON ）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；第三間隔層90包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；第四間隔層98包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；蓋層118可包括碳氧化矽（silicon oxycarbide, SiOC）、氮碳化矽（silicon carbonitride, SiCN ）、或氮化矽（silicon nitride, SiN）。可藉由CVD、PVD、ALD、PECVD等、或任何合適的製程來形成蓋層118。進行平坦化製程（例如，CMP）以移除蓋層118位於閘極電極108上方的部分。
在第21A圖至第21E圖中，藉由蝕刻第二間隔層86及犧牲襯層81來形成空氣間隔物（或氣隙）120。此外，也可蝕刻第三間隔層90的部分或整體。附圖繪示出對犧牲襯層81、第二間隔層86、及第三間隔層90之整體的完全蝕刻。然而，如後文更詳細地描述的，係根據一些實施例，可在達到完全完成之前停止蝕刻（未具體繪示）。作為提醒，第21C圖繪示出第1圖中的C-C剖面，並且也標記於第21A圖中。此外，第21D圖繪示出第1圖中的D-D剖面，並且也標記於第21B圖中。再者，第21E圖繪示出E-E剖面，其未標記於第1圖中但標記於第21B圖中。簡要地參照第21E圖，儘管將磊晶源極/汲極區96繪示為具有實質上平坦並且平行於STI區56及/或第一間隔層80之上表面的下緣（lower edge），但是磊晶源極/汲極區96的下緣可替代地具有凸狀的U形（convex U-shape），以使中心部比外部更靠近下方的STI區56。
形成空氣間隔物120的蝕刻可為等向性蝕刻，並且可包括任何合適的濕式或乾式蝕刻劑。舉例而言，在第一間隔層80包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）的實施例中； 犧牲襯層81包括二氧化矽（silicon dioxide, SiO2 ）； 第二間隔層86包括氮化矽（silicon nitride, SiN）、二氧化矽（silicon dioxide, SiO2 ）、氮氧化矽（silicon oxynitride, SiON ）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）；第三間隔層90包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）； 第四間隔層98包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）； 及蓋層118包括碳氧化矽（silicon oxycarbide, SiOC）、氮碳化矽（silicon carbonitride, SiCN）、或氮化矽（silicon nitride, SiN）。使用HF、H2 O（ g ） 的乾式蝕刻製程可用於選擇性地蝕刻犧牲襯層81、第二間隔層86、及第三間隔層90，而僅少量蝕刻或不蝕刻第一間隔層80、第四間隔層98、及蓋層118。因此，在濕式蝕刻之後保留了第一間隔層80及第四間隔層98。儘管未具體繪示，但是可在這樣的濕式蝕刻製程期間蝕刻一或多個閘極介電層106部分（例如，例如氧化鉿的氧化物）。
如圖所示，空氣間隔物120可沿著鄰近於替換閘極112並且位於源極/汲極區96下方及之間的第一間隔層80延伸。如第21C圖至第21E圖所示，空氣間隔物120的一部分在每個剖面中（從第一間隔層80的上表面量測）的各種深度D1 、D2 、及D3 處可具有（在橫向方向上量測的）厚度T1 、T2 、及T3 。 舉例而言，深度D1 可介於約15nm至約50nm之間，深度D2 可介於約20nm至約60nm之間，且深度D3 可介於約60nm至約120nm之間。此外，厚度T1 可介於約1nm至約4nm之間，厚度T2 可介於約2nm至約8nm之間，並且厚度T3 可介於約15nm至約30nm之間。如第21B圖所示，空氣間隔物可具有（從磊晶源極/汲極區96的外部的下方到第一間隔層80量測的）深度D4 ，深度D4 介於約10nm至約40nm之間。如第21E圖所示，並且如前文所述，磊晶源極/汲極區96的下緣可為實質上平坦的或具有凸狀的U形，使得空氣間隔物120也可具有（從磊晶源極/汲極區96的中心部的下方到第一間隔層80量測的）深度D5 ，深度D5 介於約5nm至約40nm之間。
在一些實施例中，同時蝕刻位於n型區50N及位於p型區50P中的FinFET裝置。相較於僅有蝕刻第二間隔層86，第二間隔層86及犧牲襯層81的組合為蝕刻提供了更大的總厚度及組成。更大的總厚度及組成有利於以多種方式形成空氣間隔物120的製程。第二間隔層86可形成為較小的厚度，這減小了第二間隔層86在隨後的製程步驟期間可能對相鄰或附近的層產生的影響。舉例而言，更大的總厚度及組成為蝕刻劑提供更多的空間以沿著第一間隔層80及替換閘極112刻達第二間隔物86及犧牲襯層81的下部，因而增加了兩區（例如，n型區50N及p型區50P）的蝕刻速率及良率。舉例而言，相較於僅有第二間隔層86的蝕刻速率，第二間隔層86及犧牲襯層81的蝕刻速率快約100%至約200%之間。
此外，儘管由於一些層的厚度、組成、以及其他處理製程的差異，第二間隔層86及犧牲襯層81相較於在n型區中的速率蝕刻，在p型區50P中可能不會以完全相同的速率來蝕刻，但更大的總厚度及相應增加的蝕刻速率減小了差異。如前文所述，p型區50P中的第二間隔層86可摻雜硼，而n型區50N中的第二間隔層86可摻雜磷。相較於第二間隔層86的硼摻雜區，蝕刻劑（例如，氟化氫及水）可更有效地蝕刻第二間隔層86的磷摻雜區。由於在區域中的一或多個差異，在p型區50P中形成空氣間隔物120的蝕刻速率可能比在n型區50N中形成空氣間隔物120的蝕刻速率慢一些。然而，用於蝕刻之更大的蝕刻總厚度減小了p型區50P及n型區50N之間的蝕刻速率之間的差異，亦即N-P負載（N-P loading）。 舉例而言，當p型區50P中的空氣間隔物120達到約65nm的深度時，n型區50N中的空氣間隔物120可能已經進一步蝕刻了約17nm。 此外，當p型區50P中的空氣間隔物120達到約88nm的深度（或幾乎等於替換閘極112的整個高度，例如至第一間隔層80的深度）時，n型區50N中的空氣間隔物120可能已經進一步蝕刻了約1nm。
再者，在形成空氣間隔物120時增加的蝕刻速率減少了對其他露出部件所不期望的蝕刻，上述其他露出部件例如閘極介電層106及/或閘極電極108。舉例而言，如上所述，相較於作為較少蝕刻時間的結果，僅有蝕刻第二間隔層86，而可能會損失一或多個閘極介電層106，當蝕刻第二間隔層86及犧牲襯層81時，一或多個閘極介電層106（例如，高k介電層）的損失可能減少約5%以下或減少約10%以下。
在第22A圖至第22D圖中，將第二再填充層124沉積於閘極電極108上方、蓋層118上方、及沉積進空氣間隔物120的上部中。如圖所示，第二再填充層124聚集於空氣間隔物120的上部中，而並未沉積於空氣間隔物120的整個其他部分中。第二再填充層124可包括氮化矽（silicon nitride, SiN）、氮碳化矽（silicon carbonitride, SiCN）、或氮碳氧化矽（silicon oxycarbonitride, SiOCN）等、或其任意組合。可藉由CVD、PVD、ALD、PECVD等、或任何合適的製程來形成第二再填充層124。在沉積第二再填充層124之後，可進行例如CMP的平坦化製程以移除第二再填充層124以及蓋層118的多餘部分。第二再填充層124的部分保留於空氣間隔物120的上部，並用於封蓋（cap）空氣間隔物120，以防止或減少其他非氣態材料在隨後的製程步驟中進入空氣間隔物120中。第二再填充層124可具有約5nm至約20nm之間的範圍內的厚度。
儘管未具體繪示，但是可在替換閘極112（例如，閘極介電層106及閘極電極108）上方形成閘極遮罩，並且可將閘極遮罩設置於第一間隔層80的兩側部分之間。在一些實施例中，形成閘極遮罩包括將替換閘極凹蝕，使得於替換閘極112的上方及第一間隔層80的兩側部分之間直接形成凹陷。將包括一或多層介電材料的閘極遮罩填充於凹陷中，隨後進行平坦化製程以移除延伸於第一ILD 100上方之介電材料的多餘部分，上述介電材料例如氮化矽、氮氧化矽等。
在第23A圖至第23D圖中，第二ILD 130沉積於第一 ILD 100上方。在一些實施例中，第二ILD 130是藉由流動式CVD方法所形成的流動式膜（flowable film）。在一些實施例中，第二ILD 130是由例如PSG、BSG、BPSG、USG等的介電材料所形成，並且可藉由例如CVD及PECVD之任何合適的方法來沉積。隨後形成的閘極接觸件134（第24A圖至第24E圖）穿過第二ILD 130以接觸閘極電極108的頂表面。 在一些實施例中，將接觸蝕刻停止層（contact etch stop layer, CESL）（未具體繪示）設置於第二ILD 130及替換閘極112以及第一ILD100之間。CESL可包括例如下列的介電材料：氮化矽、氧化矽、氮氧化矽等，上述介電材料具有相較於上方第二ILD之材料較低的蝕刻速率。
在第24A圖至第24E圖中，係根據一些實施例，穿過第二ILD 130形成閘極接觸件134，並且穿過第二ILD 130及第一ILD 100形成源極/汲極觸件136。如前文所述，附圖繪示出犧牲襯層81、第二間隔層86、及第三間隔層90之整體的完整蝕刻。 然而，根據一些實施例，可在達到完全完成之前停止蝕刻（未具體繪示）。第24C圖繪示出第1圖的C-C剖面，並且也標記於第24A圖中。此外，第24D圖繪示出第1圖的D-D剖面，並且也標記於第24B圖中。再者，第24E圖繪示出E-E剖面，未標記於第1圖中，但標記於第24B圖中。
分別穿過第一ILD 100及第二ILD 130以及第四間隔層98形成源極/汲極接觸件136的開口。穿過第二ILD 130形成閘極接觸件134的開口。使用可接受的光學微影及蝕刻技術來形成開口。在開口中形成例如擴散阻擋層、黏著層等的襯層（未繪示）以及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行例如CMP的平坦化製程以從第二ILD 130的表面移除多餘的材料。剩餘的襯層及導電材料在開口中形成源極/汲極接觸件136及閘極接觸件134。 可進行退火製程以在磊晶源極/汲極區96及源極/汲極接觸件136之間的界面處形成矽化物。源極/汲極接觸件136物理及電性耦合至磊晶源極/汲極區96，並且閘極接觸件134物理及電性耦合至閘極電極108。源極/汲極接觸件136及閘極接觸件134可在不同的製程中形成，或者可在相同的製程中形成。儘管繪示為以相同的剖面形成，但是應理解的是，源極/汲極接觸件136及閘極接觸件134可各自形成為不同的剖面，這可避免接觸件的短路。
如圖所示，由於第二再填充層124填充了空氣間隔物120的上部，因此空氣間隔物120可沿著鄰近於替換閘極112以及位於磊晶源極/汲極區96下方及之間的第一間隔層80以一些不同的尺寸延伸。如第24C圖至第24E圖所示，可從第二再填充層124的底表面測量在各種深度D1 '、D2 '、及D3 '之空氣間隔物120的部分，而在深度D4 及D5 處的空氣間隔物120可不受第二再填充層124的影響。 此外，厚度T1 、T2 、及T3 可不受第二再填充層124的影響。舉例而言，深度D1 '可介於約5nm至約30nm之間，深度D2 '可介於約10nm至約40nm之間，並且深度D3 '可介於約40nm至約80nm之間。
所揭露的FinFET實施例也可應用於奈米結構裝置，例如奈米結構（例如，奈米片，奈米線，全繞式閘極等）場效電晶體（nanostructure field effect transistors, NSFET）。 在NSFET的實施例中，由藉由將通道層及犧牲層之交替疊層圖案化而形成的奈米結構來代替鰭片。利用類似於上述實施例的方式來形成虛設閘極堆疊及源極/汲極區。在移除虛設閘極堆疊之後，可在通道區中部分或全部移除犧牲層。以類似於上述實施例的方式形成替換閘極結構，替換閘極結構可部分或完全填充藉由移除犧牲層而留下的開口，並且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以與上述實施例類似的方式來形成ILD以及至替換閘極結構及源極/汲極區的接觸件。可如美國專利申請公開號2016/0365414中所揭露的來形成奈米結構裝置，且其整體內容通過引用方式併入本揭露。
在一實施例中，一種半導體裝置的形成方法，包括：形成虛設閘極堆疊於基板上方；形成第一間隔層於虛設閘極堆疊上方；氧化第一間隔層的表面，以形成犧牲襯層；形成一或多個第二間隔層於犧牲襯層上方；形成第三間隔層於一或多個第二間隔層上方；形成層間介電（inter-layer dielectric, ILD）層於第三間隔層上方；蝕刻一或多個第二間隔層的至少一部分以形成氣隙，氣隙插在第三間隔層及第一間隔層之間；及形成再填充層以填充氣隙的上部。在一實施例中，蝕刻包括蝕刻犧牲襯層的至少一部分。在一實施例中，一或多個第二間隔層及犧牲襯層分別包括氧化物。在一實施例中，蝕刻一或多個第二間隔層包括蝕刻一或多個第二間隔層的整體。在一實施例中，半導體裝置的形成方法在形成一或多個第二間隔層之後，磊晶成長源極/汲極區於鄰近於虛設閘極堆疊的基板中，其中形成第三間隔層包括形成第三間隔層於源極/汲極區上方。在一實施例中，氣隙沿著源極/汲極區的下表面延伸。 在一實施例中，氣隙沿著源極/汲極區的兩側側壁延伸。在一實施例中，半導體裝置的形成方法更包括在蝕刻步驟之前，形成蓋層於ILD層上方；及在蝕刻步驟之後，進行平坦化以移除蓋層。
在另一實施例中，一種半導體結構，包括；第一鰭片，突出於隔離區之上；閘極結構，設置於第一鰭片上方；源極/汲極區，位於第一鰭片上方且鄰近於閘極結構；層間介電質（interlayer dielectric, ILD），設置於源極/汲極區上方；第一間隔物，沿著閘極結構的側壁延伸，第一間隔物插在ILD及閘極結構之間；及氣隙，設置於第一間隔物上方，氣隙橫向地插在ILD及第一間隔物之間，氣隙垂直地插在源極/汲極區及隔離區之間。在一施例中，第一間隔物接觸第一鰭片的上表面、隔離區的上表面、及閘極結構的側壁。在一實施例中，半導體結構更包括第二間隔物，第二間隔物接觸隔離區的上表面及ILD的底表面。在一實施例中，氣隙接觸源極/汲極區的下表面及第二間隔物的下表面，其中第二間隔物接觸源極/汲極區的上表面。在一實施例中，半導體結構更包括絕緣材料，直接插在第一間隔物及第二間隔物之間，其中氣隙是由第一間隔物、第二間隔物、源極/汲極區、及絕緣材料所界定。在一實施例中，氣隙的一部分直接插在第一間隔物及源極/汲極區之間。
在又一實施例中，半導體結構，包括：淺溝槽隔離（shallow trench isolation, STI）區，插在第一鰭片及第二鰭片之間；第一閘極結構，設置於STI區、第一鰭片、及第二鰭片上方；第二閘極結構，設置於STI區、第一鰭片、及第二鰭片上方；源極/汲極區，設置於第一鰭片及第二鰭片上方，源極/汲極區插在第一閘極結構及第二閘極結構之間；第一間隔物，沿著第一閘極結構的側壁、第二閘極結構的側壁、以及STI區的上表面；第二間隔物，沿著源極/汲極區的上表面；及氣隙，插在第一間隔物及第二間隔物之間，氣隙露出第二間隔物的下表面及源極/汲極區的下表面。在一實施例中，氣隙延伸於源極/汲極區及第一閘極結構之間。在一實施例中，氣隙延伸於源極/汲極區及第二閘極結構之間。在一實施例中，第一間隔物將氣隙及STI隔開。在一實施例中，氣隙在第一間隔物及第二間隔物之間具有第一寬度，其中氣隙在第一間隔物及源極/汲極區之間具有第二寬度，其中第一寬度小於第二寬度。 在一實施例中，半導體結構更包括再填充材料，位於氣隙上方並且插在第一間隔物及第二間隔物之間，再填充材料的上表面與第一間隔物的上表面齊平。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不悖離本發明之精神及範圍下，做各式各樣的改變、取代及替代。
50:基板 50N:n型區 50P:p型區 51:分隔器 52:鰭片 54:絕緣材料 56:淺溝槽隔離區 60:介電層 62:虛設閘極層 64:遮罩層 66:虛設介電層 68:虛設閘極 70:遮罩 72:虛設閘極堆疊 80:第一間隔層 81:犧牲襯層 86:第二間隔層 90:第三間隔層 94:凹陷 96:磊晶源極/汲極區 98:第四間隔層 100:第一ILD 102:凹陷 104:界面層 106:閘極介電層 108:閘極電極 112:替換閘極 116:第一再填充層 117:接縫 118:蓋層 120:空氣間隔物 124:第二再填充層 130:第二ILD 134:閘極接觸件 136:源極/汲極觸件 D1:深度 D2:深度 D3:深度 D4:深度 D5:深度 T1:厚度 T2:厚度 T3:厚度 A-A:剖面 B-B:剖面 C-C:剖面 D-D:剖面 E-E:剖面
本揭露的各面向從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件並未按照比例繪製且僅用於說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。 第1圖係根據一些實施例，繪示出鰭式場效電晶體（Fin field-effect transistor, FinFET）的示例在中間階段的三維視圖示。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第 12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第14C圖、第14D圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖、第16B圖、第16C圖、第16D圖、第17A圖、第17B圖、第17C圖、第17D圖、第18A圖、第18B圖、第 18C圖、第18D圖、第19A圖、第19B圖、第19C圖、第19D圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第21D圖、第21E圖、第22A圖、第22B圖、第22C圖、第22D圖、第23A圖、第23B圖、第23C圖、第23D圖、第24A圖、第24B圖、第24C圖、第24D圖及第24E圖係根據一些實施例，係在FinFETs的製造期間中間階段的剖面圖。
56:淺溝槽隔離區
80:第一間隔層
112:替換閘極
120:空氣間隔物
124:第二再填充層

Claims (10)

  1. 一種半導體裝置的形成方法，包括：形成一虛設閘極堆疊於一基板上方；形成一第一間隔層於該虛設閘極堆疊上方；氧化該第一間隔層的一表面，以形成一犧牲襯層；形成一或多個第二間隔層於該犧牲襯層上方；形成一第三間隔層於該一或多個第二間隔層上方；形成一層間介電(inter-layer dielectric,ILD)層於該第三間隔層上方；蝕刻該一或多個第二間隔層的至少一部分以形成一氣隙，該氣隙插在該第三間隔層及該第一間隔層之間；及形成一再填充層以填充該氣隙的一上部。
  2. 如請求項1所述之半導體裝置的形成方法，其中蝕刻包括蝕刻該犧牲襯層的至少一部分，蝕刻該一或多個第二間隔層包括蝕刻該一或多個第二間隔層的整體，且其中該一或多個第二間隔層及該犧牲襯層分別包括氧化物。
  3. 如請求項1所述之半導體裝置的形成方法，更包括在形成該一或多個第二間隔層之後，磊晶成長一源極/汲極區於鄰近於該虛設閘極堆疊的該基板中，其中形成該第三間隔層包括形成該第三間隔層於該源極/汲極區上方，其中該氣隙沿著該源極/汲極區的一下表面延伸並沿著該源極/汲極區的兩側側壁延伸。
  4. 如請求項1至3中任一項所述之半導體裝置的形成方法，更包括： 在該蝕刻步驟之前，形成一蓋層於該ILD層上方；及在該蝕刻步驟之後，進行平坦化以移除該蓋層。
  5. 一種半導體裝置，包括：一第一鰭片，突出於一隔離區之上；一閘極結構，設置於該第一鰭片上方；一源極/汲極區，位於該第一鰭片上方且鄰近於該閘極結構；一層間介電質(interlayer dielectric,ILD)，設置於該源極/汲極區上方；一第一間隔物，沿著該閘極結構的側壁延伸，該第一間隔物插在該ILD及該閘極結構之間；一第二間隔物，沿著該源極/汲極區的一上表面；及一氣隙，設置於該第一間隔物上方，該氣隙橫向地插在該ILD及該第一間隔物之間，該氣隙垂直地插在該源極/汲極區及該隔離區之間。
  6. 如請求項5所述之半導體裝置，其中該第一間隔物接觸該第一鰭片的一上表面、該隔離區的一上表面、及該閘極結構的側壁，且該第二間隔物接觸該隔離區的該上表面及該ILD的一底表面。
  7. 如請求項6所述之半導體裝置，該半導體裝置更包括一絕緣材料，直接插在該第一間隔物及該第二間隔物之間，其中該氣隙接觸該源極/汲極區的一下表面及該第二間隔物的一下表面，且該氣隙是由該第一間隔物、該第二間隔物、該源極/汲極區、及該絕緣材料所界定，其中該氣隙的一部分直接插在該第一間隔物及該源極/汲極區之間，且其中該第二間隔物接觸該源極/汲極區的一上表面。
  8. 一種半導體裝置，包括： 一淺溝槽隔離(shallow trench isolation,STI)區，插在一第一鰭片及一第二鰭片之間；一第一閘極結構，設置於該STI區、該第一鰭片、及該第二鰭片上方；一第二閘極結構，設置於該STI區、該第一鰭片、及該第二鰭片上方；一源極/汲極區，設置於該第一鰭片及該第二鰭片上方，該源極/汲極區插在該第一閘極結構及該第二閘極結構之間；一第一間隔物，沿著該第一閘極結構的側壁、該第二閘極結構的側壁、以及該STI區的一上表面；一第二間隔物，沿著該源極/汲極區的一上表面；及一氣隙，插在該第一間隔物及該第二間隔物之間，該氣隙露出該第二間隔物的一下表面及該源極/汲極區的一下表面。
  9. 如請求項8所述之半導體裝置，其中該氣隙延伸於該源極/汲極區及該第一閘極結構之間，且該氣隙延伸於該源極/汲極區及該第二閘極結構之間，其中該第一間隔物將該氣隙及該STI隔開。
  10. 如請求項8至9中任一項所述之半導體裝置，其中該氣隙在該第一間隔物及該第二間隔物之間具有一第一寬度，其中該氣隙在該第一間隔物及該源極/汲極區之間具有一第二寬度，其中該第一寬度小於該第二寬度。
TW110123563A 2020-06-30 2021-06-28 半導體裝置及其形成方法 TWI785661B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,577 2020-06-30
US16/917,577 US11349014B2 (en) 2020-06-30 2020-06-30 Air spacer and method of forming same

Publications (2)

Publication Number Publication Date
TW202203327A TW202203327A (zh) 2022-01-16
TWI785661B true TWI785661B (zh) 2022-12-01

Family

ID=78243261

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123563A TWI785661B (zh) 2020-06-30 2021-06-28 半導體裝置及其形成方法

Country Status (3)

Country Link
US (4) US11349014B2 (zh)
CN (1) CN113594092B (zh)
TW (1) TWI785661B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230013679A (ko) * 2021-07-16 2023-01-27 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20240381636A1 (en) * 2023-05-12 2024-11-14 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US12538547B2 (en) * 2023-05-31 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fin jog structure and methods of making same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160315081A1 (en) * 2015-04-21 2016-10-27 Miseon PARK Semiconductor device having fin active regions and method of fabricating the same
US10395988B1 (en) * 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
US20190334008A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
TW202013518A (zh) * 2018-09-28 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置的製作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929453B1 (ko) * 2012-03-27 2018-12-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9911824B2 (en) * 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
US10026824B1 (en) 2017-01-18 2018-07-17 Globalfoundries Inc. Air-gap gate sidewall spacer and method
US9984936B1 (en) * 2017-07-17 2018-05-29 Globalfoundries Inc. Methods of forming an isolated nano-sheet transistor device and the resulting device
US10510860B2 (en) * 2017-08-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10680084B2 (en) * 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10355100B1 (en) * 2018-05-17 2019-07-16 Sandisk Technologies Llc Field effect transistors having different stress control liners and method of making the same
US11024550B2 (en) * 2018-08-16 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160315081A1 (en) * 2015-04-21 2016-10-27 Miseon PARK Semiconductor device having fin active regions and method of fabricating the same
US10395988B1 (en) * 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
US20190334008A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
TW202013518A (zh) * 2018-09-28 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置的製作方法

Also Published As

Publication number Publication date
US11652155B2 (en) 2023-05-16
CN113594092B (zh) 2024-06-11
CN113594092A (zh) 2021-11-02
US20230253479A1 (en) 2023-08-10
US12107149B2 (en) 2024-10-01
US20210408266A1 (en) 2021-12-30
TW202203327A (zh) 2022-01-16
US20220285530A1 (en) 2022-09-08
US11349014B2 (en) 2022-05-31
US20240379820A1 (en) 2024-11-14

Similar Documents

Publication Publication Date Title
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
CN113284850B (zh) 半导体器件和形成半导体器件的方法
TWI828962B (zh) 半導體裝置及其形成方法
TWI882052B (zh) 半導體裝置及其製造方法
CN112086514A (zh) 半导体装置
TWI875963B (zh) 半導體裝置及其製造方法
KR102516635B1 (ko) 반도체 디바이스 및 방법
TWI878727B (zh) 半導體裝置及其製造方法
US12107149B2 (en) Air spacer and method of forming same
TWI873436B (zh) 半導體裝置及製造半導體裝置的方法
TWI807706B (zh) 半導體裝置及其製造方法
US20220359066A1 (en) Semiconductor Device and Method
CN112397452A (zh) 半导体装置
TWI808733B (zh) 半導體裝置及其形成方法
KR102588493B1 (ko) 반도체 디바이스 및 제조 방법
TWI865137B (zh) 半導體裝置的形成方法
TW202230611A (zh) 半導體裝置及其形成方法
TW202101599A (zh) 半導體裝置之形成方法
TWI821698B (zh) 半導體元件及其製造方法
TW202425101A (zh) 半導體裝置及其形成方法
CN114551578A (zh) 半导体装置和其形成方法
CN113571473B (zh) 间隙填充结构及其制造方法
TW202341287A (zh) 半導體裝置及其製造方法
TW202335105A (zh) 半導體裝置及其製造方法