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TWI829000B - 半導體裝置及其形成方法 - Google Patents

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TWI829000B
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黃才育
陳翰德
張惠政
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，提供一種半導體裝置，包括：第一半導體條帶，位於基底之上，其中上述第一半導體條帶包括第一通道區域；第二半導體條帶，位於上述基底之上，其中上述第二半導體條帶包括第二通道區域；介電條帶，設置於上述第一半導體條帶與上述第二半導體條帶之間，其中上述介電條帶的寬度沿著延伸遠離上述基底的第一方向而減小，上述介電條帶包括空隙；以及閘極結構，沿著上述第一通道區域域、沿著上述第二通道區域域並且沿著上述介電條帶的頂表面及複數個側壁延伸。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於具有虛置鰭片的半導體裝置及其形成方法。
半導體裝置使用於各種電子應用中，例如，個人電腦、行動電話、數位相機及其他電子設備。半導體裝置通常藉由以下方式而製造，包括在半導體基底上依序沉積絕緣或介電層、導電層及半導體層，並且使用微影製程將上述各材料層圖案化，藉以在此半導體基底上形成電路組件及元件。
半導體產業藉由不斷降低最小部件尺寸以持續提高各種電子組件(例如，電晶體、二極體、電阻、電容等)的積體密度，這允許將更多的部件集積到特定區域中。
在本發明實施例的一實施形態中，提供一種半導體裝置。此半導體裝置包括：第一半導體鰭片，從基底延伸；第二半導體鰭片，從上述基底延伸；介電鰭片，設置在上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述介電鰭片包括空隙；以及隔離區域，設置在上述介電鰭片與上述基底之間，其中上述隔離區域沿著上述介電鰭片的複數個側壁、上述第一半導體鰭片的複數個側壁及上述第二半導體鰭片的複數個側壁延伸。
在本發明實施例的另一實施形態中，提供一種半導體裝置。此半導體裝置包括：第一半導體條帶，位於基底之上，其中上述第一半導體條帶包括第一通道區域；第二半導體條帶，位於上述基底之上，其中上述第二半導體條帶包括第二通道區域；介電條帶，設置於上述第一半導體條帶與上述第二半導體條帶之間，其中上述介電條帶的寬度沿著延伸遠離上述基底的第一方向而減小，上述介電條帶包括空隙；以及閘極結構，沿著上述第一通道區域、沿著上述第二通道區域並且沿著上述介電條帶的頂表面及複數個側壁延伸。
在本發明實施例的又一實施形態中，提供一種半導體裝置的形成方法。此半導體裝置的形成方法包括：形成第一半導體鰭片及第二半導體鰭片，其中上述第一半導體鰭片及上述第二半導體鰭片皆沿著第一方向延伸遠離基底；形成絕緣材料於上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述絕緣材料具有凹口，其中上述凹口的寬度沿著上述第一方向而減小；沉積第一介電層於上述凹口中，以形成空隙，其中上述空隙包括上述凹口的未被上述第一介電層填充的部分；以及將上述絕緣材料凹陷化，以形成介電鰭片於上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述介電鰭片包括上述空隙及上述第一介電層的位於上述凹口中的複數個留下來的部分，其中上述第一介電層的上述留下來的部分圍繞上述空隙。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例中的不同部件。組件與配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，當以下敘述中提及第一部件形成於第二部件之上或上方，可能包含上述第一部件與上述第二部件直接接觸的實施例，也可能包含有額外的部件形成於上述第一部件與上述第二部件之間，使得上述第一部件與上述第二部件不直接接觸的實施例。此外，本發明實施例可能在各種示範例中重複參考標號以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「下方的」、「在……上」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相對用詞意欲包含使用中或操作中之裝置的不同方位。裝置能夠以其他方式定向(旋轉90度或其他方向)，並且可與其相應地解釋在此使用之空間相對的描述。
依據一些實施例，在鰭式場效電晶體的主動鰭片之間形成虛置鰭片。虛置鰭片具有與主動鰭片相似的高度，並且在鰭式場效電晶體的形成期間可以有助於減小圖案負載效應(pattern loading effect)。此外，虛置鰭片被形成為包括空隙，如此可以有助於增加相鄰的鰭式場效電晶體之間的電性隔離。
依據一些實施例，第1圖以三維立體示意圖繪示經過簡化的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的示範例。為了清楚起見，省略鰭式場效電晶體的一些其他部件(將於下文進行討論)。舉例而言，所繪示的鰭式場效電晶體可以以一種方式電性耦合而作為一個電晶體或多個電晶體(例如，四個電晶體)進行操作。
鰭式場效電晶體包括從基底50延伸的鰭片52。淺溝槽隔離(shallow trench isolation；STI)區域66設置於基底50之上，並且鰭片52在相鄰的隔離區域66之間朝向上方突出。雖然將隔離區域66描述/繪示為與基底50分離，但是，如本文所使用，技術用語「基底」可用於僅指稱半導體基底，或是用於指稱包括隔離區域的半導體基底。此外，雖然鰭片52被繪示為與基底50相同的單一連續材料，但是，鰭片52及/或基底50可包括單一材料或複數種材料。在此上下文中，鰭片52是指在相鄰的隔離區域66之間延伸的部分。
閘極結構110位於鰭片52的通道區域之上。閘極結構110包括閘極介電質112及閘極電極114。閘極介電質112沿著鰭片52的側壁並位於鰭片52的頂表面之上，並且閘極電極114位於閘極介電質112之上。源極/汲極區域98設置在相對於閘極介電質112及閘極電極114的鰭片52的兩側。閘極間隔物96將源極/汲極區域98與閘極結構110分開。在形成多個電晶體的情況下，可以在各個電晶體之間共用源極/汲極區域98。在一個電晶體由多個鰭片52形成的實施例中，可以將相鄰的源極/汲極區域98電性耦合，例如，可以藉由磊晶成長將多個源極/汲極區域98連結，或者將多個源極/汲極區域98與相同的源極/汲極接觸耦合。一個或多個層間介電層(將於下文中進一步討論)位於源極/汲極區域98及/或閘極電極114之上，連接到源極/汲極區域98及/或閘極閘極電極114的接觸件(將於下文中進一步討論)穿過此一個或多個層間介電層而形成。
第1圖進一步繪示出數個參考剖面。剖面A-A沿著閘極電極114的縱軸。剖面B/C-B/C垂直於剖面A-A，且沿著鰭片52的縱軸。剖面D-D平行於剖面A-A，並且延伸穿過鰭式場效電晶體的源極/汲極區域98。為了清楚起見，後續的圖式將參考這些參考剖面。
本文所討論的一些實施例是在使用閘極後製製程(gate-last process)形成的鰭式場效電晶體的前提下討論的。在其他實施例中，可以使用閘極先製製程(gate-first process)。而且，一些實施例考慮了使用在平面裝置中的狀況，例如，平面場效電晶體(planar FET)。
第2圖到第15C圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。第2圖、第3圖、第4圖、第6圖、第7圖、第8圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖及第15A圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖及第15B圖繪示了第1圖所繪示的參考剖面B/C-B/C，除了複數個鰭片/鰭式場效電晶體之外。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、及第15C圖繪示了第8圖所繪示的參考剖面C-C，除了複數個鰭片/鰭式場效電晶體之外。第9D圖繪示了第1圖所繪示的參考剖面D-D，除了複數個鰭片/鰭式場效電晶體之外。
在第2圖中，提供基底50。基底50可以是半導體基底，例如，塊材(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator；SOI)基底或其他類似物，其可以被摻雜(例如，使用P型摻質或N型摻質)或是未經摻雜。基底50可以是晶圓，例如，矽晶圓。通常，絕緣體上覆半導體基底是形成在絕緣體層上的一層半導體材料。絕緣體層可以是，例如，埋藏氧化物(buried oxide；BOX)層、氧化矽層或其他類似物。絕緣層設置在通常為矽基底或玻璃基底的基底上。也可使用其他基底，例如，多層(multi-layered)基底或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鎵鋁(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)及/或磷砷化銦鎵(gallium indium arsenide phosphide)；或上述之組合。
基底50具有N型區域50N和P型區域50P。N型區域50N可用於形成N型裝置，例如，N型金屬氧化物半導體(NMOS)電晶體，例如，N型鰭式場效電晶體。P型區域50P可用於形成P型裝置，例如，P型金屬氧化物半導體(PMOS)電晶體，例如，P型鰭式場效電晶體。N型區域50N可與P型區域50P物理性地分開，並且可以在N型區域50N與P型區域50P之間設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)。
之後，形成鰭片52於基底50中。鰭片52是半導體條帶(semiconductor strip)。在一些實施例中，可以藉由在基底50中蝕刻溝槽，而形成鰭片52於基底50中。此蝕刻可以是任何可接受的蝕刻製程，例如，反應離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、其他類似方法或上述之組合，並且可以使用具有鰭片52的圖案的罩幕54，而進行此蝕刻製程。此蝕刻可以是非等向性的。
可以藉由任何合適的方法將鰭片圖案化。舉例而言，可以使用一個或多個光學微影(photolithography)製程將鰭片52圖案化，包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光學微影製程及自對準製程(self-aligned process)，以創造具有較小節距的圖案，舉例而言，此圖案所具有的節距比使用單一直接光學微影製程所能夠得到的節距更小。舉例而言，在一實施例中，形成犧牲層於基底之上並使用光學微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將鰭片圖案化。在一些實施例中，罩幕54 (或其他膜層)可以保留在鰭片52上。
依據一些實施例，對基底50的一些區域並未使用鰭片52進行圖案化。舉例而言，基底50的非主動區域(inactive region) 50R沒有受到罩幕54所覆蓋，並且不包括鰭片。非主動區域50R可以是基底50上不需要或不會形成裝置(例如，鰭式場效電晶體)的任何區域。在所繪示的實施例中，非主動區域50R是P型區域50P的一部分，並且設置在P型區域50P中的相鄰的P型鰭式場效電晶體之間。在另一實施例中(將於下文中進一步討論)，非主動區域50R是N型區域50N的一部分，並且設置在N型區域50N中的相鄰的N型鰭式場效電晶體之間。在又一實施例中(將於下文中進一步討論)，N型區域50N及P型區域50P皆包括非主動區域50R。非主動區域50R的寬度可以大於非主動區域50R外部的鰭片52之間的間距。例如，非主動區域50R外部的鰭片52可以彼此隔開距離D 1，距離D 1可以在大約10 nm至大約50 nm的範圍內，而用以定義出非主動區域50R邊界的鰭片52可以彼此隔開距離D 2，此距離D 2可以大於距離D 1約2倍至約3倍。
如下文將進一步討論，將在非主動區域50R中形成虛置鰭片，以有助於減少後續製程中的圖案負載效應。與用於形成鰭式場效電晶體並且也被稱為「主動鰭片」或「半導體鰭片」的鰭片52相反，虛置鰭片並未用於形成鰭式場效電晶體，並且也被稱為「非主動鰭片」或「介電鰭片」。除了有助於減少後續製程中的圖案負載效應之外，虛置鰭片還被形成為具有高的相對電容率(relative permittivity)，並且因此也有助於使相鄰的裝置(例如，相鄰的鰭式場效電晶體)彼此電性隔離。在此繪示在單一個非主動區域50R中的單一個虛置鰭片的形成，然而，應可理解的是，可以在相同的非主動區域50R中形成多個虛置鰭片，並且，應可理解的是，可以形成多個非主動區域50R。
在第3圖中，一層或多層的絕緣材料64形成於基底50上並且位於相鄰的鰭片52之間。絕緣材料64可以是氧化物(例如，氧化矽)、氮化物、其他類似物或上述之組合，並且可藉由下列方法形成，包括：高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式化學氣相沉積(flowable chemical vapor deposition；FCVD) (例如，在遠距電漿系統中進行的基於CVD的材料沉積，以及後固化(post curing)而使其轉化為另一種材料，例如，氧化物)、原子層沉積(atomic layer deposition；ALD)、其他類似方法或上述之組合。可以使用藉由任何可接受的方法所形成的其他絕緣材料。在所繪示的實施例中，絕緣材料64包括位於基底50及主動鰭片52的表面上的襯層64A，以及位於襯層64A上的填充材料64B。襯層64A可以是藉由原子層沉積製程所形成的非晶矽、氧化矽、氮化矽或其類似物，並且填充材料64B可以是藉由流動式化學氣相沉積製程所形成的氧化矽。在另一實施例中，形成單層的絕緣材料64。一旦形成絕緣材料之後，就可以進行退火製程。退火製程可以在包括氫氣(H 2)或氧氣(O 2)的環境中進行。可以藉由退火製程將襯層64A氧化，使得在退火之後，襯層64A是與填充材料64B類似的材料。在一實施例中，形成絕緣材料64，使得過量的絕緣材料64覆蓋主動鰭片52或罩幕54 (如果存在)。
絕緣材料64在整個基底50上具有不同的厚度，並且可以不填充所有主動鰭片52之間的間隙。具體而言，由於間隔距離D 2大於間隔距離D 1(請參照第2圖)，因此，絕緣材料64可能沒有完全填充非主動區域50R。舉例而言，絕緣材料64的分配體積可能不足以完全填充非主動區域50R。替代地，非主動區域50R中的絕緣材料64可順應性地襯墊於基底50以及用以定義出非主動區域50R邊界的主動鰭片52的側壁。絕緣材料64在非主動區域50R中的部分因此包括凹口56，其中此凹口56位於用以定義出非主動區域50R邊界的主動鰭片52之間。凹口56的形狀及尺寸將在下文配合第5圖進一步討論。
在第4圖中，形成介電層58於絕緣材料64上。介電層58內襯於凹口56。介電層58可以由氮氧化矽、氮碳氧化矽(silicon oxycarbonitride)、氮化矽或其他類似物所形成，並且可以藉由原子層沉積、化學氣相沉積或其他類似方法所形成。介電層58由對於絕緣材料64的蝕刻具有高蝕刻選擇性的材料所形成。此外，介電層58的材料具有比絕緣材料64的材料更大的相對電容率。舉例而言，絕緣材料64可以由相對電容率在大約10至大約12的範圍內的材料所形成，並且介電層58可以由相對電容率在大約4至大約7的範圍內的材料所形成。在一些實施例中，介電層58是由原子層沉積所形成的氮氧化矽。在另一實施例中，介電層58的材料具有比絕緣材料64的材料更小的相對電容率。
第5圖是第4圖的非主動區域50R的詳細剖面示意圖。更清楚地繪示出凹口56的形狀及尺寸。由於形成絕緣材料64的方法，凹口56具有凹角的剖面輪廓形狀(reentrant profile shape)，其中凹口56的寬度W 1沿著方向D 3而減小，其中方向D 3是從填充材料64B的底部延伸至填充材料64B的頂部。換言之，在凹口56的底部處的寬度W 1大於在凹口56的頂部處的寬度W 1。舉例而言，寬度W 1可以在大約10 nm至大約30 nm的範圍內，並且在凹口56的底部處的寬度W 1可以比在凹口56的頂部處的寬度W 1大約0%至約30%。當填充材料64B是藉由流動式化學氣相沉積製程所形成的氧化矽時，可以將凹口56形成為具有凹角的剖面輪廓形狀。
在其他實施例中，使用化學氣相沉積而沉積非晶矽，然後氧化此非晶矽以形成氧化矽，藉此而形成填充材料64B。氧化可以藉由電漿氧化製程進行，其中氧化是定向發生的。如此一來，填充材料64B的上部分64B U被氧化的程度比填充材料64B的下部分64B L更高。換言之，當使用電漿氧化時，填充材料64B的氧濃度在整個填充材料64B中沿著方向D 3而增加，其中方向D 3是從填充材料64B的底部延伸至填充材料64B的頂部。當矽被氧化時，其體積會增加。因為填充材料64B的上部分64B U被氧化的程度比填充材料64B的下部分64B L更高，所以氧化使填充材料64B的上部分64B U的體積增加為大於填充材料64B的下部分64B L的體積。因此，在氧化之後，在凹口56的底部處的寬度W 1大於在凹口56的頂部處的寬度W 1。在一些實施例中，在氧化之前，在凹口56的底部處的寬度W 1小於或等於在凹口56的頂部處的寬度W 1，並且在氧化之後，在凹口56的底部處的寬度W 1大於在凹口56的頂部處的寬度W 1。
因為凹口56具有凹角的剖面輪廓形狀，所以在介電層58的沉積期間會在凹口56的頂部發生夾止(pinch-off)。在一些實施例中，沉積絕緣材料64直到形成空隙60。空隙60包括未被介電層58填充的凹口56的部分。取決於在介電層58的沉積期間的製程條件，空隙60可以處於真空狀態或是填充有氣體(例如，空氣)。空隙60具有與凹口56相似的剖面輪廓形狀，例如，凹角的剖面輪廓形狀。空隙60的形狀及尺寸將在下文中配合第16圖進一步討論。
在第6圖中，對介電層58及絕緣材料64施加移除製程，以移除位於主動鰭片52上方的介電層58的多餘部分及絕緣材料64的多餘部分。在一些實施例中，可以使用平坦化製程(例如，化學機械研磨(chemical mechanical polish；CMP))、回蝕刻(etch-back)製程、上述之組合或其他類似方法。此移除製程形成虛置鰭片62，其包括位於凹口56中的介電層58的留下來的部分(請參照第5圖)。虛置鰭片62是介電條帶(dielectric strip)。在移除製程之後，介電層58的一些部分保留在空隙60之上，使得空隙60不會受到破壞。虛置鰭片62設置在用以定義出非主動區域50R邊界的主動鰭片52之間。在所繪示的實施例中，虛置鰭片62設置在位於P型區域50P中的主動鰭片52之間。平坦化製程暴露出主動鰭片52及虛置鰭片62，因此，在平坦化製程完成之後，主動鰭片52、虛置鰭片62及絕緣材料64的頂表面共平面。在其中罩幕54保留在主動鰭片52上的實施例中，平坦化製程可以暴露罩幕54或移除罩幕54，因此，在平坦化製程完成之後，罩幕54的頂表面與虛置鰭片62及絕緣材料64共平面，或是主動鰭片52的頂表面與虛置鰭片62及絕緣材料64共平面。
虛置鰭片62與相鄰的主動鰭片52等距間隔，並且虛置鰭片62的頂表面及主動鰭片52的頂表面被設置為與基底50的距離相同。如此一來，虛置鰭片62有助於減小後續製程(例如，後續的化學機械研磨或蝕刻製程)中的圖案負載效應。虛置鰭片62的形狀及尺寸將在下文中配合第16圖進一步討論。虛置鰭片62包括介電層58及空隙60，其中介電層58圍繞空隙60。在本實施例中，空隙60被介電層58連續地包圍。空隙60受到空氣所填充或處於真空狀態，因此具有低的相對電容率，例如，約1的相對電容率。在一些實施例中，空隙60的相對電容率小於介電層58的相對電容率及淺溝槽隔離區域66的相對電容率。形成空隙60降低了虛置鰭片62的總有效電導(total effective conductance)。因此，相較於由半導體材料或單一介電材料形成的虛置鰭片，虛置鰭片62提供了更大程度的電性隔離。如此一來，除了有助於減少後續製程中的圖案負載效應之外，虛置鰭片62亦可以有助於使相鄰的主動鰭片52 (及其產生的鰭式場效電晶體)彼此電性隔離。具體而言，介電層58及空隙60作為用於寄生電容網絡的介電介質，其中此寄生電容網絡是設置在用以定義出非主動區域50R邊界的主動鰭片52之間的寄生電容網絡。形成空隙60可以有助於將電容網絡的有效電容減小約10%至約14%。因此，可以減小所得到的鰭式場效電晶體的寄生電容，進而提高鰭式場效電晶體的性能。
在第7圖中，將絕緣材料64凹陷化，以形成淺溝槽隔離區域66。將絕緣材料64凹陷化，使得主動鰭片52的上部分及虛置鰭片62的上部分從相鄰的淺溝槽隔離區域66之間朝向上方突出。此外，淺溝槽隔離區域66的頂表面可具有如圖式所繪示的平坦表面、凸表面、凹表面(例如，碟形凹陷)或上述之組合。淺溝槽隔離區域66的頂表面可以藉由適當的蝕刻而形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程將淺溝槽隔離區域66凹陷化，例如，對絕緣材料64的材料具有選擇性的蝕刻製程。舉例而言，可以使用，例如，使用稀氫氟酸(dHF)的氧化物移除(oxide removal)。蝕刻製程以比主動鰭片52的材料及虛置鰭片62的材料更快的速率而選擇性地蝕刻絕緣材料64的材料。舉例而言，相對於此蝕刻製程，介電層58的材料(例如，氮氧化矽)與絕緣材料64的材料(例如，矽及氧化矽)可以具有在大約20:1到大約1000:1的範圍內的蝕刻選擇性。因此，可以在虛置鰭片62的形成期間保護介電層58免於受到損害。虛置鰭片62有助於減小凹陷化期間的圖案負載效應，因此，絕緣材料64圍繞虛置鰭片62的部分被凹陷化的量與絕緣材料64圍繞主動鰭片52的部分被凹陷化的量相同。
關於第2圖到第7圖所描述的製程僅僅是可以形成主動鰭片52的一個示範例。在一些實施例中，可以藉由磊晶成長製程形成鰭片。舉例而言，可以形成介電層於基底50的頂表面上，並且可以蝕刻形成穿過此介電層的溝槽，以暴露出下方的基底50。可在此溝槽中磊晶成長同質磊晶結構(homoepitaxial structure)，並且可以將此介電層凹陷化，使得同質磊晶結構從介電層突出而形成鰭片。另外，在一些實施例中，異質磊晶結構(heteroepitaxial structure)可以使用於主動鰭片52。舉例而言，可以將第7圖中的主動鰭片52凹陷化，並且可以磊晶成長與主動鰭片52不同的材料於此經過凹陷化的主動鰭片52上。主動鰭片52包括經過凹陷化的材料以及設置在此經過凹陷化的材料上方的磊晶成長材料。在另一個實施例中，可以形成介電層於基底50的頂表面上方，並且可以蝕刻形成穿過此介電層的溝槽。然後可以使用與基底50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以將介電層凹陷化，使得異質磊晶結構從介電層突出而形成主動鰭片52。在一些實施例中，當磊晶成長同質磊晶結構或異質磊晶結構時，可在成長期間原位(in-situ)摻雜磊晶成長的材料，如此可省略原位摻雜之前及之後的佈植，雖然原位摻雜及佈植摻雜亦可以一起使用。
此外，在N型區域50N (例如，N型金屬氧化物半導體區域)中磊晶成長與在P型區域50P (例如，P型金屬氧化物半導體區域)中的材料不同的材料，如此可能是有優點的。在各個實施例中，主動鰭片52的上部分可由矽鍺(Si xGe 1-x，其中x可以在0至1的範圍內)、碳化矽、純的或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或其他類似物形成。舉例而言，用以形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦(indium gallium arsenide)、砷化鋁銦(indium aluminum arsenide)、銻化鎵(gallium antimonide)、銻化鋁(aluminum antimonide)、磷化鋁、磷化鎵或其他類似物。
在第7圖中，可以在主動鰭片52及/或基底50中形成適當的井區域(未繪示)。在一些實施例中，可以形成P型井於N型區域50N中，並且可以形成N型井於P型區域50P中。在一些實施例中，形成P型井或N型井於N型區域50N及P型區域50P的兩者中。
在具有不同井類型的實施例中，可使用光阻或其他罩幕(未繪示)，以實現用於N型區域50N及P型區域50P的不同佈植步驟。舉例而言，可以在N型區域50N中的主動鰭片52及淺溝槽隔離區域66上方形成光阻。將光阻圖案化，以暴露基底50的P型區域50P，例如，P型金屬氧化物半導體區域。可藉由使用旋轉塗佈技術以形成光阻，並且可使用可接受的光學微影技術對光阻進行圖案化。當將光阻圖案化後，在P型區域50P中進行N型雜質佈植，並且光阻可作為罩幕，以實質上防止N型雜質被佈植到N型區域50N，例如，N型金屬氧化物半導體區域中。此N型雜質可以是磷、砷、銻或其他類似物，且其佈植到此區域中的濃度達到約10 18cm -3為止，例如，在大約10 16cm -3與大約10 18cm -3的範圍內。佈植之後，例如，藉由可接受的灰化(ashing)製程移除光阻。
在對P型區域50P進行佈植之後，在P型區域50P中的主動鰭片52及淺溝槽隔離區域66上方形成光阻。將光阻圖案化，以暴露基底50的N型區域50N，例如，N型金屬氧化物半導體區域。可藉由使用旋轉塗佈技術以形成光阻，並且可使用可接受的光學微影技術對光阻進行圖案化。當將光阻圖案化後，在N型區域50N中進行P型雜質佈植，並且光阻可作為罩幕，以實質上防止P型雜質被佈植到P型區域50P，例如，P型金屬氧化物半導體區域中。此P型雜質可以是硼、氟化硼(boron fluoride)、銦或其他類似物，且其佈植到此區域中的濃度達到約10 18cm -3為止，例如，在大約10 16cm -3與大約10 18cm -3的範圍內。佈植之後，例如，藉由可接受的灰化製程移除光阻。
在N型區域50N及P型區域50P的佈植之後，可進行退火以修復佈植損傷並且活化所佈植的P型及/或N型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，如此可省略佈植，雖然原位摻雜和佈植摻雜亦可一起使用。
在一些實施例中，在形成虛置鰭片62之前進行用於形成井區域的佈植。因此，在本製程步驟中，虛置鰭片62可以不含有佈植的雜質。然而，如下文將更詳細地討論，可以在後續的製程步驟中使用雜質對虛置鰭片62進行佈植。
在第8圖中，形成虛置介電層80於主動鰭片52及虛置鰭片62上。虛置介電層80可以是，例如，氧化矽、氮化矽、上述之組合或其他類似物，並且可藉由可接受的技術沉積或熱成長。虛置介電層80由對介電層58的蝕刻具有高蝕刻選擇性的材料所形成。形成虛置閘極層82於虛置介電層80上，並且形成罩幕層84於虛置閘極層82上。可以沉積虛置閘極層82於虛置介電層80之上，然後藉由例如，化學機械研磨將其平坦化。在虛置閘極層82的平坦化期間，虛置鰭片62有助於減小圖案負載效應。可以沉積罩幕層84於虛置閘極層82上。虛置閘極層82可以是導電或非導電材料，並且可選自包括非晶矽、多晶矽(polycrystalline-silicon；polysilicon)、多晶矽-鍺(poly-crystalline silicon-germanium；poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬所組成的群組。可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積(sputter deposition)或本領域中已知的且用於沉積所選材料的其他技術，以沉積虛置閘極層82。虛置閘極層82可由對隔離區域(例如，淺溝槽隔離區域66及/或虛置介電層80)的蝕刻具有高蝕刻選擇性的其他材料所形成。罩幕層84可以包括一層或多層的絕緣層，例如，氮化矽、氮氧化矽或其他類似物。在本實施例中，形成單一個虛置閘極層82及單一個罩幕層84跨越N型區域50N及P型區域50P。在所繪示的實施例中，沉積虛置介電層80，使得虛置介電層80覆蓋主動鰭片52、虛置鰭片62及淺溝槽隔離區域66，並在淺溝槽隔離區域66上方延伸以及在虛置閘極層82與虛置閘極層82之間延伸。在另一實施例中，例如，當藉由熱成長而形成虛置介電層80時，虛置介電層80僅覆蓋主動鰭片52而並未覆蓋虛置鰭片62。
第9A圖至第15C圖繪示出鰭式場效電晶體的製造的其他中間階段。第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖及第15B圖繪示出位於N型區域50N及P型區域50P的任一者之中的部件。舉例而言，第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖及第15B圖所繪示的結構可以適用於N型區域50N及P型區域50P。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖及第15C圖繪示出位於非主動區域50R中的部件。如上所述，非主動區域50R可以是P型區域50P的一部分或N型區域50N的一部分。下文將配合每一個圖式而描述N型區域50N與P型區域50P的結構上的差異(如果有任何差異的話)。
在第9A圖至第9C圖中，可使用可接受的光學微影及蝕刻技術對罩幕層84 (請參照第8圖)進行圖案化，以形成罩幕94。然後，可以藉由可接受的蝕刻技術，而將罩幕94的圖案轉移至虛置閘極層82，以形成虛置閘極92。在一些實施例中，罩幕94的圖案也可藉由可接受的蝕刻技術轉移到虛置介電層80，以形成虛置介電層90。虛置閘極92覆蓋虛置鰭片62以及主動鰭片52的相應的通道區域68。罩幕94的圖案可以用於將每一個虛置閘極92與相鄰的虛置閘極物理性地分隔開。虛置閘極92還可以具有實質上垂直於相應的主動鰭片52/虛置鰭片62的長度方向的長度方向。
沿著虛置閘極92的側壁及罩幕94的側壁而形成閘極間隔物96。可以藉由順應性地沉積絕緣材料並且隨後非等向性地蝕刻此絕緣材料，而形成閘極間隔物96。閘極間隔物96的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽(silicon carbonitride)、上述之組合或其他類似物。舉例而言，閘極間隔物96可以包括多層的氮碳氧化矽(silicon oxycarbonitride)，或者可以包括在兩層氧化矽之間的氮化矽層。
在形成閘極間隔物96的製程期間或之後，可以進行用於輕摻雜源極/汲極(lightly doped source/drain；LDD)區域的佈植。在具有不同裝置類型的實施例中，相似於上文在第7圖中所討論的佈植，可以在N型區域50N上方形成罩幕，例如，光阻，同時暴露P型區域50P，並且可以將適當類型(例如，P型)的雜質佈植到位於P型區域50P中的暴露的主動鰭片52中。然後可以移除罩幕。之後，可以在P型區域50P上方形成罩幕，例如，光阻，同時暴露N型區域50N，並且可以將適當類型(例如，N型)的雜質佈植到位於N型區域50N中的暴露的主動鰭片52中。然後可以移除罩幕。上述N型雜質可以是先前討論的任何N型雜質，並且上述P型雜質可以是先前討論的任何P型雜質。輕摻雜源極/汲極區域可具有在大約10 15cm -3至大約10 19cm -3之間的雜質濃度。可以進行退火，以修復佈植損傷並且活化所佈植的雜質。
用於形成於輕摻雜源極/汲極區域的佈植可以也使用雜質對虛置鰭片62進行佈植。例如，當形成虛置鰭片62於P型區域50P中時，可以在P型區域50P中使用P型雜質佈植虛置鰭片62的上部分(例如，虛置鰭片62的位於淺溝槽隔離區域66的表面上方的部分)。同樣地，當形成虛置鰭片62於N型區域50N中時，可以在N型區域50N中使用N型雜質佈植虛置鰭片62的上部分(例如，虛置鰭片62的位於淺溝槽隔離區域66的表面上方的部分)。
然後，形成磊晶源極/汲極區域98於主動鰭片52中。形成磊晶源極/汲極區域98於主動鰭片52中，使得每一個虛置閘極92設置於各個相鄰成對的磊晶源極/汲極區域98之間。在一些實施例中，磊晶源極/汲極區域98可以延伸進入主動鰭片52中，並且也可以穿過主動鰭片52。在一些實施例中，閘極間隔物96用於將磊晶源極/汲極區域98從虛置閘極92分開適當的橫向距離，以使磊晶源極/汲極區域98不會造成後續形成的鰭式場效電晶體的閘極短路。可以選擇磊晶源極/汲極區域98的材料，以在相應的通道區域68中施加應力，而改善性能。
可以藉由以下步驟而形成位於N型區域50N中的磊晶源極/汲極區域98，藉由遮蔽P型區域50P並蝕刻位於N型區域50N中的主動鰭片52的源極/汲極區域，以形成凹口於主動鰭片52中。此蝕刻對主動鰭片52是有選擇性的，使得凹口(以及因而形成的磊晶源極/汲極區域)不會形成於虛置鰭片62中。然後，在凹口中磊晶成長位於N型區域50N中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包括任何可接受的材料，例如，可適用於N型鰭式場效電晶體。舉例而言，若主動鰭片52是矽，則位於N型區域50N中的磊晶源極/汲極區域98可以包括在通道區域68中實現拉伸應變的材料，例如，矽、碳化矽、摻雜磷的碳化矽、磷化矽或其他類似物。位於N型區域50N中的磊晶源極/汲極區域98可以具有從主動鰭片52的相應表面突起的表面並且可以具有刻面(facet)。
可以藉由以下步驟而形成位於P型區域50P中的磊晶源極/汲極區域98，藉由遮蔽N型區域50N並蝕刻位於P型區域50P中的主動鰭片52的源極/汲極區域，以形成凹口於主動鰭片52中。此蝕刻對主動鰭片52是有選擇性的，使得凹口(以及因而形成的磊晶源極/汲極區域)不會形成於虛置鰭片62中。然後，在凹口中磊晶成長位於P型區域50P中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包括任何可接受的材料，例如，可適用於P型鰭式場效電晶體。舉例而言，若主動鰭片52是矽，則位於P型區域50P中的磊晶源極/汲極區域98可以包括在通道區域68中實現壓縮應變的材料，例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫(germanium tin)或其他類似物。位於P型區域50P中的磊晶源極/汲極區域98可以具有從主動鰭片52的相應表面突起的表面並且可以具有刻面。
可以使用摻質佈植磊晶源極/汲極區域98及/或主動鰭片52，以形成源極/汲極區域，相似於上文所討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程。源極/汲極區域可以具有在大約10 19cm -3與大約10 21cm -3之間的雜質濃度。用於源極/汲極區域的N型及/或P型雜質可以是上文所討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區域98。
作為用於在N型區域50N及P型區域50P中形成磊晶源極/汲極區域98的磊晶製程的結果，磊晶源極/汲極區域的上表面具有刻面，這些刻面橫向地向外擴展超過主動鰭片52的側壁。在一些實施例中，這些刻面導致同一個鰭式場效電晶體的相鄰的源極/汲極區域98合併。在一些實施例中，在磊晶製程完成之後，相鄰的源極/汲極區域98保持分離。在一些實施例中，同一個鰭式場效電晶體的相鄰的磊晶源極/汲極區域98在第一區域(例如，N型區域50N)中合併，並且相鄰的磊晶源極/汲極區域98在第二區域(例如，p型區域50P)中保持分離，如第9D圖所繪示。在第9D圖所繪示的實施例中，閘極間隔物96被形成為覆蓋主動鰭片52的側壁的一部分，其中此主動鰭片52的側壁的此部分在淺溝槽隔離區域66上方延伸，而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物96的間隔物蝕刻，以移除間隔物材料，進而允許磊晶成長的區域延伸到淺溝槽隔離區域66的表面。
應注意的是，以上所揭露的內容一般性地描述了形成虛置閘極、間隔物、輕摻雜源極/汲極區域以及源極/汲極區域的製程。可以使用其他製程及順序。舉例而言，可以使用更少的間隔物或額外的間隔物，可以使用不同的步驟順序，可以形成及/或移除間隔物，及/或其他類似的步驟順序。此外，可以使用不同的結構及步驟而形成N型裝置及P型裝置。
在第10A圖至第10C圖中，沉積第一層間介電層104於磊晶源極/汲極區域98、閘極間隔物96、虛置閘極92或罩幕94 (如果存在)以及虛置鰭片62之上。第一層間介電層104可以由介電材料所形成，並且可以藉由任何合適的方法而沉積，例如，化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD；PECVD)或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或其他類似物。可以使用藉由任何可接受的方法所形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL) 102設置在第一層間介電層104與磊晶源極/汲極區域98、閘極間隔物96、虛置閘極92或罩幕94 (如果存在)以及虛置鰭片62之間。接觸蝕刻停止層102可以包括介電材料，例如，氮化矽、氧化矽、氮氧化矽或其他類似物，其蝕刻速率低於上述第一層間介電層104的材料的蝕刻速率。由於並未形成磊晶源極/汲極區域於虛置鰭片62中，因此，在相鄰的閘極間隔物96之間，接觸蝕刻停止層102可以沿著虛置鰭片62的頂表面延伸。
在第11A圖至第11C圖中，可以進行平坦化製程(例如，化學機械研磨)，以使第一層間介電層104的頂表面與虛置閘極92的頂表面或罩幕94 (如果存在)的頂表面齊平。在第一層間介電層104的平坦化期間，虛置鰭片62有助於減小圖案負載效應。平坦化製程可以也移除位於虛置閘極92上的罩幕94 (如果存在)，以及沿著罩幕94的側壁的閘極間隔物96的一部分。在平坦化製程之後，虛置閘極92的頂表面、閘極間隔物96的頂表面與第一層間介電層104的頂表面是彼此齊平的。因此，虛置閘極92的頂表面穿過第一層間介電層104而暴露。在一些實施例中，可以保留罩幕94，在這種情況下，平坦化製程使第一層間介電層104的頂表面與罩幕94的頂表面齊平。
在第12A圖至第12C圖中，在一個或複數個蝕刻步驟中移除虛置閘極92及罩幕94 (如果存在)，以形成凹口106。虛置介電層90位於凹口106的部分也可以被移除。在一些實施例中，只有虛置閘極92被移除，而虛置介電層90被保留並且由凹口106暴露。在一些實施例中，虛置介電層90從位於晶粒的第一區域(例如，核心邏輯區域)的凹口106中被移除，並且保留在位於晶粒的第二區域(例如，輸入/輸出區域)的凹口106中。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛置閘極92。舉例而言，此蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體以比第一層間介電層104的材料、閘極間隔物96的材料及介電層58的材料更快的速率而選擇性地蝕刻虛置閘極92的材料。每一個凹口106暴露及/或覆蓋一個主動鰭片52的一個通道區域68。每一個通道區域68設置在相鄰的一對磊晶源極/汲極區域98之間。每一個凹口106亦暴露虛置鰭片62的頂表面及側壁的上部分(例如，虛置鰭片62的位於淺溝槽隔離區域66的表面上方的部分)。在移除期間，當蝕刻虛置閘極92時，虛置介電層90可以被使用作為蝕刻停止層。在移除虛置閘極92之後，可以視需要而移除虛置介電層90。
在第13A圖至第13C圖中，形成閘極介電質112及閘極電極114作為替換閘極(replacement gate)。閘極介電質112沉積在凹口106中，例如，在主動鰭片52的頂表面及側壁上，在虛置鰭片62的頂表面及側壁上，以及在閘極間隔物96的側壁上。閘極介電質112可以也形成在第一層間介電層104的頂表面上。在一些實施例中，閘極介電質112包括一個或多個介電層，例如，一層或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或其他類似物。舉例而言，在一些實施例中，閘極介電質112包括界面層(interfacial layer)以及位於界面層上方的高介電常數(high-k)介電材料，其中界面層包括藉由熱氧化或化學氧化而形成的氧化矽，而高介電常數介電材料包括，例如，下列金屬的金屬氧化物或金屬矽酸鹽，這些金屬包括：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述之組合。閘極介電質112可以包括介電層，且此介電層具有大於約7.0的介電常數值(k值)。閘極介電質112的形成方法可以包括分子束沉積(molecular-beam deposition；MBD)、原子層沉積、電漿輔助化學氣相沉積及其他類似方法。在虛置介電層90的一部分保留在凹口106中的實施例中，閘極介電質112包括虛置介電層90的材料(例如，二氧化矽)。
閘極電極114分別沉積在閘極介電質112上，並且填充凹口106的留下來的部分。閘極電極114可以包括含金屬的材料，例如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合或上述之多層結構。舉例而言，雖然僅繪示單一層的閘極電極114，但是閘極電極114可以包括任何數量的襯層、任何數量的功函數調整層以及填充材料。在填充凹口106之後，可以進行平坦化製程，例如，化學機械研磨，以移除閘極介電質112的材料的多餘部分以及閘極電極114的材料的多餘部分，這些多餘部分是位於第一層間介電層104的頂表面上方。在閘極介電質112及閘極電極114的平坦化期間，虛置鰭片62有助於減小圖案負載效應。閘極電極114的材料的留下來的部分及閘極介電質112的材料的留下來的部分因此形成所得到的鰭式場效電晶體的替換閘極。閘極電極114與閘極介電質112可以合稱為閘極結構110或「閘極堆疊物」。閘極結構110或沿著主動鰭片52的通道區域68的頂表面及側壁延伸。閘極結構110也沿著虛置鰭片62的頂表面及側壁延伸。
位於N型區域50N與P型區域50P中的閘極介電質112的形成可以同時發生，使得位於每一個區域中的閘極介電質112由相同的材料所形成，並且閘極電極114的形成可以同時發生，使得位於每一個區域中的閘極電極114由相同的材料所形成。在一些實施例中，位於每一個區域中的閘極介電質112可以藉由不同的製程而形成，使得閘極介電質112可以是不同的材料，及/或位於每一個區域中的閘極電極114可以藉由不同的製程而形成，使得閘極電極114可以是不同的材料。當使用不同的製程時，可以使用各種遮蔽步驟以遮蔽並暴露適當的區域。
在第14A圖至第14C圖中，沉積第二層間介電層124於第一層間介電層104之上。在一些實施例中，第二層間介電層124由介電材料所形成，並且可藉由的任何合適的方法，例如，化學氣相沉積、電漿輔助化學氣相沉積或流動式化學氣相沉積，而沉積第二層間介電層124。介電材料可以包括，例如，磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或其他類似物。可以使用藉由任何可接受的方法所形成的其他絕緣材料。在一些實施例中，第二層間介電層124是藉由流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，設置蝕刻停止層(未繪示)於第二層間介電層124與第一層間介電層104之間。蝕刻停止層可以包括介電材料，例如，氮化矽、氧化矽、氮氧化矽或其他類似物，其中此介電材料的蝕刻速率低於第二層間介電層124的材料。
形成閘極罩幕116於各自的閘極堆疊物(包括閘極介電質112及相應的閘極電極114)之上。閘極罩幕116設置在閘極間隔物96的相對兩側的部分之間。在一些實施例中，藉由將閘極介電質112及閘極電極114凹陷化而形成閘極罩幕116，使得凹口形成於相對而成對的閘極間隔物96之間。將一層或多層的介電材料，例如，氮化矽、氮氧化矽或其他類似物，填充於此凹口中，然後進行平坦化製程，以移除在第一層間介電層104上方延伸的介電材料的多餘部分。閘極罩幕116包括此介電材料的留下來的部分。隨後形成的閘極接觸件穿過第二層間介電層124及閘極罩幕116，以接觸經過凹陷化的閘極電極114的頂表面。
在第15A圖至第15C圖中，分別為磊晶源極/汲極區域98及閘極電極114形成源極/汲極接觸件126及閘極接觸件128。形成用於源極/汲極接觸件126的開口穿過第二層間介電層124、第一層間介電層104及接觸蝕刻停止層102。形成用於閘極接觸件128的開口穿過第二層間介電層124及閘極罩幕116。可以使用可接受的光學微影及蝕刻技術而形成開口。形成襯層(未繪示，例如，擴散阻障層、黏著層或其他類似物)以及導電材料於上述開口中。襯層可包括鈦、氮化鈦、鉭、氮化鉭或其他類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其他類似物。可以進行平坦化製程，例如，化學機械研磨，以從第二層間介電層124的頂表面移除多餘的材料。在第二層間介電層124的平坦化期間，虛置鰭片62有助於減小圖案負載效應。留下來的襯層及導電材料在開口中形成源極/汲極接觸件126及閘極接觸件128。可以進行退火製程，以在磊晶源極/汲極區域98與源極/汲極接觸件126之間的界面處形成矽化物。源極/汲極接觸件126物理性耦合且電性耦合到磊晶源極/汲極區域98，並且閘極接觸件128物理性耦合且電性耦合到閘極電極114。源極/汲極接觸件126與閘極接觸件128可以藉由不同的製程而形成，或者可以藉由相同的製程而形成。雖然繪示出形成為相同的剖面，但是應可理解的是，源極/汲極接觸件126與閘極接觸件128中的每一者可以形成為不同的剖面，如此可避免接觸件的短路。
第16圖是第15A圖的區域16的詳細剖面圖。虛置鰭片62的形狀及尺寸被更清楚地繪示。虛置鰭片62及空隙60均具有與凹口56 (請參照第5圖)相似的剖面輪廓形狀，例如，凹角的剖面輪廓形狀。如此一來，虛置鰭片62的側壁與平行於基底50的主要表面的平面形成角度θ 1。角度θ 1可以在大約75度至大約100度的範圍內。在一些實施例中，角度θ 1是銳角。相對而言，主動鰭片52的側壁與平行於基底50的主要表面的平面形成角度θ 2。角度θ 2可以在大約80度至大約90度的範圍內。在一些實施例中，角度θ 1小於角度θ 2。例如，角度θ 1可以比角度θ 2小約0%至約10%。
因為角度θ 1是銳角，所以虛置鰭片62的寬度W 2沿著遠離基底50而延伸的方向D 3減小。虛置鰭片62的寬度W 2可以在大約10 nm至大約40 nm的範圍內，並且在虛置鰭片62的底部處的寬度W 2可以比在虛置鰭片62的頂部處的寬度W 2大約0%至約30%。相似地，空隙60的寬度W 3沿著方向D 3減小。空隙60的寬度W 3可以在大約1.5 nm至大約2.5 nm的範圍內，並且在空隙60的底部處的寬度W 3可以比在空隙60的頂部處的寬度W 3大約0%至約30%。
如上所述，虛置鰭片62的頂表面及主動鰭片52的頂表面被設置為與基底50的距離相同。具體而言，虛置鰭片62的頂表面及主動鰭片52的頂表面被設置為從基底的50起算距離D 4，其中距離D 4可以在大約73 nm至大約85 nm的範圍內。虛置鰭片62的總高度H 1可以在大約48 nm至大約60 nm的範圍內。虛置鰭片62延伸進入淺溝槽隔離區域66中，例如，淺溝槽隔離區域66具有設置在虛置鰭片62與基底50之間的部分，並且淺溝槽隔離區域66沿著虛置鰭片62的下部分的側壁及主動鰭片52的下部分的側壁延伸。淺溝槽隔離區域66在虛置鰭片62與基底50之間的部分具有高度H 2，其中高度H 2可以在大約15 nm至大約35 nm的範圍內。距離D 4等於高度H 1與高度H 2之總和。
介電層58沿著空隙60的側壁具有厚度T 1，其中厚度T 1可以在大約5 nm至大約20 nm的範圍內。介電層58沿著空隙60的底部具有厚度T 2，其中厚度T 2可以在大約2 nm至大約20 nm的範圍內。介電層58沿著空隙60的頂部具有厚度T 3，其中厚度T 3可以在大約0 nm至大約20 nm的範圍內。厚度T 2及厚度T 3較小，使得空隙60具有較大的高度H 3，其中高度H 3可以在約48 nm至約60 nm的範圍內。在一些實施例中，高度H 3是虛置鰭片62的總高度H 1的約70%至約98%。高度H 1等於高度H 3、厚度T 2與厚度T3的總和。
如上所述，虛置鰭片62與相鄰的主動鰭片52等距間隔。具體而言，虛置鰭片62與相鄰的主動鰭片52相隔距離D 5，其中距離D 5可以在約10 nm至約40 nm的範圍內。在一些實施例中，距離D 5等於相鄰的主動鰭片52之間的距離D 1。在一些實施例中，距離D 5不等於距離D 1；舉例而言，距離D 5可以比距離D 1大約5%至約30%。
第17圖至第24圖是依據一些其他實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。在本實施例中，虛置鰭片62包括複數個介電層58A、58B、58C (請參照第22圖)及空隙60，其中介電層58A、介電層58B、介電層58C結合而圍繞空隙60。第17圖至第24圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。
在第17圖中，得到相似於第3圖所繪示的結構。之後，在絕緣材料64上及凹口56中形成第一介電層58A。第一介電層58A可以由氮氧化矽、氮碳氧化矽(silicon oxycarbonitride)、氮化矽或其他類似物所形成，並且可以藉由原子層沉積、化學氣相沉積或其他類似方法所形成。第一介電層58A由對於絕緣材料64的蝕刻具有高蝕刻選擇性的材料所形成。此外，第一介電層58A的材料具有比絕緣材料64的材料更大的相對電容率。舉例而言，絕緣材料64可以由相對電容率在大約10至大約12的範圍內的材料所形成，並且第一介電層58A可以由相對電容率在大約4至大約7的範圍內的材料所形成。在一些實施例中，第一介電層58A是由原子層沉積所形成的氮氧化矽。在另一實施例中，第一介電層58A的材料具有比絕緣材料64的材料更小的相對電容率。
在第18圖中，進行回蝕刻製程，以移除第一介電層58A的位於凹口56之外的部分，並將位於凹口56內的第一介電層58A凹陷化。回蝕刻可以是可接受的蝕刻製程，例如，以比絕緣材料64的材料更快的速率而選擇性地蝕刻第一介電層58A的材料的蝕刻製程。如下文配合第25A圖及第25B圖進一步所討論，在回蝕刻製程之後，第一介電層58A的頂表面可以是平坦的或具有角度的(angled)。
在第19圖中，形成第二介電層58B於第一介電層58A及絕緣材料64上。第二介電層58B可以由高介電常數介電材料所形成，例如，下列金屬的金屬氧化物或金屬矽酸鹽，這些金屬包括：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述之組合，並且可以藉由原子層沉積、化學氣相沉積或其他類似方法，而形成第二介電層58B。第二介電層58B由由對於第一介電層58A及絕緣材料64的蝕刻具有高蝕刻選擇性的材料所形成。此外，第二介電層58B的材料具有比第一介電層58B的材料更大的相對電容率。舉例而言，第二介電層58B可以由相對電容率在大約7至大約35的範圍內的材料所形成。在一些實施例中，第二介電層58B是由原子層沉積所形成的氧化鉿。
在第20圖中，進行回蝕刻製程，以移除第二介電層58B的位於凹口56之外的部分，並將位於凹口56內的第二介電層58B凹陷化。回蝕刻可以是可接受的蝕刻製程，例如，以比第一介電層58A的材料及絕緣材料64的材料更快的速率而選擇性地蝕刻第二介電層58B的材料的蝕刻製程。如下文配合第25A圖及第25B圖進一步所討論，在回蝕刻製程之後，第二介電層58B的頂表面可以是平坦的或具有角度的。
在第21圖中，形成第三介電層58C於第二介電層58B及絕緣材料64上。第三介電層58C可以由氮氧化矽、氮碳氧化矽(silicon oxycarbonitride)、氮化矽或其他類似物所形成，並且可以藉由原子層沉積、化學氣相沉積或其他類似方法所形成。第三介電層58C由對於第二介電層58B及絕緣材料64的蝕刻具有高蝕刻選擇性的材料所形成。此外，第三介電層58C的材料具有比第二介電層58C的材料更小的相對電容率。舉例而言，第三介電層58C可以由相對電容率在大約4至大約7的範圍內的材料所形成。在一些實施例中，第三介電層58C是由原子層沉積所形成的氮氧化矽。在另一實施例中，第一介電層58A的材料具有比絕緣材料64的材料更小的相對電容率。第一介電層58A及第三介電層58C可以相似或者可以不同。在一些實施例中，第一介電層58A及第三介電層58C分別由具有不同的氧組成及氮組成的氮氧化矽所形成。
在第22圖中，對第三介電層58C及絕緣材料64進行移除製程，以移除位於主動鰭片52上方的第三介電層58C的多餘部分及絕緣材料64的多餘部分。在一些實施例中，可以使用平坦化製程(例如，化學機械研磨)、回蝕刻製程、上述之組合或其他類似方法。移除製程形成虛置鰭片62，其中虛置鰭片62包括位於凹口56中的介電層58A的留下來的部分、介電層58B的留下來的部分、介電層58C的留下來的部分。虛置鰭片62包括空隙60。第一介電層58A圍繞空隙60的下部分，第二介電層58B圍繞空隙60的中間部分，並且第三介電層58C圍繞空隙60的上部分。
介電層58A、介電層58B、介電層58C由具有不同的相對電容率的介電材料所形成。在一些實施例中，介電層58A、介電層58B、介電層58C中的每一者的材料具有比絕緣材料64的材料更大的相對電容率。介電層58A、介電層58B、介電層58C及空隙60作為用於寄生電容網絡的介電介質，其中此寄生電容網絡是設置在用以定義出非主動區域50R邊界的主動鰭片52之間的寄生電容網絡。形成具有不同的相對電容率的介電材料的介電層58A、介電層58B、介電層58C可以有助於將電容網絡的有效電容減小約11%至約20%。因此，可以進一步減小所得到的鰭式場效電晶體的寄生電容，進而提高鰭式場效電晶體的性能。
在第23圖中，將絕緣材料64凹陷化，以形成淺溝槽隔離區域66。將絕緣材料64凹陷化，使得主動鰭片52的上部分及虛置鰭片62的上部分從相鄰的淺溝槽隔離區域66之間朝向上方突出。可以使用可接受的蝕刻製程將淺溝槽隔離區域66凹陷化，例如，對絕緣材料64的材料具有選擇性的蝕刻製程。介電層58A、介電層58B、介電層58C中的每一者皆由對於絕緣材料64的蝕刻具有高蝕刻選擇性的材料所形成。舉例而言，可以使用，例如，使用稀氫氟酸的氧化物移除。蝕刻製程以比主動鰭片52的材料及虛置鰭片62的材料更快的速率而選擇性地蝕刻絕緣材料64的材料。舉例而言，相對於用以將絕緣材料64凹陷化的蝕刻製程，介電層58A、介電層58B、介電層58C中的每一者的材料與絕緣材料64的材料可以具有在大約20:1到大約1000:1的範圍內的蝕刻選擇性。因此，可以在虛置鰭片62的形成期間保護介電層58A、介電層58B、介電層58C免於受到損害。在一些實施例中，相對於用以將絕緣材料64凹陷化的蝕刻製程，介電層58B、介電層58C的蝕刻速率小於第一介電層58A的蝕刻速率。舉例而言，如圖式所繪示的實施例，在形成淺溝槽隔離區域66之後，第一介電層58A保持嵌埋的狀態，因此，可以在絕緣材料64的凹陷化期間不會受到蝕刻。
在第24圖中，可以進行相似於第8圖至第15C圖所描述的製程步驟。因此，可以完成鰭式場效電晶體的形成。
第25A圖及第25B圖是依據各種實施例之第24圖的區域25的詳細剖面圖。虛置鰭片62的形狀及尺寸被更清楚地繪示。虛置鰭片62及空隙60皆具有與第16圖所描述的實施例相似的剖面輪廓形狀及尺寸。介電層58A、介電層58B、介電層58C各自具有不同的高度。第一介電層58A可以具有在大約8 nm至大約30 nm範圍內的高度H 4，第二介電層58B可以具有在大約10 nm至大約50 nm範圍內的高度H 5，以及第三介電層58C可以具有在大約2 nm至大約8 nm範圍內的高度H 6。高度H 5可以大於高度H 4及高度H 6中的每一者。在一些實施例中，第二介電層58B具有凹角的剖面輪廓形狀，如第25A圖所繪示。當第二介電層58B具有凹角的剖面輪廓形狀時，第二介電層58B的頂表面及底表面平行於基底50的主要表面。在一些實施例中，第二介電層58B具有人字形的剖面輪廓形狀(chevron profile shape)，如第25B圖所繪示。當第二介電層58B具有人字形的剖面輪廓形狀時，第二介電層58B的底表面各自與平行於基底50的主要表面的平面形成銳角θ 3，並且第二介電層58B的頂表面也各自與平行於基底50的主要表面的平面形成銳角θ 4。角度θ 3與角度θ 4各自可以高達約50度。在一些實施例中，角度θ 3小於角度θ 4。
第26圖是依據一些其他實施例之鰭式場效電晶體的剖面示意圖。第26圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。在本實施例中，非主動區域50R是N型區域50N的一部分，並且設置在N型區域50N中的相鄰的N型鰭式場效電晶體之間。非主動區域50R包括虛置鰭片62，其中此虛置鰭片62可以相似於第16圖、第25A圖及第25B圖所描述的虛置鰭片中的任何一者。
第27圖是依據一些其他實施例之鰭式場效電晶體的剖面示意圖。第27圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。在本實施例中，N型區域50N及P型區域50P皆包括非主動區域50R。非主動區域50R包括虛置鰭片62，其中此虛置鰭片62可以相似於第16圖、第25A圖及第25B圖所描述的虛置鰭片中的任何一者。
在此所揭露的鰭式場效電晶體實施例也可以應用於奈米結構裝置，例如，奈米結構(例如，奈米片、奈米線、全繞式閘極(gate-all-around)等)場效電晶體(nanostructure field effect transistor；NSFET)。第28圖是依據一些其他實施例之奈米結構場效電晶體的剖面示意圖。第28圖繪示了第1圖所繪示的參考剖面A-A，除了所繪示的是奈米結構/奈米結構場效電晶體而非鰭片/鰭式場效電晶體之外。在本實施例中，主動鰭片52被奈米結構152替換，其中此奈米結構152是藉由將通道層及犧牲層的交替層的堆疊物圖案化而形成。奈米結構152是在基底50上方形成的半導體條帶帶(semiconductor strip)，並且在一些奈米結構152之間的非主動區域50R中形成有虛置鰭片62。虛置鰭片62可以相似於第16圖、第25A圖及第25B圖所描述的虛置鰭片中的任何一者。在所繪示的實施例中，非主動區域50R是P型區域50P的一部分，但是非主動區域50R也可以是N型區域50N的一部分，或者在N型區域50N與P型區域50P的兩者中皆可以有非主動區域50R存在。藉由與上述實施例相似的方式，而形成虛置閘極堆疊物及磊晶源極/汲極區域。在移除虛置閘極堆疊物之後，可在通道區域68中部分移除或全部移除犧牲層。藉由與上述相似的方式而形成替換閘極結構，其中替換閘極結構可以部分地填充或完全地填充因移除犧牲層而遺留的開口，並且替換閘極結構可以部分地圍繞或完全地圍繞虛置鰭片62及位於奈米結構場效電晶體裝置的通道區域68中的通道層。可以藉由與上述相似的方式而形成層間介電層以及接觸件，其中上述接觸件連接到閘極結構及源極/汲極區域。可以藉由如美國專利申請公開2016/0365414中所揭露的方法而形成奈米結構裝置，其整體內容藉由引用而併入本文。
本文所描述的實施例可實現許多優點。形成虛置鰭片62有助於減少因為形成空的非主動區域50R所可能引起的圖案負載效應。舉例而言，可以減少後續的化學機械研磨製程或蝕刻製程中的負載效應。此外，形成虛置鰭片62以包括空隙60，可以有助於減小虛置鰭片62的相對電容率並且減小虛置鰭片62的總有效電導。如此一來，除了有助於減小後續製程中的圖案負載效應之外，虛置鰭片62亦可以有助於使相鄰的鰭式場效電晶體彼此電性隔離。具體而言，形成空隙60可以有助於將相鄰的鰭式場效電晶體之間的有效電容減小多達約20%。
在一實施例中，提供一種半導體裝置，包括：第一半導體鰭片，從基底延伸；第二半導體鰭片，從上述基底延伸；介電鰭片，設置在上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述介電鰭片包括空隙；以及隔離區域，設置在上述介電鰭片與上述基底之間，其中上述隔離區域沿著上述介電鰭片的複數個側壁、上述第一半導體鰭片的複數個側壁及上述第二半導體鰭片的複數個側壁延伸。
在上述半導體裝置的一些實施例中，上述第一半導體鰭片的頂表面、上述第二半導體鰭片的頂表面及上述介電鰭片的頂表面是共平面的。在一些實施例中，上述半導體裝置更包括：閘極結構，沿著上述介電鰭片的上述頂表面及上述側壁、上述第一半導體鰭片的上述頂表面及上述側壁，以及上述第二半導體鰭片的上述頂表面及上述側壁延伸。在上述半導體裝置的一些實施例中，上述介電鰭片更包括第一介電層圍繞上述空隙，其中上述第一介電層包括第一介電材料，且上述隔離區域包括第二介電材料，其中上述第一介電材料不同於上述第二介電材料。在上述半導體裝置的一些實施例中，上述第一介電材料是氮氧化矽，上述第二介電材料是氧化矽，且上述空隙受到空氣所填充或處於真空狀態。在上述半導體裝置的一些實施例中，上述第一介電材料具有第一相對電容率，上述第二介電材料具有第二相對電容率，且上述空隙具有一第三相對電容率，其中上述第三相對電容率小於上述第二相對電容率，上述第二相對電容率小於上述第一相對電容率。在上述半導體裝置的一些實施例中，上述介電鰭片更包括：第一介電層，位於上述基底之上，其中上述第一介電層圍繞上述空隙的下部分，上述第一介電層包括第一介電材料；第二介電層，位於上述第一介電層之上，其中上述第二介電層圍繞上述空隙的中間部分，上述第二介電層包括第二介電材料；以及第三介電層，位於上述第二介電層之上，其中上述第三介電層圍繞上述空隙的上部分，上述第三介電層包括第三介電材料，其中上述隔離區域包括第四介電材料，其中上述第一介電材料、上述第二介電材料、上述第三介電材料及上述第四介電材料中的每一者彼此不同。在上述半導體裝置的一些實施例中，上述第一介電材料是氮氧化矽，上述第二介電材料是高介電常數材料，上述第三介電材料是氮氧化矽，上述第四介電材料是氧化矽，且上述空隙受到空氣所填充或處於真空狀態。在上述半導體裝置的一些實施例中，上述第一介電材料具有第一相對電容率，上述第二介電材料具有第二相對電容率，上述第三介電材料具有第三相對電容率，上述第四介電材料具有第四相對電容率，且上述空隙具有第五相對電容率，其中上述第五相對電容率小於上述第四相對電容率，上述第四相對電容率小於上述第一相對電容率、上述第二相對電容率及上述第三相對電容率中的每一者。
在一實施例中，提供一種半導體裝置，包括：第一半導體條帶，位於基底之上，其中上述第一半導體條帶包括第一通道區域；第二半導體條帶，位於上述基底之上，其中上述第二半導體條帶包括第二通道區域；介電條帶，設置於上述第一半導體條帶與上述第二半導體條帶之間，其中上述介電條帶的寬度沿著延伸遠離上述基底的第一方向而減小，上述介電條帶包括空隙；以及閘極結構，沿著上述第一通道區域域、沿著上述第二通道區域域並且沿著上述介電條帶的頂表面及複數個側壁延伸。
在上述半導體裝置的一些實施例中，上述第一半導體條帶是從上述基底延伸的第一鰭片，且上述第二半導體條帶是從上述基底延伸的第二鰭片。在上述半導體裝置的一些實施例中，上述第一半導體條帶是位於上述基底之上的第一奈米結構，且上述第二半導體條帶是位於上述基底之上的第二奈米結構。在上述半導體裝置的一些實施例中，上述空隙的寬度沿著上述第一方向而減小。在上述半導體裝置的一些實施例中，上述空隙的寬度在1.5 nm至2.5 nm的範圍內。在上述半導體裝置的一些實施例中，上述空隙的高度在48 nm至60 nm的範圍內。
在一實施例中，提供一種半導體裝置的形成方法，包括：形成第一半導體鰭片及第二半導體鰭片，其中上述第一半導體鰭片及上述第二半導體鰭片皆沿著第一方向延伸遠離基底；形成絕緣材料於上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述絕緣材料具有凹口，其中上述凹口的寬度沿著上述第一方向而減小；沉積第一介電層於上述凹口中，以形成空隙，其中上述空隙包括上述凹口的未被上述第一介電層填充的部分；以及將上述絕緣材料凹陷化，以形成介電鰭片於上述第一半導體鰭片與上述第二半導體鰭片之間，其中上述介電鰭片包括上述空隙及上述第一介電層的位於上述凹口中的複數個留下來的部分，其中上述第一介電層的上述留下來的部分圍繞上述空隙。
在上述半導體裝置的形成方法的一些實施例中，上述第一介電層是沉積在上述凹口中的唯一介電層。在上述半導體裝置的形成方法的一些實施例中，上述空隙受到上述第一介電層連續地包圍。在一些實施例中，上述半導體裝置的形成方法更包括：沉積第二介電層於上述凹口中；以及在上述凹口中沉積第三介電層於上述第二介電層上，其中上述第一介電層沉積於上述第三介電層上。在上述半導體裝置的形成方法的一些實施例中，將上述絕緣材料凹陷化包括：藉由第一蝕刻製程將上述絕緣材料凹陷化，其中上述第一蝕刻製程以比上述第一介電層更快的速率蝕刻上述絕緣材料。在上述半導體裝置的形成方法的一些實施例中，上述凹口具有在上述凹口的底部處的第一寬度以及在上述凹口的頂部處的第二寬度，其中上述第一寬度比上述第二寬度大0%至30%。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
16:區域 25:區域 50:基底 50N:N型區域 50P:P型區域 50R:非主動區域 52:鰭片(主動鰭片、半導體鰭片) 54:罩幕 56:凹口 58:介電層 58A:介電層(第一介電層) 58B:介電層(第二介電層) 58C:介電層(第三介電層) 60:空隙 62:虛置鰭片 64:絕緣材料 64A:襯層 64B:填充材料 64B L:下部分 64B U:上部分 66:隔離區域(淺溝槽隔離區域) 68:通道區域 80:虛置介電層 82:虛置閘極層 84:罩幕層 90:虛置介電層 92:虛置閘極 94:罩幕 96:閘極間隔物 98:源極/汲極區域(磊晶源極/汲極區域) 102:接觸蝕刻停止層 104:第一層間介電層 106:凹口 110:閘極結構 112:閘極介電質 114:閘極電極 116:閘極罩幕 124:第二層間介電層 126:源極/汲極接觸件 128:閘極接觸件 152:奈米結構 D 1:距離(間隔距離) D 2:距離(間隔距離) D 3:方向 D 4:距離 D 5:距離 H 1:高度 H 2:高度 H 3:高度 H 4:高度 H 5:高度 H 6:高度 T 1:厚度 T 2:厚度 T 3:厚度 W 1:寬度 W 2:寬度 W 3:寬度 θ 1:角度 θ 2:角度 θ 3:銳角(角度) θ 4:銳角(角度)
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。需注意的是，依據工業上的標準做法，各個部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1圖是依據一些實施例之鰭式場效電晶體的示範例的三維立體示意圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖及第15C圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。 第16圖是依據一些實施例之鰭式場效電晶體的剖面示意圖。 第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、及第24圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。 第25A圖及第25B圖是依據一些其他實施例之鰭式場效電晶體的剖面示意圖。 第26圖及第27圖是依據一些其他實施例之鰭式場效電晶體的剖面示意圖。 第28圖是依據一些實施例之奈米結構場效電晶體的剖面示意圖。
無
50:基底
52:鰭片(主動鰭片、半導體鰭片)
58:介電層
60:空隙
62:虛置鰭片
64A:襯層
64B:填充材料
66:隔離區域(淺溝槽隔離區域)
68:通道區域
110:閘極結構
112:閘極介電質
114:閘極電極
D1:距離(間隔距離)
D3:方向
D4:距離
D5:距離
H1:高度
H2:高度
H3:高度
T1:厚度
T2:厚度
T3:厚度
W2:寬度
W3:寬度
θ1:角度
θ2:角度

Claims (15)

  1. 一種半導體裝置，包括：一第一半導體鰭片，從一基底延伸；一第二半導體鰭片，從該基底延伸；一介電鰭片，設置在該第一半導體鰭片與該第二半導體鰭片之間，其中該介電鰭片包括一空隙，其中該介電鰭片更包括：一第一介電層，位於該基底之上，該第一介電層包括一第一介電材料；及一第二介電層，位於該第一介電層之上，該第二介電層包括不同於該第一介電材料的一第二介電材料；以及一隔離區域，設置在該介電鰭片與該基底之間，其中該隔離區域沿著該介電鰭片的複數個側壁、該第一半導體鰭片的複數個側壁及該第二半導體鰭片的複數個側壁延伸。
  2. 如請求項1之半導體裝置，其中該第一半導體鰭片的一頂表面、該第二半導體鰭片的一頂表面及該介電鰭片的一頂表面是共平面的。
  3. 如請求項2之半導體裝置，更包括：一閘極結構，沿著該介電鰭片的該頂表面及該等側壁、該第一半導體鰭片的該頂表面及該等側壁，以及該第二半導體鰭片的該頂表面及該等側壁延伸。
  4. 如請求項1至3任一項之半導體裝置，其中該第一介電層圍繞該空隙，該隔離區域包括一第三介電材料，其中該第一介電材料不同於該第三介電材料。
  5. 如請求項4之半導體裝置，其中該第一介電材料是氮氧化矽，該第三介電材料是氧化矽，且該空隙受到空氣所填充或處於一真空狀態。
  6. 如請求項4之半導體裝置，其中該第一介電材料具有一第一相對電容率，該第三介電材料具有一第二相對電容率，且該空隙具有一第三相對電容率，其中該第三相對電容率小於該第二相對電容率，該第二相對電容率小於該第一相對電容率。
  7. 如請求項1至3任一項之半導體裝置，其中該第一介電層圍繞該空隙的一下部分，其中該第二介電層圍繞該空隙的一中間部分，其中該介電鰭片更包括：一第三介電層，位於該第二介電層之上，其中該第三介電層圍繞該空隙的一上部分，該第三介電層包括一第三介電材料，其中該隔離區域包括一第四介電材料，其中該第一介電材料、該第二介電材料、該第三介電材料及該第四介電材料中的每一者彼此不同。
  8. 如請求項7之半導體裝置，其中該第一介電材料是氮氧化矽，該第二介電材料是一高介電常數材料，該第三介電材料是氮氧化矽，該第四介電材料是氧化矽，且該空隙受到空氣所填充或處於一真空狀態。
  9. 如請求項7之半導體裝置，其中該第一介電材料具有一第一相對電容率，該第二介電材料具有一第二相對電容率，該第三介電材料具有一第三相對電容率，該第四介電材料具有一第四相對電容率，且該空隙具有一第五相對電容率，其中該第五相對電容率小於該第四相對電容率，該第四相對電容率小於該第一相對電容率、該第二相對電容率及該第三相對電容率中的每一者。
  10. 一種半導體裝置，包括：一第一半導體條帶，位於一基底之上，其中該第一半導體條帶包括一第一通道區域； 一第二半導體條帶，位於該基底之上，其中該第二半導體條帶包括一第二通道區域；一介電條帶，設置於該第一半導體條帶與該第二半導體條帶之間，其中該介電條帶的一寬度沿著延伸遠離該基底的一第一方向而減小，該介電條帶包括一空隙；以及一閘極結構，沿著該第一通道區域、沿著該第二通道區域並且沿著該介電條帶的一頂表面及複數個側壁延伸。
  11. 如請求項10之半導體裝置，其中該第一半導體條帶是從該基底延伸的一第一鰭片，且該第二半導體條帶是從該基底延伸的一第二鰭片；或是該第一半導體條帶是位於該基底之上的一第一奈米結構，且該第二半導體條帶是位於該基底之上的一第二奈米結構。
  12. 如請求項10或11之半導體裝置，其中該空隙的一寬度沿著該第一方向而減小。
  13. 一種半導體裝置的形成方法，包括：形成一第一半導體鰭片及一第二半導體鰭片，其中該第一半導體鰭片及該第二半導體鰭片皆沿著一第一方向延伸遠離一基底；形成一絕緣材料於該第一半導體鰭片與該第二半導體鰭片之間，其中該絕緣材料具有一凹口，其中該凹口的一寬度沿著該第一方向而減小；沉積一第一介電層於該凹口中，以形成一空隙，其中該空隙包括該凹口的未被該第一介電層填充的一部分；以及將該絕緣材料凹陷化，以形成一介電鰭片於該第一半導體鰭片與該第二半導 體鰭片之間，其中該介電鰭片包括該空隙及該第一介電層的位於該凹口中的複數個留下來的部分，其中該第一介電層的該等留下來的部分圍繞該空隙。
  14. 如請求項13之半導體裝置的形成方法，其中該空隙受到該第一介電層連續地包圍。
  15. 如請求項13或14之半導體裝置的形成方法，其中將該絕緣材料凹陷化包括：藉由一第一蝕刻製程將該絕緣材料凹陷化，其中該第一蝕刻製程以比該第一介電層更快的一速率蝕刻該絕緣材料。
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