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TW201926706A - 半導體裝置結構及其製造方法 - Google Patents

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TW201926706A
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張智銘
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陳哲明
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台灣積體電路製造股份有限公司
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Abstract

提供切割鰭部的方法以及形成的結構。在一實施例中，一種半導體裝置結構包括一第一鰭部位於基底上；一第二鰭部位於基底上；以及一鰭部切割填充(cut-fill)結構位於第一鰭部與第二鰭部之間。第一鰭部與第二鰭部縱向對準。鰭部切割填充結構包括一絕緣襯層及位於絕緣襯層上的填充材料。絕緣襯層鄰接第一鰭部的第一側壁及第二鰭部的第二側壁。絕緣襯層包括具有能隙大於5eV的材料。

Description

半導體裝置結構及其製造方法
本實施例係關於一種半導體技術，且特別是關於一種半導體裝置結構及其製造方法。
由於半導體工業已發展至奈米技術製程節點以追求更高裝置密度、更高效能及更低成本，因此來自製造與設計雙方問題的挑戰而造就三維設計的發展，例如鰭式場效電晶體(fin field transistor,FinFET)。鰭式場效電晶體(FinFET)裝置通常包括具有高縱寬比且內部形成有通道與源極/汲極區的半導體鰭部。閘極沿著鰭部結構的側邊形成於其上(例如，包圍)而利用增加通道表面積的優點以形成更快、更可靠及更好控制的半導體裝置。然而，由於裝置尺寸的縮小，帶來了新的挑戰。
一種半導體裝置結構，包括：一第一鰭部，位於一基底上；一第二鰭部，位於基底上，第一鰭部與第二鰭部縱向對準；以及一鰭部切割填充結構，位於第一鰭部與第二鰭部之間，鰭部切割填充結構包括：一絕緣襯層，鄰接第一鰭部的第一側壁及第二鰭部的第二側壁，且絕緣襯層包括具有能隙大於5eV的材料；以及一填充材料，位於絕緣襯層上。
一種半導體裝置結構，包括：一絕緣結構，橫向設置於位於一基底上且縱向對準的一第一鰭部與一第二鰭部之間，絕緣結構包括：一高能隙襯層，沿著第一鰭部及第二鰭部的對應端部側壁設置，高能隙襯層具有一能隙大於5eV；以及一填充材料，位於高能隙襯層上。
一種半導體裝置結構之製造方法，包括：形成一鰭部於一基底上；藉由在鰭部的一第一部分與鰭部的一第二部分之間形成一切割開口，以切割鰭部而形成鰭部的第一部分及鰭部的第二部分；形成一順應性襯層於切割開口內，順應性襯層包括具有能隙大於5eV的材料；以及形成一填充材料於切割開口內的順應性襯層上。
20‧‧‧半導體基底
24‧‧‧鰭部
26‧‧‧隔離區
28‧‧‧界面介電層
30‧‧‧虛置閘極
32、40、50‧‧‧罩幕
34‧‧‧閘極間隙壁
35‧‧‧(磊晶)源極/汲極區
36、70‧‧‧介電層
42、52‧‧‧切割開口
44‧‧‧閘極切割填充結構
54‧‧‧鰭部切割區
56‧‧‧絕緣襯層
58‧‧‧填充材料
60‧‧‧順應性層
62‧‧‧閘極電極
72‧‧‧導電特徵部件
D1‧‧‧垂直尺寸
D2‧‧‧橫向尺寸
D3‧‧‧深度
D4、D5‧‧‧高度
D6、D7‧‧‧厚度
第1、2、3A-3B、4A-4D、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C、13A-13C圖係各自繪示出根據一些實施例之形成具有一或多個鰭式場效電晶體(FinFET)的半導體裝置的例示性製程方法於不同中間階段的示意圖。
第14圖係繪示出一些實施例之例示性鰭部切割填充(cut-fill)結構的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然， 這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”下方”、”之下”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
以下說明於半導體裝置(例如，鰭式場效電晶體(FinFET))中的主動區(例如，鰭部)的切割方法以及所形成的結構。一般而言，鰭部切割的實施係在鰭部切割處形成多重(例如，雙重)絕緣結構。多重絕緣結構包括一絕緣襯層(其包括或為高能隙材料)，可降低切割的鰭部區段之間的漏電流。
此處的例示性實施例是以鰭式場效電晶體(FinFET)為背景作為說明。本揭露的若干型態的實施也可用於其他製程及/或其他裝置。以下說明例示性方法及結構的若 干變化。所屬技術領域中具有通常知識者可輕易理解其他可行的變更也涵蓋於其他實施例範圍內。儘管於方法實施例述及特定順序，然而在其他不同的方法實施例中，可以任何邏輯上順序來實施且可包括少於或多於此處所述的步驟。
第1、2、3A-3B、4A-4D及5A-5C至13A-13C圖各自為根據一些實施例之形成具有一或多個鰭式場效電晶體(FinFET)的半導體裝置的例示性製程方法於不同中間階段的中間結構示意圖。第1圖係繪示出一半導體基底20的剖面示意圖。半導體基底20可為或包括塊材半導體基底、緣體上覆半導體(semiconductor on insulator,SOI)基底或相似基底。半導體基底20內可摻雜(例如，具有p型或n型摻雜物)或未摻雜。SOI基底可包括一層半導體材料形成於一絕緣層上。舉例來說，絕緣層可為埋入氧化(buried oxide,BOX)層、氧化矽層或相似物。絕緣層形成於一基底上，通常為矽或玻璃基底。也可採用其他基底，諸如多層或漸變基底。在一些實施例中，半導體基底的半導體材料可包括矽(Si)、鍺(Ge)、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP)、或其組合。
第2圖係繪示出半導體基底20內形成鰭部24的剖面示意圖。在一些範例中，使用罩幕(例如，硬式罩幕)來形成鰭部24。舉例來說，一或多個罩幕層沉積於半導體基底20上，並接著將一或多個罩幕層圖案化成罩幕。在一些範例中，上述一或多個罩幕層可包括或為氮化矽、氮氧化矽、碳化矽、 氮碳化矽或相似物或其組合，且可利用化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積(atomic layer deposition,ALD)製程或其他沉積技術沉積而成。可利用光學微影製程對上述一或多個罩幕層進行圖案化。舉例來說，可在上述一或多個罩幕層上形成一光阻(例如使用旋轉塗佈製程)，且利用一適合的光罩將光阻暴露於一光源來進行圖案化。接著可去除光阻的曝光部或未曝光部，取決於採用正型或負型何種光阻。接著光阻圖案可轉移至上述一或多個罩幕層(例如使用適合的蝕刻製程)而形成罩幕。上述蝕刻製程可包括反應離子蝕刻(reactive ion etching,RIE)製程、中性束蝕刻(neutral beam etch,NBE)製程、感應耦合電漿(inductive coupled plasma,ICP)蝕刻製程或相似方法或其組合。上述蝕刻製程可為異向性的。之後，例如可在灰化製程或濕式剝除製程中去除光阻。
可以使用罩幕來蝕刻半導體基底20，使得在相鄰成對的鰭部24之間形成溝槽，且使得鰭部24突出於半導體基底20。蝕刻製程可以包括反應離子蝕刻(RIE)製程、中性束蝕刻(NBE)製程、感應耦合電漿(ICP)蝕刻製程或相似方法或其組合。上述蝕刻製程可為異向性的。
第3A及3B圖係分別繪示出形成的隔離區26的剖面示意圖及上視示意圖，每個隔離區26位於對應的溝槽內。隔離區26可包括或為一絕緣材料，諸如氧化物(例如，氧化矽)、氮化物或相似物或其組合，且絕緣材料可以利用高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)製程，流 動式化學氣相沉積(flowable chemical vapor deposition,FCVD)製程(例如，遠程電漿系統中進行CVD類的材料沉積，且進行後固化(post curing)以使其轉化為另一種材料，例如氧化物)或相似物或其組合。也可使用由任何適合製程形成的其他絕緣材料。在所示實施例中，隔離區域26包括由流動式化學氣相沉積(FCVD)製程形成的氧化矽。平坦化製程，例如化學機械研磨(chemical mechanical polishing,CMP)製程，可去除任何多餘的絕緣材料和任何餘留的罩幕(例如，用於蝕刻溝槽並形成鰭部24)以使形成的絕緣材料的上表面及鰭部24的上表面為共平面。之後可回蝕刻絕緣材料以形成隔離區26。回蝕刻絕緣材料使得鰭部24自相鄰的隔離區26之間突出，至少在某種程度上可將鰭部24描述為半導體基底20上的主動區。絕緣材料可使用適合的蝕刻製程來進行回蝕刻，例如對絕緣材料的材料具有選擇性的蝕刻製程。舉例來說，可使用CERTAS®蝕刻或應用材料SICONI設備或稀釋氫氟酸(dilute hydrofluoric,dHF)來去除化學氧化物。再者，隔離區26的上表面可具有如圖所示的平坦表面、凸表面、凹表面(例如碟化表面)或其組合，其由蝕刻製程所形成。如第3B圖的平面示意圖所示，鰭部24縱向延伸跨過半導體基底20。
所屬技術領域中具有通常知識者可輕易理解關於第1及3A-3B圖所述的製程只是如何形成鰭部24的範例。在其他實施例中，一介電層可形成於半導體基底20的上表面上。可透過介電層蝕刻出溝槽。可在溝槽內磊晶生長同質磊晶結構，並且可回蝕刻介電層，使同質磊晶結構自介電層突出而形成鰭 部。在其他實施例中，異質磊晶結構可以用於鰭部。舉例來說，可使鰭部24凹陷(例如，在平坦化隔離區26的絕緣材料之後且在回蝕刻絕緣材料之前)，並且可以在該位置磊晶生長與鰭部不同的材料。又一實施例中，一介電層可形成於半導體基底20的上表面上。可透過介電層蝕刻出溝槽。使用不同於半導體基底20的材料在溝槽內磊晶生長異質磊晶結構，且回蝕刻介電層，使異質磊晶結構自介電層突出而形成鰭部。在一些實施例中，同質磊晶或異質磊晶結構由磊晶生長而成，生長材料可在生長期間進行原位摻雜，這可以避免進行鰭部預先佈植。然而可以一同使用原位佈植摻雜。再者，磊晶生長用於n型裝置的材料與用於p型裝置的材料不同是有利的。
第4A、4B、4C及4D圖係繪示出於鰭部24上形成虛置閘極堆疊。第4A及4B圖為剖面示意圖。第4C圖上視示意圖。第4D圖示了三維立體示意圖。第4C及4D圖係繪示出剖面A-A及B-B。第1、2、3A及4A圖及以“A”標記結尾的後續圖式係對應於剖面A-A的各種製程步驟情況下的剖面示意圖，而第4B圖及以“B”標記結尾的的後續圖式係對應於剖面B-B的各種製程步驟情況下的剖面示意圖。為了便於描述，在一些圖式中省略其中所繪示出的部件或特徵部件的標號，以避免其他元件或特徵部件模糊不清。
虛置閘極堆疊位於鰭部24上方，且橫向垂直延伸。每個虛置閘極堆疊包括一或多個界面介電層28、虛置閘極30及罩幕32。上述用於虛置閘極堆疊的一或多個界面介電層28、虛置閘極30及罩幕32可透過依順序形成各自膜層，然後將 這些膜層圖案化為虛置閘極堆疊而形成。舉例來說，用於一或多個界面介電層28的膜層可包括氧化矽、氮化矽或相似物或其多層，且可於鰭部24上進行熱及/或化學生長(如圖所示)或進行順應性沉積(例如，透過電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)製程、原子層沉積(ALD)製程或其他適合的沉積技術。用於虛置閘極30的膜層可包括或者為矽(例如，多晶矽)或是透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他沉積技術沉積的另一種材料。用於罩幕32的膜層可包括透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或沉積技術沉積的氮化矽、氮氧化矽、氮碳化矽或相似物或其組合。之後可使用光學微影及如上所述的一或多個蝕刻製程來圖案化用於罩幕32、虛置閘極30及一或多個界面介電層28的膜層，以形成罩幕32，虛置閘極30及用於每個虛置閘極堆疊的一或多個界面介電層28。
在所示的實施例中，虛置閘極堆疊係用於替代閘極製程。在其他範例中，可利用閘極堆疊來實施先閘極(gate-first)製程，例如上述閘極堆疊包括代替一或多個界面介電層28的閘極電介層以及替代虛置閘極30的閘極電極。在一些先閘極製程中，可利用所述關於虛置閘極堆疊的相似製程及材料來形成閘極疊層。然而在其他範例中，可以其他製程或材料來實施。舉例來說，閘極介電層可包括或為高k值介電材料，例如具有大於約7.0的k值，其可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb等的金屬氧化物或矽酸鹽或其多層或其組合。閘極 介電層也可透過過分子束沉積(molecular-beam deposition,MBD)製程、原子層沉積(ALD)製程、電漿輔助化學氣相沉積(PECVD)製程或其他沉積技術來沉積。閘極電極也可包括或為含金屬材料，諸如TiN、TaN、TaC、Co、Ru、Al、其多層或其組合，且也可透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他沉積技術沉積而成。
剖面A-A沿著虛置閘極堆疊，其在後續的圖式及說明中將用以進行閘極切割和鰭部切割。剖面B-B沿著鰭部24(例如，沿著鰭部24中的通道方向)，其在後續的圖式及說明中將用以進行鰭部切割。剖面A-A與剖面B-B彼此垂直。
第5A、5B及5C圖係繪示出閘極間隙壁34的製作。沿著虛置閘極堆疊的側壁(例如，一或多個界面介電層28、虛置閘極30及罩幕32的側壁)形成閘極間隙壁34，且位於鰭部24上。也可沿著鰭部24的側壁形成餘留的閘極間隙壁34。閘極間隙壁34可透過順應性沉積用於閘極間隙壁34的一或多個膜層並對其進行異向性蝕刻來形成。用於閘極間隙壁34的一或多個膜層可包括或為氧化矽碳、氮化矽、氮氧化矽、碳氮化矽、相似物、其多層或其組合，且可透過化學氣相沉積(CVD)製程、原子層沉積(ALD)製程或其他沉積技術沉積而成。上述蝕刻製程可包括反應離子蝕刻(RIE)、中性束蝕刻(NBE)或其他蝕刻製程。
源極/汲極區35係形成於鰭部24內。在一些範例中，透過以虛置閘極堆疊及閘極間隙壁34作為罩幕，將摻雜物植入到鰭部24內來形成源極/汲極區35。因此，源極/汲極區35 可透過於每個虛置閘極堆疊的相對側進行佈植來形成。在其他範例中，可以虛置閘極堆疊及閘極間隙壁34作為罩幕而在鰭部24內形成凹槽，且磊晶源極/汲極區35可於凹槽內進行磊晶生長。磊晶源極/汲極區35可相對於鰭部24凸起，如第5B圖的虛線所示。磊晶源極/汲極區35可於磊晶生長期間實施原位摻雜及/或於磊晶生長之後實施佈植來進行摻雜。因此，可透過磊晶生長並可能伴隨佈植的情形下，於每個虛置閘極堆疊的相對側上形成源極/汲極區35。用於源極/汲極區35的例示性摻雜物可包括或為用於p型裝置的硼及用於n型裝置的磷或砷，然而也可使用其他摻雜物。源極/汲極區35可具有一摻雜物濃度，其約在1019cm-3至約1021cm-3的範圍。在後續圖式中並未明確繪示出源極/汲極區35，以避免這些圖式中其他特徵部件及元件模糊不清。然而，任何所屬技術領域中具有通常知識者將容易地理解，源極/汲極區35係存在於那些圖式中所繪的結構內。
第6A、6B、6C圖係繪示出一或多個介電層36的製作。舉例來說，一或多個介電層36可包括蝕刻停止層(etch stop layer,ESL)和內層介電(interlayer dielectric,ILD)層。一般而言，蝕刻停止層可於形成例如接觸連接窗(contact)或介層連接窗(via)時，提供停止蝕刻製程的機制。蝕刻停止層可由蝕刻選擇比不同於相鄰膜層(例如，內層介電層)的介電材料形成。蝕刻停止層可順應性沉積於鰭部24、虛置閘極堆疊、閘極間隙壁34及隔離區26上。蝕刻停止層可包括或為氮化矽、碳氮化矽、氧化矽碳、氮化碳或相似物或其組合，且可透過化學氣相沉積(CVD)製程、電漿輔助化學氣相沉積(PECVD) 製程、原子層沉積(ALD)製程或其他沉積技術沉積而成。內層介電層可包括或為二氧化矽、低k值介電材料(例如，介電常數低於二氧化矽的材料)(諸如，氧氮化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃的(BPSG)、未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)，SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合物、相似物或其組合)。內層介電層可透過旋塗製程，化學氣相沉積(CVD)製程、流動式化學氣相沉積(FCVD)製程、電漿輔助化學氣相沉積(PECVD)製程、物理氣相沉積(PVD)製程、或其他沉積技術來沉積。
一或多個介電層36形成有與虛置閘極30的上表面共平面的上表面。可以實施平坦化製程(例如，化學機械研磨(CMP)製程，使一或多個介電層36的上表面與虛置閘極30的上表面為共平面。上述化學機械研磨(CMP)製程也可去除虛置閘極30上的罩幕32(以及閘極間隙壁34的上部(在一些情形中)。因此，虛置閘極30露出於一或多個介電層36。
第7A、7B及7C圖係繪示出形成切割開口42以切割虛置閘極堆疊。在所示範例中，使用罩幕40(例如，硬罩幕)來形成切割開口42。舉例來說，一或多個罩幕層沉積於虛置閘極堆疊、閘極間隙壁34以及一或多個介電層36上，然後將上述一或多個罩幕層圖案化以形成具有對應於切割開口42的罩幕開口的罩幕40。在一些範例中，一或多個罩幕層可包括氮化矽、氮氧化矽、碳化矽，碳氮化矽、或相似物或其組合，且可透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、 原子層沉積(ALD)製程或其他沉積技術來沉積。如先前所述，可使用微影製程蝕刻製程對一或多個罩幕層進行圖案化。罩幕40可具有罩幕開口(各個對應於切割開口42)於與待切割的虛置閘極堆疊橫向垂直並相交的方向上延伸。
利用罩幕40，可蝕刻虛置閘極堆疊、閘極間隙壁34及一或多個介電層36，以形成切割虛置閘極堆疊的切割開口42。切割開口42可穿過虛置閘極30延伸至一深度及/或進入對應的隔離區域26，且取決於實施方式，延伸至一或多個界面介電層28。蝕刻製程可包括反應離子蝕刻(RIE)製程、中性束蝕刻(NBE)製程、感應耦合電漿(ICP)蝕刻製程或相似方法或其組合。上述蝕刻製程可為異向性的。
第8A、8B及8C圖係繪示出於切割開口42內形成閘極切割填充結構44。用於閘極切割填充結構44的絕緣材料沉積於切割虛置閘極堆疊的切割開口42內。舉例來說，如上所述，於切割開口42延伸至一深度及/或進入對應的隔離區26時，閘極切割填充結構44可延伸至及/或進入對應的隔離區26(例如，閘極切割填充結構44的下表面可位於對應的隔離區26的上表面下方的深度處)。在一些範例中，每一個閘極切割填充結構44可為單一絕緣材料，而在其他範例中，閘極切割填充結構44可包括多種不同的絕緣材料，例如為多層配置。在一些範例中，絕緣材料可包括氧化矽、氮化矽、氮氧化矽、碳化矽，碳氮化矽或相似物或其組合，且可透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其他沉積技術來沉積。局部去除用於閘極切割填充結構44的絕 緣材料並去除位於一或多個介電層36的上表面上方的罩幕40。舉例來說，如化學機械研磨(CMP)製程般的平坦化製程可去除用於閘極切割填充結構44的絕緣材料以及位於一或多個介電層36的上表面上方的罩幕40，且閘極切割填充結構44的上表面可與一或多個介電層36的上表面形成共平面。因此，閘極切割填充結構44與切割的虛置閘極堆疊的部分彼此電性隔離。
第9A、9B及9C圖係繪示出形成切割開口52以切割鰭部24。在所示的範例中，利用罩幕50(例如，硬罩幕)來形成切割開口52。舉例來說，一或多個罩幕層沉積於虛置閘極堆疊、閘極間隙壁34、一或多個介電層36以及閘極切割填充結構44上方，然後將一或多個罩幕層圖案化，以形成具有對應於切割開口52的罩幕開口的罩幕50。在一些範例中，一或多個罩幕層可包括氮化矽、氧氮化矽、碳化矽、碳氮化矽或相似物或其組合，且可透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其他沉積技術來沉積。如先前所述，可利用微影製程及蝕刻製程對一或多個罩幕層進行圖案化。罩幕50可具有罩幕開口(各個對應於切割開口52)於與待切割的鰭部24橫向垂直並相交的方向上延伸。
利用罩幕50，可蝕刻虛置閘極堆疊、閘極切割填充結構44及露出於罩幕50的切割開口52的鰭部24，以形成切割露出的鰭部24的切割開口52。切割開口52可延伸至位於隔離區26的上表面下方的深度。舉例來說，上述蝕刻可形成切割開口52，其延伸至位於切割鰭部24處的隔離區26內。位於切割鰭部 24處的鰭部切割區54餘留於半導體基底20上。鰭部切割區54位於相鄰的隔離區26之間，且具有位於相鄰隔離區26的上表面下方的上表面。蝕刻製程可包括反應離子蝕刻(RIE)製程、中性束蝕刻(NBE)製程、感應耦合電漿(ICP)蝕刻製程或相似方法或其組合。上述蝕刻製程可為異向性的。在形成切割鰭部24的切割開口52之後可去除罩幕50。
第10A、10B及10C圖係繪示出位於鰭部24切割處的切割開口52內順應性形成絕緣襯層56，且在絕緣襯層56上形成填充材料58。絕緣襯層56可包括或為高能隙材料，諸如具有能隙等於或大於約5eV的材料，上述材料也可等於或大於兩倍氮化矽的能隙。高能隙材料的範例包括氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合。
某些範例利用原子層沉積(ALD)製程來形成絕緣襯層56。上述原子層沉積(ALD)製程可使用一或多種前驅物，例如SiH2[N(C2H5)2]2、矽烷(SiH4)、氧(O2)、三甲基鋁(Al2(CH3)6)、水蒸汽(H2O)、臭氧(O3)、氟(F2)及三氟化氮(NF3)來沉積上述例示的高能隙材料或其他材料，且可以使用射頻(RF)功率(其約在100W至1000W的範圍)，壓力約在2torr至9torr的範圍以及溫度約在45℃至700℃的範圍。原子層沉積(ALD)技術可提供具有良好階梯覆蓋性的均勻絕緣襯層56。
填充材料58可為絕緣材料。在一些範例中，填充 材料58可為單一絕緣材料，而在其他範例中，填充材料58可包括多種不同的絕緣材料，例如為多層配置。填充材料58可包括或為氮化矽、氮氧化矽、碳化矽、碳氮化矽或相似物或其組合，且可透過原子層沉積(ALD)製程、熱沉積製程、化學氣相沉積(CVD)製程或其他沉積技術來沉積。在一範例中，填充材料58是透過原子層沉積(ALD)製程或化學氣相沉積(CVD)製程所沉積而成的氮化矽。
第11A、11B及11C圖係繪示出去除位於一或多個介電層36、閘極間隙壁34、閘極切割填充結構44及虛置閘極堆疊的上表面上方填充材料58及絕緣襯層56的多餘部分，以形成鰭部切割填充結構。舉例來說，如化學機械研磨(CMP)製程般的平坦化製程可去除位於一或多個介電層36等的上表面上方的填充材料58及絕緣襯層56的部分，且鰭部切割填充結構的上表面結構可與一或多個介電層36等的上表面形成共平面。為了後續替代虛置閘極堆疊，平坦化製程可以進一步露出虛置閘極30。每一鰭部切割填充結構包括填充材料58及絕緣襯層56。鰭部24的切割形成鰭部切割填充結構，鰭部切割填充結構自橫向垂直於被切割的鰭部24延伸，並將其斷開。在切割鰭部24之前為一體成形的鰭部24的多個部分可因鰭部切割填充結構而彼此電性隔離。
第12A、12B及12C圖係繪示出以替代閘極結構替代虛置閘極堆疊。在實施先閘極製程的其他範例中，可省略第12A、12B及12C圖的製程步驟。可透過一或多個蝕刻製程去除虛置閘極30及一或多個界面介電層28。可透過對虛置閘極30有 選擇性的蝕刻製程來去除虛置閘極30，其中一或多個界面介電層28作為蝕刻停止層，隨後可以透過對一或多個界面介電層28有選擇性的不同蝕刻製程來去除一或多個界面介電層28。舉例來說，上述蝕刻製程可為反應離子蝕刻(RIE)製程、中性束蝕刻(NBE)製程、濕式蝕刻製程或其他蝕刻製程。於去除虛置閘極堆疊處的閘極間隙壁34之間形成凹槽，經由凹槽露出鰭部24的通道區。
替代閘極結構形成於去除虛置閘極堆疊處所形成的凹槽內。替代閘極結構各自包括一或多個順應性層60及閘極電極62。一或多個順應性層60包括閘極介電層，且可包括一或多個功函數調整層。可將閘極介電層順應性沉積於去除虛置閘極堆疊處的凹槽內(例如，位於隔離區26的上表面上、沿著通道區的鰭部24的側壁及上表面以及閘極間隙壁34及閘極切割填充結構44的側壁)以及沉積於一或多個介電層36、閘極間隙壁34及閘極切割填充結構44的上表面上。閘極介電層可為或包括氧化矽、氮化矽、高k值介電材料、其多層或其他介電材料。高k值介電材料可具有大於約7.0的k值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合的金屬氧化物或金屬矽酸鹽。閘極介電層可透過原子層沉積(ALD)製程、電漿輔助化學氣相沉積(PECVD)製程、分子束沉積(MBD)製程或其他沉積技術來沉積。
然後，若有實施時則功函數調整層可以順應性沉積於閘極介電層上。功函數調整層可包括或為鉭、氮化鉭、鈦、氮化鈦或相似物或其組合，且可透過原子層沉積(ALD)製程、 電漿輔助化學氣相沉積(PECVD)製程、分子束沉積(MBD)製程或其他沉積技術來沉積。類似於上述功函數調整層，可依序沉積任何額外的功函數調整層。
於一或多個順應性層60上方形成用於閘極電極62的膜層。用於閘極電極62的膜層可填入去除虛置閘極堆疊處的剩餘凹槽內。用於閘極電極62的膜層可為或包括含金屬材料，例如Co、Ru、Al、W、Cu、其多層或其組合。用於閘極電極62的膜層可透過原子層沉積(ALD)製程、電漿輔助化學氣相沉積(PECVD)製程、分子束沉積(MBD)製程，物理氣相沉積(PVD)製程或其他沉積技術來沉積。
去除位於一或多個介電層36、閘極間隙壁34及閘極切割填充結構44的上表面上方用於閘極電極62的膜層及一或多個順應性層60的部分。舉例來說，如化學機械研磨(CMP)製程般的平坦化製程可去除位於一或多個介電層36、閘極間隙壁34及閘極切割填充結構44的上表面上方用於閘極電極62的膜層及一或多個順應性層60的部分。因此可形成包括閘極電極62及一或多個順應性層60的替代閘極結構，如第12A-12C圖所示。
第13A、13B及13C圖係繪示出一或多個介電層70及位於一或多個介電層36及/或70內的導電特徵部件72形成於鰭部24的源極/汲極區35及閘極電極62上。舉例來說，一或多個介電層70可包括蝕刻停止層(ESL)及內層介電(ILD)層或金屬層間介電(IMD)層。蝕刻停止層可沉積於一或多個介電層36、閘極切割填充結構44、鰭部填充結構、閘極間隙壁34、 閘極電極62以及一或多個順應性層60上。蝕刻停止層可包括或為氮化矽、碳氮化矽、氧化矽碳、氮化碳或相似物或其組合，且可透過化學氣相沉積(CVD)製程、電漿輔助化學氣相沉積(PECVD)製程、原子層沉積(ALD)製程或其他沉積技術來沉積。內層介電(ILD)層或金屬層間介電(IMD)層可包括或為二氧化矽、低k值介電材料(諸如，氧氮化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃的(BPSG)、未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)，SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合物、相似物或其組合)。內層介電(ILD)層或金屬層間介電(IMD)層可透過旋塗製程、化學氣相沉積(CVD)製程、流動式化學氣相沉積(FCVD)製程、電漿輔助化學氣相沉積(PECVD)製程、物理氣相沉積(PVD)製程、或其他沉積技術來沉積。
可形成凹槽及/或開口於介電層70及36內及/或透過介電層70及36而到達源極/汲極區35及閘極電極62，以分別露出源極/汲極區35及閘極電極62的至少一部分。舉例來說，可利用微影及一或多道蝕刻製程將介電層70和36圖案化而形成凹槽及/或開口。之後可於凹槽及/或開口內形成導電特徵部件72。舉例來說，導電特徵部件72可包括黏著及/或阻障層及位於黏著及/或阻障層上的導電材料。在一些範例中，導電特徵部件72可包括矽化物區。
黏著及/或阻障層可順應性沉積於凹槽及/或開口內及一或多個介電層70上。黏著及/或阻障層可為或包括鈦、 氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭或相似物或其組合，且可透過原子層沉積(ALD)製程、化學氣相沉積(CVD)製程或其他沉積技術沉積。透過源極/汲極區35的上部與黏著及/或阻障層反應，可於源極/汲極區35的上部形成矽化物區。可進行退火製程以促進源極/汲極區35與黏著及/或阻障層的反應。
導電材料可沉積於黏著及/或阻障層上並填入凹槽及/或開口。導電材料可為或包括鎢、銅、鋁、金、銀，其合金、相似物或其組合，且可透過化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程或其他沉積技術來沉積。在沉積導電特徵部件72的材料之後，可透過平坦化製程(例如，化學機械研磨(CMP)製程)去除多餘的材料。平坦化製程可自一或多個介電層70的上表面上方移除導電特徵部件72的多餘材料。因此，導電特徵部件72及一或多個介電層70的上表面可為共平面。導電特徵部件72可為或可稱作接觸窗、插塞等等。
如圖所示，導電特徵部件72形成於鰭部24的源極/汲極區35或替代閘極結構上，以分別電性耦接於源極/汲極區35或替代閘極結構。圖式中的導電特徵部件72的佈局僅為一範例。所屬技術領域中具有通常知識者將容易理解，導電特徵部件的佈局在不同的實施方式之間可不相同。
第14圖係繪示出根據一些實施例的例示性鰭部切割填充結構的剖面示意圖。鰭部切割填充結構包括如先前圖式及相關敘述所示的絕緣襯層56及填充材料58。所示剖面示意圖中的鰭部切割填充結構橫向設置於閘極間隙壁34之間，且垂直 延伸至相鄰隔離區26(以虛線示出)的上表面的層位下方的深度。橫向來看，絕緣襯層56設置於對應的閘極間隙壁34與填充材料58之間，且位於切割鰭部24的對應部分與填充材料58之間。垂直方向來看，在所示剖面示意圖中，絕緣襯層56設置於(i)半導體基底20及/或鰭部24的切割區的餘留部分與(ii)填充材料58之間。垂直方向來看，在另一剖面中(例如，通過隔離區26)，絕緣襯層56設置於隔離區26(如虛線所示)與填充材料58之間。絕緣襯層56順應性設置於填充材料58與形成於半導體基底20上及/或形成自半導體基底20的其他結構之間。
如圖所示，鰭部切割填充結構具有一垂直尺寸D1，其自鰭部切割填充結構的上表面延伸至低於相鄰隔離區26(如虛線所示)的上表面的層位的深度。鰭部切割填充結構在鰭部切割填充結構的上表面處具有一橫向尺寸D2。在一些範例中，垂直尺寸D1約在200nm至320nm的範圍，且橫向尺寸D2約在20nm至25nm的範圍。在一些範例中，垂直尺寸D1與橫向尺寸D2的縱橫比(aspect ratio)大於或約等於10，例如約為13。
在一些範例中，鰭部24所切割的深度D3約在130nm至190nm的範圍。在一些範例中，鰭部24的高度D4約在40nm至70nm的範圍。在一些範例中，一或多個介電層36距離鰭部24的上表面的高度D5約在70nm至130nm的範圍。在一些範例中，位於鰭部切割填充結構的上部處的絕緣襯層56的厚度D6約在2nm至6nm的範圍，且位於鰭部切割填充結構的下部處的絕緣襯層56的厚度D7約在1.6nm至6nm的範圍。在一些範例中，位於下部的厚度D7與位於上部的厚度D6的比率約在1.0至 約0.8的範圍。
一些實施例可獲得諸多優點。透過使用高能隙材料作為鰭部切割填充結構內的絕緣襯層，可使切割的鰭部中相鄰的部分(例如，鰭部切割填充結構位於其間且鄰接的鰭部的部分)之間的漏電流降低。這可以導致更好的晶圓接收度測試(wafer acceptance testing,WAT)結果，以及由切割鰭部所形成的裝置具有更高可靠度。也可獲得其他優點。
在一實施例中，提供一種半導體裝置結構。半導體裝置結構包括位於一基底上的一第一鰭部、位於基底上的一第二鰭部以及位於第一鰭部與第二鰭部之間的一鰭部切割填充結構。第一鰭部與第二鰭部縱向對準。鰭部切割填充結構包括一絕緣襯層以及位於絕緣襯層上的一填充材料。絕緣襯層鄰接第一鰭部的第一側壁及第二鰭部的第二側壁。絕緣襯層包括具有能隙大於5eV的材料。
根據一些實施例，絕緣襯層的材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群。
根據一些實施例，填充材料為絕緣材料或為氮化矽。
根據一些實施例，半導體裝置結構更包括複數個相鄰的隔離區，第一鰭部及第二鰭部各自突出於相鄰的隔離區之間，且鰭部切割填充結構的下表面位於對應的相鄰的隔離區 的上表面下方。
根據一些實施例，鰭部切割填充結構於鰭部切割填充結構的上表面處並且沿著第一鰭部與第二鰭部縱向對準的方向上具有一寬度，且具有一深度自鰭部切割填充結構的上表面延伸至鰭部切割填充結構的下表面，而深度與寬度的比率至少為10。
根據一些實施例，半導體裝置結構更包括延伸於第一鰭部的第一側壁處的第一鰭部上的一第一閘極間隙壁、延伸於第二鰭部的第二側壁處的第二鰭部上的一第二閘極間隙壁以及設置於第一閘極間隙壁與第二閘極間隙壁之間的一閘極結構。鰭部切割填充結構橫向設置於第一閘極間隙壁與第二閘極間隙壁之間，鰭部切割填充結構鄰接閘極結構。
根據一些實施例，半導體裝置結構更包括位於基底上的一閘極結構以及設置於鰭部切割填充結構與閘極結構之間一閘極切割填充結構。閘極切割填充結構鄰接鰭部切割填充結構及閘極結構。
在另一實施例中，提供一種半導體裝置結構。半導體裝置結構包括一絕緣結構，橫向設置於一第一鰭部與一第二鰭部之間。第一鰭部與第二鰭部位於一基底上且縱向對準。絕緣結構包括沿著第一鰭部及第二鰭部的對應端部側壁設置的一高能隙襯層且包括位於高能隙襯層上的一填充材料。高能隙襯層具有一能隙大於5eV。
根據一些實施例，半導體裝置結構更包括一第一隔離區及一第二隔離區。第一鰭部與第二鰭部各自橫向設置於 第一隔離區與第二隔離區之間。高能隙襯層延伸於第一隔離區及第二隔離區的對應上表面的下方。
根據一些實施例，絕緣結構還橫向設置於一第一閘極間隙壁與一第二閘極間隙壁之間。第一閘極間隙壁位於第一鰭部的端部側壁處的第一鰭部上方，而第二閘極間隙壁位於第二鰭部的端部側壁處的第二鰭部上方，且高能隙襯層還沿著第一閘極間隙壁及第二閘極間隙壁的對應側壁設置。
根據一些實施例，絕緣結構還橫向設置於位於基底上且縱向對準的一第一閘極結構與一第二閘極結構之間。
根據一些實施例，高能隙襯層的材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群。
又另一實施例中，提供一種半導體裝置結構之製造方法。形成一鰭部於一基底上。藉由在鰭部的一第一部分與鰭部的一第二部分之間形成一切割開口，以切割鰭部而形成鰭部的第一部分及鰭部的第二部分。形成一順應性襯層於切割開口內，順應性襯層包括具有能隙大於5eV的材料。形成一填充材料於切割開口內的順應性襯層上。
根據一些實施例，形成順應性襯層包括使用原子層沉積(ALD)製程。
根據一些實施例，順應性襯層的材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭 (TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群。
根據一些實施例，填充材料為絕緣材料。
根據一些實施例，半導體裝置結構之製造方法更包括形成一第一隔離區及一第二隔離區於基底上。鰭部突出於第一隔離區與第二隔離區之間。切割開口延伸至位於第一隔離區及第二隔離區的對應上表面的下方的一深度。
根據一些實施例，形成切割開口包括去除一閘極結構的至少一部分，且閘極結構的上述至少一部分位於鰭部上。
根據一些實施例，切割開口的一縱橫比至少為10。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體裝置結構，包括：一第一鰭部，位於一基底上；一第二鰭部，位於該基底上，該第一鰭部與該第二鰭部縱向對準；以及一鰭部切割填充結構，位於該第一鰭部與該第二鰭部之間，該鰭部切割填充結構包括：一絕緣襯層，鄰接該第一鰭部的第一側壁及該第二鰭部的第二側壁，且該絕緣襯層包括具有能隙大於5eV的材料；以及一填充材料，位於該絕緣襯層上。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該絕緣襯層的該材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該填充材料為絕緣材料。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該填充材料為氮化矽。
  5. 如申請專利範圍第1項所述之半導體裝置結構，更包括複數個相鄰的隔離區，該第一鰭部及該第二鰭部各自突出於該等相鄰的隔離區之間，且該鰭部切割填充結構的下表面位於對應的該等相鄰的隔離區的上表面下方。
  6. 如申請專利範圍第1項所述之半導體裝置結構，其中該鰭部切割填充結構於該鰭部切割填充結構的上表面處並且沿著該第一鰭部與該第二鰭部縱向對準的方向上具有一寬度，且具有一深度自該鰭部切割填充結構的該上表面延伸至該鰭部切割填充結構的下表面，而該深度與該寬度的比率至少為10。
  7. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一第一閘極間隙壁，延伸於該第一鰭部的該第一側壁處的該第一鰭部上；一第二閘極間隙壁，延伸於該第二鰭部的該第二側壁處的該第二鰭部上；以及一閘極結構，設置於該第一閘極間隙壁與該第二閘極間隙壁之間，該鰭部切割填充結構橫向設置於該第一閘極間隙壁與該第二閘極間隙壁之間，該鰭部切割填充結構鄰接該閘極結構。
  8. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一閘極結構，位於該基底上；以及一閘極切割填充結構，設置於該鰭部切割填充結構與該閘極結構之間並鄰接該鰭部切割填充結構及該閘極結構。
  9. 一種半導體裝置結構，包括：一絕緣結構，橫向設置於位於一基底上且縱向對準的一第一鰭部與一第二鰭部之間，該絕緣結構包括：一高能隙襯層，沿著該第一鰭部及該第二鰭部的對應端部側壁設置，該高能隙襯層具有一能隙大於5eV；以及 一填充材料，位於該高能隙襯層上。
  10. 如申請專利範圍第9項所述之半導體裝置結構，更包括一第一隔離區及一第二隔離區，該第一鰭部與該第二鰭部各自橫向設置於該第一隔離區與該第二隔離區之間，該高能隙襯層延伸於該第一隔離區及該第二隔離區的對應上表面的下方。
  11. 如申請專利範圍第9項所述之半導體裝置結構，其中該絕緣結構還橫向設置於一第一閘極間隙壁與一第二閘極間隙壁之間，該第一閘極間隙壁位於該第一鰭部的該端部側壁處的該第一鰭部上方，而該第二閘極間隙壁位於該第二鰭部的該端部側壁處的該第二鰭部上方，且該高能隙襯層還沿著該第一閘極間隙壁及該第二閘極間隙壁的對應側壁設置。
  12. 如申請專利範圍第9項所述之半導體裝置結構，其中該絕緣結構還橫向設置於位於該基底上且縱向對準的一第一閘極結構與一第二閘極結構之間。
  13. 如申請專利範圍第9項所述之半導體裝置結構，其中：該高能隙襯層的材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群；以及該填充材料為氮化矽。
  14. 一種半導體裝置結構之製造方法，包括： 形成一鰭部於一基底上；藉由在該鰭部的一第一部分與該鰭部的一第二部分之間形成一切割開口，以切割該鰭部而形成該鰭部的該第一部分及該鰭部的該第二部分；形成一順應性襯層於該切割開口內，該順應性襯層包括具有能隙大於5eV的材料；以及形成一填充材料於該切割開口內的該順應性襯層上。
  15. 如申請專利範圍第14項所述之半導體裝置結構之製造方法，其中形成該順應性襯層包括使用原子層沉積(ALD)製程。
  16. 如申請專利範圍第14項所述之半導體裝置結構之製造方法，其中該順應性襯層的該材料係擇自於由氧化矽(SiOx)、氧化鋁(Al2O3)、氧化鈦(TiOx)、氧化鉭(TaOx)、氟化鋁(AlF)、氟氧化鋁(AlOFx)、矽酸鋯(ZrSiOx)、矽酸鉿(HfSiOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)或其組合所組成的族群。
  17. 如申請專利範圍第14項所述之半導體裝置結構之製造方法，其中該填充材料為絕緣材料。
  18. 如申請專利範圍第14項所述之半導體裝置結構之製造方法，更包括形成一第一隔離區及一第二隔離區於該基底上，該鰭部突出於該第一隔離區與該第二隔離區之間，該切割開口延伸至位於該第一隔離區及該第二隔離區的對應上表面的下方的一深度。
  19. 如申請專利範圍第14項所述之半導體裝置結構之製造方 法，其中形成該切割開口包括去除一閘極結構的至少一部分，且該閘極結構的該至少一部分位於該鰭部上。
  20. 如申請專利範圍第14項所述之半導體裝置結構之製造方法，其中該切割開口的一縱橫比至少為10。
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