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TWI762191B - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

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TWI762191B
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陳玟儒
柯忠廷
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種製造半導體裝置的方法，包括：在基板上形成第一半導體層，在第一半導體層上形成第二半導體層，以及在第一半導體層和第二半導體層上形成犧牲膜。犧牲膜填充第一半導體層和第二半導體層之間的區域。方法更包括在第一半導體層和第二半導體層之間的犧牲膜中形成間隔並去除犧牲膜。

Description

半導體裝置的製造方法
本發明實施例係有關於一種半導體裝置的製造方法，且特別關於一種具有多層堆疊的半導體裝置的製造方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。一般通過在半導體基板上依序沉積絕緣或介電層、導電層以及半導體層材料以製造半導體裝置，並使用微影對各種材料層進行圖案化，以在其上形成電路組件及元件。
半導體產業通過持續減小最小部件尺寸以持續提高各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，其允許將更多組件整合至給定區域中。然而，隨著最小部件尺寸的減小，出現了應解決的額外問題。
本揭露一些實施例提供一種製造半導體裝置的方法，包括：在通道區中形成多層堆疊，多層堆疊包括第一複數層以及第二複數層的交替層，第一複數層包括第一半導體材料，第二複數層包括第二半導體材料；從多層堆疊去除第二複數層，剩餘的第一複數層包括第一半導體材料的第一半導體層以及第一半導體材料的第二半導體層；在第一半導體層以及第二半導體層上形成犧牲膜，犧牲膜填充第一半導體層與第二半導體層之間的區域；在第一半導體層與第二半導體層之間的犧牲膜之中形成間隔；去除犧牲膜；以及在通道區上形成閘極堆疊。
本揭露另一些實施例提供一種製造半導體裝置的方法，包括：在基板上的第一區中形成第一多層堆疊，並且在基板上的第二區中形成第二多層堆疊，第一多層堆疊包括第二半導體層的各個層，第二多層堆疊包括第一半導體層的各個層；形成以及去除犧牲膜，其中形成以及去除犧牲膜的步驟包括：在第一多層堆疊以及第二多層堆疊上沉積犧牲膜，其中犧牲膜填充第一多層堆疊的各個第二半導體層之間的第一間隙，並填充第一多層堆疊的各個第二半導體層之間的第二間隙；在第一多層堆疊的各個第二半導體層之間的犧牲膜中形成第一複數間隔，並且在第二多層堆疊的各個第一半導體層之間形成第二複數間隔；在犧牲膜上形成遮罩層；圖案化以及去除在第一區中的遮罩層；去除在第一多層堆疊上的犧牲膜；去除在第二區中的遮罩層；以及去除在第二多層堆疊上的犧牲膜；以及在第一多層堆疊以及第二多層堆疊上形成各別的閘極電極。
本揭露又一些實施例提供一製造半導體裝置的方法，包括：在通道區中形成半導體層堆疊；在半導體層堆疊的各個半導體層周圍形成閘極介電質；在半導體層堆疊上沉積犧牲層，犧牲層包括Al2 O3 ；在半導體層堆疊的各個半導體層之間的犧牲層中形成空隙；去除犧牲層；以及在閘極介電質周圍形成功函數調整層，功函數調整層包括La或TiN，功函數調整層具有犧牲層中殘留的Al2 O3 。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等相似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
例如本揭露所討論的實施例提供間隙填充技術，例如原子層沉積（atomic layer deposition, ALD）製程以形成犧牲膜，犧牲膜用於填充通道區中的間隙，以防止隨後形成的遮罩層的滲入（infiltration）。實施例可以減少在犧牲膜的去除製程期間可能發生的過度蝕刻，過度蝕刻可能導致裝置的主要結構的未預期和不希望發生的損壞。如本揭露所述，例如ALD製程的沉積製程提供間隙填充技術，間隙填充技術通過在犧牲膜中形成內部間隔例如空隙或孔隙來輔助。如此，可以增加蝕刻製程寬裕度（window）。內部空隙的形成可以幫助增加蝕刻化學品接觸面積，其可以增加蝕刻速率。一些實施例提供內部空隙的形成，以利於犧牲膜的去除製程、通過應用熱處理空隙的自形成及/或通過前驅物吹洗（purge）控制內部孔隙的自形成。內部空隙的形成可以促進犧牲膜的去除製程，同時保持犧牲膜的間隙填充特性。可以將實施例結合到半導體製程流程中，而對整合流程具有很小的影響或不具影響。
第1圖根據一些實施例，繪示示例的奈米結構場效電晶體（nano-FETs），例如，奈米線、奈米片、全繞式閘極（gate-all-around, GAA）等的三維視圖。nano-FETs或GAAFETs在基板50（例如，半導體基板）上的鰭片66上方包括p型奈米結構52和n型奈米結構54（整體稱為奈米結構55），其中奈米結構55作為nano-FETs的通道區。隔離區68設置在鄰近的鰭片66之間，鰭片在鄰近的隔離區56上方及之間突出。儘管將隔離區68描述/繪示為與基板50分離，但是如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，儘管鰭片66的底部和基板50被示為單一的連續材料，但是鰭片66的底部及/或基板50可以包括單一材料或複數材料。在本揭露中，鰭片66是指在鄰近的隔離區68之間延伸的部分。
閘極介電層96在鰭片66的頂表面上方，並沿著p型奈米結構52和n型奈米結構54的頂表面、側壁以及底表面設置。閘極電極102在閘極介電層96上方。磊晶源極/汲極區92在鰭片66上，並在閘極介電層96以及閘極電極102的兩側。
第1圖進一步繪示在後續圖中所使用的參考截面。截面A-A’沿著閘極電極102的縱軸，並且，例如，垂直於nano-FET的磊晶源極/汲極區92之間電流流動的方向。截面B-B’垂直於截面A-A’，並且沿著nano-FET的PMOS區中的鰭片66的縱軸，並且，例如，沿著nano-FET的磊晶源極/汲極區92之間電流流動的方向。截面C-C’平行於截面A-A’，並延伸穿過nano-FET的磊晶源極/汲極區。為了清楚起見，後續附圖參考這些參考截面。
本揭露描述的一些實施例是在使用閘極後製製程形成的nano-FETs所討論。在其他實施例中，可以使用閘極先製製程。此外，一些實施例參考平面裝置，例如平面FETs或鰭式場效電晶體（fin field-effect transistors, FinFETs）的面向。
第2至30C圖係根據一些實施例，為在製造nano-FETs的中間階段的截面圖。第2至5、6A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、27C、28A、29A以及30A圖係沿著第1圖所示的參考截面A-A’所繪示。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、27D 、28B、29B以及30B圖係沿著第1圖所示的參考截面B-B’所繪示。第7A、8A、9A、10A、11A、12A、12C、13C、28C、29C以及30C圖係沿著第1圖所示的參考截面C-C’所繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽（Si）、鍺（Ge）；化合物半導體，包括碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及/或銻化銦（InSb）；合金半導體，包括矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）及/或磷砷化鎵銦（GaInAsP）；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可以用於形成n型裝置，例如NMOS電晶體（例如，n型nano-FETs）。p型區域50P可以用於形成p型裝置，例如PMOS電晶體（例如，p型nano-FETs）。n型區域50N可以與p型區域50P實體分離（如分隔符號53所示），並且可以在n型區域50N與p型區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。儘管繪示一個n型區域50N和一個p型區域50P，然而可以提供任何數量的n型區域50N和p型區域50P。
基板50可以被輕摻雜有p型或n型雜質。可以對基板50的上部執行抗擊穿（anti-punch-through, APT）佈植，以形成APT區域51。在APT注入期間，可以將摻質注入到n型區域50N和p型區域50P中。摻質的導電類型可以與將形成在每個n型區域50N和p型區域50P中的源極/汲極區的導電類型相反。APT區域51可以在所得的nano-FETs中隨後形成的源極/汲極區下方延伸，nano-FETs將在後續製程中形成。APT區域51可以用於減少從源極/汲極區到基板50的漏電流。在一些實施例中，APT區域51中的摻雜濃度可以為大約1x1018 原子/cm3 至大約1x1019 原子/cm3 。為了簡單和清晰起見，在後續附圖中未示出APT區域51。
進一步在第2圖中，多層堆疊64形成在基板50上方。多層堆疊64包括第一半導體層52A-C（整體稱為第一半導體層52）和第二半導體層54A-C（整體稱為第二半導體層54）的交替層。為了示例的目的，如以下更詳細的討論，第二半導體層54將被去除，並且第一半導體層52將被圖案化以在p型區域50P中形成nano-FETs的通道區，以及第一半導體層52將被去除，並且第二半導體層54將被圖案化以在n型區域50N中形成nano-FETs的通道區。然而，在一些實施例中，可以去除第一半導體層52，並且可以對第二半導體層54進行圖案化以在n型區域50N中形成nano-FETs的通道區，以及第二半導體層54將被去除，並且可以對第一半導體層52進行圖案化以在p型區域50P中形成nano-FETs的通道區。
為了示例的目的，多層堆疊64被示為包括第一半導體層52和第二半導體層54中各自的三層。在一些實施例中，多層堆疊64可以包括任意數量的第一半導體層52和第二半導體層54。可以使用例如化學氣相沉積（chemical vapor deposition, CVD）、原子層沉積（atomic layer deposition, ALD）、氣相磊晶（vapor phase epitaxy, VPE）、分子束磊晶（molecular beam epitaxy, MBE）等的製程磊晶成長多層堆疊64的每一層，並具有大約2奈米至大約15奈米的厚度。在各種實施例中，第一半導體層52可以由適合於p型nano-FETs的第一半導體材料形成，例如矽鍺等材料，以及第二半導體層54可以由適合於n型nano-FETs的第二半導體材料形成，例如矽、矽碳等材料。為了示例的目的，多層堆疊64被示為最底部的半導體層為適合於p型nano-FETs。在一些實施例中，可以形成多層堆疊64，使得最底層為適合於n型nano-FETs的半導體層。
第一半導體材料和第二半導體材料可以是彼此具有高蝕刻選擇性的材料。如此，可以在不顯著去除n型區域50N中的第二半導體材料的第二半導體層54的情況下去除第一半導體材料的第一半導體層52，從而允許第二半導體層54被圖案化以形成n型nano-FETs的通道區。相似地，可以在不顯著去除p型區域50P中的第一半導體材料的第一半導體層52的情況下去除第二半導體材料的第二半導體層54，從而允許第一半導體層52被圖案化以形成p型nano-FETs的通道區。
參考第3圖，根據一些實施例，鰭片66形成在多層堆疊64以及基板50中。在一些實施例中，可以通過在多層堆疊64以及基板50中蝕刻溝槽以在多層堆疊64以及基板50中形成鰭片66。蝕刻可以是任何可以接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是為非等向性蝕刻。
鰭片66可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片66，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其節距比使用單一直接微影製程可獲得的節距小。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，之後可以使用剩餘的間隔物以圖案化鰭片66。
鰭片66可具有大約20奈米至大約100奈米的寬度。為了示例的目的，第3圖示出n型區域50N和p型區域50P中的鰭片66具有大抵相等的寬度。在一些實施例中，n型區域50N中的鰭片66的寬度可以大於或小於p型區域50P中的鰭片66的寬度。
在第4圖中，淺溝槽隔離（shallow trench isolation, STI）區68鄰近鰭片66形成。STI區68可以通過在基板50和鰭片66上方以及相鄰鰭片66之間沉積絕緣材料形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）等或其組合形成。可以使用通過任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料是通過FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料被形成為過量的絕緣材料以覆蓋鰭片66。儘管絕緣材料被繪示為單層，但是一些實施例可以利用多層的絕緣材料。例如，在一些實施例中，可以首先沿著基板50和鰭片66的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如，上述所討論的材料。
去除製程被應用於絕緣材料以去除鰭片66上方多餘的絕緣材料。在一些實施例中，可以利用平坦化製程，例如化學機械研磨（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片66，使得在平坦化製程完成之後，鰭片66和絕緣材料的頂表面齊平。
之後，絕緣材料被凹蝕以形成STI區68。絕緣材料被凹蝕，使得在區域50N和區域50P中的鰭片66的上部從鄰近的STI區68之間突出。例如，在一些實施例中，凹蝕絕緣材料，使得在第一半導體層52A的最底層之下的基板的一部分露出。此外，STI區68的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，碟形表面）或其組合。STI區68的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。STI區68可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片66的材料更快的速率蝕刻絕緣材料的材料的蝕刻製程）。例如，可以使用例如稀釋氫氟酸（dilute hydrofluoric, dHF）的氧化物去除。
以上關於第2至4圖描述的製程僅僅是可以形成鰭片66的一個示例。在一些實施例中，鰭片可以通過利用遮罩以及磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層以露出下方的基板50。可以在溝槽中磊晶成長磊晶結構，並且可以凹蝕介電層，使得磊晶結構從介電層突出以形成鰭片66。磊晶結構可以包括以上討論的交替的半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可以在成長製程中被原位摻雜，其可省去之前和之後的佈植，儘管如此，原位和佈植摻雜亦可以一起使用。
此外，僅出於示例的目的，此處第一半導體層52和第二半導體層54被繪示為以及討論為在p型區域50P和n型區域50N中包括相同的材料。如此，在一些實施例中，第一半導體層52和第二半導體層54中的一個或兩個可以是不同的材料，或者可以以不同的順序形成在p型區域50P和n型區域50N中。
此外，在第4圖中，可以在鰭片66及/或基板50中形成適當的阱（未單獨示出）。在具有不同阱類型的一些實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於n型區域50N和p型區域50P的不同佈植步驟。例如，可以在n型區域50N和p型區域50P中的鰭片66和STI區68上方形成光阻。圖案化光阻以露出基板50的p型區域50P。可以通過使用旋轉塗佈技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在p型區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵上防止n型摻質被佈植到n型區域50N中。n型摻質可以是佈植到其區域中的磷、砷、銻等，摻質濃度可以在大約1013 原子/cm3 至大約1014 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植p型區域50P之後，在p型區域50P以及n型區域50N中的鰭片66和STI區68上方形成光阻。圖案化光阻以露出基板50的n型區域50N。可以通過使用旋轉塗佈技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在n型區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵上防止p型摻質被佈植到p型區域50P中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等，摻質濃度可以在大約1013 原子/cm3 至大約1014 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，儘管原位摻雜及佈植摻雜可以一起使用。
在第5圖中，在鰭片66上形成虛設介電層70。虛設介電層70可以是例如氧化矽、氮化矽、其組合等，並且可以通過可接受的技術沉積或熱成長。在虛設介電層70上方形成虛設閘極層72，並且在虛設閘極層72上方形成遮罩層74。虛設閘極層72可以沉積在虛設介電層70上方，之後例如通過CMP平坦化。遮罩層74可以沉積在虛設閘極層72上方。虛設閘極層72可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可以通過物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或本領域中已知用於沉積所選材料的其他技術以沉積虛設閘極層72。虛設閘極層72可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層74可以包括例如氮化矽、氮氧化矽等。在其示例中，形成單個虛設閘極層72及單個遮罩層74跨越n型區域50N及p型區域50P。應注意的是，僅出於示例的目的，虛設介電層70被繪示為僅覆蓋鰭片66。在一些實施例中，可以沉積虛設介電層70，使得虛設介電層70覆蓋STI區68，並在虛設閘極層72和STI區68之間延伸。
在第6A和6B圖中，可以使用可接受的微影和蝕刻技術對遮罩層74（參考第5圖）進行圖案化，以形成遮罩78。之後可以將遮罩78的圖案轉移到虛設閘極層72以形成虛設閘極76，以及將遮罩78的圖案轉移至虛設介電層70以形成虛設閘極介電質71。虛設閘極76覆蓋鰭片66的各別通道區。遮罩78的圖案可以用於將每個虛設閘極76與鄰近的虛設閘極76實體分離。虛設閘極76也可以具有與各別鰭片66的長度方向（lengthwise direction）大抵垂直的長度方向。
在第7A和7B圖中，分別在第6A和6B圖所示的結構上形成第一間隔物層80和第二間隔物層82。隨後將第一間隔物層80和第二間隔物層82圖案化以用於形成自對準源極/汲極區的間隔物。在第7A和7B中，第一間隔物層80形成在STI區68的頂表面上、奈米結構66和遮罩78的頂表面和側壁上以及基板50、虛設閘極76和虛設閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80上方。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成，並且可以使用例如熱氧化的技術形成，或通過CVD、ALD等沉積。第二間隔物層82可以由具有與第一間隔物層80的材料不同蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽等，並且可以通過CVD、ALD等沉積。
在形成第一間隔物層80之後並在形成第二間隔物層82之前，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於上述在第4圖中討論的佈植，可以在n型區域50N上方形成遮罩，例如光阻，同時露出p型區域50P，並且可以將合適類型（例如，p型）的雜質佈植到p型區域50P中露出的奈米結構55和基板50中。之後可以去除遮罩。隨後，可以在p型區域50P上方形成遮罩，例如光阻，同時露出n型區域50N，並且可以將合適類型（例如，n型）的雜質佈植到n型區域50N中露出的奈米結構55以及基板50中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第8A和8B圖中，蝕刻第一間隔物層80和第二間隔物層82以形成第一間隔物81和第二間隔物83。如將在以下更詳細地討論，第一間隔物81和第二間隔物83具有自對準隨後形成的源極汲極區的作用，以及在後續製程期間保護奈米結構66的側壁。可以使用例如等向性蝕刻製程（例如，濕式蝕刻製程）、非等向性蝕刻製程（例如，乾式蝕刻製程）等合適的蝕刻製程來蝕刻第一間隔物層80和第二間隔物層82。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，從而使第一間隔物層80可以在圖案化第二間隔層82時作為蝕刻停止層，並且使第二間隔物層82可以在圖案化第一間隔物層80時作為遮罩。例如，可以使用非等向性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80用作蝕刻停止層，其中第二間隔物層82的其餘部分形成第二間隔物83，如第8A圖所示。之後，第二間隔物83作為遮罩，同時蝕刻第一間隔物層80暴露出的部分，從而形成第一間隔物81，如第8A圖所示。
如第8A圖所示，第一間隔物81和第二間隔物83設置在奈米結構66和基板50的側壁上。如第8B圖所示，可以從鄰近遮罩78、虛設閘極76以及虛設閘極介電質71的第一間隔物層80上方去除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛設閘極76以及虛設閘極介電質71的側壁上。
應注意的是，上述揭露描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，第一間隔物81可以在形成第二間隔物83之前形成），可以形成及移除額外的間隔物及/或等相似步驟。此外，可以使用不同的結構和步驟來形成n型和p型裝置。
在第9A和9B圖中，根據一些實施例，在奈米結構66和基板50中形成第一凹口86。磊晶源極/汲極區隨後將形成在第一凹口86中。第一凹口86可以延伸穿過第一半導體層52和第二半導體層54，並延伸到基板50中。如第9A圖所示，STI區68的頂表面可以與基板50的頂表面齊平。在各種實施例中，第一凹口86可以延伸到基板50的頂表面，而未蝕刻基板50；可以蝕刻基板50，使得第一凹口86的底表面設置在STI區68的頂表面下方；或相似的設置。可以通過使用例如RIE、NBE等非等向性蝕刻製程蝕刻奈米結構55和基板50以形成第一凹口86。在用於形成第一凹口86的蝕刻製程期間，第一間隔物81、第二間隔物83和遮罩78遮蔽部分的奈米結構66和基板50。可以使用單一蝕刻製程或多個蝕刻製程蝕刻奈米結構66的每一層。可以在第一凹口86達到期望的深度之後，使用定時蝕刻製程停止對第一凹口86的蝕刻。
在第10A和10B圖中，蝕刻被第一凹口86露出並由第一半導體材料（例如，第一半導體層52）形成的多層堆疊64的各層的側壁部分，以在n型區域50N中形成側壁凹口88，以及蝕刻被第一凹口86露出並由第二半導體材料（例如，第二半導體層54）形成的多層堆疊64的各層的側壁部分，以在型p型區域50P中形成側壁凹口88。儘管在第10B圖中將凹口88中的第一半導體層52和第二半導體層54的側壁示為筆直的，但是這些側壁可以是凹入的（concave）或凸出的（convex）。可以使用等向性蝕刻製程，例如濕式蝕刻等蝕刻側壁。可以使用遮罩（未示出）保護p型區域50P，同時使用對第一半導體材料具有選擇性的蝕刻劑蝕刻第一半導體層52，使得與n型區域50N中的第一半導體層52相比，第二半導體層54和基板50保持相對未蝕刻。相似地，可以使用遮罩（未示出）保護n型區域50N，同時使用對第二半導體材料具有選擇性的蝕刻劑蝕刻第二半導體層54，使得與p型區域50P中的第二半導體層54相比，第一半導體層52和基板50保持相對未蝕刻。在第一半導體層52包括例如SiGe且第二半導體層54包括例如Si或SiC的實施例中，可以使用具有氫氧化四甲銨（tetramethylammonium hydroxide, TMAH）、氫氧化銨（NH4 OH）等的乾式蝕刻製程蝕刻n型區域50N中的第一半導體層52的側壁，可以使用氟化氫、另一種氟基氣體、高溫H2 SO4 、H2 PO3 等或其組合的乾式蝕刻製程蝕刻p型區域50P中的第二半導體層54的側壁。
在第11A-11C圖中，第一內部間隔物90形成在側壁凹口88中。可以通過在第10A和10B圖所示的結構上沉積內部間隔物層（未單獨示出）形成第一內部間隔物90。第一內部間隔物90作為隨後形成的源極/汲極區和閘極結構之間的隔離部件。如將在以下更詳細地討論，源極/汲極區將形成在凹口86中，而n型區域50N中的第一半導體層52和p型區域50P中的第二半導體層54將被相應的閘極結構替換。
可以通過例如CVD、ALD等的順應（conformal）沉積製程沉積內部間隔物層。內部間隔物層可以包括例如氮化矽或氮氧化矽的材料，儘管可以使用任何合適的材料，例如低介電常數（low-k）材料，其介電常數小於大約3.5。然後可以非等向性地蝕刻內部間隔物層以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁被示為與n型區域50N中的第二半導體層54的側壁齊平（flush），並且與p型區域50P中的第一半導體層52的側壁齊平，第一內部間隔物90的外側壁可以分別延伸超過第二半導體層54及/或第一半導體層52的側壁，或從第二半導體層54及/或第一半導體層52的側壁凹陷。
此外，儘管在第11B圖中將第一內部間隔物90的外側壁示為筆直的，但是第一內部間隔物90的外側壁可以是凹入的（concave）或凸出的（convex）。例如，第11C圖所示的實施例，其中第一半導體層52的側壁是凹入的，第一內部間隔物90的外側壁是凹入的，並且第一內部間隔物從n型區域50N中的第二半導體層54的側壁凹陷。本揭露也示出一些實施例，其中第二半導體層54的側壁是凹入的，第一內部間隔物90的外側壁是凹入的，並且第一內部間隔物從p型區域50P中的第一半導體層52的側壁凹陷。可以通過非等向性蝕刻製程例如RIE、NBE等蝕刻內部間隔物層。第一內部間隔物90可以用於防止隨後的蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區（例如以下關於第12A-12C圖所討論的磊晶源極/汲極區92）的損壞。
在第12A-12C圖中，在第一凹口86中形成磊晶源極/汲極區92以對n型區域50N中的奈米結構66的第二半導體層54以及對p型區域50P中的奈米結構66的第一半導體層52施加應力，從而提升性能。如第12B圖所示，在第一凹口86中形成磊晶源極/汲極區92，使得每個虛設閘極76設置在磊晶源極/汲極區92的各別相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區92不會與隨後形成的nano-FETs的閘極產生短路。第一內部間隔物90可以用於將磊晶源極/汲極區92與第一半導體層52A-52C分開適當的橫向距離，以防止磊晶源極/汲極區92與隨後形成的nano-FETs的閘極之間產生短路。
n型區域50N（例如，NMOS區域）中的磊晶源極/汲極區92可以通過遮蔽p型區域50P（例如，PMOS區域）形成。之後，在n型區域50N中的第一凹口86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何適合於n型nano-FETs的可接受的材料。例如，如果第二半導體層54是矽，則磊晶源極/汲極區92可以包括對第二半導體層54施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽（SiCP）、磷化矽等。磊晶源極/汲極區92可以具有表面，其表面從多層堆疊64相應表面升高，並且可以具有刻面（facets）。
p型區域50P（例如，PMOS區域）中的磊晶源極/汲極區92可以通過遮蔽n型區域50N（例如，NMOS區域）形成。之後，在p型區域50P中的第一凹口86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何適合於p型nano-FETs的可接受的材料。例如，如果第一半導體層52是矽鍺（SiGe），則磊晶源極/汲極區92可以包括對第一半導體層52施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺（SiGeB）、鍺、鍺錫等。磊晶源極/汲極區92可以具有表面，其表面從多層堆疊64相應表面升高，並且可以具有刻面。
磊晶源極/汲極區92、第一半導體層52、第二半導體層54及/或基板50可以佈植摻質以形成源極/汲極區，與先前所討論用於形成輕摻雜源極/汲極區並隨後進行退火的製程相似。源極/汲極區的雜質濃度可以在大約1019 原子/cm3 至大約1021 原子/cm3 之間。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在成長期間被原位摻雜。
作為用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92的磊晶製程，磊晶源極/汲極區的上表面具有刻面，其刻面橫向向外延伸超過奈米結構66的側壁。在一些實施例中，這些刻面使同一nano-FETs鄰近的磊晶源極/汲極區92合併，如第12A圖所示。在其他實施例中，如第12C圖所示，在磊晶製程完成之後，鄰近的磊晶源極/汲極區92保持分離。後續附圖示出第12A圖的實施例，然而其中示出的製程以及結構也適用於第12C圖的實施例。在第12A以及12C圖所示的實施例中，第一間隔物81形成為覆蓋部分的奈米結構66的側壁以及部分基板的側壁，其側壁在STI區68上方延伸，從而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的區域延伸到STI區68的表面。
磊晶源極/汲極區92可以包括一個或多個半導體材料層。例如，磊晶源極/汲極區92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。可以將任何數量的半導體材料層用於磊晶源極/汲極區92。每個第一半導體材料層92A、第二半導體材料層92B以及第三半導體材料層92C可以由不同的半導體材料形成，並且可以被摻雜至不同的摻質濃度。在一些實施例中，第一半導體材料層92A的摻質濃度可以小於第二半導體材料層92B的摻質濃度，並且大於第三半導體材料層92C的摻質濃度。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以在第一半導體材料層92A之上沉積第二半導體材料層92B，並且可以在第二半導體材料層92B之上沉積第三半導體材料層92C。
第12D圖示出一個實施例，其中n型區域50N中的第一半導體層52的側壁和p型區域50P中的第二半導體層54的側壁為凹入的，第一內部間隔物90的外側壁為凹入的，並且第一內部間隔物90分別從第二半導體層54和第一半導體層52的側壁凹陷。如第12D圖所示，磊晶源極/汲極區92可以形成為與第一內部間隔物90接觸，並且可以在n型區域50N中延伸超過第二半導體層54的側壁，並且可以在p型區域50P中延伸超過第一半導體層52的側壁。
在第13A-13C圖中，分別在第6A、12B和12A圖所示的結構上沉積第一層間介電質（interlayer dielectric, ILD）96（第7A-12D圖的製程不改變第6A圖所示的截面）。第一ILD 96可以由介電材料形成，並且可以通過例如CVD、電漿輔助CVD（plasma-enhanced CVD, PECVD）或FCVD（flowable CVD）的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）94設置在第一ILD 96與磊晶源極/汲極區92、遮罩74以及第一間隔物81之間。CESL 94可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率與上覆的第一ILD 96的材料的蝕刻速率不同。
在第14A和14B圖中，可以執行例如CMP的平坦化製程以使第一ILD 96的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程也可以去除虛設閘極76上的遮罩78，以及沿著遮罩78側壁的第一間隔物86的部分。在平坦化製程之後，在製程變化內，虛設閘極76、第一間隔物81以及第一ILD 96的頂表面齊平。因此，虛設閘極76的頂表面通過第一ILD 96露出。在一些實施例中，可以保留遮罩78，在這種情況下，平坦化製程使第一ILD 96的頂表面與遮罩78的頂表面以及第一間隔物81齊平。
在第15A和15B圖中，在一個或多個蝕刻步驟中去除虛設閘極76和遮罩78（若存在），從而形成第二凹口98。在第二凹口98中的部分虛設介電層71也可以被去除。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極76以及虛設介電層71。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極76的速率快於蝕刻第一ILD 96或第一間隔物81的速率。每個第二凹口98露出及/或覆蓋多層堆疊64的部分，其在隨後完成的nano-FETs中作為通道區。多層堆疊64作為溝道區的部分設置在磊晶源極/汲極區92的相鄰對之間。在去除期間，當蝕刻虛設閘極76時，虛設介電層71可以用作蝕刻停止層。然後可以在去除犧牲閘極76之後去除虛設介電層71，例如使用稀釋氫氟酸（dilute HF）。
在第16A和16圖中，去除在n型區域50N中的第一半導體層52和在p型區域50P中的第二半導體層54，從而延伸第二凹口98。可以通過在p型區域50P上方形成遮罩（未示出）並執行等向性蝕刻製程去除第一半導體層52，例如，濕式蝕刻等的蝕刻製程，其使用對第一半導體層52的材料具有選擇性的蝕刻劑，而與第一半導體層52相比，第二半導體層54、基板50、STI區68保持相對未蝕刻。在第一半導體層52包括例如SiGe，並且第二半導體層54A-54C包括例如Si或SiC的實施例中，可以使用氫氧化四甲銨（TMAH）、氫氧化銨（NH4 OH）等去除n型區域50N中的第一半導體層52。
可以通過在n型區域50N上方形成遮罩（未示出）並執行等向性蝕刻製程去除第二半導體層54，例如，濕式蝕刻等的蝕刻製程，其使用對第二半導體層54的材料具有選擇性的蝕刻劑，而與第二半導體層54相比，第一半導體層52、基板50、STI區68保持相對未蝕刻。在第二半導體層54包括例如矽、矽碳等，並且第一半導體層52包括例如矽等的實施例中，稀釋氫氟酸等可以用於去除p型區域50P中的第二半導體層54。
在第17A和17B圖中，形成閘極介電層100以替換閘極。閘極介電層100順應地（conformally）沉積在第二凹口98中。在n型區域50N中，閘極介電層100可以形成在基板50的頂表面和側壁上，以及第二半導體層54的頂表面、側壁和底表面上，並且在p型區域50P中，閘極介電層100可以形成在基板50的頂表面和側壁上，以及第一半導體層52的頂表面、側壁和底表面上。閘極介電層100也可以沉積在第一ILD 96、CESL 94、第一間隔物81和STI區68的頂表面上。
根據一些實施例，閘極介電層100包括一個或多個介電層，例如氧化物，金屬氧化物等或其組合。例如，在一些實施例中，閘極介電可以包括氧化矽層100A（參照以下第18A圖）和在氧化矽層上方的金屬氧化物或矽酸鹽層100B（參照以下第18A圖）。在一些實施例中，閘極介電層100包括高介電常數介電材料，並且在這些實施例中，閘極介電層100可以具有大於約7.0的介電常數值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽層100B。閘極介電層100的結構在n型區域50N和p型區域50P中可以相同或不同。閘極介電層100的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。
可以同時在n型區域50N和p型區域50P中形成閘極介電層100，使得每個區域中的閘極介電層100由相同的材料形成。在一些實施例中，每個區域中的閘極介電層100可以通過不同的製程形成，使得閘極介電層100可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
第18A至27D圖示出在閘極介電層100上方形成閘極電極102。第18A、19A、20A、21A、22A、23A、24A、25A、26A以及27C圖示出第17A圖的區域202和204的製程中間階段的詳細視圖，第18B、19B、20B、21B、22B、23B、24B、25B、26B以及27D圖示出第17B圖的區域206和208的製程中間階段的詳細視圖。
可以同時形成閘極電極102，使得每個區域中的閘極電極102由相同的材料形成。在一些實施例中，每個區域中的閘極電極102可以通過不同的製程形成，使得閘極電極102可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
如第18A和18B圖所示，第一閘極電極層102A，例如襯層或功函數調整層，形成在閘極介電層100上方並且圍繞第一半導體層52及/或第二半導體層54。第一閘極電極層102A可以在第二半導體層54的頂表面、側壁和底表面上及/或在第一半導體層52的頂表面、側壁和底表面上的閘極介電層100上方。在一些實施例中，在形成第一閘極電極層102A之前，可以在閘極介電層100上方形成任意數量的其他層，例如襯層或功函數調整層。可以將閘極電極的功函數調整為矽、SiGe或其他下方半導體材料的能帶邊緣。對於NMOS裝置，可以將功函數調整為接近矽或SiGe的導帶，而對於PMOS裝置，可以將功函數調整為接近矽或SiGe的價帶，以增進電晶體的性能。
在一些實施例中，第一閘極電極層102A包括TiN、GaN、La等及/或其組合。第一閘極電極層102A可以通過沉積形成，例如ALD、CVD、PVD等的順應沉積方法。第一閘極電極層102A的厚度可以在大約100奈米至大約500奈米的範圍。
在第19A和19B圖中，在第一閘極電極層102A上方形成犧牲膜200。犧牲膜200可以通過適當的沉積製程，例如ALD，形成。犧牲膜200可以用於填充半導體層52及/或半導體層54之間的間隙，以便抑制隨後形成的光阻（參照以下第21A圖）填充上述間隙，因為光阻可能更難以從半導體層52及/或半導體層54之間的間隙中去除。犧牲膜200也填充凹口98。在一些實施例中，犧牲膜200包括金屬氧化物，例如Al2 O3 、ZrO2 等或其組合。在一些實施例中，三甲基鋁（trimethylaluminium, TMA）作為形成犧牲膜200的前驅物。
在一些實施例中，犧牲膜200在低溫下形成，例如在大約30℃至大約350℃的範圍。犧牲膜200可以形成為在大約2奈米至大約15奈米的厚度，這對於填充半導體層52及/或54之間的間隙可以是有益處的。小於約2奈米m的犧牲膜200的厚度可能不足以填充半導體層52及/或54之間的間隙，並且可能允許其他材料，例如光阻在後續製程中滲入（infiltrate）上述間隙。犧牲膜200的厚度大於約15奈米可能會干擾隨後的製程，例如光阻的形成（參照以下第21A圖）。在一些實施例中，形成犧牲膜200而在半導體層52及/或54之間不存在任何接縫（seam）或孔隙（void）。
第20A、20B和20C圖示出在半導體層52及/或54之間的犧牲膜200中形成間隔，例如空隙及/或孔隙。內部間隔的形成可以促進犧牲膜200的後續去除製程（參照以下第23A-B圖和第25A-B圖），例如通過增加蝕刻化學品接觸面積。在一些實施例中，間隔不穿過犧牲膜200的外表面開口，這允許犧牲膜200保持其間隙填充特性，並抑制隨後形成的材料，例如光阻（參照以下第21A圖）進入半導體層52和54之間的間隙。
根據一些實施例，第20A和20B圖示出通過應用熱處理300在半導體層52和54之間的犧牲膜200中形成空隙350。可以使用退火工具以在大約180℃至大約900℃的溫度範圍內，例如大約200℃至大約800℃，或大約400℃至大約800℃的溫度執行熱處理300，其可以有益於使犧牲膜200的體積縮小大約5％至大約50％的範圍，從而在半導體層52和54之間的犧牲膜200中形成空隙350。在小於約180℃的溫度下執行熱處理300可能不會導致犧牲膜200充分收縮以產生空隙350。在大於約900℃的溫度下執行熱處理300可能產生穿過犧牲膜200的外表面的空隙，其可能允許隨後形成的材料，例如光阻（參照以下第21A圖）進入在半導體層52和54之間空隙。空隙350可以具有在水平方向上測量的長度，長度在大約1奈米至大約7奈米的範圍，並且在垂直方向上測量的厚度，厚度在大約0.1奈米至大約1奈米的範圍。
在一些實施例中，如第20C圖所示，執行受控制的前驅物吹洗（purge）400以在半導體層52和54之間的犧牲膜200中形成孔隙450。孔隙450可具有在約10nm3 至約100nm3 的範圍的體積。在一些實施例中，在每對半導體層52和54之間形成0到10個孔隙。受控制的吹洗400可以導致孔隙450的自形成，因為減少的H2 O吹洗流可以導致犧牲膜200在半導體層52及/或54之間的橫向間隙入口處的早期合併（early merging）。早期合併可以導致犧牲膜200的體積縮小小於約15％的範圍。
受控制的吹洗400包括H2 O吹洗、N2 吹洗、He吹洗、Ar吹洗等或其組合。在一些實施例中，受控制的吹洗包括H2 O吹洗， H2 O吹洗以大約100sccm至大約1000sccm的流速進行，並且持續時間在大約0.1秒至大約100秒的範圍，其有益於導致犧牲膜200的收縮而形成孔隙450。以小於約80sccm的流速執行H2 O吹洗可能不會在犧牲膜200中產生足夠的收縮以形成孔隙450。以大於約2000sccm的流速執行H2 O吹洗可能導致孔隙450突破穿過犧牲膜200的外表面，其可能允許隨後形成的材料，例如光阻（參照以下第21A圖）進入半導體層52和54之間的間隙。
在一些實施例中，受控制的吹洗包括N2 吹洗， N2 吹洗以大約100sccm至大約1000sccm的流速進行，並且持續時間在大約0.1秒至大約100秒的範圍，其有益於導致犧牲膜200的收縮而形成孔隙450。以小於約80sccm的流速執行N2 吹洗可能不會在犧牲膜200中產生足夠的收縮以形成孔隙450。以大於約2000sccm的流速執行N2 吹洗可能導致孔隙450突破穿過犧牲膜200的外表面，其可能允許隨後形成的材料，例如光阻（參照以下第21A圖）進入半導體層52和54之間的間隙。
在一些實施例中，執行熱處理300以在犧牲膜200中形成空隙350，並且不執行受控制的吹洗400。在一些實施例中，執行受控制的吹洗400以在犧牲膜200中形成孔隙450，並且不執行熱處理300。在一些實施例中，熱處理300和受控吹洗400兩者均被執行，其可以使在犧牲膜200中形成包括空隙350和孔隙450的間隔。熱處理300及/或受控制的吹洗400的任何合適數量及/或執行順序皆包括在本揭露的實施範圍內。在一些實施例中，執行犧牲膜200（參照以上第19A和19B圖）的沉積以及隨後的熱處理300及/或受控制的吹洗400的多個循環。
第21A和21B圖接續第20A、20B和20C圖，並且示出在p型區域50P中的第一半導體層52上方和在n型區域50N中的第二半導體層54上方形成光阻500。儘管第21A圖示出根據第20A圖示出的實施例的空隙350，應當理解，孔隙450代替空隙350或除了空隙350之外具有孔隙450的實施例皆包括在根據第21A和21B圖的實施例的範圍內。在對半導體層54執行後續製程，例如第一閘極電極層102A的蝕刻（參照以下第24A圖）時，形成光阻500以遮蔽半導體層52。
第21A圖示出在犧牲膜200以及半導體層52和54之上形成的四層遮罩層或光阻500。然而，應當理解，遮罩層500或光阻500可以包括任何合適數量的膜層和材料。在一些實施例中，可以形成三層光阻500。在一些實施例中，四層光阻500包括多個遮罩層，其可以使用例如旋轉塗佈製程順序地毯覆沉積。在其他實施例中，可以使用例如CVD、ALD等的製程沉積多個遮罩層中的一個或多個。如圖21A所示，四層光阻500包括第一光阻層500A、第一中間層500B、第二中間層500C和底層500D。然而，可以使用任何合適的製程和任何合適的製程組合沉積四層光阻500的膜層。可以將任何合適的厚度用於四層光阻500。
如第21A圖進一步所示，四層光阻500包括形成在犧牲膜200上方的底層500D。因為犧牲膜200填充半導體層52和54之間的間隙，所以可以不在半導體層52和54之間形成底層500D。通過在隨後去除底層500D（參照以下第22A和25A圖）期間，增加蝕刻製程寬裕度（window），其有益於製程效率。在一些實施例中，底層500D可以由聚合物形成。底層500D可以是底部抗反射塗層（anti-reflective coating, BARC）。在一些實施例中，底層500D使用旋轉塗佈製程並由包括例如Cx Hy Oz 的材料形成。然而，可以使用任何合適的材料和任何合適的製程來形成底層500D。底層500D可以沉積為任何合適的厚度。
四層光阻500還包括形成在底層500D上方的第二中間層500C。第二中間層500C可以由例如Six Hy Cz Ow 的材料、矽或金屬氧化物形成，並使用例如旋轉塗佈、CVD、ALD等的一種或多種沉積製程形成。然而，可以使用任何合適的材料和製程來形成第二中間層500C。在一些實施例中，可以確定第二中間層500C的材料組成以相對於一些膜層提供高蝕刻選擇性，例如底層500D及/或犧牲膜200或其他膜層，其相應於圖案化第二中間層500C可以提供蝕刻停止能力。第二中間層500C可以包括不只一層，並且可以包括不只一種材料。可以使第二中間層500C具有任何合適的厚度。
四層光阻500D還包括形成在第二中間層500C上方的第一中間層500B。第一中間層500B可以由例如旋轉塗佈、CVD、ALD等的一種或多種沉積製程形成。然而，可以使用任何合適的製程來形成第一中間層500B。在一些實施例中，可以確定第一中間層500B的材料組成以相對於其他膜層提供高蝕刻選擇性，例如底層500D、第二中間層500C或其他膜層（例如，光阻材料），其相應於圖案化第一中間層500B可以提供蝕刻停止能力。第一中間層500B可以包括無機材料，無機材料可以是氮化物（例如氮化矽）、氮氧化物（例如氮氧化矽）、氧化物（例如氧化矽）等。然而，可以使用任何合適的材料來形成第一中間層500B。此外，第一中間層500B可以包括不只一層，並且可以包括不只一種材料。可以使第一中間層500B具有任何合適的厚度。
四層光阻500還包括在第一中間層500B上方的第一光阻層500A。第一光阻層500A可以由包括有機材料的光阻（例如，感光材料）形成，並且可以是正型感光材料或負型感光材料。第一光阻層500A可以由例如旋轉塗佈等的一種或多種沉積製程形成。然而，可以使用任何合適的製程來形成第一光阻層500A。可以使第一光阻層500A具有任何合適的厚度。
第22A和22B圖示出光阻500的圖案化（例如，使用微影遮罩和蝕刻製程）。一旦沉積，就可以對光阻層500進行圖案化，以露出在半導體層54上方（例如在n型區域50N中）犧牲膜200的部分，同時繼續遮蔽半導體層52（例如在p型區域50P中）。然而，任何合適的區域都可以被露出及/或被遮蔽。因為犧牲膜200填充半導體層54之間的間隙，所以光阻層500的圖案化可以更容易地執行，因為光阻500沒有滲入半導體層54之間的間隙中。在一些實施例中，可以對光阻層500進行圖案化，以露出在半導體層52上方（例如在p型區域50P中）犧牲膜200的部分，同時繼續遮蔽半導體層54（例如在n型區域50N中）。然而，任何合適的區域都可以被露出及/或被遮蔽。
第23A和23B圖示出在遮蔽半導體層52的同時去除半導體層54上方的犧牲膜200。犧牲膜200可以通過例如蝕刻製程的任何合適的製程去除。可以通過在半導體層54之間存在間隔，例如空隙350及/或孔隙450，例如通過增加蝕刻化學品接觸面積，以提高去除的效率。這可以將蝕刻製程寬裕度增加50％。增加蝕刻製程寬裕度，可以避免可能損壞主要裝置結構，例如閘極介電層100或半導體層54的過度蝕刻。在一些實施例中，利用包括稀釋氫氟酸的蝕刻製程去除犧牲膜200，蝕刻時間為大約10秒至大約60秒。在一些實施例中，在遮蔽半導體層54的同時去除半導體層52上方的犧牲膜200。
第24A和24B圖示出在遮蔽半導體層52的同時，凹蝕在半導體層54上方的部分第一閘極電極層102A。在一些實施例中，減小第一閘極電極層102A的厚度，使得隨後形成在半導體層54上的功函數調整層可以具有與隨後形成在半導體層52上的功函數調整層不同的厚度，其是有益處的，例如當半導體層54和半導體層52分別用於形成n型nano-FETs和p型nano-FETs時。然而，出於任何合適的目的，所揭露的製程可用於在不同區域中建立不同厚度的膜層。第一閘極電極層102A可以通過例如包括稀釋HF、H2 SO4 等或其組合的蝕刻的合適製程凹蝕。在一些實施例中，去除在半導體層54上方的部分第一閘極電極層102A。在一些實施例中，在遮蔽半導體層54的同時，凹蝕或去除在半導體層52上方的部分第一閘極電極層102A。
第25A和25B圖示出去除在半導體層52上方的光阻500和犧牲膜200。可以去除光阻500和犧牲膜200，使得可以在半導體層52和54上形成閘極電極102的後續層（參照以下第26A-27D圖）。可以通過任何合適的製程，例如灰化，去除光阻500。犧牲膜200可以通過與以上參考第23A至23B圖所述大抵相似的製程去除。可以通過在半導體層52之間存在間隔，例如空隙350及/或孔隙450，例如通過增加蝕刻化學品接觸面積，以提高去除的效率。這可以將蝕刻製程寬裕度增加50％，並且可以避免可能損壞主要裝置結構，例如閘極介電層100或半導體層52的過度蝕刻。在一些實施例中，犧牲膜200的殘餘物保留在第一閘極電極層102A上或擴散至第一閘極電極層102A中。在一些實施例中，犧牲膜200包括Al2 O3 ，並且Al2 O3 的殘餘物以大約2g/cm3 至大約4g/cm3 的密度保留在第一閘極電極層102A中。
第26A和26B圖示出在半導體層52和54之上形成第二閘極電極層102B，例如襯層或功函數調整層。由於凹蝕或去除在半導體層54上的部分第一閘極電極層102A（參照以上第24A和24B圖），半導體層52和54上的功函數調整層可以具有不同的厚度及/或組成。這可以允許相對於不同的下方的半導體材料（例如，Si和SiGe），或者相對於用於形成不同的裝置（例如，NMOS和PMOS裝置）來調整半導體層52和54上的閘極電極的功函數。對於NMOS裝置，可以將功函數調整為接近矽或SiGe的導帶，而對於PMOS裝置，可以將功函數調整為接近矽或SiGe的價帶，以增進電晶體的性能。
在一些實施例中，第二閘極電極層102B包括TiN、GaN、La等及/或其組合。第二閘極電極層102B可以通過沉積形成，例如ALD、CVD、PVD等的順應沉積方法。第二閘極電極層102B的厚度可以在約20奈米至約500奈米的範圍。在一些實施例中，將以上在第18A至26B圖中示出的製程重複多個循環，這能夠在半導體層52和半導體層54上形成具有不同厚度的閘極電極層，例如功函數調整層。
第27A，27B，27C和27D圖示出在第一及/或第二閘極電極層102A和102B上方形成閘極電極填充材料102C（也稱為填充材料102C）的製程，從而形成閘極電極102。第27C圖示出第27A圖的區域202和204的詳細視圖，第27D圖示出第27B圖的區域206和208的詳細視圖。閘極電極填充材料102C分別沉積在閘極介電層100和先前形成的閘極電極層（例如102A和102B）之上，填充第二凹口98的其餘部分並形成閘極電極102。閘極電極填充材料102可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢等、其組合或其多層。可以在鄰近的第二半導體層54之間以及第二半導體層54A和基板50之間的n型區域50N中沉積構成閘極電極102的膜層的任何組合，並且可以在鄰近的第一半導體層52之間以及第一半導體層52A和基板50之間的p型區域50P中沉積構成閘極電極102的膜層的任何組合。閘極電極填充材料102的各個層及/或填充材料可以在每個區域中分別形成，例如n型區域50N和p型區域50P。當使用不同的製程在每個區域分別形成閘極電極填充材料102的各個層及/或填充材料時，可以使用各種掩膜步驟，例如以上參照第19A至24B圖描述的步驟，以遮蔽和露出適當的區域。
可以同時在n型區域50N和p型區域50P中形成閘極介電層100，使得每個區域中的閘極介電層100由相同的材料形成，並且可以同時形成閘極電極102，使得每個區域中的閘極電極102由相同的材料形成。在一些實施例中，每個區域中的閘極介電層100可以通過不同的製程形成，使得閘極介電層100可以是不同的材料及/或具有不同數量的膜層，及/或每個區域中的閘極電極102可以通過不同的製程形成，使得閘極電極102可以是不同的材料及/或具有不同數量的膜層。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
在填充第二凹口98之後，可以執行例如CMP的平坦化製程以去除多餘部分的閘極介電層100以及閘極電極102的材料，上述多餘部分在第一ILD 96的頂表面上方。閘極電極102以及閘極介電層100的材料的剩餘部分因此形成所得nano-FETs的替換閘極結構。閘極電極102和閘極介電層100可以被整體稱為“閘極結構”。
在第28A-28C圖中，第二ILD 106沉積在第一ILD 96上方。在一些實施例中，第二ILD 106為通過流動式CVD方法形成的可流動膜。在一些實施例中，第二ILD 106由例如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過例如CVD、PECVD等的任何適當方法沉積。根據一些實施例，在形成第二ILD 106之前，凹蝕閘極堆疊（包括閘極介電層100和相應的上覆閘極電極102），使得在閘極結構的正上方和第一間隔物81的兩側部分之間形成一個凹口。包括一層或多層介電材料（例如氮化矽、氮氧化矽等）的閘極遮罩104被填充在上述凹口中，隨後進行平坦化製程以去除在第一ILD 96上方延伸的介電材料的多餘部分。隨後形成的閘極接觸件（例如接觸件112，以下對應第30A和30B圖討論）穿過閘極遮罩104以接觸凹陷的閘極電極102頂表面。
在第29A-29C圖中，蝕刻第二ILD 106、第一ILD 96、CESL 94和閘極遮罩104以形成第三凹口108，第三凹口108露出磊晶源極/汲極區92及/或閘極結構的表面。第三凹口108可以通過使用例如RIE、NBE等的非等向性蝕刻製程形成。在一些實施例中，可以使用第一蝕刻製程蝕刻第三凹陷108通過第二ILD 106和第一ILD 96，之後可以使用第二蝕刻製程蝕刻第三凹陷108通過CESL 94。可以在第二ILD 106上形成遮罩，例如光阻，並將其圖案化，並在第一蝕刻製程和第二蝕刻製程遮蔽第二ILD 106的部分。在一些實施例中，蝕刻製程可能會過度蝕刻，因此，第三凹口108延伸到磊晶源極/汲極區92中，並且第三凹口108的底部可以與磊晶源極/汲極區92齊平（例如，處於相同的高度，或者與基板具有相同的距離），或者低於磊晶源極/汲極區92（例如，更靠近基板）。
在形成第三凹口108之後，在磊晶源極/汲極區92上方形成矽化物區110。在一些實施例中，形成矽化物區110的步驟包括：首先通過沉積能夠與下方的磊晶源極/汲極區92的半導體材料（例如，矽、矽鍺、鍺）反應的金屬（未示出），以在磊晶源極/汲極區92露出的部分上形成矽化物或鍺化物區，之後執行熱退火製程以形成矽化物區110，上述金屬例如為：鎳、鈷、鈦、鉭、鉑、鎢、其他貴性金屬（noble metal）、其他耐高溫金屬（refractory metal）、稀土金屬或其合金。之後，例如通過蝕刻製程去除沉積金屬的未反應部分。儘管矽化物區110被稱為矽化物區，然而矽化物區110也可以是鍺化物區或矽鍺化物區（例如，包括矽化物和鍺化物的區域）。在一個實施例中，矽化物區110包括TiSi，並且具有在大約2奈米至大約10奈米之間的厚度。
接續，在第30A-30C圖中，在第三凹口108中形成接觸件112（也可以稱為接觸插塞）。接觸件112可以包括一層或多層，例如阻障層、擴散層以及填充材料。例如，在一些實施例中，接觸件112包括阻障層和導電材料，並且電性耦合到下方的導電部件（例如，在所示的實施例中，閘極結構102及/或矽化物區110）。電性耦合到閘極結構102的接觸件112可以被稱為閘極接觸件，而電性耦合到矽化物區110的接觸件112可以被稱為源極/汲極接觸件。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如CMP的平坦化製程以從第二ILD 106的表面去除多餘的材料。
本揭露的一些實施例可以實現一些優點。例如，以上所討論的實施例提供間隙填充技術，例如原子層沉積（ALD）製程以形成犧牲膜，並且可以減少在犧牲膜的去除製程期間可能發生的過度蝕刻，過度蝕刻可能導致裝置的主要結構的未預期和不希望發生的損壞。例如ALD製程的沉積製程提供間隙填充技術，間隙填充技術通過在犧牲膜中形成內部間隔，例如空隙或孔隙。可以通過內部空隙或孔隙增加蝕刻化學品接觸面積，同時保留犧牲膜的間隙填充特性，從而增加用於去除犧牲膜的蝕刻製程寬裕度以及蝕刻速率。空隙的自形成可以通過應用熱處理觸發，及/或內部孔隙的自形成可以通過前驅物吹洗控制觸發。可以將以上揭露的實施例結合到半導體製程流程中，而對整合流程具有很小的影響或不具影響。
根據本揭露一些實施例，提供一種製造半導體裝置的方法，包括：在通道區中形成多層堆疊，多層堆疊包括第一複數層以及第二複數層的交替層，第一複數層包括第一半導體材料，第二複數層包括第二半導體材料；從多層堆疊去除第二複數層，剩餘的第一複數層包括第一半導體材料的第一半導體層以及第一半導體材料的第二半導體層；在第一半導體層以及第二半導體層上形成犧牲膜，犧牲膜填充第一半導體層與第二半導體層之間的區域；在第一半導體層與第二半導體層之間的犧牲膜之中形成間隔；去除犧牲膜；以及在通道區上形成閘極堆疊。
在一些實施例中，形成間隔的步驟包括通過熱處理形成空隙。
在一些實施例中，熱處理在400°C至800°C的溫度進行。
在一些實施例中，形成間隔的步驟包括通過對犧牲膜的前驅物進行H2 O吹洗（purge）而形成複數個孔隙。
在一些實施例中，犧牲膜包括Al2 O3 。
在一些實施例中，犧牲膜係通過在小於約350°C的溫度下執行原子層沉積（atomic layer deposition, ALD）製程所形成。
在一些實施例中，更包括在去除犧牲膜之後，在第一半導體層以及第二半導體層上形成功函數調整層。
在一些實施例中，通道區係全繞式閘極（gate-all-around）電晶體的一部份。
根據本揭露另一些實施例，提供一種製造半導體裝置的方法，包括：在基板上的第一區中形成第一多層堆疊，並且在基板上的第二區中形成第二多層堆疊，第一多層堆疊包括第二半導體層的各個層，第二多層堆疊包括第一半導體層的各個層；形成以及去除犧牲膜，其中形成以及去除犧牲膜的步驟包括：在第一多層堆疊以及第二多層堆疊上沉積犧牲膜，其中犧牲膜填充第一多層堆疊的各個第二半導體層之間的第一間隙，並填充第一多層堆疊的各個第二半導體層之間的第二間隙；在第一多層堆疊的各個第二半導體層之間的犧牲膜中形成第一複數間隔，並且在第二多層堆疊的各個第一半導體層之間形成第二複數間隔；在犧牲膜上形成遮罩層；圖案化以及去除在第一區中的遮罩層；去除在第一多層堆疊上的犧牲膜；去除在第二區中的遮罩層；以及去除在第二多層堆疊上的犧牲膜；以及在第一多層堆疊以及第二多層堆疊上形成各別的閘極電極。
在另一些實施例中，第一複數間隔和第二複數間隔中的每個間隔包括各別的氣隙。
在另一些實施例中，第一複數間隔和第二複數間隔中的每個間隔包括各別的複數個孔隙。
在另一些實施例中，形成各別的閘極電極的步驟更包括：在第一多層堆疊的各個第二半導體層和第二多層堆疊的各個第一半導體層上形成第一層；去除第一多層堆疊的各個第二半導體層上的第一層的部分；以及在第一多層堆疊的各個第二半導體層和第二多層堆疊的各個第一半導體層上形成第二層。
在另一些實施例中，形成第一層係在沉積犧牲膜之前進行，去除第一多層堆疊上的第一層的部分係在去除第一多層堆疊上的犧牲膜之後進行，以及形成第二層係在去除第二多層堆疊上的犧牲膜之後進行。
在另一些實施例中，第一層包括第一功函數調整層，並且第二層包括第二功函數調整層。
在另一些實施例中，更包括執行多個形成以及去除犧牲膜的循環。
在另一些實施例中，更包括在第一多層堆疊的各個第二半導體層上形成第一功函數調整層並具有第一厚度，並且在第二多層堆疊的各個第一半導體層上形成第二功函數調整層並具有第二厚度，第二厚度大於第一厚度。
在另一些實施例中，沉積犧牲膜的步驟包括原子層沉積製程。
在另一些實施例中，犧牲膜主要由Al2 O3 組成。
根據本揭露又一些實施例，提供一製造半導體裝置的方法，包括：在通道區中形成半導體層堆疊；在半導體層堆疊的各個半導體層周圍形成閘極介電質；在半導體層堆疊上沉積犧牲層，犧牲層包括Al2 O3 ；在半導體層堆疊的各個半導體層之間的犧牲層中形成空隙；去除犧牲層；以及在閘極介電質周圍形成功函數調整層，功函數調整層包括La或TiN，功函數調整層具有犧牲層中殘留的Al2 O3 。
在又一些實施例中，功函數調整層中的Al2 O3 的密度在2g/cm3 至4g/cm3 的範圍。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 51:抗擊穿(APT)區域 52:第一半導體層(奈米結構) 53:分隔符號 54:第二半導體層(奈米結構) 55:奈米結構 64:多層堆疊 66:鰭片(奈米結構) 68:隔離區(STI區) 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:間隔物層 81:間隔物 82:間隔物層 83:間隔物 86:凹口 88:凹口 90:內部間隔物 92:磊晶源極/汲極區 94:接觸蝕刻停止層 96:閘極介電層 96:層間介電質 98:凹口 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:層間介電質 108:凹口 110:矽化物區 112:接觸件 200:犧牲膜 202:區域 204:區域 206:區域 208:區域 300:熱處理 350:空隙 400:吹洗 450:孔隙 500:光阻 100A:氧化矽層 100B:金屬氧化物/矽酸鹽層 102A:閘極電極層 102B:閘極電極層 102C:填充材料 500A:光阻層 500B:中間層 500C:中間層 500D:底層 50N:區域 50P:區域 52A:第一半導體層 52B:第一半導體層 52C:第一半導體層 54A:第二半導體層 54B:第二半導體層 54C:第二半導體層 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 A-A’:截面 B-B’:截面 C-C’:截面
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖根據一些實施例，繪示示例的奈米結構場效電晶體（nano-FET）的三維視圖。 第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A 、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、20C、21A、21B、22A、22B、23A、23B、24A、24B、25A、25B、26A 、26B、27A、27B、27C、27D、28A、28B、28C、29A、29B、29C、30A、30B以及30C圖係根據一些實施例，為奈米結構場效電晶體在製造的中間階段的截面圖。
50:基板
52:第一半導體層(奈米結構)
54:第二半導體層(奈米結構)
55:奈米結構
66:鰭片(奈米結構)
68:隔離區(STI區)
92:源極/汲極區
96:層間介電層
102:閘極電極
A-A’:截面
B-B’:截面
C-C’:截面

Claims (9)

  1. 一種製造半導體裝置的方法，包括：在一通道區中形成一多層堆疊，該多層堆疊包括一第一複數層以及一第二複數層的交替層，該第一複數層包括一第一半導體材料，該第二複數層包括一第二半導體材料；從該多層堆疊去除該第二複數層，剩餘的該第一複數層包括該第一半導體材料的一第一半導體層以及該第一半導體材料的一第二半導體層；在該第一半導體層以及該第二半導體層上形成一犧牲膜，該犧牲膜填充該第一半導體層與該第二半導體層之間的區域；在該第一半導體層與該第二半導體層之間的該犧牲膜之中形成一間隔，其中形成該間隔的步驟包括通過對該犧牲膜的前驅物進行H2O吹洗(purge)而形成複數個孔隙；去除該犧牲膜；以及在該通道區上形成一閘極堆疊。
  2. 如請求項1所述之製造半導體裝置的方法，其中形成該間隔的步驟包括通過一熱處理形成一空隙。
  3. 如請求項2所述之製造半導體裝置的方法，其中該熱處理在400℃至800℃的溫度進行。
  4. 如請求項1至3中任一項所述之製造半導體裝置的方法，其中該犧牲膜包括Al2O3。
  5. 如請求項1至3中任一項所述之製造半導體裝置的方法，其中該犧牲膜係通過在小於約350℃的溫度下執行原子層沉積(atomic layer deposition,ALD)製程所形成。
  6. 如請求項1至3中任一項所述之製造半導體裝置的方法，更包括在去除該犧牲膜之後，在該第一半導體層以及該第二半導體層上形成一功函數調整層。
  7. 一種製造半導體裝置的方法，包括：在一基板上的一第一區中形成一第一多層堆疊，並且在該基板上的一第二區中形成一第二多層堆疊，該第一多層堆疊包括多個第二半導體層的各個層，該第二多層堆疊包括多個第一半導體層的各個層；形成以及去除一犧牲膜，其中形成以及去除該犧牲膜的步驟包括：在該第一多層堆疊以及該第二多層堆疊上沉積該犧牲膜，其中該犧牲膜填充該第一多層堆疊的各個第二半導體層之間的多個第一間隙，並填充該第一多層堆疊的各個第二半導體層之間的多個第二間隙；在該第一多層堆疊的各個第二半導體層之間的該犧牲膜中形成一第一複數間隔，並且在該第二多層堆疊的各個第一半導體層之間形成一第二複數間隔；在該犧牲膜上形成一遮罩層；圖案化以及去除在該第一區中的該遮罩層；去除在該第一多層堆疊上的該犧牲膜；去除在該第二區中的該遮罩層；以及去除在該第二多層堆疊上的該犧牲膜；以及在該第一多層堆疊以及該第二多層堆疊上形成多個各別的閘極電極。
  8. 一種製造半導體裝置的方法，包括：在一通道區中形成一半導體層堆疊； 在該半導體層堆疊的各個半導體層周圍形成一閘極介電質；在該半導體層堆疊上沉積一犧牲層，該犧牲層包括Al2O3；在該半導體層堆疊的各個半導體層之間的該犧牲層中形成多個空隙；去除該犧牲層；以及在該閘極介電質周圍形成一功函數調整層，該功函數調整層包括La或TiN，該功函數調整層具有該犧牲層中殘留的Al2O3。
  9. 如請求項8所述之製造半導體裝置的方法，其中該功函數調整層中的Al2O3的密度在2g/cm3至4g/cm3的範圍。
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