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TWI891032B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法

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TWI891032B
TWI891032B TW112129147A TW112129147A TWI891032B TW I891032 B TWI891032 B TW I891032B TW 112129147 A TW112129147 A TW 112129147A TW 112129147 A TW112129147 A TW 112129147A TW I891032 B TWI891032 B TW I891032B
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dielectric
layer
forming
semiconductor
fin
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簡薇庭
陳亮吟
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體裝置的方法包括以下步驟：在基板上方形成半導體鰭結構，其中每一半導體鰭結構包括位於半導體鰭上方的層堆疊，層堆疊包括第一半導體材料及第二半導體材料的交替層；在半導體鰭結構的側壁及上表面上形成覆蓋層；及在半導體鰭結構的相對側的隔離區上方形成混合鰭，其中形成混合鰭之步驟包括以下步驟：在隔離區上方形成介電鰭；及在介電鰭上方形成介電結構。在介電鰭上方形成介電結構包括以下步驟：在介電鰭上方形成蝕刻終止層；用摻雜劑摻雜該蝕刻終止層；及在經摻雜的蝕刻終止層上方形成第一介電材料。

Description

半導體裝置及其形成方法
本揭露是關於一種半導體裝置及其形成方法。
半導體裝置用於各種電子應用，諸如個人電腦、行動電話、數位相機及其他電子設備。通常藉由以下方式製備半導體裝置：依次在半導體基板上沈積絕緣或介電層、導電層及半導體材料層；及使用微影技術及蝕刻技術對各材料層進行圖案化以在該些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此舉允許將更多的組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現應解決的其他問題。
本揭露的一實施方式提供了一種形成半導體裝置的方法，包括以下步驟：在基板上方形成半導體鰭結構，其中每一半導體鰭結構包含位於半導體鰭上方的層堆疊， 其中層堆疊包含交替的第一半導體材料層及第二半導體材料層；在半導體鰭結構的側壁及上表面上方形成覆蓋層；在隔離區上方形成混合鰭，其中隔離區位於半導體鰭結構的相對側，其中形成混合鰭之步驟包含以下步驟：在隔離區上方形成介電鰭；及在介電鰭上方形成介電結構。在介電鰭上方形成介電結構包含以下步驟：在介電鰭上方形成蝕刻終止層(etch stop layer，ESL)；用摻雜劑摻雜ESL；及在經摻雜的ESL上形成第一介電材料。方法更包含在半導體鰭結構上方及混合鰭上方形成虛設閘極結構；沿虛設閘極結構的側壁形成閘極間隔物；執行各向異性蝕刻製程，以移除設置在閘極間隔物的外側壁之外的層堆疊的第一部分及介電結構的第一部分，其中在各向異性蝕刻製程之後保留介電鰭；及在進行各向異性蝕刻製程後，將虛設閘極結構替換為替換閘極結構。
本揭露的另一實施方式提供了一種形成半導體裝置的方法包括以下步驟：形成自形成在基板上的隔離區之間突出的半導體鰭結構，其中每一半導體鰭結構包含鰭及位於鰭上方的層堆疊，其中層堆疊包含與第二半導體材料層交錯的第一半導體材料層；在半導體鰭結構之間的溝槽中的隔離區上方形成介電鰭，其中與介電鰭相比，半導體鰭結構自基板延伸得更遠；及在介電鰭上方形成介電結構。在介電鰭上方形成介電結構包含以下步驟：在介電鰭上方的溝槽中沈積蝕刻終止層(etch stop layer，ESL)；將摻雜劑佈植至ESL中；及在經摻雜劑佈植的ESL上方的 溝槽中形成金屬氧化物。方法更包含在半導體鰭結構及介電結構上方形成虛設閘極結構；在虛設閘極結構周圍形成層間介電(interlayer dielectric，ILD)層；移除虛設閘極結構的虛設閘電極以在ILD中形成開口，其中介電結構中的第一介電結構位於開口下方；執行第一蝕刻製程以降低第一介電結構的第一高度；及在執行第一蝕刻製程之後，選擇性地移除位於開口下方的第一半導體材料，其中位於開口下方的第二半導體材料形成半導體元件的複數個通道區。
本揭露的又一實施方式提供一種半導體裝置，包括：在基板上方突出的半導體鰭；位於半導體鰭的相對側的第一隔離區及第二隔離區；位於半導體鰭上方且與半導體鰭垂直對準的奈米結構；位於奈米結構兩端的源極/汲極區；位於第一隔離區上的介電鰭；位於介電鰭上的介電結構，其中介電結構包含金屬氧化物及圍繞金屬氧化物的側壁及底表面的蝕刻終止層；及位於奈米結構周圍的閘電極。
100:閘極全環場效電晶體裝置
101:基板
102:半導體鰭結構/鰭結構
103,103A~103G:第一半導體層
104:層堆疊
104':磊晶材料堆疊
105,105A~105F:第二半導體層
105S:側壁
106:半導體鰭
107:圖案化硬遮罩
107':硬遮罩層
108:溝槽
110:奈米結構
111:隔離區/STI區
112:混合鰭
113:覆蓋層
114,115:介電層
116:介電鰭
117,147:蝕刻終止層(ESL)
118:介電結構
119:介電材料
120:凹槽
121:虛設閘極介電層
121':虛設閘極介電材料
122:虛設閘極結構
123:虛設閘電極
123':虛設閘電極層
125:第一遮罩
126:遮罩
128:凹槽
127:第二遮罩
129:閘極間隔物
129S:外側壁
131:內部間隔物/介電材料
133:源極/汲極區
135:接觸蝕刻終止層(CESL)
137:層間介電層
138:介電層
139:圖案化光阻劑層
140:圖案化遮罩層
141:閘極介電層
142:介面層
143:閘電極
145,145A,145B:閘極結構
149:介電層
1000:方法
1010,1020,1030,1040,1050,1060,1070:區
塊
A-A,B-B:截面
H1,H2:高度
T1,T2:寬度
R:偏置
D:距離
結合附圖，根據以下詳細描述可最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1圖至第3圖、第4A圖、第4B圖、第5圖至第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖至第 16圖、第17A圖、第17B圖、第18圖、第19A圖、第19B圖、第20A圖及第20B圖為根據實施例的閘極全環(gate-all-around，GAA)場效電晶體(field-effect transistor，FET)裝置處於不同製造階段的各種視圖。
第21A圖及第21B圖說明根據一些實施例的形成GAA FET裝置的方法的流程圖。
以下揭示內容提供用於實現發明的不同特徵的不同實施例或實例。以下描述組件及佈置的特定實例以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，以下描述中的在第二特徵之上或上方形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，且亦可包括其中可在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵不直接接觸。
此外，為了便於描述，本文中可使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
在一些實施例中，包含介電鰭及位於介電鰭上方的介電結構的混合鰭形成在閘極全環(gate-all-around， GAA)FET裝置的隔離區上方。介電結構用於形成自對準金屬閘極。在一些實施例中，每一介電結構包括介電材料及沿著介電材料的側壁及底部的蝕刻終止層(etch stop layer，ESL)。藉由佈植製程摻雜ESL，以增加介電材料與ESL之間的蝕刻選擇性，使得在使介電結構凹陷的後續蝕刻製程中，ESL的至少底部分保留在下伏的介電鰭上以保護包含用於形成GAA FET裝置的奈米結構(例如，奈米片或奈米線)的半導體材料的層堆疊。
第1圖至第3圖、第4A圖、第4B圖、第5圖至第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖至第16圖、第17A圖、第17B圖、第18圖、第19A圖、第19B圖、第20A圖及第20B圖為根據實施例的閘極全環(gate-all-around，GAA)場效電晶體(field-effect transistor，FET)裝置100在不同製造階段的各種視圖(例如剖面圖、透視圖)。第1圖至第3圖、第4A圖、第5圖至第7圖、第8A圖、第9A圖、第17B圖、第18圖、第19A圖、第20A圖及第20B圖為GAA FET裝置100的剖面圖，且第4B圖、第8B圖、第9B圖、第10圖至第16圖、第17A圖及第19B圖為GAA FET裝置100的透視圖。注意，為清楚起見，一些圖可能僅說明GAA FET裝置100的部分。
參看第1圖，提供基板101。基板101可為半導體基板，諸如體半導體(例如，體矽)、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，可(例 如，用P型或N型摻雜劑)摻雜或未摻雜。基板101可為晶圓，諸如矽晶圓。通常，SOI基板為形成在絕緣層上的半導體材料層。絕緣層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板101的半導體材料包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
在第1圖中，在基板101上形成磊晶材料堆疊104'，且在磊晶材料堆疊104'上形成硬遮罩層107'。磊晶材料堆疊104'包括與第二半導體層105(標記為105A~105F)交錯的第一半導體層103(標記為103A~103G)。第一半導體層103由第一半導體材料形成，且第二半導體層105由不同的第二半導體材料形成。在所說明的實施例中，第一半導體材料為矽鍺(SixGe1-x，其中x可在0至1的範圍內)，且第二半導體材料為矽。第1圖的磊晶材料堆疊104'中的層數僅為非限制性實例，磊晶材料堆疊104'可包括任意數量的層。在後續處理中，磊晶材料堆疊104'將經圖案化以形成GAA FET裝置的通道區。特別地，磊晶材料堆疊104'將經圖案化以形成水平奈米結構(例如，奈米片或奈米線)，由此產生的GAA FET的通道區包括複數個水平奈米結構。
磊晶材料堆疊104'可藉由可在生長室中執行的磊晶生長製程形成。在磊晶生長製程中，生長室循環曝露於第一組前驅物以生長第一半導體層103，然後曝露於第二組前驅物以生長第二半導體層105。第一組前驅物包括用於第一半導體材料(例如，矽鍺)的前驅物，且第二組前驅物包括用於第二半導體材料(例如，矽)的前驅物。取決於GAA FET裝置的設計，磊晶材料堆疊104'可經摻雜或不摻雜。
在一些實施例中，第一組前驅物包括矽前驅物(例如，矽烷)及鍺前驅物(例如，鍺烷)，且第二組前驅物包括矽前驅物但省略鍺前驅物。因此，磊晶生長製程可包括以下步驟：連續地使矽前驅物流至生長室，然後循環地：(1)在生長第一半導體層103時使鍺前驅物流至生長室；及(2)在生長第二半導體層105時，禁止鍺前驅物流入生長室。可重複循環曝光，直至形成目標層數。在生長循環結束之後，可執行平坦化製程以平整磊晶材料堆疊104'的頂表面。平坦化製程可為化學機械研磨(chemical mechanical polish，CMP)、回蝕製程或其組合等。注意，在第1圖的實例中，最頂部的第一半導體層103G形成為比其他第一半導體層(例如，103A~103F)厚。最頂部的第一半導體層103G的厚度可判定隨後形成的介電結構118的高度。
接著，在磊晶材料堆疊104'上方形成硬遮罩層107'。硬遮罩層107'可包括子層，諸如襯墊氧化物層及上 覆襯墊氮化物層。襯墊氧化物層可為包含例如使用熱氧化製程形成的氧化矽的薄膜。襯墊氧化物層可充當磊晶材料堆疊104'與上覆襯墊氮化物層之間的黏附層。在一些實施例中，例如，襯墊氮化物層由氮化矽、氮氧化矽、碳氮化矽等或其組合形成，且可使用低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)形成。
接著參看第2圖，使用例如微影技術及蝕刻技術圖案化第1圖所說明的結構以形成半導體鰭結構102。在一些實施例中，硬遮罩層107'經圖案化，以形成圖案化硬遮罩107，然後圖案化硬遮罩107用作蝕刻遮罩以圖案化基板101及磊晶材料堆疊104'。
為形成半導體鰭結構102，可使用微影技術對硬遮罩層107'進行圖案化。通常，微影技術利用沈積、照射(曝光)及顯影的光阻劑材料移除一部分光阻劑材料。剩餘的光阻劑材料保護下伏材料，諸如該實例中的硬遮罩層107'，免受後續處理步驟(諸如蝕刻)的影響。在該實例中，光阻劑材料用於對硬遮罩層107'進行圖案化，以形成圖案化硬遮罩107，如第2圖所說明。
圖案化硬遮罩107隨後用於圖案化基板101及磊晶材料堆疊104'以形成溝槽108，從而在相鄰溝槽108之間界定半導體鰭結構102，如第2圖所說明。在所說明的實施例中，每一半導體鰭結構102包括半導體鰭106 (亦稱為鰭106)及位於半導體鰭106上方的圖案化磊晶材料堆疊104(亦稱為層堆疊104)。半導體鰭106為基板101的圖案化部分且在(凹陷的)基板101上方突出。圖案化磊晶材料堆疊104為磊晶材料堆疊104'的圖案化部分且將用於在後續處理中形成GAA FET裝置的奈米結構(例如，奈米片或奈米線)，因此亦可稱為GAA結構104。
在一些實施例中，藉由使用例如活性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等或其組合在基板101及磊晶材料堆疊104'中蝕刻溝槽來形成半導體鰭結構102。蝕刻製程可為各向異性的。在一些實施例中，溝槽108可為彼此平行且彼此緊密間隔的條帶(自頂部看)。在一些實施例中，溝槽108可為連續的且圍繞半導體鰭結構102。在下文中，半導體鰭結構102亦可稱為鰭結構102。
可藉由任何合適的方法圖案化鰭結構102。例如，可使用一或多種微影技術製程來圖案化鰭結構102，包括雙重圖案化製程或多重圖案化製程。通常，雙重圖案化製程或多重圖案化製程可結合微影技術與自對準製程，從而允許創建圖案，該些圖案的節距例如小於使用單一直接微影技術製程獲得的節距。例如，在一些實施例中，使用微影技術製程對形成於基板上方的犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物或心軸來圖案化鰭。
第3圖說明在相鄰半導體鰭結構102之間形成絕 緣材料以形成隔離區111。絕緣材料可為氧化物，諸如氧化矽、氮化物等或其組合，且可藉由高密度電漿化學氣相沈積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD(flowable CVD，FCVD)(例如，遠端電漿系統中基於CVD的材料沈積及後固化以使其轉化為另一材料，諸如氧化物)等或其組合。可使用其他絕緣材料及/或其他形成製程。在所說明的實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，可執行退火製程。平坦化製程諸如CMP可自半導體鰭結構102的頂表面上方移除任何多餘的絕緣材料。
接著，使隔離區凹陷以形成淺溝槽隔離(shallow trench isolation，STI)區111。隔離區111凹陷使得半導體鰭結構102的上部分自相鄰STI區111之間突出。STI區111的頂表面可具有平坦表面(如圖所示)、凸面、凹面(諸如碟形)或其組合。STI區111的頂表面可藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程使隔離區111凹陷，諸如對隔離區111的材料具有選擇性的蝕刻製程。例如，可執行乾式蝕刻或使用稀氫氟酸(dHF)的濕式蝕刻以使隔離區111凹陷。在第3圖中，STI區111的上表面說明為與半導體鰭106的上表面齊平。在其他實施例中，STI區111的上表面比半導體鰭106的上表面低(例如，更靠近基板101)。
接著，覆蓋層113形成在由STI區111曝露的 鰭結構102的側壁及上表面上。在所說明的實施例中，覆蓋層113形成為包含與第一半導體層103相同的材料(例如，矽鍺)。在實例實施例中，覆蓋層113由非晶矽鍺形成，且第一半導體層103由(例如，藉由磊晶生長製程形成的)磊晶矽鍺形成，其中覆蓋層113中鍺的濃度在約10原子百分比(原子%)與約30原子%之間，且第一半導體層103中鍺的濃度在約10原子%與約30原子%之間。在一些實施例中，覆蓋層113選擇性地生長在鰭結構102的曝露表面上，因此，STI區111的上表面沒有覆蓋層113。
接著，在第4A圖中，介電層114保形地形成在覆蓋層113上方及STI區111的上表面上方。接著，介電層115形成在介電層114上方以填充溝槽108。然後回蝕介電層114及介電層115以形成介電鰭116，細節在下文討論。
在一些實施例中，藉由使用合適的沈積方法，諸如CVD、原子層沈積(atomic layer deposition，ALD)等，沿覆蓋層113及沿STI區111的上表面形成諸如SiN、SiC、SiCN或SiOCN的介電材料的保形層而形成介電層114。然後在介電層114上方形成介電層115。在一些實施例中，介電層115由氧化物(例如，SiO2)形成，可與用於形成STI區111的氧化物相同。合適的沈積方法，諸如CVD，可用於形成介電層115。在沈積介電層115之後，可在約400℃與約1000℃之間的溫度下在約10秒與約3小時之間的持續時間進行附加退火製程。在一些實施例中， 省略附加退火製程。在一些實施例中，使用低K介電材料(例如，具有小於約7的介電常數K)來形成介電層115。
接著，使用例如乾式蝕刻製程或濕式蝕刻製程回蝕介電層115。例如，使用含氟氣體的乾式蝕刻製程可用於回蝕介電層115。在回蝕介電層115之後，藉由合適的蝕刻製程移除由凹陷的介電層115曝露的介電層114，諸如乾式蝕刻製程或濕式蝕刻製程。例如，可執行使用H3PO4作為蝕刻劑的濕式蝕刻製程以移除曝露的介電層114。介電層114的剩餘部分及介電層115的剩餘部分形成介電鰭116。在第4A圖的實例中，介電層114的剩餘部分的上表面及介電層115的剩餘部分的上表面彼此齊平。在一些實施例中，介電層114及介電層115由低K介電材料形成，因此，介電鰭116亦可稱為低K介電鰭。如第4A圖所說明，介電鰭116形成在STI區111上，且物理接觸覆蓋層113。第4B圖說明第4A圖的結構的透視圖。
接著，在第5圖中，蝕刻終止層(etch stop layer，ESL)117(例如，保形地)形成在介電鰭116及覆蓋層113上。ESL 117為隨後形成的介電材料119提供蝕刻選擇性。在一些實施例中，使用合適的形成方法諸如ALD或CVD，隨後進行退火製程(例如，熔爐製程)由合適的介電材料形成ESL 117，諸如SiN、SiC、SiCN、SiOCN或BN。作為實例，ESL 117的厚度可在約2nm與約10nm之間。
接著，藉由佈植製程150摻雜ESL 117。藉由佈 植製程150在ESL 117中佈植合適的摻雜劑，諸如B、As、Ge、C、Si、Ar或Xe，以減少蝕刻速度且增加對隨後形成的介電材料119的蝕刻選擇性。在一些實施例中，ESL 117中摻雜劑的濃度在約2原子%與約20原子%之間。調整ESL 117中摻雜劑的濃度以改變其蝕刻速度，例如，較高的摻雜劑濃度可降低ESL 117在後續蝕刻製程中的蝕刻速度(參見例如第16圖)。然而，若ESL 117中摻雜劑濃度太高(例如，高於約20原子%)，則ESL 117可能變得導電。在一些實施例中，由於ESL 117用於形成介電結構118(例如，用於電隔離)，ESL 117中摻雜劑的濃度保持在約0原子%與約20原子%之間以避免介電結構118的隔離失效。
在一些實施例中，佈植製程150在約-100℃與約500℃之間的溫度下執行。佈植製程150的能量可在約500電子伏特(eV)及約5千電子伏特(KeV)之間。佈植製程150的劑量可在約1E15原子/cm2與1E16原子/cm2之間。佈植製程150的傾斜角可在約0度與約60度之間。佈植製程150的參數可調整以改變ESL 117的蝕刻選擇性。在一些實施例中，佈植製程150調整為定向淺表面處理製程，使得在ESL 117的一半厚度(例如，沿厚度方向的中點)處，摻雜劑的濃度最高，且ESL 117的下半部具有摻雜劑濃度的梯度下降。換言之，摻雜劑的濃度自ESL 117的一半厚度向ESL 117的底表面連續地(例如，具有梯度)減小。定向淺表面處理製程可有利地避免損壞ESL 117的一或複數個下層或改變ESL 117的下層的屬性。
接著，在第6圖中，在ESL 117上方形成介電材料119。介電材料119填充溝槽108，且可過填充溝槽108且覆蓋ESL 117的上表面。在一些實施例中，介電材料119為金屬氧化物，諸如Al2O3、HfO2、Y2O3、CeO2、TbOx、GdOx或La2O3，使用合適的沈積方法諸如ALD、CVD等。在沈積介電材料119之後，可選的退火製程可在約800℃與約1000℃之間的溫度下執行在約10秒與約1小時之間的持續時間。在一些實施例中，介電材料119由高K介電材料(例如，具有大於約7的介電常數K)形成。
在一些實施例中，藉由用摻雜劑摻雜ESL 117，介電材料119與ESL 117之間的蝕刻選擇性(計算為介電材料119的蝕刻速度與ESL 117的蝕刻速度之間的比率)改善(例如，增加)超過4倍、超過5倍或更多。
接著，在第7圖中，執行諸如CMP的平坦化製程以自鰭結構102的上表面移除部分介電材料119及部分ESL 117。平坦化製程亦可自鰭結構102的上表面移除部分覆蓋層113。接著，移除鰭結構102的最頂部的第一半導體層103G，以在介電材料119中形成凹槽120。可藉由蝕刻製程使用對第一半導體層103的材料(例如，矽鍺)具有選擇性的蝕刻劑移除最頂部的第一半導體層103G。凹槽120曝露鰭結構102的最頂部的第二介電層105F。
在第7圖中，設置在每一介電鰭116上的ESL 117及介電材料119形成介電結構118。如第7圖所說明，ESL 117具有U形截面，且覆蓋(例如，接觸)每一介電結構118中的介電材料119的側壁及底表面且沿其延伸。與(凹陷的)鰭結構102相比，介電結構118自基板101延伸得更遠。在本文的討論中，每一介電鰭116及相應的上覆介電結構118統稱為混合鰭112。
接著參看第8A圖及第8B圖，在第7圖的結構上方(例如，保形地)形成虛設閘極介電材料121'，且在虛設閘極介電材料121'上方形成虛設閘電極層123'。虛設閘電極層123'填充凹槽120，且覆蓋虛設閘極介電材料121'的上表面。
虛設閘極介電材料121'可為例如氧化矽、氮化矽及其多層等，且可沈積或熱生長。虛設閘電極層123'可沈積在虛設閘極介電材料121'上，然後諸如藉由CMP製程平坦化。虛設閘電極層123'可由例如多晶矽形成，但亦可使用其他材料。
接著，在第9A圖及第9B圖中，虛設閘極結構122形成在半導體鰭結構102及混合鰭112上方。在一些實施例中，每一虛設閘極結構122包括虛設閘極介電層121及虛設閘電極123。
為形成虛設閘極結構122，遮罩層沈積在虛設閘電極層123'上方。遮罩層可由例如氧化矽、氮化矽及其組合等形成。接著，使用可接受的微影技術及蝕刻技術圖案化遮罩層以形成遮罩126。在第9A圖的實例中，每一遮 罩126包括第一遮罩125(例如，氧化矽)及第二遮罩127(例如，矽氮化物)。然後藉由可接受的蝕刻技術將遮罩126的圖案轉移至虛設閘電極層123'及虛設閘極介電材料121'以分別形成虛設閘極結構122的虛設閘電極123及虛設閘極介電層121。虛設閘電極123及虛設閘極介電層121在待形成的GAA FET裝置的相應通道區上方(例如，正上方)。虛設閘電極123的長度方向亦可基本垂直於半導體鰭結構102的長度方向或混合鰭112的長度方向。注意，所說明的虛設閘極結構122的數量出於說明目的而非限制。
接著，在第10圖中，沿虛設閘極結構122的相對側壁形成閘極間隔物129。可藉由在第9A圖及第9B圖所說明的結構上保形地沈積閘極間隔物層來形成閘極間隔物129。閘極間隔物層可為氮化矽、碳氮化矽及其組合等。在一些實施例中，閘極間隔物層包括複數個子層。例如，可藉由熱氧化或沈積形成第一子層(有時稱為閘極密封間隔物層)，且可在第一子層上保形地沈積第二子層(有時稱為主閘極間隔物層)。藉由各向異性蝕刻閘極間隔物層來形成閘極間隔物129。各向異性蝕刻可移除閘極間隔物層的水平部分(例如，在混合鰭112及遮罩126上方)，而保留閘極間隔物層的垂直部分(例如，沿著虛設閘電極123的側壁及虛設閘極介電層121的側壁)，從而形成閘極間隔物129。
接著，執行各向異性蝕刻製程以移除設置在閘極間 隔物129的外側壁129S之外(例如，超出)的部分介電結構118及部分GAA結構104(例如，103及105)。可使用虛設閘極結構122及閘極間隔物129作為蝕刻遮罩來執行各向異性蝕刻製程。在一些實施例中，在各向異性蝕刻之後，由於各向異性蝕刻，每一閘極間隔物129的外側壁129S與第二半導體層105的相應側壁105S對準。
在一些實施例中，各向異性蝕刻製程為使用對GAA結構104的材料具有選擇性(例如，具有更高蝕刻速度)的蝕刻劑的乾式蝕刻製程(例如，電漿蝕刻製程)。在實例實施例中，乾式蝕刻製程具有介電結構118的平均蝕刻速度E1及GAA結構104(例如，半導體材料)的平均蝕刻速度E2(E2>E1)，且E1與E2之比可選擇為E1/E2=H1/H2，其中H1為介電結構118的高度，且H2為第10圖中GAA結構104的高度。根據上述比例關係，當移除(例如，閘極間隔物129的外側壁之外的)介電結構118以曝露下層介電鰭116時，同時移除(例如，閘極間隔物129的外側壁之外的)GAA結構104以曝露下伏半導體鰭106。
接著，在第11圖中，使用對第一半導體材料具有選擇性的蝕刻劑執行橫向蝕刻製程以使第一半導體材料的曝露部分凹陷。在第11圖的實例中，覆蓋層113及第一半導體層103均由第一半導體材料(例如SiGe)形成，因此橫向蝕刻使覆蓋層113及第一半導體層103凹陷。在橫向蝕刻製程之後，第一半導體材料自閘極間隔物129的外 側壁129S及第二半導體層105的側壁105S凹陷。例如，第11圖說明第二半導體層105的側壁105S與凹陷的第一半導體層103的側壁之間的偏置R。
接著，在第12圖中，形成介電材料131以填充藉由上文參看第11圖討論的第一半導體材料的移除(例如，凹陷)留下的空間。介電材料131可為例如，SiO2、SiN、SiCN或SiOCN，且可藉由合適的沈積方法諸如ALD形成。在沈積介電材料131之後，可執行各向異性蝕刻製程以修整沈積的介電材料131，使得僅留下沈積介電材料131的填充由移除第一半導體材料留下的空間的部分。在修整製程之後，沈積的介電材料131的剩餘部分形成內部間隔物131。內部間隔物131用於將金屬閘極與在後續處理中形成的源極/汲極區隔離。在第12圖的實例中，內部間隔物131的前側壁與閘極間隔物129的外側壁129S對準。
接著，在第13圖中，在半導體鰭106上方形成源極/汲極區133。在本文的討論中，源極/汲極區可指代源極或汲極，單獨地或共同地取決於上下文。藉由使用諸如金屬有機CVD(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)等或其組合在半導體鰭106上磊晶生長材料來形成源極/汲極區133。
如第13圖所說明，磊晶源極/汲極區133填充相鄰介電鰭116之間的空間。磊晶源極/汲極區133可具有自介電鰭116的表面凸起的表面且可具有刻面。相鄰半導體鰭106上方的源極/汲極區133可合併以形成連續的磊晶源極/汲極區133。在一些實施例中，相鄰半導體鰭106上方的源極/汲極區133不合併在一起且保持分離的源極/汲極區133，如第13圖所說明。源極/汲極區133的材料可根據待形成的裝置類型進行調整。在一些實施例中，所得GAA FET為n型FinFET，且源極/汲極區133包含碳化矽(SiC)、矽磷(SiP)、摻磷碳矽(SiCP)等。在一些實施例中，所得GAA FET為p型FinFET，且源極/汲極區133包含SiGe及諸如硼或銦的p型雜質。
磊晶源極/汲極區133可佈植摻雜劑，然後進行退火製程。佈植製程可包括以下步驟：形成及圖案化諸如光阻劑的遮罩以覆蓋GAA FET裝置的免受佈植製程影響的區域。源極/汲極區133的雜質(例如，摻雜劑)濃度可在約1E19 cm-3至約1E21 cm-3的範圍內。可在P型電晶體的源極/汲極區133中佈植諸如硼或銦的P型雜質。可在N型電晶體的源極/汲極區133中佈植諸如磷或砷化物的N型雜質。在一些實施例中，磊晶源極/汲極區可在生長期間原位摻雜。
接著，在第14圖中，在第13圖所說明的結構上方形成接觸蝕刻終止層(contact etch stop layer，CESL)135，且在CESL 135上方形成層間介電 (interlayer dielectric，ILD)層137。CESL 135用作隨後蝕刻製程中的蝕刻終止層，且可包含合適的材料，諸如氧化矽、氮化矽、氮氧化矽或其組合等，且可藉由合適的形成方法諸如CVD、PVD或其組合等來形成。
ILD層137形成在CESL 135上方及虛設閘極結構122周圍。在一些實施例中，ILD層137由介電材料形成，諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等，且可藉由任何合適的方法沈積，諸如CVD、PECVD或FCVD。在一些實施例中，介電層138形成在ILD層137上方。介電層138可包含具有比ILD層137低的蝕刻速度的介電材料(例如，SiN)以保護ILD層137免受後續蝕刻處理影響。介電層138可藉由在ILD層137上沈積介電材料(例如，SiN)形成，或可藉由將ILD層137的上層替換或轉化為介電層138來形成。在一些實施例中，省略介電層138。
接著，可執行平坦化製程，諸如CMP製程，以移除遮罩126(參見第13圖)且移除設置在虛設閘電極123上方的部分CESL 135。在平坦化製程之後，介電層138的頂表面(或ILD層137的頂表面，若省略介電層138)與虛設閘電極123的頂表面齊平。
接著，移除虛設閘極結構122，形成奈米結構(例如，奈米片或奈米線)，且藉由執行替換閘極製程在奈米結構周圍形成替換閘極結構(例如，金屬閘極結構)。介電結 構118用於形成自對準替換閘極結構。細節在下文討論。
接著參看第15圖，移除虛設閘極結構122的虛設閘電極123，以形成凹槽128(亦稱為閘極溝槽128)，其中每一凹槽128沿著相應虛設閘極結構122的側壁設置在相對閘極間隔物129之間。注意，為便於討論，第15圖、第16圖、第17A圖及第19B圖說明當自凹槽128內部觀察時的GAA FET裝置100的部分，例如移除前側閘極間隔物129之一。
如第15圖所說明，在移除虛設閘電極123之後，曝露虛設閘極介電層121。虛設閘極介電層121沿鰭結構102的上表面延伸，且沿介電結構118的側壁及上表面延伸。接著，在凹槽128中形成圖案化遮罩層140。可藉由在凹槽128中沈積介電材料(例如，SiN)及用圖案化光阻劑層139對沈積的介電材料進行圖案化來形成圖案化遮罩層140。在形成圖案化遮罩層140之後，例如藉由灰化製程移除圖案化光阻劑層139。在第15圖的實例中，圖案化遮罩層140覆蓋左側的介電結構118，且曝露右側的介電結構118。換言之，圖案化遮罩層140中具有開口，且第15圖右側的介電結構118位於圖案化遮罩層140中的開口下方。
接著，在第16圖中，執行第一蝕刻製程以凹陷(例如，蝕刻)(例如，在第16圖右側的)曝露的介電結構118。在一些實施例中，第一蝕刻製程為使用包含BCl3、Cl2、SiF4、CF4、C4F6、C4F8或其組合的反應氣體的電漿製 程(例如，電漿乾式蝕刻製程)。在一些實施例中，選擇反應氣體以對介電材料119(例如，金屬氧化物)具有高蝕刻速度。第一蝕刻製程移除曝露的介電結構118上的虛設閘極介電層121，且移除曝露的介電結構118的上部分。注意，由於摻雜的ESL 117具有比介電材料119慢得多的蝕刻速度，在第一蝕刻製程之後，至少保留ESL 117的底部分(例如，ESL 117的沿介電材料119的底表面延伸的部分)。此外，亦可保留曝露的介電結構118的介電材料119的底部分，在此情況下，ESL 117的剩餘部分亦沿介電材料119的剩餘底部分的側壁延伸以形成U-ESL 117的U形截面，如第16圖所說明。注意，第16圖左側的介電結構118藉由圖案化遮罩層140免受第一蝕刻製程的影響，因此具有比第16圖右側的介電結構118的剩餘部分更大的高度。
接著，在第17A圖中，執行第二蝕刻製程，諸如濕蝕刻製程，以選擇性地移除圖案化遮罩層140及虛設閘極介電層121的剩餘部分。在第17A圖的實例中，在第二蝕刻製程之後，左側的介電結構118及右側的介電結構118的剩餘部分保留在(例如，覆蓋)各自的下伏的介電鰭116上。在第17A圖的實例中，第二蝕刻製程亦移除閘極間隔物129的頂部分。
若沒有第5圖所說明的佈植製程150，(未摻雜的)ESL 117可能無法實現摻雜的ESL 117的高蝕刻選擇性。因此，第一蝕刻製程可完全移除曝露的介電結構118，且 可進一步蝕刻穿過覆蓋層113進入GAA結構104，從而損壞GAA結構104。由於GAA結構104用於形成GAA FET裝置100的通道區(例如，奈米片或奈米線)，可能會發生設備故障。因此，藉由摻雜ESL 117，避免由於蝕穿(例如，完全移除)曝露的介電結構118而導致的裝置故障，且提高生產良率。
第17B圖說明第17A圖的GAA FET裝置100沿第17A圖中的截面A-A的剖面圖。如第17B圖所說明，在第二蝕刻製程之後，曝露覆蓋層113的上表面。
接著，在第18圖中，移除第一半導體層103及覆蓋層113以釋放第二半導體層105，使得第二半導體層105的部分(例如，閘極間隔物129之間及凹槽128下方的部分)懸置。為便於本文中的討論，將第二半導體層105的位於閘極間隔物129之間及凹槽128下方的部分亦稱為第二半導體層105的中心部分，應理解，第二半導體層105的中心部分可或可不在第二半導體層105的物理中心位置。在移除第一半導體層103及覆蓋層113之後，第二半導體層105的中心部分形成複數個奈米結構110。取決於奈米結構110的尺寸及/或深寬比，奈米結構110亦可稱為奈米片或奈米線。奈米結構110形成GAA FET裝置100的通道區。
由於第一半導體層103及覆蓋層113由第一半導體材料(例如，SiGe)形成，因此可執行對第一半導體材料具有選擇性的選擇性蝕刻製程，諸如乾式蝕刻或濕式蝕刻， 以形成奈米結構110。移除第一半導體材料的選擇性蝕刻製程亦可輕微地蝕刻第二半導體層105，此舉可使第二半導體層105的側壁在每一側(例如，第18圖中的左側及右側)凹陷例如約0.5nm，增加奈米結構110與介電鰭116之間的距離D。
注意，奈米結構110為可觀察到的，在相鄰奈米結構110之間及介電鰭116與奈米結構110之間具有空白空間134。第二半導體層105的其他部分(可稱為端部分)，例如閘極間隔物129下方的部分及閘極間隔物129的外側壁之外的部分未藉由上述選擇性蝕刻製程釋放。相反，第二半導體層105的端部分由內部間隔物131包圍，如下參看第20B圖所描述。
在一些實施例中，例如使用混合鰭修整製程來增加奈米結構110與介電鰭116之間的距離D可減小介電鰭116的寬度及介電結構118的寬度。增加的距離D使得更容易用導電材料填充空白空間134以形成GAA FET裝置100的閘電極，且降低閘電極的電阻。
接著參看第19A圖及第19B圖，在奈米結構110的表面上方形成介面層142(第19A圖中未展示但在第19B圖中展示)。介面層142為介電層，諸如氧化物，且可藉由熱氧化製程或沈積製程形成。在所說明的實施例中，執行熱氧化製程以將奈米結構110的外部分轉化為氧化物以形成介面層142，因此，介面層142不形成在介電鰭116或介電結構118上方。
在形成介面層142之後，在奈米結構110周圍、介電鰭116上及介電結構118上形成閘極介電層141。閘極介電層141亦可形成在STI區111的上表面上，如第19A圖及第19B圖所說明。在一些實施例中，閘極介電層141包括高k介電材料(例如，具有大於約7.0的K值)，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合的金屬氧化物或矽酸鹽。例如，閘極介電層141可包含HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3或其組合。閘極介電層141的形成方法可包括分子束沈積(molecular beam deposition，MBD)、ALD、PECVD等。
在第19A圖及第19B圖的實例中，奈米結構110周圍的閘極介電層141的部分不合併，因此，隨後形成的閘電極143填充例如垂直相鄰的奈米結構110之間的間隙。在一些實施例中，形成在奈米結構110周圍的閘極介電層141的部分與相鄰的閘極介電層141合併。因此，閘極介電層141完全填充垂直相鄰的奈米結構110之間的間隙及最底部的奈米結構110與下伏半導體鰭106之間的間隙。在一些實施例中，合併的閘極介電層141可防止在隨後的蝕刻製程中過蝕刻閘電極143。
接著，形成導電材料(亦可稱為填充金屬)以填充空白空間134，以形成閘電極143。閘電極143可由諸如Cu、Al、W等或其組合或多層的含金屬材料製成，且可藉由例如電鍍、化學鍍或其他合適的方法形成。在形成閘電 極143之後，可執行諸如CMP的平坦化製程以平坦化閘電極143的上表面。
雖然未說明，但可在形成導電材料之前在閘極介電層141上方及奈米結構110周圍形成阻障層及功函數層。阻障層可包含導電材料，諸如氮化鈦，雖然可交替地使用其他材料，諸如氮化鉭、鈦、鉭等。可使用諸如PECVD的CVD製程形成阻障層。然而，可交替地使用諸如濺射、金屬有機化學氣相沈積(metal organic chemical vapor deposition，MOCVD)或ALD的其他替換製程。在一些實施例中，在形成阻障層之後，在阻障層上方形成功函數層。
N型功函數層或P型功函數層可形成在阻障層上方及奈米結構110周圍。可包括在P型裝置的閘極結構中的例示性P型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的P型功函數材料或其組合。可包括在N型裝置的閘極結構中的例示性N型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或其組合。功函數值與功函數層的材料組成相關聯，因此，選擇功函數層的材料以調整其功函數值，從而在待形成的裝置中實現目標臨限電壓Vt。可藉由CVD、物理氣相沈積(physical vapor deposition，PVD)及/或其他合適的製程來沈積功函數層。
接著，在第20A圖中，閘電極143經凹陷在左側 的介電結構118的上表面(例如，介電材料119的上表面)下方。可執行對閘電極143的材料(例如，金屬)有選擇性的蝕刻製程，以移除閘電極143的頂層，而基本上不侵蝕介電材料119。在第20A圖的實例中，在凹陷閘電極143之後，左側的介電結構118將閘電極143分成兩個獨立的部分，因此，以自對準的方式形成兩個獨立的閘極結構145(例如，145A及145B)，其中每一閘極結構145包括閘極介電層141、阻障層、至少一個功函數層及閘電極143。
與參考切割金屬閘極(cut metal gate，CMG)製程相比，本文揭示的自對準金屬閘極形成方法提供優勢，其中藉由在閘電極143中形成開口且用介電材料填充開口，將閘電極143切割成獨立的金屬閘極。對於高級處理節點，由於開口的高深寬比，參考CMG製程可能難以填充開口。填充不良的開口可能導致閘極結構之間的電短路且可能導致裝置故障。當前揭示內容允許以自對準方式容易地分離金屬閘極，從而防止裝置故障且提高生產良率。
在形成閘極結構145A及145B之後，在閘電極143上方形成(例如，選擇性地形成)蝕刻終止層147。在一些實施例中，蝕刻終止層147為無氟鎢(fluorine-free tungsten，FFW)層。蝕刻終止層147(例如，鎢)可作為後續蝕刻製程中的蝕刻終止層，此外，可有助於降低閘極結構145及/或隨後形成的閘極接觸插塞的電阻。在形成蝕刻終止層147之後，在蝕刻終止層147上方形成介電層149。在一些實施例中，執行平坦化製程以平坦化介電層 149的上表面。
第20B圖說明第20A圖的GAA FET裝置100的剖面圖，但沿第19B圖中的截面B-B。截面B-B在閘極間隔物129內垂直切割。注意，在第20B圖的剖面圖中，設置在閘極間隔物129下方(例如，正下方)的第二半導體層105的部分由內部間隔物131包圍。相反，在第20A圖中，在閘電極143下方(例如，在一對閘極間隔物129之間的)第二半導體層105的中心部分(奈米結構110)由閘極介電層141及介面層142包圍。奈米結構110亦至少部分地由閘電極143包圍。在第20A圖的實施例中，奈米結構110由閘電極143完全包圍(例如，在完整圓中)。
此外，第20B圖中的介電結構118具有基本相同的高度，因為介電結構118的這些部分未經受第16圖的第一蝕刻製程。相反，第20A圖中的介電結構118具有不同的高度，如上所述。此外，在第20B圖中，虛設閘極介電層121沿鰭結構102的上表面、沿介電結構118的側壁及上表面延伸。在第20A圖中，由於在第17A圖中執行的第二蝕刻製程，未說明虛設閘極介電層121。
注意，第20B圖展示閘電極143在閘極間隔物129上方的一部分。回想一下，第17A圖中的第二蝕刻製程移除閘極間隔物129的上部分。因此，用於形成閘電極的填充金屬143可填充由移除的閘極間隔物129的上部分留下的空間。
在一些實施例中，介電鰭116超出閘極結構145的邊界(例如，在閘極間隔物129正下方或在源極/汲極區133下方)的寬度為T2(參見第20B圖)，大於閘電極143下方(例如，正下方)的介電鰭116的寬度T1(參見第20A圖)。在一些實施例中，T2與T1之間的差異在約2nm與約20nm之間。在一些實施例中，T2與T1之間的差異由執行的混合鰭修整製程造成。
源極/汲極區133下方的介電鰭116的較大寬度T2允許用於形成源極/汲極觸點的微影技術及蝕刻製程的較大誤差容限(或較不嚴格的要求)。例如，若源極/汲極觸點由於形成接觸開口的微影技術及蝕刻製程中的不準確性而偏移(例如，向左側或向右側)，則介電鰭116的較大寬度T2可容許在兩個相鄰的源極/汲極區133之間發生電短路之前的大量偏移。再如，考慮源極/汲極區133在不同區域(例如，N型裝置區及P型裝置區)的摻雜(例如，佈植製程)用於不同類型(例如N型或P型)的電晶體，其中圖案化遮罩可用於覆蓋一個區域中的源極/汲極區133，同時曝露另一區域以進行摻雜。較大寬度T2允許遮罩層的邊界有較大的誤差限度，該邊界可在介電鰭116的頂表面上。此外，介電鰭116的較大寬度T2減少或防止相鄰源極/汲極區的橋接。此外，介電鰭116的較大寬度T2改善所形成的裝置的(例如，源極/汲極觸點至源極/汲極區的)時間相依介電崩潰(time dependent dielectric breakdown，TDDB)性能。同時，閘電極143下方的介電鰭116的較 小寬度T1(參見第20A圖)允許填充金屬容易地填充空白空間134，從而提高生產良率且降低形成的閘極結構的電阻。
可執行附加處理以形成GAA FET裝置100。例如，可形成閘極觸點及源極/汲極觸點。互連結構可形成在閘極觸點及源極/汲極觸點上方以互連形成功能電路的各種組件。此處不討論細節。
第21A圖及第21B圖說明根據一些實施例的形成GAA FET裝置的方法1000的流程圖。應理解，第21A圖及第21B圖所展示的實施例方法僅為許多可能的實施例方法的實例。一般技藝人士會認識到許多變化、替換及修改。例如，可添加、移除、替換、重新排列及重複如第21A圖及第21B圖所說明的各種步驟。
參看第21A圖及第21B圖，在區塊1010，在基板上方形成半導體鰭結構，其中每一半導體鰭結構包含半導體鰭上方的層堆疊，其中層堆疊包含交替的第一半導體材料層及第二半導體材料層。在區塊1020，在半導體鰭結構的側壁及上表面上方形成覆蓋層。在區塊1030，在隔離區上方形成混合鰭，其中隔離區在半導體鰭結構的相對側上，其中形成混合鰭之步驟包含以下步驟：在隔離區上方形成介電鰭；及在介電鰭上方形成介電結構，包含以下步驟：在介電鰭上方形成蝕刻終止層(etch stop layer，ESL)；用摻雜劑摻雜ESL；及在摻雜的ESL上形成第一介電材料。在區塊1040，在半導體鰭結構上方及混合鰭上 方形成虛設閘極結構。在區塊1050，沿虛設閘極結構的側壁形成閘極間隔物。在區塊1060，執行各向異性蝕刻製程以移除設置在閘極間隔物的外側壁之外的層堆疊的第一部分及介電結構的第一部分，其中在各向異性蝕刻製程之後保留介電鰭。在區塊1070，在執行各向異性蝕刻製程之後，虛設閘極結構由替換閘極結構替換。
實施例可實現優點。例如，由於增加介電材料119與ESL 117之間的蝕刻選擇性的摻雜製程，在執行第一蝕刻製程以使介電結構118凹陷之後至少保留ESL 117的底部分。ESL 117的剩餘底部分保護下伏的介電鰭116及GAA結構104免受第一蝕刻製程的影響，從而減少裝置故障且提高生產良率。介電鰭116在源極/汲極區133下方具有較大寬度T2，且在閘電極143下方具有較小寬度T1。較大寬度T2為微影技術及蝕刻製程提供較高的誤差容限以形成接觸開口且有助於降低相鄰源極/汲極區133之間的電短路。較小寬度T1使得填充金屬更容易填充閘極間隔物129之間的凹槽以形成閘電極143，從而提高生產良率且降低閘電極的電阻。此外，介電鰭116改善所形成的裝置的時間相依介電崩潰(time dependent dielectric breakdown，TDDB)性能。此外，不同金屬閘極(例如，145A、145B、145C)的分離由介電結構118以自對準方式實現。
根據實施例，一種形成半導體裝置的方法包括以下步驟：在基板上方形成半導體鰭結構，其中每一半導體鰭 結構包含位於半導體鰭上方的層堆疊，其中層堆疊包含交替的第一半導體材料層及第二半導體材料層；在半導體鰭結構的側壁及上表面上方形成覆蓋層；在隔離區上方形成混合鰭，其中隔離區位於半導體鰭結構的相對側，其中形成混合鰭之步驟包含以下步驟：在隔離區上方形成介電鰭；及在介電鰭上方形成介電結構。在介電鰭上方形成介電結構包含以下步驟：在介電鰭上方形成蝕刻終止層(etch stop layer，ESL)；用摻雜劑摻雜ESL；及在經摻雜的ESL上形成第一介電材料。方法更包含在半導體鰭結構上方及混合鰭上方形成虛設閘極結構；沿虛設閘極結構的側壁形成閘極間隔物；執行各向異性蝕刻製程，以移除設置在閘極間隔物的外側壁之外的層堆疊的第一部分及介電結構的第一部分，其中在各向異性蝕刻製程之後保留介電鰭；及在進行各向異性蝕刻製程後，將虛設閘極結構替換為替換閘極結構。在一些實施例中，替換虛設閘極結構之步驟包含以下步驟：在介電鰭上方及虛設閘極結構周圍形成層間介電(interlayer dielectric，ILD)層；移除虛設閘極結構的閘電極以在閘極間隔物之間形成開口，其中層堆疊的第二部分及介電結構的第二部分設置在開口下方的閘極間隔物之間；降低介電結構中的第一介電結構的第一高度，同時保持介電結構中的第二介電結構的第二高度不變；及在降低第一高度之後，選擇性地移除層堆疊的第二部分的第一半導體材料，其中在選擇性移除之後，層堆疊的第二部分的第二半導體材料形成奈米結構，其中與遠離基板 的奈米結構的上表面相比，第二介電結構自該基板延伸得更遠。在一些實施例中，該方法進一步包含以下步驟：在選擇性移除第一半導體材料之後，用導電材料填充開口；及使導電材料的上表面凹陷遠離基板的第二介電結構的上表面下方。在一些實施例中，該方法進一步包含以下步驟：在填充開口之前，在奈米結構周圍形成閘極介電材料。在一些實施例中，該方法進一步包含以下步驟：在凹陷之後，在導電材料上選擇性地形成鎢層。在一些實施例中，該方法進一步包含以下步驟：在選擇性地移除第一半導體材料之後且在填充開口之前，減小設置在閘極間隔物之間的介電鰭的第一部分的第一寬度，同時保持設置在閘極間隔物下方的介電鰭的第二部分的第二寬度不變。在一些實施例中，覆蓋層及第一半導體材料包含相同的材料。在一些實施例中，該方法進一步包含以下步驟：在執行各向異性蝕刻製程之後且在形成ILD層之前，在半導體鰭上方形成源極/汲極區。在一些實施例中，該方法進一步包含以下步驟：在進行各向異性蝕刻製程之後且在形成源極/汲極區之前，將設置在閘極間隔物下方的部分第一半導體材料替換為內部間隔物，其中內部間隔物由第二介電材料形成。在一些實施例中，摻雜ESL之步驟包含以下步驟：執行佈植製程以將摻雜劑佈植至ESL中。在一些實施例中，第一介電材料為金屬氧化物，其中ESL由第二介電材料形成，且ESL的摻雜劑為B、As、Ge、C、Si、Ar或Xe。在一些實施例中，降低第一介電結構的第一高度之步驟包含以下步驟： 使用蝕刻劑執行電漿蝕刻製程，其中摻雜ESL降低蝕刻劑的ESL蝕刻速度。
根據實施例，一種形成半導體裝置的方法包括以下步驟：形成自形成在基板上的隔離區之間突出的半導體鰭結構，其中每一半導體鰭結構包含鰭及位於鰭上方的層堆疊，其中層堆疊包含與第二半導體材料層交錯的第一半導體材料層；在半導體鰭結構之間的溝槽中的隔離區上方形成介電鰭，其中與介電鰭相比，半導體鰭結構自基板延伸得更遠；及在介電鰭上方形成介電結構。在介電鰭上方形成介電結構包含以下步驟：在介電鰭上方的溝槽中沈積蝕刻終止層(etch stop layer，ESL)；將摻雜劑佈植至ESL中；及在經摻雜劑佈植的ESL上方的溝槽中形成金屬氧化物。方法更包含在半導體鰭結構及介電結構上方形成虛設閘極結構；在虛設閘極結構周圍形成層間介電(interlayer dielectric，ILD)層；移除虛設閘極結構的虛設閘電極以在ILD中形成開口，其中介電結構中的第一介電結構位於開口下方；執行第一蝕刻製程以降低第一介電結構的第一高度；及在執行第一蝕刻製程之後，選擇性地移除位於開口下方的第一半導體材料，其中位於開口下方的第二半導體材料形成半導體元件的複數個通道區。在一些實施例中，該方法進一步包含以下步驟：在該些通道區周圍形成閘極介電材料；及在形成閘極介電材料之後，在該些通道區周圍形成導電材料。在一些實施例中，在執行第一蝕刻製程之後，位於第一介電結構的金屬氧化物下 方的摻雜劑佈植的ESL保留在相應介電鰭上方。在一些實施例中，該方法進一步包含以下步驟：在移除虛設閘電極之後且在執行第一蝕刻製程之前：在開口中形成圖案化遮罩層，其中圖案化遮罩層曝露第一介電結構，其中執行第一蝕刻製程移除第一介電結構的上部分。在一些實施例中，該方法進一步包含以下步驟：在執行第一蝕刻製程之後且在選擇性移除之前，執行第二蝕刻製程，以移除圖案化遮罩層及虛設閘極結構的虛設閘極介電層。在一些實施例中，該方法進一步包含以下步驟：在形成虛設閘極結構之後且在形成ILD之前：移除設置在虛設閘極結構的側壁之外的部分層堆疊；及在虛設閘極結構的相對側上的半導體鰭上方形成源極/汲極區。
根據實施例，一種半導體裝置包括：在基板上方突出的半導體鰭；位於半導體鰭的相對側的第一隔離區及第二隔離區；位於半導體鰭上方且與半導體鰭垂直對準的奈米結構；位於奈米結構兩端的源極/汲極區；位於第一隔離區上的介電鰭；位於介電鰭上的介電結構，其中介電結構包含金屬氧化物及圍繞金屬氧化物的側壁及底表面的蝕刻終止層；及位於奈米結構周圍的閘電極。在一些實施例中，蝕刻終止層具有摻雜劑，其中摻雜劑的濃度低於約20原子百分比(原子%)。
上文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可容易地將本揭示內容用作設計或 修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可進行各種改變、替代及變更。
100:閘極全環場效電晶體裝置 105:第二半導體層 106:半導體鰭 110:奈米結構 111:隔離區/STI區 114,115:介電層 116:介電鰭 117,147:蝕刻終止層(ESL) 118:介電結構 119:介電材料 141:閘極介電層 143:閘電極 145,145A,145B:閘極結構 149:介電層 T 1:寬度

Claims (10)

  1. 一種形成半導體裝置的方法，包含以下步驟： 在一基板上方形成複數個半導體鰭結構，其中各該半導體鰭結構包含位於一半導體鰭上方的一層堆疊，其中該層堆疊包含交替的一第一半導體材料層及一第二半導體材料層； 在該些半導體鰭結構的複數個側壁及複數個上表面上形成一覆蓋層； 在複數個隔離區上方形成複數個混合鰭，其中該些隔離區位於該些半導體鰭結構的相對側，其中形成該些混合鰭之步驟包含以下步驟： 在該些隔離區上方形成複數個介電鰭；及 在該些介電鰭上方形成複數個介電結構，包含以下步驟： 在該些介電鰭上方形成一蝕刻終止層； 用一摻雜劑摻雜該蝕刻終止層，其中該蝕刻終止層的摻雜劑濃度在0原子%與20原子%之間；及 在經摻雜的該蝕刻終止層上方形成一第一介電材料； 在該些半導體鰭結構上方及該些混合鰭上方形成一虛設閘極結構； 沿該虛設閘極結構的複數個側壁形成複數個閘極間隔物； 執行一各向異性蝕刻製程，以移除設置在該些閘極間隔物的複數個外側壁之外的該些層堆疊的複數個第一部分及該些介電結構的複數個第一部分，其中該些介電鰭在該各向異性蝕刻製程之後保留；及 在執行該各向異性蝕刻製程之後，用一替換閘極結構替換該虛設閘極結構。
  2. 如請求項1所述之方法，其中在替換該虛設閘極結構之步驟包含以下步驟： 在該些介電鰭上方及該虛設閘極結構周圍形成一層間介電層； 移除該虛設閘極結構的一閘電極以在該些閘極間隔物之間形成一開口，其中該些層堆疊的複數個第二部分及該些介電結構的複數個第二部分在該開口下方設置在該些閘極間隔物之間； 降低該些介電結構的一第一介電結構的一第一高度，同時保持該些介電結構的一第二介電結構的一第二高度不變；及 在降低該第一高度之後，選擇性地移除該些層堆疊的該些第二部分的該第一半導體材料，其中在該選擇性移除之後，該些層堆疊的該些第二部分的該第二半導體材料形成複數個奈米結構，其中與遠離該基板的該些奈米結構的一上表面相比，該第二介電結構自該基板延伸得更遠。
  3. 如請求項2所述之方法，其中在選擇性地移除該第一半導體材料之後，進一步包含以下步驟： 用一導電材料填充該開口；及 使該導電材料的一上表面凹陷遠離該基板的該第二介電結構的一上表面下方。
  4. 如請求項3所述之方法，進一步包含以下步驟：在填充該開口之前在該些奈米結構周圍形成一閘極介電材料。
  5. 如請求項3所述之方法，進一步包含以下步驟：在該凹陷之後在該導電材料上選擇性地形成一鎢層。
  6. 如請求項3所述之方法，進一步包含以下步驟：在選擇性地移除該第一半導體材料之後且在填充該開口之前，減小設置在該些閘極間隔物之間的該些介電鰭的複數個第一部分的複數個第一寬度，同時保持設置在該些閘極間隔物下方的該些介電鰭的複數個第二部分的複數個第二寬度不變。
  7. 如請求項1所述之方法，其中摻雜該蝕刻終止層之步驟包含以下步驟：執行一佈植製程以將該摻雜劑佈植至該蝕刻終止層中。
  8. 如請求項7所述之方法，其中該第一介電材料為一金屬氧化物，其中該蝕刻終止層由一第二介電材料製成，且該蝕刻終止層的該摻雜劑為B、As、Ge、C、Si、Ar或Xe。
  9. 一種形成半導體裝置的方法，包含以下步驟： 形成自形成在一基板上的複數個隔離區之間突出的複數個半導體鰭結構，其中每一半導體鰭結構包含一鰭及位於該鰭上方的一層堆疊，其中該層堆疊包含與一第二半導體材料層交錯的一第一半導體材料層； 在該些半導體鰭結構之間的複數個溝槽中的該些隔離區上方形成複數個介電鰭，其中與該些介電鰭相比，該些半導體鰭結構自該基板延伸得更遠； 在該些介電鰭上方形成複數個介電結構，包含以下步驟： 在該些介電鰭上方的該些溝槽中沈積一蝕刻終止層； 將一摻雜劑佈植至該蝕刻終止層中，其中該蝕刻終止層的摻雜劑濃度在0原子%與20原子%之間；及 在經該摻雜劑佈植的該蝕刻終止層上方的該些溝槽中形成一金屬氧化物； 在該些半導體鰭結構及該些介電結構上方形成一虛設閘極結構； 在該虛設閘極結構周圍形成一層間介電層； 移除該虛設閘極結構的一虛設閘電極以在該層間介電中形成一開口，其中該些介電結構的一第一介電結構位於該開口下方； 執行一第一蝕刻製程以降低該第一介電結構的一第一高度；及 在執行該第一蝕刻製程之後，選擇性地移除位於該開口下方的該第一半導體材料，其中位於該開口下方的該第二半導體材料形成該些半導體裝置的複數通道區。
  10. 一種半導體裝置，包含： 一半導體鰭，突出於一基板； 一第一隔離區及一第二隔離區，位於該半導體鰭的複數個相對側； 複數個奈米結構，位於該半導體鰭上方且與該半導體鰭上垂直對準； 複數個源極/汲極區，位於該些奈米結構的複數個相對端； 一介電鰭，位於該第一隔離區上； 一介電結構，位於該介電鰭上，其中該介電結構包含一金屬氧化物及圍繞該金屬氧化物的複數個側壁及一底表面的經摻雜之一蝕刻終止層，其中該蝕刻終止層的摻雜劑濃度在0原子%與20原子%之間；及 一閘電極，位於該些奈米結構周圍。
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