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TWI648857B - 半導體元件及其製作方法 - Google Patents

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TWI648857B
TWI648857B TW104114550A TW104114550A TWI648857B TW I648857 B TWI648857 B TW I648857B TW 104114550 A TW104114550 A TW 104114550A TW 104114550 A TW104114550 A TW 104114550A TW I648857 B TWI648857 B TW I648857B
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fin
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劉恩銓
童宇誠
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聯華電子股份有限公司
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Abstract

一種半導體元件及其形成方法，該半導體元件包含一基底以及複數個鰭狀結構。該基底具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，該第一區域，該第二區域及該第三區域分別具有一第一平面、一第二平面及一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三平面。該些鰭狀結構是設置於該鰭狀場效電晶體區域的一平面上。

Description

半導體元件及其製作方法
本發明是關於一種半導體元件及其形成方法，尤指一種利用多次鰭狀結構切割(fin-cut)製程以形成具有不同水平高度之平面的半導體元件及其形成方法。
隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。然而，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，平面式(planar)場效電晶體元件的發展已面臨製程上之極限。非平面(non-planar)式場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,FinFET)元件，具有立體結構可增加與閘極之間接觸面積，進而提升閘極對於通道區域的控制，儼然已取代平面式場效電晶體成為目前的主流發展趨勢。
現有鰭狀場效電晶體的製程是先將鰭狀結構形成於基底上，再將閘極形成於鰭狀結構上。鰭狀結構一般為蝕刻基底所形成的條狀鰭狀結構，但在尺寸微縮的要求下，各鰭狀結構寬度漸窄，而其之間的間距也漸縮小。因此，其製程也面臨許多限制與挑戰，例如現 有遮罩及微影蝕刻技術受限於微小尺寸的限制，無法準確定義鰭狀結構的位置而造成鰭狀結構倒塌，或是無法準確控制蝕刻時間而導致過度蝕刻等問題，連帶影響鰭狀結構的作用效能。
本發明之一目的在於提供一種半導體元件及其形成方法，其是進行多次鰭狀結構切割製程(fin-cut process)，形成具有不同深度之平面的半導體元件，以提升元件可靠度。
為達上述目的，本發明之一實施例提供一種半導體元件，其包含一基底以及複數個鰭狀結構。該基底具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，該第一區域，該第二區域及該第三區域分別具有一第一平面、一第二平面及一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三平面。該些鰭狀結構是設置於該鰭狀場效電晶體區域的一平面上，並且，該第三平面的長度至少大於該鰭狀結構的兩倍間距。
為達上述目的，本發明之另一實施例提供一種形成半導體元件的方法，其包含以下步驟。首先，提供一基底，該基底上具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，其中該第一區域、該第二區域及該第三區域分別具有一第一平面、一第二平面以及一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三平面。後續，形成複數個鰭狀結構，設置於該鰭狀場效電晶體區域的一平面上，並且，該第三平面的長度至少大於該鰭狀結構 的兩倍間距。
為達上述目的，本發明之另一實施例提供一種形成半導體元件的方法，其包含以下步驟。首先，提供一基底，該基底上具有一第一區域、一第二區域以及一第三區域，且該第三區域為該第一區域及該第二區域的重疊部分。接著，在該基底的一平面上形成複數個鰭狀結構。之後，形成一第一遮罩層，該第一遮罩層是平行於該鰭狀結構的一延伸方向，以覆蓋該第一區域內之各鰭狀結構。然後，移除該第一區域內之各鰭狀結構的一部分，以形成一第一平面。後續，形成一第二遮罩層，該第二遮罩層是垂直於該鰭狀結構的該延伸方向，以覆蓋該第二區域內之各鰭狀結構。並且移除該第二區域內之各鰭狀結構的一部分，以在該第二區域內形成一第二平面並且在該第三區域內形成一第三平面，該第三平面的長度至少大於該鰭狀結構的兩倍間距。
本發明的半導體元件及其形成方法，其是在形成鰭狀結構後依序進行兩次或兩次以上的鰭狀結構切割(fin-cut)製程，以在基底的不同區域上形成水平高度不同的盤狀平面。更具體而言，第一次鰭狀結構切割製程較佳是於基底的一區域內形成具有一高度的第一平面，而第二次鰭狀結構切割製程則是於基底的另一區域內形成具有另一高度的第二平面，並且再次將該區域內部分平面的高度降低，而形成具有最低高度的第三平面，藉此使基底可具有至少三種具不同水平高度的盤狀平面。透過本發明之方法，可在鰭狀結構切割製程中避免在基底上產生過多殘餘物，而對元件造成損害。
100‧‧‧基底
101‧‧‧第一區域
101a‧‧‧第一部分
101b‧‧‧第二部分
102、104、104a、104b、104c、106、106a、108‧‧‧平面
103‧‧‧第二區域
105‧‧‧第三區域
107‧‧‧區域
120‧‧‧鰭狀結構
121‧‧‧鰭狀結構
122‧‧‧淺溝渠
123、125‧‧‧凸塊
140‧‧‧圖案化遮罩
141‧‧‧氧化矽層
142‧‧‧氮化矽層
143‧‧‧氧化矽層
160‧‧‧有機介電層
200‧‧‧光阻層
300‧‧‧絕緣層
301、303、303a、303b、305、307、309‧‧‧淺溝絕緣
400‧‧‧光阻層
h1、h1a、h1b、h2、h3、h4‧‧‧深度
X、Y‧‧‧方向
第1圖至第7圖繪示本發明第一實施例中形成半導體元件之方法的步驟剖面示意圖。
第8圖繪示本發明第二實施例中形成半導體元件之方法的步驟剖面示意圖。
第9圖繪示本發明第三實施例中形成半導體元件之方法的步驟剖面示意圖。
第10圖繪示本發明第四實施例中形成半導體元件之方法的步驟剖面示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參照第1圖至第7圖，所繪示者為本發明第一實施例中形成半導體元件之方法的步驟示意圖，其中，第1圖、第2圖、第4圖及第6圖為半導體元件形成階段的上視圖，第3圖及第6圖則分別為第2圖及第5圖沿剖面線A-A’的剖面示意圖。首先，如第1圖所示，提供一基底100。基底100例如是一矽基底或一含矽基底等半導體基底。基底100的一平面102上形成有複數個鰭狀結構120。在塊狀矽製程(bulk silicon)基底的實施態樣中，鰭狀結構120的形成方式較佳是利用一側壁圖案轉移(sidewall image transfer,SIT)技術，包含透過一微影暨 蝕刻製程在基底100上形成複數個圖案化犧牲層(未繪示)，依序進行沉積及蝕刻製程，以於各該圖案化犧牲層的側壁形成一側壁子(未繪示)，後續，去除該圖案化犧牲層，並透過該側壁子的覆蓋再進行一蝕刻製程，使得該側壁子的圖案被轉移至單層或多層結構的一圖案化遮罩140，例如包含由一氧化矽(silicon oxide)層141、一氮化矽(silicon nitride)層142以及一氧化矽層143所組成的複合結構。之後，再經過一蝕刻製程，將圖案化遮罩140的圖案轉移至下方的基底100中，形成複數個如第3圖所示的淺溝渠(shallow trench)122，同時定義出各鰭狀結構120以及各鰭狀結構120間的平面102。需注意的是，此時鰭狀結構為具有封閉式矩形框架圖案的鰭狀結構120，如第1圖所示。
在另一實施態樣中，鰭狀結構101的形成方式也可選擇先形成一圖案化硬遮罩層(未繪示)於基底100上，再利用一磊晶製程於暴露於該圖案化遮罩層外的基底100上長出例如包含矽或矽鍺等的半導體層(未繪示)，以作為相對應的鰭狀結構(未繪示)。
接著，進行一第一鰭狀結構切割製程(fin cut process)，例如第1圖所示先於基底100上形成一圖案化遮罩，如具有至少一開口圖案的光阻層200，覆蓋大部分的鰭狀結構120，並使得位於基底100的第一區域101內的部分鰭狀結構120被暴露出。然後進行一第一蝕刻製程，例如是乾蝕刻、濕蝕刻或者是依序進行乾蝕刻及濕蝕刻，去除所有位在第一區域101內的部分鰭狀結構120以及部分位第一區域101內的基底100，以在第一區域101的基底100上形成一平面104，例如是如第3圖所示低於平面102且呈向下凹陷之盤狀的平面104。在一實施 例中，光阻層200的該開口圖案較佳是沿著平行於鰭狀結構120之延伸方向的一方向X延伸，並且該開口圖案較佳在方向Y上暴露出大於兩倍鰭狀結構間距(pitch)寬度的長度，使得至少一個以上具有封閉式矩形框架圖案的鰭狀結構120被切割成片段，形成如第2圖所示呈「U」字型或城垛型等的鰭狀結構，但不以此為限。在其他實施例中，也可選擇形成其他態樣的圖案化遮罩(未繪示)，例如是形成複數個沿X方向平行且間隔排列的光阻層(未繪示)，或者是形成具有沿著其他方向延伸之該開口圖案的光阻層(未繪示)，而將具有封閉式矩形框架圖案的鰭狀結構120被切割成其他態樣(未繪示)。
值得特別說明的是，為形成呈向下凹陷之盤狀的平面104，在進行該第一蝕刻製程之前，較佳可先在各鰭狀結構120間填充蝕刻率與鰭狀結構120相近的一犧牲材料，例如於基底100上全面形成一平坦化的有機介電層(organic dielectric layer,ODL)160，使得有機介電層160可完全覆蓋在具有封閉式矩形框架圖案的鰭狀結構120，並且填入其間的淺溝渠122。藉此，在進行該第一蝕刻製程，可同步等量地移除位在第一區域101內的部分鰭狀結構120、有機介電層160以及部分基底100，因而可在第一區域101內的基底100形成具有平滑表面的平面104，如第3圖所示。然而，本領域者應可輕易理解，在本發明的其他實施亦可選擇利用其他合適方法移除鰭狀結構120並形成此平滑表面。
而後在移除光阻層200與有機介電層160後，接著進行一第二鰭狀結構切割製程。如第4圖所示，形成部分覆蓋剩餘之鰭狀結構120的另一圖案化遮罩，例如是具有至少開口圖案的光阻層400，使得位於 基底100的第二區域103內的部分鰭狀結構120被暴露出。然後進行一第二蝕刻製程，例如是乾蝕刻、濕蝕刻或者是依序進行乾蝕刻及濕蝕刻，去除所有位在第二區域103內的部分鰭狀結構120以及部分位第二區域103內的基底100，以在第二區域103的基底100上形成另一平面106，例如是如第6圖所示低於平面102、104且呈向下凹陷之盤狀的平面106。在一實施例中，光阻層400的該開口圖案較佳是沿著垂直於鰭狀結構120之延伸方向的方向Y延伸，並且該開口圖案較佳在方向Y上暴露出大於兩倍鰭狀結構間距寬度的長度，使得剩餘的鰭狀結構120被切割成複數條彼此獨立且具條狀圖案的鰭狀結構121，如第5圖所示。然而，該圖案化遮罩並不限於前述，在其他實施例中，也可選擇形成其他態樣的圖案化遮罩(未繪示)，例如是形成複數個沿Y方向平行且間隔排列的光阻層(未繪示)等。
同樣地，在進行該第二蝕刻製程之前，較佳可先在各鰭狀結構120間填充蝕刻率與鰭狀結構120相近的犧牲材料，例如有機介電層160，藉此，在進行該第二蝕刻製程，可同步等量移除位在第二區域103內的部分鰭狀結構120、有機介電層160以及部分基底100，因而可在第二區域103內的基底100形成具有平滑表面的平面106，如第6圖所示。
再如第5及第6圖所示，在本實施例中，具條狀圖案的鰭狀結構121是位在基底100且鄰接第一區域101及第二區域103的一區域107，較佳為一用來製作實際所需元件的鰭狀場效電晶體區域，因此在區域107所形成的鰭狀結構上於後續製程中會依據製程需求形成例如閘極結構等元件，但不以此為限。此外，在本實施例中，區域107內的 鰭狀結構121雖是以兩根為例，但其實際數量並不限於此，而可視製程需求任意調整。
需注意的是，該第二蝕刻製程在完全移除所有位在第二區域103內的部分鰭狀結構120後，相對於前述的第一蝕刻製程是選擇移除相對較多的基底100部分，因此，可形成低於平面104且呈向下凹陷之盤狀的平面106，如第6圖所示。此外，因光阻層200的該開口圖案及光阻層400的該開口圖案是分別沿著X方向及Y方向延伸，因此，在兩次蝕刻製程中，基底100的第三區域105是被重複蝕刻，而形成更低的另一平面，例如是低於平面106且呈向下凹陷之盤狀的平面108，如第6圖所示。也就是說，第三區域105是第一區域101及第二區域103的重疊部分，第三區域105內的基底100會歷經兩次蝕刻製程(包含該第一蝕刻製程及該第二蝕刻製程)而形成平面108。在一實施例中，位於第三區域105的平面108與位於區域107的平面102間的高度差大體上約是位於第一區域101的平面104與位於區域107的平面102間的高度差的兩倍或兩倍以上，但不以此為限。
然而，前述實施例雖是選擇先透過平行於鰭狀結構120之延伸方向的方向X的光阻層200進行蝕刻，再透過垂直於鰭狀結構120之延伸方向的方向Y的光阻層400進行蝕刻，本領域者應可理解本發明並不限於此，並且在本發明的其他實施例中亦可選擇先利用垂直於鰭狀結構120之延伸方向的方向Y的光阻層400進行蝕刻，使得具有封閉式矩形框架圖案的鰭狀結構120先被切割成複數條彼此獨立且具條狀圖案的鰭狀結構(未繪示)，再利用平行於鰭狀結構120之延伸方向的方 向X的光阻層200，或者是利用光阻層200、400形成網狀的開口圖案(未繪示)，同時蝕刻鰭狀結構。或者，也可選擇使該第一蝕刻製程相對於該第二蝕刻製程選擇移除相對較多的基底100部分，也就是說使該第一蝕刻製程後於基底100形成的平面(未繪示)可低於該第二蝕刻製程後於基底100形成的平面(未繪示)；或是選擇使該第二蝕刻製程與該第一蝕刻製程蝕刻等量的基底100部分，而使得兩次蝕刻所形成的平面具有相同的水平高度(未繪示)。
後續，在移除光阻層400與有機介電層160後，全面性地於基底100上形成一絕緣材料層(未繪示)，例如利用一化學氣相沈積(chemical vapor deposition,CVD)製程，之後再搭配化學機械研磨(chemical mechanical polishing,CMP)與回蝕刻製程，而形成如第7圖所示的一絕緣層300，例如是一氧化矽。由此，使得鰭狀結構121部分突出於絕緣層300，而使得位在鰭狀結構121之間的絕緣層300分別形成一淺溝隔離(shallow trench isolation,STI)301。同時使得位在第一區域101內之平面104上的絕緣層300形成一淺溝隔離303；位在第二區域103內之平面106上的絕緣層300形成一淺溝隔離305；以及位在第三區域105內之平面108上的絕緣層300形成一淺溝隔離307。值得注意的是，因位在第一區域101內的平面104是高於位於第二區域103內的平面106，且平面106是高於位於第三區域105內的平面108，因此，淺溝隔離303的深度h1會小於淺溝隔離305的深度h2，且淺溝隔離305的深度h2則更小於淺溝隔離307的深度h3。同時，因平面104、106、108皆低於位於該鰭狀場效電晶體區域(即區域107)的平面102，因此，淺溝隔離301相較於其他淺溝隔離303、305、307具有最小的深度h4，如第7 圖所示。此外，在一實施例中，淺溝隔離307與淺溝隔離301的深度差(即h3-h4)較佳是約大於淺溝隔離303與淺溝隔離301的深度差(即h1-h4)的兩倍，但不以此為限。
此外，在一實施例中，在透過化學機械研磨與回蝕刻製程形成絕緣層300時，可因應後續形成三閘極(tri-gate)電晶體元件的結構，而如第7圖所示選擇同時移除圖案化遮罩140。而後，即可接續一般半導體的製程，在鰭狀結構121上形成閘極(未繪示)，即為三閘極電晶體，但不以此為限。在其他實施例中，也可選擇不移除圖案化遮罩140，或僅部分移除圖案化遮罩140而形成雙閘極電晶體(dual-gate)。在本實施例的另一實施態樣中，可進一步在形成絕緣層300之前，利用一臨場蒸氣產生技術(in situ steam generation,ISSG)或是一原子層沉積(atomic layer deposition,ALD)製程先於基底100及鰭狀結構121表面形成一介質層(未繪示)，以作為一襯墊層(liner)。其中，襯墊層可是單層或多層結構，較佳是包含氧化矽或適用的高介電常數材料等介電材質，但不以此為限。
由此，即完成本發明第一實施例的半導體元件。本實施例的方法是利用不同的圖案化遮罩進行多次的鰭狀結構切割製程，來形成水平高度不同的多種平面。具體來說，本實施例的方法是利用其開口圖案的方向相互垂直且相互重疊的圖案化遮罩，使得基底的部分區域可被重複蝕刻，而相對於鰭狀結構形成的基底表面形成三種以上具不同水平高度的蝕刻平面。藉此製程手段，本發明可避免於鰭狀結構製作過程中於基底上產生過多殘餘物或虛置的鰭狀結構，而對整體元件 造成損害。同時，後續在填入絕緣層後即可形成具有不同深度淺溝隔離的半導體元件，該些淺溝隔離可更有效隔離相鄰的兩鰭狀結構，進而使該半導體元件達到更佳的元件效能。
此外，本領域者應可輕易了解，本發明的半導體元件亦可能以其他方式形成，並不限於前述的製作步驟。因此，下文將進一步針對本發明半導體元件及其形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第8圖，其繪示本發明第二實施例中形成半導體元件之方法的步驟示意圖。本實施例的半導體元件的形成方法大體上和前述第一實施例相同，在基底100上形成鰭狀結構121，並且形成位於第二區域103內的平面106以及位於第三區域105內的平面108。然而，本實施例與前述第一實施例的差異處在於移除第一區域101內的鰭狀結構120以及部分基底100時，可透過一雙重曝光(double patterning)或多重曝光(multiple patterning)製程進行。也就是說，在本實施例中例如是選擇以顯影-蝕刻-顯影-蝕刻(photolithography-etch-photolithography-etch,2P2E)的操作方式分次地移除位於第一區域101之第一部分101a內的鰭狀結構120及基底100，以及位於第一區域101之第二部分101b內的鰭狀結構120及基底100，並且可選擇於兩次蝕刻中選擇性地移除不同分量的基底100部分，而形成在第一區域101之第一部分101a及第二部分101b內分別形成 平面104a、104b，如第8圖所示。
其中，本實施例雖是以在第一部分101a形成相對於第二部分101b的平面104b較高的平面104a(即，相對第一部分101a內的基底100而言，在蝕刻時是選擇移除較多位於第二部分101b內的基底100)為樣態說明，但際操作並不限於此，而可視製程需求調整。由此，後續在形成絕緣層300後，即可在第一區域101之第一部分101a及第二部分101b內分別形成淺溝隔離303a、303b。其中，淺溝隔離303a的深度h1a小於淺溝隔離303b的深度h1b，如第8圖所示。
由此，即完成本發明第二實施例的半導體元件。本實施例的方法同樣是利用不同的圖案化遮罩的組合進行多次的鰭狀結構切割製程，同時，還可進一步組合雙重曝光或多重曝光製程，來形成相對於鰭狀結構形成的基底表面具有四種或四種以上之水平高度變化的平面，進而形成具有較佳元件效能的半導體元件。
請參照第9圖，其繪示本發明第三實施例中形成半導體元件之方法的步驟示意圖。本實施例的半導體元件的形成方法大體上和前述第一實施例相同，在基底100上形成鰭狀結構121，並且形成位於第二區域103內的平面106以及位於第三區域105內的平面108。然而，本實施例與前述第一實施例的差異處在於移除第一區域101內的鰭狀結構120時，僅部分移除所有位在第一區域101內的鰭狀結構120，而不移除位在第一區域101內的基底100。意即，不填充蝕刻率與鰭狀結構120相近的犧牲材料，直接蝕刻被暴露的鰭狀結構120，或者是仍填充蝕刻 率與鰭狀結構120相近的犧牲材料，但蝕刻時，僅部分蝕刻鰭狀結構120而不蝕刻到基底100，以形成高度低於鰭狀結構121(位在該鰭狀場效電晶體區域內)的凸塊123，如9圖所示。同時，在本實施例中，因位在第一區域101內的基底100並未被蝕刻，而具有與該鰭狀場效電晶體區域(即區域107)的平面102齊平的一平面104c。此外，後續在形成絕緣層300後，絕緣層300可完全覆蓋位在第一區域101內的凸塊123，而在第一區域101內形成淺溝隔離309，如第9圖所示。
由此，即完成本發明第三實施例的半導體元件。本實施例的方法同樣是利用不同的圖案化遮罩的組合進行多次的鰭狀結構切割製程，來形成水平高度不同的多種平面。同時，在本實施例中，是進一步調整該鰭狀結構切割製程的蝕刻條件，而選擇在基底上形成高度低於鰭狀結構的凸塊。同時，後續在填入絕緣層後即可形成完全覆蓋該凸塊的淺溝隔離，以更有效隔離相鄰的兩鰭狀結構，進而形成具有更佳元件效能的半導體元件。
請參照第10圖，其繪示本發明第四實施例中形成半導體元件之方法的步驟示意圖。本實施例的半導體元件的形成方法大體上和前述第三實施例相同，在基底100的該鰭狀場效電晶體區域(即區域107)上形成鰭狀結構121；在基底100的第一區域101內形成凸塊123；並且在基底100的第三區域105內形成平面108。然而，本實施例與前述第一實施例的差異處在於移除第二區域103內的鰭狀結構120時，是等向性地移除位在第一區域101內的部分鰭狀結構120以及基底100，而形成低於平面102(位於該鰭狀場效電晶體區域內)、104c(位於第一區域101 內)的平面106，以及位於平面106上的凸塊125，如10圖所示。此外，後續在形成絕緣層300後，絕緣層300可完全覆蓋位在第二區域103內的凸塊125，而在第二區域103內形成如第10圖所示淺溝隔離311。
由此，即完成本發明第四實施例的半導體元件。本實施例的方法同樣是利用不同的圖案化遮罩進行多次的鰭狀結構切割製程，來形成水平高度不同的多種平面。同時，在本實施例中，是進一步調整該鰭狀結構切割製程的蝕刻條件，而選擇在基底上形成高度低於鰭狀結構的凸塊。同時，後續在填入絕緣層後即可形成完全覆蓋該凸塊的淺溝隔離，以更有效隔離相鄰的兩鰭狀結構，進而形成具有更佳元件效能的半導體元件。
綜上所述，本發明主要於基底上形成鰭狀結構後依序進行兩次或兩次以上的鰭狀結構切割(fin-cut)製程，使基底的不同區域上形成水平高度不同的平面。並且，由於各平面係經由蝕刻複數條鰭狀結構而得，因此各平面至少具有至少大於兩倍鰭狀結構間距寬度的一長度。更具體而言，第一次鰭狀結構切割製程較佳是於基底的一區域內形成具有一高度的第一平面，而第二次鰭狀結構切割製程則是於基底的另一區域內形成具有另一高度的第二平面，並且再次將該區域內部分平面的高度降低，而形成具有最低高度的第三平面，藉此使基底可具有至少三種具不同水平高度的盤狀平面。透過本發明之方法，可在鰭狀結構切割製程中避免在基底上產生過多殘餘物，而對元件造成損害。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

  1. 一種半導體元件，包含：一基底，該基底具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，該第一區域及該第二區域分別具有一第一平面及一第二平面，該第三區域具有一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三平面；以及複數個鰭狀結構，設置於該鰭狀場效電晶體區域的一平面上，其中該第三平面的長度至少大於該鰭狀結構的兩倍間距。
  2. 如申請專利範圍第1項所述之半導體元件，其中，該第一平面、該第二平面及該第三平面皆低於該鰭狀場效電晶體區域的該平面。
  3. 如申請專利範圍第1項所述之半導體元件，其中，該第一平面與該鰭狀場效電晶體區域的該平面齊平。
  4. 如申請專利範圍第1項所述之半導體元件，更包含：一第四區域，且該第四區域具有高於該第一平面的一第四平面。
  5. 如申請專利範圍第4項所述之半導體元件，其中，該第四區域是沿著平行於該鰭狀結構的延伸方向的一方向延伸。
  6. 如申請專利範圍第1項所述之半導體元件，其中，該第二區域是沿著垂直於該鰭狀結構的延伸方向的一方向延伸，且該第二 區域具有至少大於兩倍鰭狀結構間距的一長度。
  7. 如申請專利範圍第1項所述之半導體元件，更包含：一絕緣層，覆蓋該第一平面、該第二平面、該第三平面以及該鰭狀結構的底部，以在該第一區域形成一第一淺溝隔離，在該第二區域形成一第二淺溝隔離，在該第三區域形成一第三淺溝隔離，且在該鰭狀場效電晶體區域形成一第四淺溝隔離。
  8. 如申請專利範圍第7項所述之半導體元件，其中，該第四淺溝隔離具有一深度，該深度小於該第一淺溝隔離之深度，該第一淺溝隔離之該深度小於該第二淺溝隔離之深度，且該第二淺溝隔離之該深度小於該第三淺溝隔離之深度。
  9. 如申請專利範圍第1項所述之半導體元件，其中，該第一平面、該第二平面及該第三平面中之至少其一具有一盤狀平面。
  10. 如申請專利範圍第1項所述之半導體元件，其中，該第一平面及該第二平面中之至少其一上具有複數個凸塊。
  11. 一種形成半導體元件的方法，包含：提供一基底，該基底上具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，其中該第一區域、該第二區域及該第三區域分別具有一第一平面、一第二平面以及一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三 平面；形成複數個鰭狀結構，設置於該鰭狀場效電晶體區域的一平面上，其中該第三平面的長度至少大於該鰭狀結構的兩倍間距。
  12. 一種形成半導體元件的方法，包含：提供一基底，該基底上具有一第一區域、一第二區域以及一第三區域，其中該第三區域為該第一區域及該第二區域的重疊部分；在該基底的一平面上形成複數個鰭狀結構；形成一第一遮罩層，該第一遮罩層是平行於該鰭狀結構的一延伸方向，以覆蓋該第一區域內之各鰭狀結構；移除該第一區域內之各鰭狀結構的一部分，以形成一第一平面；形成一第二遮罩層，該第二遮罩層是垂直於該鰭狀結構的該延伸方向，以覆蓋該第二區域內之各鰭狀結構；以及移除該第二區域內之各鰭狀結構的一部分，以在該第二區域內形成一第二平面並且在該第三區域內形成一第三平面，其中該第三平面的長度至少大於該鰭狀結構的兩倍間距。
  13. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該第一平面、該第二平面及該第三平面皆低於該基底的該平面。
  14. 如申請專利範圍第13項所述之形成半導體元件的方法，其中，該第一平面高於該第二平面，且該第二平面高於該第三平面。
  15. 如申請專利範圍第12項所述之形成半導體元件的方法，其 中，該第一平面、該第二平面及該第三平面中之至少其一具有一盤狀平面。
  16. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該第一平面與該基底的該平面齊平。
  17. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該第一區域內之各鰭狀結構的該部分是先被移除，再移除該第二區域內之各鰭狀結構的該部分。
  18. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該第二區域內之各鰭狀結構的該部分是先被移除，再移除該第一區域內之各鰭狀結構的該部分。
  19. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該第一區域內之各鰭狀結構的該部分以及該第二區域內之各鰭狀結構的該部分是同時被移除。
  20. 如申請專利範圍第12項所述之形成半導體元件的方法，其中，該基底更包含一第四區域，且該第四區域是形成於該第一區域內，且該方法更包含：形成一第三遮罩層，該第三遮罩層覆蓋該第四區域內之各鰭狀結構；以及移除該第四區域內之各鰭狀結構的一部分，以形成高於該第一平 面的一第四平面。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI648857B (zh) * 2015-05-07 2019-01-21 聯華電子股份有限公司 半導體元件及其製作方法
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9768072B1 (en) * 2016-06-30 2017-09-19 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations
US10297555B2 (en) 2016-07-29 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having crown-shaped semiconductor strips and recesses in the substrate from etched dummy fins
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
US10217741B2 (en) * 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
US10032869B2 (en) 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
KR102367493B1 (ko) * 2017-03-06 2022-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108630544B (zh) * 2017-03-17 2022-07-12 联华电子股份有限公司 半导体元件及其制作方法
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
CN111341847B (zh) * 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
CN111370370B (zh) * 2018-12-26 2023-03-14 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN114496741B (zh) * 2020-11-12 2024-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US12080603B2 (en) * 2021-08-30 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Active region cut process
CN115995464A (zh) * 2021-10-19 2023-04-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20240055526A1 (en) * 2022-08-11 2024-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating a semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277759A1 (en) * 2012-04-20 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Fin Structures and Methods for Forming the Same
US20130277720A1 (en) * 2012-04-23 2013-10-24 Samsung Electronics Co., Ltd. Fin field effect transistors

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4540327B2 (ja) 2003-11-06 2010-09-08 ルネサスエレクトロニクス株式会社 フォトマスクのパターン形成方法
US7202148B2 (en) 2004-05-10 2007-04-10 Taiwan Semiconductor Manufacturing Company Method utilizing compensation features in semiconductor processing
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7856613B1 (en) 2008-01-30 2010-12-21 Cadence Design Systems, Inc. Method for self-aligned doubled patterning lithography
KR20090110172A (ko) 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US20090321834A1 (en) * 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
US7820550B2 (en) 2008-09-05 2010-10-26 Intel Corporation Negative tone double patterning method
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US8932936B2 (en) * 2012-04-17 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US8846490B1 (en) * 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US9515184B2 (en) 2013-09-12 2016-12-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with multiple-height fins and substrate trenches
KR102104058B1 (ko) * 2013-09-27 2020-04-23 삼성전자 주식회사 반도체 소자 및 그 제조 방법
TWI552232B (zh) * 2013-11-25 2016-10-01 Nat Applied Res Laboratories The Method and Structure of Fin - type Field Effect Transistor
US9209037B2 (en) * 2014-03-04 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits including selectively forming and removing fin structures
US9449971B2 (en) * 2014-12-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFETs
TWI648857B (zh) * 2015-05-07 2019-01-21 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277759A1 (en) * 2012-04-20 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Fin Structures and Methods for Forming the Same
US20130277720A1 (en) * 2012-04-23 2013-10-24 Samsung Electronics Co., Ltd. Fin field effect transistors

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