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TWI777493B - 半導體裝置及其製造方法 - Google Patents

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TWI777493B
TWI777493B TW110113542A TW110113542A TWI777493B TW I777493 B TWI777493 B TW I777493B TW 110113542 A TW110113542 A TW 110113542A TW 110113542 A TW110113542 A TW 110113542A TW I777493 B TWI777493 B TW I777493B
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isolation
pair
isolation structure
gate
structures
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王捷平
陳亭綱
黃泰鈞
盧永誠
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供了一種具有不同介電常數的隔離結構之半導體裝置及其製造方法。半導體裝置包括：鰭片結構，其具有設置於第一及第二裝置區上的第一及第二鰭片部分，上述第一及第二裝置區位於基板上；第一及第二對閘極結構，設置於第一及第二鰭片部分。第二對閘極結構與第一對閘極結構電性上隔離。半導體裝置更包括：第一隔離結構，介於第一對閘極結構之間；以及第二隔離結構，介於第二對閘極結構之間。第一隔離結構包括第一氮化物襯層及第一氧化物填充層。第二隔離結構包括第二氮化物襯層及第二氧化物填充層。第二氮化物襯層比第一氮化物襯層厚。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置，特別是關於一種包含隔離結構的半導體裝置。
隨著半導體技術的演進，對更高的儲存容量、更快的處理系統、更高的效能、及更低的成本具有不斷增加的需求。為了達到這些需求，半導體產業持續微縮化半導體裝置的尺寸，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFETs)，包括用於半導體裝置的平面MOSFETs、鰭式場效電晶體(fin field effect transistors，finFETs)及內連線結構。這樣的微縮化增加了半導體製程的複雜度。
一種半導體裝置，包括：基板，具有第一裝置區及第二裝置區；多個鰭片結構，具有設置於第一裝置區上的多個第一鰭片部分以及設置於第二裝置區上的多個第二鰭片部分；第一對閘極結構，設置於第一裝置區中的第一鰭片部分上；第二對閘極結構，設置於第二裝置區中的第二鰭片部分上，其中第二對閘極結構與第一對閘極結構電性上隔離；第一隔離結構，介於第一對閘 極結構之間，其中第一隔離結構包括第一氮化物襯層及第一氧化物填充層；以及第二隔離結構，介於第二對閘極結構之間，其中第二隔離結構包括第二氮化物襯層及第二氧化物填充層，且其中第二氮化物襯層比第一氮化物襯層厚。
一種半導體裝置，包括：基板，具有記憶裝置區及邏輯裝置區；多個鰭片結構，具有設置於基板的記憶裝置區上的多個第一鰭片部分以及設置於基板的邏輯裝置區上的多個第二鰭片部分；第一對閘極結構，設置於記憶裝置區中的第一鰭片部分上；第二對閘極結構，設置於邏輯裝置區中的第二鰭片部分上；其中第二對閘極結構與第一對閘極結構電性上隔離；第一隔離結構，介於第一對閘極結構之間，其中第一隔離結構包括第一對氮化物襯層、介於第一對氮化物襯層之間的第一氧化物襯層、及第一氧化物填充層；以及第二隔離結構，介於第二對閘極結構之間，其中第二隔離結構包括第二對氮化物襯層、介於第二對氮化物襯層之間的第二氧化物襯層、及第二氧化物填充層，且其中第二氧化物襯層比第一氧化物襯層厚。
一種半導體裝置的製造方法，包括：形成第一閘極結構及第二閘極結構於設置於基板上的第一鰭片結構及第二鰭片結構上；形成第一隔離溝槽及第二隔離溝槽，第一隔離溝槽及第二隔離溝槽分別橫跨第一閘極結構及第二閘極結構，其中第一隔離溝槽將第一閘極結構劃分為第一對閘極結構，第一對閘極結構電性上彼此隔離，第二隔離結構將第二閘極結構劃分為第二對閘極結構，第二對閘極結構電性上彼此隔離；以及其中第一隔離溝槽及第二隔離溝槽的形成包括將第一隔離溝槽形成為延伸至基板中第一距離，且將第二隔離溝槽形成為延伸至基板中第二距離，其中第二距離實質上等於第一距離；以及將第一隔離結構及第二隔離結構分別形成於第一隔離溝槽及第二隔離溝槽內，其中 第一隔離結構及第二隔離結構的形成包括形成具有第一介電常數的第一隔離結構以及具有第二介電常數的第二隔離結構，第二介電常數高於第一介電常數。
100:半導體裝置
101:記憶裝置區
102:邏輯裝置區
103,103*,104,104*,105:隔離結構
103A,104A,626:氮化物襯層
103B,104B,728:氧化物填充層
103C,103D,103E,104C,104D,104E:襯層
103F,104F:填充層
106:基板
107,107*,108,108*:鰭片結構
107A,108A:鰭片區
107B,108B:磊晶區
112A,112B,112BC,112C,112D,112E,112F,112EF:閘極結構
112*:閘極部分
114:閘極間隔物
116:蝕刻停止層(ESL)
118:層間介電層(ILD層)
120:淺溝槽隔離區(STI區)
200:方法
205,210,215,220,225:操作
423,424:圖案化硬遮罩層
424*:開口
A-A,B-B,C-C,D-D,E-E,F-F:線
D1,D2:距離
GL1,GL2:閘極長度
GP1,GP2:閘極節距
H1,H2:高度
T1,T2,T3,T4,T5,T6:厚度
以下將配合所附圖式詳述本發明實施例。
第1A圖是根據一些實施例，繪示出具有隔離結構的半導體裝置的等角視圖(isometric view)。
第1B~1E圖是根據一些實施例，繪示出具有隔離結構的半導體裝置的俯視圖及剖面圖。
第1F圖是根據一些實施例，繪示出半導體裝置的隔離結構的剖面圖。
第2圖是根據一些實施例之具有隔離結構的半導體裝置的製造方法的流程圖。
第3A、3B、3C、3D、4A、4B、4C、4D、5A、5B、5C、5D、6A、6B、6C、6D、7A、7B、7C、7D、8A、8B、8C、8D圖是根據一些實施例，繪示出具有隔離結構的半導體裝置在其製造過程的各種階段的剖面圖。
第9A~9D圖是根據一些實施例，繪示出具有隔離結構的半導體裝置的俯視圖及剖面圖。
以下將參照所附圖式描述說明實施例。在圖式中，類似的參考數值通常是指相同、功能上相同、及/或結構上相同的元件。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物 之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
值得注意的是，說明書中對於「一個實施例」、「一實施例」、「範例實施例」、「例示性的」等的引用是指所述的實施例可以包括特定的部件、結構、或特性，但每個實施例可以不必包括特定的部件、結構、或特性。再者，當結合一實施例以描述特定部件、結構、或特性時，無論是否明確描述，結合其他實施例以實現這種部件、結構或特性係屬於本發明所屬技術領域中具有通常知識者的知識範圍內。
應當理解的是，此處的用語或術語是用於描述而並非用於限定，使得本說明書的用語或術語將由相關技術領域中具有通常知識者根據此處的教示進行解釋。
如此處所使用，用語「蝕刻選擇性」是指在相同蝕刻條件下之兩個不同材料的蝕刻速率的比例。
如此處所使用，用語「高k(high-k)」是指高介電常數。在半導體裝置結構及製程的領域中，高k是指大於SiO2的介電常數(例如，大於3.9)之介電常數。
如此處所使用，用語「低k(low-k)」是指低介電常數。在半導體裝置結構及製程的領域中，低k是指小於SiO2的介電常數(例如，小於3.9)之介電常數。
如此處所使用，用語「p型」將結構、膜層、及/或區域定義為以p型摻質摻雜，例如硼。
如此處所使用，用語「n型」將結構、膜層、及/或區域定義為以n型摻質摻雜，例如磷。
如此處所使用，用語「導電(conductive)」是指電性上導電的結構、膜層、及/或區域。
在一些實施例中，用語「約」及「大約」可表示一給定量的數值在該數值之5%內的範圍(例如，數值之±1%、±2%、±3%、±4%、±5%)。這些數值僅為範例而並非用於限定。用語「約」、「大約」及「實質上(substantially)」可以是指由那些相關技術領域中具有通常知識者根據此處的教示所解釋之數值的百分比。
此處揭露的鰭片結構可以藉由任何適合的方法來圖案化。舉例而言，鰭片結構可以利用一或多個微影製程來圖案化，包括雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創 建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一些實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以將剩餘的間隔物用於圖案化鰭片結構。
具有finFETs的半導體裝置中的閘極結構可以延伸於兩個或多個finFETs上。舉例而言，可以將閘極結構形成為長閘極結構(long gate structures)，其延伸為橫跨finFETs的主動區(例如，鰭片區)。一旦形成了閘極結構，圖案化製程可以根據期望的結構將一或多個長閘極結構「切割(cut)」成較短的區段(sections)。換句話說，圖案化製程可以移除一或多個長閘極結構之多餘的閘極部分以形成一或多個隔離溝槽(也被稱為「金屬切口(metal cuts)」)於finFETs之間，且將長閘極結構分成較短的區段。這個製程被稱為切割金屬閘極(cut-metal-gate，CMG)製程。接著，形成於長閘極結構之分隔的區段之間的隔離溝槽可以用介電材料填充，例如氮化矽(SiN)，以形成隔離結構，其可以電性上隔離分隔的閘極結構區段。
具有閘極結構區段的隔離結構可以形成寄生電容器(parasitic capacitors)，其因此在半導體裝置中產生不良的寄生電容。藉由CMG製程形成之隔離結構的數目越大，在半導體裝置中之寄生電容的累積就越大。由於填充在隔離結構中的SiN的介電常數(例如，約6.5到約8)，寄生電容因為隔離結構的高介電常數而更加惡化。寄生電容可以負面地影響裝置效能，例如增加在半導體裝置中的RC時間延遲。
本揭露提供了用於在具有finFETs的半導體裝置中減少寄生電容的範例隔離結構及其範例製造方法。在一些實施例中，隔離結構可以藉由以較 低介電常數的材料部分地取代SiN填料(fill)來形成，較低介電常數的材料為例如氧化矽(SiO2)及SiO2基(SiO2-based)材料(例如，碳氧化矽(silicon oxycarbide，SiOC))，藉此降低隔離結構的介電常數。隔離結構可以藉由在隔離溝槽中沉積SiN襯層來形成，接著以SiO2或SiO2基材料填充隔離溝槽。因為SiO2及SiO2基材料具有等於或小於約3.9的介電常數，與只有SiN填料的隔離結構相比，SiN及SiO2或SiN及SiO2基材料之雙層(bi-layer)介電堆疊能夠使隔離結構的介電常數降低約30%到約50%。此外，隔離結構可以延伸至半導體裝置的基板中且在finFETs下方的p及n型井區之間提供電性上的隔離。在一些實施例中，可以形成隔離結構以切割finFETs的鰭片結構以使鰭片結構彼此電性上分隔。
在一些實施例中，具有不同介電常數的隔離結構可以在半導體裝置的不同的裝置區(例如，記憶裝置區及邏輯裝置區)同時形成。藉由改變在雙層介電堆疊中的SiN襯層的厚度，隔離結構的介電常數可以是不同的。同時形成具有不同介電常數的隔離結構的製程可以消除與CMG製程相關的變異性(variability)，上述變異性與形成多個橫跨(across)半導體裝置的隔離結構有關。降低橫跨半導體裝置之與製程相關的變異性可以降低橫跨finFETs之效能變異性以及裝置製造成本。
根據一些實施例，參照第1A~1F圖描述了具有記憶裝置區101及邏輯裝置區102的半導體裝置100。第1A圖根據一些實施例，繪示出半導體裝置100的等角視圖。半導體裝置100可以形成於基板106上。基板106可以是半導體材料，例如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)基板、及前述之組合。此外，基板106可以以p型摻質(例如，硼、銦、鋁、或鎵)或n型摻質(例如，磷或砷)摻雜。在一些實施例中，基板106可以包括n及 p型井區(未顯示於第1A圖中)。
參照第1A圖，半導體裝置100可以包括隔離結構103、104、沿著X軸延伸的鰭片結構107、108、沿著Y軸延伸的閘極結構112A~112F、閘極間隔物114、蝕刻停止層(etch stop layer，ESL)116、層間介電(inter-layer dielectric，ILD)層118、及淺溝槽隔離(shallow trench isolation，STI)區120。藉由ESL116、ILD層118、及STI區120，鰭片結構107、108可以彼此電性上隔離。ESL116、ILD層118、及STI區120可以包括介電材料，例如氧化矽、氮化矽、氧化矽鍺(silicon germanium oxide)、及前述之組合。藉由閘極間隔物114、ESL116、及ILD層118，閘極結構112A~112F可以彼此電性上隔離。閘極間隔物114可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、低k材料、及前述之組合。
閘極結構112A~112C與在記憶裝置區101中的部分的鰭片結構107、108形成記憶裝置區101的finFETs。記憶裝置區101中的finFETs可以是記憶裝置或部分的記憶裝置。閘極結構112D~112F與在邏輯裝置區102中的部分的鰭片結構107、108形成邏輯裝置區102的finFETs。在邏輯裝置區102中的finFETs可以是邏輯裝置或部分的邏輯裝置。閘極結構112A~112C具有閘極節距GP1及閘極長度GL1，其分別小於閘極結構112D~112F的閘極節距GP2及閘極長度GL2。閘極節距是定義為在具有相等的閘極長度之鄰近的閘極結構之間沿著X軸之距離與其中一個鄰近的閘極結構之閘極長度(例如，第1A圖中所示的GL1、GL2)的總和。儘管在各個裝置區101、102中顯示了三個閘極結構，各個裝置區101、102可以具有任何數目的閘極結構。因為閘極節距GP1小於閘極節距GP2，記憶裝置區101可以具有較大數目的閘極結構，使其與邏輯裝置區102相比在每單位裝置面積具有較大數目的finFETs。因此，記憶裝置區101為高密度裝置區，其具有比 邏輯裝置區102更密集的圖案化結構，其中邏輯裝置區102為低密度裝置區。
在一些實施例中，除了閘極間隔物114、ESL116、及ILD層118，藉由隔離結構103，閘極結構112B、112C可以彼此電性上隔離；藉由隔離結構104，閘極結構112E、112F可以彼此電性上隔離，藉此提供獨立控制的閘極結構。隔離結構103、104可以在CMG製程(以下進一步詳述)中用彼此不同的介電常數同時形成以將形成於鰭片結構107、108上的長閘極結構切割(例如，沿著Y軸)成較短的閘極結構，例如閘極結構112B、112C及112E、112F。調整隔離結構103、104之不同的介電常數以減少半導體裝置100的寄生電容。儘管在各個裝置區101、102中顯示了一個隔離結構，各個裝置區101、102可以具有任何數目的隔離結構。在一些實施例中，半導體裝置100可以更包括隔離結構105，其沿著X軸延伸，且延伸至基板106中以切割鰭片結構107、108，且將在記憶裝置區101中的部分的鰭片結構107、108與那些在邏輯裝置區102中的部分的鰭片結構107、108電性上隔離。與隔離結構103或104類似，隔離結構105可以包括SiN及SiO2或SiN及SiO2基材料之雙層(bi-layer)介電堆疊。
第1B圖繪示了半導體裝置100的俯視圖，其中沒有ESL116及ILD層118，所以鰭片結構107、108是可見的。第1C~1E圖繪示了沿著第1B圖的線A-A、B-B、及C-C的剖面圖。
參照第1A~1E圖，鰭片結構107、108可以包括鰭片區107A、108A以及設置於各個鰭片區107A、108A上的磊晶區107B、108B。相對於在閘極結構112A~112F下方的部分的鰭片區107A、108A，在磊晶區107B、108B下方的部分的鰭片區107A、108A可以在STI區120內被凹蝕。鰭片區107A、108A可以包括與基板106類似的材料，且可以由圖案化及蝕刻基板106來形成。在一些實施例中， 鰭片區107A、108A可以包括與基板106不同的材料，且可以藉由圖案化且蝕刻基板106上成長的磊晶層來形成。在一些實施例中，鰭片區107A、108A可以具有半導體材料，其具有結晶微結構，例如，非非晶質(non-amorphous)或非多晶(non-polycrystalline)的微結構。
磊晶區107B、108B形成於部分的各個鰭片區107A、108A上，上述部分的鰭片區107A、108A並未由閘極結構112A~112F所覆蓋。磊晶區107B、108B可以是半導體裝置100的finFETs的源極/汲極(source/drain，S/D)區，且可以包括彼此相同或相異之磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料可以包括與基板106相同或不同的材料。取決於finFETs的導電類型，磊晶區107B、108B可以包括：(i)用於p型finFETs的硼(B)摻雜SiGe、硼摻雜Ge、或硼摻雜鍺錫(germanium tin，GeSn)；以及(ii)用於n型finFETs的碳摻雜Si(Si：C)、磷摻雜Si(Si：P)或砷摻雜Si(Si：As)。此外，磊晶區107B、108B可以包括多個膜層，其具有不同的摻質濃度及/或不同的材料成分。
藉由閘極間隔物114，閘極結構112A~112F與磊晶區107B、108B隔離。閘極結構112A~112F可以是多層結構。為了簡化起見，並未顯示閘極結構112A~112F的不同膜層。各個閘極結構112A~112F可以包括界面氧化(interfacial oxide，IO)層、位於IO層上的高k閘極介電層、位於高k閘極介電層上的功函數金屬(work function metal，WFM)層、及位於WFM層上的閘極金屬填充層。IO層可以包括氧化矽(SiO2)、氧化矽鍺(SiGeOx)或氧化鍺(GeOx)。高k閘極介電層可以包括高k介電材料，例如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鋯鉿(hafnium zirconium oxide，HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、及矽酸鋯(ZrSiO2)。WFM層可以包括鈦鋁(titanium alumimum， TiAl)、碳化鈦鋁(titanium aluminum carbide，TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(tantalum aluminum carbide，TaAlC)、及前述之組合。閘極金屬填充層可以包括適合的導電材料，例如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金、及前述之組合。
參照第1B~1E圖，隔離結構103、104可以以類似的高度H1來形成，但是在X軸上不同的平均寬度來形成。隔離結構103的平均寬度小於隔離結構104的平均寬度，因為閘極長度GL1小於閘極長度GL2。隔離結構103、104的平均寬度分別對應閘極長度GL1、GL2，因為隔離結構103、104是藉由在閘極結構112B、112C之間以及在閘極結構112E、112F之間移除多餘的閘極部分來形成。在一些實施例中，如以下所詳述，隔離結構103、104的平均寬度也取決於閘極間隔物114及ESL116的厚度，因為鄰近多餘的閘極部分之部分的閘極間隔物114及ESL116被移除以形成隔離結構103、104。在一些實施例中，隔離結構103的平均寬度可以在從約20nm到約30nm的範圍，且隔離結構104的平均寬度可以在從約30nm到約40nm的範圍。因此，形成於高密度裝置區中的隔離結構(例如，記憶裝置區101中的隔離結構103)在X軸上比形成於低密度裝置區中的隔離結構(例如，邏輯裝置區102中的隔離結構104)更窄。
在一些實施例中，高度H1、H2可以在從約150nm到約300nm的範圍，其中部分的隔離結構103、104往基板106中延伸距離D1、D2，如第1B~1E圖所示。當p及n型井區形成於基板106中時，在基板106中的部分的隔離結構103、104在p及n型井區(顯示於第1D、1E圖中)之間提供了電性上的隔離。因此，如果高度H1、H2比約150nm短及/或距離D1、D2比約5nm短，可能會在p及n型井區之間有漏電(leakage)，其將負面地影響裝置效能。另一方面，如果高 度H1、H2大於約300nm及/或距離D1、D2大於約150nm，形成隔離結構103、104的製程時間(例如，蝕刻及介電質填充時間)增加，結果增加了裝置製造成本。在一些實施例中，高度H1、H2可以彼此相等或不同。在一些實施例中，距離D1、D2可以彼此相等或不同。在一些實施例中，高度H2可以大於高度H1，且距離D2可以大於距離D1。
在一些實施例中，隔離結構103可以包括氮化物襯層103A及氧化物填充層103B的雙層介電堆疊，隔離結構104可以包括氮化物襯層104A及氧化物填充層104B的雙層介電填料。氮化物襯層103A、104A可以包括SiN材料，且氧化物填充層103B、104B可以包括SiO2或SiO2基材料(例如，碳氧化矽)。氮化物襯層103A的厚度T1小於氮化物襯層104A的厚度T2，且厚度T1、T2各自可以在從約4nm到約6nm的範圍。類似地，氧化物填充層103B沿著X軸的平均厚度小於氧化物填充層104B的平均厚度。氧化物填充層103B的平均厚度可以在從約15nm到約25nm，且氧化物填充層104B的平均厚度可以在從約25nm到約25nm。在一些實施例中，氮化物襯層103A及氧化物填充層103B之間的厚度比例以及氮化物填充層104A及氧化物填充層104B之間的厚度比例可以在約1：4及約1：10之間。
因為氧化物填充層103B、104B具有比氮化物襯層103A、104A的介電常數(例如，約6.5到約8)低的介電常數(例如約3.9)，且氧化物填充層103B、104B在隔離結構103、104中所佔據的體積比氮化物襯層103A、104A所佔據的體積大，各個隔離結構103、104之所得介電常數較接近氧化物填充層103B、104B的介電常數(例如，約4到約6)。因此，與只有SiN填料的隔離結構相比，來自隔離結構103、104之對於寄生電容的影響減少。在一些實施例中，因為氮化物103A的厚度T1小於氮化物襯層104A的厚度T2，且氧化物填充層103B所佔據 的體積小於氧化物填充層104B所佔據的體積，隔離結構103的介電常數低於隔離結構104的介電常數。藉由較薄的氮化物襯層103A來達到隔離結構103的低介電常數，因為記憶裝置區101中的裝置的效能可能會比邏輯裝置區102中的裝置的效能對於寄生電容更敏感。
在一些實施例中，氮化物襯層103A、104A越薄，所形成的隔離結構103、104的介電常數就越低。換句話說，以取代氮化物襯層103A、104A為代價，氧化物填充層103B、104B在隔離結構103、104中所佔據的體積越大，隔離結構103、104的介電常數就越低。在一些實施例中，氮化物襯層103A、104A具有最小厚度以防止氧從氧化物填充層103B、104B擴散到閘極結構112B、112C及112E、112F中。此外，氮化物襯層103A、104A需要最小厚度以作為蝕刻停止層並在後續形成鄰近的結構時保護氧化物填充層103B、104B，上述鄰近的結構為例如隔離結構105。因此，比約4nm薄的氮化物襯層103A、104A可能無法充分阻擋氧擴散及/或無法充分用作蝕刻停止層，且在finFETs中導致不良的臨界電壓偏移。另一方面，比約6nm厚的氮化物襯層103A、104A可充分阻擋氧擴散及/或充分用作蝕刻停止層，但同時將隔離結構103、104的介電常數以及半導體裝置100的寄生電容增加到臨界值以上，使半導體裝置100的RC時間延遲增加。
在一些實施例中，除了氮化物襯層103A、104A所需以有效作為用於氧化物填充層103B、104B之蝕刻停止層的最小厚度，氮化物襯層103A、104A具有最小膜密度及最小濕式蝕刻速率以作為有效的蝕刻停止層。濕式蝕刻速率可以定義為在稀氫氟(hydrofluoric，HF)酸(例如，1：50稀HF酸)中的材料的蝕刻速率。在一些實施例中，氮化物襯層103A、104A的膜密度可以在從約2.9g/cm3到約3.2g/cm3的範圍，且濕式蝕刻速率可以在從約0.5nm/min到約 3nm/min的範圍。如果氮化物襯層103A、104A具有小於約2.9g/cm3的密度及/或低於約0.5nm/min的濕式蝕刻速率，氮化物襯層103A、104A可能無法充分用作蝕刻停止層以保護氧化物填充層103B、104B在後續形成鄰近的結構時不被蝕刻。氮化物襯層103A、104A的膜密度可以藉由在沉積氮化物襯層103A、104A時調整在氮化物襯層103A、104A中的氫原子(H原子)比來變化。
參照第1F圖，在一些實施例中，藉由具有襯層103C~103E的介電堆疊及填充層103F以代替氮化物襯層103A及氧化物填充層103B的雙層介電堆疊，可以將隔離結構103的介電常數更精準地調整為期望的值。類似地，隔離結構可以具有襯層104C~104E的介電堆疊及填充層104F，而不是氮化物襯層104A及氧化物填充層104B的雙層介電堆疊。在一些實施例中，襯層103C、103D及襯層104C、104D可以包括SiN，且介於氮化物襯層103C、103D之間的襯層103E以及介於氮化物襯層104C、104D之間的襯層104E可以包括SiO2或SiO2基材料。設置於各個氮化物襯層103E、104E上的填充層103F、104F可以包括SiO2或SiO2基材料。
除非另外提及，氮化物襯層103A、104A的討論可以應用於各個襯層103C、104C。在一些實施例中，氮化物襯層103D、104D的厚度T5、T6、膜密度、及/或濕式蝕刻速率可以分別等於或小於氮化物襯層103C、104C。在一些實施例中，取決於隔離結構103、104之期望的介電常數，氧化物襯層103E、104E的厚度T3、T4可以等於或大於各個氮化物襯層103C、103D、104C、104D。為了在隔離結構103中達到比隔離結構104低的介電常數，氮化物襯層103C、103D比氮化物襯層104C、104D更薄。
第2圖是根據一些實施例之用於製造半導體裝置100的範例方法 200的流程圖。為了說明之目的，第2圖中所示的操作將參照第3A、3B、3C、3D、4A、4B、4C、4D、5A、5B、5C、5D、6A、6B、6C、6D、7A、7B、7C、7D、8A、8B、8C、8D圖來描述。第3A、4A、5A、6A、7A、8A圖是根據一些實施例之在製造半導體裝置100的各種階段的俯視圖。第3B、4B、5B、6B、7B、8B、3C、4C、5C、6C、7C、8C、3D、4D、5D、6D、7D、8D圖是根據一些實施例之在製造半導體裝置的各種階段分別沿著第3A、4A、5A、6A、7A、8A圖的線D-D、E-E、及F-F的剖面圖。取決於特定的應用，操作可以以不同的順序進行或不進行。應當注意的是，方法200可以不產生完整的半導體裝置100。因此，可以理解的是，可以在方法200之前、過程中、及之後提供額外的製程，且此處可以僅簡略描述一些其他的製程。在第3A、3B、3C、3D、4A、4B、4C、4D、5A、5B、5C、5D、6A、6B、6C、6D、7A、7B、7C、7D、8A、8B、8C、8D圖中之與第1A~1F圖中的元件具有相同的註解(annotations)的元件如上所述。
在操作205中，形成了半導體裝置的第一及第二裝置區中的鰭片結構及閘極結構。舉例而言，如第3A~3D圖所示，具有鰭片區107A、108A及磊晶區107B、108B的鰭片結構107、108可以形成於基板106上，且閘極結構112A、112BC、112D、及112EF可以形成於鰭片區107A、108A上。閘極結構112A、112BC形成於半導體裝置100的記憶裝置區101中，且閘極結構112D、112EF形成於半導體裝置100的邏輯裝置區102中。閘極結構112BC及112EF將在後續製程中被切割以形成閘極結構112B、112C、112E、112F及隔離結構103、104。鰭片結構107、108的形成可以包括以下順序的操作：(i)圖案化基板106以形成鰭片區107A、108A；(ii)形成多晶矽閘極結構(未顯示)於將在後續製程中形成有閘極結構112BD、112CF、112A、及112F之部分的鰭片區107A、108A；(iii)回蝕未被 多晶矽閘極結構覆蓋之部分的鰭片區107A~108A；(iv)在回蝕的鰭片區107A、108A上形成磊晶區107B、108B；(v)以閘極結構112A、112BC、112D、及112EF取代多晶矽閘極結構。
參照第2圖，在操作210中，在第一及第二裝置區中將第一及第二隔離溝槽分別形成為橫跨第一及第二閘極結構。舉例而言，參照第4A~4D、5A~5D圖所述，隔離溝槽103*及104*可以分別被形成為橫跨閘極結構112BC及112EF。隔離溝槽103*、104*的形成可以包括以下順序的操作：(i)在第3A~3D圖的結構上沉積並圖案化硬遮罩層423、424以形成開口424*；以及(ii)透過開口424*蝕刻閘極結構112BC及112EF之多餘的閘極部分112*以及多餘的介電質部分。多餘的介電質部分包括在多餘的閘極部分112*的側壁上的部分的閘極間隔物114、ESL116、及ILD層118。
在一些實施例中，硬遮罩層423可以包括金屬氮化物層(例如，氮化鈦)或氧化物層(例如，SiO2)且硬遮罩層424可以包括SiN層。如以下進一步詳細討論，硬遮罩層424的SiN層可以利用化學氣相沉積(chemical vapor deposition，CVD)製程來沉積，與用於形成SiN襯層103A、104A的原子層沉積(atomic layer deposition，ALD)製程不同。此外，硬遮罩層424的SiN層具有低於SiN襯層103A、104A的膜密度，因為氫原子濃度在硬遮罩層424的SiN層中較高。較高的氫原子濃度是由於在SiN層的沉積中用作氮前驅物的氫基氣體(例如，氨(NH3)氣)。根據一些實施例，硬遮罩層423、424在後續蝕刻製程中保護下方的結構以形成隔離溝槽103*、104*。
硬遮罩層423、424可以利用微影製程來圖案化，接著進行乾式蝕刻製程以形成開口424*。乾式蝕刻製程可以包括使用氟甲烷(fluoromethane， CH3F)、氧、及氬的氣體混合物。開口424*露出多餘的閘極部分112*以及多餘的介電質部分，上述多餘的閘極部分112*以及多餘的介電質部分在後續製程中被移除已形成隔離溝槽103*、104*。儘管開口424*是顯示為具有直的側壁，開口424*可以具有傾斜的側壁。
透過開口424*移除露出的結構之蝕刻製程可以包括乾式蝕刻，其使用對於閘極部分112*的金屬材料比對於多餘的介電質部分的材料具有更高的蝕刻選擇性的蝕刻劑。第二蝕刻劑可以包括氯、甲烷(CH4)、氯化硼(BCl3)、及氧的氣體混合物。如第5A~5D圖所示，持續蝕刻製程直到在被蝕刻的閘極部分112*及介電質部分下方的STI區120及基板106被蝕刻以形成隔離溝槽103*、104*。在一些實施例中，除了移除閘極部分112*以外，還移除了多餘的介電質部分以及下方的部分的STI區120及基板106以確保隔離溝槽103*、104*之難以蝕刻的位置(例如隔離溝槽103*、104*的角及/或底部)不具有任何的閘極材料殘留物(residue)。如第5A圖所示，隔離溝槽103*將閘極結構112BC切割為閘極結構112B、112C，且隔離溝槽104*將閘極結構112EF切割為閘極結構112E、112F。
隔離溝槽103*、104*可以以類似的高度H1來形成，但是沿著X軸以不同的平均寬度來形成。隔離溝槽103*的平均寬度小於隔離溝槽104*的平均寬度，因為閘極長度GL1小於閘極長度GL2。因為隔離溝槽103*、104*是藉由移除多餘的閘極部分112*來形成，隔離溝槽103*、104*的平均寬度分別對應閘極長度GL1、GL2。在一些實施例中，隔離溝槽103*的平均寬度可以在從約20nm到約30nm的範圍，且隔離溝槽104*的平均寬度可以在從約30nm到約40nm的範圍，因此，形成於高密度裝置區中的隔離溝槽(例如，記憶裝置區101中的隔離溝槽103*)沿著X軸比形成於低密度裝置區中的隔離溝槽(例如，邏輯裝置區102 中的隔離溝槽104*)更窄。
在一些實施例中，如第5B~5D圖所示，高度H1、H2可以在從約150nm到約300nm的範圍，且部分的隔離溝槽103*、104*分別往基板106中延伸距離D1、D2。如果高度H1、H2比約150nm短及/或距離D1、D2比約5nm短，在隔離溝槽103*、104*中後續形成的隔離結構103、104可能無法在基板106中的p及n型井區之間有效防止漏電，導致裝置效能不佳。另一方面，如果高度H1、H2大於約300nm及/或距離D1、D2大於約150nm，蝕刻時間增加，導致裝置製造成本增加。在一些實施例中，高度H1、H2可以彼此相等或不同。在一些實施例中，距離D1、D2可以彼此相等或不同。在一些實施例中，高度H2可以大於高度H1，且距離D2可以大於距離D1。
參照第2圖，在操作215中，將氮化物襯層沉積於第一及第二隔離溝槽內。舉例而言，如第6A~6D圖所示，氮化物襯層626可以實質上順性性地沉積於第5A~5D圖的基板上。在一些實施例中，氮化物襯層626可以用從約4nm到約6nm的範圍的厚度、從約2.9g/cm3到約3.2g/cm3的膜密度、以及從約0.5nm/min到約3nm/mim的濕式蝕刻速率來沉積。在一些實施例中，氮化物襯層626可以包括SiN。沉積於隔離溝槽103*內的氮化物襯層626的第一襯層部分在後續製程中形成氮化物襯層103A，且沉積於隔離溝槽104*內的氮化物襯層626的第二襯層部分在後續製程中形成氮化物襯層104A。除非另外提及，以上討論的氮化物襯層103A及104A可分別應用於第一及第二襯層部分。
第一襯層部分的厚度T1小於第二襯層部分的厚度T2。這樣的厚度差異T1-T2是由於以下事實：第一襯層部分是在比第二襯層部分沉積於隔離溝槽104*內的沉積速率更慢的沉積速率下所沉積。沉積速率的這種差異是由於沉積 速率對於寬度50nm以下的溝槽之線性依賴性(linear dependence)。因此，因為隔離溝槽103*比隔離溝槽104*窄，第一襯層部分是在比第二襯層部分的沉積速率慢的沉積速率下沉積，導致第一襯層部分比第二襯層部分薄。
在一些實施例中，氮化物襯層626可以在約400℃到約450℃的溫度下沉積，比其他沉積SiN層的方法更低。為了在這種低溫下沉積，沉積製程可以包括：(i)利用電漿輔助ALD(plasma enhanced ALD，PEALD)製程；(ii)使用二碘矽烷(diiodosilane，SiH2I2)氣體作為矽前驅物與氮及氫氣的混合物；(iii)在約5每分鐘標準立升(standard liter per minute，slm)到約9slm的流速下以氮的載體氣體供應矽前驅物到沉積腔體中；(iv)以約1秒到約4秒的時間供應約600W到約800W的RF功率；以及(v)在約10torr到約20torr的壓力下沉積。
在一些實施例中，在約400℃到約450℃的溫度下沉積氮化物襯層626可以包括：(i)利用PEALD製程；(ii)使用二氯矽烷(dichlorosilane，SiH2Cl2)氣體作為矽前驅物；(iii)使用NH3作為氮前驅物；(iv)在約5slm到約9slm的流速下以氮的載體氣體供應矽前驅物到沉積腔體中；(v)以約1sec到約4sec的時間供應約600W到約800W的RF功率；以及(vi)在約10torr到約20torr的壓力下沉積。在一些實施例中，使用SiH2I2及氮氣作為前驅物以沉積的氮化物襯層626膜可以具有比使用SiH2Cl2及NH3氣體作為前驅物以沉積的氮化物襯層626膜更高的膜密度。使用SiH2Cl2及NH3氣體作為前驅物以沉積的氮化物襯層626之較低的膜密度可以歸因於由NH3提供之較高的氫原子濃度。
參照第2圖，在操作220中，將氧化物填充層沉積於氮化物襯層上。舉例而言，如第7A~7D圖所示，氧化物填充層728可以沉積於第6A~6D圖的結構上以用氧化物填充層728填充隔離溝槽103*~104*。氧化物填充層728可以包 括SiO2或SiO2基材料。在一些實施例中，氧化物填充層728可以在約200℃到約260℃下利用利用PEALD來沉積。沉積製程可以更包括：(i)使用雙(二乙基氨基)矽烷(Bis(diethylamino)silane，(Et2n)2SiH2)氣體作為矽前驅物；(ii)在約1slm到約2slm的流速下以氬的載體氣體將矽前驅物供應至沉積腔體中；(iii)以約15W到約100W的RF功率且約0.5min到約1min的時間供應氧電漿；以及(v)在約2torr到約5torr的壓力下沉積。
參照第2圖，在操作225中，以閘極結構的頂表面使氮化物襯層及氧化物填充層的頂表面共平坦化。舉例而言，如第8B~8D圖所示，可以以閘極結構112A及112D的頂表面使氮化物襯層626及氧化物填充層728的頂表面共平坦化以形成氮化物襯層103、104A及氧化物填充層103B、104B。在一些實施例中，可以對第7A~7D圖的結構進行化學機械研磨(chemical mechanical polishing，CMP)製程以形成第8A~8D圖的結構。
在一些實施例中，可以在第6A~6D圖的結構上沉積氧化物襯層，接著與氮化物襯層626類似地在氧化物襯層上沉積第二氮化物襯層，接著可以在第二氮化物襯層上沉積氧化物填充層728，藉此代替操作215之後的操作220。氮化物襯層626、氧化物襯層、第二氮化物襯層、及氧化物填充層728的這種堆疊可以在對上述堆疊進行操作225的CMP製程後形成隔離溝槽103、104的介電堆疊，如第1F圖所示。
在一些實施例中，半導體的finFETs100可以在不同的裝置區中形成於不同的鰭片結構上，而不是在裝置區101、102中形成於共同的鰭片結構107、108上。舉例而言，如第9A~9D圖所示，半導體的finFETs100可以形成於裝置區101中的鰭片結構107*、108*上，且半導體的finFETs100可以形成於裝置區 102中的鰭片結構107、108上。第9A圖繪示了finFETs形成於不同的裝置區101、102中之不同的鰭片結構107*、108*及107、108的半導體裝置100的俯視圖。第9B~9D圖沿著第9A圖的線A-A、B-B、及C-C繪示了剖面圖。除非另外提及，鰭片結構107、108的討論可以應用於鰭片結構107*、108*。在第9A~9D圖中與第1A~1F圖具有相同的註解的元件如上所述。第9A~9D圖的finFETs可以利用上述方法200的操作形成於相同基板106的不同區域上。
本揭露提供了範例隔離結構(例如，隔離結構103、104)及其範例製造方法，上述隔離結構係用於降低具有finFETs的半導體裝置(例如，半導體裝置100)中的寄生電容。在一些實施例中，隔離結構可以藉由以低介電常數材料部分地取代SiN填料來形成，上述低介電常數為例如氧化矽(SiO2)及SiO2基材料(例如，碳氧化矽)，藉此降低隔離結構的介電常數。隔離結構可以藉由先在隔離溝槽中沉積SiN襯層(例如，SiN襯層103A、104A)，再以SiO2或SiO2基材料(例如，氧化物填充層103B、104B)填充隔離溝槽來形成。因為SiO2或SiO2基材料具有等於或小於約3.9的介電常數，與只有SiN填料的隔離結構相比，SiN與SiO2或SiN與SiO2基材料的雙層介電填充可以降低隔離結構的介電常數約30%到約50%。此外，隔離結構可以延伸至半導體裝置的基板中並在finFETs下的p及n型井區之間提供電性上的隔離。在一些實施例中，可以形成隔離結構(例如，隔離結構105)以切割finFETs的鰭片結構，使鰭片結構電性上彼此分隔。
在一些實施例中，可以在半導體裝置的不同裝置區(例如，記憶裝置區101及邏輯裝置區102)中同時形成具有不同的介電常數的隔離結構(例如，隔離結構103、104)。隔離結構的介電常數可以藉由變化在雙層介電填料中的SiN襯層的厚度來變化。同時形成具有不同介電常數的隔離結構的製程可以 消除與CMG製程相關的變異性(variability)，上述變異性與形成多個橫跨(across)半導體裝置的隔離結構有關。減少橫跨半導體裝置之製程相關的變異性能夠減少橫跨半導體裝置的效能變異性以及裝置製造成本。
在一些實施例中，半導體裝置包括：基板，具有第一裝置區及第二裝置區；多個鰭片結構，具有設置於第一裝置區上的多個第一鰭片部分以及設置於第二裝置區上的多個第二鰭片部分；第一對閘極結構，設置於第一裝置區中的第一鰭片部分上；第二對閘極結構，設置於第二裝置區中的第二鰭片部分上。第二對閘極結構與第一對閘極結構電性上隔離。半導體裝置更包括：第一隔離結構，介於第一對閘極結構之間；以及第二隔離結構，介於第二對閘極結構之間。第一隔離結構包括第一氮化物襯層及第一氧化物填充層。第二隔離結構包括第二氮化物襯層及第二氧化物填充層。第二氮化物襯層比第一氮化物襯層厚。在一些實施例中，第一隔離結構及第二隔離結構的第一部分及第二部分分別嵌入基板中。在一些實施例中，第一隔離結構及第二隔離結構的第一部分及第二部分分別嵌入設置於基板上的淺溝槽隔離區。在一些實施例中，第一隔離結構延伸至基板中第一距離，且第二隔離結構延伸至基板中第二距離，第二距離與第一距離不同。在一些實施例中，第一氮化物襯層及第二氮化物襯層包括氮化矽材料，且第一氧化物填充層及第二氧化物填充層包括基於氧化矽的材料。在一些實施例中，第一隔離結構的介電常數低於第二隔離結構的介電常數。在一些實施例中，第一氧化物填充層的平均寬度小於第二氧化物填充層的平均寬度。在一些實施例中，第一隔離結構的平均寬度對應第一對閘極結構的閘極長度，且第二隔離結構的平均寬度對應第二對閘極結構的閘極長度。在一些實施例中，第一對閘極結構的閘極節距小於第二對閘極結構的閘極節距。在 一些實施例中，第一隔離結構的平均寬度小於第二隔離結構的平均寬度。
在一些實施例中，半導體裝置包括：基板，具有記憶裝置區及邏輯裝置區；多個鰭片結構，具有設置於基板的記憶裝置區上的多個第一鰭片部分以及設置於基板的邏輯裝置區上的多個第二鰭片部分；第一對閘極結構，設置於記憶裝置區中的第一鰭片部分上；第二對閘極結構，設置於邏輯裝置區中的第二鰭片部分上。第二對閘極結構與第一對閘極結構電性上隔離。半導體裝置更包括：第一隔離結構，介於第一對閘極結構之間；以及第二隔離結構，介於該第二對閘極結構之間。第一隔離結構包括第一對氮化物襯層、介於第一對氮化物襯層之間的第一氧化物襯層、及第一氧化物填充層。第二隔離結構包括第二對氮化物襯層、介於第二對氮化物襯層之間的第二氧化物襯層、及第二氧化物填充層。第二氧化物襯層比第一氧化物襯層厚。在一些實施例中，第二對氮化物襯層比第一對氮化物襯層厚。在一些實施例中，第一氧化物襯層比第一對氮化物襯層的各個氮化物襯層厚。在一些實施例中，第一隔離結構及第二隔離結構的第一部分及第二部分分別嵌入基板中。在一些實施例中，第一隔離結構的介電常數低於第二隔離結構的介電常數。
在一些實施例中，半導體裝置的製造方法包括：形成第一閘極結構及第二閘極結構於設置於基板上的第一鰭片結構及第二鰭片結構上；形成第一隔離溝槽及第二隔離溝槽，第一隔離溝槽及第二隔離溝槽分別橫跨第一閘極結構及第二閘極結構。第一隔離溝槽將第一閘極結構劃分為第一對閘極結構，第一對閘極結構電性上彼此隔離，第二隔離結構將第二閘極結構劃分為第二對閘極結構，第二對閘極結構電性上彼此隔離。第一隔離溝槽及第二隔離溝槽的形成包括將第一隔離溝槽形成為延伸至基板中第一距離，且將第二隔離溝槽形 成為延伸至基板中第二距離。第二距離實質上等於第一距離。上述方法更包括：將第一隔離結構及第二隔離結構分別形成於第一隔離溝槽及第二隔離溝槽內。第一隔離結構及第二隔離結構的形成包括形成具有第一介電常數的第一隔離結構以及具有第二介電常數的第二隔離結構，第二介電常數高於第一介電常數。在一些實施例中，第一隔離結構及第二隔離結構的形成包括將氮化物襯層沉積於第一隔離溝槽及第二隔離溝槽內，其中氮化物襯層的一第一部分是在第一沉積速率下沉積於第一隔離溝槽內，且氮化物襯層的第二部分是在第二沉積速率下沉積於第二隔離溝槽內，且其中第二沉積速率比第一沉積速率快。在一些實施例中，第一隔離結構及第二隔離結構的形成包括將氮化物層沉積於第一隔離溝槽及第二隔離溝槽內，其中氮化物層的第一部分係以第一厚度沉積於第一隔離溝槽內，且氮化物層的第二部分係以第二厚度沉積於第二隔離溝槽內，且其中第二厚度大於該第一厚度。在一些實施例中，第一隔離結構及第二隔離結構的形成包括：沉積氮化物襯層於第一隔離溝槽及第二隔離溝槽內；以及沉積氧化物填充層於氮化物襯層上。在一些實施例中，第一隔離結構及該第二隔離結構的形成包括：沉積第一氮化物襯層於第一隔離溝槽及第二隔離溝槽內；沉積氧化物襯層於第一氮化物襯層上；沉積第二氮化物襯層於氧化物襯層上；以及沉積氧化物填充層於第二氮化物襯層上。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範 圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:半導體裝置
101:記憶裝置區
102:邏輯裝置區
103,104,105:隔離結構
106:基板
107,108:鰭片結構
107A,108A:鰭片區
107B,108B:磊晶區
112A,112B,112C,112D,112E,112F:閘極結構
114:閘極間隔物
116:蝕刻停止層(ESL)
118:層間介電層(ILD層)
120:淺溝槽隔離區(STI區)
GL1,GL2:閘極長度
GP1,GP2:閘極節距

Claims (15)

  1. 一種半導體裝置，包括：一基板，具有一第一裝置區及一第二裝置區；多個鰭片結構，具有設置於該第一裝置區上的多個第一鰭片部分以及設置於該第二裝置區上的多個第二鰭片部分；一第一對閘極結構，設置於該第一裝置區中的該些第一鰭片部分上；一第二對閘極結構，設置於該第二裝置區中的該些第二鰭片部分上，其中該第二對閘極結構與該第一對閘極結構電性上隔離；一第一隔離結構，介於該第一對閘極結構之間，其中該第一隔離結構包括一第一氮化物襯層及一第一氧化物填充層；以及一第二隔離結構，介於該第二對閘極結構之間，其中該第二隔離結構包括一第二氮化物襯層及一第二氧化物填充層，且其中該第二氮化物襯層比該第一氮化物襯層厚。
  2. 如請求項1之半導體裝置，其中該第一隔離結構及該第二隔離結構的第一部分及第二部分分別嵌入該基板中。
  3. 如請求項1之半導體裝置，其中該第一隔離結構及該第二隔離結構的第一部分及第二部分分別嵌入設置於該基板上的一淺溝槽隔離區。
  4. 如請求項1之半導體裝置，其中該第一隔離結構延伸至該基板中一第一距離，且該第二隔離結構延伸至該基板中一第二距離，該第二距離與該第一距離不同。
  5. 如請求項1之半導體裝置，其中該第一氮化物襯層及該第二氮化物襯層包括一氮化矽材料，且該第一氧化物填充層及該第二氧化物填充層包括 一基於氧化矽的材料。
  6. 如請求項1之半導體裝置，其中該第一隔離結構的介電常數低於該第二隔離結構的介電常數。
  7. 如請求項1~6中任一項之半導體裝置，其中該第一氧化物填充層的平均寬度小於該第二氧化物填充層的平均寬度。
  8. 如請求項1~6中任一項之半導體裝置，其中該第一隔離結構的平均寬度對應該第一對閘極結構的閘極長度，且該第二隔離結構的平均寬度對應該第二對閘極結構的閘極長度。
  9. 如請求項1~6中任一項之半導體裝置，其中該第一對閘極結構的閘極節距小於該第二對閘極結構的閘極節距。
  10. 如請求項1~6中任一項之半導體裝置，其中該第一隔離結構的平均寬度小於該第二隔離結構的平均寬度。
  11. 一種半導體裝置，包括：一基板，具有一記憶裝置區及一邏輯裝置區；多個鰭片結構，具有設置於該基板的該記憶裝置區上的多個第一鰭片部分以及設置於該基板的該邏輯裝置區上的多個第二鰭片部分；一第一對閘極結構，設置於該記憶裝置區中的該些第一鰭片部分上；一第二對閘極結構，設置於該邏輯裝置區中的該些第二鰭片部分上；其中該第二對閘極結構與該第一對閘極結構電性上隔離；一第一隔離結構，介於該第一對閘極結構之間，其中該第一隔離結構包括一第一對氮化物襯層、介於該第一對氮化物襯層之間的一第一氧化物襯層、及一第一氧化物填充層；以及 一第二隔離結構，介於該第二對閘極結構之間，其中該第二隔離結構包括一第二對氮化物襯層、介於該第二對氮化物襯層之間的一第二氧化物襯層、及一第二氧化物填充層，且其中該第二氧化物襯層比該第一氧化物襯層厚。
  12. 如請求項11之半導體裝置，其中該第二對氮化物襯層比該第一對氮化物襯層厚。
  13. 如請求項11或12之半導體裝置，其中該第一氧化物襯層比該第一對氮化物襯層的各個氮化物襯層厚。
  14. 一種半導體裝置的製造方法，包括：形成一第一閘極結構及一第二閘極結構於設置於一基板上的一第一鰭片結構及一第二鰭片結構上；形成一第一隔離溝槽及一第二隔離溝槽，該第一隔離溝槽及該第二隔離溝槽分別橫跨該第一閘極結構及該第二閘極結構，其中該第一隔離溝槽將該第一閘極結構劃分為一第一對閘極結構，該第一對閘極結構電性上彼此隔離，該第二隔離結構將該第二閘極結構劃分為一第二對閘極結構，該第二對閘極結構電性上彼此隔離；以及其中該第一隔離溝槽及該第二隔離溝槽的形成包括將該第一隔離溝槽形成為延伸至該基板中一第一距離，且將該第二隔離溝槽形成為延伸至該基板中一第二距離，其中該第二距離實質上等於該第一距離；以及將一第一隔離結構及一第二隔離結構分別形成於該第一隔離溝槽及該第二隔離溝槽內，其中該第一隔離結構及該第二隔離結構的形成包括形成具有一第一介電常數的該第一隔離結構以及具有一第二介電常數的該第二隔離結構，該第二介電常數高於該第一介電常數。
  15. 如請求項14之半導體裝置的製造方法，其中該第一隔離結構及該第二隔離結構的形成包括將一氮化物襯層沉積於該第一隔離溝槽及該第二隔離溝槽內，其中該氮化物襯層的一第一部分是在一第一沉積速率下沉積於該第一隔離溝槽內，且該氮化物襯層的一第二部分是在一第二沉積速率下沉積於該第二隔離溝槽內，且其中該第二沉積速率比該第一沉積速率快。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11348917B2 (en) 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure
US20230143317A1 (en) * 2021-11-11 2023-05-11 International Business Machines Corporation Gate cut subsequent to replacement gate
EP4540856A1 (en) * 2022-06-14 2025-04-23 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Sidewall passivation layers and method of forming the same during high aspect ratio plasma etching
DE102023105513A1 (de) * 2022-08-05 2024-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und verfahren zu deren herstellung
US12532533B2 (en) * 2022-08-26 2026-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249048A1 (en) * 2012-03-26 2013-09-26 Hyung-Hwan Kim Semiconductor device with isolation layer, electronic device having the same, and method for fabricating the same
TW201926706A (zh) * 2017-11-28 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置結構及其製造方法
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20190287972A1 (en) * 2016-09-30 2019-09-19 Intel Corporation Dual fin endcap for self-aligned gate edge (sage) architectures
CN110310916A (zh) * 2018-03-27 2019-10-08 三星电子株式会社 半导体装置
TW202002173A (zh) * 2018-06-29 2020-01-01 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW202013742A (zh) * 2018-09-25 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795330B (zh) * 2014-01-20 2018-09-04 中国科学院微电子研究所 半导体器件及其制造方法
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10510894B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
DE102018108937B4 (de) 2017-11-30 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Isolationsaufbau mit unterschiedlichen Abständen zu benachbarten FinFET-Vorrichtungen
US10325819B1 (en) * 2018-03-13 2019-06-18 Globalfoundries Inc. Methods, apparatus and system for providing a pre-RMG replacement metal contact for a finFET device
US10523206B2 (en) * 2018-03-15 2019-12-31 Globalfoundries Inc. CMOS inverters with asymmetric contact distances and methods of making such inverters
KR102636464B1 (ko) * 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US11315933B2 (en) * 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
CN110707037A (zh) * 2018-08-29 2020-01-17 联华电子股份有限公司 形成绝缘结构的方法
DE102019117897B4 (de) 2018-09-28 2024-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung
US11121132B2 (en) * 2019-11-08 2021-09-14 Qualcomm Incorporated Gate-cut isolation structure and fabrication method
US11348917B2 (en) 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249048A1 (en) * 2012-03-26 2013-09-26 Hyung-Hwan Kim Semiconductor device with isolation layer, electronic device having the same, and method for fabricating the same
US20190287972A1 (en) * 2016-09-30 2019-09-19 Intel Corporation Dual fin endcap for self-aligned gate edge (sage) architectures
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
TW201926706A (zh) * 2017-11-28 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置結構及其製造方法
CN110310916A (zh) * 2018-03-27 2019-10-08 三星电子株式会社 半导体装置
TW202002173A (zh) * 2018-06-29 2020-01-01 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW202013742A (zh) * 2018-09-25 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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