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TW201926424A - 半導體結構與其形成方法 - Google Patents

半導體結構與其形成方法 Download PDF

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TW201926424A
TW201926424A TW107122082A TW107122082A TW201926424A TW 201926424 A TW201926424 A TW 201926424A TW 107122082 A TW107122082 A TW 107122082A TW 107122082 A TW107122082 A TW 107122082A TW 201926424 A TW201926424 A TW 201926424A
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徐紹華
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林育賢
張銘慶
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Abstract

本發明實施例將說明切割鰭狀物的方法與其形成的結構。在一實施例中，結構包含第一鰭狀物與第二鰭狀物於基板上，且鰭狀物切割-充填結構位於第一鰭狀物與第二鰭狀物之間。第一鰭狀物與第二鰭狀物為縱向對準。鰭狀物切割-充填結構包含襯墊層於第一鰭狀物的第一側壁上，以及絕緣充填材料於襯墊層的側壁及第一鰭狀物的第二側壁上。襯墊層亦位於第一鰭狀物的第一側壁與第二側壁之間的第一鰭狀物的表面上。

Description

半導體結構與其形成方法
本發明實施例關於半導體結構，更特別關於含有鰭狀場效電晶體的結構中的鰭狀物其切割方法。
隨著半導體產業進展至奈米製程節點以求更高裝置密度、更高效能、與更低成本，製程與設計所面臨的挑戰導致三維設計如鰭狀場效電晶體的發展。鰭狀場效電晶體通常包含高寬比大的半導體鰭狀物，且鰭狀物中形成有通道與源極/汲極區。閘極沿著鰭狀結構的側部上形成並包覆鰭狀結構，其優點為增加通道表面積以產生更快、更可信、且更易控制的半導體電晶體裝置。在一些裝置中，鰭狀場效電晶體的源極/汲極區中可採用應力材料如矽鍺、碳化矽、及/或磷化矽，以增進載子移動率。
本發明一實施例提供之半導體結構，包括：第一鰭狀物與第二鰭狀物，位於基板上，且第一鰭狀物與第二鰭狀物縱向地對準；以及鰭狀物切割-充填結構，位於第一鰭狀物與第二鰭狀物之間，且鰭狀物切割-充填結構包括：襯墊層，位於第一鰭狀物的第一側壁上；以及絕緣充填材料，位於襯墊層的第一側壁與第一鰭狀物的第二側壁上，且襯墊層亦位於第 一鰭狀物的第一側壁與第二側壁之間的第一鰭狀物的表面上。
本發明一實施例提供之半導體結構的形成方法，包括：修整基板上的鰭狀物；沿著鰭狀物的第一部份與第二部份其個別的多個第一側壁形成襯墊層，且鰭狀物的第一部份與第二部份的第一側壁係由修整鰭狀物之步驟所形成；經由襯墊層切割鰭狀物；以及沿著襯墊層與鰭狀物被切割處，形成充填材料。
本發明一實施例提供之半導體結構的形成方法，包括：自鰭狀物上移除閘極結構以定義區域，且鰭狀物自基板凸起；修整移除閘極結構處的區域中的鰭狀物，順應性地沉積襯墊層於移除閘極結構處的區域中及修整的鰭狀物上；非等向地蝕刻襯墊層；經由襯墊層切割修整的鰭狀物；以及將絕緣材料置入移除閘極結構處以及修整的鰭狀物被切割處的區域中。
A-A、B-B‧‧‧剖面
D1‧‧‧第一尺寸
D2‧‧‧第二尺寸
D3‧‧‧第三尺寸
D4‧‧‧第四尺寸
D5‧‧‧第五尺寸
D6‧‧‧第六尺寸
D7‧‧‧第七尺寸
20‧‧‧半導體基板
22‧‧‧應力半導體層
24‧‧‧鰭狀物
24’‧‧‧修整的鰭狀物
26‧‧‧隔離區
28‧‧‧界面介電層
30‧‧‧虛置閘極
32、52‧‧‧遮罩
34‧‧‧閘極間隔物
36‧‧‧源極/汲極區
38‧‧‧蝕刻停止層
40‧‧‧第一層間介電層
42、64‧‧‧凹陷
44‧‧‧閘極介電層
46‧‧‧順應層
48‧‧‧閘極
50‧‧‧閘極切割-充填結構
54‧‧‧遮罩開口
60‧‧‧閘極切割開口
61‧‧‧修整切口
62‧‧‧襯墊層
66‧‧‧充填材料
68‧‧‧鰭狀物切割-充填結構
70‧‧‧第二層間介電層
72、74‧‧‧導電結構
80‧‧‧階狀區
第1、2、3A與3B、4A至4D、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11C、12A至12C、13A至13C、14A至14C、15A至15C、16A至16C、17A至17C、以及18A至18C圖係一些實施例中，含有一或多個鰭狀場效電晶體的半導體裝置於形成製程的中間階段之個別中間結構的多種圖式。
第19圖係一些實施例中，第18B圖所示的中間結構其部份剖視圖。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化而非侷限本發明實施例。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
下述內容關於半導體裝置(如含有鰭狀場效電晶體的裝置)中的鰭狀物其切割方法。一般而言，在形成並切割置換閘極結構之後，才進行鰭狀物的切割製程。鰭狀物的切割製程可包含修整鰭狀物，以及在鰭狀物的修整處形成襯墊層於鰭狀物的側壁上。形成襯墊層之後切割鰭狀物。除了其他優點之外，上述步驟可增加一些製程的製程容忍度，且可在一些應力工程應用中避免鰭狀物中的應力釋放或鬆馳。
此處所述的實施例內容為鰭狀場效電晶體。本發明一些例子的實施方式可用於其他製程及/或其他裝置。下述說明方法與結構的一些變化例。本技術領域中具有通常知識者應理解，其他調整視作其他實施例的範疇。雖然方法實施例以 特定順序描述，但多種其他方法實施例可由任何邏輯性的順序進行，且包含的步驟數目可比此處所述的步驟數目多或少。
在所述實施例的一些例子中，例示性結構在製程中可能產生多種損失(如高度損失)。這些損失不會圖示或說明於此，但本技術領域中具有通常知識者應理解這些損失如何發生。這些損失可能來自於平坦化製程如化學機械研磨、蝕刻製程(但蝕刻的主要目標並非這些結構損失)、與其他製程。
第1、2、3A、3B、4A至4D、與5A至5C圖到第18A與18B圖係一些實施例中，含有一或多個鰭狀場效電晶體的半導體裝置於形成製程的中間階段之個別中間結構的多種圖式。如第1圖的剖視圖所示，半導體基板20具有應力半導體層22形成其上。半導體基板20可為或包含基體半導體基板、絕緣層上半導體基板、或類似物，且其可摻雜(如摻雜p型或n型摻質)或未摻雜。一般而言，絕緣層上半導體基板包含半導體材料形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。絕緣層形成於基板上，而基板通常為矽基板或玻璃基板。此外亦可採用其他基板，比如多層基板或組成漸變基板。在一些實施例中；半導體基板20的半導體材料可包含半導體元素如矽或鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦；半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、或磷砷化鎵銦；或上述之組合。
應力半導體層22可具有壓縮應力或拉伸應力。在一些例子中，應力半導體層22的應力來自於異質磊晶成長於半 導體基板20上。舉例來說，異質磊晶成長通常包含磊晶成長自然晶格常數不同於基板材料的成長材料於基板表面。假性成長成長材料於基板材料上，將導致成長材料具有應力。若成長材料的自然晶格常數大於基板材料的晶格常數，則成長材料中的應力可為壓縮應力。若成長材料的自然晶格常數小於基板材料的晶格常數，則成長材料中的應力可為拉伸應力。舉例來說，假性成長矽鍺於鬆馳的矽上將導致矽鍺具有壓縮應力，而假性成長碳化矽於鬆弛的矽上將導致碳化矽具有拉伸應力。
在其他例子中，應力半導體層22可異質磊晶成長於犧牲基板上，再轉移至半導體基板20。應力半導體層22可假性成長於犧牲基板上如前述。接著可將應力半導體層22接合至半導體基板20上，且接合方法可採用合適技術如晶圓接合。接著可自應力半導體層22移除犧牲基板，且移除方法可採用隔離佈植氧技術或另一移除技術。接著可研磨接合至半導體基板20的應力半導體層22，且研磨方法可為化學機械研磨。藉由上述方法轉移應力半導體層22，可在材料、應力、材料厚度、與類似選擇中具有更多彈性，因為應力半導體層22的應力並非取決於成長於半導體基板20上的製程。
應力半導體層22可為或包含矽、矽鍺(Si1-xGex，其中x可介於近似0至1之間)、碳化矽、純或實質上純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。舉例來說，用於形成III-V族半導體化合物的材料包含砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似物。此外，應力半導體層22其磊 晶成長於半導體基板20或犧牲基板上的方法，可採用有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。應力半導體層22的厚度可介於約30nm至約50nm之間。
如第2圖的剖視圖所示，形成鰭狀物24於應力半導體層22及/或半導體基板20中。在一些例子中，採用遮罩(如硬遮罩)以形成鰭狀物24。舉例來說，沉積一或多個遮罩層於應力半導體層22上，接著將一或多個遮罩層圖案化成遮罩。在一些例子中，一或多個遮罩層可包含或可為氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或另一沉積技術。一或多個遮罩層的圖案化方法可採用光微影。舉例來說，可形成光阻於一或多個遮罩層上，且光阻層的形成方法可採用旋轉塗佈。採用適當光罩曝光光阻，可圖案化光阻。接著可移除光阻的曝光部份或未曝光部份，端視採用的光阻為正型或負型。接著將光阻圖案轉移至一或多個遮罩層以形成遮罩，且轉移方法可採用合適的蝕刻製程。蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。蝕刻製程可為非等向。接著可移除光阻，且移除方法可為灰化製程或濕式剝除製程。
可採用遮罩並蝕刻應力半導體層22及/或半導體基板20，以形成溝槽於相鄰的一對鰭狀物24之間，因此鰭狀物24自半導體基板20凸起。蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。蝕刻 製程可為非等向。溝槽自應力半導體層22的上表面起算的深度，可介於約80nm至約150nm之間。
雖然此處所述的例子為用於鰭狀物24的應力工程(比如鰭狀物24包含應力半導體層22的個別部份)，但其他例子可不實施這些應力工程。舉例來說，鰭狀物24可由基體半導體基板(如半導體基板20)形成，而不含應力半導體層。另一方面為了圖式清楚，後續圖式可省略應力半導體層22。在一些實施方式中，實施用於應力工程的應力半導體層，則應力半導體層22可作為鰭狀物24的一部份(即使未直接說明)。在一些實施例中，未實施用於應力工程的應力半導體層，則鰭狀物24可由半導體基板20形成。
如第3A與3B圖的剖視圖及上視圖所示，形成每一隔離區26於對應的溝槽中。隔離區26可包含或可為絕緣材料如氧化物(比如氧化矽)、氮化物、類似物、或上述之組合，且絕緣材料的形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿系統中沉積化學氣相沉積為主的材料，再後固化材料使其轉變為另一材料如氧化物)、類似方法、或上述之組合。亦可採用任何可接受的製程所形成的其他絕緣材料。在例示性的實施例中，隔離區26包含氧化矽，其形成方法為可流動的化學氣相沉積製程。平坦化製程如化學機械研磨可移除任何多餘的絕緣材料與任何殘留的遮罩(用於蝕刻溝槽並形成鰭狀物24的製程)，使絕緣材料的上表面與鰭狀物24的上表面共平面。接著可使絕緣材料凹陷，以形成隔離區26。絕緣材料可凹陷，使鰭狀物24自相鄰的隔離區26之間凸 起，其可(至少部份地)劃定鰭狀物24為半導體基板20上的主動區。使絕緣材料凹陷的方法可採用可接受的乾蝕刻或濕蝕刻製程，比如對絕緣材料具有選擇性的蝕刻製程。此外，隔離區26的上表面可為平坦表面如圖示、凸起表面、凹陷表面(如碟狀)、或上述之組合，且上述表面形貌來自於蝕刻製程。如第3B圖的上視圖所示，鰭狀物24縱向地延伸越過半導體基板20。鰭狀物24自相鄰的個別隔離區26其上表面起算的高度，可介於約30nm至約50nm之間。舉例來說，對應每一鰭狀物24的應力半導體層22與半導體基板20之間的界面，可低於隔離區26的上表面。
本技術領域中具有通常知識者應理解第1圖至第3A與3B圖的製程，僅為如何形成鰭狀物24的一些例子。在其他實施例中，可形成介電層於半導體基板20的上表面上，蝕刻形成穿過介電層的溝槽；磊晶成長同質磊晶結構於溝槽中(未採用應力工程)，以及使介電層凹陷，讓同質磊晶結構自介電層凸起以形成鰭狀物。在其他實施例中，可採用異質磊晶結構作為鰭狀物。舉例來說，可在平坦化隔離區26的絕緣材料之後以及使絕緣材料凹陷之前，使鰭狀物24凹陷，並可磊晶成長不同於鰭狀物的材料於鰭狀物24的凹陷處。在另一實施例中，可形成介電層於半導體基板20的上表面上，蝕刻形成穿過介電層的溝槽，磊晶成長不同於半導體基板20的材料於溝槽中以形成異質磊晶結構(搭配應力工程)，以及使介電層凹陷，讓異質磊晶結構自介電層凸起以形成鰭狀物。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，可在磊晶成長時原位摻雜成長的材料，以省略先佈植鰭狀物的製程。不過原位摻雜與佈植 摻雜亦可搭配使用。另一方面，用於n型裝置的磊晶成長材料與用於p型裝置的磊晶成長材料不同可具有優點。
如第4A、4B、4C、與4D圖所示，形成虛置閘極堆疊於鰭狀物24上。第4A與4B圖係剖視圖，第4C圖為上視圖，而第4D圖為立體圖。第4D圖顯示剖面A-A與B-B。第1、2、3A、4A、與後續圖式中末尾為A者，為製程的多種例子中對應剖面A-A的剖視圖；而第4B圖與後續圖式中末尾為B者，為製程的多種例子中對應剖面B-B的剖視圖。為了方便描繪圖式，一些圖式中可省略一些構件或結構的標號，以避免擋住其他構件或結構。
虛置閘極堆疊位於鰭狀物24上，且其橫向延伸的方向垂直於鰭狀物24。每一虛置閘極堆疊(或更一般的閘極結構)包含一或多個界面介電層28、虛置閘極30、與遮罩32。用於虛置閘極堆疊的一或多個界面介電層28、虛置閘極30、與遮罩32的形成方法，可為依序形成個別層狀物後，將這些層狀物圖案化成虛置閘極堆疊。舉例來說，用於一或多個界面介電層28的層狀物可包含或可為氧化矽、氮化矽、類似物、或上述之多層，且其可熱成長及/或化學成長於鰭狀物24上(如圖所示)，或順應性地沉積(如電漿增強化學氣相沉積、原子層沉積、或另一沉積技術)。用於虛置閘極30的層狀物可包含或可為矽(如多晶矽)或另一材料，且其沉積方法可為化學氣相沉積、物理氣相沉積、或另一沉積技術。用於遮罩32的層狀物可包含或可為氮化矽、氮氧化矽、氮碳化矽、類似物、或上述之組合，其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或 另一沉積技術。接著可圖案化用於遮罩32、虛置閘極30、與一或多個界面介電層28的層狀物，以形成用於每一虛置閘極堆疊的遮罩32、虛置閘極30、與一或多個界面介電層28。舉例來說，上述圖案化方法可採用光微影與一或多道蝕刻製程圖案化上述層狀物如前述。
在一些實施例中，在形成虛置閘極堆疊之後，可形成輕摻雜汲極區(未特別圖示)於鰭狀物24中。舉例來說，佈植摻質至鰭狀物中的方法可採用虛置閘極堆疊作為遮罩。舉例來說，用於輕摻雜汲極區的摻質可包含或可為用於p型裝置的硼，或用於n型裝置的磷或砷，不過亦可採用其他摻質。輕摻雜汲極區的摻質濃度可介於約1015cm-3至約1017cm-3之間。
在後續圖式與說明中，剖面A-A沿著閘極堆疊。在後續圖式與說明中，剖面B-B沿著鰭狀物24(比如沿著鰭狀物24中的通道方向)。剖面A-A與B-B彼此垂直。
如第5A、5B、與5C圖所示，形成閘極間隔物34。閘極間隔物34沿著虛置閘極堆疊的側壁(比如一或多個界面介電層28、虛置閘極30、與遮罩32的側壁)形成，並位於鰭狀物24上。此外，其餘的閘極間隔物34可沿著鰭狀物24的露出側壁形成，如圖所示。舉例來說，閘極間隔物34的形成方法可為順應性沉積用於閘極間隔物34的一或多個層狀物，並非等向蝕刻一或多個層狀物。用於閘極間隔物的一或多個層狀物可包含或可為氮化矽、氮氧化矽、氮碳化矽、碳氧化矽、類似物、上述之多層、或上述之組合，且蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、或另一蝕刻製程。
接著形成源極/汲極區36於鰭狀物24中。用於源極/汲極區的凹陷形成於虛置閘極堆疊其兩側上的鰭狀物24中。凹陷的形成方法可為蝕刻製程。蝕刻製程可為等向或非等向，或者可對應力半導體層22及/或半導體基板20的一或多個結晶平面具有選擇性。因此凹陷可具有多種剖面輪廓，端視實施的蝕刻製程而定。蝕刻製程可為乾蝕刻製程(如反應性離子蝕刻、中性束蝕刻、或類似製程)，或濕蝕刻製程(比如採用氫氧化四甲基銨、氫氧化銨、或另一蝕刻劑)。凹陷自鰭狀物24的個別上表面延伸至鰭狀物24中的深度，可介於約0nm至約80nm之間。舉例來說，一些例子中的凹陷可不延伸至低於相鄰隔離區26的上表面，及/或低於應力半導體層22與半導體基板20之間的界面。雖然在其他實施例中，凹陷可延伸至低於相鄰的隔離區26之上表面及/或上述界面。
磊晶的源極/汲極區36形成於鰭狀物24中的凹陷內。磊晶的源極/汲極區36可包含或可為矽鍺(Si1-xGex，其中x可介於近似0至1之間)、碳化矽、磷化矽、碳磷化矽、純或實質上純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。舉例來說，用於形成III-V族半導體化合物的材料包含砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似物。磊晶的源極/汲極區36形成於凹陷中的方法可為磊晶成長材料於凹陷中，比如有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶、類似方法、或上述之組合。由於隔離區26及/或剩餘的閘極間隔物34的阻擋(端視磊晶的源極/汲極區 36形成其中的凹陷深度而定)，磊晶的源極/汲極區36可先垂直地成長於凹陷中，此時並未水平地成長磊晶的源極/汲極區36。在完全填滿隔離區26及/或殘餘的閘極間隔物34中的凹陷之後，可水平地與垂直地成長磊晶的源極/汲極區36以形成晶面，且晶面可對應半導體基板20的結晶平面。相對於鰭狀物24，磊晶的源極/汲極區36可隆起(如第5B圖所示的虛線)。在一些例子中，用於p型裝置與n型裝置的磊晶的源極/汲極區所採用的材料不同。在凹陷或磊晶成長等步驟時，可採用合適遮罩步驟以形成用於不同裝置的不同材料。
在一例中，鰭狀場效電晶體為上述的p型鰭狀場效電晶體，半導體基板20為基體矽基板，應力半導體層22為Si1-xGex，而磊晶的源極/汲極區36為Si1-yGey，其中y自個別磊晶的源極/汲極區36成長其中的凹陷其下表面，朝磊晶的源極/汲極區36的上表面增加，且增加方式為一段一段的階梯狀增加、連續增加、或上述之組合。上述y的每一例大於x的每一例。此外，一些例子中的凹陷並未延伸至低於相鄰的隔離區26其上表面，且未延伸至低於應力半導體層22與半導體基板20之間的界面。本技術領域中具有通常知識者應理解，可實施調整以達n型鰭狀場效電晶體及/或其他p型鰭狀場效電晶體。
在一些額外或其他例子中，可採用虛置閘極堆疊與閘極間隔物34作為遮罩，佈植摻質至鰭狀物24中以形成源極/汲極區36。因此可佈植形成源極/汲極區36於每一虛置閘極堆疊的兩側上。在磊晶成長時可原位摻雜磊晶的源極/汲極區36，及/或在磊晶成長之後進行佈植。因此源極/汲極區36可由 磊晶成長法(可能搭配佈植)形成於每一虛置閘極堆疊的兩側上。舉例來說，用於源極/汲極區36的摻質例子可包含或可為用於p型裝置的硼或用於n型裝置的磷或砷，不過亦可採用其他摻質。源極/汲極區36的摻質濃度可介於約1019cm-3至約1021cm-3之間。
如第6A、6B、與6C圖所示，形成蝕刻停止層38與第一層間介電層40。一般而言，蝕刻停止層在形成接點或通孔的蝕刻製程中，可提供停止蝕刻的機制。蝕刻停止層可由介電材料形成，且其蝕刻選擇性可不同於相鄰的層狀物(如層間介電層)。蝕刻停止層38可順應性地沉積於鰭狀物24、虛置閘極堆疊、閘極間隔物34、與隔離區26上。蝕刻停止層38可包含或可為氮化矽、氮碳化矽、碳氧化矽、氮化碳、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或另一沉積技術。第一層間介電層40沉積於蝕刻停止層38上。第一層間介電層40可包含或可為氧化矽、低介電常數介電材料(介電常數低於氧化矽的材料)如氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、有機矽酸鹽玻璃、碳氧化矽、旋轉塗佈玻璃、旋轉塗佈聚合物、碳矽材料、上述之化合物、上述之複合物、類似物、或上述之組合。第一層間介電層40的沉積方法可為旋轉塗佈、化學氣相沉積、可流動的化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或另一沉積技術。
蝕刻停止層38與第一層間介電層40的上表面與虛置閘極30的上表面共平面。可進行平坦化製程如化學機械研 磨，使第一層間介電層40與蝕刻停止層38的上表面與虛置閘極30的上表面齊平。化學機械研磨亦可移除虛置閘極30上的遮罩32(且一些例子亦可移除閘極間隔物34的上側部份)。綜上所述，經由第一層間介電層40與蝕刻停止層38露出虛置閘極30的上表面。
如第7A、7B、與7C圖所示，移除虛置閘極堆疊。移除虛置閘極30與一或多個界面介電層28，且移除方法可為一或多道蝕刻製程。虛置閘極30的移除方法可為對虛置閘極30具有選擇性的蝕刻製程，其中一或多個界面介電層28作為蝕刻停止層。接著移除一或多個界面介電層28的方法可為不同的蝕刻製程，其對一或多個界面介電層28具有選擇性。舉例來說，蝕刻製程可為反應性離子蝕刻、中性束蝕刻、濕蝕刻、或另一蝕刻製程。凹陷42形成於閘極間隔物34之間，即虛置閘極堆疊被移除處。經由凹陷42露出鰭狀物24的通道區。
如第8A、8B、與8C圖所示，形成置換閘極結構於凹陷42中。置換閘極結構各自包含閘極介電層44、一或多個視情況形成的順應層46、與閘極48。
閘極介電層44可順應性地沉積於凹陷42中(比如隔離區26的上表面、沿著通道區的鰭狀物24的側壁與上表面、以及閘極間隔物34的側壁上)，以及閘極間隔物34、蝕刻停止層38、與第一層間介電層40的上表面上。閘極介電層44可為或包含氧化矽、氮化矽、高介電常數介電材料、上述之多層、或其他介電材料。高介電常數介電材料的介電常數可大於約7,0，且可包含鉿、鋁、鋯、鑭、鎂、鋇、鈦、或鉛的金屬氧化物或 金屬矽酸鹽，上述之多層、或上述之組合。閘極介電層44的沉積方法可為原子層沉積、電漿增強化學氣相沉積、分子束磊晶、或另一沉積技術。
接著可順應性地及依序地(若有多個順應層46)沉積一或多個視情況形成的順應層46於閘極介電層44上。一或多個視情況形成的順應層46可包含一或多個阻障層、蓋層、及/或功函數調整層。一或多個阻障層及/或蓋層可包含鉭及/或鈦的氮化物、氮矽化物、氮碳化物、及/或氮鋁化物；鎢的氮化物、氮碳化物、及/或碳化物；類似物；或上述之組合，且其沉積方法可為原子層沉積、電漿增強化學氣相沉積、分子束沉積、或另一沉積技術。一或多個功函數調整層可包含或可為鈦及/或鉭的氮化物、氮矽化物、氮碳化物、氮鋁化物、氧鋁化物、及/或碳鋁化物，鎢、鈷、或鉑的氮化物、氮碳化物、及/或碳化物，類似物，或上述之組合，且其沉積方法可為原子層沉積、電漿增強化學氣相沉積、分子束沉積、或另一沉積技術。在一些例子中，蓋層(如氮化鈦層)可順應性地形成於閘極介電層44上，第一阻障層(如氮化鉭層)可順應性地形成於蓋層上，一或多個功函數調整層可順應性地依序形成於第一阻障層上，且第二阻障層(如氮化鈦層)可順應性地形成於一或多個功函數調整層上。
用於閘極48的層狀物形成於閘極介電層44上，以及一或多個視情況形成的順應層46(若形成)上。用於閘極48的層狀物可填入剩餘的凹陷42，即移除虛置閘極堆疊處。用於閘極48的層狀物可包含或可為含金屬材料如鎢、鈷、鋁、釕、銅、 上述之多層、上述之組合、或類似物。用於閘極48的層狀物其沉積方法可為原子層沉積、電漿增強化學氣相沉積、分子束沉積、物理氣相沉積、或另一沉積技術。
移除第一層間介電層40、蝕刻停止層38、與閘極間隔物34的上表面上，用於閘極48、一或多個視情況形成的順應層46、與閘極介電層44的層狀物的部份。舉例來說，平坦化製程如化學機械研磨可移除第一層間介電層40、蝕刻停止層38、與閘極間隔物34的上表面上，用於閘極48、一或多個視情況形成的順應層46、與閘極介電層44的層狀物的部份。因此可形成包含閘極48、一或多個視情況形成的順應層46、與閘極介電層44的每一置換閘極結構，如第8A至8C圖所示。
如第9A、9B、與9C圖所示，切割置換閘極結構。切割置換閘極結構所形成的閘極切割-充填結構50，其橫向的延伸方向垂直於置換閘極結構並分離置換閘極結構。如下所述，一些例子中的閘極切割-充填結構50為絕緣材料，因此切割置換閘極結構之前的置換閘極結構的部份為完整結構，且彼此之間可因閘極切割-充填結構50而電性隔離。
在一些例子中，遮罩(如硬遮罩)用於切割置換閘極結構的製程。舉例來說，一或多個遮罩層可沉積於置換閘極結構、閘極間隔物34、蝕刻停止層38、與第一層間介電層40上，接著將一或多個遮罩層圖案化成遮罩。在一些例子中，一或多個遮罩層可包含或可為氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或另一沉積技術。一或多個遮罩層 的圖案化方法可採用光微影與蝕刻製程如前述。遮罩可具有遮罩開口，其橫向的延伸方向垂直於置換閘極結構並與置換閘極結構交叉。
可採用遮罩並蝕刻置換閘極結構、閘極間隔物34、蝕刻停止層38、與第一層間介電層40，以形成切割置換閘極結構的溝槽。溝槽的深度可延伸至對應隔離區26及/或隔離區26中，比如穿過閘極48、一或多個視情況形成的順應層46、與閘極介電層44。蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。蝕刻製程可為非等向。用於閘極切割-充填結構50的絕緣材料，可沉積於切割置換閘極結構的溝槽中。在一些例子中，每一閘極切割-充填結構50可為單一絕緣材料。在其他例子中，閘極切割-充填結構50可包含多個不同絕緣材料，比如多層設置的絕緣材料。在一些例子中，絕緣材料可包含或可為氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或另一沉積技術。可移除第一層間介電層40、蝕刻停止層38、閘極間隔物34、與置換閘極結構的上表面上，用於閘極切割-充填結構50的絕緣材料的部份與遮罩。舉例來說，平坦化製程如化學機械研磨可移除第一層間介電層40、蝕刻停止層38、閘極間隔物34、與置換閘極結構的上表面上，用於閘極切割-充填結構50的絕緣材料的部份與遮罩。閘極切割-充填結構50的上表面可與第一層間介電層40、蝕刻停止層38、閘極間隔物34、及置換閘極結構的上表面共平面。因此閘極切割-充填結構50 可電性隔離彼此分割的置換閘極結構的部份。如第9A圖所示，在形成(如沉積)置換閘極結構之後切割置換閘極結構，因此閘極介電層44及/或一或多個視情況形成的順應層46不會沿著閘極切割-充填結構50的側壁垂直地延伸。雖然第9A圖所示的閘極切割-充填結構50具有正錐形輪廓(比如鄰接閘極切割-充填結構50的構件，其側壁以及與側壁相接的其下表面之間的角度分別小於90度)，但閘極切割-充填結構50可具有垂直輪廓(比如上述角度等於90度)或反錐形輪廓(比如上述角度大於90度)。具有閘極切割-充填結構50形成其中的溝槽，其蝕刻製程將導致上述輪廓。
如第10A、10B、與10C圖所示，形成遮罩52，且遮罩52具有遮罩開口54以用於切割鰭狀物24。舉例來說，沉積一或多個遮罩層於置換閘極結構、閘極間隔物34、蝕刻停止層38、第一層間介電層40、與閘極切割-充填結構50上，接著將一或多個遮罩層圖案化成遮罩52。在一些例子中，一或多個遮罩層可包含或可為氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或另一沉積技術。一或多個遮罩層將被圖案化，以形成具有遮罩開口54的遮罩52。一或多個遮罩層的圖案化方法可採用光微影與蝕刻製程如前述。遮罩開口54露出一對閘極切割-充填結構50之間的置換閘極結構其至少部份，且露出的置換閘極結構的部份將被移除。如第10A圖所示，遮罩52懸置於置換閘極結構將移除的部份上。雖然在一些例子中，遮罩開口54可對準閘極切割-充填結構50的側壁，而閘極 切割-充填結構50定義置換閘極結構將移除的部份。
如第11A、11B、與11C圖所示，移除置換閘極結構的部份，比如遮罩開口54露出的至少部份。移除製程可為一或多道蝕刻製程。蝕刻製程可為等向，且對閘極48、一或多個視情況形成的順應層46、與閘極介電層44的材料具有選擇性。
舉例來說，一或多道蝕刻製程可為濕蝕刻製程，比如包含硫化過氧化物混合物(如硫酸與過氧化氫的混合物)、高溫標準清潔品1(SC1，如氫氧化銨、過氧化氫、與水的混合物)、或另一蝕刻製程。採用硫化過氧化物混合物的濕蝕刻製程溫度可介於約60℃至約200℃之間，且採用高溫標準清潔品1的濕蝕刻製程溫度可介於約20℃至約80℃之間。
一或多個蝕刻製程亦可為乾(如電漿)蝕刻製程。舉例來說，電漿蝕刻製程可實施低直流電的基板偏壓(比如小於約0.1kV)或無基板偏壓。電漿蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。用於電漿蝕刻製程中的蝕刻劑氣體，可包含三氯化硼、四氯化矽、氯氣、其他氯為主的氣體、類似物、或上述之組合。電漿蝕刻製程的蝕刻劑氣體流速，可介於約50sccm至約800sccm之間。電漿蝕刻製程的功率可介於約200W至約1000W之間。電漿蝕刻製程的壓力可介於約1mTorr至約80mTorr之間。
由於等向蝕刻對閘極48、一或多個視情況形成的順應層46、與閘極介電層44具有選擇性，可移除經由遮罩開口54露出的置換閘極結構其至少部份，甚至移除應該位於遮罩52下的置換閘極結構的部份(因遮罩開口54對不準)。移除置換閘 極結構的部份，可形成閘極切割開口60於閘極間隔物34與閘極切割-充填結構50之間，且閘極間隔物34與閘極切割-充填結構50沿著置換閘極結構被移除的部份。閘極切割開口60露出鰭狀物24將被切割的部份。
如第12A、12B、與12C圖所示，修整遮罩開口54與閘極切割開口60所露出的鰭狀物24，遮罩開口54穿過遮罩52，而閘極切割開口60位於置換閘極結構被移除的部份。修整製程可形成具有修整切口61之修整的鰭狀物24’。修整製程可為一或多道蝕刻製程。蝕刻製程可為等向及/或非等向，且對鰭狀物24的材料具有選擇性。
舉例來說，蝕刻製程可為乾(電漿)蝕刻製程。電漿蝕刻製程可實施一些直流電基板偏壓，比如介於約0kV至約0.1kV之間。電漿蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。用於電漿蝕刻製程中的蝕刻劑氣體，可包含溴化氫、氯氣、四氯化矽、三氯化硼、其他氯為主的氣體、類似物、或上述之組合。電漿蝕刻製程的蝕刻劑氣體流速，可介於約50sccm至約800sccm之間。電漿蝕刻製程的功率可介於約200W至約1000W之間。電漿蝕刻製程的壓力可介於約1mTorr至約80mTorr之間。
在一些例子中，修整的鰭狀物24’其上表面高於或齊平相鄰的個別隔離區26其上表面。舉例來說，修整切口61自鰭狀物24向下的深度可介於約20nm至約80nm之間。修整切口61其深度可小於、等於、或大於磊晶的源極/汲極區36形成其中的凹陷其深度，且凹陷的深度自鰭狀物24的上表面起算。在 一些特定例子中，修整切口61其深度等於或大於磊晶的源極/汲極區36形成其中的凹陷其深度。
如第12B圖的剖視圖所示，修整鰭狀物24將形成修整切口61(對應閘極切割開口60)，其延伸至個別鰭狀物24的側壁之間的深度。鰭狀物24的材料(如應力半導體層22)在鰭狀物24修整處可形成側壁，且鰭狀物24的材料(如應力半導體層22，其為結晶材料)位於側壁與對應的磊晶的源極/汲極區36之間。舉例來說，在定義的修整切口61之間的每一閘極間隔物34下的鰭狀物24之材料，位於對應的磊晶的源極/汲極區36與修整切口61的側壁之間。因此，結晶材料可位於磊晶的源極/汲極區36與修整切口61的對應側壁之間。
如第13A、13B、與13C圖所示，形成襯墊層62於移除置換閘極結構的部份處的閘極切割開口60中，以及修整的鰭狀物24’上的修整切口61上。襯墊層62順應性地沉積於閘極切割開口60中、修整切口61中、以及遮罩52上。舉例來說，襯墊層62順應性地沉積於閘極間隔物34與修整的鰭狀物24’的側壁上(如第13B圖所示)、修整的鰭狀物24’的上表面上(如第13A與13B圖所示)、以及閘極切割-充填結構50的側壁上與隔離區26的上表面上(如第13A圖所示)。襯墊層62可為或包含氮化矽、氧化矽、氮氧化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為原子層沉積、化學氣相沉積、或另一順應性的沉積技術。襯墊層62的厚度可介於約1nm至約5nm之間。
如第14A、14B、與14C圖所示，在襯墊層62上進行突破蝕刻製程，以露出修整的鰭狀物24’將切割處。突破蝕刻 製程可為非等向蝕刻製程，比如乾(電漿)蝕刻製程。非等向蝕刻製程可為反應性離子蝕刻、感應耦合電漿蝕刻、中性束蝕刻、或類似製程。蝕刻劑氣體的例子可為或包含氯氣、氯為主的氣體、氟仿、四氟化碳、含碳高分子(比如含-CH2、-CH3、或類似官能基)、六氟化硫、三氟化氮、類似物、或上述之組合。電漿蝕刻製程的蝕刻劑氣體流速可介於約50sccm至約800sccm之間。電漿蝕刻製程可實施直流電的基板偏壓，其大於或等於約0.1kV，比如介於約0.1kV至約0.8kV之間。電漿蝕刻製程功率可介於約200W至約1000W之間。電漿蝕刻製程壓力可介於約1mTorr至約80mTorr之間。
非等向蝕刻製程露出修整的鰭狀物24’，並沿著修整切口61中的鰭狀物24其側壁與閘極間隔物34其側壁保留襯墊層62，如第14B圖所示。未暴露至非等向蝕刻製程的襯墊層62的部份，比如沿著閘極切割-充填結構50其側壁與遮罩52的懸置下方的襯墊層62的部份，亦可保留於閘極切割開口60中。如第14B圖的剖視圖所示，鰭狀物24的材料(比如應力半導體層22，其為結晶材料)位於突破蝕刻製程之後保留的襯墊層62與對應之磊晶的源極/汲極區36之間。因此結晶材料可位於磊晶的源極/汲極區36與對應的襯墊層62之間。
如第15A、15B、與15C圖所示，切割經由襯墊層62、穿過遮罩52的遮罩開口54、與移除置換閘極結構的部份處的閘極切割開口60所露出的鰭狀物24。切割鰭狀物24的步驟可移除隔離區26之間，且經由襯墊層62、遮罩開口54、與閘極切割開口60露出的鰭狀物24的部份。切割步驟亦移除半導體基板20的 部份，即鰭狀物24的切割處低於隔離區26時，可形成凹陷64於半導體基板20中。切割鰭狀物的方法可採用蝕刻製程。蝕刻製程可為非等向或等向，且對鰭狀物24與半導體基板20的材料具有選擇性。
舉例來說，蝕刻製程可為乾(電漿)蝕刻製程。電漿蝕刻製程可實施一些直流電的基板偏壓，比如介於約0.1kV至約1kV之間。電漿蝕刻製程可包含反應性離子蝕刻、中性束蝕刻、感應耦合電漿蝕刻、類似製程、或上述之組合。用於電漿蝕刻製程中的蝕刻劑氣體，可包含溴化氫、氯氣、四氯化矽、三氯化硼、其他氯為主的氣體、類似物、或上述之組合。電漿蝕刻製程的蝕刻劑氣體流速，可介於約50sccm至約800sccm之間。電漿蝕刻製程功率可介於約50W至約1000W之間。電漿蝕刻製程壓力可介於約1mTorr至約80mTorr之間。
切割的鰭狀物24其側壁上的襯墊層62，可在切割鰭狀物24時保護磊晶的源極/汲極區36。此外，襯墊層62可定義修整的鰭狀物24’將被切割的區域。修整的鰭狀物24’其被切割的寬度可為襯墊層62的相對側壁之間的距離，比如小於第12B圖的修整切口61其寬度。由於襯墊層62定義將切割的區域寬度，因此可增加其他製程的製程容忍度。舉例來說，對應置換閘極結構其被移除部份的虛置閘極堆疊，其寬度可增加。此外，由於修整、形成襯墊層62、與切割等製程，切割的鰭狀物24在襯墊層62的底部為階梯狀，如下詳述。
如第16A、16B、與16C圖所示，形成充填材料66於移除置換閘極結構的部份處的閘極切割開口60中，以及凹陷 64中。充填材料66可為絕緣材料。在一些例子中，充填材料66可為單一絕緣材料。在其他例子中，充填材料66可包含多種不同的絕緣材料，比如多層設置的絕緣材料。充填材料66可包含或可為氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或另一沉積技術。在一些例子中，充填材料66與襯墊層62可為或包含相同或不同材料。在充填材料66與襯墊層62為相同材料的一些例子中，第15A至15C圖的蝕刻製程會讓襯墊層62與充填材料66之間的界面，可能存在副產物/殘留物(具有不同材料組成)及/或襯墊層62的懸吊鍵。
如第17A、17B、與17C圖所示，平坦化充填材料66以及第一層間介電層40、蝕刻停止層38、閘極切割-充填結構50、閘極間隔物34、與置換閘極結構的上表面，以形成含有充填材料66與襯墊層62的鰭狀物切割-充填結構68。第一層間介電層40其上表面上的充填材料66與遮罩52的部份可被移除。舉例來說，平坦化製程如化學機械研磨可移除第一層間介電層40其上表面上的充填材料66與遮罩52的部份，且充填材料66的上表面可與第一層間介電層40、蝕刻停止層38、閘極切割-充填結構50、閘極間隔物34、與置換閘極結構的上表面共平面。因此鰭狀物切割-充填結構68可電性隔離切割的鰭狀物24其彼此分割的部份。值得注意的是，置換閘極結構、閘極間隔物34、蝕刻停止層38、第一層間介電層40、與閘極切割-充填結構50可能因平坦化製程而造成一些損失。舉例來說，圖示中懸置於閘極切割開口60的襯墊層62的部份(比如沉積於遮罩52的下表 面上)，其移除方法可為平坦化製程。上述平坦化製程亦可能造成閘極切割-充填結構50、第一層間介電層40、置換閘極結構、與類似物的高度損失。
如第18A、18B、與18C圖所示，形成第二層間介電層70，並形成穿過第二層間介電層70、第一層間介電層40、及/或蝕刻停止層38至磊晶的源極/汲極區36與置換閘極結構的導電結構72與74。雖然未圖示，可沉積蝕刻停止層於第一層間介電層40、蝕刻停止層38、閘極間隔物34、置換閘極結構、閘極切割-充填結構50、與鰭狀物切割-充填結構68上。蝕刻停止層可包含或可為氮化矽、氮碳化矽、碳氧化矽、氮化碳、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或另一沉積技術。第二層間介電層70沉積於蝕刻停止層(若形成)上，及/或沉積於第一層間介電層40、蝕刻停止層38、閘極間隔物34、置換閘極結構、閘極切割-充填結構50、與鰭狀物切割-充填結構68上。第二層間介電層70可包含或可為氧化矽、低介電常數介電材料如氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、有機矽酸鹽玻璃、碳氧化矽、旋轉塗佈玻璃、旋轉塗佈聚合物、碳矽材料、上述之化合物、上述之複合物、類似物、或上述之組合。第二層間介電層70的沉積方法可為旋轉塗佈、化學氣相沉積、可流動的化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或另一沉積技術。
可形成用於導電結構72的開口，其穿過第二層間介電層70、第一層間介電層40、與蝕刻停止層38至磊晶的源極 /汲極區36，以露出磊晶的源極/汲極區36其至少個別部份；並可形成用於導電結構74的開口，其穿過第二層間介電層70至置換閘極結構，以露出置換閘極結構的至少個別部份。舉例來說，開口的形成方法可採用合適的光微影與蝕刻製程。用於導電結構72與74的開口可同時形成，或採用不同光微影與蝕刻製程以分別形成。
黏著層可順應性地沉積於開口中，比如沉積於磊晶的源極/汲極區36、第二層間介電層70的側壁、第一層間介電層40的側壁、與蝕刻停止層38的側壁上以用於導電結構72，以及沉積於閘極48與第二層間介電層40的側壁上以用於導電結構74。舉例來說，阻障層可順應性地沉積於黏著層上。舉例來說，黏著層可為或可包括鈦、鈷、鎳、類似物、或上述之組合，且其沉積方法可為原子層沉積、化學氣相沉積、或另一沉積技術。阻障層可為或可包含氮化鈦、氧化鈦、氮化鉭、氧化鉭、類似物、或上述之組合，且其沉積方法可為原子層沉積、化學氣相沉積、或另一沉積技術。矽化物區可形成於磊晶的源極/汲極區36的上側部份上，且其形成方法可為使磊晶的源極/汲極區36的上側部份與黏著層及/或阻障層反應。可進行退火以利磊晶的源極/汲極區36與黏著層及/或阻障層反應。
接著可形成導電材料，以填入開口並形成於阻障層上。導電材料可為或包含鎢、銅、鋁、金、銀、上述之合金、類似物、或上述之組合，且其沉積方法可為化學氣相沉積、原子層沉積、物理氣相沉積、或另一沉積技術。在沉積導電材料之後，可採用平坦化製程如化學機械研磨以移除多餘的導電材 料、阻障層、與黏著層。平坦化製程可移除高於第二層間介電層70的上表面之多餘的導電材料、阻障層、與黏著層。因此導電材料、阻障層、黏著層、與第二層間介電層70的上表面可共平面。綜上所述，各自包含導電材料、阻障層、黏著層、及/或矽化物區的導電結構72與74，可分別形成至磊晶的源極/汲極區36與閘極48。圖式中的導電結構72與74其佈局僅用以舉例。本技術領域中具有通常知識者應理解不同實施方式之間的導電結構佈局可不同。
第19圖係一些實施例中，第18B圖的中間結構其部份剖視圖。第19圖亦顯示在切割鰭狀物24的位置，階狀區80位於切割的鰭狀物24的側壁。修整鰭狀物24可形成階狀區80，襯墊層62可沿著修整的鰭狀物24其側壁形成，並在襯墊層62之間切割鰭狀物24。修整步驟形成個別的切割的鰭狀物24的第一垂直側壁，其形成每一階狀區80。個別的修整的鰭狀物24的水平表面上形成有襯墊層62。切割步驟形成個別的切割的鰭狀物24的第二垂直側壁。第一垂直側壁與水平表面位於切割的鰭狀物24與襯墊層62之間的個別界面。第二垂直側壁位於切割的鰭狀物24與充填材料66之間的界面。
修整步驟形成的切割的鰭狀物24，其相對的第一垂直側壁之間隔有第一尺寸D1。修整步驟亦形成切割的鰭狀物24其水平表面，其上形成有襯墊層62，且水平表面與個別之切割的鰭狀物24之上表面之間的距離為第二尺寸D2。第一尺寸D1與第二尺寸D2為修整步驟形成的修整切口61其尺寸。第一尺寸D1可介於約12nm至約20nm之間，而第二尺寸D2可介於約 20nm至約80nm之間。修整製程的深寬比(比如第二尺寸D2與第一尺寸D1的比例)可介於約2至約6之間。
切割的鰭狀物24其個別的第一垂直側壁，與對應的磊晶的源極/汲極區36之間具有第三尺寸D3。個別之切割的鰭狀物24之結晶材料，處於此第三尺寸D3之中。第三尺寸D3可介於約1nm至約5nm之間。
磊晶的源極/汲極區36自個別之切割的鰭狀物24之上表面，延伸至切割的鰭狀物24中的距離為第四尺寸D4。第四尺寸D4可為用於形成磊晶的源極/汲極區36的凹陷其深度，且凹陷形成於鰭狀物24中。第四尺寸可介於約0nm至約80nm之間。第四尺寸D4小於或等於第二尺寸D2，但其他例子中的第四尺寸D4可大於第二尺寸D2。
充填材料66在襯墊層62的相對側壁之間可具有第五尺寸D5。第五尺寸D5可介於約2nm至約18nm之間。第五尺寸D5小於第一尺寸D1，比如為襯墊層62的厚度的兩倍，而襯墊層62的厚度可介於約1nm至約5nm之間。第五尺寸D5與第一尺寸D1之間的比例可介於約0.2至約0.9之間。充填材料66在切割的鰭狀物24的上表面至充填材料66的下表面之間可具有第六尺寸D6。第六尺寸D6可介於約50nm至約200nm之間。充填材料66在充填材料66的上表面至充填材料66的下表面之間可具有第七尺寸D7。第七尺寸D7可介於約80nm至約250nm之間。第七尺寸D7與第五尺寸D5的深寬比介於約10至約40之間。
一些實施例可達一些優點。修整鰭狀物之後沉積襯墊層於鰭狀物的側壁上，可在後續的切割製程中更佳地保護 磊晶的源極/汲極區。除了改良對磊晶的源極/汲極區的保護之外，襯墊層亦可增加切割的製程容忍度。此外，位於鰭狀物切割-充填結構與磊晶的源極/汲極區之間的結晶材料可作為緩衝物，並有助於避免鰭狀物中的通道應力鬆弛。這可使鰭狀物中的應力更一致，並讓具有鰭狀物的裝置具有更一致的效能。除上述優點外，本發明實施例可達其他優點。
一實施例為半導體結構。半導體結構包括第一鰭狀物與第二鰭狀物於基板上，以及鰭狀物切割-充填結構於第一鰭狀物與第二鰭狀物之間。第一鰭狀物與第二鰭狀物為縱向對準。鰭狀物切割-充填結構包括襯墊層於第一鰭狀物的第一側壁上，以及絕緣充填材料於襯墊層的第一側壁與第一鰭狀物的第二側壁上。襯墊層亦位於第一鰭狀物的第一側壁與第二側壁之間的第一鰭狀物的表面上。
在一些實施例中，上述半導體結構中穿過襯墊層的鰭狀物切割-充填結構之第一橫向尺寸，大於襯墊層下的鰭狀物切割-充填結構之第二橫向尺寸，且第一橫向尺寸與第二橫向尺寸處於平行方向。
在一些實施例中，上述半導體結構中的第一鰭狀物的表面為水平表面。
在一些實施例中，上述半導體結構中第一鰭狀物的第一側壁、第一鰭狀物的表面、與第一鰭狀物的第二側壁形成第一鰭狀物上的階狀區。
在一些實施例中，上述半導體結構中絕緣充填材料延伸至基板的位置低於第一鰭狀物與該第二鰭狀物。
在一些實施例中，上述半導體結構中第一鰭狀物包括磊晶的源極/汲極區，且磊晶的源極/汲極區自第一鰭狀物的上表面延伸至第一鰭狀物中的距離為第一深度；襯墊層自第一鰭狀物的上表面延伸的距離為第二深度；以及第二深度等於或大於第一深度。
在一些實施例中，上述半導體結構中第一鰭狀物包含磊晶的源極/汲極區延伸至第一鰭狀物中，且磊晶的源極/汲極區為第一鰭狀物中最靠近鰭狀物切割-充填結構的一者；以及第一鰭狀物的結晶材料橫向地位於襯墊層與磊晶的源極/汲極區之間。
在一些實施例中，上述半導體結構中襯墊層亦位於第二鰭狀物的第一側壁上；以及絕緣充填材料亦位於襯墊層的第二側壁上以及第二鰭狀物的第二側壁上，襯墊層亦位於第二鰭狀物的第一側壁與第二側壁之間的第二鰭狀物的表面上。
另一實施例為半導體結構的形成方法。修整基板上的鰭狀物。沿著鰭狀物的第一部份與第二部份其個別的多個第一側壁形成襯墊層。鰭狀物的第一部份與第二部份的第一側壁係由修整鰭狀物之步驟所形成。經由襯墊層切割鰭狀物。沿著襯墊層與鰭狀物被切割處，形成充填材料。
在一些實施例中，上述方法中修整鰭狀物的步驟包括蝕刻鰭狀物至高於或齊平基板上相鄰的多個隔離區之上表面，且鰭狀物自相鄰的隔離區之間凸起。
在一些實施例中，上述方法中形成襯墊層的步驟包括：沿著鰭狀物的第一部份與第二部份的第一側壁，與鰭狀 物的第一部份與第二部份的第一側壁之間的橫向表面，順應性地沉積襯墊層的層狀物；以及非等向蝕刻襯墊層的層狀物，以自鰭狀物的第一部份與第二部份的第一側壁之間的橫向表面其至少部份，移除襯墊層的層狀物。
在一些實施例中，上述方法中切割鰭狀物的步驟包括蝕刻鰭狀物至鰭狀物下的基板中。
在一些實施例中，上述方法更包括磊晶成長源極/汲極區於鰭狀物的第一部份中，源極/汲極區為最靠近鰭狀物被切割處，其中沿著鰭狀物的第一部份的第一側壁形成襯墊層之後，鰭狀物的結晶材料橫向地位於源極/汲極區與襯墊層之間。
其他實施例為半導體結構的形成方法。蝕刻基板上的鰭狀物以形成修整切口。修整切口定義鰭狀物的第一側壁與第二側壁。襯墊層沿著鰭狀物的第一側壁與第二側壁形成。修整切口的下表面，經由襯墊層露出。經由修整切口的下表面蝕刻鰭狀物，以形成鰭狀物切口。將絕緣材料填入鰭狀物切口。絕緣材料沿著襯墊層。
又一實施例為半導體結構的形成方法。自鰭狀物上移除閘極結構以定義區域。鰭狀物自基板凸起。修整移除閘極結構處的該區域中的鰭狀物。順應性地沉積襯墊層於移除閘極結構處的區域中及修整的鰭狀物上。非等向地蝕刻襯墊層。經由襯墊層切割修整的鰭狀物。將絕緣材料置入移除閘極結構處以及修整的鰭狀物被切割處的區域中。
在一些實施例中，上述方法中修整鰭狀物的步驟 形成多個鰭狀物側壁於鰭狀物上，且移除閘極結構處的區域定義鰭狀物側壁。
在一些實施例中，上述方法中的絕緣材料位於沿著鰭狀物側壁的襯墊層上。
在一些實施例中，上述方法中第一隔離區與第二隔離區位於基板上及鰭狀物的兩側上；移除閘極結構處的區域中的修整的鰭狀物其上表面，高於或齊平第一隔離區的上表面；以及切割修整的鰭狀物至基板中的深度，低於第一隔離區的下表面。
在一些實施例中，上述方法中移除閘極結構處的區域位於第一閘極間隔物與第二閘極間隔物之間，亦位於第一閘極切割-充填結構與第二閘極切割-充填結構之間，其中第一閘極間隔物與第二閘極間隔物位於鰭狀物上，且第一閘極間隔物與第二閘極間隔物各自位於第一閘極切割-充填結構與第二閘極切割-充填結構之間。
在一些實施例中，上述方法中修整鰭狀物的步驟形成第一鰭狀物側壁與第二鰭狀物側壁於鰭狀物上，第一鰭狀物側壁對準第一閘極間隔物的側壁，且第二鰭狀物側壁對準第二閘極間隔物的側壁；以及絕緣材料位於沿著第一鰭狀物側壁與沿著第二鰭狀物側壁的襯墊層上。
在一些實施例中，上述方法中絕緣材料位於沿著第一閘極間隔物、第二閘極間隔物、第一閘極切割-充填結構、與第二閘極切割-充填結構的個別側壁上的襯墊層上。
上述實施例之特徵有利於本技術領域中具有通常 知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明實施例的精神與範疇，並可在未脫離本發明實施例的精神與範疇的前提下進行改變、替換、或更動。

Claims (20)

  1. 一種半導體結構，包括：一第一鰭狀物與一第二鰭狀物，位於一基板上，且該第一鰭狀物與該第二鰭狀物縱向地對準；以及一鰭狀物切割-充填結構，位於該第一鰭狀物與該第二鰭狀物之間，且該鰭狀物切割-充填結構包括：一襯墊層，位於該第一鰭狀物的第一側壁上；以及一絕緣充填材料，位於該襯墊層的第一側壁與該第一鰭狀物的第二側壁上，且襯墊層亦位於該第一鰭狀物的第一側壁與第二側壁之間的該第一鰭狀物的表面上。
  2. 如申請專利範圍第1項所述之半導體結構，其中穿過該襯墊層的該鰭狀物切割-充填結構之第一橫向尺寸，大於該襯墊層下的該鰭狀物切割-充填結構之第二橫向尺寸，且該第一橫向尺寸與該第二橫向尺寸處於平行方向。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一鰭狀物的表面為水平表面。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一鰭狀物的第一側壁、該第一鰭狀物的表面、與該第一鰭狀物的第二側壁形成該第一鰭狀物上的一階狀區。
  5. 如申請專利範圍第1項所述之半導體結構，其中該絕緣充填材料延伸至該基板的位置低於該第一鰭狀物與該第二鰭狀物。
  6. 如申請專利範圍第1項所述之半導體結構，其中：該第一鰭狀物包括一磊晶的源極/汲極區，且該磊晶的源極/ 汲極區自該第一鰭狀物的上表面延伸至該第一鰭狀物中的距離為一第一深度；該襯墊層自該第一鰭狀物的上表面延伸的距離為一第二深度；以及該第二深度等於或大於該第一深度。
  7. 如申請專利範圍第1項所述之半導體結構，其中：該第一鰭狀物包含一磊晶的源極/汲極區延伸至該第一鰭狀物中，且該磊晶的源極/汲極區為該第一鰭狀物中最靠近該鰭狀物切割-充填結構的一者；以及該第一鰭狀物的一結晶材料橫向地位於該襯墊層與該磊晶的源極/汲極區之間。
  8. 如申請專利範圍第1項所述之半導體結構，其中該襯墊層亦位於該第二鰭狀物的第一側壁上；以及該絕緣充填材料亦位於該襯墊層的第二側壁上以及該第二鰭狀物的第二側壁上，且該襯墊層亦位於該第二鰭狀物的第一側壁與第二側壁之間的該第二鰭狀物的表面上。
  9. 一種半導體結構的形成方法，包括：修整一基板上的一鰭狀物；沿著該鰭狀物的一第一部份與一第二部份其個別的多個第一側壁形成一襯墊層，且該鰭狀物的該第一部份與該第二部份的該些第一側壁係由修整該鰭狀物之步驟所形成；經由該襯墊層切割該鰭狀物；以及沿著該襯墊層與該鰭狀物被切割處，形成一充填材料。
  10. 如申請專利範圍第9項所述之半導體結構的形成方法，其中 修整該鰭狀物的步驟包括蝕刻該鰭狀物至高於或齊平該基板上相鄰的多個隔離區之上表面，且該鰭狀物自相鄰的該些隔離區之間凸起。
  11. 如申請專利範圍第9項所述之半導體結構的形成方法，其中形成該襯墊層的步驟包括：沿著該鰭狀物的該第一部份與該第二部份的該些第一側壁，與該鰭狀物的該第一部份與該第二部份的該些第一側壁之間的一橫向表面，順應性地沉積一襯墊層的一層狀物；以及非等向蝕刻該襯墊層的該層狀物，以自該鰭狀物的該第一部份與該第二部份的該些第一側壁之間的該橫向表面其至少部份，移除該襯墊層的該層狀物。
  12. 如申請專利範圍第9項所述之半導體結構的形成方法，其中切割該鰭狀物的步驟包括蝕刻該鰭狀物至該鰭狀物下的基板中。
  13. 如申請專利範圍第9項所述之半導體結構的形成方法，更包括磊晶成長一源極/汲極區於該鰭狀物的該第一部份中，該源極/汲極區為最靠近該鰭狀物被切割處，其中沿著該鰭狀物的該第一部份的第一側壁形成該襯墊層之後，該鰭狀物的一結晶材料橫向地位於該源極/汲極區與該襯墊層之間。
  14. 一種半導體結構的形成方法，包括：自一鰭狀物上移除一閘極結構以定義一區域，且該鰭狀物自一基板凸起；修整移除該閘極結構處的該區域中的該鰭狀物； 順應性地沉積一襯墊層於移除該閘極結構處的該區域中及修整的該鰭狀物上；非等向地蝕刻該襯墊層；經由該襯墊層切割修整的該鰭狀物；以及將一絕緣材料置入移除該閘極結構處以及修整的該鰭狀物被切割處的該區域中。
  15. 如申請專利範圍第14項所述之半導體結構的形成方法，其中修整該鰭狀物的步驟形成多個鰭狀物側壁於該鰭狀物上，且移除該閘極結構處的該區域定義該些鰭狀物側壁。
  16. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中該絕緣材料位於沿著該些鰭狀物側壁的該襯墊層上。
  17. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中：一第一隔離區與一第二隔離區位於該基板上及該鰭狀物的兩側上；移除該閘極結構處的該區域中的修整的該鰭狀物其上表面，高於或齊平該第一隔離區的上表面；以及切割修整的該鰭狀物至該基板中的深度，低於該第一隔離區的下表面。
  18. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中移除該閘極結構處的該區域位於一第一閘極間隔物與一第二閘極間隔物之間，亦位於一第一閘極切割-充填結構與一第二閘極切割-充填結構之間，其中該第一閘極間隔物與該第二閘極間隔物位於該鰭狀物上，且該第一閘極間隔物 與該第二閘極間隔物各自位於該第一閘極切割-充填結構與該第二閘極切割-充填結構之間。
  19. 如申請專利範圍第18項所述之半導體結構的形成方法，其中：修整該鰭狀物的步驟形成一第一鰭狀物側壁與一第二鰭狀物側壁於該鰭狀物上，該第一鰭狀物側壁對準該第一閘極間隔物的側壁，且該第二鰭狀物側壁對準該第二閘極間隔物的側壁；以及該絕緣材料位於沿著該第一鰭狀物側壁與沿著該第二鰭狀物側壁的該襯墊層上。
  20. 如申請專利範圍第18項所述之半導體結構的形成方法，其中該絕緣材料位於沿著該第一閘極間隔物、該第二閘極間隔物、該第一閘極切割-充填結構、與該第二閘極切割-充填結構的個別側壁上的該襯墊層上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417744B2 (en) 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
TWI859764B (zh) * 2022-05-17 2024-10-21 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK2234617T4 (da) 2007-12-19 2024-12-16 Janssen Pharmaceutica Nv Doseringsskema forbundet med langtidsvirkende injicerbare paliperidonestere
US10811320B2 (en) 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11398477B2 (en) * 2019-05-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10854603B2 (en) 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US11043598B2 (en) 2018-11-30 2021-06-22 International Business Machines Corporation Vertical field effect transistor with low-resistance bottom source-drain contact
US11450570B2 (en) * 2019-03-28 2022-09-20 Globalfoundries U.S. Inc. Single diffusion cut for gate structures
US10784342B1 (en) * 2019-04-16 2020-09-22 Globalfoundries Inc. Single diffusion breaks formed with liner protection for source and drain regions
KR102788877B1 (ko) * 2019-05-30 2025-04-01 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
KR102445598B1 (ko) * 2019-08-28 2022-09-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로(ic) 및 그 형성 방법
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
CN114530378B (zh) * 2020-11-23 2025-06-27 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法
CN114864690A (zh) * 2021-01-20 2022-08-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11764215B2 (en) * 2021-03-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US12288723B2 (en) * 2022-05-11 2025-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US12412830B2 (en) 2022-06-22 2025-09-09 International Business Machines Corporation Semiconductor device with power via
US20240006535A1 (en) * 2022-07-01 2024-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
US12471316B2 (en) * 2022-08-28 2025-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20240113164A1 (en) * 2022-09-30 2024-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Film modification for gate cut process

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816271B2 (en) 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US8809920B2 (en) * 2012-11-07 2014-08-19 International Business Machines Corporation Prevention of fin erosion for semiconductor devices
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
KR102067171B1 (ko) * 2013-02-14 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US9070711B2 (en) * 2013-08-02 2015-06-30 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US9472672B2 (en) 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9419134B2 (en) * 2014-01-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhancement for FinFETs
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
WO2015147783A1 (en) 2014-03-24 2015-10-01 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US9704973B2 (en) * 2014-04-01 2017-07-11 Globalfoundries Inc. Methods of forming fins for FinFET semiconductor devices and the selective removal of such fins
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9608086B2 (en) * 2014-05-20 2017-03-28 Global Foundries Inc. Metal gate structure and method of formation
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
KR102235614B1 (ko) * 2014-09-17 2021-04-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9245883B1 (en) 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9412850B1 (en) 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
US9577101B2 (en) * 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US9704974B2 (en) 2015-04-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Process of manufacturing Fin-FET device
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
CN106328705B (zh) 2015-07-01 2020-11-24 联华电子股份有限公司 具有栅极结构的鳍状半导体元件及其制作方法
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
US9659786B2 (en) * 2015-07-14 2017-05-23 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
CN106711213B (zh) 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9659785B2 (en) * 2015-09-01 2017-05-23 International Business Machines Corporation Fin cut for taper device
US9607985B1 (en) 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9559192B1 (en) * 2015-11-18 2017-01-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9978748B2 (en) 2015-12-09 2018-05-22 International Business Machines Corporation Method of cutting fins to create diffusion breaks for finFETs
US9761495B1 (en) * 2016-02-23 2017-09-12 Globalfoundries Inc. Methods of performing concurrent fin and gate cut etch processes for FinFET semiconductor devices and the resulting devices
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
US9805983B1 (en) * 2016-08-19 2017-10-31 International Business Machines Corporation Multi-layer filled gate cut to prevent power rail shorting to gate structure
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US9812365B1 (en) * 2016-10-05 2017-11-07 Globalfoundries Inc. Methods of cutting gate structures on transistor devices
US9818875B1 (en) 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US9929157B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods
US10312132B2 (en) * 2017-01-25 2019-06-04 International Business Machines Corporation Forming sacrificial endpoint layer for deep STI recess
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US10083874B1 (en) * 2017-03-23 2018-09-25 Globalfoundries Inc. Gate cut method
US9818836B1 (en) * 2017-04-13 2017-11-14 Globalfoundries Inc. Gate cut method for replacement metal gate integration
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
US10177151B1 (en) * 2017-06-26 2019-01-08 Globalfoundries Inc. Single-diffusion break structure for fin-type field effect transistors
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10090402B1 (en) * 2017-07-25 2018-10-02 Globalfoundries Inc. Methods of forming field effect transistors (FETS) with gate cut isolation regions between replacement metal gates
US20190067115A1 (en) * 2017-08-23 2019-02-28 Globalfoundries Inc. Gate cut method for replacement metal gate
US10325912B2 (en) * 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US10867998B1 (en) * 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
US10541317B2 (en) * 2018-03-01 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal gate using monolayers
US10236213B1 (en) * 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
US10373873B1 (en) * 2018-03-23 2019-08-06 Globalfoundries Inc. Gate cut in replacement metal gate process
US10553698B2 (en) * 2018-04-12 2020-02-04 Globalfoundries Inc. Methods, apparatus and system for a self-aligned gate cut on a semiconductor device
US10586860B2 (en) * 2018-05-03 2020-03-10 Globalfoundries Inc. Method of manufacturing finfet devices using narrow and wide gate cut openings in conjunction with a replacement metal gate process
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products
US10366930B1 (en) * 2018-06-11 2019-07-30 Globalfoundries Inc. Self-aligned gate cut isolation

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417744B2 (en) 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
TWI786692B (zh) * 2020-09-24 2022-12-11 南亞科技股份有限公司 半導體結構及其製備方法
US11605718B2 (en) 2020-09-24 2023-03-14 Nanya Technology Corporation Method for preparing semiconductor structure having buried gate electrode with protruding member
TWI859764B (zh) * 2022-05-17 2024-10-21 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

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Publication number Publication date
TWI682443B (zh) 2020-01-11
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KR20190063419A (ko) 2019-06-07

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