TW201631667A - 半導體元件及其製作方法 - Google Patents

Abstract

一種半導體元件之製作方法，包含以下步驟：提供一基底，隨後移除部份該基底以形成一或多對溝渠與形成於其間的鰭片。接下來，對各該鰭片更進行以下步驟：於該鰭片上形成一約略平坦的頂面，隨後形成該鰭片之一頂部、一銜接部與一底部。該頂部具有一第一寬度，且由下而上維持該第一寬度。該銜接部包含有一第一斜面，用以銜接該頂部與該底部。該銜接部與該頂部之間包含一第一接面，且該第一接面包含該第一寬度，該銜接部與該底部之間包含一第二接面，且該第二接面具有一較大的第二寬度。該第一斜面係由一介於10°與85°之間的第一角度定義。

Description

半導體元件及其製作方法

本發明有關於一種半導體元件以及該半導體元件之製作方法。

半導體元件係廣泛用於電子裝置中，而半導體元件其中的一種係為場效電晶體(field effect transistor，以下簡稱為FET)，FET為一種利用電場控制半導體材料中由某一種導電型態之電荷載子形成的通道之形狀的元件。在現有的技術中已有多種類型的FET，其中一種即為鰭式場效電晶體(以下簡稱為FinFET)。FinFET最先係用以定義根據早期DELTA(單閘極)電晶體設計，而製作於矽覆絕緣(silicon-on-insulator，SOI)基底上的非平面(nonplanar)雙閘極(double-gate)電晶體。FinFET顯著的特徵在於其具有導電性質的通道區域係包裹在一層薄薄的矽鰭片(fin)內，且該鰭片係作為元件的基體，而此鰭片的厚度(由源極向汲極的方向量測得出)決定了此一元件的有效通道長度。包覆鰭片的閘極結構對通道區域可提供更好的電性控制，且有助於降低漏電流與克服短通道效應(short-channel effect)。近年來，FinFET的定義較不限於上述，而更廣泛地用來描述 任何具有鰭片結構、且不限制閘極數量的多閘極(multigate)電晶體構件。

根據本發明之申請專利範圍，係提供一種半導體元件之製作方法。該製作方法首先提供一基底，隨後移除部份該基底，以形成一或多對溝渠與形成於溝渠之間的鰭片。接下來，對各該鰭片更進行以下步驟：於該鰭片上形成一約略平坦的頂面，隨後形成該鰭片之一頂部(top portion)、一銜接部(transition portion)與一底部(bottom portion)。該頂部具有一第一寬度，且由下而上大致維持該第一寬度。該銜接部包含有一第一斜面(taper)，用以銜接該頂部與該底部。該銜接部與該頂部之間包含有一第一接面(interface)，且該第一接面包含該第一寬度，該銜接部與該底部之間包含有一第二接面，且該第二接面具有一較大的第二寬度。另外，該第一斜面係由一第一角度定義，且該第一角度係介於10°與85°之間。

本發明所提供之實施例更包含下述特徵。該頂部可約略包含一四邊形形狀。該底部具有一第二斜面，該第二斜面由一第二角度定義，且該第二角度大於該第一角度。該第二角度可為70°至88°。該頂部之高度可為10奈米(nanometer，以下簡稱為nm)至40nm。該頂部與該銜接部之一高度和可為40nm至52nm。該底部之一高度係為110nm至140nm。該頂部之該第一寬度係為15nm或更小。

根據本發明之實施例所提供之製作方法，更包含於一溝渠蝕 刻步驟中利用不同的蝕刻化學方法於該頂部形成一直線輪廓(straight profile)以及於該底部形成一傾斜輪廓(tapered profile)、於該溝渠之空隙內形成填滿該溝渠之填充材料、進行一溼蝕刻以移除部份該填充料直至該底部、以及利用一等向性蝕刻形成該銜接部。鰭片的頂部、銜接部與底部的形成步驟可包含溝渠蝕刻、溝渠填充、移除部份填充物的溼蝕刻、形成頂部的乾蝕刻、暴露出銜接部的溼蝕刻、以及形成銜接部的等向性蝕刻。

根據本發明之申請專利範圍，另提供一種半導體元件，其包含一形成於一基底上的FinFET，該FinFET包含至少一鰭片，該鰭片包含一頂部、一銜接部與一底部。該頂部包含有一第一寬度，且由下而上維持該第一寬度。該銜接部包含有一銜接該頂部與該底部的第一斜面。該銜接部與該頂部具有一第一接面，且該第一接面包含該第一寬度，該銜接部與該底部具有一第二接面，且該第二接面包含一較大的第二寬度。該第一斜面係由一第一角度定義，且該第一角度介於10°與85°之間。

根據本發明之實施例所提供之半導體元件，該頂部約略包含一四邊形形狀。該底部包含一第二斜面，該第二斜面係由一第二角度定義出來，且該第二角度大於該第一角度。該第二角度可為70°至88°。該頂部之高度可為10nm至40nm。該頂部與該銜接部包含一高度和，且該高度和可為40nm至52nm。該頂部之該第一寬度可為15nm或更小。該底部之高度可為110nm至140nm。另外，本發明之實施例所提供之FinFET可包含頂部高度介於該頂部、該銜接部與該底部之一 高度和的三分之一與二分之一之間的鰭片。

100‧‧‧半導體元件

101‧‧‧閘極電極層

102‧‧‧閘極介電層

104‧‧‧頂部

106‧‧‧銜接部

108‧‧‧底部

110‧‧‧絕緣區域

111‧‧‧基底

204‧‧‧硬遮罩層

206‧‧‧氧化物凹槽區域

H₁、H₂、H₃、S‧‧‧高度

θ₁、θ₂、θ₃‧‧‧角度

200A、200B、200C、200D、200E、200F、200G‧‧‧步驟

300A、300B、300C、300D、300E、300F、300G、300H、300I‧‧‧步驟

第1圖係為一包含有兩個鰭片之FinFET元件之示意圖，且該兩個鰭片包含有三種各異的輪廓區域。

第2A~2G圖係為第1圖所示FinFET之一製作方法之較佳實施例之示意圖。

第3A~3I圖係為係為第1圖所示FinFET之一製作方法之另一較佳實施例之示意圖。

本較佳實施例係提供一種半導體元件之製作方法，在本較佳實施例中所指稱的FinFET元件係指多閘極電晶體或鰭式多閘極電晶體。本較佳實施例所提供之FinFET元件可包含一p型金氧半導體(metal oxide semiconductor)FinFET元件或一n型金氧半導體FinFET元件。本較佳實施例所提供之FinFET元件可包含一雙閘極(dual-gate)元件、一三閘極(tri-gate)元件、和/或其他元件結構。重要的是，本較佳實施例所提供之FinFET元件可包含一閘極與多個鰭片，且各該鰭片包含三種各異的輪廓區域，即閘極下方的頂部、頂部下方的底部、以及頂部與底部之間的銜接部。

該頂部約略包含一四邊形形狀，其包含兩側壁與一頂面。在本發明之實施例中，該等側壁可為40nm或更高。在本發明之實施例 中，因短通道效應的考量，該頂部之寬度不大於15nm。該鰭片大致維持該四邊形形狀。該頂部係被一閘極介電材料覆蓋，因此，當閘極開啟時，導通電流將會沿鰭片之兩側壁與頂面形成。在本發明之其他實施例中，可藉由清洗或氧化製程，使該頂部包含一圓角化(corner-rounded)四邊形形狀。在本發明之其他實施例中，由於製程容忍度的關係，該頂部之寬度可具有10%的差異。

在本發明之實施例中，該底部具有一斜面輪廓，其建構於一矽基底上，且被一絕緣材料環繞。在本發明之實施例中，該斜面輪廓具有一角度，且該角度係為70°至88°。該底部可包含一高度，且該高度介於110nm與140nm之間。該底部可包含任何所欲的形狀與摻雜質，俾使在閘極未開啟時能有效地降低漏電流。

該銜接部可作為頂部與底部之間的頸部。該銜接部包含有傾斜側壁，用以連接該頂部之該等側壁與該底部之側壁，且該傾斜側壁包含有一角度，該角度舉例來說可以是10°至85°。隨後將如第1圖之所示，詳述本發明所提供FinFET之實施例。

根據本較佳實施例所提供之半導體元件之製作方法，首先係於一基底上進行一溝渠蝕刻步驟，該溝渠蝕刻步驟係利用一硬遮罩層作為蝕刻遮罩，而於一矽基底上形成複數個由頂部與底部堆疊而成的柱狀結構。接下來，進行一淺溝隔離(shallow trench isolation，以下簡稱為STI)空隙填補製程，利用一絕緣材料填滿該等柱狀結構之間的空間。隨後，進行一STI化學機械研磨(chemical mechanical polishing，以 下簡稱為CMP)製程。在STI CMP製程之後，進行一凹槽製作製程(例如溼蝕刻方法和/或乾蝕刻方法)，用以蝕刻柱狀結構之間的絕緣材料，並大致上蝕刻至STI區域的預定水平高度。接下來可利用一溼蝕刻方法以及氮化矽(silicon nitride，以下簡稱為SiN)移除方法，於頂部與底部之間形成銜接部。上述方法包含一等向性蝕刻，用以產生柱狀結構的矽損失，並形成該銜接部。接下來，於頂部、柱狀結構之間絕緣材料之表面、以及銜接部的側壁上形成一包含高介電常數(high constant，以下簡稱為high K)材料的閘極介電材料。最後，於該閘極介電材料表面形成一金屬閘極。隨後將如第2A圖~第2G圖之所示，詳述本較佳實施例所提供之半導體元件之製作方法。

在本發明之另一實施例中，用以蝕刻柱狀結構之間的絕緣材料，並大致上蝕刻至STI區域的預定水平高度的溼蝕刻和/或乾蝕刻方法可視為一第一蝕刻製程，而在第一蝕刻製程之後，更進行一非等向性蝕刻製程，用以於底部與頂部之間創造一階梯形銜接部。隨後，進行一第二蝕刻製程(包含例如溼蝕刻和/或乾蝕刻)，可更蝕刻柱狀結構之間的絕緣材料，而暴露出該階梯形銜接部。隨後，可利用一溼式清潔製程和SiN移除製程，於該頂部與該底部之間形成具有斜面的銜接部。須注意的是，上述移除製程包含一等向性蝕刻，用以產生矽損失而形成該銜接部。之後，係如前所述形成閘極介電層與金屬閘極。隨後將如第3A圖~第3I圖之所示，詳述本較佳實施例所提供之半導體元件之製作方法。

第1圖為本較佳實施例所提供之半導體元件之一示意圖。本 較佳實施例提供一半導體元件100，其可以是積體電路(integrated circuit，IC)內的元件，例如一微處理器或一記憶體元件。半導體元件100包含一設置於一基底111上的FinFET型電晶體。FinFET型電晶體可包含一鰭片，且該鰭片包含有三種各異的輪廓區域，即一頂部104、一銜接部106、與一底部108。

基底111可以是一矽基底。或者，基底111可包含其他元素半導體(elementary semiconductor)，例如鍺(germamiun)。基底111也可包含複合半導體(compound semiconductor)，如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenic)、和/或銻化銦(indium antimonide)。基底111亦可包含合金半導體(alloy semiconductor)，如矽鍺合金半導體(SiGe)、鎵砷磷合金半導體(GaAsP)、鋁銦砷合金半導體(AlInAs)、鋁鎵砷合金半導體(AlGaAs)、鎵銦砷合金半導體(GaInAs)、鎵銦磷合金半導體(GaInP)和/或鎵銦砷磷合金半導體(GaInAsP)的合金半導體。基底111亦可包含上述材料的組合。在本發明的實施例中，基底111可為一絕緣層上半導體(semiconductor on insulator，SOI)基底。

頂部104包含有源極/汲極區域(圖未示)，源極/汲極區域係為場效電晶體元件之源極或汲極形成之處，其可形成於頂部104之內、之上、或環繞頂部104。頂部104係由閘極結構(包含一閘極介電層102與一閘極電極層101)覆蓋。

頂部104可包含一其內可形成一個或更多電晶體元件的主動 區域。頂部104可包含矽或其他元素半導體，例如鍺。頂部104也可包含複合半導體，如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦。頂部104亦可包含合金半導體，如SiG、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體。頂部104亦可包含上述材料的組合。頂部可藉由任何合適的製程，包含微影與蝕刻製程等，如第2A圖至第3I圖所示之製程形成。微影製程可包含於基底(例如一半導體層或一合金層)上形成一光阻層(阻擋層)、利用一圖案對該阻擋層進行曝光步驟、進行一曝光後烘烤(post-exposure bake)製程、以及阻擋層顯影步驟等，用以形成包含該阻擋層的遮罩結構。該遮罩結構可在用以於矽層內形成凹槽的蝕刻製程中保護基底上的其他區域，並獲得突出於基底的鰭片。上述凹槽可利用反應離子蝕刻(reactive ion etch，RIE)方法和/或其他合適的製程形成。另外，尚有其他製程可用以於基底111上形成鰭片(包含頂部104)，於此係不再加以贅述。

在本發明之一實施例中，頂部104之寬度大約小於15nm，且高度大約介於10nm與40nm之間。然而，熟習該項技藝之人士應知在其他的實施型態中，頂部104之尺寸並不限於此。頂部104之高度H1，係由量測各頂部104之頂部表面與銜接部106起點之間的距離而得。頂部104與銜接部106之高度和H2則藉由量測頂部104之頂部表面與用來標示銜接部106終點/底部108起點的一突出部份之間的距離而得。頂部104可包含有n型或p型的摻雜質。在本發明之實施例中，頂部104之特徵在於其約略包含一四邊形形狀。而在本發明之一實施例中，由其剖面圖可知道頂部104包含兩側壁與一頂面，側壁之高度可以是40nm或 更高。在本發明之實施例中，頂部104之高度大約可為25nm。在本發明之實施例中，由於短通道效應的考量，頂部104之寬度不大於15nm，以改善靜電控制(electrostatic control)。另外，頂部104由下而上大致上皆保持四邊形形狀。如第1圖所示，頂部104之特徵係為包含一角度θ₂，角度θ₂係由頂部104之側壁與頂部104之底面，即水平面，所定義出來，且角度θ₂大約是90°。

頂部104係被閘極結構覆蓋，而當閘極開啟時，頂部104之側壁與頂部表面係形成導通電流。值得注意的是，電流方向可以是入射或出射第1圖之紙面。閘極結構可包含一閘極介電層102、一閘極電極層101、和/或其他膜層。在本發明之實施例中，閘極電極包含至少一金屬層。

根據本發明之一實施例，閘極結構之閘極介電層102可包含二氧化矽(silicon dioxide，以下簡稱為SiO₂)，且二氧化矽可藉由任何合適的氧化和/或沈積方法形成。在本發明之實施例中，閘極介電層102可包含一介質層(interfacial layer)，例如一形成於頂部104上的SiO₂層，且在該介質層上係形成一high-k介電層(如氧化鉿(hafnium oxide，HfO₂))。或者，high-k介電層可選擇性地包含其他high-k介電材料，如二氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta₂O₃)、矽酸鉿(HfSiO₄)、二氧化鋯(ZrO₂)、矽酸鋯(ZrSiO₂)、上述材料之組合，或其他適合之材料。High-k介電層可藉由原子層沈積(atomic layer deposition，以下簡稱為ALD)和/或其他合適的方法形成。介質層可包含介電材料，例如SiO₂層或氮氧化矽(silicon oxynitride，SiON)層。介 質層可藉由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、ALD、化學氣相沈積(chemical vapor deposition，以下簡稱為CVD)和/或其他合適的方法形成。

在本發明的其他實施例中，閘極結構可包含至少一金屬層，用以形成閘極電極層101。閘極電極層101可包含阻障層(barrier layer)、功函數層(work function layer)、填充金屬層(fill metal layer)和/或其他適用於金屬閘極結構的材料。在本發明的其他實施例中，金屬閘極結構可更包含覆蓋層(cap layer)、蝕刻停止層(etch stop layer)、和/或其他適合的材料。

閘極結構可包含p型功函數金屬，而p型功函數金屬舉例來說可包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi₂)、二矽化鉬(MoSi₂)、二矽化鉭(TaSi₂)、二矽化鎳(NiSi₂)、其他適合之p型功函數材料，或上述材料之組合。閘極結構亦可包含n型功函數金屬，而n型功函數金屬舉例來說可包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、其他適合之n型功函數材料，或上述材料之組合。由於功函數值與功函數層的材料組合相關，因此可藉由功函數層的材料選擇調整功函數值，使各區域內的半導體元件皆能達到所欲獲得的臨界電壓(threshold voltage，Vt)。功函數層可藉由CVD、ALD、物理氣相沈積(physical vapor deposition，以下簡稱為PVD)和/或其他合適之製程形成。

填充金屬層可包含導電金屬，例如鋁(Al)、鎢(W)或銅(Cu)，和/或其他適合的材料。填充金屬層可藉由CVD、PVD、電鍍(plating)、和/或其他適合的製程形成。此外，填充金屬層可形成於功函數金屬層上。

絕緣區域110(即STI區域110)可由氧化矽、氮化矽、氮氧化矽、和/或氟矽玻璃(fluoride-doped glass，FSG)形成。且絕緣區域110可藉由諸多現有的製程於基底111中蝕刻出溝渠，並藉由絕緣材料填滿該等溝渠，隨後利用平坦化製程如CMP平坦化絕緣材料表面來形成。然而，本較佳實施例亦不限採用其他的製程方法形成絕緣區域110。此外，絕緣區域110可包含複數層(multi-layer)結構，例如，其可包含一或多層襯墊層(line layer)。

如第1圖所示，底部108之剖面具有一斜面輪廓，其建構在矽基底111上，且被絕緣區域110包圍。底部108之特徵係為包含一角度θ₁，角度θ₁係由底部108的側壁與基底111，即水平面，定義出來。在本發明的實施例中，角度θ₁大約為70°至88°。底部108可包含一高度S，且高度S係介於110nm與140nm之間。在本發明之一實施例中，高度S可以例如是125nm。底部108可包含任何所欲的形狀與摻雜質，俾使在閘極未開啟時能有效地降低漏電流。

半導體元件100可包含其他的膜層或組成元件，而該等膜層或組成元件例如源極/汲極區域、內層介電層(interlayer dielectric，ILD)、接觸插塞、內連線結構(interconnections)和/或其他合適的組成 元件等並未在此贅述。

根據本發明所提供之實施例，銜接部106係提供一銜接底部108與頂部104的斜面輪廓，且該斜面輪廓之特徵為包含一角度θ₃，其係由銜接部106與底部108之連接處的側壁與水平面定義出來。在本發明之實施例中，角度θ₃係介於10°與85°之間。在本發明之一實施例中，角度θ₃可以大約是78°。在本發明之實施例中，銜接部106與頂部104之一高度和H₂係為40nm至52nm。在本發明之實施例中，高度和H₂可例如約為44nm。此外，頂部104之高度係介於頂部104、銜接部106與底部108之一高度和的三分之一與二分之一之間。銜接部106與頂部104具有一第一接面，且第一接面包含一第一寬度，銜接部106與底部108具有一第二接面，且該第二接面包含一大於該第一寬度之第二寬度。

上述三個部份，即頂部104、銜接部106與底部108，係定義了本較佳實施例所提供之FinFET元件的鰭片結構，而此一FinFET元件可包含超過兩個的鰭片結構。舉例來說，本發明所提供之FinFET元件可包含三個或更多的鰭片結構。

本發明所提供之包含銜接部的FinFET型電晶體元件係具有更佳的表現。與習知技術中鰭片寬度為14nm且不具有的銜接部之FinFET型電晶體元件相較，前述之結構，例如寬度為10nm且具有四邊形形狀，以及包含有銜接部106等特徵係可增加20%~30%的驅動電流(driving current)，且具有更平均的傳導電流密度(conducting current density)。

本發明所提供之FinFET型電晶體元件亦可提供較佳的次臨界斜率(sub-threshold slope)。詳細地說，本發明所提供之鰭片結構與空乏摻雜可在閘極開啟時於臨界位準(threshold level)下提供較陡峭的斜率，而此陡峭的斜率在FinFET元件未開啟時可降低漏電流。與習知技術中僅具頂部與底部兩部份，且此兩部份皆具有斜面輪廓的鰭片結構相較，本發明所提供之具有三部份(即具有四邊形形狀的頂部、底部、與其間的銜接部)的鰭片結構，可有效地減輕次臨界斜率上的短通道效應。綜上所述，與習知技術中僅具兩部份，因此在頂部與底部都具有較為傾斜的斜面輪廓之鰭片結構相較，本發明所提供之三部份鰭片結構，其大致上為四邊形形狀的頂部係展現優良的靜電表現。本發明所提供之半導體元件更享有因減輕了短通道效應而降低了次臨界擺幅(subthreshold swing)與汲極引致能障下降(drain induced barrier lowering，DIBL)等問題，以及增加了輸出電導(output conductance)等改良結果。此外，上述改良結果更包含增加了通態電流(on-state current)，以及獲得更為均勻的傳導電流密度。

請參閱第2A圖~第2G圖，其為第1圖所示FinFET之製作方法之一較佳實施例之示意圖。根據本較佳實施例，具有四邊形輪廓的頂部104與具有斜面輪廓的底部108可形成於一矽晶圓基底111上。頂部104首先可藉由一如第2A圖所示之由襯墊氧化層與SiN組合而成的硬遮罩層204定義出來。此外，在本發明之實施例中，此一步驟係可藉由STI溝渠蝕刻完成。此一步驟係定義為步驟200A，而步驟200A係包含 深溝渠反應離子蝕刻(deep trench reactive ion etch，以下簡稱為DRIE)製程，其可利用多種不同的蝕刻化學方法來進行，舉例來說，DIRE製程可利用至少包含三氟化氮(nitrogen trifluoride，NF₃)、六氟化硫(sulfur hexafluoride，SF₆)以及四氟化碳(carbon tetrafluoride，CF₄)其中之一的含氟氣體(fluorine-containing gas)，和/或至少包含四氟化碳(CF₄)、六氟乙烷(hexafluoroethane，C₂F₆)和八氟環丁烷(octafluorocyclobutane，C₄F₈)其中之一的含氟碳氣體(fluorocarbon-containing gas)，和/或至少包含二氟甲烷(difluoromethane，CH₂F₂)、四氟化碳(CF₄)和三氟甲烷(trifluoromethane，CHF₃)其中之一的含氫氟碳氣體(hydrofluorocarbon-containing gas)，和/或至少包含氯氣(chlorine，Cl₂ gas)、四氯化矽(tetrachlorosilane，SiCl₄)、溴化氫(hydrogen bromide，HBr)其中之一的含鹵素氣體(halogen-containing gas)，和/或至少包含二氧化硫(sulfur dioxide，SO₂)、氧氣(oxygen O₂ gas)、氮氣(nitrogen，N₂ gas)、氫氣(hydrogen，H₂ gas)、和氦氣(helium，He gas)其中之一的其他氣體。如第2A圖所示，DRIE製程係於硬遮罩層204下形成至少一向下延伸進入基底111，且深度為L的溝渠。在本較佳實施例中，深度L一般而言大於40nm。舉例來說，深度L可介於150nm與200nm之間。在本發明之實施例所提供之結構中，頂部140係包含一四邊形輪廓，且其寬度小於15nm。在本發明之實施例所提供之結構中，蝕刻而得的底部108可具有斜面，因此底部108具有較寬的基座。在上述實施例所提供之結構中，斜面具有一傾斜角度，且此傾斜角度介於70°與88°之間。

請參閱第2B圖，第2B圖係繪示步驟200B。步驟200B係包含 一STI空隙填充製程，用以利用一絕緣材料如二氧化矽填滿溝渠區域，而二氧化矽可利用合適的氧化和/或沈積方法形成。舉例來說，上述製程可包含一CVD製程。而此CVD製程可包含電漿增強化學氣相沈積(plasma-enhanced CVD，PECVD)製程、遠距電漿增強化學氣相沈積(remote plasma-enhanced CVD，RPECVD)製程、或原子層化學氣相沈積(atomic layer CVD，ALCVD)製程等。另外，CVD製程可以是低壓化學氣相沈積(low-pressure CVD，LPCVD)製程或超高真空化學氣相沈積(ultra vacuum CVD，UVCVD)製程其中之一。在本發明所提供的實施例中，CVD製程亦可包含一流動式化學氣相沈積(flowable CVD，FCVD)製程，用以利用原位蒸氣成長氧化物(in-situ steam generated，以下簡稱為ISSG oxide)與ALD氧化物形成上述氧化物材料。

請參閱第2C圖，第2C圖係繪示步驟200C。步驟200C係包含一STI CMP製程，用以平坦化被填滿的溝渠表面，使得用以充填溝渠的氧化物與硬遮罩層204的頂部表面對齊。CMP製程係為一化學蝕刻與游離顆粒(free abrasive)研磨的複合製程，其可用以形成平坦且光滑的表面。在本發明所提供之實施例中，STI CMP製程可在一第一蒸氣退火(steam anneal)製程之後進行，並且在STI CMP製程之後，可進行一第二蒸氣退火製程與一回蝕刻(etch back)製程，以移除硬遮罩層204頂部上的氧化物。

請參閱第2D圖，第2D圖係繪示步驟200D。步驟200D係包含一溼蝕刻製程和/或一乾蝕刻製程，用以形成一氧化物凹槽區域206， 並使得填滿溝渠的氧化物之表面低於頂部104。在本較佳實施例中，溼蝕刻可以是一等向蝕刻，且可包含一浸潤製程(immersion process)，用以形成氧化物凹槽區域206。在本步驟中，係可使用具有高蝕刻選擇比(etching selectivity)的蝕刻製程。

接下來請參閱第2E圖，第2E圖係繪示步驟200E。步驟200E係包含於頂部104與底部108之間的頸部形成一銜接部106。舉例來說，可利用一溼式清洗製程與一SiN移除製程蝕刻暴露出來的頂部104側壁與底部106。此一蝕刻步驟可包含一等向性蝕刻製程，以於暴露出來的頂部104之側壁與暴露出來的底部的產生矽損失，而形成銜接部106。本步驟之目的亦包含移除硬遮罩(SiN)，而用以移除硬遮罩的蝕刻劑(通常是熱磷酸(H₃PO₄))亦可用以移除暴露出來的矽材料，因此可形成銜接部106。

隨後，係於頂部104之側壁以及方才形成的銜接部106之側壁上形成一閘極介電材料。閘極介電材料可由CVD製程沈積而得，或由一氧化製程形成。此外，閘極介電材料亦覆蓋絕緣區域110，如第2F圖所示。上述沈積製程可包含一化學氧化製程、一熱氧化製程、一ALD製程、一CVD製程、和/或其他合適的製程。此一閘極介電材料即作為閘極介電層102。

最後，係如第2G圖所示，進行一閘極形成製程，且此一閘極電極層101係覆蓋方才形成的閘極介電層102。閘極電極層101可包含一或多層功函數層以及一導電金屬材料，例如Al、W、或Cu。閘極電 極層101可藉由CVD、PVD、電鍍和/或其他合適之製程形成。

請參閱第3A圖~第3I圖，其為第1圖所示FinFET之製作方法之另一較佳實施例之示意圖。如第3A圖所示，本較佳實施例所提供之具有斜面輪廓的頂部104與底部108可形成於一矽晶圓基底111上。頂部104首先可藉由一如第2A圖所示之硬遮罩層204定義出來。如前述實施例與第2A圖所示者，本較佳實施利益可藉由STI溝渠蝕刻製程如DRIE於硬遮罩層204下形成向下延伸進入基底111，且具有深度L的溝渠。在本較佳實施例中，深度L大致上大於40nm。舉例來說，深度L可介於150nm與200nm之間。根據本發明所提供之實施例，頂部104亦具有一斜面輪廓，且其寬度不大於15nm。根據本發明所提供之實施例，蝕刻而得的底部108可包含相同的斜面輪廓，且其基座寬度更大。根據本發明所提供之實施例，上述的斜面包含一傾斜角度，且該角度介於70°與88°之間。

可於基底111上形成一遮罩層204。請參閱第3B圖，第3B圖係繪示步驟300B。步驟300B係包含一STI空隙填充製程，用以利用一絕緣材料如二氧化矽填滿溝渠區域，而二氧化矽可利用合適的氧化和/或沈積方法形成。舉例來說，上述製程可包含一CVD製程。根據本發明所提供之實施例，CVD製程可包含一流動式CVD製程，用以利用ISSG氧化物與ALD氧化物沈積形成上述氧化物材料。

請參閱第3C圖，第3C圖係繪示步驟300C。步驟300C係包含一STI CMP製程，用以平坦化被填滿的溝渠表面，使得用以充填溝渠 的氧化物與硬遮罩層204的頂部表面對齊。此步驟係同於前述實施例所述之步驟200C，且與第2C圖所示者相同，故於此係不再贅述。

請參閱第3D圖，第3D圖係繪示步驟300D。步驟300D係包含一溼蝕刻製程，用以形成一氧化物凹槽區域206，並使得填滿溝渠的氧化物之表面低於頂部104。此步驟係同於前述實施例所述之步驟200D，且與第2D圖所示者相同，故於此係不再贅述。

接下來請參閱第3E圖，第3E圖係繪示步驟300E。步驟300E係包含於頂部104與底部108之間的頸部形成一階梯形(stepped)銜接部106。舉例來說，可利用一非等向性蝕刻製程修改頂部104的輪廓。此一蝕刻步驟可包含一種定向(orientation-dependent)的非等向性蝕刻製程，用以於暴露出來的頂部104之側壁產生矽損失。之後，係進行如第3F圖所示之步驟300F，利用一溼蝕刻移除部份氧化矽110，而形成一氧化矽凹槽區域。接下來，進行步驟300G，利用另一溼式清洗製程與一SiN移除製程，蝕刻暴露出來的頂部104，同時蝕刻階梯形銜接部的側壁，而形成如第3G圖所示之銜接部106。

隨後，係於頂部104之側壁以及方才形成的銜接部106之側壁上形成一閘極介電材料，且閘極介電材料亦覆蓋絕緣凹槽區域206，如第3H圖所示。此步驟係同於前述實施例所述之步驟200F，故於此係不再贅述。

最後，係如第3I圖所示，進行一閘極形成製程，且此一閘極 電極層101係覆蓋方才形成的閘極介電層102。閘極電極層101可包含一或多層功函數層以及一導電金屬材料，例如Al、W、或Cu。此步驟係同於前述實施例所述之步驟200F，且與第2F圖所示者相同，故於此係不再贅述。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧半導體元件

101‧‧‧閘極電極層

102‧‧‧閘極介電層

104‧‧‧頂部

106‧‧‧銜接部

108‧‧‧底部

110‧‧‧絕緣區域

111‧‧‧基底

H₁、H₂、S‧‧‧高度

θ₁、θ₂、θ₃‧‧‧角度

Claims (20)

1. 一種半導體元件之製作方法，包含有：提供一基底；移除部份之該基底，以形成一或多對溝渠以及一形成於該等溝渠之間的鰭片；對各該鰭片更進行：於該鰭片上形成一平坦的頂面；以及形成該鰭片之一頂部(top portion)、一銜接部(transition portion)以及一底部(bottom portion)，其中該頂部包含一第一寬度，且由下而上維持該第一寬度，該銜接部包含一第一斜面，用以銜接該頂部與該底部，該銜接部與該頂部具有一第一接面，且該第一接面包含該第一寬度，該銜接部與該底部具有一第二接面，且該第二接面包含一較大的第二寬度，該第一斜角係由一第一角度定義，且該第一角度係介於10°與85°之間。
2. 如申請專利範圍第1項所述之製作方法，其中該頂部包含一四邊形形狀。
3. 如申請專利範圍第1項所述之製作方法，其中該底部包含一第二斜面，該第二斜面係由一第二角度定義，且該第二角度大於該第一角度。
4. 如申請專利範圍第3項所述之製作方法，其中該第二角度係為70°至88°。
5. 如申請專利範圍第1項所述之製作方法，其中該頂部包含一高度，且該高度係為10奈米(nanometer，nm)至40nm。
6. 如申請專利範圍第1項所述之製作方法，其中該頂部與該銜接部包含一高度和，且該高度和為40nm至52nm。
7. 如申請專利範圍第1項所述之製作方法，其中該底部包含一高度，且該高度係為110nm至140nm。
8. 如申請專利範圍第1項所述之製作方法，其中該頂部之該第一寬度為15nm或更小。
9. 如申請專利範圍第1項所述之製作方法，更包含於一溝渠蝕刻步驟中利用不同的蝕刻化學方法於該頂部形成一直線輪廓(straight profile)以及於該底部形成斜面輪廓(tapered profile)、形成一填滿該等溝渠之間的空隙的材料、進行一溼蝕刻(wet etching)以移除部份該材料直至該底部，以及利用一等向蝕刻方法形成該銜接部。
10. 如申請專利範圍第1項所述之製作方法，其中形成該鰭片之該頂部、該銜接部與該底部之步驟更包含蝕刻各該溝渠、形成一填滿該等溝渠之間的空隙的材料、進行一溼蝕刻以移除部份該材料、進行一乾蝕刻(dry etching)以形成該頂部、進行一溼蝕刻以暴露出該銜接部、以及利用一等向蝕刻方法形成該銜接部。
11. 如申請專利範圍第1項所述之製作方法，其中該頂部之高度係介於該頂部、該銜接部與該底部之一高度和的三分之一與二分之一之間。
12. 一種半導體元件，包含有：一鰭式場效電晶體(FinFET)，設置於一基底上，該FinFET包含有至少一鰭片，其中該鰭片包含一頂部、一銜接部與一底部，其中該頂部包含有一第一寬度，且由下而上維持該第一寬度，該銜接部包含有一銜接該頂部與該底部的第一斜面，該銜接部與該頂部具有一第一接面，且該第一接面包含該第一寬度，該銜接部與該底部具有一第二接面，且該第二接面包含一較大的第二寬度，該第一斜面係由一第一角度定義，且該第一角度係介於10°與85°之間。
13. 如申請專利範圍第12項所述之半導體元件，其中該頂部包含一四邊形形狀。
14. 如申請專利範圍第12項所述之半導體元件，其中該底部包含一第二斜面，該第二斜面係由一第二角度定義，且該第二角度大於該第一角度。
15. 如申請專利範圍第14項所述之半導體元件，其中該第二角度係為70°至88°。
16. 如申請專利範圍第12項所述之半導體元件，其中該頂部包含一高度，且該高度係為10nm至40nm。
17. 如申請專利範圍第12項所述之半導體元件，其中該頂部與該銜接部包含一高度和，且該高度和為40nm至52nm。
18. 如申請專利範圍第17項所述之半導體元件，其中該頂部之該第一寬度為15nm或更小。
19. 如申請專利範圍第12項所述之半導體元件，其中該底部包含一高度，且該高度係為110nm至140nm。
20. 如申請專利範圍第12項所述之半導體元件，其中該頂部之高度係介於該頂部、該銜接部與該底部之一高度和的三分之一與二分之一之間。