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TW201903892A - 用於形成自對準接觸物的擴大犧牲閘極覆蓋物 - Google Patents

用於形成自對準接觸物的擴大犧牲閘極覆蓋物 Download PDF

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TW201903892A
TW201903892A TW107113041A TW107113041A TW201903892A TW 201903892 A TW201903892 A TW 201903892A TW 107113041 A TW107113041 A TW 107113041A TW 107113041 A TW107113041 A TW 107113041A TW 201903892 A TW201903892 A TW 201903892A
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海艇 王
張志強
米歇爾 盧高斯基
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明揭露形成裝置結構的犧牲閘極覆蓋物及自對準接觸物的方法。在第一側壁間隔物與第二側壁間隔物之間設置閘極電極。凹入該閘極電極的頂部表面，以在該凹入閘極電極的該頂部表面之上開出空間，其部分暴露出該第一及第二側壁間隔物。移除設置於該凹入閘極電極的該頂部表面之上的該第一及第二側壁間隔物的相應部分，以增加該空間的寬度。在該加寬空間中形成犧牲覆蓋物。

Description

用於形成自對準接觸物的擴大犧牲閘極覆蓋物
本發明係關於半導體裝置製造及積體電路，尤其關於形成裝置結構(例如場效電晶體)的犧牲閘極覆蓋物及自對準接觸物的方法。
場效電晶體的裝置結構通常包括本體區、定義於該本體區中的源極及汲極、以及閘極結構，該閘極結構配置成施加控制電壓，該控制電壓切換在該本體區中所形成的通道中的載流子流。當施加大於指定閾值電壓的控制電壓時，在該源極與汲極之間的該通道中會發生載流子流，從而產生裝置輸出電流。
接觸物可提供與半導體裝置的特徵(例如場效電晶體的閘極結構及源/汲區)的垂直電性連接。在蝕刻期間，在由相鄰結構(例如相鄰閘極結構上的側壁間隔物)的配置所限制(與由圖案化阻劑所限制者相反)的接觸開口中形成自對準接觸物(self-aligned contact；SAC)。例如，自對準接觸物可形成於通過相對其它材料(例如相鄰閘極結構上的氮化矽側壁間隔物)選擇性蝕刻層間介電層 的一種材料(例如二氧化矽)而定義的接觸開口中。
至場效電晶體的源/汲區的接觸物應當與閘極結構的閘極電極保持電性絕緣，以確保該場效電晶體的功能。否則，可能發生短路，其可能損傷該場效電晶體。在用以接觸源/汲區的自對準接觸製程中，接觸開口可與閘極結構部分重疊。為降低由該部分重疊引起的短路的風險，閘極電極被覆蓋物及側壁間隔物保護。隨著技術節點的進步，相鄰閘極結構之間可用的空間會隨著間距降低而減少。降低的間隔增加了在形成接觸開口時接觸源/汲區而不會對保護閘極結構的覆蓋物及側壁間隔物造成損傷的困難。
對於形成裝置結構的犧牲閘極覆蓋物及自對準接觸物需要改進的方法。
在本發明的一個實施例中，一種方法包括形成設置於第一側壁間隔物與第二側壁間隔物之間的閘極電極。該方法進一步包括凹入該閘極電極的頂部表面，以在該凹入閘極電極的該頂部表面之上開出空間，其部分暴露該第一及第二側壁間隔物。移除設置於該凹入閘極電極的該頂部表面之上的該第一側壁間隔物的片段及該第二側壁間隔物的片段，以增加該空間的寬度。在該加寬空間中形成犧牲覆蓋物。
10‧‧‧基板
12‧‧‧閘極結構
14‧‧‧層間介電層
15‧‧‧頂部表面
16‧‧‧閘極介電質
18‧‧‧閘極電極
20‧‧‧側壁間隔物
22‧‧‧源/汲區
24‧‧‧接觸蝕刻停止層、CESL
26‧‧‧空間
27‧‧‧垂直接縫
28‧‧‧犧牲覆蓋物
30‧‧‧接觸開口
32‧‧‧犧牲覆蓋物
34‧‧‧犧牲覆蓋物
d‧‧‧距離
w1‧‧‧寬度
w2‧‧‧寬度
包含於並構成本說明書的一部分的附圖說明本發明的各種實施例，並與上面所作的本發明的概括說明 以及下面所作的實施例的詳細說明一起用以解釋本發明的實施例。
第1至5圖顯示依據本發明的實施例處於形成結構的製程方法的連續製造階段中的基板的一部分的剖視圖。
第6至7圖顯示依據本發明的實施例處於形成結構的製程方法的連續製造階段中的基板的一部分的剖視圖。
第8至10圖顯示依據本發明的實施例處於形成結構的製程方法的連續製造階段中的基板的一部分的剖視圖。
請參照第1圖並依據本發明的實施例，提供基板10，其可為塊體基板或絕緣體上半導體(semiconductor-on-insulator；SOI)基板的裝置層。閘極結構12位於基板10的頂部表面上。層間介電層14的片段位於閘極結構12之間的空間中。各閘極結構12包括閘極介電質16及閘極電極18。閘極結構12的垂直側壁被側壁間隔物20包覆。
層間介電層14可由介電材料(例如二氧化矽(SiO2))組成。閘極介電質16可由通過原子層沉積(atomic layer deposition；ALD)沉積的介電材料組成，例如高k介電材料，如氧化鉿(HfO2)，其具有高於SiO2的介電常數的介電常數。閘極電極18可包括通過物理氣相沉積 (physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)等沉積的由導體例如金屬(例如，鎢(W))及/或金屬氮化物或碳化物(例如，氮化鈦(TiN)及鈦鋁碳化物(TiAlC))組成的一個或多個共形阻擋金屬層及/或功函數金屬層。對於n型場效電晶體或p型場效電晶體，閘極電極18的阻擋金屬層及/或功函數金屬層可不同。側壁間隔物20可由介電材料組成，例如低k介電材料，如矽氧碳氮化物(SiOCN)，通過ALD將該介電材料沉積為共形層並利用定向蝕刻製程例如反應離子蝕刻(reactive ion etching；RIE)蝕刻該介電材料。
閘極結構12可通過替代金屬閘極(replacement metal gate；RMG)技術形成，其中，閘極介電質16及閘極電極18替代犧牲閘極結構。在這種情況下，為形成閘極結構12，可沉積共形阻擋金屬層及/或功函數金屬層以填充通過移除犧牲閘極結構所開出的側壁間隔物20之間的空間，並通過平坦化例如利用化學機械拋光(chemical-mechanical polishing；CMP)自層間介電層14上的場區(field area)移除該沉積層。該拋光所導致的平坦化使閘極介電質16、閘極電極18及側壁間隔物20與層間介電層14的相鄰片段的頂部表面15共面。
源/汲區22設置於基板10的頂部表面附近的相應位置處的相鄰閘極結構12之間的空間中。本文中所使用的“源/汲區”是指可充當場效電晶體的源極或汲極的半導體材料摻雜區。對於n型場效電晶體，可將源/汲區22 的半導體材料用有效賦予n型導電性的選自週期表第V族的n型摻雜物(例如，磷(P)或砷(As))摻雜。對於p型場效電晶體，可將源/汲區22的半導體材料用有效賦予p型導電性的選自週期表第III族的p型摻雜物(例如，硼(B))摻雜。源/汲區22可通過例如離子注入形成。
源/汲區22被接觸蝕刻停止層(contact etch stop layer；CESL)24覆蓋，該接觸蝕刻停止層可由薄的氮化矽(Si3N4)層構成。CESL 24可具有進一步垂直延伸於側壁間隔物20與層間介電層14之間的片段。垂直接縫27沿側壁間隔物20與CESL 24之間的界面以及沿層間介電層14與CESL 24之間的界面設置。
包括閘極結構12及源/汲區22的該裝置結構可在前端製程(front-end-of-line；FEOL)期間通過互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)製程製造。該裝置結構可為例如平面場效電晶體或鰭式場效電晶體。
請參照第2圖，其中相同的元件符號表示第1圖中類似的特徵且在該製程方法的下一製造階段，回蝕刻閘極結構12的閘極介電質16及閘極電極18，並因此相對於層間介電層14的頂部表面15、側壁間隔物20及CESL 24而凹入距離d。在閘極結構12的頂部表面13之上分別開出空間26。空間26在側壁間隔物20之間具有寬度w1。側壁間隔物20及CESL 24的各片段位於閘極結構12的頂部表面13之上並通過閘極結構12的該回蝕刻而暴露。
請參照第3圖，其中相同的元件符浩表示第2圖中類似的特徵且在該製程方法的下一製造階段，通過移除位於閘極結構12的頂部表面13之上的側壁間隔物20及CESL 24的該暴露片段而加寬空間26，以使其具有大於寬度w1(第2圖)的寬度w2。為此，使用一種或多種蝕刻化學的一個或多個蝕刻製程(例如反應離子蝕刻(RIE))可用於相對於層間介電層14選擇性移除側壁間隔物20及CESL 24的該暴露片段。本文中所使用的關於材料移除製程(例如，蝕刻)的術語“選擇性”表示通過合適的蝕刻劑選擇，目標材料的材料移除速率(也就是，蝕刻速率)大於暴露於該材料移除製程的至少另一種材料的移除速率。側壁間隔物20及CESL 24的該暴露片段的移除可通過以與垂直蝕刻分量相比增強橫向蝕刻分量為特徵的蝕刻製程執行。在增加空間26的寬度以後，各加寬的空間26位於層間介電層14的相鄰片段之間。
該橫向蝕刻降低或消除閘極電極18與側壁間隔物20之間的高度差，以及閘極電極18與CESL 24的垂直片段之間的高度差。在側壁間隔物20與層間介電層14的頂部表面15之間，以及在層間介電層14的頂部表面15與CESL 24的該垂直片段之間形成高度差。因移除側壁間隔物20與CESL 24的該片段而導致的空間26的寬度的增加，降低空間26的深寬比。
在一個替代實施例中，可僅移除側壁間隔物20的暴露片段，而保留CESL 24的暴露片段完好。在此情 況下，構成側壁間隔物20的材料可經選擇成相對於構成CESL 24的材料被選擇性移除。
請參照第4圖，其中相同的元件符號表示第3圖中類似的特徵且在該製程方法的下一製造階段，在各凹入閘極結構12的相應頂部表面13上形成犧牲覆蓋物28作為空間26中的間隙填充材料。犧牲覆蓋物28可由通過CVD沉積的介電材料組成，例如氮化矽(Si3N4)或矽氧碳氮化物(SiOCN)。構成層間介電層14的材料可經選擇成相對於犧牲覆蓋物28的構成材料以及構成側壁間隔物20的材料選擇性蝕刻。各犧牲覆蓋物28覆蓋閘極結構12的頂部表面13，並且與在加寬空間26時側壁間隔物20及CESL 24中未被移除的的片段重疊。由於在形成犧牲覆蓋物28之前有移除側壁間隔物20及CESL 24的片段，所以犧牲覆蓋物28在它們的側表面不具有與側壁間隔物20的界面。相反，犧牲覆蓋物28只具有與側壁間隔物20及CESL 24的頂部表面的水平界面，且犧牲覆蓋物28覆蓋垂直接縫27。犧牲覆蓋物28與層間介電層14的相鄰片段具有垂直界面。
空間26的寬度增加可降低犧牲覆蓋物28在沉積期間經歷夾止的可能性。在犧牲覆蓋物沉積期間，形成於較窄空間(例如在加寬之前第2圖中顯示的那些)中的傳統犧牲覆蓋物可能容易夾止並形成內部空洞。犧牲覆蓋物28可能不具有內部空洞。深寬比的降低(由於移除側壁間隔物20及CESL 24)能夠降低在形成犧牲覆蓋物28 期間夾止的可能性。
請參照第5圖，其中相同的元件符號表示第4圖中類似的特徵且在該製程方法的下一製造階段，通過自閘極結構12之間的空間移除層間介電層14的片段，使用自對準接觸(SAC)蝕刻來形成至源/汲區22的接觸開口30。利用相對於構成犧牲覆蓋物28及CESL 24的介電材料具有選擇性的蝕刻化學，通過蝕刻製程(例如反應離子蝕刻(RIE)製程)可移除層間介電層14。CESL 24保護源/汲區22的頂部表面且犧牲覆蓋物28保護閘極結構12的頂部表面13免受用以移除層間介電層14的該蝕刻製程所使用的蝕刻劑損傷。隨後，自源/汲區22移除CESL 24，以準備在開出的空間中形成至各源/汲區22的接觸物。利用相對於構成源/汲區22的半導體材料具有選擇性的蝕刻化學，可通過蝕刻製程(例如反應離子蝕刻(RIE)製程)移除CESL 24。通過例如在源/汲區22上形成金屬矽化物的矽化製程，可在各接觸開口30中形成接觸物。
該自對準接觸(SAC)蝕刻改變犧牲覆蓋物28的形狀，因為上角被例如在形成該接觸開口的該蝕刻製程期間的濺射輕微侵蝕。不過，與傳統自對準接觸(SAC)蝕刻相比，該侵蝕的程度降低。傳統犧牲覆蓋物會形成於如第2圖中所示的側壁間隔物20及CESL 24的上片段之間的空間26中。至少部分由於存在於該傳統犧牲覆蓋物與側壁間隔物20之間的暴露垂直接縫以及CESL 24與側壁間隔物20之間的暴露垂直接縫，會使得這樣的傳統犧牲覆 蓋物連同側壁間隔物20的上片段及CESL 24的上片段被較高的侵蝕率侵蝕。此外，與犧牲覆蓋物28的材料相比，側壁間隔物20及/或CESL 24的材料可能具有較低的抗蝕刻性。空間26的加寬以及加寬空間26中與傳統相比較大的犧牲覆蓋物28通過掩蔽垂直接縫27來消除多個界面，並向該SAC蝕刻製程提供實心的單一塊體，從而有效地大幅減少角侵蝕。角侵蝕的減少會增加接觸開口30中所形成的接觸物與閘極電極18之間的犧牲覆蓋物28的介電材料的厚度。犧牲覆蓋物28的角侵蝕的減少也針對用以移除犧牲覆蓋物28以準備形成垂直延伸至閘極電極18的接觸的平坦化提高相對於閘極結構12的頂部表面13的起始點。
作為形成犧性覆蓋物28的該製程的部分，可形成額外的犧牲覆蓋物組並將其用於促進暴露於初始形成的空間26內部的側壁間隔物20的片段及CESL 24的片段的移除。該額外犧牲覆蓋物可存留於完成後的裝置結構中或者可在形成犧牲覆蓋物28之前移除。
請參照第6圖，其中相同的元件符號表示第2圖中類似的特徵且依據本發明的替代實施例，在移除側壁間隔物20及CESL 24的該片段之前，在各個凹入的閘極結構12的相應頂部表面13上形成犧牲覆蓋物32(第2圖)。犧牲覆蓋物32可由與後續形成的犧牲覆蓋物28相同的材料組成，且具有等於寬度w1的寬度。犧牲覆蓋物32分別填充各空間26的一部分。
請參照第7圖，其中相同的元件符號表示第 6圖中類似的特徵且在該製程方法的下一製造階段，如結合第3圖所述，移除位於犧牲覆蓋物32的高度之上的側壁間隔物20及CESL 24的片段，以加寬空間26。如第4及5圖的上下文中所述繼續該製程，以形成犧牲覆蓋物28並形成指向源/汲區22的接觸開口30。犧牲覆蓋物28及犧牲覆蓋物32將因不同的寬度而共同形成T形結構，其中，上犧牲覆蓋物28具有寬度w2(加寬空間26的特徵)，下犧性覆蓋物32具有寬度w1(未加寬空間26的特徵)。
請參照第8圖，其中相同的元件符號表示第2圖中類似的特徵且依據本發明的替代實施例，在移除側壁間隔物20及CESL 24的該片段之前，在空間26(第2圖)中的各個凹入的閘極結構12的相應頂部表面13上形成犧牲覆蓋物34。犧牲覆蓋物34可由通過PVD沉積的非晶矽(Si)組成。犧牲覆蓋物34薄於犧牲覆蓋物32(第6圖)。
請參照第9圖，其中相同的元件符號表示第8圖中類似的特徵且在該製程方法的下一製造階段，如結合第3圖所述，移除位於犧牲覆蓋物34的高度之上的側壁間隔物20及CESL 24的片段，以加寬空間26。在一個實施例中，利用相對於構成犧牲覆蓋物34的材料選擇性移除側壁間隔物20及CESL 24的材料的蝕刻化學，可通過乾式蝕刻製程移除側壁間隔物20及CESL 24的該片段。與犧牲覆蓋物32相比，犧牲覆蓋物34的厚度減小能允許移除較高的側壁間隔物20及CESL 24的片段。
請參照第10圖，其中相同的元件符號表示第9圖中類似的特徵且在該製程方法的下一製造階段，在移除位於犧牲覆蓋物34的高度之上的側壁間隔物20及CESL 24的片段以後，移除犧牲覆蓋物34。在一個實施例中，利用相對於層間介電層14及閘極電極18的材料選擇性移除構成犧牲覆蓋物34的材料的蝕刻化學，可通過乾式蝕刻製程移除犧牲覆蓋物34。
如第4及5圖的上下文中所述繼續該製程，以形成犧牲覆蓋物28並形成指向源/汲區22的接觸開口30。犧牲覆蓋物28的部分將填充通過移除犧牲覆蓋物34而形成的淺凹槽。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(例如作為具有多個未封裝晶片的單個晶圓)、作為裸晶片、或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有表面互連或嵌埋互連其中之一、或是兩種互連皆有)。在任何情況下，該晶片可與其它晶片、分立的電路元件和/或其它信號處理裝置集成，作為中間產品或最終產品的一部分。
本文中引用術語例如“垂直”、“水平”等作為示例來建立參考框架，並非限制。本文中所使用的術語“水平”被定義為與半導體基板的傳統平面平行的平面，而不論 其實際的三維空間取向。術語“垂直”及“正交”是指垂直於如剛剛所定義的水平面的方向。術語“橫向”是指在該水平平面內的方向。術語例如“上方”及“下方”用以表示元件或結構相對彼此的定位，而不是相對標高。
與另一個元件“連接”或“耦接”的特徵可與該另一個元件直接連接或耦接，或者可存在一個或多個中間元件。如果不存在中間元件，則特徵可與另一個元件“直接連接”或“直接耦接”。如存在至少一個中間元件，則特徵可與另一個元件“非直接連接”或“非直接耦接”。
對本發明的各種實施例所作的說明是出於說明目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。

Claims (20)

  1. 一種方法，包括：形成第一側壁間隔物、第二側壁間隔物以及設置於該第一側壁間隔物與該第二側壁間隔物之間的閘極電極；凹入該閘極電極的頂部表面，以形成凹入閘極電極並在該閘極電極的該頂部表面之上開出空間，該空間部分暴露出該第一側壁間隔物及該第二側壁間隔物；移除設置於該凹入閘極電極的該頂部表面之上的該第一側壁間隔物的第一片段及該第二側壁間隔物的第一片段，以增加該空間的寬度而形成加寬空間；以及在該加寬空間中形成第一犧牲覆蓋物。
  2. 如申請專利範圍第1項所述的方法，進一步包括：在移除該第一側壁間隔物的該第一片段及該第二側壁間隔物的該第一片段之前，在該閘極電極上形成第二犧牲覆蓋物，該第二犧牲覆蓋物部分填充該凹入閘極電極之上所開出的該空間。
  3. 如申請專利範圍第2項所述的方法，其中，該第一側壁間隔物的該第一片段及該第二側壁間隔物的該第一片段設置於該第二犧牲覆蓋物之上，且該加寬空間設置於該第二犧牲覆蓋物之上。
  4. 如申請專利範圍第2項所述的方法，進一步包括：在形成該第一犧牲覆蓋物之前，自該閘極電極移除該第二犧牲覆蓋物。
  5. 如申請專利範圍第4項所述的方法，其中，該第二犧牲覆蓋物由非晶矽組成。
  6. 如申請專利範圍第2項所述的方法，其中，該第一犧牲覆蓋物形成於該第二犧牲覆蓋物上，且該第二犧牲覆蓋物設置於該第一犧牲覆蓋物與該凹入閘極電極的該頂部表面之間。
  7. 如申請專利範圍第6項所述的方法，其中，該第一側壁間隔物的第二片段與該第二側壁間隔物的第二片段位於該凹入閘極電極的該頂部表面之下，且該第二犧牲覆蓋物自該第一側壁間隔物的該第二片段延伸至該第二側壁間隔物的該第二片段。
  8. 如申請專利範圍第6項所述的方法，其中，該第一犧牲覆蓋物及該第二犧牲覆蓋物由相同的介電材料組成。
  9. 如申請專利範圍第6項所述的方法，其中，該第一犧牲覆蓋物及該第二犧牲覆蓋物由氮化矽組成。
  10. 如申請專利範圍第1項所述的方法，其中，該第一側壁間隔物、該第二側壁間隔物及該閘極電極位於蝕刻停止層的第一片段與該蝕刻停止層的第二片段之間，且進一步包括：在移除該第一側壁間隔物的該第一片段及該第二側壁間隔物的該第一片段以後，移除位於該凹入閘極電極的該頂部表面之上的該蝕刻停止層的該第一片段的一部分以及該蝕刻停止層的該第二片段的一部分。
  11. 如申請專利範圍第1項所述的方法，其中，該凹入閘極 電極設置於該第一側壁間隔物的第二片段與該第二側壁間隔物的第二片段之間，且該第一犧牲覆蓋物形成於該凹入閘極電極的該頂部表面上並與該第一側壁間隔物的該第二片段及該第二側壁間隔物的該第二片段重疊。
  12. 如申請專利範圍第1項所述的方法，其中，該凹入閘極電極設置於該第一側壁間隔物的第二片段與該第二側壁間隔物的第二片段之間，該第一犧牲覆蓋物直接接觸該凹入閘極電極的該頂部表面，且該第一犧牲覆蓋物與該第一側壁間隔物的該第二片段及該第二側壁間隔物的該第二片段重疊。
  13. 如申請專利範圍第1項所述的方法，進一步包括：在凹入該閘極電極之前，平坦化該閘極電極、該第一側壁間隔物及該第二側壁間隔物以與層間介電層的頂部表面共面。
  14. 如申請專利範圍第13項所述的方法，其中，該閘極電極位於該層間介電層的第一片段與該層間介電層的第二片段之間，且該加寬空間自該層間介電層的該第一片段延伸至該層間介電層的該第二片段。
  15. 如申請專利範圍第1項所述的方法，其中，該第一側壁間隔物的第二片段位於層間介電層的片段與該凹入閘極電極之間，且進一步包括：在形成該第一犧牲覆蓋物以後，移除該層間介電層的該片段以形成接觸開口。
  16. 如申請專利範圍第15項所述的方法，其中，閘極介電質位於該閘極電極與該第一側壁間隔物的該第二片段之間，且當移除該第一側壁間隔物的該第一片段時，該第一犧牲覆蓋物掩蔽該第一側壁間隔物的該第二片段與該閘極介電質之間的垂直界面處的接縫。
  17. 如申請專利範圍第15項所述的方法，其中，蝕刻停止層位於該層間介電層的該片段與該第一側壁間隔物的該第二片段之間，且當移除該第一側壁間隔物的該第一片段時，該第一犧牲覆蓋物掩蔽該第一側壁間隔物的該第二片段與該蝕刻停止層之間的垂直界面處的接縫。
  18. 如申請專利範圍第15項所述的方法，其中，該接觸開口延伸至場效電晶體的源/汲區。
  19. 如申請專利範圍第1項所述的方法，其中，該第一犧牲覆蓋物沒有內部空洞。
  20. 如申請專利範圍第1項所述的方法，其中，該第一側壁間隔物的第二片段位於層間介電層的片段與該凹入閘極電極之間，且該第一側壁間隔物的該第一片段自該凹入閘極電極的該頂部表面延伸至該層間介電層的該片段的該頂部表面。
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