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TW202201548A - 半導體裝置的製造方法 - Google Patents

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TW202201548A
TW202201548A TW110121624A TW110121624A TW202201548A TW 202201548 A TW202201548 A TW 202201548A TW 110121624 A TW110121624 A TW 110121624A TW 110121624 A TW110121624 A TW 110121624A TW 202201548 A TW202201548 A TW 202201548A
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semiconductor
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王志慶
楊崇巽
何炯煦
謝文興
程冠倫
吳忠緯
志強 吳
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供半導體結構的製造方法。上述方法包含形成具有交互堆疊的多個第一半導體層與多個第二半導體層的鰭片結構；形成犧牲閘極結構於鰭片結構上方；以及蝕刻源極/汲極(S/D)區，從而形成暴露出至少一個第二半導體層的開口。上述方法也包含藉由開口佈植蝕刻速率修飾物種於至少一個第二半導體層中，從而形成至少一個第二半導體層的佈植部分。上述方法更包含選擇性蝕刻至少一個第二半導體層的佈植部分；凹蝕暴露於開口中的該些第一半導體層的端部；以及於開口中形成源極/汲極(S/D)磊晶層。

Description

半導體裝置的製造方法
本發明實施例係關於半導體技術，且特別關於一種具有蝕刻速率調變的多閘極裝置及其製造方法。
半導體積體電路(integrated circuit，IC)經歷了指數型成長。在積體電路(IC)材料和設計的科技進步已經產出許多代的積體電路(IC)，且每一代的積體電路(IC)具有比上一代更小且更複雜的電路。在積體電路(IC)的演變過程中，隨著幾何尺寸(如可使用製造製程創造的最小的組件(component)(或線))的減少，功能密度(例如每個晶片面積上的內連線裝置數目)已普遍性地增加。這樣的微縮化製程普遍地藉由增加生產效率與降低相關成本來提供益處。這種微縮化也增加了處理與製造積體電路(IC)的複雜性。
最近，已經引入了多閘極裝置以努力藉由增加閘極-通道耦合、減少關斷狀態(OFF-state)、與減少短通道效應(short-channel effects，SCEs)改善閘極控制。一種已經引入的這樣的多閘極裝置為全繞式閘極場效電晶體(gate-all-around field effect transistor，GAA FET)。全繞式閘極場效電晶體(GAA FET)裝置因其閘極結構而得名，前述閘極結構可以在通道區附近延伸，提供通路到兩側或四側上的通道。全繞式閘極場效電晶體(GAA FET)裝置與常規的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且它們的結構允許它們在維持閘極控制與減輕短通道效應(SCEs)時大幅微縮化。全繞式閘極場效電晶體(GAA FET)裝置在堆疊奈米片配置中提供通道。在堆疊奈米片附近的全繞式閘極(GAA)部件的整合式可能是具有挑戰性的。舉例來說，在堆疊奈米片全繞式閘極(GAA)製程流程中，形成源極/汲極(source/drain，S/D)的溝槽的蝕刻製程可以形成通道層的突出的端部。通道層的這些突出的端部引起通道的長度變化，這反而導致全繞式閘極場效電晶體(GAA FET)裝置的不均勻性(non-uniformity)。此外，通道層的突出的端部可能增加通道電阻，這反而降低積體晶片(IC)的性能。因此，儘管現有方法在許多方面已經令人滿意，關於最終裝置的性能的挑戰可能並非在所有方面都令人滿意。
本發明實施例提供了一種半導體裝置的製造方法，包括：形成從基板突出(extruding)的鰭片結構，鰭片結構具有交互堆疊(alternately stacked)的多個第一半導體層與多個第二半導體層；形成犧牲閘極結構於鰭片結構上方；蝕刻未被犧牲閘極結構覆蓋的半導體裝置的源極/汲極區，藉以形成暴露出至少一個第二半導體層的一開口；藉由開口將蝕刻速率修飾物種(etch rate modifying species)佈植到至少一個第二半導體層中，藉以形成至少一第二半導體層的佈植部分；選擇性蝕刻至少一第二半導體層的佈植部分；凹蝕暴露於開口中的該些第一半導體層的多個端部；以及形成源極/汲極磊晶層於開口中。
本發明實施例提供了一種半導體裝置的製造方法，包括：形成從基板突出的鰭片，鰭片具有多個犧牲層與多個通道層，其中該些犧牲層與該些通道層交互排列(alternately arranged)；從鰭片的源極/汲極區移除該些犧牲層與該些通道層，藉以形成源極/汲極溝槽，其暴露出該些犧牲層與該些通道層的多個端部；橫向凹蝕該些犧牲層的該些端部；佈植蝕刻速率修飾物種到該些通道層的該些端部；修整該些通道層的該些端部；以及於源極/汲極溝槽中磊晶生長源極/汲極部件。
本發明實施例提供了一種半導體裝置，包括：多個通道構件，設置於基板上方；閘極結構，嚙合於(engaging)該些通道構件；以及源極/汲極磊晶部件，鄰近該些通道構件，其中該些通道構件的至少一通道構件具有與源極/汲極磊晶部件物理接觸的端部，其包括第一類型的一摻質，其中端部中的摻質的濃度比該些通道構件的至少一個通道構件的其他部分高。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。此外，當用「約」，「近似」等描述數字或數字範圍時，該用語旨在包括在合理範圍內的數字，包括所描述的數字，例如所述數量的+/-10％或本領域技術人員理解的其他值。例如，術語「約5nm」包括4.5nm至5.5nm的尺寸範圍。
本發明實施例一般涉及半導體裝置和製造方法，並且更具體地涉及製造具有蝕刻速率調變(modulation)和選擇性蝕刻製程以修整通道層的突出端部(橫向端)的全繞式閘極場效應電晶體(GAA FET)裝置。在全繞式閘極(GAA)製造流程中，在形成源極/汲極(S/D)溝槽及/或形成內部間隔物之後，通道層的端部可以相對於內部間隔物及/或閘極側壁間隔物突出到源極/汲極(S/D)溝槽中。通道層的突出端部將不均勻性引入到全繞式閘極場效應電晶體(GAA FET)裝置中，並呈現插入在有效通道區和源極/汲極(S/D)磊晶部件之間的高電阻路徑。已經發現更強及/或更長時間的蝕刻來修整通道層的突出端部是無效的，因為它還將源極/汲極(S/D)溝槽更深地延伸到半導體基板下方，這可能導致穿漏(pun-through leakage)。在各種本發明實施例中，藉由將蝕刻速率修飾物種佈植到各個通道層的端部中，施加蝕刻速率調變以調節全繞式閘極場效應電晶體(GAA FET)裝置的一個或多個通道層的蝕刻速率。蝕刻速率調變與選擇性蝕刻製程一起縮小了通道層的突出端部，並改善了全繞式閘極場效應電晶體(GAA FET)裝置中的通道長度均勻性。
全繞式閘極場效應電晶體(GAA FET)裝置是一種多閘極裝置。多閘極裝置包含其閘極結構形成在通道區的至少兩側上的那些電晶體。這些多閘極裝置可以包含p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。由於它們的鰭狀結構，因此可以呈現特定示例，並且在本文中將其稱為FINFET。作為一種多閘極裝置，全繞式閘極場效應電晶體(GAA FET)裝置包含具有其閘極結構或其一部分形成在通道區的四側(例如，圍繞通道區的一部分)上的任何場效應電晶體(FET)裝置。本文提出的裝置還包含具有在奈米線通道、條形通道及/或其他適合的通道配置中設置的通道區的實施例。本文提出的是可以具有與單個相接(contiguous)的閘極結構相關的一個或多個通道區(例如，奈米線)的裝置的實施例。然而，所屬技術領域中具有通常知識者將理解，前述教示可以應用於單個通道(例如，單個奈米線)或任意數量的通道。所屬技術領域中具有通常知識者可以理解，半導體裝置的其他示例可以從本發明實施例的方面中受益。
第1A圖及第1B圖所繪示為包含製造多閘極裝置的製造半導體的方法100。應該理解的是，可以在第1A圖及第1B圖所示的製程之前、期間和之後提供額外的操作，且對於該方法的額外的實施例，可以取代或消除下方所述的一些操作。操作/製程的順序可以互換。如本文所使用，術語「多閘極裝置」用於描述一種裝置(例如，半導體電晶體)，其具有至少一些閘極材料設置在裝置的至少一個通道的多側上。在一些示例中，多閘極裝置可以被稱為GAA FET裝置或奈米片裝置，其具有設置在裝置的至少一個通道的至少四側上的閘極材料。通道區也可以被稱為「通道構件」，其包含各種幾何形狀(例如，圓柱形、條形)和各種尺寸的通道區，如本文所使用。
下面參照第1A圖和第1B圖結合第2-19圖描述方法100。第2、3、4、5、6、7、8、9、10A、16、17、18和19圖是根據第1A圖和第1B圖的方法100的各個階段的全繞式閘極場效應電晶體(GAA FET)裝置10(或裝置10)的實施例的透視圖。第10B，11、12、13、14和15圖是沿著切線(例如， 第10A圖中的切線X1-X1)的裝置10的實施例的對應剖面圖，其中前述切線沿著通道的長度方向，並垂直於基板的頂表面。
參照第1A和2圖，方法100於操作102處開始，其中提供具有基板12的裝置10。基板12可以包含已經適當地摻雜有雜質(例如，p型或n型導電性(conductivity))的各種區。在一些實施例中，基板12至少在其表面部分上包含單晶半導體層。基板12可以包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在所示的實施例中，基板12由Si製成。
基板12可在其表面區中包含一個或多個緩衝層(未繪示)。緩衝層可以用來將晶格常數從基板的晶格常數逐漸改變為源極/汲極區的晶格常數。緩衝層可以從磊晶生長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。 。在特定實施例中，基板12包含在塊狀(bulk)矽上磊晶生長的矽鍺(SiGe)緩衝層。 SiGe緩衝層的鍺濃度可以從最底部的緩衝層的30原子％的鍺增加到最頂部的緩衝層的70原子％的鍺。
在一些實施例中，將雜質離子(摻質)14佈植到矽基板中以形成井區。進行離子佈植以防止擊穿效應(punch-through effect)。摻質14例如是用於n型FinFET的硼(B)或用於p型FinFET的磷(P)。
參照第1A和3圖，方法100接著進行到操作104，其中在基板12上方形成堆疊的半導體層。堆疊的半導體層包含第一半導體層20和第二半導體層25。此外，在堆疊的膜層上方形成遮罩層15。舉例來說，可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他適合的磊晶生長製程來磊晶生長堆疊的半導體層。
第一半導體層20和第二半導體層25由具有不同晶格常數的材料製成，並且可以包含Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP中的一層或多層。在一些實施例中，第一半導體層20和第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。然而，其他實施例也是可能的，例如包含提供具有不同氧化速率及/或蝕刻選擇性的第一組合物和第二組合物的那些實施例。在至少一些示例中，第一半導體層20包含磊晶生長的SiGe層，第二半導體層25包含磊晶生長的Si層。第二半導體層25的Si氧化速率小於第一半導體層20的SiGe氧化速率。在一個示例中，第一半導體層20是Si1-x Gex ，其中x小於約0.3，例如範圍從約0.15到約0.25。在一些實施例中，第一半導體層20和第二半導體層25是基本上不包含摻質的(即，具有從大約0cm-3 到大約1x1017 cm-3 的非固有的(entrinsic)摻質濃度)，例如，非刻意摻雜是在磊晶生長製程期間執行。
第二半導體層25或其一部分可以形成GAA FET裝置的通道構件(例如，奈米片通道)。術語「通道構件」在本文中用於指(designate)具有奈米級或甚至微米級尺寸並且具有細長形狀的任何材料部分，而與該部分的剖面形狀無關。因此，前述術語既指圓形和基本上圓形剖面細長材料部分，也指包含例如圓柱形或基本上矩形的剖面的梁形(beam)或條形材料部分。下面進一步討論使用第二半導體層25來限定裝置的一個或多個通道構件。因此，第二半導體層25也稱為通道層25，而第一半導體層20也稱為犧牲層20。
在第3圖中，設置三層第一半導體層20和三層第二半導體層25。然而，膜層的數量不限於三層，並且可以小到一層(每一層)，並且在一些實施例中，各形成2-10層的第一半導體層20和第二半導體層25。藉由調節堆疊膜層的數量，可以調節GAA FET裝置的驅動電流。
第一半導體層20和第二半導體層25磊晶形成在基板12上方。第一半導體層20的厚度可以等於或大於第二半導體層25的厚度，例如在一些實施例中，在約3nm至約50nm的範圍內，或在其他實施例中在約5nm至約15nm的範圍內。在一些實施例中，第二半導體層25的厚度在約3nm至約30nm的範圍內，或者在其他實施例中，在約5nm至約15nm的範圍內。每個第一半導體層20的厚度可以相同或可以變化。在一些實施例中，最底部的半導體層20(最接近基板10的膜層)比上部的半導體層厚。在一些實施例中，最底部半導體層的厚度在約10nm至約50nm的範圍內，或者在其他實施例中，在20nm至40nm的範圍內。
在一些實施例中，遮罩層15包含第一遮罩層15A和第二遮罩層15B。第一遮罩層15A是由氧化矽製成的墊氧化物層，其可以藉由熱氧化製程形成。第二遮罩層15B由氮化矽(SiN)製成，其藉由化學氣相沉積(chemical vapor deposition，CVD)形成，前述化學氣相沉積(CVD)包含低壓CVD(low pressure CVD，LPCVD)和電漿輔助CVD(plasma enhanced CVD，PECVD)，物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或其他適合的製程。藉由使用包含光微影和蝕刻的圖案化操作將遮罩層15圖案化成遮罩圖案。
參照第1A圖和第4圖，方法100接著進行到操作106，其中藉由使用圖案化的遮罩層15圖案化堆疊的半導體層20和25來形成鰭片元件(也稱為鰭片)30。參照第4圖的示例，在操作106的實施例中，從基板12延伸而形成的多個鰭片30沿X方向延伸。在各個實施例中，每個鰭片30包含由堆疊的半導體層20和25構成的上部以及由基板12形成的井部18。在一些實施例中，鰭片結構的上部沿Y方向的寬度W1在約10nm至約40nm的範圍內，或在其他實施例中，在約20nm至約30nm的範圍內。在一些實施例中，沿著鰭片結構的Z方向的高度H1在從大約100nm到大約200nm的範圍內。
可以使用包含雙重圖案化或多重圖案化製程的適合的製程來製造鰭片30。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以藉由蝕刻初始的堆疊的半導體層20和25並使用剩餘的間隔物或心軸並來圖案化鰭片。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)及/或其他適合的過程。
在第4圖中，在Y方向上佈置有兩個鰭片30。但是鰭片30的數量並沒有限制，也可以少至一個或三個或更多。在一些實施例中，在鰭片30的兩側上形成一個或多個虛設鰭片結構以在圖案化操作中改善圖案保真度(fidelity)。
參照第1A圖和第5-6圖，方法100藉由形成插入於鰭片30之間的淺溝槽隔離(shallow trench isolation，STI)部件而進行到操作108。作為示例，包含一層或多層絕緣材料的絕緣材料層41形成在基板上方，使得鰭片30完全埋置於(embedded)絕緣材料層41中。用於絕緣材料層41的絕緣材料可以包含氧化矽、氮化矽、氮氧化矽(SiON) 、SiOCN、SiCN、氟矽酸鹽玻璃(fluorinated silicate glass，FSG)、或低介電常數(low-k)介電材料，藉由低壓化學氣相沉積 (LPCVD)、電漿CVD或可流動CVD(flowable CVD)形成。可以在形成絕緣材料層41之後執行退火操作。然後，執行如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕刻方法之類的平坦化操作，使得最頂的第二半導體層25的上表面從絕緣材料層41暴露出，如第5圖所示。
在一些實施例中，在形成絕緣材料層41之前，在裝置10上方形成襯層35，如第5圖所示。在一些實施例中，襯層35由SiN或基於氮化矽的材料(例如，SiON、SiCN或SiOCN)製成。然後，如第6圖所示，使絕緣材料層41凹陷以形成隔離部件40，從而暴露出鰭片30的上部。通過此操作，鰭片30藉由隔離部件40彼此電隔離，隔離部件40也被稱為淺溝槽隔離(STI)40。
參照第1A圖和第7-8圖，方法100進行到操作110，其中形成犧牲層/部件，特別是虛設閘極結構。儘管本討論針對取代閘極製程，藉以形成並隨後取代虛設閘極結構，但是其他配置也是可能的。參照第7圖，在形成淺溝槽隔離(STI)40之後，形成犧牲閘極介電層52。犧牲閘極介電層52包含一層或多層的絕緣材料，例如基於氧化矽的材料。在一實施例中，使用藉由化學氣相沉積(CVD)形成的氧化矽。在一些實施例中，犧牲閘極介電層52的厚度在約1nm至約5nm的範圍內。
第8圖繪示出在暴露的鰭片30上方形成犧牲閘極結構50之後的結構。犧牲閘極結構50包含犧牲閘極介電層52和犧牲閘極電極54。犧牲閘極結構50形成在鰭片30的一部分上方，其中鰭片 30將是一個通道區。犧牲閘極結構限定了裝置10的通道區。
藉由首先在鰭片30上方毯覆式沉積犧牲閘極介電層52來形成犧牲閘極結構50。然後，在犧牲閘極介電層52上和鰭片30上方毯覆式沉積犧牲閘極電極層，使得鰭片30完全埋置於犧牲閘極電極層中。犧牲閘極電極層包含如多晶矽或非晶矽之類的矽。在一些實施例中，犧牲閘極電極層的厚度在約100nm至約200nm的範圍內。在一些實施例中，對犧牲閘極電極層進行平坦化操作。使用包含低壓化學氣相沉積 (LPCVD)和電漿輔助化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適合的製程的CVD來沉積犧牲閘極介電層和犧牲閘極電極層。隨後，在犧牲閘極電極層上方形成遮罩層。遮罩層包含襯墊SiN層56和氧化矽遮罩層58。
接著，在遮罩層上執行圖案化操作，並且將犧牲閘極電極層圖案化成犧牲閘極結構50，如第8圖所示。犧牲閘極結構包括犧牲閘極介電層52、犧牲閘極電極54(例如，多晶矽)、襯墊SiN層56和氧化矽遮罩層58。藉由圖案化犧牲閘極結構，堆疊的半導體層20和25的部分暴露在犧牲閘極結構50的兩側上，從而限定了源極/汲極(S/D)區。在本發明實施例中，源極和汲極可互換使用，並且其結構基本上相同。在第8圖中，形成一個犧牲閘極結構50，但是在一些實施例中，犧牲閘極結構50的數量不限於一個、兩個或更多個犧牲閘極結構，其沿X方向佈置。在某些實施例中，在犧牲閘極結構的兩側上形成一個或多個虛設犧牲閘極結構以改善圖案保真度。
參照第1A圖和第9圖，方法100接著進行到操作112，其中形成閘極側壁間隔物。在形成犧牲閘極結構50之後，藉由使用化學氣相沉積(CVD)或其他適合的方法共形沉積用於形成閘極側壁間隔物55(第10A圖)的絕緣材料的覆蓋層(blanket layer)53。覆蓋層53以共形的方式沉積，使得其形成為在垂直表面(例如，犧牲閘極結構的側壁、水平表面和頂部)上具有基本上相同的厚度。在一些實施例中，沉積覆蓋層53到約2nm至約8nm範圍內的厚度。在一實施例中，覆蓋層53的絕緣材料是基於氮化矽的材料，例如SiN、SiON、SiOCN或SiCN及其組合。在一些實施例中，覆蓋層可以包括一個或多個介電材料層，例如密封層、第一間隔層和第二間隔層。
在形成覆蓋層53之後，使用例如反應性離子蝕刻(RIE)在覆蓋層53上進行非等向性蝕刻。在非等向性蝕刻製程期間，大部分絕緣材料從水平表面被去除，從而在如犧牲閘極結構50的側壁和暴露的鰭片30的側壁之類的垂直表面上留下閘極側壁間隔物55，如第10A圖所示。可以從閘極側壁間隔物55暴露出遮罩層58。在一些實施例中，可以隨後執行等向性蝕刻以從暴露的鰭片30的源極/汲極(S/D)區的上部去除絕緣材料。
仍然參照第10A圖，並結合第10B圖，其為對應於第10A圖的區域A1與線X1-X1的剖面圖，方法100進行到操作114，其中藉由使用一個或多個光微影和蝕刻操作，在源極/汲極(S/D)區向下蝕刻第一半導體層20和第二半導體層25的堆疊結構，從而形成源極/汲極(S/D)溝槽60。在一些實施例中，藉由使用乾蝕刻及/或濕蝕刻，將源極/汲極(S/D)區中的鰭片30向下凹陷到淺溝槽隔離(STI)40的上表面下方。在所示的實施例中，基板12(或鰭結構的底部部分18)也被部分蝕刻。在此階段，堆疊的半導體層20和25的端部(也稱為橫向端)暴露在源極/汲極(S/D)溝槽60中。由於蝕刻操作期間的負載效應(loading effect)，源極/汲極(S/D)溝槽60通常具有頂部的開口比底部的開口寬。換句話說，包含堆疊的半導體層20和25的端部的源極/汲極(S/D)溝槽60的側壁具有傾斜度(slope)，導致堆疊的半導體層20和25的底層比頂層從閘極側壁間隔物55的邊緣突出更多。
參照第1A圖和第11圖，方法100進行到操作116，其中在源極/汲極(S/D)溝槽60內沿X方向橫向蝕刻第一半導體層20，從而形成空腔(cavities)62。在一些實施例中，空腔62沿X方向的深度在約3nm到約10nm的範圍內。當第一半導體層20是Ge或SiGe並且第二半導體層25是Si時，可以藉由使用濕蝕刻劑，例如但不限於氫氧化銨(NH4 OH)、氫氧化四甲基銨(tetramethylammonium hydroxide，TMAH)，乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)或氫氧化鉀(KOH)溶液。
參照第1A圖和第12圖，方法100進行到操作118，其中在第一半導體層20的端部上形成內部間隔物64。藉由形成內部間隔物64，減小了空腔62的尺寸。在一些實施例中，內部間隔物64包含如SiN、SiOC、SiOCN、SiCN、SiO2 的介電材料及/或如介電常數小於約3.9的低介電常數(low-k)介電材料的其他適合的材料。在一些實施例中，藉由首先在源極/汲極(S/D)溝槽60中沉積介電材料層(如覆蓋源極/汲極(S/D)溝槽60的側壁的共形層)並且藉由原子層沉積(ALD)或其他適合的製程填充空腔62來形成內部間隔物64。隨後，在蝕刻製程中從源極/汲極(S/D)溝槽60的側壁部分地去除介電材料層，以暴露第二半導體層25的端部。藉由這種蝕刻，由於空腔的體積小，介電材料層基本上保留在空腔62內。通常，電漿乾蝕刻在寬和平坦區域中的膜層比凹入(concave)(例如，孔、凹槽及/或狹縫)部分中的膜層更快地進行蝕刻。因此，介電材料層可以保留在空腔62內部作為內部間隔物64。
在第一半導體層20的橫向蝕刻(水平凹陷)及/或蝕刻製程以形成內部間隔物64的期間，第二半導體層25的突出端部也可以被略微修整。儘管如此，第二半導體層25的端部仍可以相對於內部間隔物64突出到源極/汲極(S/D)溝槽60中。在某些實施例中，相對於閘極側壁間隔物55的邊緣，第二半導體層25的端部可以進一步突出到源極/汲極(S/D)溝槽60中。在繪示出三層的第二半導體層25的示意性實施例中，從閘極側壁間隔物55的邊緣到頂層的端部的尖端所測量的橫向接近度(lateral proximity)D1在約1nm至約3nm的範圍內，到中間層的端部的尖端的橫向接近度D2在約2nm至約6nm的範圍內，並且到底層的端部的尖端的橫向接近度D3在約3nm至約10nm的範圍內。上述未對準(misalignment)向裝置10引入不均勻性，如各種通道長度。此外，突出端部表示直接在閘極結構與將要形成的源極/汲極(S/D)磊晶部件下方的有效通道部分之間的高電阻路徑。因此，需要使突出端部收縮以使源極/汲極(S/D)磊晶部件更靠近通道區並增加通道長度的均勻性。儘管更強及/或更長時間的蝕刻可以使通道層的突出端部收縮，但是它也將源極/汲極(S/D)溝槽60延伸得更深而深入到基板12的下方，這可能導致穿漏。如下面更詳細解釋的，藉由佈植蝕刻速率修飾物種到通道層的端部中與選擇性蝕刻一起，將蝕刻速率調變應用到選擇性蝕刻通道層的端部。
參照第1B圖和第13圖，方法100進行到操作120，其中將蝕刻速率修飾物種66佈植到第二半導體層25的端部中。在一些實施例中，執行離子佈植製程以驅動蝕刻速率修飾物種66。經由核碰撞導致對半導體層25中的半導體材料中的現有鍵(例如，Si-Si鍵)的結構破壞。在一些實施例中，對於包含矽的半導體層25，如果核能損失超過約340kJ/mol(對應於單位體積的矽中的Si-Si鍵能)，則矽的蝕刻速率顯著提高。如砷(As)、硼(B)或磷(P)之類的蝕刻速率修飾物種66的離子佈植可用於引起高於蝕刻速率增強所需的閾值水平(threshold level)的損傷。在一些實施例中，蝕刻速率修飾物種66包含As和B的混合物。
在一些實施例中，以毯覆式佈植的方式執行佈植製程，使得裝置10的整個表面都經歷蝕刻速率修飾物種66的佈植。犧牲閘極結構50和閘極側壁間隔物55保護其正下方堆疊的半導體層20和25免於接收蝕刻速率修飾物種66，同時暴露在源極/汲極(S/D)溝槽60中的第二半導體層25的突出端部接收佈植。在其他實施例中，可以例如藉由使用圖案化的遮罩(例如，藉由在用於定義源極/汲極(S/D)溝槽60的操作114中重新使用遮罩)來選擇性施加佈植，以將佈植限制到源極/汲極(S/D)溝槽。在如第13圖所示的示意性實施例中，閘極側壁間隔物55的表面部分、第二半導體層25的端部以及在源極/汲極(S/D)溝槽60中暴露的基板12的頂表面被摻雜有蝕刻速率修飾物種66。圖案化的遮罩可將內部間隔物64排除在接受佈植之外。在一些實施例中，佈植劑量在約5×1015 cm-2 至約1×1017 cm-2 的範圍內。蝕刻速率修飾物種66可以在更靠近突出端部的尖端具有較高的濃度，並且由於擴散而在遠離尖端時減小。在一些實施例中，藉由佈植蝕刻速率修飾物種66，第二半導體層25的端部的蝕刻速率增加了約5至10倍。閘極側壁間隔物55中的介電材料的蝕刻速率由於較高的鍵能而可以基本上保持不變。
參照第1B圖和第14圖，方法100進行到操作122，其中執行選擇性蝕刻製程以使第二半導體層25的突出端部橫向凹陷。蝕刻劑選擇性以(target at)第二半導體層25和基板12的佈植的表面部分為目標。選擇性蝕刻製程可以包括濕蝕刻、乾蝕刻、反應性離子蝕刻或其他適合的蝕刻方法。例如，乾蝕刻製程可以實施含氧氣體、含氟氣體(例如，CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如，Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBR3 )、含碘氣體，其他適合的氣體及/或電漿、及/或其組合。例如，濕​​蝕刻製程可以包含在稀釋的氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(KOH)溶液、氨水、含有氫氟酸(HF)、硝酸(HNO3 )及/或乙酸(CH3 COOH)的溶液或其他適合的濕蝕刻劑中進行蝕刻。在特定示例中，蝕刻製程是使用H3 PO4 或其他適合的蝕刻劑的濕蝕刻製程。
當蝕刻速率修飾物種66的濃度降低到特定水平時，操作122可以控制選擇性蝕刻製程停止。結果，在源極/汲極(S/D)溝槽60中暴露的每個閘極側壁間隔物55、第二半導體層25的端部以及基板12的頂表面可以具有摻雜有蝕刻速率修飾物種66的淺表面部分68。在一些實施例中，淺表面部分68的厚度可以在大約0.2nm至大約1nm的範圍內。第二半導體層25的其他部分可以基本上不包含蝕刻速率修飾物種66。
仍然參照第14圖，在一些實施例中，在操作122之後，第二半導體層25的凹陷的端部基本上與閘極側壁間隔物55的邊緣(側壁)齊平。在此，「基本上齊平」是指相對位置的差小於約1nm。在一些實施例中，藉由選擇第二半導體層25的適當的結晶取向和蝕刻劑，第二半導體層25的端部的蝕刻表面具有由第一(111)小刻面(facet)、(110)小刻面、以及第二(111)小刻面限定的梯形，如區域70所示。第一(111)小刻面和第二(111)小刻面分別與相鄰的內部間隔物64的邊緣相交。
參照第1B圖和第15圖，方法100進行到操作126，其中在源極/汲極(S/D)溝槽60中形成源極/汲極(S/D)磊晶部件76。在一實施例中，藉由分子束磊晶(MBE)製程、化學氣相沉積製程及/或其他適合的磊晶生長製程形成源極/汲極(S/D)磊晶部件76包含磊晶生長一個或多個半導體層(例如，膜層76a和76b)。在另一實施例中，源極/汲極(S/D)磊晶部件76被原位或非原位摻雜有n型摻質或p型摻質。例如，在一些實施例中，源極/汲極(S/D)磊晶部件76包含摻雜有硼的矽鍺(SiGe)，以形成用於p型FET的源極/汲極(S/D)部件。在一些實施例中，源極/汲極(S/D)磊晶部件76包含摻雜有磷的矽，以形成用於n型FET的源極/汲極(S/D)部件。在所示的實施例中，操作126首先在源極/汲極(S/D)溝槽60中沉積半導體層76a，接著在半導體層76a上沉積半導體層76b。在一些實施例中，半導體層76a和76b在其中包含摻質的量不同。在一些示例中，由於摻雜製程的本質(nature)，包含在半導體層76a中的摻質的量小於包含在半導體層76b中的摻質的量。
在一些實施例中，源極/汲極(S/D)磊晶部件75中的摻質是用於p型FET的p型(例如，硼)，並且摻雜於淺表面部分68中的蝕刻速率修飾物種66是相同的類型(例如，也是硼)，前述淺表面部分68與膜層76a直接接合(interface with)。在一些替代實施例中，摻雜在淺表面部分68中的蝕刻速率修飾物種66是相反的類型(例如，磷)。在一些實施例中，淺表面部分68中的摻質濃度可以高於膜層76a和76b。在一些其他實施例中，淺表面部分68中的摻質濃度可以高於膜層76a但低於膜層76b。
在一些其他實施例中，對於n型FET，源極/汲極(S/D)磊晶部件75中的摻質是n型(例如，磷)，並且摻雜於淺表面部分68中的蝕刻速率修飾物種66是相同類型(例如，磷)，前述淺表面部分68與膜層76a直接接合。在一些替代實施例中，摻雜在淺表面部分68中的蝕刻速率修飾物種66是相反的類型(例如，硼)。在一些實施例中，淺表面部分68中的摻質濃度可以高於膜層76a和76b。在一些其他實施例中，淺表面部分68中的摻質濃度可以高於膜層76a但低於膜層76b。
參照第1B圖和第16圖，方法100接著進行到操作128，其中在基板上形成層間介電(inter-layer dielectric，ILD)層95。在一些實施例中，還在形成層間介電(ILD)層95之前形成接觸蝕刻停止層(contact etch stop layer，CESL)90。在一些示例中，CESL 90包含氮化矽層、氧化矽層、氧氮化矽層及/或其他本領域已知的材料。CESL 90可以藉由電漿輔助化學氣相沉積(PECVD)製程及/或其他適合的沉積或氧化製程形成。在一些實施例中，ILD層95包含如四乙基正矽酸鹽(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜矽的氧化物，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽酸鹽玻璃(boron doped silicon glass，BSG)及/或其他適合的介電材料。可以藉由PECVD製程或其他適合的沉積技術來沉積ILD層95。在一些實施例中，在形成ILD層95之後，可以對裝置10進行高熱預算製程以退火ILD層95。在一些示例中，在沉積ILD層95之後，可以執行平坦化製程以去除多餘的介電材料。例如，平坦化製程包含化學機械平坦化(CMP)製程，其去除覆蓋犧牲閘極結構50的ILD層95(和CESL層，如果存在的話)的部分並暴露犧牲閘極電極54。
參照第1B圖和第17圖，方法100接著進行到操作130，其中藉由去除犧牲閘極結構50以在通道區中形成閘極溝槽92。可以隨後在閘極溝槽92中形成最終的閘極結構(例如，包含高介電常數(high-k)介電層和金屬閘極電極)，如下所述。操作130可以包含對犧牲閘極結構50中的材料具有選擇性的一種或多種蝕刻製程。例如，可以使用如選擇性濕蝕刻、選擇性乾蝕刻或其組合的選擇性蝕刻製程來執行犧牲閘極結構50的去除。鰭片30的堆疊的半導體層20和25暴露於閘極溝槽92中。
參照第1B圖和第18圖，方法100接著前進到操作132，其中藉由從閘極溝槽92中的鰭片30去除第一半導體層20，從而形成第二半導體層25的通道構件。在一實施例中，藉由選擇性濕蝕刻製程去除第一半導體層20。在一實施例中，第一半導體層20是SiGe，第二半導體層25是矽，從而允許使用濕蝕刻劑例如但不限於氫氧化銨(NH4 OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液來選擇性地去除第一半導體層20。在一些實施例中，選擇性濕蝕刻包含APM蝕刻(例如，氫氧化銨-過氧化氫-水的混合物)。在本實施例中，由於形成了內部間隔層64，因此第一半導體層20的蝕刻在內部間隔層64處停止。由於第一半導體層20的蝕刻在內部間隔層64處停止，因此可能防止閘極電極和源極/汲極(S/D)磊晶部件接觸或橋接。
參照第1B圖和第19圖，方法100接著進行到操作134，其中形成閘極結構93。閘極結構93可以是高介電常數(high-k) /金屬閘極(HK MG)堆疊，但是其他組成也是可能的。在一些實施例中，在形成第二半導體層25的由多個通道構件提供的多通道(由於去除了第一半導體層20，現在在它們之間具有間隙)之後，在每個通道構件周圍形成閘極介電層94，並且在閘極介電層94上形成閘極電極96。
在某些實施例中，閘極介電層94包含一層或多層介電材料，例如氧化矽、氮化矽或高介電常數(high-k)介電材料，其他適合的介電材料及/或其組合。高介電常數介電材料的示例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適合的高介電常數介電材料及/或其組合。在一些實施例中，閘極介電層94包含形成在通道層和介電材料之間的介面層。閘極介電層94可以藉由CVD、ALD或任何適合的方法形成。在一實施例中，使用如ALD的高度共形沉積製程來形成閘極介電層94，以確保在每個通道層周圍形成具有均勻厚度的閘極介電層。在一實施例中，閘極介電層94的厚度在約1nm至約6nm的範圍內。
閘極電極96形成在閘極介電層94上，以圍繞每個通道構件。閘極電極96包含一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、 TaC、TaSiN、金屬合金、其他適合的材料及/或其組合。閘極電極96可以藉由CVD、ALD、電鍍或其他適合的方法形成。閘極電極96也沉積在ILD層95的上表面上方。然後，藉由使用例如CMP來平坦化ILD層95上方形成的閘極介電層和閘極電極層，直到露出(reveal)ILD的頂表面。
在平坦化操作之後，使閘極電極96凹陷並且在凹陷的閘極電極96上方形成蓋絕緣層98。蓋絕緣層98包含一層或多層的基於氮化矽的材料，例如SiN 。可以藉由沉積絕緣材料接著進行平坦化操作來形成蓋絕緣層98。
在某些本發明實施例中，一或多個功函數調整層(未繪示)插入在閘極介電層94和閘極電極96之間。功函數調整層由導電材料製成，上述導電材料可列舉如單層之TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或多層之兩種或多種前述材料。對於n通道FET，將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種用作功函數調節層，對於p通道FET，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一種或多種用作功函數調節層。功函數調整層可以藉由ALD、PVD、CVD、電子束蒸發或其他適合的製程形成。此外，針對使用不同金屬層的n通道FET和p通道FET，可以分別形成功函數調整層。
如第19圖所示的裝置10可以經歷進一步處理以形成本領域中已知的各種部件和區域。例如，後續處理可以在基板上形成接觸開口、接觸金屬以及各種接觸件/導孔/導線和多層內連線部件(例如，金屬層和層間電介質)，其被配置以連接各種部件以形成功能電路，其可包含一個或多個多閘極裝置。在進一步的示例中，多層內連線可以包含如導孔或接觸件之類的垂直內連線，以及如金屬線之類的水平內連線。各種內連線部件可以採用各種導電材料，包含銅、鎢、及/或矽化物。在一實例中，鑲嵌及/或雙重鑲嵌製程用於形成銅相關的多層內連線結構。此外，根據方法100的各種實施例，可以在方法100之前、期間和之後實施額外的處理步驟，並且可以取代或消除上述的一些處理步驟。
在方法100中，將蝕刻速率調變應用於每個通道層。可替代地，可以將蝕刻速率調變應用於一個特定的通道層，但是基本上不應用於其他的通道層。藉由這樣做，將僅修整所選通道層的突出端部，這在微調特定通道層的通道長度方面是有效的。例如，實驗或電路模擬可以顯示(reveal)，中間通道層展示出比上部和下部通道層具有相對較高的電阻路徑。蝕刻速率調變可以具體地以中間通道層為目標以使其端部凹陷以減小通道電阻，這反而(in turn)增加了特定通道層中的驅動電流。第20圖根據本發明實施例的各個方面，繪示出形成裝置10的實施例的這種替代方法100’的流程圖。應當理解的是，對於該方法的其他實施例，可以在本文所述的操作/製程之前、期間和之後提供額外的操作，並且以下描述的一些操作可以被替代或消除。操作/製程的順序可以互換。方法100’包含操作102-112和操作128-134，其與以上參考第2-9圖至第16-19圖描述的操作基本上相同。為了簡化起見，將省略第2-9圖至第16-19圖的描述。與方法100不同的方法100’的其他方面將在下面更詳細地描述。
下面參照第20圖並結合第21-34圖描述方法100’。第21-34圖是沿著切線(例如，第 10A圖中的切線X1-X1)的裝置10的實施例的剖面圖，切線沿著通道的長度方向並且垂直於基板的頂表面。特別地，第 21-26圖與裝置10的實施例相關，其中蝕刻速率調變以中間通道層為目標。第27-30圖與裝置10的另一實施例相關，其中蝕刻速率調變以最頂層的通道層為目標。第31-34圖與裝置10的又一實施例相關，其中蝕刻速率調變以最底部的通道層為目標。
參照第20圖和第21圖，其中用於接收蝕刻速率調變的預定通道層是中間通道層，在操作114’處的方法100’形成了源極/汲極(S/D)溝槽60。與方法100中的操作114不同，操作114’不蝕刻半導體層20和25的整個堆疊結構。操作114’藉由使用一個或多個微影和蝕刻操作蝕刻在中間通道層上方堆疊的半導體層20和25。在所示的實施例中，中間的第二半導體層25也被部分蝕刻。
參照第20圖和第22圖，方法100’進行到操作120’，其中將蝕刻速率修飾物種66佈植到中間第二半導體層25中。在一些實施例中，執行離子佈植製程以驅動蝕刻速率修飾物種，例如As、B或P或其組合。可以例如藉由使用圖案化遮罩(例如，藉由在定義源極/汲極(S/D)溝槽60中對操作114’重複使用遮罩)來選擇性施加佈植，以將佈植限定到源極/汲極(S/D)溝槽60。佈植被配置在深度等於或略大於中間第二半導體層25的厚度。在第22圖所示的實施例中，下面的相鄰的第一半導體層20也接收蝕刻速率修飾物種66，但是下面的相鄰的第二半導體層25不接收。由於在形成源極/汲極(S/D)溝槽60的蝕刻操作期間的負載效應，因此源極/汲極(S/D)溝槽60通常在其頂部比其底部具有更大的開口。因此，第二半導體層25的佈植部分比源極/汲極(S/D)溝槽60的底部處的開口寬。在第22圖所示的實施例中，最頂的第二半導體層25的橫向端的下部也可以接收蝕刻速率修飾物種66。
參照第20圖和第23圖，方法100’進行到操作121，其中藉由使用一種或多種微影和蝕刻操作，源極/汲極(S/D)溝槽60向下延伸穿過半導體層20和25的堆疊結構。在所示的實施例中，基板12(或鰭片結構的底部部分18)也被部分蝕刻。由於第二半導體層25的佈植部分比中間的源極/汲極(S/D)溝槽60的開口寬，所以中間的第二半導體層25的端部保持摻雜有蝕刻速率修飾物種66。
參照第20圖和第24圖，方法100’進行到操作122’，其中執行選擇性蝕刻製程以使中間的第二半導體層25的佈植端部橫向凹陷。與方法100中的操作122類似，操作122’施加選擇性選擇性地以佈植端部為目標的蝕刻劑。選擇性蝕刻製程可以包含濕蝕刻、乾蝕刻、反應性離子蝕刻或其他適合的蝕刻方法。與方法100中的操作122不同，操作122’基本上不蝕刻上部和下部的第二半導體層25，其沒有佈植蝕刻速率修飾物種66。在一些實施例中，已經接收蝕刻速率修飾物種66的最頂的第二半導體層25的橫向端的下部也可以部分凹陷。
參照第20圖和25-26圖，方法100’進行到操作116、118和126，其中橫向蝕刻第一半導體層20的端部和沉積內部間隔物64，並且在源極/汲極(S/D) 溝槽60中形成源極/汲極(S/D)磊晶部件76。方法100’的操作116、118和126與以上討論的方法100的操作116、118和126基本上相似。
仍然參照第26圖，取決於操作122’中的選擇性蝕刻深度，中間的第二半導體層25的端部可以具有摻雜有蝕刻速率修飾物種66的淺表面部分68，但在第二半導體層25的其他上部和下部中並不具有。淺表面部分68與源極/汲極(S/D)磊晶部件76直接接合。淺表面部分68中的蝕刻速率修飾物種66可以與源極/汲極(S/D)磊晶部件76中的摻質是相同的類型，也可以是相反的類型。在一些實施例中，淺表面部分68中的蝕刻速率修飾物種濃度可以高於源極/汲極(S/D)磊晶部件76的膜層76a和76b兩者，或者可以高於膜層76a但低於膜層76b。另外，由於中間的第二半導體層25的端部進一步凹陷，因此中間半導體層25提供了所有通道層中最短的通道層。在一些實施例中，中間的第二半導體層25的端部直接位於閘極側壁間隔物55的邊緣(側壁)下方或與閘極側壁間隔物55的邊緣(側壁)基本上齊平，而第二半導體層25的上部和下部的端部則從閘極側壁間隔物55的邊緣突出並進入源極/汲極(S/D)磊晶部件76中。在一些進一步的實施例中，第二半導體層25的下部比第二半導體層25的上部進一步突出到源極/汲極(S/D)磊晶部件76中。
可替代地，第27-30圖與方法100’的另一實施例相關，其中蝕刻速率調變以裝置10的最頂的通道層為目標。參照第27圖，蝕刻閘極側壁間隔物55以先(initially)形成源極/汲極(S/D)溝槽60以暴露最頂的第二半導體層25，然後藉由源極/汲極(S/D) 溝槽60的開口將蝕刻速率修飾物種66佈植到最頂的第二半導體層25中。參照第28圖，藉由使用一種或多種微影和蝕刻操作，在源極/汲極(S/D)區處向下蝕刻半導體層20和25的堆疊結構，從而形成源極/汲極(S/D)溝槽60。在此階段，堆疊的半導體層20和25的端部暴露在源極/汲極(S/D)溝槽60中，而最頂的第二半導體層25的端部已經佈植了蝕刻速率修飾物種66。參照第29圖，執行選擇性蝕刻製程以橫向凹蝕最頂的第二半導體層25的佈植端部。參照第30圖，方法100’進行到操作116、118和126，其中橫向蝕刻第一半導體層20的端部和沉積內部間隔物64，並且在源極/汲極(S/D)溝槽60中形成源極/汲極(S/D)磊晶部件76。
仍然參照第30圖，取決於操作122’中的選擇性蝕刻深度，最頂的第二半導體層25的端部可以具有摻雜有蝕刻速率修飾物種66的淺表面部分68，但是在第二半導體層25的其他下部中並不具有。淺表面部分68與源極/汲極(S/D)磊晶部件76直接接合。淺表面部分68中的蝕刻速率修飾物種66可以與源極/汲極(S/D)磊晶部件76中的摻質是相同的類型，也可以是相反的類型。在一些實施例中，淺表面部分68中的蝕刻速率修飾物種濃度可以高於源極/汲極(S/D)磊晶部件76的膜層76a和76b兩者，或者可以高於膜層76a但低於膜層76b。另外，由於最頂的第二半導體層25的端部進一步凹陷，因此最頂的半導體層25提供了所有通道層中最短的通道層。在一些實施例中，最頂的第二半導體層25的端部直接位於閘極側壁間隔物55的邊緣(側壁)下方或與閘極側壁間隔物55的邊緣(側壁)基本上齊平，而第二半導體層25的其他下部的端部則從閘極側壁間隔物55的邊緣突出並進入源極/汲極(S/D)磊晶部件76中。在一些進一步的實施例中，最底的第二半導體層25比任何第二半導體層25的上部突出更多。
可替代地，第 31-34圖與方法100’的另一實施例相關，其中蝕刻速率調變以裝置10的最底的通道層為目標。參照第31圖，藉由使用一種或多種微影和蝕刻操作，蝕刻最底的通道層上方的堆疊結構的半導體層20和25，以在源極/汲極(S/D)區處形成源極/汲極(S/D)溝槽60。在所示的實施例中，最底的第二半導體層25也被部分蝕刻。參照第32圖，將蝕刻速率修飾物種66佈植到最底的第二半導體層25中。參照第33圖，藉由使用一種或多種微影和蝕刻操作，源極/汲極(S/D)溝槽60向下延伸穿過半導體層20和25的堆疊結構。在所示的實施例中，基板12(或鰭片結構的底部部分18)也被部分蝕刻。參照第34圖，執行選擇性蝕刻製程以橫向凹蝕最底的第二半導體層25的佈植端部。隨後，橫向蝕刻第一半導體層20的端部和沉積內部間隔物64，並且在源極/汲極(S/D)溝槽60中形成源極/汲極(S/D)磊晶部件76。
仍然參照第34圖，取決於操作122’中的選擇性蝕刻深度，最底的第二半導體層25的端部可以具有摻雜有蝕刻速率改變種類66的淺表面部分68，但是在第二半導體層25的其他上部中並不具有。淺表面部分68與源極/汲極(S/D)磊晶部件76直接接合。淺表面部分68中的蝕刻速率修飾物種66可以與源極/汲極(S/D)磊晶部件76中的摻質是相同的類型，也可以是相反的類型。在一些實施例中，淺表面部分68中的蝕刻速率修飾物種濃度可以高於源極/汲極(S/D)磊晶部件76的膜層76a和76b兩者，或者可以高於膜層76a但低於膜層76b。另外，由於最底的第二半導體層25的端部進一步凹陷，所以最底的半導體層25提供了所有通道層中最短的通道層。在一些實施例中，最底的第二半導體層25的端部直接位於閘極側壁間隔物55的邊緣(側壁)下方或與閘極側壁間隔物55的邊緣(側壁)基本上齊平，而第二半導體層25的上部的端部則從閘極側壁間隔物55的邊緣突出並進入源極/汲極(S/D)磊晶部件76中。在一些進一步的實施例中，中間的第二半導體層25可以提供所有通道層之中最長的通道層。
第35圖係根據本發明實施例的各個方面，繪示出形成裝置10的實施例的另一種方法100’’的流程圖，其中可以在循環製程流程中將蝕刻速率調變分別施加到每個通道層。應當理解的是，對於該方法的其他實施例，可以在本文所述的操作/製程之前、期間和之後提供額外的操作，並且以下描述的一些操作可以被替代或消除。操作/製程的順序可以互換。方法100’’包含操作102-112和操作128-134，其與以上參考第2-9圖至第16-19圖描述的操作基本上相同。為了簡化起見，將省略第2-9圖至第16-19圖的描述。與方法100不同的方法100’’的其他方面將在下面更詳細地描述。下面參照第35圖並結合第36-43圖描述方法100’’。第36-43圖是沿著切線(例如，第 10A圖中的切線X1-X1)的裝置10的實施例的剖面圖，其中切線沿著通道的長度方向並且垂直於基板的頂表面。
參照第35圖和第36圖，方法100’’進行到操作120’’，其中蝕刻閘極側壁間隔物55以先形成源極/汲極(S/D)溝槽60以暴露最頂的第二半導體層25，然後將蝕刻速率修飾物種66佈植到最頂的第二半導體層25中。在一些實施例中，執行離子佈植製程以驅動蝕刻速率修飾物種，例如As、B或P、或其組合。可以例如藉由使用圖案化的遮罩來選擇性地施加佈植，以將佈植限定到源極/汲極(S/D)溝槽60。此外，佈植製程可以包含相對於基板12的頂表面以佈植角度θ1的傾斜佈植，其將佈植聚焦到將成為相應通道層的端部的最頂的第二半導體層25的部分上，而不是其他通道層上。在如第36圖所示的圖示實施例中，下面的相鄰的第一半導體層20也接收蝕刻速率修飾物種66，但是下面的相鄰的第二半導體層25不接收。
參照第35圖和第37圖，方法100’’進行到操作114’’，其中藉由使用一種或多種微影和蝕刻操作，在源極/汲極(S/D)區處蝕刻最頂的半導體層20和25，以形成源極/汲極(S/D)溝槽60。下面的下一個(next)第二半導體層25暴露在源極/汲極(S/D)溝槽60中。在所示的實施例中，下面的下一個第二半導體層25也被部分蝕刻。由於最頂的第二半導體層25的接收蝕刻速率修飾物種66的部分比源極/汲極(S/D)溝槽60的開口寬，因此在操作114’’之後，最頂的第二半導體層25的端部仍然具有佈植的蝕刻速率修飾物種66。
隨後，方法100’’在用於蝕刻速率調變的循環製程流程中依序地在第二半導體層25下方重複操作120’’和操作114’’。循環製程可以原位執行。例如，如第38圖和第39圖所示，將蝕刻速率修飾物種66佈植到中間的第二半導體層25中。佈植角度可以相對於基板12的頂表面以角度θ2傾斜(tilt)，以將佈植聚焦到將成為相應通道層的端部的中間的第二半導體層的部分上，而不是其他通道層上。在一些實施例中，角度θ2大於先前的角度θ1。此外，佈植製程可以對每個通道層分別使用不同的劑量來微調每個通道長度。更進一步，對於每個通道層，佈植製程可以具有各自不同的佈植深度。而且，如第40圖和第41圖所示，將蝕刻速率修飾物種66佈植到最底的第二半導體層25中。佈植角度可以相對於基板12的頂表面以角度θ3傾斜，以將佈植聚焦到將成為相應通道層的端部的最底的第二半導體層的部分上。在一些實施例中，角度θ3大於先前的角度θ2。再次，佈植製程可以對於每個通道層使用分別不同的劑量和佈植深度來微調每個通道長度。
參照第35圖和第42圖，在蝕刻穿過半導體層20和25的堆疊結構之後，方法100’’進行到操作122，其中執行選擇性蝕刻製程以使第二半導體層25的突出端部橫向凹陷。由於每個第二半導體層25已經被分別佈植有蝕刻速率修飾物種66，因此藉由向每個通道層摻雜濃度和佈植深度來分別決定每個通道層的端部凹陷的程度。在一些實施例中，在操作122之後，最底的通道層可以提供所有通道層中最短的通道，而最頂的通道層可以提供最長的通道。在一些替代實施例中，在操作122之後，中間通道層可以提供最長的通道，並且最頂和最底的通道層可以具有基本上相同的長度。並且，與上面討論的第14圖比較，一個差異是在第14圖中，基板12的頂表面部分也被佈植了蝕刻速率修飾物種66，而在第42圖中，基板12的頂表面部分具有小於淺表面部分68的濃度或基本上不具有蝕刻速率修飾物種66。
參照第35圖和第43圖，方法100’’進行到操作116、118和126，其中橫向蝕刻第一半導體層20的端部和沉積內部間隔物64，並且在源極/汲極(S/D)溝槽60中形成了源極/汲極(S/D)磊晶部件76。方法100’’的操作116、118和126與以上討論的方法100的操作116、118和126基本上相似。
仍然參照第43圖，取決於操作122’中的選擇性蝕刻深度，每個第二半導體層25的端部可以分別具有摻雜有具有相同或不同摻雜濃度的蝕刻速率修飾物種66的淺表面部分68。通常，最高摻雜濃度對應於最短的通道長度，而最低摻雜濃度對應於最長的通道長度。此外，每個第二半導體層25的淺表面部分68可以具有相同或不同的厚度，這取決於操作120’’處的相應佈植深度。通常，最厚的淺表面部分68對應於最短的通道長度，最薄的淺表面部分68對應於最長的通道長度。淺表面部分68與源極/汲極(S/D)磊晶部件76直接接合。淺表面部分68中的蝕刻速率修飾物種66可以與源極/汲極(S/D)磊晶部件76中的摻質是相同的類型，也可以是相反的類型。在一些實施例中，淺表面部分68中的蝕刻速率修飾物種濃度可以高於源極/汲極(S/D)磊晶部件76的膜層76a和膜層76b兩者，或者可以高於膜層76a但低於膜層76b。
儘管不旨在限制，但是一個或多個本發明實施例為半導體裝置及其形成提供了許多益處。例如，本發明實施例提供蝕刻速率調變和選擇性蝕刻製程以微調通道層的突出端部(橫向端)，這增加了裝置的均勻性並減小了通道電阻。此外，具有蝕刻速率調變的製程流程可以容易整合到現有的半導體製造製程中。
本發明實施例提供了一種半導體裝置的製造方法，包括：形成從基板突出(extruding)的鰭片結構，鰭片結構具有交互堆疊(alternately stacked)的多個第一半導體層與多個第二半導體層；形成犧牲閘極結構於鰭片結構上方；蝕刻未被犧牲閘極結構覆蓋的半導體裝置的源極/汲極區，藉以形成暴露出至少一個第二半導體層的一開口；藉由開口將蝕刻速率修飾物種(etch rate modifying species)佈植到至少一個第二半導體層中，藉以形成至少一個第二半導體層的佈植部分；選擇性蝕刻至少一個第二半導體層的佈植部分；凹蝕暴露於開口中的該些第一半導體層的多個端部；以及形成源極/汲極磊晶層於開口中。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟之前，蝕刻源極/汲極區的步驟形成暴露出基板的頂表面的開口。
在一些實施例中，佈植蝕刻速率修飾物種的步驟佈植蝕刻速率修飾物種到每個第二半導體層的多個端部。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟之後，該些第一半導體層基本上不包括蝕刻速率修飾物種。
在一些實施例中，在蝕刻源極/汲極區的步驟之後，在至少一個第二半導體層下方的鄰近的第一半導體層保持被至少一個第二半導體層完全覆蓋。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟的期間，至少一個第二半導體層下方的鄰近的第一半導體層也接收(receive)蝕刻速率修飾物種。
在一些實施例中，在凹蝕該些第一半導體層的該些端部的步驟之前，執行選擇性蝕刻至少一個第二半導體層的佈植部分的步驟。
在一些實施例中，在凹蝕該些第一半導體層的該些端部的步驟之後，執行選擇性蝕刻至少一個第二半導體層的佈植部分的步驟。
在一些實施例中，蝕刻速率修飾物種選自由As、B、及P所組成之群組。
在一些實施例中，佈植蝕刻速率修飾物種的步驟包括傾斜的(slanted)佈植製程。
在一些實施例中，更包括：沉積多個內部間隔物於該些第一半導體層的該些端部上；從半導體裝置的通道區移除該些第一半導體層；以及形成金屬閘極結構取代犧牲閘極結構。
本發明實施例提供了一種半導體裝置的製造方法，包括：形成從基板突出的鰭片，鰭片具有多個犧牲層與多個通道層，其中該些犧牲層與該些通道層交互排列(alternately arranged)；從鰭片的源極/汲極區移除該些犧牲層與該些通道層，藉以形成源極/汲極溝槽，其暴露出該些犧牲層與該些通道層的多個端部；橫向凹蝕該些犧牲層的該些端部；佈植蝕刻速率修飾物種到該些通道層的該些端部；修整該些通道層的該些端部；以及於源極/汲極溝槽中磊晶生長源極/汲極部件。
在一些實施例中，上述方法更包括：在佈植蝕刻速率修飾物種的步驟之前，形成多個內部間隔物於該些犧牲層的該些端部上。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟之後，該些犧牲層基本上不包括蝕刻速率修飾物種。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟的期間，基板的頂表面也接收蝕刻速率修飾物種。
在一些實施例中，在佈植蝕刻速率修飾物種的步驟的期間，基板的頂表面也接收蝕刻速率修飾物種。
在一些實施例中，蝕刻速率修飾物種選自As、B、P、及其組合。
本發明實施例提供了一種半導體裝置，包括：多個通道構件，設置於基板上方；閘極結構，嚙合於(engaging)該些通道構件；以及源極/汲極磊晶部件，鄰近該些通道構件，其中該些通道構件的至少一個通道構件具有與源極/汲極磊晶部件物理接觸的端部，其包括第一類型的一摻質，及其中端部中的摻質的濃度比該些通道構件的至少一個通道構件的其他部分高。
在一些實施例中，上述裝置更包括：多個內部間隔物，插入於閘極結構與源極/汲極磊晶部件之間，其中該些內部間隔物基本上不包括摻質。
在一些實施例中，源極/汲極磊晶部件包括第一類型的摻質。
在一些實施例中，源極/汲極磊晶部件包括與第一類型相反的第二類型的另一摻質。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:裝置 12:基板 14:摻質/雜質離子 15:(圖案化的)遮罩層 15A:第一遮罩層 15B:第二遮罩層 18:井部/底部部分 20:(第一)半導體層 25:(第二)半導體層 30:鰭片 35:襯層 40:隔離部件/淺溝槽隔離(STI) 41:絕緣材料層 50:犧牲閘極結構 52:犧牲閘極介電層 53:覆蓋層 54:犧牲閘極電極 55:閘極側壁間隔物 56:襯墊SiN層 58:(氧化矽)遮罩層 60:源極/汲極(S/D)溝槽 62:空腔 64:內部間隔物 66:蝕刻速率修飾物種 68:淺表面部分 70:區域 76:源極/汲極(S/D)磊晶部件 76a,76b:膜層 90:接觸蝕刻停止層/CESL 92:閘極溝槽 93:閘極結構 94:閘極介電層 95:層間介電層/ILD層 96:閘極電極 98:蓋絕緣層 100,100’,100’’:方法 102,104,106,108,110,112,114,116,118,120,122,126,128,130,132,134:操作 114’,120’,122’, 120’’,114’’:操作 (110), (111): 小刻面 D1,D2,D3: 橫向接近度 H1:高度 W1:寬度 X1-X1:線/切線 X,Y,Z:方向 θ1, θ2, θ3:(傾斜)角度
以下將配合所附圖式詳述本揭露之各面向。應強調的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1A與1B圖係根據本發明實施例的一或多個面向，繪示出形成多閘極裝置的方法之流程圖。 第2、3、4、5、6、7、8、9、10A、16、17、18與19圖係根據本發明實施例的面向，根據第1A與1B圖的方法繪示出在製造製程期間半導體結構的透視圖。 第10B、11、12、13、14與15圖係根據本發明實施例的面向，根據第1A與1B圖的方法繪示出在製造製程期間半導體結構的剖面圖。 第20圖係根據本發明實施例的一或多個面向，繪示出形成多閘極裝置的另一方法之流程圖。 第21、22、23、24、25、26、27、28、29、30、31、32、33與34圖係根據本發明實施例的面向，根據第20圖的方法繪示出在製造製程期間半導體結構的各種實施例的剖面圖。 第35圖係根據本發明實施例的一或多個面向，繪示出形成多閘極裝置的再另一方法之流程圖。 第36、37、38、39、40、41、42與43圖係根據本發明實施例的面向，根據第35圖的方法繪示出在製造製程期間半導體結構的剖面圖。
10:裝置
12:基板
20:(第一)半導體層
25:(第二)半導體層
54:犧牲閘極電極
55:閘極側壁間隔物
60:源極/汲極(S/D)溝槽
64:內部間隔物
68:淺表面部分
76:源極/汲極(S/D)磊晶部件
76a,76b:膜層
X,Z:方向

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 形成從一基板突出(extruding)的一鰭片結構，該鰭片結構具有交互堆疊(alternately stacked)的多個第一半導體層與多個第二半導體層； 形成一犧牲閘極結構於該鰭片結構上方； 蝕刻未被該犧牲閘極結構覆蓋的該半導體裝置的一源極/汲極區，藉以形成暴露出至少一個第二半導體層的一開口； 藉由該開口佈植一蝕刻速率修飾物種(etch rate modifying species)到該至少一個第二半導體層中，藉以形成該至少一個第二半導體層的一佈植部分； 選擇性蝕刻該至少一個第二半導體層的該佈植部分； 凹蝕暴露於該開口中的該些第一半導體層的多個端部；以及 形成一源極/汲極磊晶層於該開口中。
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