TW200812002A - Double-sided integrated circuit chips - Google Patents

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200812002 w 九、發明說明： 【發明所屬之技術領域】 本發明有關積體電路的領域；尤其，本發明有關 雙面積體電路晶片及製造雙面積體電路晶片的方法。 【先前技術】 為了發揮積體電路的最大效能，調整製程以提高 積體電路晶片不同區域中之不同裝置及電路的效能。 Φ 這將很難達成且所費不貲，譬如在相同積體電路晶片 上一組裝置所需的熱循環對其他裝置有不利的影響 時。此外，通常很難同時使製程緊隨著不同類型裝置 的各種裝置規格。因此，需要如下的積體電路晶片及 製造積體電路晶片的方法··可調整製程以按符合成本 效益的方式提高不同裝置類型的效能。 【發明内容】 本發明之第一方面為製造半導體結構的方法，該 ⑩ 方法包含：在一矽覆絕緣體第一晶圓中製造一或多個 第一裝置，該第一晶圓包含在一第一上方矽層及一第 一下方砍層之間的一第一埋藏氧化層及在該第一上方 矽層上的一第一最下方介電層；在一矽覆絕緣體第二 晶圓中製造一或多個第二裝置，該第二晶圓包含在一 第二上方矽層及一第二下方矽層之間的一第二埋藏氧 化層及在該第二上方矽層上的一第二最下方介電層； 自該第一晶圓移除該第一下方石夕層，以暴露該第一埋 200812002 v 藏氧化層之一表面，及自該第二晶圓移除該第二下方 石夕層，以暴露該第二埋藏氧化層之一表面；接合該第 一埋藏氧化層之該表面於該第二埋藏氧化層之該表 面；形成至該等第二裝置的導電第一接點，該等第一 接點自該第二最下方介電層的一頂面延伸穿過該第二 最下方介電層至該等第一裝置；形成至該等第一裝置 的導電第二接點，該等第二接點自該第二最下方介電 層的該頂面延伸穿過該第二最下方介電層、穿過該等 •第一及第二埋藏氧化層至該等第二裝置形成於該第二 上方矽層的這些部分；及在該第二最下方介電層之上 形成一或多個第二線路層，該等第二線路層的每一線 路層包含在一對應介電層中的導電線路，該等第二線 路層之一最下方線路層的一或多個線路係實體且電性 接觸該等第一及第二接點。 本發明之第二方面是更包括以下項目的第一方 面：互連該等第一裝置與在第一上方矽層之上形成的 # 一或多個第一線路層，該等第一線路層的每一線路層 包含在一對應介電層中的導電線路，該一或多個第一 線路層包括在該第一最下方介電層中形成的導電線 路0 本發明之第三方面為更包括以下項目的第二方 面：形成至該第一最下方介電層中該等線路之一或多 個的導電第三接點，該等第三接點自該第二最下方介 200812002 電層之該頂面延伸穿過該第二最下方介電層、穿過該 等第一及第二埋藏氧化層及穿過該第一上方矽層至該 第一最下方介電層中該等線路的一或多個線路，該等 第三接點與該第一上方矽層電隔離。 本發明之第四方面為更包括以下項目的第一方 面：在該移除該第一下方石夕層之前，附著一第一處理 晶圓於該第一晶圓離該第一上方矽層最遠的一最上方 φ 介電層；在該移除該第二下方矽層之前，附著一第二 處理晶圓於該第一最下方介電層；及在該接合之後， 移除該第二處理晶圓。 本發明之第五方面為更包括以下項目的第一方 面：在該移除該等第一及第二下方矽層之後及在該接 合之前，對準該第一晶圓於該第二晶圓。 本發明之第六方面為更包括以下項目的第一方 _ 面：將該等接合的第一及第二晶圓切割成一或多個積 體電路晶片。 本發明之第七方面為第一方面，其中該等第一裝 置為N通道場效電晶體及該等第二裝置為P通道場效 電晶體。 本發明之第八方面為第一方面，其中該第一上方 200812002 矽層為一具有一<100>晶向的單晶矽層，該等第一裝置 為N通道場效電晶體且該等N通道場效電晶體的^道 長度係沿該第一上方矽層的[100]晶向，及其中該第二 上方石夕層為一具有一<11〇〉晶向的單晶石夕層，該等第二 裝置為P通道％效電晶體且該等p通道場效電晶體的 通道長度係沿該第二上方矽層的[110]晶向。 本發明之第九方面為第一方面，其中該等第一裝 置為N通道場效電晶體，其源極及汲極處於拉伸中及 該等第二裝置為P通道場效電晶體，其源極及汲極處 於壓縮中。 本發明之第十方面為第一方面，其中該等第一及 第二裝置為場效電晶體，該等第一裝置具有一比該等 第二裝置高的臨限電壓；或其中該等第一及第二裝置 為場效電晶體，該等第一裝置具有一比該等第二裝置 厚的閘電極。 【實施方式】 應明白’本發明具體實施例的積體電路晶片有利 地形成1稱為晶圓的積體電路基板上，且多個積體電 時製造於相同晶圓上並在製造完成後以切割程 序分離。 u為圖解製造本發明第一具體實施例之 圖1A至 200812002 t 積體電路晶片的橫截面圖。在圖1A中，製造第一晶 圓1〇〇Α至襯墊層。晶圓100Α包括矽覆絕緣體(SOI) 基板105A，SOI基板i〇5A包括··矽基板110A、形成 於矽，板上的埋藏氧化層（Β〇χ)115、及形成於Β〇χ 上的單晶矽層120。形成於矽層12〇中的是溝渠隔離 125及場效電晶體(FET)13〇A的源極/没極135及通道 區域140。亦形成於矽層12()中的是選擇性矽區域 龜 I50。形成於通道區域140之上的是閘電極（未顯示）及 (在一範例中）而130A的多晶石夕閘極145。在一範例 中’矽區域150為高摻雜N或p型（在約mi9 atm/cm3 及約lE21atm/cm3之間），以將接點電阻減少為小於约 〇·5微歐姆。在形成前金屬介電(PMD)層155之前，可 在源極/汲極135、閘極145、及擴散接點15〇的暴露 矽表面上形成選擇性金屬矽化物層152。藉由以下方 式=成金屬矽化物：在矽表面上沈積金屬層、以足夠 ，问溫加熱矽表面促使金屬層與矽反應、及接著溶解 • ^何未f應的金屬。此時，為完成FET 130A製造所 需要的高溫退火或快速熱退火(RTA)已完成。 形成於矽層120之頂部上的是PMD層155。形成 ^ PMD層I55中的是接點160。接點160可導電且電 觸源極/汲極135、閘極145及矽接點15〇、或矽中/ 矽士的其他主動或被動元件，如雙極接面電晶體、薄 膜兔阻态、接面電容器、閘極多晶矽電容器、及類似 兀件。可將PMD層155及接點160視為偽線路層，其 200812002 ，接矽上的装置至第一線路層。在一範例中，可以鑲 肷程序形成接點160。形成於PMD層155上的是第一 間介電質）ILD 165，其含有與接點16〇為電接觸的 第一！路層導電鑲嵌線路170。形成於第- ILD 165 二1LD 175，包括與線路17G為電接觸的導 τ,τΓίΓ線路18°。形成於第二ILD 175上的是第三 襯墊190’。^!與線路180為電接觸的導電雙镶欲1/0 人單鎧山’線路170、180及襯墊190可以是結 S早銀肷通道的單鑲嵌線路或襯墊。 介電其中線路溝渠或通道開口形成於 質上電導體沈積峨 多餘導體，及使導體表:::=== 嵌線路（或鑲嵌通道）。僅#、電層表面，、面以形成鑲 道開口及通道）時，將成一溝渠及一線路（或一通 ’吁將此程序稱為「單鑲嵌」。 雙鑲嵌程序如下··发、 的通道開口，接著形成、形成穿過介電層整個厚度 介電層的溝渠。所有通^分穿過任何給定橫截面圖中 渠及下方的線路溝渠相=開口均與上方的整合線路溝 道開口相交。填充溝渠=但並非所有溝渠必須與通 口沈積於介電質的頂=上足^厚度的電導體及通道開 溝渠中的導體表面與介電展然後執行CMP程序，以使 線路及具有整合雙鑲嵌、3 6表面共面，以形成雙鑲嵌 、通道的雙鑲嵌線路。 200812002 單鑲嵌及雙鑲嵌程序中用以形成溝渠的蝕刻有利 地是反應性離子蝕刻（RIE)。 在一範例中，PMD層155包含硼磷矽酸鹽玻璃 (BPSG)。在一範例中，接點16〇包含雙層的鈦/氮化鈦 襯料及鎢芯。在一範例中，ILD 165、175、及185包 含視情況形成於一層氮化矽、氮碳化矽、或氮氧碳化 矽之上之二氧化矽或摻雜碳之氧化物的一或多個。在 一範例中，線路170及180及1/〇襯墊19〇包含钽/氮 化钽襯料及銅芯。 在一範例中’第一 ILD 165、第二ILD 175、及第 二ILD 185各自包含二氧化矽（si〇2)、氮化矽（si3N4)、 石厌化矽（SiC)、氮氧化石夕（si〇N)、氧碳化石夕（si〇c)、有 機矽酸鹽玻璃（SiCOH)、電漿增強氮化矽(psiNx)、或 NBLok(SiC(N，H))。 在一範例中，第一 ILD 165、第二ILD 175、及第 三ILD 185各自包含低κ(介電質常數)材料，其範例包 括但不限於：氩化倍半氧矽烷聚合物（HSq)、甲基倍 半氧矽烷聚合物(MSQ)、陶氏化學公司g)〇w chemicai， Midland，TX)製造的SILK™(聚苯寡聚物）、美商應用 材料公司（Applied Materials, Santa Clara, CA)製造的 Black Diamond™(摻雜曱基的二氧化矽或Si〇x(CH3)y 200812002

V 或SiCx0yHy或SiOCH)、有機石夕酸鹽玻璃（SiCOH)、及 多孔SiCOH。在一範例中，低κ介電材料具有相對電 容率約2.4或更低。 在圖1B中，鈍化層195形成於第三ild 185及 I/O襯墊190上，及使用黏著劑（未顯示）或利用本技術 已知的其他方法將處理晶圓200A附著於鈍化層195。 處理晶圓厚到（如200-1000微米）足以在後續處理期間 • 支撐矽晶圓。 在圖1C中，移除塊狀基板110A(見圖1B)以暴露 BOX 115。在一範例中，利用以下方式移除塊狀基板 110A :研磨操作至大體上薄化塊狀基板的操作，繼而 進行如水狀氮氧化钟之強驗的化學钱刻，以移除剩餘 塊狀基板。 在圖1D中，製造第二晶圓100B至pmd。晶圓

100B包括石夕覆絕緣體(SOI)基板i〇5B，SOI基板i〇5B 包括··石夕基板110B、形成於石夕基板上的埋藏氧化層 (BOX)115、及形成於BOX上的單晶矽層12〇。形成於 秒層120中的是溝渠隔離125及場效電晶體(j?et)130B 的源極/汲極136及通道區域141。形成於通道區域141 之上的疋閘電極（未顯不）及(在一範例中）FET 130B的 多晶石夕閘極146。同樣地’在形成前金屬介電質（pmd) 層155之前，可在源極/没極136及閘極146的暴露石夕 200812002 表面上形成選擇性金屬砍化物層152。形成於梦層12〇

之頂部上的是PMD層155。此時，完成製造FET130B 所需的高溫退火已經完成。 在圖1E中，使用黏著劑（未顯示）或利用本技術中 已知的其他方法將處理晶圓200B附著於？厘!）層155。 在圖1F中，移除塊狀基板110B(見圖ιΕ)以暴露 BOX 115。在一範例中，利用以下方式移除塊狀基板 110B :研磨操作至大體上薄化塊狀基板的操作，繼而 進行如水狀鼠氧化钟之強驗的化學姓刻，以移除剩餘 塊狀基板。 在圖1G中，將第一晶圓U〇A的BOX 115放在 第二晶圓11ΌΒ的BOX 115之上，且第一及第二晶圓 彼此對準，致使如下文所述製造晶圓l〇〇A上之裝置 及晶圓110B上之裝置之間的互連線時，互連線及裝置 全部對準。在對準之後，利用本技術中已知的方法， 將第一晶圓100A的BOX 115接合至第二晶圓hob 的BOX 115。為達到晶圓間的準確對準，如q. 1 _ 1 〇微 米對位，必須在兩個設計的晶圓上包括對準標記，以 便晶圓能夠如本技術中已知對準。 在圖1H中，如本技術中已知，移除處理晶圓 20〇B(見圖1G)，並在第二晶圓ιοοΒ的PMD層155 -13- 200812002

V 中形成導電第一型接點205。接點205自PMD層155 的頂面延伸至源極/汲極135及閘極146(未顯示1的矽 化物（若存在）。在一範例中，可以單鑲嵌程序形成接 點205。在一範例中，接點205包含鈕/氮化鈕襯料及 矣鳥芯。 在圖II中，形成導電第二型接點210，其穿過 二晶圓110B的PMD層155、第二晶圓11〇B的溝竿 • 離125、第二晶圓11〇Β的BOX 115、及第一晶圓二 的BOX 115，到達第一晶圓l〇〇A之溝渠隔離125中 的源極/>及極135及矽區域150。接點21〇亦可形成至 通道區域140。選擇性背面金屬矽化物層212 形成 於矽層120(即源極/汲極135、通道區域14〇、及矽區 域150)的暴露表面上，以更減少互連線的電阻。缺而， 有利地將晶圓100A及100B在矽化物形成的加埶、步驟 期間的溫度保持約400。(：或更低。在一範例中，金 石夕化物層212包含矽化鎳。在一範例中，接點2仍包 ^ 含鈕/氮化鈕襯料及鎢芯。 此外，在圖II中，第三型接點215在形成鄰接（實 體且電性地)接點205的接點210時已形成。這使得第 二晶圓110Β之㊉層12〇的砍區域能夠以最直接的方式 及最短的可能實體路徑連接至第—晶圓之矽層12〇的 石々庶敁。 -14- 200812002 注意，第一、第二、及第三（205、210、及215) ^接點可分開或同時使用鑲嵌方法來金屬化。第一及 第二型接點205及210可在分開的操作中單獨製造或 同時製造。當同時製造時，第一及第二型接點可藉由 使用單一遮罩就地(in situ)蝕刻相應溝渠來形成，或使 用微影遮罩及硬遮罩及蝕刻的各種組合來製造，以個 別定義溝渠，接著進行單一金屬填充及CmP操作。 在圖1J中，形成於第二晶圓100B之PMD層155 上的是第一 ILD 165，包括與接點160為電接觸的導 電第一線路層鑲嵌線路170。形成於第一 ILD 165上 的是第二ILD 175，包括與線路no為電接觸的導電 雙鑲嵌線路180。形成於第二ILD 175上的是第三ILD 185,包括與線路18〇為電接觸的導電雙鑲嵌1/〇襯塾 190。鈍化層195形成於第三ILD 185及I/O襯墊19〇 上。或者，線路170、180及襯墊190可以是結合單鑲 嵌通道的單鑲嵌線路。此完成雙晶圓1〇〇c的製造。 雖然以單一接觸層、兩個線路層、及一襯墊層圖 解每〆晶圓100A及100B，但可製造更多或更少的接 觸層及線路層，且可以不同數量的接觸層及/或線路層 來製造晶圓100A及100B。在製程此時、在其他製造 步驟之後、或在將雙晶圓1〇〇c切割成個別積體電路 之後，可將處理晶圓200A與雙晶圓l〇〇C分開。 200812002 為圖解本發明第一具體實施例之第一佟aμ m截面圖。太恭aH银 U改的 a%i lOOAt^V^ ILD 165 170 點220。接畔22U ^相似’但已製造第四型接 155、第曰门2〇延伸牙過第二晶圓膽的_声 弟一日日圓11〇Β的溝渠隔離125、第一 曰 % ，似出、及第一晶圓_的Β0Χϋ= 日曰1Π00Α的溝渠隔離125。第四型接點⑽允許才 「晶圓110Β之第一線路層的線㉗！ $二= 110Α的接點⑽之間直接進行電連接。在―曰1因 =單巧嵌程序形成接點22G。在—範例中，二川 ，鈦/MUt鈦襯料及鶴芯。或者，當未提供t 〇 時’第四型接點220可向下形成至第一線路^。 第-、第二、及第四型接點2〇5、21〇、及 ί分Ϊ的操ί中單獨製造或同時製造。當同時製造 ，刻相麟渠來形成’或使用微影遮罩及硬gj： Ϊ刻合來製造’以個別定義溝渠，接著進行 爷一金屬填充及CMP操作。 圖3Α至3C為圖解本發㈣—频實施例二 ^改的橫截面圖。本發明第—具體實施例的第二修改 在第-晶圓難的職層115上方增加平台襯墊， 以使晶圓驅及麵彼此對準的臨界值降低。圖3八 -16- 200812002 與圖1C相似，但在B0X 115之上形成晶圓間介電層 225,且在介電層225中形成雙鑲嵌平台襯墊23〇。^ 台襯塾230自介電層225的頂面延伸穿過介電層 225、及B0X 115至源極/汲極135及矽區域15〇。; 台襯墊230亦可接觸通道區域140。氧化石夕層235沈 積於介電層225的頂部及平台襯墊230上。同樣地\ 選擇性背面金屬矽化物層212可形成於矽層12〇(即源 極/汲極135、通道區域140、及矽區域15〇)的暴露表 # 面上’以更減少互連線的電阻。 圖3B與圖1G相似，但第一晶圓1〇〇A的氧化矽 層235與第二晶圓HOB的box 115接合以取代Β〇χ 對BOX接合。以上文參考圖丨^!至1Τ所述的相似方 式繼續製造程序，但在圖3C中，所得雙晶圓1〇〇Ε包 括介電層225及235及平台襯墊230，且接點205及 210與平台襯墊230直接實體接觸及電接觸，而非與 源極/没極135、通道區域140、及石夕區域15〇直接實 • 體接觸。可以所述耐火金屬（Ti/TiN/W)或^ (Ta/TanN/Cu)製造平台襯墊230。 圖4A至4E為圖解製造本發明第二具體實施例之 積體電路晶片的橫截面圖。本發明第二具體實施例與 本發明第一具體實施例相似，但第一晶圓不括任何線 路層（即不包括第一 ILD 165、第二ILD 175、及對應 線路170與180、及襯墊190。）因此，在圖4A中，曰 卜 * 曰曰 200812002 圓100F包括SOI基板105A，SOI基板i〇5A包括矽 塊狀基板110A、BOX 115、單晶矽層12〇、溝渠隔離 125、源極/汲極135、及FET 130A的通道區域140、 選擇性矽區域150、閘電極（未顯示）及feT 130A的閑 極145。雖未在圖4A中圖解，但晶圓loop可包括互 連源極/汲極135、閘極145及秒區域150的導電接點。 鈍化層240形成於PMD 155之上。在一範例中，純化 層240包含氮化矽。 在圖4B中，處理晶圓200A附著於鈍化層240， 及在4C圖中，如上述移除塊狀石夕基板π 0A(見圖 4B)，以暴露BOX 115。在圖4D中，第二晶圓100B(如 上述）附著於第一晶圓110F，以接合第一晶圓100F的 BOX 115與晶圓100B的BOX 115。以上文參考圖1H 至1J所述的相同方式繼續製造程序，以產生圖4E的 雙晶圓100G。 圖5為圖解本發明第二具體實施例之修改的橫截 面圖。本發明第二具體實施例的修改與第一具體實施 例的第二修改相似如下：在第一晶圓Ι00Η的BOX層 115上方增加平台襯墊（否則與圖4E的晶圓100F相 同），以使晶圓100F及100B彼此對準的臨界值降低。 圖5與圖4E相似’但在BOX 115之上形成介電層 225 ’且在介電層225中形成雙鑲嵌平台襯墊230。平 台襯墊230自介電層225的頂面延伸穿過介電層 -18- 200812002 225、及BOX 115至源極/没極135及矽區域i5〇。 台概墊230亦可接觸通道區域ι4〇。氧化石夕層2%沈 積於介電層225的頂部及平台襯墊23〇上。^由接合 晶圓100；6的8〇乂115與晶圓10011的氧化矽^ 235口， 將晶圓100H與晶圓110B接合。 θ 圖6Α為定位圖，及圖6Β至6D根據本發明各種 具體實施例，為圖解接觸裝置之閘極之替代方法的橫 # 截面圖。在圖6Α中，閘極145在長度及寬度方向上 均重疊源極/汲極135。通道區域14〇具有通$長度尺 寸L及通道寬度尺寸W。源極/汲極135及通道區域 140為溝渠隔離(未顯示）所圍繞。 在圖6Β中，第一晶圓ιοοΑ中自第二晶圓1〇〇Β 至閘極145的電連接穿過接點21〇、矽區域150、第一 接點160、線路170、及第二接點ι6〇。在圖6c中， 第一晶圓10〇Α中自第二晶圓100Β至閘極145的電連 馨 接穿過接點210、矽區域150、及狹長接點160。在圖 6D中，第一晶圓100Α中自第二晶圓100Β至閘極145 的電連接穿過接點220及狹長接點160。 使用兩個晶圓（例如100A及100B)允許在每一晶 圓中以不同的方式製造裝置（例如FET)，以使用不同 方式最佳化一晶圓的特定裝置參數、類型、結構及製 程’且對第二晶圓的參數、類型、結構、及製程不會 -19- 200812002 有不利的影響。例如，第一晶圓的熱預算（晶圓在製造 期間處於大於約400。(：之溫度的總時間）小於第二晶 圓的熱預算。可能的製造及裝置組合範例包括但不限 於表I中所說明的製造及裝置組合範例。

表I 選項 第一晶圓 苐二晶圓 1 NFET PFET 2 處於拉伸的FET 處於壓縮的FET 3. 邏輯電路 記憶體電路 4 高臨限值(VT)FET 低臨限值(VT)FET 5 厚閘電極FET 薄閘電極FET 6 類比電路 數位電路 7 <100>矽晶圓 <110>矽晶圓 8 熱預算1 熱預算2 9 CMOS FET 雙極電晶體

應明白，對於任何選項而言，列於第一晶圓下的 項目可與列於第二晶圓下的項目交換，及第一晶圓可 -20- 200812002 % 包括一或多個選項且第二晶圓可包括〆成多個選項； 對於兩個晶圓而言，選項的數量及選頊本身可以相同 或不同，其前提為針對特定晶圓選擇的頊目不會互不 相容。例如，<100〉及<110〉晶向即立;f相谷。 圖7根據本發明具體實施例，為製造積體電路晶 片期間選擇性對準兩個晶圓的等角視圖。在晶形固體 中，組成固體的原子在空間上按稱為晶格的週期方式 ⑩ 賴排列。晶格含有容積，其代表整個晶格且在整^ 晶體中有規律地重複。在說明本揭露内容的晶 體材料時，將沿用以下常規。 Βθ 將晶格中的方向表示為一組具有相同關係的三個 整數，一如該方向中的向量分量。例如，在具有菱形 晶格的立方體晶格（如矽）中，對角線主體沿口'方向 ，在’其中[]方括弧代表特义方向。根據任意選擇的 定向軸而定，晶格中的許多方向經對 ^ 等。例如，立方晶格_、_、及[〇〇1]=晶向全 部在結晶學上為均等。以<>括弧表示某個方向及其所 有均等方向。因此，定為<100>方向的方向包栝均等的 [100]、[010]、及[001]正方向及均等的負方]、 [0-10]、及[0(Μ] 〇 、 α 晶體中的平面亦可使用一組三個整數來識別。這 些數子係用來界定一組平行的平面，且包含在()圓括 -21 - 200812002 t内的各組整數識別某特定平面。例如，與[100]方向 垂^之平面的正確代號是(100)。因此 ’如果已知立方 - B曰格的方向或平面，則不必計算即可快速決定其垂 直的=向或平面。根據任意選擇的定向轴而定，晶格 中的許多平面經對稱轉換皆為均等。例如，（100)、 (0W)、及(OOi)平面在結晶學上皆為均等。以{}大括弧 表示某個平面及其所有均 等平面。因此，定為{100} 平，的平面包括均等的（100)、（010)、及(001)正平面及 均等的負平面（-100)、（0-10)、及(00-1)。 N通道FET(NFET)之通道中的電子（反轉載子）遷 移率在{100}平面中幾近其最高值，而在{11〇}平面中 則明顯較低。{11〇}平面的電子遷移率約為{1〇〇}平面 中的一半。P通道FET(PFET)之通道中的電洞（反轉載 子）遷移率在{110}平面中為最高，而在{100}平面中明 顯較低。{100}平面的電洞遷移率約低於{110}平面中 的一半。 在圖7中，在晶圓對晶圓接合之後，晶圓100A 在穿過每一晶圓中心的共同軸CL附近對準晶圓 100B ;晶圓100A的[100]方向對準晶圓100B的[110] 方向。PFET130B形成於晶圓100B中，因此其通道長 度係沿[110]方向，以使PFET反轉載子遷移率達到最 大值；及NFET形成於晶圓100A中，因此其通道長 度係沿[100]方向，以使NFET反轉載子遷移率達到最 -22- 200812002

Uiuj万向係選擇性的， 位於相同方向（通道長度方向）中， 句與晶圓100B的 但此對準使PFET及NFET定 個晶圓中的裝置。 [方向）中，因而有助於對準兩 圖8根據本發明具體實施例，為製造積體電路晶 片期間之k擇性製造步驟的橫截面圖。兩個選擇性夢 造步驟顯示於圖8巾。在第—選财，晶圓丨的 FET 130A為NFET(源極/汲極135摻雜為n型，通道 區域140摻雜為p型），及晶圓1〇〇B的FET 13〇B為 PFET(源極/汲極136摻雜為p型，通道區域141摻雜 為N型）。拉伸層255A沈積於FET 130A之上，及壓

縮層255B沈積於FET 130B之上。藉由相應層255A 及255B在FET 130A及130B之矽區域中所引起的相 應拉伸及壓縮應力可提高FET 130A及130B的效能。 層255A及255B的合適材料包括但不限於：氮化石夕、 碳化矽、氫化碳化矽、氳化氮化矽碳、氫化氧碳化石夕、 氫化氮化氧碳石夕及其在單一層及其層組合中的組合。 在一範例中，所施加的應力（拉伸或壓縮）量在約〇.5 GPa及4 GPa之間。層255A及255B亦可用作擴散障 壁層。 在第二選項中，利用相應介電層255A及255B， 將拉伸及壓縮應力引入相應FET 130A及130B。施予 拉伸或壓縮應力於FET 130A及130B的合適介電質包 -23- 200812002 括氮化石夕、碳化石夕、氮化石夕;6炭、及如本技術中已知的 類似物。拉伸介電質形成於NFET之上，及壓縮介電 質形成於PFET之上，如本技術中已知。 亦可使用金屬矽化物層260A及2603，以降低能

障尚度及減少FET之源極/没極的接觸電阻。就FET 130A而言，合適矽化物及其能障高度包括矽化錶(〇.22

eV)、梦化翻（〇 26 eV)、及石夕化把（0.4 eV)。對於FET 130B ’合適矽化物及其能障高度包括矽化铪（〇5〇 eV)、矽化鈦(〇·6〇 eV)、矽化鎳（0·65 eV)及矽化鈷（〇 65 eV) ° * 圖9根據本發明具體實施例，為製造積體電路晶 片之方法的流程圖。在步驟300中，製造s〇I下方晶 圓（對應於上述晶圓100A)至PMD。在步驟305中，決 定下方晶圓是否要佈線。如果下方晶圓要佈線，則在 /驟31〇中’完成下方晶圓至所有ild層，否則方法 進行至步驟315。在步驟315中，選擇性鈍化層沈積 於下方晶圓的正面。在步驟32〇中，形成選擇性平台 襯墊，沈積氧化矽層。在步驟325中，將下方處理晶 圓附Ϊ於下方晶圓的正面，及在步330驟中，自下方 晶圓背面移除矽，以暴露下方晶圓的BOX。在步驟305 中，選擇性鈍化層沈積於BOX上，如果選擇性鈍化層 沈積於Β〇χ上。 -24 - 200812002 在步驟335中，製造S〇i上方晶圓（對應於上述晶 圓100B)至PMD。在步驟340中，將上方處理晶圓附 著於上方晶圓的正面，及在步345驟中，自上方晶圓 背面移除矽，以暴露上方晶圓的BOX。在步驟350中， 反轉下方晶圓，及將上方晶圓的BOX置於下方晶圓的 BOX(或在利用平台襯墊時，置於氧化石夕層）上，對準 晶圓然後接合一起。在步驟355中，移除上方處理晶 圓0 在步驟360中，接觸開口形成於上方晶圓的pmd 至上方晶圓的裝置及FET(源極/汲極/閘極）。在步驟 365中，視情況形成金屬矽化物，及用導電材料填充 接觸開口。在步驟370中，形成接觸開口穿過上方晶 圓的PMD及所有中間層至裝置的源極/汲極及下方晶 圓的FET與其他矽區域。在步驟375中，視情況形成 金屬石夕化物，及用導電材料填充接觸開口。在步驟38〇 中，形成接觸開口穿過上方晶圓的PMD及所有中間層 至平台襯墊及/或接點及/或下方晶圓的第一層線路，並 用導電材料填充開口。在步驟385中，製造上方晶圓 至所有ILD層。 ^因此，本發明具體實施例提供積體電路晶片及製 造積體電路晶片的方法，其中可調整製程以按照符合 成本效益的方式提高不同類型之裝置的效能。 -25- 200812002 上述本發明實施例的說明是為了瞭解本發明。 明白，本發明不限於本文所述的特定實施例而 务明。應 ，而是在 不脫離本發明料下，能夠進行各種料、

【圖式簡單說明】 本發明的特色如隨附的申請專利範圍所述。铁 ，要完全瞭解本發明本身，請在連同附圖一起閱= 寻，參考以下解說性實施例的詳細說明，圖式中：崎 圖1Α至1J為圖解製造本發明第一具體實施 焉體電路晶片的橫截面圖； *圖2為圖解本發明第一具體實施例之第一修改 横戴面圖； 少^ 圖3Α至3C為圖解本發明第一具體實施例之第二 修改的橫截面圖； — 圖4Α至4Ε為圖解製造本發明第二具體實施例之 積體電路晶片的橫截面圖； 圖5為圖解本發明第二具體實施例之修改的橫戴 -26- 200812002 面圖； 圖6A為定位圖，及圖6B至6D根據本發明各種 具體實施例，為圖解接觸裝置之閘極之替代方法的橫 截面圖； 圖7根據本發明具體實施例，為製造積體電路晶 片期間選擇性對準兩個晶圓的等角視圖； 圖8根據本發明具體實施例，為製造積體電路晶 片期間之選擇性製造步驟的橫截面圖；及 圖9根據本發明具體實施例，為製造積體電路晶 片之方法的流程圖。 【主要元件符號說明】 100A、100B、100C、100E、100F、100G、100H、1001 晶圓 105A、105B 矽覆絕緣體(SOI)基板 110A、110B 1 夕基板 115 埋藏氧化層(BOX) 120 單晶矽層 125 溝渠隔離 130A > 130B 場效電晶體(FET) 135 、 136 源極/汲極 -27 - 200812002 140、141 通道區域 145、146 多晶矽閘極 150 選擇性矽區域 152、212、260A、260B 金屬矽化物層 155 前金屬介電(PMD)層 160、205、210、215、220 接點 165 170 φ 175 180 185 190 195 、 240

200A、200B 225 230 235

⑩ 255A

255B

第一(層間介電質)ILD 第一線路層導電鑲嵌線路 第二 ILD

導電雙鑲嵌線路 第三ILD 導電雙鑲嵌I/O襯墊 鈍化層 處理晶圓 晶圓間介電層 平台襯墊 氧化矽層 拉伸層 壓縮層 _ 28 -

Claims (1)

1. 200812002 十、申請專利範圍： 1. 一種製造一半導體結構之方法，包含： 在一矽覆絕緣體第一晶圓中製造一或多個第一裝置，該 第一晶圓包含在一第一上方矽層及一第一下方矽層之 間的一第一埋藏氧化層及在該第一上方矽層上的一第 一最下方介電層； 在一矽覆絕緣體第二晶圓中製造一或多個第二裝置，該 第二晶圓包含在一第二上方矽層及一第二下方矽層之 間的一第二埋藏氧化層及在該第二上方矽層上的一第 二最下方介電層； 自該第一晶圓移除該第一下方矽層，以暴露該第一埋藏 氧化層之一表面，及自該第二晶圓移除該第二下方矽 層，以暴露該第二埋藏氧化層之一表面； 接合該第一埋藏氧化層之該表面於該第二埋藏氧化層 之該表面； 形成至該等第二裝置的導電第一接點，該等第一接點自 該第二最下方介電層的一頂面延伸穿過該第二最下方 介電層至該等第一裝置； 形成至該等第一裝置的導電第二接點，該等第二接點自 該第二最下方介電層的該頂面延伸穿過該第二最下方 -29- 200812002 介電層、穿過該等第一及第二埋藏氧化層至形成於該第 二上方矽層的該等第二裝置之那些部分；及 在該第二最下方介電層之上形成一或多個第二線路 層，該等第二線路層的每一線路層包含在一對應介電層 中的導電線路，該等第二線路層之一最下方線路層的一 或多個線路係實體且電性地接觸該等第一及第二接點。 2.如請求項1之方法，更包括： 互連該等第一裝置與在該第一上方矽層之上形成的 一或多個第一線路層，該等第一線路層的每一線路 層包含在一對應介電層中的導電線路，該一或多個 第一線路層包括在該第一最下方介電層中形成的導 電線路。 3.如請求項2之方法，更包括： 形成至該第一最下方介電層中該等線路之一或多個 的導電第三接點，該等第三接點自該第二最下方介 電層之該頂面延伸穿過該第二最下方介電層、穿過 該等第一及第二埋藏氧化層及穿過該第一上方矽層 至該第一最下方介電層中該等線路的一或多個線 路，該等第三接點與該第一上方矽層電隔離。 -30- 200812002 4. 如請求項1之方法，更包括： 在該移除該第一下方矽層之前，附著一第一處理晶 圓於該第一晶圓離該第一上方矽層最遠的一最上方 介電層； 在該移除該第二下方矽層之前，附著一第二處理晶 圓於該第一最下方介電層；及 在該接合之後’移除該第二處理晶圓。 5. 如請求項1之方法，更包括： 在該移除該等第一及第二下方矽層之後及在該接合 之前，對準該第一晶圓與該第二晶圓。 6. 如請求項1之方法，更包括： 將該等接合的第一及第二晶圓切割成一或多個積體 電路晶片。 7. 如請求項1之方法，其中該等第一裝置為N通道場 效電晶體及該等第二裝置為P通道場效電晶體。 8.如請求項1之方法，其中該第一上方矽層為具有一 200812002 <100>晶向的單晶矽層，該等第一裝置為N通道場 效電晶體，及該N通道場效電晶體的通道長度係沿 該第一上方矽層的[100]晶向；及其中該第二上方矽 層為一具有一<11〇>晶向的單晶矽層，該等第二裝置 為P通道場效電晶體及該P通道場效電晶體的通道 長度係沿該第二上方矽層的[110]晶向。 9. 如請求項1之方法，其中該等第一裝置為N通道場 效電晶體，其源極及汲極處於拉伸中；及該等第二 裝置為P通道場效電晶體，其源極及汲極處於壓縮 中0 10. 如請求項1之方法，其中該等第一及第二裝置為場 效電晶體，該等第一裝置具有一比該等第二裝置高 的臨限電壓，或其中該等第一及第二裝置為場效電 晶體，該等第一裝置具有一比該等第二裝置厚的閘 電極。 11. 一種製造一半導體結構之方法，包含： 在一矽覆絕緣體第一晶圓中製造一或多個第一裝 置，該第一晶圓包含在一第一上方矽層及一第一下 方石夕層之間的一第一埋藏氧化層及在該第一上方石夕 層上的一第一最下方介電層； -32- 200812002 在一矽覆絕緣體第二晶圓中製造一或多個第二裝 置，該第二晶圓包含在一第二上方矽層及一第二下 方矽層之間的一第二埋藏氧化層及在該第二上方矽 層上的一第二最下方介電層； 自該第一晶圓移除該第一下方矽層，以暴露該第一 埋藏氧化層之一表面，及自該第二晶圓移除該第二 下方砍層，以暴露該第二埋藏氧化層之一表面； 在該第一埋藏氧化層的頂部上形成一晶圓間介電 層； 在該晶圓間介電層中形成一導電平台襯墊，該平台 襯墊自該晶圓間介電層的一頂面延伸穿過該第一埋 藏氧化層至該等第一裝置形成於該第一上方矽層中 的那些部分； • 在該晶圓間介電層的頂部上形成一氧化矽接合層； 接合該接合層的一頂面於該第二埋藏氧化層的該表 面； 形成至該等第二裝置的導電第一接點，該等第一接 點自該第二最下方介電層的該頂面延伸穿過該第二 最下方介電層至該等第一裝置； -33 - 200812002 形成至該等平台襯墊的導電第二接點，該等第二接 點自該第二最下方介電層的該頂面延伸穿過該第二 最下方介電層、穿過該第二埋藏氧化層至該等平台 襯墊；及 在該第二最下方介電層之上形成一或多個第二線路 層，該等第二線路層的每一線路層包含在一對應介 電層中的導電線路，該等第二線路層之一最下方線 路層的一或多個線路係實體且電性地接觸該等第一 及第二接點為接觸。 12.如請求項11之方法，更包括： 互連該等第一裝置與在該第一上方矽層之上形成的 一或多個第一線路層，該等第一線路層的每一線路 層包含在一對應介電層中的導電線路，該一或多個 第一線路層包括在該第一最下方介電層中形成的導 電線路。 13 ·如請求項12之方法，更包括： 在該移除該第一下方矽層之前，附著一第一處理晶 圓於該第一晶圓離該第一上方矽層最遠的一最上方 介電層； -34- 200812002 在該移除該第二下方矽層之前，附著一第二處理晶 圓於該第一最下方介電層；及 在該接合之後，移除該第二處理晶圓。 14. 如請求項11之方法，更包括： ⑩ 在該移除該等第一及第二下方矽層之後及在該接合 之前，對準該第一晶圓與該第二晶圓。 15. 如請求項11之方法，更包括： 將該等接合的第一及第二晶圓切割成一或多個積體 電路晶片。 16. 如請求項11之方法，其中該等第一裝置為N通道場 • 效電晶體及該等第二裝置為P通道場效電晶體。 17. 如請求項11之方法，其中該第一上方矽層為具有一 <100>晶向的單晶矽層，該等第一裝置為N通道場 效電晶體，及該N通道場效電晶體的通道長度係沿 該第一上方矽層的[100]晶向；及其中該第二上方矽 層為一具有一<11〇>晶向的單晶矽層，該等第二裝置 為P通道場效電晶體及該P通道場效電晶體的通道 -35- 200812002 長度係沿該第二上方矽層的[no]晶向。 18. 如請求項11之方法，其中該等第一裝置為N通道場 效電晶體，其源極及汲極處於拉伸中；及該等第二 裝置為P通道場效電晶體，其源極及汲極處於壓縮 中0 19. 如請求項11之方法，其中該等第一及第二裝置為場 _ 效電晶體，該等第一裝置具有一比該等第二裝置高 的臨限電壓，或其中該等第一及第二裝置為場效電 晶體，該等第一裝置具有一比該等第二裝置厚的閘 電極。 20. —種製造一半導體裝置之方法，包含·· 在一矽覆絕緣體第一晶圓中製造一或多個第一裝 置，該第一晶圓包含在一第一上方矽層及一第一下 義 方砍層之間的一第一埋藏氧化層及在該第一上方砍 層上的一第一最下方介電層； 在一矽覆絕緣體第二晶圓中製造一或多個第二裝 置，該第二晶圓包含在一第二上方矽層及一第二下 方石夕層之間的一第二埋藏氧化層及在該第二上方矽 層上的一第二最下方介電層； -36- 200812002 自該第一晶圓移除該第一下方矽層，以暴露該第一 埋藏氧化層之一表面，及自該第二晶圓移除該第二 下方矽層，以暴露該第二埋藏氧化層之一表面； 接合該第一埋藏氧化層之該表面於該第二埋藏氧化 層之該表面； 形成至該等第二裝置的第一接觸開口及用導電材料 填充該等第一接觸開口，以形成至該等第二裝置的 第一接點，該等第一接點自該第二最下方介電層的 一頂面延伸穿過該第二最下方介電層至該等第一裝 置； 形成至該等第一裝置形成於該第一上方矽層之那些 區域的第二接觸開口，該等第二接觸開口自該第二 最下方介電層的該頂面延伸穿過該第二最下方介電 層及該等第一及第二埋藏介電層至該等第一裝置； 在該第一上方矽層暴露於該等第二接觸開口底部的 表面上形成一金屬石夕化物層，及用導電材料填充該 等第二接觸開口，以形成第二導電接點。 21.如請求項20之方法，其中該形成一金屬矽化物包括： -37- 200812002 Λ 形成一金屬層在該第一上方矽層暴露於該等第二接 觸開口之該等底部的該等表面上； 加熱該金屬層至400 °C或更低；及 在該加熱之後移除所有剩餘的該金屬層。 22·如請求項21之方法，其中該金屬層包含鎳。 23. —種製造一半導體裝置之方法，包含： 在一矽覆絕緣體第一晶圓中製造一或多個第一裝 置，該第一晶圓包含在一第一上方矽層及一第一下 方矽層之間的一第一埋藏氧化層及在該第一上方矽 層上的一第一最下方介電層； 在一矽覆絕緣體第二晶圓中製造一或多個第二裝 • 置，該第二晶圓包含在一第二上方矽層及一第二下 方矽層之間的一第二埋藏氧化層及在該第二上方矽 層上的一第二最下方介電層； 自該第一晶圓移除該第一下方矽層，以暴露該第一 埋藏氧化層之一表面，及自該第二晶圓移除該第二 下方矽層，以暴露該第二埋藏氧化層之一表面； -38- 200812002 在該第-埋藏氧化層的頂部上形成—晶圓間介電 在該晶圓間介電層中形成一平台襯墊開口，該 襯墊開口自該晶圓間介電層的一頂面延伸“ 一埋藏氧化層至該等第一裝置形成於該第一上方 層中的那些部分； 在該第-上村層暴露於該等第二平台襯塾接觸開 口底部的表面上形成-金屬魏物層，及用導電材 料填充該等平台襯’以形成導電平台襯塾； 在該晶圓間介電層的頂部±形成—氧化0接合層； 接合該接合層的一頂面於該第二埋藏氧化層的該表 面； 形成至該等第二裝置的第一接觸開口及用一導電材 料填充該等第一接觸開口，以形成至該等第二装置 的第一接點，該等第一接點自該第二最下方介電層 的一頂面延伸穿過該第二最下方介電層至該等第_ 裝置；及 形成至该等平台襯墊的導電第二接點，該等第二接 點自該第二最下方介電層的該頂面延伸穿過該第二 -39- 200812002 最下方介電層、穿過該第二埋藏氧化層至該等平台 襯墊。 24. 如請求項23之方法，其中該形成一金屬矽化物包括： 形成一金屬層在該第一上方矽層暴露於該等第二接 觸開口之該等底部的該等表面上； _ 加熱該金屬層至400 °C或更低；及 在該加熱之後移除所有剩餘的該金屬層。 25. 如請求項24之方法，其中該金屬層包含鎳。 26. —種半導體結構，包含： 一第一基板的一或多個第一裝置，該第一基板包含 馨 一第一氧化層、在該第一氧化層上的一第一石夕層、 及在該第一矽層上的一第一最下方介電層； 一第二基板的一或多個第二裝置，該第二基板包含 一第二氧化層、在該第二氧化層上的一第二石夕層、 及在該第二矽層上的一第二最下方介電層； 該第一氧化層接合於該第二氧化層之一頂面的一頂 -40- 200812002 面； 至該等第二裝置的導電第一接點，該等第一接點自 該第二最下方介電層的一頂面延伸穿過該第二最下 方介電層至該等第一裝置； 至該等第一裝置的導電第二接點，該等第二接點自 該第二最下方介電層的該頂面延伸穿過該第二最下 方介電層、穿過該等第一及第二氧化層至形成於該 第二上方矽層的該等第二裝置之那些部分；及 在該第二最下方介電層之上形成一或多個第二線路 層，該等第二線路層的每一線路層包含在一對應介 電層中的導電線路，該等第二線路層之一最下方線 路層的一或多個線路係實體且電性地接觸該等第一 及第二接點。 27.如請求項26之結構，更包括： 在第一上方矽層之上且互連該等第一裝置的一或多 個第一線路層，該等第一線路層的每一線路層包含 在一對應介電層中的導電線路，該一或多個第一線 路層包括在該第一最下方介電層中形成的導電線 路0 -41 - 200812002 28. 如請求項27之結構，更包括： 導電第三接點，該等第三接點自該第二最下方介電 層的該頂面延伸穿過該第二最下方介電層、穿過該 等第一及第二氧化層及穿過該第一矽層至該等線路 在該第一最下方介電層的一或多個線路，該等第三 接點與該第一矽層電隔離。 29. 如請求項26之結構，更包括： 附著於該第一基板離該第一石夕層最遠之一最上方介 電層的一處理基板(handle substrate)。 30. 如請求項26之結構，更包括： 該等第一及第二裝置彼此對準。 31. 如請求項26之結構，其中該等第一裝置為N通道場 效電晶體及該等第二裝置為P通道場效電晶體。 32. 如請求項26之結構，其中該第一矽層為具有一 <100>晶向的單晶矽層，該等第一裝置為N通道場 效電晶體，及該N通道場效電晶體的通道長度係沿 該第一上方矽層的[100]晶向；及其中該第二矽層為 一具有一 <11〇〉晶向的單晶矽層，該等第二裝置為p -42 = 200812002 通道場效電晶體及該p通道場效電晶體的通道長度 係沿該第二上方矽層的[110]晶向。 33. 如請求項26之結構，其中該等第一裝置為N通道場 效電晶體，其源極及汲極處於拉伸中；及該等第二 裝置為P通道場效電晶體’其源極及》及極處於壓縮 中。 34. 如請求項26之結構，其中該等第一及第二裝置為場 效電晶體，該等第一裝置具有一比該等第二裝置高 的臨限電壓，或其中該等第一及第二裝置為場效電 晶體，該等第一裝置具有一比該等第二裝置厚的閘 電極。 35. —種半導體結構，包含： 一第一基板的一或多個第一裝置^該第一基板包含 一第一氧化層、在該第一氧化層上的一第一石夕層、 及在該第一石夕層上的一第一最下方介電層； 一第二基板的一或多個第二裝置，該第二基板包含 一第二氧化層、在該第二氧化層上的一第二矽層、 及在該第二矽層上的一第二最下方介電層； 在該第一氧化層之頂部上的一基板間介電層； -43- 200812002 在該基板間介電層中的導電平台襯墊，該等平台襯 墊自該基板間介電層之一頂面延伸穿過該第一氧化 層至該等第一裝置形成於該第一矽層的那些部分； 在該基板間介電層之頂部上的一氧化矽接合層，該 接合層之一頂面接合於該第二氧化層之一頂面； _ 自該第二最下方介電層的一頂面延伸穿過該第二最 下方介電層至該等第一裝置的導電第一接點； 自該第二最下方介電層的該頂面延伸穿過該第二最 下方介電層、穿過該第二氧化層、穿過該接合層至 該等平台襯墊的導電第二接點；及 在該第二最下方介電層之上形成一或多個第二線路 層’該等第二線路層的每一線路層包含在一對應介 • 電層中的導電線路，該等第二線路層之一最下方線 路層的一或多個線路係實體且電性地接觸該等第一 及第二接點為。 36,如請求項35之結構，更包括： 在第一上方矽層之上形成且互連該等第一裝置的一 或多個第一線路層，該等第一線路層的每一線路層 -44- 200812002 包含在一對應介電層中的導電線路，該一或多個第 一線路層包括在該第一最下方介電層中形成的導電 線路。 37. 如請求項35之結構，更包括： 附著於該第一基板離該第一矽層最遠之一最上方介 電層的一處理基板。 38. 如請求項35之結構，更包括： 該第一基板對準於該第二基板。 39. 如請求項35之結構，其中該等第一裝置為N通道場 效電晶體及該等第二裝置為P通道場效電晶體。 40. 如請求項35之結構，其中該第一矽層為具有一 <100>晶向的單晶矽層，該等第一裝置為N通道場 效電晶體，及該N通道場效電晶體的通道長度係沿 該第一上方矽層的[100]晶向；及其中該第二矽層為 一具有一<11〇>晶向的單晶矽層，該等第二裝置為P 通道場效電晶體及該P通道場效電晶體的通道長度 係沿該第二上方矽層的[110]晶向。 41. 如請求項35之結構，其中該等第一裝置為N通道場 -45 - 200812002 效電晶體，其源極及汲極處於拉伸中；及該等第二 裝置為p通道場效電晶體，其源極及汲極處於壓縮 中。 42·如請求項35之結構，其中該等第一及第二裝置為場 效電晶體，該等第一裝置具有一比該等第二裝置高 的臨限電壓，或其中該等第一及第二裝置為場效電 晶體，該等第一裝置具有一比該等第二裝置厚的閘 p 電極。 43. —種半導體裝置，包含： 一第一基板的一或多個第一裝置，該第一基板包含 一第一氧化層、在該第一氧化層上的一第一碎層、 及在該第一矽層上的一第一最下方介電層； 一第二基板的一或多個第二裝置，該第二基板包含 • 一第二埋藏氧化物、在該第二氧化層上的一第二矽 層、及在該第二矽層上的一第二最下方介電層； 該第一氧化層接合於該第二氧化層之一頂面的一頂 面； 至該等第二裝置的第一導電接點，該等第一接點自 該第二最下方介電層的一頂面延伸穿過該第二最下 -46- 200812002 方介電層至該等第一裝置；及 至該第一矽層形成該等第一裝置之部分之區域表面 上之金屬矽化物層的第二導電接點，該等第二接點 自該第二最下方介電層的一頂面延伸穿過該第二最 下方介電層及該等第一及第二埋藏介電層至該金屬 矽化物層。 44·如請求項43之結構，其中該金屬矽化物層包含矽化 鎳0 45. —種半導體裝置，包含： 一第一基板的一或多個第一裝置，該第一基板包含 一第一埋藏氧化物、在該第一氧化層上的一第一石夕 層、及在該第一矽層上的一第一最下方介電層； • 一第二基板的一或多個第二裝置，該第二基板包含 一第二埋藏氧化物、在該第二氧化層上的一第二矽 層、及在該第二矽層上的一第二最下方介電層； 在該第一氧化層之頂部上的一基板間介電層； 自該基板間介電層之一頂面延伸穿過該第一氧化層 至該等第一裝置形成於該第一矽層之那些部分上之 • 47 - 200812002 金屬矽化物層的一導電平台襯墊； 在該基板間介電層之頂部上的一氧化矽接合層，該 氧化矽層之一頂面接合於該接合層至該第二氧化層 之該表面的一頂面； 自該第二最下方介電層的一頂面延伸穿過該第二最 下方介電層至該等第二裝置的導電第一接點；及 至該等平台襯墊的導電第二接點，該等第二接點自 該第二最下方介電層的該頂面延伸穿過該第二氧化 層、穿過該接合層至該等平台襯墊。 46.如請求項45之結構，其中該金屬矽化物層包含矽化 鎳0 -48-