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TWI785475B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

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TWI785475B
TWI785475B TW110102456A TW110102456A TWI785475B TW I785475 B TWI785475 B TW I785475B TW 110102456 A TW110102456 A TW 110102456A TW 110102456 A TW110102456 A TW 110102456A TW I785475 B TWI785475 B TW I785475B
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layer
semiconductor
conductor
front side
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陳欣蘋
李明翰
眭曉林
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台灣積體電路製造股份有限公司
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Abstract

一種結構，包含具有前側與後側的第一基板以及具有前側與後側的第二基板。第二基板的後側貼附於第一基板的後側。所述結構更包含在第二基板的前側上方的裝置層、穿過第二基板中的半導體層的第一導體、以及連接第一導體到裝置層中的導電部件的導電連接。

Description

半導體結構及其形成方法
本發明實施例係關於半導體技術，且特別關於一種具有嵌入式導體於基板中的半導體裝置。
傳統上是以堆疊的方式建構積體電路，其在最低處具有電晶體，並在電晶體之上具有內連線(導孔與導線(wire))，以提供對電晶體的連接。電力軌(power rail)(例如用於電壓源與接地面(ground plane)的金屬線)也在電晶體上方，並可為內連線的一部分。隨著積體電路不斷地微縮化，電力軌也為隨之微縮化。這不可避免地導致跨電力軌的壓降的增加，以及積體電路的功率消耗的增加。
本發明實施例提供了一種半導體結構，包含：具有前側與後側的第一基板；具有前側與後側的第二基板；於第二基板的前側上的裝置層；穿過於第二基板中的半導體層的第一導體；以及連接第一導體到裝置層中的導電部件的導電連接(conductive connection)。第二基板的後側貼附(attach)到第一基板的後側。
本發明實施例提供了一種半導體結構，包含：具有前側與後側的第一基板；具有前側與後側的第二基板；從第一基板的後側延伸到第二基板的前側的金屬部件；於第二基板的前側上且於金屬部件上的裝置層；以及於裝置層上的多層內連線。第二基板的後側接合到(bonded to)第一基板的後側。
本發明實施例提供了一種半導體結構的形成方法，包含：接收第一基板，第一基板具有前側與後側，第一基板的該前側具有半導體材料，第一基板的後側具有鈍化層(passivation layer)；接收第二基板，第二基板具有前側與後側，第二基板的該後側具有絕緣體；貼附第一基板的後側到第二基板的後側；蝕刻溝槽穿過第二基板並穿過鈍化層；以及形成導體於溝槽中。
100:(半導體)裝置
102:前側
104:後側
110:(第一)基板
112:重分布層
113:襯墊
114:介電層
115:導體
116:(半導體)層
118:穿矽通孔
120:重分布層
122:介電層
124:導體
130:絕緣體/鈍化層
200:(第二)基板
202:前側
204:後側
210:絕緣體
212:富氫層/區域
220:(半導體)層
222:半導體材料/半導體層/層
224:溝槽
226:凹陷
230:嵌入式導體
232:襯層
234:介電材料
300:裝置層
304:多層內連線
310:主動區/半導體鰭片/鰭片
312:磊晶部件
314:圖案化硬罩幕層/圖案化遮罩
316:閘極線/電極
318:襯層
320:介電材料/隔離部件/隔離材料
330:局部內連線
340:局部內連線
350:插塞
400:多層內連線
410:導體
420:介電材料
500:金屬化層/封裝層
900:方法
902:操作
904:操作
906:操作
908:操作
1100:方法
1102:操作
1104:操作
1106:操作
1108:操作
1110:操作
1112:操作
1114:操作
1300:方法
1302:操作
1304:操作
1306:操作
1308:操作
1310:操作
1312:操作
1314:操作
1500:方法
1502:操作
1504:操作
1506:操作
1508:操作
1510:操作
1512:操作
1514:操作
1516:操作
1700:方法
1702:操作
1704:操作
1706:操作
1708:操作
1710:操作
1712:操作
1714:操作
1716:操作
A:基板
B:基板
X:方向
Y:方向
Z:方向
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1圖係根據本發明的實施例，繪示出半導體裝置的上視圖。
第2、3、4與5圖係根據本發明的各種實施例，繪示出半導體裝置的剖面圖。
第6、7與8圖係根據本發明的各種實施例，繪示出半導體裝置的剖面圖。
第9圖係根據本發明的實施例，繪示出製造半導體裝置的方法之流程圖。
第10a、10b與10c圖係根據如第9圖所示的方法之實施例，繪示出半導體裝置在製造期間的剖面圖。
第11圖係根據本發明的實施例，繪示出製造半導體裝置的方法之流程圖。
第12a、12b、12c、12d、12e與12f圖係根據如第11圖所示的方法之實施例， 繪示出半導體裝置在製造期間的剖面圖。
第13圖係根據本發明的實施例，繪示出製造半導體裝置的方法之流程圖。
第14a、14b、14c、與14d圖係根據如第13圖所示的方法之實施例，繪示出半導體裝置在製造期間的剖面圖。
第15圖係根據本發明的實施例，繪示出製造半導體裝置的方法之流程圖。
第16a、16b、16c、16d、16e、16f與16g圖係根據如第15圖所示的方法之實施例，繪示出半導體裝置在製造期間的剖面圖。
第17圖係根據本發明的實施例，繪示出製造半導體裝置的方法之流程圖。
第18a、18b、18c、18d、18e、18f與18g圖係根據如第17圖所示的方法之實施例，繪示出半導體裝置在製造期間的剖面圖。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用 語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。此外，當用「約」，「近似」等描述數字或數字範圍時，該用語旨在包括在合理範圍內的數字，包括所描述的數字，例如所述數量的+/-10%或本領域技術人員理解的其他值。例如，術語「約5nm」包括4.5nm至5.5nm的尺寸範圍。
各種本發明實施例通常涉及半導體裝置的整合(intergration)，更具體來說，涉及具有穿過基板的導體之半導體裝置。這些導體在半導體裝置的電晶體下方或與其處於同一水平。因此，在本發明實施例的一些情況下，這些導體也可以稱為「嵌入式導體(embedded conductor)」。這些導體補充了現有的多層內連線，並向半導體裝置提供額外的佈線資源(routing resources)。舉例來說，他們可以用作半導體裝置的電力軌或其他種類的內連線(例如信號線)。特別是，可以利用大尺寸來建構他們(這些導體)，以減少壓降與功率損耗。在下面描述中，提供特定的實施例作為示例以教示更廣泛的發明概念，且本發明所屬技術領域中具有通常知識者可以輕易將本發明實施例的教示應用到其他半導體裝置及其製造方法。
第1圖係根據本發明實施例的各個方面，繪示出半導體裝置100的一部分的上視圖。半導體裝置100包含鄰近於主動區310的嵌入式導體230，其中在主動區310中或上形成各種電晶體的源極、汲極與通道。在本實施例中，嵌入式導體230與主動區310沿著相同方向X在長度方向上取向。沿著與方向X垂直的方向Y，嵌入式導體230比主動區310寬。半導體裝置100更包含與主動區310重疊 並為電晶體提供閘極電極(或端子)的閘極線316。閘極線316沿著Y方向在長度方向上取向。在本實施例中，主動區310為鰭片主動區，即具有類似鰭片的形狀，且電晶體為鰭式場效電晶體(Fin field effect transistor，FinFET)。在替代實施例中，主動區310可以為平面主動區、奈米片(nano-sheet)主動區、奈米線(nano-wire)主動區。半導體裝置100更包含局部內連線330與340，其將嵌入式導體230連接到電晶體的一些導電部件(例如，源極、汲極、及/或閘極電極)。局部內連線330沿著方向Y在長度方向上取向。局部內連線340沿著方向Z(參照第2圖)在長度方向上取向，其中方向Z垂直於方向X與Y(即，進入第1圖的頁面與從第1圖的頁面出來)。半導體裝置100更包含多層內連線304，其提供用於半導體裝置100的佈線信號及/或電力軌(電壓源與接地)的線與導孔(或導孔插塞)。第2圖更繪示出半導體裝置100的上述各種組件與其他組件的空間關係。
參照第2圖，其顯示在Y-Z平面中半導體裝置100的一部分的剖面圖。半導體裝置100包含第一基板110與被貼附在一起(attach)的第二基板200。基板110具有前側(其中位於半導體材料的層116)與後側(其中位於重分布層120與絕緣體130處)。基板200具有前側(其中位於半導體材料的層220)與後側(其中位於與絕緣體210處)。在本實施例中，基板110的後側貼附到基板200的後側，舉例來說，藉由接合機制(如直接接合或混合接合(hybrid bond))、使用黏合劑(adhesive)、或使用其他貼附機制。
半導體裝置100包含嵌入式導體230，其中之一如第2圖所示。在這個實施例中，嵌入式導體230從基板110的後側開始，完全穿過基板200，並在基板200的前側上方延伸。在另一實施例中，嵌入式導體230穿過基板200，但不在基板200上方出現(arise)(即，其頂表面與基板200的前側在相同的水平處)。在 又另一實施例中，嵌入式導體230不穿過基板200，即，其頂表面在基板200的頂表面下方。這個實施例的更進一步來說，局部內連線340延伸進入基板200中以接觸嵌入式導體230。用於嵌入式導體230的導電材料可以取決於形成嵌入式導體230與任何高溫製造階段之間的製造順序而變化。舉例來說，如井(well)的形成與源極/汲極形成之製造階段可以涉及幾百。C或超過1000℃的高溫退火。在執行這樣的高溫製程之前形成嵌入式導體230的一些實施例中，選擇用於嵌入式導體230的材料以承受這樣的高溫。因此，具有高熔點與低電阻的材料適合用於嵌入式導體230。這些適合的材料可包含鎢、釕、銠、銥、鉬、鉻或其組合。在執行這樣的高溫製程之後形成嵌入式導體230，或在製造製程根本不涉及高溫的一些實施例中，除了上面列出的材料之外，也可以使用其他導電材料。舉例來說，在這些實施例中，可以使用銅、金、銀、鈀、鋨、鉑、鎢、釕、銠、銥、鉬、鉻、其他材料或其組合來作為用於嵌入式導體230的材料。嵌入式導體230可包含其他適合的導電材料。
在本實施例中，半導體裝置100包含介於嵌入式導體230與基板110及200之間的襯層232。在一些實施例中，襯層232也可以插入(interpose)於嵌入式導體230與在基板200的前側上方的介電材料320之間。在一些實施例中，襯層232為可選的。襯層232與其材料的內含物(inclusion)取決於嵌入式導體230的材料。舉例來說，當嵌入式導體230的材料為相對活性(active)(例如銅)時，則具有氧化物或氮化物的襯層232被包含作為阻障層以防止在嵌入式導體230的金屬材料擴散進入周圍的矽或介電材料中。另一方面，當嵌入式導體230的材料為相對非活性(inactive)時，可以省略襯層。當襯層232插入於嵌入式導體230與導體124(如在這個實施例所示)之間，襯層232使用導電材料，例如導電氮化鈦。在其 他情況下，襯層232可以為導電的或不導電的。
每個半導體層116與220可以包含矽或其他適合的半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、矽鍺、砷磷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦或磷砷化鎵銦。半導體層116與220可以包含相同或不同的材料。
雖然未繪示，但半導體層116可包含主動裝置，例如電晶體，其包含金屬氧化物矽場效電晶體(metal-oxide-silicon field effect transistors，MOSFET)、FinFET、全繞式閘極(gate-all-around，GAA)裝置、奈米線裝置、奈米片裝置、高頻電晶體、高壓電晶體、高功率電晶體、低功率電晶體、或其他種類的主動裝置。半導體層116也可以包含被動裝置，例如電感、電容、與電阻，並且也可以包含隔離結構、金屬線、及其他結構。
重分布層120包含嵌入於(embedded)一或多個介電層122的導體124中。再次，用於導體124的材料可以取決於形成導體124與任何高溫製造階段之間的製造順序而變化，其與於上面關於嵌入式導體230所述的類似。在執行這樣的高溫製程之前形成導體124的一些實施例中，選擇用於導體124的材料以承受這樣的高溫，例如鎢、釕、銠、銥、鉬、鉻或其組合。在執行這樣的高溫製程之後形成導體124，或在製造製程根本不涉及高溫的一些實施例中，除了上面列出的材料之外，也可以使用其他導電材料。舉例來說，在這些實施例中，可以使用銅、金、銀、鋁、鈀、鋨、鉑、鎢、釕、銠、銥、鉬、鉻、其他材料或其組合來作為用於導體124的材料。介電材料122可包含氧化物材料，例如二氧化矽。嵌入式導體230直接或間接藉由襯層232電性接觸一些導體124。在一實施例中，重分布層120提供對封裝墊(package pad)的電性連接(例如將於第5圖顯 示)，其中一些是裝置100的電壓源或接地。更進一步來說，這個實施例的一些嵌入式導體230為裝置100的電力軌或接地面，並連接到電源或接地封裝墊。由於嵌入式導體230與導體124的大尺寸，裝置100具有在其電力軌與接地面上的低壓降之優點。在各種實施例中，除了電力軌或接地面之外，或者取代電力軌或接地面，嵌入式導體230可以用於佈線其他信號。
在重分布層120上方為絕緣體130。絕緣體130可包含如二氧化矽的氧化物，或如氮化矽(Si3N4)的氮化物。在基板200的後側處，絕緣體210可包含如二氧化矽的氧化物。
在基板200的前側上方有裝置層300，其包含建構於半導體主動區中或上的半導體主動區域(如半導體鰭片)與各種主動裝置(如電晶體)。裝置層300也可以包含被動裝置，如電容、電阻與電感。裝置層300更包含局部內連線、隔離結構、與其他結構。在第2圖所示的實施例中，裝置層300包含從基板200向上延伸的半導體鰭片310、在半導體鰭片310上方的磊晶部件312、以及介於包含半導體鰭片310的半導體主動區之間的隔離部件320。磊晶部件312可以為電晶體的源極或汲極電極。半導體鰭片310可包含矽或其他適合的半導體材料，例如矽鍺。半導體鰭片310的頂表面在嵌入式導體230的頂表面上方。裝置層300也包含局部內連線330與340，其提供對電晶體的源極及/或汲極電極以及閘極電極的連接，雖在這個圖中並沒有繪示出閘極電極(但可參照第1圖的閘極電極316)。特別地，一些局部內連線330與340連接一些源極、汲極、或閘極電極到嵌入式導體230。局部內連線340在方向Z上延伸，方向Z通常垂直於基板200的上表面，而局部內連線330在通常平行基板200的上表面的方向上延伸。裝置層300更包含插塞350，其連接電晶體的源極、汲極與閘極電極到多層內連線400。插塞350可包含 銅、鎢、釕或其他適合的材料。
多層內連線400在裝置層300上方，且多層內連線400包含導體410(例如導線與導孔)嵌入於一或多個介電材料420中。導體410提供裝置層300中電晶體的源極、汲極與閘極電極的連接。導體410也可提供用於裝置100的電力軌與接地面。但是，通常導體410的尺寸比嵌入式導體230小很多。導體410可包含銅、鋁、或其他適合的材料，且可以使用單鑲嵌製程、雙鑲嵌製程、或其他適合的製程來形成。介電材料420可包含氮化矽、氮氧化矽、具有氧(O)或碳(C)元素的氮化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(Borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(Fluorosilicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)、及/或其他適合的介電材料。
第3圖係根據一實施例，顯示半導體裝置100的一部分的剖面圖。半導體裝置100包含基板110與200、裝置層300、多層內連線400。這些結構已於第2圖中描述過，因此為簡潔起見，在此省略其細節。半導體裝置100更包含在多層內連線400上方的金屬化層(metallization layer)(或封裝層(package layer))500。在一實施例中，金屬化層500包含用於連接半導體裝置100的輸入、輸出、功率、接地、及其他介面訊號到封裝引腳(pin)。這些襯墊(pad)的其中一些藉由多層內連線400、插塞350、及/或其他連接器電性連接到裝置層300中的電晶體。這些襯墊的其中一些藉由多層內連線400、插塞350、局部內連線330與340及/或其他連接器電性連接到嵌入式導體230。金屬化層500也可包含電力軌、接地面、鈍化、與其他適合的部件。
第4圖係根據另一實施例，顯示半導體裝置100的一部分的剖面圖。半導體裝置100包含基板110與200、裝置層300、多層內連線400。這些結構已於第2圖中描述過，因此為簡潔起見，在此省略其細節。半導體裝置100更包含在基板110的前側上方的重分布層112。在本實施例中，重分布層112包含用於連接到裝置100的封裝引腳的襯墊113、一或多個介電層114、與嵌入於介電層114中的導體115(繪示出一個)。在此實施例中，基板110更包含穿矽通孔(through-silicon vias，TSV)118，其穿過半導體層116並電性連接重分布層120中的一些導體124到重分布層112中的導體115。導體124與115各具有比穿矽通孔(TSV)118大的覆蓋面(footprint)。重分布層112、穿矽通孔(TSV)118與重分布層120提供從封裝引腳到嵌入式導體230的電性連接，進而提供裝置層300中的電晶體的電性連接。
第5圖係根據又另一實施例，顯示半導體裝置100的一部分的剖面圖。半導體裝置100包含基板110與200、裝置層300、多層內連線400。這些結構已於第2圖中描述過，因此為簡潔起見，在此省略其細節。在此實施例中的基板200為在第2圖所示的實施例中的基板的變形例。特別地，在此實施例中的基板200包含從基板200的前側延伸到基板200的後側的絕緣體210，而不包含半導體層220。絕緣體210可包含一或多層的絕緣材料，例如二氧化矽。半導體鰭片310直接建構於絕緣體210的上表面上。有效地，用來形成半導體鰭片310的半導體層與絕緣體210可以共同地(collectively)為絕緣體上覆矽(silicon-on-insulator，SOI)基板的一部分。相反地，在第2圖中，用來形成半導體鰭片310的半導體層與半導體層220可以共同地為塊狀(bulk)矽基板的一部分。值得注意的是，第2圖中基板200的厚度大於第5圖中基板200的厚度。在這個實施例與第2圖中所示的 實施例之另一差異為嵌入式導體230的深寬比，其定義為嵌入式導體230的高度對寬度之比例。在第2圖實施例中的嵌入式導體230的深寬比大於在第5圖實施例中的嵌入式導體230的深寬比。
第6、7與8圖繪示出半導體裝置100的各種實施例。請參照第6圖，半導體裝置100包含基板110與200、以及裝置層300。半導體裝置100可包含其他組件或層，例如多層內連線400、金屬化層500、或重分布層112。嵌入式導體230穿過基板200並連接基板110中的導電部件(未繪示)到裝置層300中的導電部件(未繪示)。基板200可以採用第2圖中的形式(即，具有在絕緣體210上方的半導體層220)或是第5圖中的形式(即，具有絕緣體210而沒有半導體層220)。嵌入式導體230可以上升到基板200的頂表面上方。在另一實施例中，嵌入式導體230的頂表面可以與基板200的頂表面齊平(even with)。在又另一實施例中，嵌入式導體230的頂表面可以低於基板200的頂表面。基板110可包含於其後側處的重分布層120，如第2-5圖所示。特別地，基板110包含用於裝置100的輸入/輸出(Input/Output，I/O)裝置，而裝置層300包含用於裝置100的核心裝置(包含邏輯裝置與記憶裝置)。嵌入式導體230提供介於I/O裝置與核心裝置之間的連接。基板200提供介於I/O裝置與核心裝置之間合理的隔離(舉例來說，用於遮蔽雜訊)。在一些期望高驅動電流的應用中，嵌入式導體230可使用相對低電壓降(IR drop)與功率消耗以實現這樣的高驅動電流。在第6圖中的實施例提供用於整合多個裝置的彈性設計。特別地，裝置層300可以提供具有高密度的電晶體，而基板110可以在用於I/O功能的大尺寸中提供電晶體。裝置層300中的電晶體與基板110中的電晶體可以具有不同部件尺寸或可以藉由不同製程來生產。這使設計人員自由地(latitude to)分別最佳化每個類型的裝置(I/O裝置或核心裝置)。
參照第7圖，半導體裝置100包含基板110與200、裝置層300、與嵌入式導體230。半導體裝置100可包含其他組件或層，例如多層內連線400、金屬化層500、或重分布層112。在這個圖式中的裝置100的實施例大致上與第6圖的裝置100的實施例相同。因此，為了簡潔起見，省略這個實施例的許多細節。繼續參照第7圖，基板110包含摻雜第一型摻質的半導體材料，裝置層300包含摻雜第二型摻質的半導體材料，其中第一與第二型的摻質具有相反的導電性(例如其中一個是N型而另一個是P型)。參照第2圖，基板110的摻雜的半導體材料可包含半導體層116，而裝置層300的摻雜的半導體材料可包含半導體鰭片310。在一實施例中，基板110包含N型摻雜的半導體材料(即，以N型摻質摻雜，例如磷或砷)；而裝置層300包含P型摻雜的半導體材料(即，以P型摻質摻雜，例如硼或銦)。在另一實施例中，基板110包含P型摻雜的半導體材料(即，以P型摻質摻雜，例如硼或銦)；而裝置層300包含N型摻雜的半導體材料(即，以N型摻質摻雜，例如磷或砷)。在一實施例中，除了在其中的摻質差異之外，基板110中的半導體材料與裝置層300中的半導體材料相同(舉例來說，兩者皆為矽)。在另一實施例中，基板110中的半導體材料與裝置層300中的半導體材料不同，舉例來說，其中一個主要是矽，另一個主要是矽鍺。第7圖中的實施例提供用於整合多個裝置的彈性設計。特別地，由於基板110中(或裝置層300中)只有一種摻質類型，因此相較於在單一基板所需不同種類的摻質(例如在P型基板中製造N井)，簡化了用於基板110(或用於裝置層300)的製造製程。
參照第8圖，半導體裝置100包含基板110與200、裝置層300、與嵌入式導體230。半導體裝置100可包含其他組件或層，例如多層內連線400、金屬化層500、或重分布層112。在這個圖式中的裝置100的實施例大致上與第6圖 的裝置100的實施例相同。因此，為了簡潔起見，省略這個實施例的許多細節。繼續參照第8圖，基板110包含記憶裝置以及裝置層300包含邏輯裝置。在另一實施例中，基板110包含邏輯裝置，且裝置層300包含記憶裝置。每個邏輯裝置與記憶裝置都包含FinFET或其他種類的電晶體。第8圖中的實施例提供用於整合多個裝置的彈性設計。特別地，邏輯裝置與記憶裝置可以具有不同最佳化目標。舉例來說，邏輯裝置可以針對速度最佳化，而記憶裝置通常針對電路密度及/或低功率最佳化。因此，邏輯裝置與記憶裝置可以具有不同部件尺寸。並且，放置(placing)兩種類型的裝置到一個基板上有時為次最佳化(suboptimal)。關於第8圖中所示的實施例，基板110與裝置層300可以各自獨立最佳化，且嵌入式導體230提供介於邏輯裝置與記憶裝置之間的連接。
第9、11、13、15與17圖繪示出在上面所討論的各種實施例中用於製作半導體裝置100的方法900、1100、1300、1500與1700之流程圖。方法900、1100、1300、1500與1700僅僅是範例，而非旨於限定超出請求項中明確記載的內容之本發明實施例。可以在方法900、1100、1300、1500與1700之前、期間及之後提供額外的操作，且對於方法的額外的實施例，可以取代、消除、或重新定位所描述的一些操作。方法900結合第10a、10b與10c圖描述於下。方法1100結合第12a、12b、12c、12d、12e與12f圖描述於下。方法1300結合第14a、14b、14c與14d圖描述於下。方法1500結合第16a、16b、16c、16d、16e、16f與16g圖描述於下。方法1700結合第18a、18b、18c、18d、18e、18f與18g圖描述於下。第10a-10c、12a-f、14a-d、16a-g與18a-g圖係根據方法繪示出在製造步驟期間半導體裝置100的各種剖面圖。
參照第9圖，在操作902處，方法900準備將要被包含於半導體裝 置100中的基板A。舉例來說，基板A可以為基板110的一個實施例，如第2-8圖所示。下方描述的基板A也可作為基板110。參照第10a圖，基板110具有前側(由符號102所標記)與後側(由符號104所標記)。半導體層116位於基板110的前側處。重分布層120與絕緣體130位於基板110的後側處。在一個實施例中，半導體層116可以為矽晶圓。重分布層120可以藉由下述方法來形成：在半導體層116的表面上方沉積一或多個介電層122；蝕刻介電層122以形成溝槽；以及在溝槽中形成導體124。可以使用任何適合的方法，例如化學氣相沉積(chemical vapor deposition，CVD)，在重分布層120上沉積絕緣體130(例如氧化物或氮化物)。絕緣體130也可以稱為鈍化層130。
在操作904處，方法900準備將要被包含於半導體裝置100中的基板B。舉例來說，基板B可以為基板200的一個實施例，如第2-8圖所示。下方描述的基板B也可作為基板200。參照第10a圖，基板200具有前側(由符號202所標記)與後側(由符號204所標記)。半導體層220位於基板200的前側處。在一個實施例中，半導體層220可以為矽晶圓。絕緣體210(例如氧化物)位於基板200的後側處。絕緣體210可以藉由使用熱氧化或其他類型的氧化來氧化半導體層220的表面而形成。在本實施例中，基板200更包含富氫(hydrogen-rich)層(或區域)212，其可藉由佈植氫進入半導體層220來形成。
在操作906處，方法900(第9圖)將基板A與基板B貼附在一起。參照第10b圖，在本實施例中，方法900將基板B倒置(filp upside down)並將基板B的後側接合到基板A的後側。操作906可以使用任何適合的接合製程，例如直接接合或混合接合。操作906可以包含清洗(rinsing)、對準、及/或其他製程。
在操作908處，方法900(第9圖)移除一部分的基板B。參照第10c 圖，在本實施例中，方法900執行退火製程，其使富氫區域212製造空隙(void)，藉以斷開(break off)一部分的半導體層220。在裝置100中介於富氫區域212與絕緣體210之間的一部分的半導體層保持在裝置100中，且成為基板200的前側。在替代實施例中，一部分的基板B可以藉由研磨或其他方法來移除。
參照第11圖，在操作1102處，方法1100藉由在基板B的前表面上方磊晶生長半導體材料來繼續製造製程。第12a圖係根據一個實施例，顯示在執行操作1102之後裝置100的結構。參照第12a圖，使用作為種子層的層220的半導體材料磊晶生長半導體層222於半導體層220上。半導體層220與222可包含相同材料或不同材料。在一個實施例中，半導體層220與222兩者都包含矽晶體，例如單晶矽(single crystalline silicon)。在另一實施例中，半導體層220包含矽晶體，而半導體層222包含矽鍺合金(SixGe1-x)。在本實施例中，半導體層222為裝置層300的一部分。
參照第11圖，在操作1104處，方法1100蝕刻一或多個溝槽224以在基板110的後側處暴露出導體124。第12b圖係根據一個實施例，顯示在執行操作1104之後裝置100的結構。參照第12b圖，溝槽224穿過半導體層222、基板200、與絕緣體130，並暴露出在基板110中的導體124。操作1104可包含若干步驟。舉例來說，其可在半導體上方形成硬罩幕層；在硬罩幕層上方形成光阻層；以及使用任何包含雙重圖案化製程的光微影製程來圖案化光阻層。圖案化光阻層以提供對應於溝槽224的開口。接著，蝕刻硬罩幕層與各種層222、220、210與130穿過開口以形成溝槽224。之後，移除光阻層與硬罩幕層。在替代實施例中，光阻層可以直接形成於半導體層222上，而不使用硬罩幕層。執行操作1104的各種其他方法是可能的且為被考慮的(contemplate)。
參照第11圖，在操作1106處，方法1100形成襯層(或阻障層)232於溝槽的表面上，並在襯層232上方形成嵌入式導體230。襯層232為可選的，且在替代實施例中，方法1100直接形成嵌入式導體230於溝槽的表面上。第12c圖係根據一個實施例顯示出在執行操作1106之後裝置100的結構。參照第12c圖，在暴露於溝槽224(參見第12b圖)中的各種層222、220、210與130的表面上形成襯層232。在襯層232上方形成嵌入式導體230並填充溝槽224剩餘的空間。在這個實施例中，從導體124的表面移除襯層232，且嵌入式導體230直接接觸導體124。在替代實施例中(例如第2圖所示)，襯層232保持在導體124的表面上，且插入於嵌入式導體230與導體124之間。可以使用任何適合用於沉積其介電材料的製程來形成襯層232，例如原子層沉積(atomic layer deposition，ALD)與化學氣相沉積(chemical vapor deposition，CVD)。可以使用任何適合用於沉積其金屬材料的製程來形成嵌入式導體230，例如化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)與電鍍(plating)。
參照第11圖，在操作1108處，方法1100部分地回蝕刻嵌入式導體230與襯層232以形成凹陷226，如第12d圖所示。從上視圖來看，凹陷226的尺寸可以與溝槽224相同或略大於溝槽224。操作1108可以使用蝕刻製程，其可選擇性調整(tune to)蝕刻嵌入式導體230與襯層232而不蝕刻半導體材料222。在操作1110處，方法1100(第11圖)在凹陷226中沉積介電材料234，如第12e所示。介電材料234可包含二氧化矽或其他適合的介電材料，並作為覆蓋層以保護嵌入式導體230免於受到後續製程影響。
在操作1112處，方法1100(第11圖)形成主動區如在半導體層222中的半導體鰭片310，如第12f所示。也如第12f圖所示，方法1100在鰭片310上方形 成圖案化硬罩幕層314，在鰭片310的側壁上與半導體層220的上表面上形成襯層318。使用一或多個包含雙重圖案化或多重圖案化製程的光微影製程來形成圖案化遮罩314。通常，雙重圖案化或多重圖案化製程結合光微影與自對準製程，得以創造具有比，例如使用單一且直接光微影製程可獲得的節距，更小節距的圖案。舉例來說，在一實施例中，在半導體層222上方形成犧牲層，且使用光微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊(alongside)形成間隔物。接著移除犧牲層、剩餘的間隔物、或心軸，而成為圖案化的遮罩314。在各種實施例中，圖案化遮罩314可包含氧化矽、氮化矽、光阻、或其他適合的材料。操作1112包含使用圖案化遮罩作為蝕刻遮罩來蝕刻半導體層222，藉以形成鰭片310並接續地形成襯層318。襯層318可包含氮化矽(例如Si3N4)，且可使用化學氣相沉積(CVD)，例如低壓化學氣相沉積(low-pressure CVD，LDCVD)或電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、原子層沉積(ALD)、或其他適合的方法。
在操作1114處，方法1100(第11圖)執行進一步製程以形成裝置100。舉例來說，方法1100可以在鰭片之間沉積隔離材料320，在半導體鰭片310之上或之中形成電晶體，形成接觸件、局部內連線、與上內連線層。特別地，方法1100形成局部內連線330與340(如第2圖所示)，其可連接嵌入式導體230到電晶體的一些源極、汲極或閘極電極。方法1100證明可以在同一裝置中形成半導體鰭片(或其他種類的主動區)之前，形成嵌入式導體230。
第13圖顯示出方法1300的流程圖，方法1300為方法1100的變化例。參照第13圖，方法1300包含操作1302、1304、1306、1309、1312、與1314，其分別類似於第11圖所述的操作1102、1104、1106、1108、1112、與1114。其 中一個差異在於方法1300在操作1304(蝕刻用於嵌入式導體的溝槽)之前執行操作1312(形成鰭片)。方法1300簡單討論於下。
在操作1302處，方法1300在基板B的前側表面上方磊晶生長半導體材料。這個操作與操作1102類似或相同，而所得的裝置100的結構示於第12a圖。
在操作1312處，方法1300形成鰭片310、圖案化硬罩幕層314、與襯層318，如第14a圖所示。這個操作與操作1112類似或相同。
在操作1304處，方法1300形成溝槽224以在基板110的後側處暴露出導體124。這個操作與操作1104類似，其差異在於鰭片310存在於操作1304之前。特別地，溝槽224形成於鰭片310之間。操作1304包含光微影製程與蝕刻製程，如所討論的操作1104。在本實施例中，溝槽224鄰近於鰭片310，如第14b圖所示。或者，溝槽224可以與鰭片310隔開(space apart from)，如第1圖所示，其中嵌入式導體230所佔據的空間對應到溝槽224。
在操作1306，方法1300在溝槽224的表面上形成可選的襯層(或阻障層)232(如第14c圖所示)，並在襯層232上方形成嵌入式導體230(如第14d圖所示)。這個操作與操作1106類似或相同。在操作1308處，方法1300部分地回蝕刻嵌入式導體230與襯層232。操作1308可以使用蝕刻製程，其選擇性地調整蝕刻嵌入式導體230與襯層232而不蝕刻襯層318。
在操作1314處，方法1300(第13圖)執行進一步製程以形成裝置100。舉例來說，方法1300可在鰭片310之間沉積隔離材料320，在半導體鰭片310之上或之間形成電晶體，形成接觸件、局部內連線、與上內連線層。特別地，方法1300形成局部內連線330與340(如第2圖所示)，其可連接嵌入式導體230到電 晶體的一些源極、汲極或閘極電極。
第15圖顯示方法1500的流程圖。參照第15圖，方法1500包含操作1502、1504、1506、1508、1510、1512、1514、與1516。方法1500簡單討論於下。
參照第15圖，在操作1502處，方法1500準備將要包含於半導體裝置100的基板A。這個與上面討論的操作902類似。舉例來說，基板A可以為如第2-8圖所示的基板110的一個實施例。下方描述的基板A也可作為基板110。參照第16a圖，基板110具有前側(由符號102所標記)與後側(由符號104所標記)。基板110包含半導體層116、重分布層120與絕緣體130。重分布層120包含一個或多個半導體層122與導體124。導體124的部分103用於與稍後描述的嵌入式導體230(參見第16f與16g圖)連接。
在操作1504處，方法1500(第15圖)準備將要被包含於半導體裝置100中的基板B。舉例來說，基板B可以為基板200的一個實施例，如第2-8圖所示。下方描述的基板B也可作為基板200。如第16b圖所示，基板200具有前側(由符號202所標記)與後側(由符號204所標記)。基板200包含半導體層220與絕緣體210(例如氧化物)。
在操作1506處，方法1500(第15圖)在基板200的前側上方生長半導體材料，其類似於上述的操作1102。參照第16c圖，使用層220的半導體材料作為種子在半導體層220上壘菁生長半導體層222。半導體層220與222可包含相同或不同的材料，如上面第12a圖所討論。
在操作1508處，方法1500(第15圖)在基板200的前側上方形成半導體裝置或部分的半導體裝置。參照第16d圖，在這個實施例中，操作1508形成鰭 片310、可以為電晶體的源極或汲極電極的磊晶部件312、與隔離材料320。操作1508也可以形成閘極電極(例如高介電常數金屬閘極)。取代鰭片310或除了鰭片310之外，操作1508也可以形成奈米線及/或奈米片結構。在一實施例中，操作1508完成任何與所有高溫製程，其可能對後續將形成的嵌入式導體230(第16f與16g圖)產生不利的影響(adversely affect)。
在操作1510處，方法1500(第15圖)從基板200的後側蝕刻一或多個溝槽。參照第16e圖，溝槽224被蝕刻穿過絕緣體210、半導體層220，並進入裝置層300。除了操作1510從基板的後側蝕刻溝槽之外，這個類似於操作1104。在導體(例如第2圖中的局部內連線330與340，雖然未繪示於第16e圖中)已經形成於裝置層300中的一實施例中，溝槽224可暴露導體，得以形成嵌入式導體230(第16f圖)以電性接觸這樣的導體。
在操作1512處，方法1500(第15圖)形成可選的襯層(或阻障層)232於溝槽224的表面上，並在襯層232上方形成嵌入式導體230。這個類似於操作1106。第16f圖係根據一實施例，顯示在執行操作1512之後的裝置100的結構。
在操作1514處，方法1500(第15圖)將基板A與基板B貼附在一起。參照第16g圖，在本實施例中，方法1500將基板B的後側貼附到基板A的後側。特別地，接合嵌入式導體230以電性接觸導體124。操作1514可以使用任何適合的接合製程，例如直接接合或混合接合。
在操作1516處，方法1500(第15圖)執行進一步製程以形成裝置100。舉例來說，方法1500可形成接觸件、局部內連線、與上內連線層。
第17圖顯示方法1700的流程圖。參照第17圖，方法1700包含操作1702、1704、1706、1708、1710、1712、1714、與1716。操作1702、1704、1706、 與1708分別類似於操作1502、1504、1506、與1508。由操作1702、1704、1706、與1708所得的結構分別顯示於第18a、18b、18c與18d圖，其分別類似於第16a、16b、16c與16d圖。為簡潔起見，省略其描述。
在操作1710處，方法1700(第17圖)將基板A與基板B貼附在一起。參照第18e圖，在本實施例中，方法1700將基板B的後側貼附到基板A的後側。操作1710可以使用任何適合的接合製程，例如直接接合或混合接合。
在操作1712處，方法1700(第17圖)從基板200的前側蝕刻一個或多個溝槽224。參照第18f圖，溝槽224被蝕刻穿過裝置層300、半導體層220、絕緣體210並暴露出導體124。這個類似於操作1104。
在操作1714處，方法1700(第17圖)形成可選的襯層(或阻障層)232於溝槽224的表面上，並在襯層232上方形成嵌入式導體230。這個類似於操作1106。第16f圖係根據一實施例，顯示在執行操作1714之後的裝置100的結構。嵌入式導體230電性接觸導體124。
在操作1716處，方法1700(第17圖)執行進一步製程以形成裝置100。舉例來說，方法1700可以形成接觸件、局部內連線、與上內連線層。特別地，方法1700形成到嵌入式導體230的連接。
雖然並不旨於限定，本發明實施例的一個或多個實施例提供對半導體裝置及其形成的許多益處。舉例來說，本發明實施例提供具有穿過基板之嵌入式導體的裝置，其中基板可以為塊狀基板或SOI基板。特別地，嵌入式導體位於裝置的電晶體下方或與裝置的電晶體位於同一水平。嵌入式導體對裝置提供額外的佈線資源，減少電力軌上的電壓降，減少功率消耗，與使裝置進一步微縮化與整合。在一些實施例中，嵌入式導體最小化溫度及/與機械應力，並增 加產率(production yield)。
本發明實施例提供了一種半導體結構，包含：具有前側與後側的第一基板；具有前側與後側的第二基板；於第二基板的前側上的裝置層；穿過於第二基板中的半導體層的第一導體；以及連接第一導體到裝置層中的導電部件的導電連接。第二基板的後側貼附到第一基板的後側。
在一實施例中，第一基板包括在第一基板的後側的重分布層，且重分布層包括嵌入於一介電層中的一第二導體，其中第一導體接觸第二導體。
在一實施例中，第一導體連接到半導體結構的電力軌或接地面。
在一實施例中，第一導體延伸到第二基板的前側上。
在一實施例中，更包括半導體鰭片延伸到第二基板的前側上，其中第一導體的頂表面低於半導體鰭片的頂表面。
在一實施例中，第一導體包括鎢、釕、銠、銥、鉬、鉻或其組合。
在一實施例中，第一導體包括銅、金、銀、鈀、鋨、鉑或其組合。
在一實施例中，更包括襯層於第一導體與第二基板之間。
在一實施例中，更包括內連線層於第二基板的前側上且於裝置層上。
在一實施例中，更包括重分布層於第一基板的前側上，其中第一導體電性連接至重分布層。
本發明實施例提供了一種半導體結構，包含：具有前側與後側的第一基板；具有前側與後側的第二基板；從第一基板的後側延伸到第二基板的前側的金屬部件；於第二基板的前側上且於金屬部件上的裝置層；以及於裝置層上的多層內連線。第二基板的後側接合到(bonded to)第一基板的後側。
在一實施例中，第一基板包括在第一基板的後側的重分布層，且金屬部件電性連接到重分布層。
在一實施例中，更包括連接器(connector)電性連接金屬部件到裝置層中的源極、汲極、或閘極。
在一實施例中，第二基板包括在第二基板的前側的一層半導體材料，且金屬部件延伸穿過該層半導體材料。
在一實施例中，第二基板包括或多層絕緣體從第二基板的前側延伸到第二基板的後側。
本發明實施例提供了一種半導體結構的形成方法，包含：接收第一基板，第一基板具有前側與後側，第一基板的該前側具有半導體材料，第一基板的後側具有鈍化層(passivation layer)；接收第二基板，第二基板具有前側與後側，第二基板的該後側具有絕緣體；貼附第一基板的後側到第二基板的後側；蝕刻溝槽穿過第二基板並穿過鈍化層；以及形成導體於溝槽中。
在一實施例中，更包括在貼附的步驟之後與在蝕刻溝槽的步驟之前，移除第二基板的一部分。
在一實施例中，更包括在貼附的步驟之後，形成多個半導體鰭片於第二基板的該前側上。
在一實施例中，其中在形成導體的步驟之後，執行形成半導體鰭片的步驟。
在一實施例中，在蝕刻溝槽的步驟之前，執行形成半導體鰭片的步驟。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有 通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:(半導體)裝置
110:(第一)基板
116:(半導體)層
120:重分布層
122:介電層
124:導體
130:絕緣體/鈍化層
200:(第二)基板
210:絕緣體
220:(半導體)層
230:嵌入式導體
232:襯層
300:裝置層
310:主動區/半導體鰭片/鰭片
312:磊晶部件
320:介電材料/隔離部件/隔離材料
330:局部內連線
340:局部內連線
350:插塞
400:多層內連線
410:導體
420:介電材料
Y:方向
Z:方向

Claims (13)

  1. 一種半導體結構，包括：一第一基板，其具有一前側與一後側；一第二基板，其具有一前側與一後側，其中該第二基板的該後側貼附(attach)到該第一基板的該後側；一裝置層，於該第二基板的該前側上；一第一導體，穿過於該第二基板中的一半導體層；以及一導電連接(conductive connection)，其連接該第一導體到該裝置層中的一導電部件；以及一半導體鰭片，延伸到該第二基板的該前側上，其中該第一導體的一頂表面低於該半導體鰭片的一頂表面。
  2. 如請求項1之半導體結構，其中該第一基板包括在該第一基板的該後側的一重分布層(redistribution layer)，且該重分布層包括嵌入於(embedded)一介電層中的一第二導體，其中該第一導體接觸該第二導體。
  3. 如請求項1之半導體結構，其中該第一導體連接到該半導體結構的一電力軌(power rail)或一接地面(ground plane)。
  4. 如請求項1之半導體結構，其中該第一導體延伸到該第二基板的該前側上。
  5. 如請求項1之半導體結構，更包括一襯層於該第一導體與該第二基板之間。
  6. 如請求項1之半導體結構，更包括一內連線層於該第二基板的該前側上且於該裝置層上。
  7. 如請求項1至6中任一項之半導體結構，更包括一重分布層於該第一基板的該前側上，其中該第一導體電性連接至該重分布層。
  8. 一種半導體結構，包括：一第一基板，其具有一前側與一後側；一第二基板，其具有一前側與一後側，其中該第二基板的該後側接合到(bonded to)該第一基板的該後側，其中該第二基板包括在該第二基板的該前側處的一層半導體材料；一金屬部件，從該第一基板的該後側延伸到該第二基板的該前側；一襯層，包圍該金屬部件，其中該層半導體材料直接接觸該襯層的左側與右側；一裝置層，於該第二基板的該前側上且於該金屬部件上；以及一多層內連線，於該裝置層上。
  9. 如請求項8之半導體結構，更包括一連接器(connector)電性連接該金屬部件到該裝置層中的一源極、一汲極、或一閘極電極。
  10. 如請求項8之半導體結構，其中該金屬部件延伸穿過該層半導體材料。
  11. 如請求項8至10中任一項之半導體結構，其中該第二基板包括一或多層絕緣體從該第二基板的該前側延伸到該第二基板的該後側。
  12. 一種半導體結構的形成方法，包括：接收一第一基板，該第一基板具有一前側與一後側，該第一基板的該前側具有一半導體材料，該第一基板的該後側具有一鈍化層(passivation layer)；接收一第二基板，該第二基板具有一前側與一後側，該第二基板的該後側具 有一絕緣體；貼附該第一基板的該後側到該第二基板的該後側；在貼附的步驟之後，形成多個半導體鰭片於該第二基板的該前側上；蝕刻一溝槽穿過該第二基板並穿過該鈍化層；以及形成一導體於該溝槽中。
  13. 如請求項12之半導體結構的形成方法，更包括在貼附的步驟之後與在蝕刻該溝槽的步驟之前，移除該第二基板的一部分。
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