TW202303846A - 著陸墊下方具有氣隙的半導體元件及其製備方法 - Google Patents

Abstract

本揭露之一實施例提供一種半導體元件及其製備方法。該半導體元件包括一第一下栓塞以及一第二下栓塞，設置在一半導體基底上。該半導體元件亦包括一第一著陸墊，設置在該第一下栓塞的一上表面與各上側壁上；以及一第一上栓塞，設置在該第一著陸墊上並電性連接到該第一下栓塞。該第一下栓塞的一寬度大於該第一上栓塞的一寬度。該半導體元件還包括一介電層，設置在該半導體基底上。該第一下栓塞、該第二下栓塞、該第一著陸墊以及該第一上栓塞設置在該介電層中，而該介電層包括一氣隙，設置在該第一下栓塞與該第二下栓塞之間。

Description

著陸墊下方具有氣隙的半導體元件及其製備方法

本揭露關於一種半導體元件及其製備方法。特別是有關於一種著陸墊下方具有氣隙的半導體元件及其製備方法。

對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。

然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷，例如由於多個上導電特徵與多個下導電特徵之間的未對準(misalignment)所導致的不良的電性互連(poor electrical interconnection)。據此，有持續改善該等半導體元件之製造流程的需要，以便對付該等缺陷並可加強其效能。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一下栓塞以及一第二下栓塞，設置在一半導體基底上。該半導體元件亦包括一第一著陸墊，設置在該第一下栓塞的一上表面與各上側壁上；以及一第一上栓塞，設置在該第一著陸墊上並電性連接到該第一下栓塞。該第一下栓塞的一寬度大於該第一上栓塞的一寬度。該半導體元件還包括一介電層，設置在該半導體基底上。該第一下栓塞、該第二下栓塞、該第一著陸墊以及該第一上栓塞設置在該介電層中，而該介電層包括一氣隙，設置在該第一下栓塞與該第二下栓塞之間。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一閘極堆疊與一第二閘極堆疊，設置在一半導體基底上。該第一閘極堆疊與該第二閘極堆疊的其中一個包括複數個閘極層，而該第一閘極堆疊與該第二閘極堆疊之間具有一氣隙。該半導體元件亦包括一第一閘極結構與一第二閘極結構，分別設置在該第一閘極堆疊與該第二閘極堆疊上；以及一第一介電層，圍繞該第一閘極結構的各下側壁以及該第二閘極結構的各下側壁。該半導體元件還包括一第一著陸墊，設置在該第一閘極結構的一上表面與各上側壁上；以及一第一栓塞，設置在該第一著陸墊上並電性連接到該第一閘極結構。該第一閘極結構的一寬度大於該第一栓塞的一寬度。此外，該半導體元件包括一第二介電層，設置在該第一介電層上。該第一著陸墊與該第一栓塞被該第二介電層所圍繞。

本揭露之再另一實施例提供一種半導體元件的製備方法。該半導體元件的製備方法包括形成一第一下栓塞以及一第二下栓塞在一半導體基底上；以及形成一第一介電層以圍繞該第一下栓塞與該第二下栓塞。該第一下栓塞的一上表面與各上側壁以及該第二下栓塞的一上表面與各上側壁從該第一介電層突伸。該製備方法亦包括執行一熱處理製程以形成一第一著陸墊在該第一下栓塞的該上表面與各該上側壁上，以及形成一第二著陸墊在該第二下栓塞的該上表面與各該上側壁上；以及在該熱處理製程之後，移除該第一介電層，以使一開孔形成在該第一下栓塞與該第二下栓塞之間。該製備方法還包括沉積一第二介電層在該開孔中以及在該第一著陸墊與該第二著陸墊上，以使一氣隙形成在該開孔中並被該第二介電層所包圍；以及形成一第一上栓塞在該第二介電層中以及在該第一著陸墊上。該第一下栓塞的一寬度大於該第一上栓塞的一寬度。

本揭露之一實施例提供一種半導體元件的製備方法。該半導體元件的製備方法包括形成一第一閘極堆疊以及一第二閘極堆疊在一半導體基底上。該第一閘極堆疊與該第二閘極堆疊其中一個包括複數個閘極層，且該第一閘極堆疊與該第二閘極堆疊之間具有一氣隙。該製備方法亦包括分別形成一第一閘極結構以及一第二閘極結構在該第一閘極堆疊以及該第二閘極堆疊上；以及形成一第一介電層以圍繞該第一閘極結構與該第二閘極結構。該第一閘極結構的一上表面與各上側壁以及該第二閘極結構的一上表面與各上側壁從該第一介電層突伸。該製備方法還包括執行一熱處理製程以形成一第一著陸墊在該第一閘極結構的該上表面與個該上側壁上，以及形成一第二著陸墊在該第二閘極結構的該上表面與各該上側壁上。此外，該製備方法包括形成一第二介電層以覆蓋該第一著陸墊與該第二著陸墊；以及形成一第一栓塞在該第二介電層中以及在該第一著陸墊上。該第一閘極結構的一寬度大於該第一栓塞的一寬度。

本揭露提供一半導體元件及其製備方法的一些實施例。在一些實施例中，該半導體元件具有複數個下栓塞，設置在一半導體基底上(或是該半導體元件為一環繞式閘極(GAA)電晶體時，複數個閘極結構設置在多個閘極堆疊上)；一著陸墊，設置在其中一個下栓塞的一上表面與個上側壁上；以及一上栓塞，設置在該著陸墊上。該著陸墊提供一增加的著陸面積給該上栓塞在其上著陸。因此，可避免或減少在該上栓塞與該下栓塞之間的多個未對準問題。在一些實施例中，一氣隙形成在該著陸墊下方以及在該等下栓塞之間(或是當該半導體元件為一GAA電晶體，形成在該等閘極堆疊之間)。因此，可降低該等下栓塞(或該等閘極堆疊)之間的寄生電容。因此，可提升該半導體元件的良率，並可改善整體元件效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是剖視示意圖，例示本揭露一些實施例的半導體元件100。在一些實施例中，半導體元件100包括一半導體基底101；複數個下栓塞133，設置在半導體基底101上；複數個著陸墊137，設置在該等下栓塞133上；以及複數個上栓塞153，設置在該等著陸墊137上。在一些實施例中，該等上栓塞153經由該等著陸墊137而電性連接到該等下栓塞133。此外，半導體元件100包括一介電層143(亦表示成層間金屬介電(IMD)層)，設置在半導體基底101上。

在一些實施例中，該等下栓塞133、該等著陸墊137與該等下栓塞153設置在介電層143中。換言之，該等下栓塞133、該等著陸墊137與該等上栓塞153被介電層143所圍繞。再者，介電層143包括一氣隙150，設置在相鄰下栓塞133之間。在一些實施例中，氣隙150被介電層143所包圍。此外，應當理解，在一些實施例中，該等著陸墊137設置在該等下栓塞133的各上表面與各上側壁上。在一些實施例中，該等下栓塞133的各上表面與各上側壁被該等著陸墊137所覆蓋，並直接接觸該著陸墊137。

圖2是剖視示意圖，例示本揭露一些實施例的半導體元件200。在一些實施例中，半導體元件200包括一半導體基底201，其已被圖案化以形成複數個閘極堆疊205a、205b。該等閘極堆疊205a、205b至少其中一個具有複數個交錯堆疊的半導體層(半導體基底201)以及閘極層203。

在一些實施例中，半導體元件200亦包括一內絕緣結構207，設置在該閘極堆疊205a、205b之間；以及複數個外絕緣結構211，設置在該等閘極堆疊205a、505b的各側邊上，其在內絕緣結構207之各側壁的相反處。在一些實施例中，半導體元件200還包括一半導體材料213，設置在內絕緣結構207與外絕緣結構211上，且半導體材料213在該等閘極堆疊205a、205b之間的該部分包括一氣隙220。在一些實施例中，氣隙220被半導體材料213所包圍。

在一些實施例中，半導體材料213的上表面大致齊平於半導體基底201的上表面(例如該等閘極堆疊205a、205b的上表面)。在本揭露的內容中，字詞「大致地(substantially)」意指較佳者為90%、更佳者為95%、再更佳者為98%，而最佳者為99%。再者，半導體元件200還包括複數個內間隙子209，堆疊在該等閘極堆疊205a、205b的該等半導體層(半導體基底201)之間，並鄰接該等閘極層203的各相反側處。

仍請參考圖2，依據一些實施例，半導體元件200包括複數個閘極結構233，設置在該等閘極堆疊205a、205b的至少其中一個上；以及一介電層235(亦表示成IMD層)，設置在該閘極堆疊205a、205b與半導體材料213上，並圍繞該等閘極結構233。應當理解，該等閘極結構233的各上部從介電層235突伸。在一些實施例中，該等閘極結構233的各上表面與各上側壁從介電層235突伸(或未被覆蓋)。

在一些實施例中，半導體元件200包括複數個著陸墊237，設置在該等閘極結構233上；以及複數個栓塞253(亦表示成多個上栓塞)，設置在該等著陸墊237上。在一些實施例中，該等栓塞253經由等著陸墊237而電性連接到該等閘極結構233。此外，半導體元件200包括一介電層243(亦表示成IMD層)，設置在介電層235上。在一些實施例中，該等閘極結構233、該等著陸墊237以及該等栓塞253設置在介電層243中。換言之，該等閘極結構233、該等著陸墊237以及該等栓塞253被介電層243所圍繞。

圖3是剖視示意圖，例示本揭露一些實施例的半導體元件300。在一些實施例中，半導體元件300包括一半導體基底301；複數個下栓塞333與複數個阻障層331，設置在半導體基底301上；複數個著陸墊337，設置在該等下栓塞333與該等阻障層331上；以及複數個上栓塞353，設置在該等著陸墊337上。在一些實施例中，該等上栓塞353經由該著陸墊337而電性連接到該等下栓塞333。此外，半導體元件300包括一介電層343(亦表示成IMD層)，設置在半導體基底301上。

在一些實施例中，該等下栓塞333設置在該等阻障層331上，且延伸該等阻障層331的至少其中一個以圍繞相對應的下栓塞333。換言之，該等阻障層331覆蓋該等下栓塞333的各下表面與各側壁。此外，該等著陸墊337的至少其中一個包括多個外部337b與一內部337a，內部337a設置在該等外部337b之間。應當理解，該等著陸墊337的各內部337a設置在該等下栓塞333上，且該等著陸墊337的各外部337b設置在該等阻障層331上。在一些實施例中，該等內部337a直接接觸該等栓塞333的各上表面，且該等外部337b直接接觸該等阻障層331的各上表面與各上側壁。

在一些實施例中，該等下栓塞333、該等著陸墊337與該等上栓塞353設置在介電層343中。換言之，該等下栓塞333、該等著陸墊337與該等上栓塞353被介電層343所圍繞。再者，介電層343包括一氣隙353，設置在相鄰下栓塞333之間(例如相鄰的阻障層331)。在一些實施例中，氣隙350被介電層343所包圍。在一些實施例中，該等上栓塞353藉由介電層343的一部分而與該等著陸墊337的該等外部337b而分隔開。然而，在一些實施例中，該等上栓塞353直接接觸該等著陸墊337的該等外部337b。

圖4是剖視示意圖，例示本揭露一些實施例的半導體元件400。類似於圖2的半導體元件200，半導體元件400包括一半導體基底401，其已被圖案化以形成複數個閘極堆疊405a、405b。該等閘極堆疊405a、405b的至少其中一個具有複數個交錯堆疊的半導體層(半導體基底401)以及閘極層403。

在一些實施例中，半導體元件400亦包括一內絕緣結構407，設置在該等閘極堆疊405a、405b之間；以及複數個外絕緣結構411，設置在該等閘極堆疊405a、405b的各側邊上，其在內絕緣結構407之各側邊的相反處。在一些實施例中，半導體元件400還包括一半導體材料413，設置在內絕緣結構407與該等外絕緣結構411上，且半導體材料413在該等閘極堆疊405a、405b之間的該部分包括一氣隙420。在一些實施例中，氣隙420被半導體材料413所包圍。

在一些實施例中，半導體材料413的上表面大致齊平於半導體基底401的上表面(例如該等閘極堆疊405a、405b的上表面)。再者，半導體元件400還包括複數個內間隙子409，堆疊在該等閘極堆疊405a、405b的該等半導體層(半導體基底401)之間，並鄰接該等閘極層403的相反側處。

仍請參考圖4，依據一些實施例，半導體元件400包括複數個閘極結構433與複數個阻障層431，設置在該等閘極堆疊405a、405b的至少其中一個上；以及一介電層435(亦表示成IMD層)，設置在該等閘極堆疊405a、405b與半導體材料413上並圍繞該等閘極結構433。在一些實施例中，該等閘極結構433設置在該等阻障層431上，並延伸該等阻障層431的至少其中一個以圍繞相對應的閘極結構433。換言之，該等阻障層431覆蓋該等閘極結構433的各下表面與各側壁。此外，應當理解，該等閘極結構433與阻障層431的各上部從介電層435突伸。在一些實施例中，該等閘極結構433的各上表面與各上側壁以及該等阻障層431的各上表面與各上側壁從介電層435突伸(或是未被覆蓋)。

在一些實施例中，半導體元件400包括複數個著陸墊437，設置在該等閘極結構433與複數個阻障層431上；以及複數個栓塞453(亦表示成多個上栓塞)，設置在該等著陸墊437上。在一些實施例中，該等栓塞453經由該等著陸墊437而電性連接到該等閘極結構433。在一些實施例中，該等著陸墊437的至少其中一個包括多個外部437b以及一內部437a，而內部437a設置在該等外部437b之間。應當理解，該等著陸墊437的各內部437a設置在該等閘極結構433，且該等著陸墊437的各外部437b設置在該等阻障層431上。在一些實施例中，該等內部437a直接接觸該等閘極結構433的上表面，且該等外部437b直接接觸該等阻障層431的各上表面與各上側壁。

此外，半導體元件400包括一介電層443(亦表示成IMD層)，設置在介電層435上。在一些實施例中，該等閘極結構433、該等著陸墊437以及該等栓塞453設置在介電層443中。換言之，該等閘極結構433、該等著陸墊437以及該等栓塞453被介電層443所圍繞。在一些實施例中，該等栓塞543藉由介電層443的一部分而與該等著陸墊437的該等外部437b分隔開。然而，在一些實施例中，該等栓塞453直接接觸該等著陸墊437的該等外部437b。

圖5是流程示意圖，例示本揭露一些實施例的半導體元件(例如圖1的半導體元件100)的製備方法10，且製備方法10包括步驟S11、S13、S15、S17、S19以及S21。圖5的步驟S11到S21結合下列的圖式進行詳細說明。

圖6到圖10是剖視圖，例示在半導體元件100形成期間的各中間製程。如圖6所示，半導體基底101可為一積體電路(IC)晶片的一部分，其包括各式不同被動及主動電子元件，例如電阻器、電容器、電感器、二極體、p型場項電晶體(pFETs)、n型場效電晶體(nFETs)、金屬氧化物辦挑場效電晶體(MOSFETs)、互補金屬氧化物半導體(CMOS)電晶體、雙極性接面型電晶體(BJTs)、側向擴散MOS(LSMOS)電晶體、高壓電晶體、高頻電晶體、鰭式場效電晶體(FinFETs)、其他適合的IC元件或其組合。

取決於IC製造階段，半導體基底101可包括各式不同材料層(例如介電層、半導體層及/或導電層)，經配置以形成IC特徵(例如摻雜區、絕緣特徵、閘極特徵、源極/汲極特徵、內連接特徵、其他特徵或其組合)。為了清楚起見，已經簡化半導體基底101。應當理解，額外的特徵可加入到半導體基底101中，且在其他實施例中，如下列所描述的一些特徵可被取代、改良或去除。

如圖6所示，依據一些實施例，該等下栓塞133形成在半導體基底101上。對應的步驟說明在如圖5所示之製備方法10中的步驟S11。在一些實施例中，該等下栓塞133包含一導電材料，例如銅。在一些實施例中，該等下栓塞133的至少其中一個具有一下寬度W1以及一上寬度W2，而下寬度W1大於上寬度W2。在一些實施例中，相鄰之下栓塞133的各上部之間具有一距離D1。在一些實施例中，該等下栓塞133具有錐形輪廓，其從半導體基底101逐漸變細。

接著，如圖7所示，依據一些實施例，形成一介電層135以圍繞該等下栓塞133的各下部並暴露該等下栓塞133的各上部。對應的步驟說明在如圖5所示之製備方法10中的步驟S13。在一些實施例中，介電層135包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮化矽、碳氮氧化矽(silicon oxycarbonitride)或類似物。介電層135的製作技術可包含藉由一沉積製程而沉積一介電材料(圖未示)在半導體基底101與該等下栓塞133上，該沉積製程例如一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程，或是一物理氣相沉積(PVD)製程；以及藉由一化學機械研磨(CMP)或一回蝕(etch-back)製程以移除介電層135的上部。

在介電層135的上部移除之後，該等下栓塞133的各上部從介電層135突伸。在一些實施例中，依據一些實施例，該等下栓塞133的各上表面133T與上側壁133US突伸且暴露，同時該等下栓塞133的各下側壁133LS被介電層135所覆蓋。

接下來，如圖8所示，依據一些實施例，執行一熱處理製程以形成多個著陸墊137在該等下栓塞133的各上表面133T與各上側壁133US上。對應的步驟說明在如圖5所示之製備方法10中的步驟S15。在一些實施例中，在熱處理製程期間，使用一含矽氣體以選擇地形成該等著陸墊137在該等下栓塞133的該等暴露的上表面133T與該等暴露的上側壁133US上。在一些實施例中，該等著陸墊137包含鍺化銅(Cu ₃Ge)。由於該等著陸墊137對接下來著陸在其上所形成的該等上栓塞提供增加的著陸面積，所以可避免或減少在接下來所形成的該等上栓塞與下栓塞133之間的未對準的問題。

如圖9所示，依據一些實施例，該等著陸墊137形成之後，即移除介電層135以使一開孔140形成在相鄰下栓塞137之間。對應的步驟說明在如圖5所示之製備方法10中的步驟S17。在一些實施例中，藉由一剝離製程(stripping process)(例如一濕式剝離製程)及/或一灰化製程(ashing process)(例如一電漿灰化製程)以移除介電層135。一旦介電層135移除，則暴露該等下栓塞133的各下側壁133LS。

接著，如圖10所示，依據一些實施例，介電層143沉積在圖9的結構上，且由於一外伸效應(overhang effect)，氣隙150形成在相鄰下栓塞133之間的開孔140中。在一些實施例中，介電層143沉積在半導體基底101、該等下栓塞133與該等著陸墊137上，且開孔140(請參考圖9)被介電層143所部分填滿。對應的步驟說明在如圖5所示之製備方法10中的步驟S19。在一些實施例中，該等下栓塞133的該等暴露下側壁133LS被介電層143所覆蓋。

再者，在一些實施例中，氣隙150形成在該等著陸墊137下並被介電層143所包圍。在一些實施例中，該等下栓塞133的各上表面133T高於氣隙150之最上面的表面150T。用於形成介電層143的一些材料與製程類似於或相同於用於形成介電層135的材料與製程，且在文中不再重複詳細描述。由於該等下栓塞133之間具有氣隙150，所以可減少該等下栓塞133之間的寄生電容。

請往回參考圖1，依據一些實施例，在介電層143形成之後，多個上栓塞153形成在介電層143中以及在該等著陸墊137上。對應的步驟說明在如圖5所示之製備方法10中的步驟S21。在一些實施例中，該等上栓塞153包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀或其組合。

此外，該等上栓塞153的製作技術可包含蝕刻介電層143以形成複數個開孔(圖未示)進而暴露相對應的著陸墊137；沉積一導電材料(圖未示)在該等開孔中以及在介電層143上；以及平坦化該導電材料，以使餘留之該導電材料的各上表面(例如該等上栓塞153)大致齊平於介電層143的上表面。在該等上栓塞153形成之後，即獲得半導體元件100。請參考圖1及圖6，下栓塞133之寬度W1、W2的至少其中一個大於上栓塞153的寬度W3，且相鄰上栓塞153之間的距離D2大於相鄰下栓塞133之間的距離。

圖11是流程示意圖，例示本揭露一些實施例的半導體元件(例如圖2的半導體元件200)的製備方法30，且製備方法30包括步驟S31、S33、S35、S37、S39以及S41。圖11的步驟S31到S41結合下列的圖式進行詳細說明。

圖12到圖14是剖視圖，例示在半導體元件200形成期間的各中間製程。如圖12所示，依據一些實施例，圖案化半導體基底201以形成閘極堆疊205a、205b，並形成該等閘極結構233在閘極堆疊205a、205b上。

半導體基底201可為一半導體晶圓，例如一矽晶圓。另外或是此外，半導體基底201可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不以此為限。

在一些實施例中，半導體基底201包括一磊晶層(epitaxial layer)。舉例來說，半導體基底201具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底201為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他可應用的方法製造。

該等半導體層(半導體基底201)與該等閘極層203交錯堆疊在閘極堆疊205a、205b中，且多個內間隙子209形成在該等閘極層203的各相反側上並夾置在閘極堆疊205a、205b中的該等半導體層(半導體基底201)之間。在一些實施例中，該等內間隙子209包含氧化矽、氮化矽或其他可應用的介電材料。該等內間隙子209的製作技術可包含從該等閘極層203側向凹陷該等閘極層203以形成複數個氣隙在閘極堆疊205a、205b的該等半導體層(半導體基底201)之間；沉積一介電材料在該等氣隙中；以及移除該介電材料在該等氣隙外側的多餘部分。

用於形成內絕緣結構207與該等外絕緣結構211的一些材料與製程類似於用於形成該等內間隙子209的材料與製程，且在文中不再重複其詳細描述。再者，由於閘極堆疊205a、205b之間的該開孔之高深寬比，所以半導體材料213形成在內絕緣結構207與該等外絕緣結構211上，且一氣隙220形成在內絕緣結構207上。在一些實施例中，氣隙220被半導體材料213所包圍。

半導體材料213可為任何適合的材料，包括矽(Si)或矽鍺(SiGe)，但並不以此為限。半導體材料213的製作技術可包含一沉積製程，例如一CVD製程、一ALD製程或一PVD製程。半導體材料213可製作技術可包含一沉積製程以及接續的一平坦化製程(例如一CMP製程)。在半導體材料213形成之後，該等閘極結構233形成在閘極堆疊205a、205b上。對應的步驟說明在如圖11所示之製備方法30中的步驟S31及S33。

在一些實施例中，該等閘極結構233包含一導電材料，例如銅。在一些實施例中，該等閘極結構233的至少其中一個具有一寬度W4。在一些實施例中，相鄰閘極結構233的各上部之間具有一距離D3。應當理解，由於閘極堆疊205a、205b之間具有氣隙220，所以可減少閘極堆疊205a、205b之間的寄生電容。

接著，如圖13所示，依據一些實施例，形成介電層235以圍繞該等閘極結構233的各上部並暴露該等閘極結構233的各上部。對應的步驟說明在如圖11所示之製備方法30中的步驟S35。在一些實施例中，介電層235包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮碳化矽、氮碳氧化矽或類似物。介電層235的製作技術可包含藉由一沉積製程而沉積一介電材料(圖未示)在半導體材料213、閘極堆疊205a、205b與該等閘極結構233上，沉積製程例如一CVD製程、一ALD製程或一PVD製程；以及藉由一CMP製程或一回蝕製程而移除介電層235的上部。

在介電層235的上部移除之後，該等閘極結構233的各上部從介電層235突伸。在一些實施例中，依據一些實施例，該等閘極結構233的各上表面233T與各上側壁233US突伸且暴露，同時該等閘極結構233的各下側壁233LS被介電層235所覆蓋。

接下來，如圖14所示，依據一些實施例，執行一熱處理製程以形成多個著陸墊237在該等閘極結構233的各上表面233T與各上側壁233US上。對應的步驟說明在如圖11所示之製備方法30中的步驟S37。在一些實施例中，在熱處理製程期間，使用一含矽氣體以選擇地形成該等著陸墊237在該等閘極結構233的該等暴露的上表面233T與該等暴露的上側壁233US上。在一些實施例中，該等著陸墊237包含鍺化銅(Cu ₃Ge)。由於該等著陸墊237對接下來著陸在其上所形成的該等上栓塞提供增加的著陸面積，所以可避免或減少在接下來所形成的該等栓塞與該等閘極結構233之間的未對準的問題。

請往回參考圖2，依據一些實施例，介電層243形成在介電層235上並覆蓋該等著陸墊237，且該等栓塞253形成在介電層243中以及在該等著陸墊237上。對應的步驟說明在如圖11所示之製備方法30中的步驟S39及S41。用於形成介電層243的一些材料與製程類似於或相同於用於形成介電層235的材料與製程，且在文中不再重複其詳細描述。在一些實施例中，該等栓塞253包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀或其組合。

此外，該等栓塞253的製作技術可包含蝕刻介電層243以形成複數個開孔(圖未示)而暴露相對應的著陸墊237；沉積一導電材料(圖未示)在該等開孔中以及在介電層243上；以及平坦化該導電材料以使餘留的導電材料(例如該等栓塞253)大致齊平於介電層243的上表面。在該等栓塞253形成之後，即獲得半導體元件200。請參考圖2及圖12，閘極結構233的寬度W4大於栓塞253的寬度W5，且相鄰栓塞253之間的距離D4大於相鄰閘極堆疊205a、205b之間的距離D3。

圖15是流程示意圖，例示本揭露一些實施例的半導體元件(例如圖3的半導體元件300)的製備方法50，且製備方法50包括步驟S51、S53、S55、S57、S59、S61、S63、S65以及S67。圖15的步驟S51到S67結合下列的圖式進行詳細說明。

圖16到圖22是剖視圖，例示在半導體元件300形成期間的各中間製程。如圖16所示，依據一些實施例，具有多個開孔330的一犧牲介電層323形成在半導體基底301上。在一些實施例中，半導體基底301藉由該等開孔330的至少其中一個所部分暴露。對應的步驟說明在如圖15所示之製備方法50中的步驟S51。

半導體基底301可類似於如上所述之半導體基底101，且在文中不再重複描述。犧牲介電層323可包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮碳化矽、氮碳氧化矽或類似物。在一些實施例中，犧牲介電層323的製作技術包含沉積一介電材料(圖未示)在半導體基底301上；以及藉由一非等向性蝕刻製程以蝕刻該介電材料進而形成該等開孔330，以使該等開孔330具有錐形輪廓，其從遠離半導體基底301方向逐漸變細。

在一些其他實施例中，犧牲介電層323的製作技術包含形成多個犧牲圖案(圖未示)在半導體基底301上；形成一犧牲介電材料(圖未示)以圍繞該等犧牲圖案；平坦化該犧牲介電材料以使餘留的犧牲介電材料之上表面(例如犧牲介電層323)大致齊平於該等犧牲圖案的各上表面；以及移除該等犧牲圖案。

接著，形成該等阻障層331以加襯該等開孔330的下表面與各側壁，且該等下栓塞333形成在該等阻障層331上並被該等阻障層331所圍繞。對應的步驟說明在如圖15所示之製備方法50中的步驟S53及S55。在一些實施例中，該等阻障層331包含一含鈦材料，例如鈦或氮化鈦，且該等下栓塞333包含銅。該等阻障層331與該等下栓塞333的製作技術可包含多個沉積製程，例如CVD、ALD、PVD、噴濺或鍍覆。在該等沉積製程之後，可執行一平坦化製程(例如一CMP製程)以使該等阻障層331的各上表面與該等下栓塞333的各上表面大致齊平於犧牲介電層323的上表面。

在一些實施例中，該等下栓塞333的至少其中一個與相對應的阻障層331共同具有一下寬度W6與一上寬度W7，且下寬度W6大於上寬度W7。意即，依據一些實施例，該等下栓塞333的至少其中一個與相對應的阻障層331共同具有錐形輪廓，其從遠離半導體基底101方向逐漸變細。由於相較於該等下栓塞333的厚度，該等阻障層331的厚度太小，所以該等下栓塞333的其中至少一個的下寬度可大致相同於寬度W6，且該等下栓塞333的其中至少一個之上寬度可大致相同於寬度W7。換言之，該等下栓塞333的各下寬度大於該等下栓塞333的各上寬度，且該等下栓塞333的其中至少一個具有一錐形輪廓，其從遠離半導體基底101方向逐漸變細。

此外，在一些實施例中，相鄰阻障層331的各上部之間具有一距離D5。由於相較於該等下栓塞333的厚度，該等阻障層331的厚度太小，所以相鄰下栓塞333之間的距離大致相同於距離D5。

如圖18所示，依據一些實施例，在該等阻障層331與該等下栓塞333形成之後，移除犧牲介電層323。對應的步驟說明在如圖15所示之製備方法50中的步驟S57。在一些實施例中，藉由一剝離製程(stripping process)(例如一濕式剝離製程)及/或一灰化製程(ashing process)(例如一電漿灰化製程)以移除犧牲介電層323。

接下來，如圖19所示，依據一些實施例，形成介電層335以圍繞該等下栓塞333與該等阻障層331的各下部，並暴露該等下栓塞333與該等阻障層331的各上部。對應的步驟說明在如圖15所示之製備方法50中的步驟S59。用於形成介電層335的一些材料與製程類似於或相同於用於形成形成犧牲介電層323的材料與製程，且在文中不再重複其詳細描述。介電層335的製作技術包含藉由一沉積製程以沉積一介電材料(圖未示)在半導體基底301、該等下栓塞333以及該等阻障層331上，沉積製程例如一CVD製程、一ALD製程或一PVD製程；以及藉由一CMP製程或一回蝕製程以移除介電層335的上部。

在介電層335的上部移除之後，該等下栓塞333的各上部與該等阻障層331的各上部從介電層335突伸。在一些實施例中，依據一些實施例，該等下栓塞333的各上表面333T與各上側壁333US以及該等阻障層331的各上側壁331US突伸(及/或暴露)，同時該等下栓塞333的各下側壁333LS與該等阻障層331的各下側壁331LS被介電層335所覆蓋。

在一些實施例中，省略介電層335的形成。在這些例子中，部分移除犧牲介電層323以使餘留犧牲介電層323的下部以覆蓋該等阻障層331的各下側壁331LS以及該等下栓塞333的各下側壁333LS。

然後，如圖20所示，依據一些實施例，執行一熱處理製程以形成該等著陸墊337在該等下栓塞333的各上表面333T與各上側壁333US上以及在該等阻障層331的各上表面331T與各上側壁331US上。對應的步驟說明在如圖15所示之製備方法50中的步驟S61。在一些實施例中，該等著陸墊337的其中至少一個包括多個外部337b以及內部337a，內部337a設置在該等外部337b之間。

在一些實施例中，在熱處理製程期間，使用一含矽氣體以選擇地形成該等著陸墊337的各內部337a在該等下栓塞333的該等暴露的上表面333T上，並共同形成該等著陸墊337的各外部337b在該等阻障層331的該等暴露的上表面331T與該等上側壁331US上。在一些實施例中，該等內部337a與該等外部337b包含不同材料，但他們同時的製作技術包含熱處理製程。在一些實施例中，該等內部337a包含矽化鎢，而該等外部337b包含矽化鈦。由於該等著陸墊337對接下來著陸在其上所形成的該等上栓塞提供增加的著陸面積，所以可避免或減少在接下來所形成的該等上栓塞與下栓塞333之間的未對準的問題。

如圖21所示，在該等著陸墊337形成之後，移除介電層335以使一開孔340形成在相鄰下栓塞337之間(或是圍繞該等下栓塞337的相鄰阻障層331之間)。對應的步驟說明在如圖15所示之製備方法50中的步驟S63。在一些實施例中，藉由一剝離製程(stripping process)(例如一濕式剝離製程)及/或一灰化製程(ashing process)(例如一電漿灰化製程)以移除犧牲介電層335。一旦介電層335移除，則暴露該等阻障層331的各下側壁331LS。

接著，如圖22所示，依據一些實施例，介電層343沉積在圖21的結構上，且由於一外伸效應(overhang effect)，氣隙350形成在相鄰下栓塞333之間(或是相鄰阻障層311之間)的開孔340中。在一些實施例中，介電層343沉積在半導體基底301、該等下栓塞333、該等阻障層331與該等著陸墊337上，且開孔340(請參考圖21)被介電層343所部分填滿。對應的步驟說明在如圖15所示之製備方法50中的步驟S65。在一些實施例中，該等阻障層331的該等暴露下側壁331LS被介電層343所覆蓋。

再者，在一些實施例中，氣隙350形成在該等著陸墊337下，並被介電層343所包圍。在一些實施例中，該等下栓塞333的各上表面333T高於氣隙350之最上面表面。用於形成介電層343的一些材料與製程類似於或相同於用於形成介電層335的材料與製程，且在文中不再重複其詳細描述。由於該等下栓塞333之間具有氣隙350，所以可減少該等下栓塞333之間的寄生電容。

請參考圖3，依據一些實施例，在介電層343形成之後，該等上栓塞353形成在介電層343中以及在該等著陸墊337上。對應的步驟說明在如圖15所示之製備方法50中的步驟S67。在一些實施例中，該等上栓塞353包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀或其組合。

此外，該等上栓塞353的製作技術可包含蝕刻介電層343以形成複數個開孔(圖未示)進而暴露相對應的著陸墊337；沉積一導電材料(圖未示)在該等開孔中以及在介電層343上；以及平坦化該導電材料以使餘留的導電材料之各上表面(例如該等上栓塞353)大致齊平於介電層343的上表面。在該等上表面353形成之後，即獲得半導體元件300。請參考圖3及圖17，寬度W6、W7其中至少一個大於寬度W8，且距離D6大於距離D5。

圖23是流程示意圖，例示本揭露一些實施例的半導體元件(例如圖4的半導體元件400)的製備方法70，且製備方法70包括步驟S71、S73、S75、S77、S79、S81、S83、S85以及S87。圖23的步驟S71到S87結合下列的圖式進行詳細說明。

圖24到圖28是剖視圖，例示在半導體元件400形成期間的各中間製程。如圖24所示，半導體基底401、閘極堆疊405a與405b、該等閘極層403、該等內間隙子409、內絕緣結構407、外絕緣結構411以極半導體材料413可分別類似於半導體元件200的半導體基底201、閘極堆疊205a與205b、該等閘極層203、該等內間隙子209、內絕緣結構207、外絕緣結構211以及半導體材料213，且在文中不再重複其描述。

再者，在一些實施例中，由於在閘極堆疊405a、405b之間的開孔的高深寬比，所以氣隙420形成在內絕緣結構407上。在一些實施例中，氣隙420被半導體材料413所包圍。應當理解，由於閘極堆疊405a、405b之間具有氣隙420，所以可減少閘極堆疊405a、405b之間的寄生電容。

如圖24所示，依據一些實施例，具有多個開孔430的一犧牲介電層423形成在半導體材料413與閘極堆疊405a、405b上。在一些實施例中，閘極堆疊405a、405b的其中至少一個藉由相對應的開孔430而部分暴露。對應的步驟說明在如圖23所示之製備方法70中的步驟S71及S73。

犧牲介電層423可包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮碳化矽、氮碳氧化矽或類似物。在一些實施例中，犧牲介電層423的製作技術包含沉積一介電材料(圖未示)在半導體材料413以及閘極堆疊405a、405b上；以及蝕刻該介電材料以形成該等開孔430。在一些其他實施例中，犧牲介電層423的製作技術包含形成多個犧牲圖案(圖未示)在半導體材料413與閘極堆疊405a、405b上；形成一犧牲介電材料(圖未示)以圍繞該等犧牲圖案；平坦化該犧牲介電材料以使餘留的犧牲介電材料(例如犧牲介電層323)的上表面大致齊平於該等犧牲圖案的各上表面；以及移除該等犧牲圖案。

接著，形成該等阻障層431以加襯該等開孔430的下表面與各側壁，而該等閘極結構433形成在該等阻障層431上並被該等阻障層431所圍繞。對應的步驟說明在如圖23所示之製備方法70中的步驟S75及S77。在一些實施例中，該等阻障層431包含一含鈦材料，例如鈦或氮化鈦，而該等閘極結構433包含銅。該等阻障層431與該等閘極結構433的製作技術可包含多個沉積製程，例如CVD、ALD、PVD、噴濺或鍍覆。在該等沉積製程之後，可執行一平坦化製程(例如一CMP製程)以使該等阻障層331的各上表面以及該等閘極結構433的各上表面大致齊平於犧牲介電層423的上表面。

在一些實施例中，該等閘極結構433的其中至少一個以及相對應的阻障層431共同具有一寬度W9。由於相較於該等閘極結構433的厚度，該等阻障層431的厚度太小，所以該等閘極結構433的其中至少一個之寬度可大致相同於寬度W9。此外，在一些實施例中，相鄰阻障層431的各上部之間具有一距離D7。由於相較於該等閘極結構433的厚度，該等阻障層431的厚度太小，所以相鄰閘極結構433之間的距離大致相同於距離D7。

如圖26所示，依據一些實施例，在該等阻障層431與該等閘極結構433形成之後，即移除犧牲介電層423。對應的步驟說明在如圖23所示之製備方法70中的步驟S79。在一些實施例中，藉由一剝離製程(stripping process)(例如一濕式剝離製程)及/或一灰化製程(ashing process)(例如一電漿灰化製程)以移除犧牲介電層423。

接下來，如圖27所示，依據一些實施例，形成介電層435以圍繞該等閘極結構433與該等阻障層431的各下部並暴露該等閘極結構433與該等阻障層431的各上部。對應的步驟說明在如圖23所示之製備方法70中的步驟S81。用於形成介電層435的一些材料與製程類似於或相同於用於形成犧牲介電層423的材料與製程，且在文中不再重複其詳細描述。介電層435的製作技術包含藉由一沉積製程而沉積一介電材料(圖未示)在半導體材料413與閘極堆疊405a、405b上，在該等閘極結構433與該等阻障層431上，而沉積製程例如一CVD製程、一ALD製程或一PVD製程；以及藉由一CMP製程或一回蝕製程而移除介電層435的上部。

在介電層435的上部移除之後，該等閘極結構433的各上部以及該等阻障層431的各上部從介電層435突伸。在一些實施例中，依據一些實施例，該等閘極結構433的各上表面433T與各上側壁433US以及該等阻障層431的各上表面431T與各上側壁431US突伸(及/或暴露)，同時該等閘極結構433的各下側壁433LS以及該等阻障層431的各下側壁431LS被介電層435所覆蓋。

在一些實施例中，省略介電層435的形成。在這些例子中，部分移除犧牲介電層423以便餘留犧牲介電層423的上部以覆蓋該等阻障層431的各下側壁431LS以及該等閘極結構433的各下側壁433LS。

然後，如圖28所示，依據一些實施例，執行一熱處理製程以形成該等著陸墊437在該等閘極結構433的各上表面433T與各上側壁433US上，以及在該等阻障層431的各上表面431T與各上側壁431US上。對應的步驟說明在如圖23所示之製備方法70中的步驟S83。在一些實施例中，該等著陸墊437的其中至少一個包括多個外部437b以及內部437a，而內部437a設置在該等外部437b之間。

在一些實施例中，在熱處理製程期間，使用一含矽氣體以選擇地形成該等著陸墊437的各內部437a在該等閘極結構433的該等暴露的上表面433T上，並共同形成該等著陸墊437的各外部437b在該等阻障層431的該等暴露的上表面431T與該等上側壁431US上。在一些實施例中，該等內部437a與該等外部437b包含不同材料，但他們同時的製作技術包含熱處理製程。在一些實施例中，該等內部437a包含矽化鎢，而該等外部437b包含矽化鈦。由於該等著陸墊437對接下來著陸在其上所形成的該等上栓塞提供增加的著陸面積，所以可避免或減少在接下來所形成的該等上栓塞與下栓塞433之間的未對準的問題。

請往回參考圖4，依據一些實施例，介電層443形成在介電層435上並覆蓋該等著陸墊437，而該等栓塞453形成在介電層443中以及在該等著陸墊437上。對應的步驟說明在如圖23所示之製備方法70中的步驟S85及S87。用於形成介電層443的一些材料與製程類似於或相同於用於形成介電層435的材料與製程，且在文中不再重複其詳細描述。在一些實施例中，該等栓塞453包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀或其組合。

此外，該等栓塞453的製作技術可包含蝕刻介電層443以形成複數個開孔(圖未示)進而暴露相對應的著陸墊437；沉積一導電材料(圖未示)在該等開孔中以及在介電層443上；以及平坦化該導電材料以使餘留的導電材料之各上表面(例如該等栓塞453)大致齊平於介電層443的上表面。在該等栓塞453形成之後，即獲得半導體元件400。請參考圖4及圖25，寬度W9大於寬度W10，而距離D8大於距離D7。

在本揭露中提供半導體元件100、200、300、400及其製備方法的多個實施例。在一些實施例中，半導體元件100、200、300、400的至少其中一個包括複數個導電特徵(例如半導體元件100的該等下栓塞133，半導體元件200的該等閘極結構233，半導體元件300的該等下栓塞333，以及半導體元件400的該等閘極結構433)；複數個著陸墊(例如半導體元件100的該等著陸墊137，半導體元件200的該著陸墊237，半導體元件300的該等著陸墊337，以及半導體元件400的該著陸墊437)，設置在該等導電特徵的各上表面與各上側壁；以及複數個上栓塞(例如半導體元件100的該等上栓塞153，半導體元件200的該等栓塞253，半導體元件300的該等下栓塞353，以及半導體元件400的該等栓塞453)，設置在該等著陸墊上。該著陸墊提供多個增加的著陸面積給該等上栓塞在其上著陸。因此，可避免或減少在該上栓塞與該等導電特徵之間的多個未對準問題，並可減少接觸電阻。

再者，多個氣隙形成在該等著陸墊下以及在該等導電特徵之間(或是在該等導電特徵下的該等閘極堆疊之間)。舉例來說，半導體元件100的氣隙150形成在該等下栓塞133之間，半導體元件200的氣隙220形成在閘極堆疊205a、205b之間，半導體元件300的氣隙350形成在該等下栓塞333之間，而半導體元件400的氣隙420形成在閘極堆疊405a、405b之間。因此，可減少該等導電特徵或該等閘極堆疊之間的寄生電容。因此，可提升半導體元件100、200、300、400的良率，並可改善整體元件效能。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一下栓塞以及一第二下栓塞，設置在一半導體基底上。該半導體元件亦包括一第一著陸墊，設置在該第一下栓塞的一上表面與各上側壁上；以及一第一上栓塞，設置在該第一著陸墊上並電性連接到該第一下栓塞。該第一下栓塞的一寬度大於該第一上栓塞的一寬度。該半導體元件還包括一介電層，設置在該半導體基底上。該第一下栓塞、該第二下栓塞、該第一著陸墊以及該第一上栓塞設置在該介電層中，而該介電層包括一氣隙，設置在該第一下栓塞與該第二下栓塞之間。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一閘極堆疊與一第二閘極堆疊，設置在一半導體基底上。該第一閘極堆疊與該第二閘極堆疊的其中一個包括複數個閘極層，而該第一閘極堆疊與該第二閘極堆疊之間具有一氣隙。該半導體元件亦包括一第一閘極結構與一第二閘極結構，分別設置在該第一閘極堆疊與該第二閘極堆疊上；以及一第一介電層，圍繞該第一閘極結構的各下側壁以及該第二閘極結構的各下側壁。該半導體元件還包括一第一著陸墊，設置在該第一閘極結構的一上表面與各上側壁上；以及一第一栓塞，設置在該第一著陸墊上並電性連接到該第一閘極結構。該第一閘極結構的一寬度大於該第一栓塞的一寬度。此外，該半導體元件包括一第二介電層，設置在該第一介電層上。該第一著陸墊與該第一栓塞被該第二介電層所圍繞。

本揭露之再另一實施例提供一種半導體元件的製備方法。該半導體元件的製備方法包括形成一第一下栓塞以及一第二下栓塞在一半導體基底上；以及形成一第一介電層以圍繞該第一下栓塞與該第二下栓塞。該第一下栓塞的一上表面與各上側壁以及該第二下栓塞的一上表面與各上側壁從該第一介電層突伸。該製備方法亦包括執行一熱處理製程以形成一第一著陸墊在該第一下栓塞的該上表面與各該上側壁上，以及形成一第二著陸墊在該第二下栓塞的該上表面與各該上側壁上；以及在該熱處理製程之後，移除該第一介電層，以使一開孔形成在該第一下栓塞與該第二下栓塞之間。該製備方法還包括沉積一第二介電層在該開孔中以及在該第一著陸墊與該第二著陸墊上，以使一氣隙形成在該開孔中並被該第二介電層所包圍；以及形成一第一上栓塞在該第二介電層中以及在該第一著陸墊上。該第一下栓塞的一寬度大於該第一上栓塞的一寬度。

本揭露之一實施例提供一種半導體元件的製備方法。該半導體元件的製備方法包括形成一第一閘極堆疊以及一第二閘極堆疊在一半導體基底上。該第一閘極堆疊與該第二閘極堆疊其中一個包括複數個閘極層，且該第一閘極堆疊與該第二閘極堆疊之間具有一氣隙。該製備方法亦包括分別形成一第一閘極結構以及一第二閘極結構在該第一閘極堆疊以及該第二閘極堆疊上；以及形成一第一介電層以圍繞該第一閘極結構與該第二閘極結構。該第一閘極結構的一上表面與各上側壁以及該第二閘極結構的一上表面與各上側壁從該第一介電層突伸。該製備方法還包括執行一熱處理製程以形成一第一著陸墊在該第一閘極結構的該上表面與個該上側壁上，以及形成一第二著陸墊在該第二閘極結構的該上表面與各該上側壁上。此外，該製備方法包括形成一第二介電層以覆蓋該第一著陸墊與該第二著陸墊；以及形成一第一栓塞在該第二介電層中以及在該第一著陸墊上。該第一閘極結構的一寬度大於該第一栓塞的一寬度。

本揭露的該等實施例具有一些有利的特徵。藉由形成一著陸墊在一下栓塞與一上栓塞之間(或是一閘極結構以及一栓塞在該閘極結構)，所以可避免或減少多個未對準問題，其減少接觸電阻。再者，藉由形成一氣隙在該著陸墊下以及在相鄰下栓塞之間(或是相鄰閘極堆疊之間)，所以可減少寄生電容。因此，可提升半導體元件的良率，並可改善整體元件效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

30:製備方法 50:製備方法 70:製備方法 100:半導體元件 101:半導體基底 133:下栓塞 133LS:下側壁 133T:上表面 133US:上側壁 135:介電層 137:著陸墊 140:開孔 143:介電層 150:氣隙 150T:表面 153:上栓塞 200:半導體元件 201:半導體基底 203:閘極層 205a:閘極堆疊 205b:閘極堆疊 207:內絕緣結構 209:內間隙子 211:外絕緣結構 213:半導體材料 220:氣隙 233:閘極結構 233LS:下側壁 233T:上表面 233US:上側壁 235:介電層 237:著陸墊 243:介電層 253:栓塞 300:半導體元件 301:半導體基底 323:犧牲介電層 330:開孔 331:阻障層 331LS:下側壁 331T:上表面 331US:上側壁 333:下栓塞 333LS:下側壁 333T:上表面 333US:上側壁 335:介電層 337:著陸墊 337a:內部 337b:外部 340:開孔 343:介電層 350:氣隙 353:上栓塞 400:半導體元件 401:半導體基底 403:閘極層 405a:閘極堆疊 405b:閘極堆疊 407:內絕緣結構 411:外絕緣結構 413:半導體材料 420:氣隙 431:阻障層 433:閘極結構 435:介電層 437:著陸墊 437a:內部 437b:外部 443:介電層 453:栓塞 D1:距離 D2:距離 D3:距離 D4:距離 D5:距離 D6:距離 D7:距離 D8:距離 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟 S39:步驟 S41:步驟 S51:步驟 S53:步驟 S55:步驟 S57:步驟 S59:步驟 S61:步驟 S63:步驟 S65:步驟 S67:步驟 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 W6:寬度 W7:寬度 W8:寬度 W9:寬度 W10:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是剖視示意圖，例示本揭露一些實施例的半導體元件。 圖2是剖視示意圖，例示本揭露一些實施例的半導體元件。 圖3是剖視示意圖，例示本揭露一些實施例的半導體元件。 圖4是剖視示意圖，例示本揭露一些實施例的半導體元件。 圖5是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。 圖6是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個下栓塞的中間階段。 圖7是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一第一介電層以圍繞該等下栓塞的中間階段。 圖8是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個著陸墊在該等下栓塞的中間階段。 圖9是頂視示意圖，例示本揭露一些實施例在半導體元件形成期間移除第一介電層的中間階段。 圖10是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間沉積一第二介電層以使一氣隙形成在該等下栓塞之間的中間階段。 圖11是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。 圖12是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個閘極結構在多個閘極堆疊上的中間階段。 圖13是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一第一介電層以圍繞該等閘極結構的中間階段。 圖14是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個著陸墊在該等閘極結構上的中間階段。 圖15是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。 圖16是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一犧牲介電層且該犧牲層具有暴露一半導體基底之多個開孔的中間階段。 圖17是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個阻障層與多個下栓塞在該等開孔中的中間階段。 圖18是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間移除該犧牲介電層的中間階段。 圖19是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一第一介電層以圍繞該等下栓塞與該等阻障層的中間階段。 圖20是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個著陸墊在該等下栓塞與該等阻障層上的中間階段。 圖21是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間移除該第一介電層的中間階段。 圖22是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。 圖23是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間沉積一第二介電層以使一氣隙形成在該等下栓塞之間的中間階段。 圖24是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一犧牲介電層且該犧牲介電層具有暴露多個閘極堆疊之多個開孔的中間階段。 圖25是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個阻障層與多個下栓塞在該等開孔中的中間階段。 圖26是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間移除該犧牲介電層的中間階段。 圖27是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一第一介電層以圍繞該等閘極結構與該等阻障層的中間階段。 圖28是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間形成多個著陸墊在該等閘極結構與該等阻障層上的中間階段。

100:半導體元件

101:半導體基底

133:下栓塞

137:著陸墊

143:介電層

150:氣隙

153:上栓塞

D2:距離

W3:寬度

Claims (15)

1. 一種半導體元件，包括： 一第一下栓塞以及一第二下栓塞，設置在一半導體基底上； 一第一著陸墊，設置在該第一下栓塞的一上表面與各上側壁上； 一第一上栓塞，設置在該第一著陸墊上並電性連接到該第一下栓塞，其中該第一下栓塞的一寬度大於該第一上栓塞的一寬度；以及 一介電層，設置在該半導體基底上，其中該第一下栓塞、該第二下栓塞、該第一著陸墊以及該第一上栓塞設置在該介電層中，其中該介電層包括一氣隙，設置在該第一下栓塞與該第二下栓塞之間。
2. 如請求項1所述之半導體元件，還包括： 一第二著陸墊，設置在該第二下栓塞的一上表面與各上側壁上；以及 一第二上栓塞，設置在該第二著陸墊上並電性連接到該第二下栓塞，其中該第一上栓塞與該第二上栓塞之間的一距離大於該第一下栓塞與該第二下栓塞之間的一距離。
3. 如請求項1所述之半導體元件，其中該第一下栓塞的一下寬度大於該第一下栓塞的一上寬度，而該第一下栓塞的該上寬度大於該第一上栓塞的該寬度。
4. 如請求項1所述之半導體元件，其中該第一下栓塞的一上表面高於該氣隙的一最上面的表面。
5. 如請求項1所述之半導體元件，其中該第一著陸墊包含鍺化銅。
6. 如請求項1所述之半導體元件，還包括一第一阻障層，覆蓋該第一下栓塞的一下表面、各下側壁以及各該上側壁，其中該第一阻障層的一部分夾置在該第一著陸墊與該第一下栓塞之間。
7. 如請求項6所述之半導體元件，其中該第一著陸墊包括： 一內部，覆蓋該第一下栓塞的該上表面；以及 複數個外部，覆蓋該第一阻障層的各紹表面與各上側壁，其中該內部與該等外部包含不同材料。
8. 如請求項7所述之半導體元件，其中該第一著陸墊之該等外部的各上表面高於該第一著陸墊之該內部的一上表面。
9. 如請求項7所述之半導體元件，其中該第一著陸墊的該內部包含矽化鎢，而該第一著陸墊的該等外部包含矽化鈦。
10. 一種半導體元件的製備方法，包括： 形成一第一下栓塞以及一第二下栓塞在一半導體基底上； 形成一第一介電層以圍繞該第一下栓塞與該第二下栓塞，其中該第一下栓塞的一上表面與各上側壁以及該第二下栓塞的一上表面與各上側壁從該第一介電層突伸； 執行一熱處理製程以形成一第一著陸墊在該第一下栓塞的該上表面與各該上側壁上，以及形成一第二著陸墊在該第二下栓塞的該上表面與各該上側壁上； 在該熱處理製程之後，移除該第一介電層，以使一開孔形成在該第一下栓塞與該第二下栓塞之間； 沉積一第二介電層在該開孔中以及在該第一著陸墊與該第二著陸墊上，以使一氣隙形成在該開孔中並被該第二介電層所包圍；以及 形成一第一上栓塞在該第二介電層中以及在該第一著陸墊上，其中該第一下栓塞的一寬度大於該第一上栓塞的一寬度。
11. 如請求項10所述之半導體元件的製備方法，還包括形成一第二上栓塞在該第二介電層中以及在該第二著陸墊上，其中該第一上栓塞與該第二上栓塞之間的一距離大於該第一下栓塞與該第二下栓塞的一距離。
12. 如請求項10所述之半導體元件的製備方法，其中在該熱處理製程期間，使用一含矽氣體。
13. 如請求項10所述之半導體元件的製備方法，還包括： 形成具有一第一開孔與一第二開孔的一犧牲介電層在一半導體基底上； 形成一第一阻障層以及一第二阻障層以分別加襯該第一開孔與該第二開孔； 分別形成該第一下栓塞與該第二下栓塞在該第一阻障層與該第二阻障層上；以及 在該第一下栓塞與該第二下栓塞形成之後，移除該犧牲介電層。
14. 如請求項13所述之半導體元件的製備方法，其中該第一開孔與該第二開孔具有錐形輪廓，其遠離該半導體基底逐漸變細。
15. 如請求項13所述之半導體元件的製備方法，其中該第一著陸墊包括： 一第一內部，覆蓋該第一下栓塞的該上表面；以及 複數個外部，覆蓋該第一阻障層的各上表面與各上側壁，其中該等外部的各上表面高於該內部的一上表面，其中該內部與該等外部藉由該熱處理製程而同時形成。

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