DE10200399B4

DE10200399B4 - Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung

Info

Publication number: DE10200399B4
Application number: DE10200399A
Authority: DE
Inventors: David Greenlaw
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2002-01-08
Filing date: 2002-01-08
Publication date: 2008-03-27
Anticipated expiration: 2022-01-09
Also published as: US20030129829A1; DE10200399A1; US6943067B2

Abstract

Ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung, umfassend:
Bereitstellung eines ersten Vorrichtungselements (200), wobei das erste Vorrichtungselement (200) umfasst: ein erstes Schaltkreiselement (206), das zumindest teilweise in einem ersten Halbleiterfilm (203) ausgebildet ist, worin der erste Halbleiterfilm (203) als Halbleiterinsel umgeben von isolierendem Material (201/202) ausgebildet ist, einem ersten Kontaktbereich (208), und einer ersten ebenen Isolierschicht (201) aus dielektrischem Material mit einer ersten freien Oberfläche;
Bereitstellung eines zweiten Vorrichtungselements (100), wobei das zweite Vorrichtungselement ein zweites Schaltkreiselement (106), das zumindest teilweise in einem zweiten Halbleiterfilm (103) ausgebildet ist, und eine zweite ebene Isolierschicht (101) aus dielektrischem Material, ausgebildet auf dem zweiten Halbleiterfilm (103), mit einer zweiten freien Oberfläche, umfasst;
wobei mindestens eines der ersten und zweiten Vorrichtungselemente (100, 200) durch ein Verfahren erzeugt wird, das das Bonden eines ersten Halbleiterwafers mit einem zweiten Halbleiterwafer mit Hilfe eines Bondverfahrens umfasst, wobei die Oberfläche mindestens eines Halbleiterwafers oxidiert...

Description

GEBIET DER VORLIEGENDEN ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und insbesondere Halbleiterstrukturen worin integrierte Schaltkreise übereinander gestapelt werden, um vertikal integrierte Schaltkreise zu erlauben.
BESCHREIBUNG DES STANDES DER TECHNIK
Dokument WO 93/16491 A1 offenbart ein Verfahren zur Herstellung dreidimensional integrierter Schaltkreise. Die dreidimensionale Vorrichtung wird durch Kleben eines ersten Schaltkreises auf einen zweiten Schaltkreis erzeugt. Das Kleben wird mit Hilfe einer Schicht aus Klebstoff oder Epoxidharz durchgeführt.
Druckschrift DE 198 49 586 C1 offenbart ein Verfahren zum Herstellen dreidimensionaler Schaltungen, bei dem ein erstes Substrat mit zumindest einer Metallisierungsstruktur bereitgestellt wird, und eine Mehrzahl von Schaltungschips auf dem ersten Substrat angeordnet und mit dem ersten Substrat verbunden wird, um einen Substratstapel zu erhalten. Die Metallisierungsstruktur des erstens Substrats wird mit einer Metallisierungsstruktur eines Schaltungschips verbunden, um eine dreidimensionale Schaltung zu bilden.
Druckschrift DE 195 43 540 C1 offenbart, die Bauelementebenen eines dreidimensional integrierten Halbleiterbauelements auf verschiedenen Substraten zu realisieren, mittels einer Verbindungsschicht aus Benzozyklobuten zu verbinden und anschließend die elektrische Verbindung durch eine vertikale Kontaktstruktur zu erzeugen.
Druckschrift DE 44 27 516 A1 offenbart ein Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung, bei dem Substrate, die jeweils Bauelemente mit Kontakten umfassen, als Stapel übereinander angeordnet werden. Auf die an das andere Substrat angrenzende Hauptfläche mindestens eines der Substrate werden Metallflächen aufgebracht, die zur mechanischen Verbindung der beiden Substrate mit der angrenzenden Hauptfläche des Substrats gelötet werden.
Druckschrift EP 0 168 815 61 offenbart ein Verfahren zur Herstellung dreidimensional integrierter Schaltkreise, bei dem ein elektrischer Kontakt zwischen verschiedenen Vorrichtungselementen mit Hilfe von Metallstrukturen hergestellt wird, die geformt werden, bevor die Vorrichtungselemente übereinander gestapelt werden. Dies erfolgt mit Hilfe von dielektrischen Schichten, die thermisch geschmolzen werden können.
Druckschrift EP 0 703 619 A1 offenbart ein Verfahren zur Herstellung einer dreidimensional integrierten Schaltung, bei dem elektrische Kontaktierungen mit Hilfe von Vialöchern hergestellt werden.
Druckschrift US 5,563,084 offenbart ein Verfahren zur Herstellung eines dreidimensional integrierten Schaltkreises, bei dem Chips mit Hilfe einer Klebstoffschicht aus Polyimid oder einem Photoresist verbunden werden.
Druckschrift JP 2001-326326 A (Patent Abstracts of Japan) offenbart ein Verfahren zur Herstellung einer Halbleiterstruktur, bei dem Bumpelektroden auf zwei miteinander verbundenen Substraten durch eine Thermokompression aneinander gebondet werden.
Druckschrift JP 2001-160612 A (Patent Abstracts of Japan) offenbart ein Verfahren zur Herstellung einer dreidimensionalen SOI-Struktur, bei dem elektrischer Kontakt zwischen Baugruppen durch eine niedrig schmelzende Metallverdrahtung durch eine Elektrodenkontaktöffnung hindurch hergestellt wird.
Während der Entwicklung integrierter Schaltkreise erkannte man, dass die Notwendigkeit zu Verbesserungen auf zwei Punkte konzentriert werden können: (1) Steigerung der funktionellen Komplexität der Schaltkreise, wobei sich die Fläche des Geräts verkleinern sollte und (2) Erhöhung der Schaltkreisgeschwindigkeit, die eine Gesamtverbesserung der Schaltkreisleistungsfähigkeit erlaubt. Hinsichtlich des Wachsens der funktionellen Komplexität ergibt dies hauptsächlich ein Anwachsen der funktionellen Dichte, während gleichzeitig das Schrumpfen der Größe der Chipstrukturen wichtig ist. Die funktionelle Dichte, die von übergeordneter Wichtigkeit ist, wird definiert als die Anzahl der untereinander verbundenen Einheiten pro Chipfläche. Im Gegensatz dazu bezeichnet man die Anzahl der Einheiten pro Chipfläche als die Gerätedichte.
Verbesserungen in der Technologie von integrierten Schaltungen erlauben ein ständiges Wachstum der Gerätedichte. Jedoch wächst die Fläche, die von den Verbindungen zwischen den Geräten auf dem Chip belegt werden, wie unten beispielhaft gezeigt wird, so dass eine Bedingung erreicht wird, in der die funktionelle Dichte, und damit die Chipfläche, verdrahtungslimitiert wird. Das bedeutet, dass das Schrumpfen der Gerätestrukturen nicht zu einem Wachstum der funktionellen Dichte führt, und deshalb nicht zu einer verbesserten Schaltkreisleistungsfähigkeit führen würde. Das folgende vereinfachte Beispiel soll die Begrenzung der funktionellen Dichte aufgrund von Geräteverbindungen veranschaulichen.
Angenommen, dass fünf Geräte vollständig untereinander verbunden werden müssen, so dass jedes Gerät mit jedem anderen Gerät verbunden ist, dann sind in diesem Fall zehn Verbindungsleitungen erforderlich. Weiterhin angenommen, dass die fünf Geräte die gleiche Fläche belegen wie die Verbindungsleitungen, folglich belegen die Verbindungsleitungen die Hälfte (50 %) der gesamten Chipfläche.
Betrachtet man einen zweiten Fall, wo zehn Geräte miteinander verbunden werden sollen, würde eine vollständige Verbindung zwischen allen Geräten, so dass jedes Gerät mit jedem anderen Gerät verbunden ist, 45 Verbindungsleitungen erfordern. Das bedeutet, dass wenn die Fläche der Geräte verdoppelt wird, wächst die Fläche der Verbindungsleitungen um einen Faktor von 4,5, vorausgesetzt, dass jede Verbindungsleitung die gleiche Länge hat. Während im ersten Fall die Fläche der Verbindungsleitungen die Hälfte der Chipfläche besetzt, besetzt im letzteren Fall ungefähr zwei Drittel der Chipfläche.
Als Ergebnis wächst mit wachsender Gerätedichte der Anteil der Fläche, die von den Verbindungsleitungen besetzt wird, an der Gesamtfläche. Zum Beispiel wird in Proceedings of the IEEE, 69 (1981), Seite 267, der Fall eines Bipolarchips berichtet, der 1500 Gatter umfasst, hergestellt auf einer Chipfläche von 0,29 cm² unter Verwendung einer Ein-Ebenen-Metallisierung (horizontale Verbindungen) mit einer Strukturbreite von 6,5 μm, worin die Gesamtfläche der Verbindungsleitungen 0,26 cm² belegen, was annähernd neun Zehntel des Oberflächengebiets des Chips ist. Folglich gibt es einen Grenzpunkt, wo ein zusätzliches Geräteelement so viel zusätzliche Fläche an Verbindungsleitungen erfordern würde, dass die funktionelle Dichte sinken würde, obwohl die Strukturgröße kleiner wird.
Ein Ansatz, diese Begrenzung aufgrund der Komplexität der Verbindungen zwischen den Geräten auf einer Chipebene zu umgehen, ist, eine Mehr-Ebenen-Verbindungstechnologie einzuführen, wobei mehr als eine Schaltkreisebene vertikal verbunden wird, so dass die Komplexität in einer Ebene reduziert werden kann.
Hinsichtlich der Verbesserung der Schaltkreisleistungsfähigkeit durch Erhöhung der Schaltkreisgeschwindigkeit gibt es auch Begrenzungen aufgrund der Schaltgeschwindigkeit von MOS-Transistoren und der Durchlaufverzögerung in Verbindungsverdrahtungen. Bei den gegenwärtig verwendeten Geräteabmessungen begrenzt jedoch die Schaltgeschwindigkeit des MOS-Transistors selbst nicht die Logikverzögerung des inte grierten Schaltkreises (IC). Mit anderen Worten, es sinkt auch der Gerätebeitrag der Durchlaufverzögerung mit dem Schrumpfen des Geräts. Ein Herunterskalieren der Verbindungsleitungsbreite steigert, jedoch, notwendigerweise die Durchlaufverzögerungszeit aufgrund des wachsenden Widerstandes und der parasitären Kapazität. Da die Durchlaufverzögerungszeit weiterhin durch die Länge der Verbindungspfade beeinflusst wird, und da die Länge der Verbindungspfade ebenso mit der funktionellen Dichte wächst, wird die Schaltkreisgeschwindigkeit durch die Verbindungsdurchlaufverzögerungszeit limitiert.
Angesichts dessen würde eine Verbindungstechnologie zwischen unterschiedlichen Ebenen eine Verminderung der Verbindungskomplexität in einer Ebene erlauben, und würde deshalb die funktionelle Dichte vergrößern. Die Länge der Verbindungsleitungen innerhalb einer Ebene, wie auch die Optimierung des Verlaufs der Verbindungsleitungen würde parasitäre Kapazität, Widerstand und Signalübersprechen vermindern. Dies ergibt ein insgesamtes Anwachsen der Systemgeschwindigkeit.
Eine Mehrschichtstruktur mit vertikalen Verbindungen wird z.B. im US-Patent Nr. 5,793,115 beschrieben. Jede Schaltkreisschicht, die in diesem Patent beschrieben wird, kann in einem eigenen Wafer oder einem Dünnfilmmaterial hergestellt werden und nacheinander auf die Schichtstruktur übertragen und verbunden werden. Insbesondere beschreibt dieses Dokument einen Mikroprozessor, der in funktionelle Blöcke aufgeteilt ist, z.B. eine arithmetisch logische Einheit (ALU), eine Steuereinheit, Speicherelemente, etc., die in demselben oder in getrennten Halbleiterwafern hergestellt werden und dann übereinander gestapelt werden. Typischerweise kommunizieren die funktionellen Blöcke untereinander unter Verwendung von Adress-, Daten- und Kontrollbussen. Diese Busse bestehen aus einer Anzahl von Metallverdrahtungen, die entlang der Oberfläche eines Siliziumchips verlegt sind. Typischerweise laufen die Metallverdrahtungen in Bereichen des Chips zwischen den funktionellen Blöcken und nehmen einen beträchtlichen Betrag an Fläche mit bis zur Hälfte des Verfügbaren ein. Die funktionellen Blöcke des Schaltkreises sind in zwei oder mehr Bereiche aufgeteilt mit einem Bereich des Schaltkreises auf einen Hauptchip und die übrigen Blöcke auf darüber liegenden Dünnfilmen, wobei die Komponenten elektrisch, durch eine dazwischen liegende Isolierschicht verbunden sind. Die Schaltkreise können in Silizium auf Isolator(SOI)-Strukturen erzeugt werden und werden unter Verwendung von Epoxyden zusammengefügt. Querverbindungen werden durch ein Epoxyd erzeugt, das elektrisch und thermisch leitfähig ist.
Die zwei Wafer werden jedoch mit einer Epoxydschicht zusammengefügt, die Nachteile hinsichtlich elektrischer Isolation und Stabilität verglichen mit Isolationsmaterialien wie Siliziumdioxid aufweist. Darüber hinaus werden die Kontaktlöcher mit einem elektrisch und thermisch leitfähigen Epoxyd gefüllt, das schlechtere Leitfähigkeit verglichen mit einer metallischen Verbindung aufweist. Folglich kann nur ein geringes Aspektverhältnis (Tiefe/Weite) der Kontaktlöcher erreicht werden.
Ein anderer Ansatz, um eine vertikale Integration zu erreichen, wird von Ruth DeJule in Semiconductor International im November 1999 beschrieben. Dort wird eine dreidimensionale Silizium-auf-Isolator-Struktur unter Verwendung von epitaxialem seitlichem Überwachsen (epitaxial lateral overgrowth) beschrieben. In diesem Verfahren werden Schichten von Silizium auf Isolator (SOI) durch Erzeugen von Oxidgräben erzeugt, die thermisch zu einer Dicke von ungefähr 300 nm aufgewachsen werden, gefolgt von einem Lithographieschritt um die Inseln zu definieren. Das Oxid wird durch reaktives Ionenätzen geätzt. Unter Verwendung von chemischer Niederdruckdampfabscheidung (CVD) werden epitaxiale Siliziumschichten selektiv aufgewachsen (selektives epitaxiales Wachstum, SEG) eingeimpft durch Oxidfenster, welche die atomare Vorlage von dem Substrat oder von einer SOI-Insel einer vorangegangenen Schicht aufnehmen. An der oberen Kante des Fensters setzt sich das Wachstum seitlich fort, und füllt angrenzende ausgesparte Gräben bis zu einem maximalen Abstand von 20–50 μm bei einer Wachstumsrate von 0,11 μm/min. Der Ort des SEG-Fensters wird lithographisch definiert, wobei der Abstand dazwischen 200 nm aufweist.
Der Nachteil dieses Verfahrens ist, dass jede vorangegangene Schicht den Verfahrensbedingungen der Schicht im gegenwärtigen Verfahren ausgesetzt ist. Das bedeutet, dass für die Erzeugung eines Gerätes mit übereinander gestapelten Schichten ein völlig neues Verfahrensschema entwickelt werden muss, das sorgfältig die Wechselwirkung von Verfahrensschritten mit darunter liegenden Schichten vermeidet. Typischerweise können entsprechende Verfahren nicht mit irgendwelchen etablierten Verfahren in einer Chipfabrik kompatibel sein und sind deshalb extrem kostenintensiv.
Obwohl der Stand der Technik Verfahren zur vertikalen Integration lehrt, ist es wünschenswert ein Verfahren zum Übereinanderstapeln und miteinander Verbinden von Silizium auf Isolatorschichten bereit zu stellen, die zu verlässlicheren vertikal integrierten Schaltkreisen führen, dabei nur ein Minimum von Verfahrensschritten zum Verschmelzen und miteinander Verbinden der Silizium-auf-Isolator-Schichten erfordern, wobei der Einfluss dieses Verfahrens auf bereits fertiggestellten Schaltkreise in der Silizium-auf-Isolator-Schicht minimiert wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem Aspekt der vorliegenden Erfindung wird diese Aufgabe durch ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 gelöst.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die obige Aufgabe durch ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung mit den Merkmalen des Anspruchs 20 gelöst.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird die obige Aufgabe durch ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung mit den Merkmalen des Anspruchs 29 gelöst.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird die obige Aufgabe durch eine dreidimensional integrierte Halbleitervorrichtung mit den Merkmalen des Anspruchs 39 gelöst.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird die obige Aufgabe durch eine dreidimensional integrierte Halbleitervorrichtung mit den Merkmalen des Anspruchs 40 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird in der folgenden ausführlichen Beschreibung anhand der beigefügten Zeichnungen beispeilhaft näher erläutert, in denen:
1a–1e ein Verfahren für die dreidimensionale Integration von Halbleitervorrichtungen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulichen, wobei zwei Halbleitervorrichtungselemente übereinander gestapelt und miteinander verbunden werden;
2a–2f eine Silizium-auf-Isolator-Technik veranschaulichen, die auf Waferbonding beruht, die in der vorliegenden Erfindung verwendet werden kann;
3a–3f eine weitere Silizium-auf-Isolator-Technik veranschaulichen, die auf eine andere Waferbondingtechnik beruht, die in der vorliegenden Erfindung verwendet werden kann;
4a–4c eine Hilfstechnik zur Bereitstellung einer zweiten Vorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulichen;
5a–5e ein Verfahren zur dreidimensionalen Integration von Halbleitervorrichtungen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulichen, wobei mehr als zwei Halbleitervorrichtungselemente übereinander gestapelt und verbunden werden; und
6a–6d eine beispielhafte Ausführungsform zeigen, in dem die gebondeten Silizium-auf-Isolator-Wafer von beiden Seiten bearbeitet werden.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Während die vorliegende Erfindung in Bezug auf Ausführungsformen, wie sie in der folgenden ausführlichen Beschreibung veranschaulicht werden, und in Bezug auf die Zeichnungen beschrieben wird, sollte man verstehen, dass es nicht die Absicht ist, dass die folgende ausführliche Beschreibung und die Zeichnungen die vorliegende Erfindung auf die offenbarten besonderen beispielhaften Ausführungsformen beschränkt ist, sondern dass die beschriebenen beispielhaften Ausführungsformen nur verschiedene Aspekte der vorliegenden Erfindung, den Rahmen, der durch die anhängenden Ansprüche definiert ist, beispielhaft erläutert.
Die vorliegende Erfindung beschreibt ein Verfahren zur dreidimensionalen Integration von Halbleitervorrichtungen und eine sich daraus ergebende Vorrichtung. Das Verfahren kombiniert Niedertemperatur-Waferbondverfahren mit Rückseiten/Substratkontaktierverfahren, vorzugsweise mit Silizium-auf-Isolator-Vorrichtungen.
Die vorliegende Erfindung verwendet auf erfinderische Weise Niedrigtemperatur-Bondverfahren, die für gebondete Silizium-auf-Isolator-Wafertechnologie verwendet wird. Diese Weise Niedrigtemperatur-Bondtechnologie wird für das übereinander Stapeln mehrerer Siliziumschichten und zum Erzeugen aktiver Transistoren und anderer Schaltkreiselemente darin verwendet.
Die vorliegende Erfindung verwendet weiterhin in erfinderischer Weise eine Verbindungstechnologie, die verwendet wird, um einen innewohnenden Nachteil von Silizium-auf-Isolator-Vorrichtungen zu überbrücken, genauer gesagt, reichern sich in einem Feldeffekttransistor (FET), der auf einem Substrat mit einer Isolierschicht, die darauf ausgebildet ist, Ladungsträger unterhalb des Kanalbereichs des FETs an. Diese angereicherten Ladungsträger haben jedoch einen wesentlichen Einfluss auf die elektrischen Merkmale der Transistorvorrichtung, wie Gateschwellenspannung, und führen zu einer unerwünschten Beeinträchtigung der Signalleistung. Eine Möglichkeit, die angereicherten Ladungsträger zu beseitigen, ist, die Silizium-auf-Isolator-Vorrichtung mit einem Substratkontakt auszustatten, worin ein elektrischer Kontakt zu dem Substrat erzeugt wird. Die Erzeugung eines Kontakts erfordert jedoch das Ätzen von Öffnungen mit großem Längen-Weiten-Verhältnis durch verschiedene Materialien und verlässliches Füllen dieser Öffnungen mit Metall. Die vorliegende Erfindung verwendet diese komplexe Verbindungstechnologie auf eine Weise, dass sie die Erzeugung sowohl einer Verbindung zwischen den Ebenen, als auch einen Substratkontakt erlaubt. Als ein Ergebnis stellt die vorliegende Erfindung eine bemerkenswert erhöhte Transistordichte ohne Erhöhung der Chipfläche bereit. Darüber hinaus erlaubt diese Erfindung das Übereinanderstapeln von Halbleitervorrichtungen unter Verwendung derselben Prozessverfahren wie sie bei der Herstellung einer einzelnen Halbleitervorrichtungsschicht verwendet werden. Weiterhin werden keine zusätzlichen Verfahrensschritte erforderlich, die auf die dreidimensionale Integration von Halbleitern spezialisiert sind.
Mit Bezug auf die 1a bis 1e wird nun eine beispielhafte Ausführungsform gemäß der vorliegenden Erfindung beschrieben.
1(a) zeigt schematisch eine Querschnittsansicht eines zweiten Vorrichtungselements 100 gemäß der vorliegenden Erfindung. Zweite Schaltkreiselemente 106 sind zumindest teilweise in einem zweiten Halbleiterfilm 103 ausgebildet. Der zweite Halbleiterfilm 103 ist auf einer zweiten ebenen Isolierschicht 101 aus dielektrischem Material mit einer freien Oberfläche 110 ausgebildet. Die zweiten Schaltkreiselemente 106 und der zweite Halbleiterfilm 103 sind mit einer Schutzschicht 104 bedeckt.
In dem veranschaulichenden Beispiel von 1a ist der zweite Halbleiterfilm 103 von isolierendem dielektrischem Material 102/101 umgeben, so dass die zweiten Schaltkreiselemente 106 zumindest teilweise in zweiten Halbleiterinseln ausgebildet sind. Obwohl der zweite Halbleiterfilm 103 nicht auf zweite Halbleiterinseln beschränkt ist, können die gleichen Bezugszeichen für zweite Halbleiterfilme 103 und zweite Halbleiterinseln 103 verwendet werden.
Die Schutzschicht 104 kann Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, Saphir oder Ähnliches sein. Das dielektrische Material der zweiten ebenen Isolierschicht 101 kann Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, Saphir und Ähnliches sein und der Halbleiterfilm 103 kann Silizium, Germanium, Galliumarsenid und Ähnliches sein. Vorzugsweise werden Siliziumdioxid verwendet, das in einem Tetraethylorthosilikat-Verfahren (TEOS) bereitgestellt wird. Die zweiten Schaltkreiselemente 106 können aktive oder passive Elemente wie Feldeffekttransistoren (FET), kapazitive Elemente, Verdrahtungselemente und Ähnliches sein.
Die oben beschriebene Struktur ist allgemein bekannt als eine Silizium-auf-Isolator-Vorrichtung, wenn der zweite Halbleiterfilm 103 Silizium ist. Silizium-auf-Isolator-Technologie verwendet eine einfache Herstellungsabfolge, verfügt über verminderte Kopplungskapazität zwischen verschiedenen Schaltkreiselementen über den gesamten integrierten Schaltkreischip und eliminiert den Latch-up-Effekt in CMOS-Schaltkreisen. Verglichen mit Standardtechnologie wie lokale Oxidation von Silizium (LOCOS) erlaubt Silizium-auf-Isolator-Technologie kleinere Isolationsbereiche und reduziert deshalb die Chipgröße. Die minimale Trennung von Vorrichtungen wird nur durch Grenzen der Lithographie bestimmt und nicht durch das Abscheideverfahren wie in LOCOS. Weiterhin erlaubt Silizium-auf-Isolator-Technologie eine erhöhte Schaltkreisgeschwindigkeit aufgrund der verminderten parasitären Kapazität und der Chipgröße. Beispiele für Silizium-auf-Isolator-Verfahren werden später beschrieben.
Wie bereits vorher erwähnt, ist die vorliegende Erfindung nicht auf Silizium-auf-Isolator-Vorrichtungen beschränkt. Isolationstechniken für Schaltkreiselemente können auch auf Störstellenübergangsisolationstechniken (junction insulation), "lokale Oxidation von Silizium" (LOCOS)-Techniken, Grabenisolationstechniken und Ähnliches basieren.
1(b) ist eine Querschnittsansicht eines ersten Vorrichtungselements 200. Erste Schaltkreiselemente 206 sind zumindest teilweise in einem ersten Halbleiterfilm 203 ausgebildet. Der erste Halbleiterfilm 203 ist auf einer Isolierschicht 201 ausgebildet. Die ersten Schaltkreiselemente 206 und der erste Halbleiterfilm 203 sind mit einer Schutzschicht 204 bedeckt. Das erste Vorrichtungselement 200 umfasst weiterhin erste Kontaktbereiche 205/208, ein Substrat 209 und eine erste ebene Isolierschicht aus dielektrischem Material 207, die die Schutzschicht 204 und die ersten Kontaktbereiche 205/208 bedeckt und die eine freie Oberfläche 210 aufweist. Die Schutzschicht 204, das dielektrische Material der ersten ebenen Isolierschicht 201, der erste Halbleiterfilm 203 und die ersten Schaltkreiselemente können dieselben Eigenschaften umfassen wie das zweite Vorrichtungselement 100, wie vorher beschrieben.
In der veranschaulichenden Ausführungsform von 1b ist der erste Halbleiterfilm 203 von isolierendem dielektrischem Material 202/201 umgeben, so dass die ersten Schaltkreiselemente 206 zumindest teilweise in ersten Halbleiterinseln ausgebildet sind. Obwohl der erste Halbleiterfilm 203 nicht auf die ersten Halbleiterinseln beschränkt ist, werden dieselben Bezugszeichen für die ersten Halbleiterfilme 203 und die ersten Halbleiterinseln 203 verwendet.
Darüber hinaus zeigt 1(b) Kontaktbereiche 205/208, die eine elektrische Verbindung zum Substrat 209 oder zu den Halbleiterinseln 203 ermöglichen. Solche Kontaktbereiche 205/208 können verwendet werden, um die Ladungen in dem Bereich zwischen dem Substrat 209 und der Isolierschicht 201 zu beseitigen. Aufgrund der geringen Leitfähigkeit dieser zwei Schichten neigen Ladungen dazu, sich in diesem Bereich anzureichern und die Gerätefunktion einzuschränken. Deshalb kann ein erster Kontaktbereich in Silizium-auf-Isolator-Vorrichtungen als Substratkontakt 208 verwendet werden. Typischerweise weisen Kontaktbereiche 205/208 ein hohes Aspektverhältnis (Tiefe/Weite) auf, vorzugsweise mit einem Aspektverhältnis (Tiefe/Weite) größer als 10 und besonders bevorzugt größer als 15.
Die Kontaktbereiche 205/208 können gemäß des folgenden Verfahrensablaufs erzeugt werden. Ein Lithographieschritt wird durchgeführt, um eine Schutzlackmaske für einen nachfolgenden anisotropen Ätzschritt bereit zu stellen, um eine Öffnung für einen Kontaktbereich 205/208 zu erzeugen. Der anisotrope Ätzschritt zur Erzeugung der Öffnung muss keine Selektivität gegenüber irgendeiner Schicht aufweisen, durch die die Öffnung geätzt wird, z.B. die Schutzschicht 204, die Siliziuminsel 203 und die Isolierschicht 201. Größe und Form der Öffnung kann je nach Design oder nach Belieben und Füllfähigkeit verändert werden, d.h., die Öffnung kann einen kreisförmigen, quadratischen oder rechteckigen Querschnitt aufweisen. In einer veranschaulichenden Ausführungsform ist die Öffnung im Allgemeinen eine kreisförmige Öffnung mit einem Durchmesserbereich von ungefähr 300–500 nm und kann eine Tiefe von mehr als 10 μm erreichen. In diesem Fall wäre das Aspektverhältnis (Tiefe/Weite) näherungsweise 20 (10 μm/500 nm).
Als nächstes wird die Öffnung durch ein Kontaktierungsmetall wie Wolfram gefüllt. Jedes andere geeignete Kontaktmetall, das im Stand der Technik bekannt ist, wie Aluminium, Kobalt, Titan, Tantal oder Kombinationen davon, können verwendet werden. Das Abscheideverfahren kann chemische Dampfabscheidung (CVD), Sputtern, selektive stromlose Metallabscheidung aus wässriger Lösung oder jedes andere Verfahren, das eine ausreichende Stufenbedeckung erlaubt, sein.
Wolfram wird jedoch bevorzugt als Füllmaterial verwendet, weil es ausgezeichneten Widerstand gegenüber Elektromigrationseffekte, Hügelentstehung und feuchtigkeitsverursachter Korrosion aufweist. Weiterhin kann es durch CVD abgeschieden werden und erlaubt deshalb eine viel bessere Stufenbedeckung, als sie durch Sputterabscheidung oder physikalisch aufgedampfte Filme, z.B. Aluminiumfilme, erhalten wird. Folglich können Kontaktöffnungen, allgemein genannt als Vias, die ein sehr hohes Aspektverhältnis (Tiefe/Weite) aufweisen, gefüllt werden, wodurch eine hohe Schaltkreispackungsdichte erreicht wird.
In einer besonderen Ausführungsform wird Siliziumdioxid als dielektrisches Material für die erste ebene Isolierschicht 207 verwendet. Siliziumdioxidtechnologie ist sehr bewährt und häufig verwendet. Ein weiterer Vorteil ist, dass Siliziumdioxid als dielektrisches Material für die erste ebene Isolierschicht 207 eine Oberfläche bereitstellt, für die es sehr bewährte Bondverfahren gibt.
In einer weiteren Ausführungsform ist das dielektrische Material von mindestens einem der ebenen Isolierschichten 201/207 Siliziudioxid, das durch chemische Dampfabscheidung oder Plasma verstärkte chemische Dampfabscheidung aufgebracht ist. Mit diesen Techniken kann eine bessere Bedeckung von Kanten und Strukturen mit einem hohen Aspektverhältnis (Tiefe/Weite) erreicht werden. Dies ist vorteilhaft, wenn Silizium-auf-Isolator-Technologien mit kleinen Strukturgrößen verwendet werden. Auf diese Weise kann eine bessere Kompatibilität zu Silizium-auf-Isolator-Verfahren erreicht werden.
In noch einer anderen veranschaulichenden Ausführungsform wird das dielektrische Material von mindestens einem der ebenen Isolierschichten 201/207 durch Zersetzung von Tetraethylorthosilikat, allgemein bekannt als TEOS, durch chemische Dampfabscheidung oder plasmaverstärkte chemische Dampfabscheidung erzeugt. Mit solch einem Verfahren können Siliziumdioxidfilme von hoher Qualität mit einer ausgezeichneten Stufenbedeckung erreicht werden. Weiterhin ermöglicht diese Methode, Strukturen mit einem hohen Aspektverhältnis (Tiefe/Weite) zu füllen, was wichtig beim Füllen von Gräben mit dielektrischem Material in Silizium-auf-Isolator-Verfahren sein kann.
1(c) zeigt eine Struktur, die durch Verschmelzung der Vorrichtungselemente von 1(a) und 1(b) erzeugt wird. Merkmale, die von vorhergehenden Figuren bekannt sind, behalten ihre Bezugszeichen.
Jedes geeignete Bondverfahren, das im Stand der Technik bekannt ist, kann zum Verbinden der Vorrichtungselemente der 1(a) und 1(b) verwendet werden. In einer Ausführungsform kann ein Niedertemperaturverfahren ausgewählt werden, insbesondere ein Verfahren, das eine Temperatur im Bereich von Raumtemperatur bis zu ungefähr 500°C erfordert und besonders bevorzugt eine Temperatur im Bereich von Raumtemperatur bis ungefähr 300°C erfordert, um Strukturen durch erhöhte Temperaturen nicht nachteilig zu beeinflussen.
Das Bonden von Strukturen wie sie in den 1(a) und 1(b) veranschaulicht sind, kann auf beispielhafte Weise durch den folgenden Verfahrensablauf durchgeführt werden. Ausgehend von den zwei Vorrichtungen mit Siliziumdioxidschichten 207 und 101 werden die Oberflächen 110 und 210, geglättet und poliert, z.B. durch mechanisches/chemisches Polieren. Als nächstes wird die Oberfläche aktiviert durch, z.B., Behandlung mit Schwefelsäure und Wasserstoffperoxid oder durch ein Plasma. Dann werden die polierten Oberflächen 110 und 210 unter geeigneten Verfahrensbedingungen in engen Kontakt gebracht, wobei die Verfahrensbedingungen eine Temperatur wie oben beschrieben und atmosphärische Bedingungen umfassen, die Vakuumbedingungen oder Bedingungen in einem Inertgas einschließen. Druckbedingungen, unter denen die Vorrichtungen zusammengepresst werden, können von keinerlei externer Kraft bis zu mehr als –kN/cm² reichen.
1(d) veranschaulicht die Struktur von 1(c) in einer fortgeschrittenen Herstellungsstufe. Kontaktlöcher 413, 414, 415, 416 werden in die Vorrichtung 400 hinunter bis zu verschiedenen Vorrichtungsebenen, wie den ersten Kontaktbereichen 205, 208 oder zu den Siliziuminseln 103, 203 geätzt. Die Durchmesser der Kontaktlöcher 414 können etwas größer sein als der darunter liegende erste Kontaktbereich 205, um die Positionierung zu erleichtern.
Gemäß einer beispielhaften Ausführungsform kann derselbe Ätzprozess wie für die Erzeugung der Substratkontakte, wie vorher beschrieben, verwendet werden. Die Kontaktlöcher 413, 414, 415, 416 können zu einer erwünschten Ebene in jeder der Strukturen wie in den 1(a) und 1(b) veranschaulicht, hinuntergeätzt werden. Zum Beispiel kann das Kontaktloch zu einem der ersten Schaltkreiselemente 206 in dem ersten Vorrichtungselement 200 hintergeätzt werden, oder hinunter zu einem der zweiten Schaltkreiselemente 106 in dem zweiten Vorrichtungselement 100, oder hinunter zu einem Kontaktbereich 205, 208 in dem ersten Vorrichtungselement 200, und sogar hinunter zum Substrat 209 des ersten Vorrichtungselements 200. Ein anisotropes Ätzverfahren kann verwendet werden, um ein großes Aspektverhältnis (Tiefe/Weite) zu erreichen.
1(e) ist eine Querschnittsansicht einer dreidimensional integrierten Halbleitervorrichtung 500 in einer weiter fortgeschrittenen Herstellungsstufe. Die Kontaktlöcher 413, 414, 415, 416 aus 1(d) werden mit leitfähigem Material gefüllt, um das Verfahren zur Erzeugung solcher Kontaktbereiche, die eine Mehrebenenverbindung zwischen übereinander gestapelten Vorrichtungen bereitstellt, zu vervollständigen. Die Kontaktlöcher 413, 414, 415, 416 aus 1(d) werden durch irgendein geeignetes Kontaktmaterial, das im Stand der Technik bekannt ist, wie Wolfram, Aluminium, Kobalt, Titan, Tantal oder eine Kombination daraus gefüllt. Das Abscheideverfahren kann chemische Dampfabscheidung (CVD), Sputtern, selektive stromlose Metallabscheidung aus flüssigen Lösungen und Ähnlichem sein. Vorzugsweise ist das Verfahren des Füllens der Kontaktlöcher 413, 414, 415, 416 der 1(d) jedoch das gleiche wie das, das für die Substratkontakte, wie vorher beschrieben, verwendet wurde. In einer Ausführungsform wird die gesamte Struktur mit Kontaktierfeldern 508 ausgestattet.
Die 2 und 3 zeigen veranschaulichende Beispiele für Silizium-auf-Isolator-Waferbond-Verfahren. Es wird berichtet, dass Silizium-auf-Isolator-Waferbond-Verfahren ver glichen zu verschiedenen Isolationsansätzen wie dielektrische Isolation (DI) und Trennung durch implantierten Sauerstoff (SYMOX) sehr geringe Leckströme aufweist. Zum Beispiel weist die dielektrische Isolationstechnik unvollständig isolierte Inseln aufgrund von Differenzen des thermischen Ausdehnungskoeffizienten der verwendeten Materialien auf, die zu einem gebogenen Wafer führen. SYMOX erlaubt nur dünne vergrabene Oxidschichten, die Nachteile für Anwendungen bei höheren Spannungen aufweisen. Weiterhin kann gemäß der vorliegenden Erfindung bei Silizium-auf-Isolator-Waferbond-Verfahren das selbe Bondverfahren angewendet werden, wie es zum Bonden der ersten und zweiten Vorrichtungselemente 100 und 200 verwendet wird, um eine dreidimensionale Halbleitervorrichtung zu erzeugen. Deshalb ermöglicht es die vorliegende Erfindung kompatible Verfahren anzuwenden und erlaubt deshalb die Vermeidung gegenseitiger möglicher Verfahrensbeeinflussung.
Im Folgenden werden die Verfahrensschritte für ein veranschaulichendes Beispiel eines Silizium-auf-Isolator-Waferbond-Verfahrens mit Bezug auf die begleitenden 2(a)–2(f) erklärt. Die 2(a)-2(f) sind Querschnittsansichten einer Silizium-auf-Isolator-Vorrichtung, wobei verschiedene Stufen während des Herstellungsverfahrens veranschaulicht werden. Obwohl jede Art von Silizium-auf-Isolator-Verfahren verwendet werden kann, wendet eine bestimmte veranschaulichende Ausführungsform Silizium-auf-Isolator-Waferbond-Verfahren an.
2(a) zeigt die Querschnittsansicht von zwei Wafern 621 und 622, wobei der erste Wafer 622 oxidierte Oberflächen 623 und 624 aufweist und dotiertes oder undotiertes Silizium umfassen kann. Der zweite Wafer 621 kann ein dotiertes oder undotiertes Siliziumsubstrat sein, das oxidierte Oberflächen aufweisen kann oder nicht. Um mit den vorher beschriebenen Verfahren kompatibel zu sein, wird jedoch eine oxidierte Oberfläche bevorzugt. Kommerziell erhältliche oxidierte Wafer können als erste und/oder zweite Wafer 621, 622 verwendet werden.
2(b) zeigt zwei Wafer 621 und 622, die nach dem Bondverfahren miteinander verschmolzen sind. Gemäß einer Ausführungsform wird das Bondverfahren bei einer Temperatur zwischen ungefähr 700°C und ungefähr 1200°C durchgeführt. Das Bondverfahren kann unter Vakuumbedingungen und/oder unter Anlegung einer Spannung ausgeführt werden. Eine besondere Ausführungsform verwendet dieselben Bondverfahrens bedingungen wie vorher unter 1(c) beschrieben, insbesondere mit denselben Temperaturbedingungen.
2(c) veranschaulicht einen Verfahrensschritt, worin die bedeckenden Oxidschichten 624 entfernt wurden und Gräben 625 in das Silizium 622 geätzt wurden. Jedes Trockenätz- oder nasschemische Ätzverfahren, das im Stand der Technik bekannt ist, kann verwendet werden, um die bedeckende Oxidschicht 624 zu entfernen. Nach einem vorangegangenen Fotolithographieschritt, wie er im Stand der Technik bekannt ist, können die Gräben 625 geätzt werden. Die Gräben 625 können V-Form, wie in 2(c) gezeigt wird, aufweisen, oder, besonders bevorzugt, haben vertikale Wände, um eine höhere Integrationsdichte zu erreichen.
2(d) veranschaulicht eine weiter fortgeschrittene Stufe des SOI-Verfahrens. Die Gräben 625 werden mit dielektrischem Material z.B. Siliziumdioxid 626 gefüllt. Alternativ kann die Oberfläche der Gräben 625 wieder oxidiert werden und ein Polysiliziumfilm wird auf dem Oxid erzeugt, so dass das verbleibende Volumens des Grabens 625 gefüllt wird.
2(e) veranschaulicht das Ergebnis eines nachfolgenden Verfahrensschrittes. Die Vorrichtung wird geglättet indem vorstehendes dielektrisches Material entfernt wird, so dass Siliziuminseln 630 entstehen. Die Siliziuminseln 630 sind von isolierendem Material 623 und 631 umgeben und sind von benachbarten Siliziuminseln getrennt.
2(f) zeigt ein veranschaulichendes Beispiel einer Silizium-auf-Isolator-Vorrichtung 600, worin ein Feldeffekttransistor mit Source- und Drain-Elektrode 627, einer Gateisolierung 628 und einer Gateelektrode 629 zumindest teilweise in der Siliziuminsel 630, erzeugt wird.
Hinsichtlich der Minimierung von Vorrichtungsstrukturen können die Gräben 625 anisotrop geätzt werden, um ein hohes Aspektverhältnis (Tiefe/Weite) zu erreichen. Dadurch erhalten die Gräben, die im Wesentlichen mit dielektrischem Material gefüllt sind, im Wesentlichen vertikale Wände. Die Verfahren sind deshalb vorzugsweise dieselben wie bereits beschrieben. Dieses Verfahren ist ähnlich zu einem Verfahren zur Erzeugung von vergrabenem Oxid (buried oxide, BOX).
Die 3(a)–3(f) zeigen eine Alternative zu dem vorher genannten Silizium-auf-Isolator-Verfahren. 3(a) zeigt ein dotiertes oder undotiertes Siliziummaterial 730, in das V-geformte Gräben geätzt wurden und das mit einer Oxidschicht 731 ausgestattet wurde. 3(b) zeigt den nächsten Verfahrensschritt, worin Polysilizium 732 auf der oxidierten Schicht 731 abgeschieden wird. 3(c) zeigt eine weiter fortgeschrittene Prozessstufe, worin die Polysiliziumschicht 732 geglättet wurde und mit einer Oxidschicht 733 ausgestattet wurde. 3(d) veranschaulicht einen nachfolgenden Verfahrensschritt, worin ein Substratwafer 734 auf die Oxidschicht 733 gebondet wird. Wieder sind dieselben Bondverfahren wie vorher beschrieben bevorzugt. 3(e) veranschaulicht eine weiter verarbeitete Vorrichtung, worin das Siliziummaterial 730 dünner gemacht und poliert wurde bis isolierte Siliziuminseln 735 entstehen.
3(f) zeigt wieder eine veranschaulichende Ausführungsform einer SOI-Vorrichtung 700 beim abschließenden Schritt der Erzeugung von Schaltkreisen in der Siliziuminsel 734, worin ein Feldeffekttransistor mit einer Source- und einer Drain-Elektrode 737, einer Gateisolation 738 und einer Gateelektrode 739 zumindest teilweise in der Siliziuminsel 735 erzeugt wird.
4(a)–4(c) veranschaulichen ein Verfahren zur Bereitstellung eines zweiten Vorrichtungselements in einem zweiten Halbleiterfilm wie in 1(a) veranschaulicht. Da Silizium-auf-Isolator-Vorrichtungen im Allgemeinen mit einem Substrat ausgestattet sind, ist sofortiges Bonden an eine darunter liegende Vorrichtung nicht möglich. Deshalb muss solch ein Substrat entfernt werden. Auf der anderen Seite bedeutet die Entfernung des Substrats eine dramatische Reduzierung der Dicke der Vorrichtung, wobei die mechanische Stabilität verloren geht. Deshalb kann ein unterstützendes Verfahren eingesetzt werden, um die mechanische Stabilität während kritischer Verfahrensschritte, die in den 4(a)–4(c) veranschaulicht werden, zu verbessern.
4(a) zeigt eine Querschnittsansicht einer Halbleitervorrichtung 800, die an eine erste Halbleitervorrichtung 200 gemäß 1(b) gebondet werden soll. Die Halbleitervorrichtung 800 umfasst ein Substrat 843, eine Schutzschicht 845, eine Halbleiterinsel (844), umgeben von isolierendem Material (842). Ein Feldeffekttransistor, der eine Source- und eine Drain-Elektrode 847, eine Gateisolationsschicht 848 und eine Gateelektrode 849 umfasst, wird zumindest teilweise in der Siliziuminsel 844 erzeugt und veranschaulicht ein Schaltkreiselement analog zu Schaltkreiselementen 106 und 206, die in 1 gezeigt sind. Um die Halbleitervorrichtung 800 an die erste Halbleitervorrichtung 200 gemäß der 1(b) zu bonden, muss das Substrat 843 entfernt werden, wobei die mechanische Stabilität der Halbleitervorrichtung 800 vermindert wird.
Die Querschnittsansicht in 4(b) zeigt eine Hilfsschicht 851, die an die Schutzschicht 845 über eine Verbindungsschicht 850 angebracht wird. Die Hilfsschicht 851 kann aus Silizium, Quarz oder Aluminiumoxid hergestellt sein, wobei das Material gewählt werden kann, um einen hohen Grad an Kompatibilität hinsichtlich thermischer Ausdehnung und mechanische Stabilität zu erreichen. Als Haftschicht 850 kann Wachs oder ein Epoxydharz verwendet werden, so dass die Hilfsschicht 851 leicht entfernt werden kann.
Die Querschnittsansicht von 4(c) veranschaulicht den nächsten Verfahrensschritt. In diesem Schritt wird die Substratschicht 843 durch ein Dünnungsverfahren, das chemisches/mechanisches Polieren umfasst, entfernt. Eine freie Oberfläche des Isolationsmaterials 842 wird erzeugt, die zum Bonden an ein darunter liegendes erstes Vorrichtungselement 200, wie in 1(c) beschrieben, verwendet werden kann.
Bevor dem nächsten Verfahrensschritt gemäß eines Verfahrens, das in der 1(d) veranschaulicht ist, durchgeführt werden kann, muss die Hilfsschicht 851 und die Haftschicht 850 in einem vorangehenden Schritt entfernt werden. Dies kann z.B. durch Erhitzen des Wachses oberhalb seines Schmelzpunktes erreicht werden, wodurch die Hilfsschicht 851 entfernt wird.
Die 5(a)–5(e) zeigen eine veranschaulichende Ausführungsform, worin die Bildung des dreidimensional integrierten Schaltkreises 1100 mit mehr als zwei Halbleitervorrichtungselementen (I und II und III), die übereinander gestapelt werden, gezeigt wird. Die 5(a)–5(e) veranschaulichen ein IC bei verschiedenen Herstellungsstufen.
5(a) zeigt schematisch eine Querschnittsansicht eines zweiten Vorrichtungselements 900 in einem zweiten Halbleiterfilm 903 gemäß der vorliegenden Erfindung. Der zweite Halbleiterfilm 903 ist auf einer zweiten ebenen Isolierschicht aus dielektrischem Material 901 mit einer freien Oberfläche 910 ausgebildet. Schaltkreiselemente 906 sind zumindest teilweise in dem zweiten Halbleiterfilm 903 ausgebildet. Die Schaltkreiselemente 906 und der zweite Halbleiterfilm 903 sind mit einer Schutzschicht 904 bedeckt. Der zweite Halbleiterfilm 903 ist von isolierendem Material 901 und 902 umgeben, wobei eine Halbleiterinsel entsteht.
Die Struktur des zweiten Vorrichtungselements 900 in dieser veranschaulichenden Ausführungsform ist analog zu dem zweiten Vorrichtungselement 100 von 1(a) und alle Eigenschaften, die mit Bezug auf 1 und entsprechende Ausführungsformen beschrieben sind, gelten für 5(a).
5(b) ist eine Querschnittsansicht eines ersten Vorrichtungselements 1000, das auf einem Substrat 1209 ausgebildet ist, wobei das erste Vorrichtungselement 1000 mindestens zwei Schaltkreise II und III, die übereinander gestapelt und miteinander verschmolzen sind, erste Kontaktbereiche 1513, 1514, 1515, 1516, die durch die verschmolzenen Schaltkreise II, III hindurchreichen, und eine erste ebene Isolierschicht 1007 aus dielektrischem Material mit einer ersten freien Oberfläche 1011 umfasst. Der erste Schaltkreis II umfasst Schaltkreiselemente 1106, Halbleiterfilme 1103 und Isolierschichten 1101 und 1102. Der zweite Schaltkreis III umfasst Schaltkreiselemente 1206, Halbleiterfilme 1203 und Isolierschichten 1201 und 1202.
Die Struktur des ersten Vorrichtungselements 1000 in dieser veranschaulichenden Ausführungsform ist analog zu der Halbleitervorrichtung 500 von 1(e), jedoch ohne die Kontaktflächen 508. Deshalb gelten alle Eigenschaften, die hinsichtlich der 1 und entsprechender Ausführungsformen beschrieben sind, auch für 5(b).
5(c) zeigt eine Verfahrensstufe einer Halbleitervorrichtung 1100, worin das zweite Vorrichtungselement 900 auf das erste Vorrichtungselement 1000 gestapelt und mit einem Bondverfahren, das analog zu den Bondverfahren sein kann, die mit 1(c) beschrieben sind, verschmolzen sind. Deshalb können alle darin beschriebenen Ausführungsformen angewendet werden.
5(d) veranschaulicht eine Verfahrensstufe einer Halbleitervorrichtung 1200 worin Kontaktlöcher 1115 in die Halbleitervorrichtung 1200 geätzt werden, insbesondere in das zweite Vorrichtungselement 900 bis hinab zu den Kontaktabschnitten 1513, 1514, 1515, 1516 des darunter liegenden ersten Vorrichtungselements 1000. Die Durchmesser der Kontaktlöcher 1115 können etwas größer sein als die darunter liegenden Kontaktbereiche 1513, 1514, 1515, 1516, um eine Ausrichtung zu erleichtern (nicht gezeigt).
5(e) ist eine Querschnittsansicht der vollständigen dreidimensional integrierten Halbleitervorrichtung 1300. Die Kontaktlöcher 1115 von 5(d) sind mit leitfähigem Material gefüllt, um die Kontaktbereiche 1613, 1614, 1615, 1616 zu vervollständigen, wobei eine Mehrebenenkontaktierung zwischen den übereinander gestapelten Schaltkreisen I, II und III bereit gestellt wird. Die Kontaktlöcher werden durch irgendein geeignetes Kontaktmetall, das im Stand der Technik bekannt ist, wie Wolfram, Aluminium, Kobalt, Titan, Tantal oder Kombinationen davon gefüllt. Auf der Oberseite der Kontaktabschnitte 1613, 1614, 1615, 1616 können Kontaktflächen 1108 ausgebildet sein. Das Abscheideverfahren kann chemische Dampfabscheidung (CVD), Sputtern, selektive stromlose Metallabscheidung aus wässriger Lösung und Ähnliches sein.
Die 6(a)–6(d) zeigen schematisch ein weiteres Herstellungsverfahren einer integrierten Schaltung 1400 während verschiedener Herstellungsstufen gemäß eines veranschaulichenden Beispiels. 6(a) zeigt eine Querschnittsansicht eines ersten 1202 und eines zweiten 1205 Wafers, wobei die ersten und zweiten Wafer 1202, 1205 einen dotierten oder undotierten Halbleiterfilm 1202, 1205 umfassen, welche mit Oxidschichten 1201, 1203, 1204 bzw. 1206 ausgestattet sind. Das Halbleitermaterial kann Silizium, Germanium, Galliumarsenid und Ähnliches sein.
6(b) zeigt die ersten und zweiten Wafer 1202 und 1205, die an den Oxidschichten 1203 und 1204 zusammengebondet sind. Eine Schutzoxidschicht 1206 wird entfernt und Gräben 1207 werden erzeugt, um Halbleiterinseln zu definieren.
In 6(c) wird ein Schaltkreiselement 1210, in diesem Fall durch einen Feldeffekttransistor veranschaulicht, zumindest teilweise in der Siliziuminsel erzeugt. Die Gräben werden mit dielektrischem Material 1208 gefüllt.
In 6(d) wird das Kontaktloch 1207 mit leitfähigem Material 1211 gefüllt. Die Oxidschicht 1201 wird entfernt, Gräben 1212 für Halbleiterinseln werden erzeugt und gefüllt.
Ein Schaltkreiselement 1214 wird erzeugt und ein Kontaktloch 1213 wird durch den zweiten Wafer 1202 zu dem Kontaktloch 1211 geätzt und mit leitfähigem Material gefüllt.
Die Verfahren zur Erzeugung des dreidimensional integrierten Schaltkreises 1400, wie in 6(d) dargestellt, sind ähnlich zu denen, die oben beschrieben wurden, und die Beschreibung dafür wurde weg gelassen.
In einer weiteren Ausführungsform (nicht gezeigt) kann der dreidimensional integrierte Schaltkreis 1400 als erstes und/oder ein zweites Vorrichtungselement 100, 200, wie in den 1 beschrieben, verwendet werden, um eine dreidimensional integrierte Vorrichtung zu erzeugen, die drei und mehr Schichten mit Schaltkreiselementen umfasst.

Claims

Ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung, umfassend: Bereitstellung eines ersten Vorrichtungselements (200), wobei das erste Vorrichtungselement (200) umfasst: ein erstes Schaltkreiselement (206), das zumindest teilweise in einem ersten Halbleiterfilm (203) ausgebildet ist, worin der erste Halbleiterfilm (203) als Halbleiterinsel umgeben von isolierendem Material (201/202) ausgebildet ist, einem ersten Kontaktbereich (208), und einer ersten ebenen Isolierschicht (201) aus dielektrischem Material mit einer ersten freien Oberfläche; Bereitstellung eines zweiten Vorrichtungselements (100), wobei das zweite Vorrichtungselement ein zweites Schaltkreiselement (106), das zumindest teilweise in einem zweiten Halbleiterfilm (103) ausgebildet ist, und eine zweite ebene Isolierschicht (101) aus dielektrischem Material, ausgebildet auf dem zweiten Halbleiterfilm (103), mit einer zweiten freien Oberfläche, umfasst; wobei mindestens eines der ersten und zweiten Vorrichtungselemente (100, 200) durch ein Verfahren erzeugt wird, das das Bonden eines ersten Halbleiterwafers mit einem zweiten Halbleiterwafer mit Hilfe eines Bondverfahrens umfasst, wobei die Oberfläche mindestens eines Halbleiterwafers oxidiert ist und die oxidierte Oberfläche zwischen den zwei Halbleiterwafern liegt; Übereinanderstapeln der ersten und zweiten Vorrichtungselemente (100, 200), so dass die erste freie Oberfläche der ersten ebenen Isolierschicht (201) der zweiten freien Oberfläche der zweiten ebenen Isolierschicht (101) gegenüberliegt; Bonden der ersten ebenen Isolierschicht (201) an die zweite ebene Isolierschicht (101), wobei das gleiche Bondverfahren, wie in dem Verfahren zum Erzeugen des mindestens einen des ersten und zweiten Vorrichtungselements (100, 200), verwendet wird; und Erzeugen eines zweiten Kontaktbereichs (414), der durch das zweite Vorrichtungselement (100), den zweiten Halbleiterfilm (103), die zweite ebene Isolierschicht (101) und die erste ebene Isolierschicht (201) zu dem ersten Kontaktbereich hindurchreicht.
Das Verfahren von Anspruch 1, worin Siliziumdioxid als dielektrisches Material verwendet wird.
Das Verfahren von Anspruch 1, worin das Erzeugen des ersten Kontaktbereichs (208) umfasst: Ätzen eines Kontaktlochs in das erste Vorrichtungselement durch mindestens zwei verschiedene Materialien; und Füllen des Kontaktlochs mit leitfähigem Material.
Das Verfahren von Ansprach 3, worin der erste Kontaktbereich (208) einen Substratkontakt umfasst, der einen leitfähigen Pfad zu einem Substrat bereit stellt auf dem das erste Vorrichtungselement ausgebildet ist.
Das Verfahren von Anspruch 3, worin ein Aspektverhältnis des Kontaktlochs größer als 10 ist.
Das Verfahren von Anspruch 3, worin ein Aspektverhältnis des Kontaktlochs größer als 15 ist.
Das Verfahren von Anspruch 3, worin ein anisotropes Trockenätzverfahren verwendet wird, um das Kontaktloch in das erste Vorrichtungselement (200) zu ätzen.
Das Verfahren von Anspruch 1, worin das Bondverfahren umfasst: Polieren der ersten und zweiten freien Oberfläche der ersten und zweiten ebenen Isolierschicht (101, 201); Aktivieren der ersten und zweiten freien Oberfläche; und Zusammenbringen in engen Kontakt der polierten ersten und zweiten freien Oberfläche.
Das Verfahren von Anspruch 1, worin das Bondverfahren in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 500°C ausgeführt wird.
Das Verfahren von Anspruch 1, worin das Bondverfahren in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 300°C ausgeführt wird.
Das Verfahren von Anspruch 1, worin das Bondverfahren in einem Temperaturbereich ungefähr zwischen 700°C und 1200°C ausgeführt wird.
Das Verfahren von Anspruch 1, worin das Erzeugen des zweiten Kontaktbereichs umfasst: Ätzen eines Kontaktloches, das durch das zweite Vorrichtungselement (100), den zweiten Halbleiterfilm (103), die zweite ebene Isolierschicht (101) und die erste ebene Isolierschicht (201) zu einem ersten Kontaktbereich (208) reicht; und Füllen des Kontaktlochs mit leitfähigem Material.
Das Verfahren von Anspruch 12, worin das Aspektverhältnis des Kontaktlochs größer als 10 ist.
Das Verfahren von Anspruch 12, worin das Aspektverhältnis des Kontaktlochs größer als 15 ist.
Das Verfahren von Anspruch 12, worin ein anisotropes Trockenätzverfahren für jedes Kontaktloch in das zweite Vorrichtungselement verwendet wird.
Das Verfahren von Anspruch 2, worin das Verfahren zum Erzeugen mindestens eines des ersten und zweiten Vorrichtungselements (100, 200) weiterhin umfasst Ätzen von entweder Rillen oder Gräben in eine Seite des gebondeten Wafers hinunter bis auf die oxidierte Oberfläche um Siliziuminseln zu definieren; Füllen entweder der Rillen oder Gräben mit isolierendem dielektrischem Material; und Erzeugen von Schaltkreiselementen auf den Siliziuminseln.
Das Verfahren von Anspruch 1, worin das Bereitstellen des zweiten Vorrichtungselements (100) weiter umfasst: Absetzen einer Bondschicht auf die Oberfläche; Anbringen eines zeitweiligen Substrats, das als Hilfsschicht verwendet wird; und Entfernen eines Substrats, das unter der zweiten ebenen Isolierschicht aus dielektrischem Material liegt.
Das Verfahren von Anspruch 17, worin die Hilfsschicht so gewählt wird, dass sie hinsichtlich thermischer Ausdehnung kompatibel zu darunter liegenden Strukturen ist.
Das Verfahren von Anspruch 17, worin das zeitweilige Substrat entfernt wird, nachdem die zweite ebene Isolierschicht an die erste ebene Isolierschicht gebondet ist.
Ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung, umfassend: Bereitstellung eines ersten Vorrichtungselements (1000), wobei das erste Vorrichtungselement (1000) umfasst: mindestens zwei Schaltkreiselemente (1106, 1206), die übereinandergestapelt und miteinander verschmolzen sind, einen ersten Kontaktbereich (1513, 1514, 1515, 1516) und eine erste ebene Isolierschicht aus dielektrischem Material mit einer ersten freien Oberfläche; Erzeugen eines zweiten Vorrichtungselements (900) mit einem Verfahren, das das Bonden eines ersten Halbleiterwafers an einen zweiten Halbleiterwafer mit Hilfe eines Bondverfahrens umfasst, wobei die Oberfläche mindestens eines Halbleiterwafers oxidiert ist, und die oxidierte Oberfläche zwischen den beiden Halbleiterwafern liegt, und wobei das zweite Vorrichtungselement ein Schaltkreiselement, das zumindest teilweise in einem Halbleiterfilm (903) ausgebildet ist, und eine zweite Isolierschicht (901) aus dielektrischem Material, ausgebildet auf dem Halbleiterfilm (903), mit einer zweiten freien Oberfläche (910), umfasst; Übereinanderstapeln des ersten und zweiten Vorrichtungselements (900, 1000), so dass die erste freie Oberfläche der ersten ebenen Isolierschicht der zweiten freien Oberfläche (910) der zweiten ebenen Isolierschicht (901) gegenüberliegt; Bonden der ersten ebenen Isolierschicht an die zweite ebene Isolierschicht (901), wobei das gleiche Bondverfahren verwendet wird, wie für das Bonden des ersten und zweiten Halbleiterwafers; und Erzeugen eines zweiten Kontaktbereichs (1613, 1614, 1615, 1616), der durch das zweite Vorrichtungselement (900), die zweite ebene Isolierschicht (901) und die erste ebene Isolierschicht zu dem ersten Kontaktbereich (1513, 1514, 1515, 1516) hindurchreicht, indem mindestens ein Kontaktloch mit einem Aspektverhältnis größer als 10 geätzt und mit leitfähigem Material gefüllt wird.
Das Verfahren von Anspruch 20, worin zumindest eines der Schaltkreiselemente (1106, 1206) in und auf einer Siliziumschicht, die auf einem isolierenden Substrat abgeschieden ist, ausgebildet ist.
Das Verfahren von Anspruch 20, worin Siliziumdioxid als dielektrisches Material verwendet wird.
Das Verfahren von Anspruch 20, worin das Erzeugen eines des ersten und zweiten Kontaktbereichs (1513, 1514, 1515, 1516, 1613, 1614, 1615, 1616) umfasst: Ätzen eines Kontaktlochs durch mindestens zwei verschiedene Materialien; und Füllen des Kontaktlochs mit leitfähigem Material.
Das Verfahren von Anspruch 23, worin einer des ersten und zweiten Kontaktbereichs (1513, 1514, 1515, 1516, 1613, 1614, 1615, 1616) einen Substratkontakt umfasst, der einen leitfähigen Pfad zu einem Substrat bereit stellt, auf dem eines des ersten und zweiten Vorrichtungselements (900, 1000) ausgebildet ist.
Das Verfahren von Anspruch 23, worin ein Aspektverhältnis des Kontaktlochs größer als 15 ist.
Das Verfahren von Anspruch 20, worin das Bondverfahren umfasst: Polieren der ersten und zweiten freien Oberflächen der ersten und zweiten ebenen Isolierschichten; Aktivieren der ersten und zweiten freien Oberflächen; und Zusammenbringen der polierten ersten und zweiten freien Oberfläche in engen Kontakt.
Das Verfahren von Anspruch 26, worin das Bondverfahren in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 500°C ausgeführt wird.
Das Verfahren von Anspruch 26, worin das Bondverfahren in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 300°C ausgeführt wird.
Ein Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung, umfassend: Bereitstellung eines ersten Halbleiterfilms (1202) mit einer ersten ebenen Isolierschicht (1203) aus dielektrischem Material mit einer ersten freien Oberfläche; Bereitstellung eines zweiten Halbleiterfilms (1205) mit einer zweiten ebenen Isolierschicht (1204) aus dielektrischem Material mit einer zweiten freien Oberfläche; Übereinanderstapeln des ersten und zweiten Halbleiterfilms (1202, 1205), so dass die erste freie Oberfläche der ersten ebenen Isolierschicht (1203) der zweiten freien Oberfläche der zweiten ebenen Isolierschicht (1204) gegenüberliegt und so dass der erste und zweite Halbleiterfilm (1202, 1205) durch die erste und zweite ebene Isolierschicht (1203, 1204) getrennt sind; Bonden der ersten ebenen Isolierschicht (1203) an die zweite ebene Isolierschicht (1204); Erzeugen eines Schaltkreiselements (1210, 1241) zumindest teilweise in jedem des ersten und zweiten Halbleiterfilms (1202, 1205); und Erzeugen eines Kontaktbereichs, indem ein Kontaktloch (1207) mit einem Aspektverhältnis größer als 10 geätzt und mit leitfähigem Material gefüllt wird.
Das Verfahren von Anspruch 29, worin zumindest eines der Schaltkreiselemente (1210, 1214) in und auf einer Siliziumschicht, die auf einem isolierenden Substrat abgeschieden ist, ausgebildet ist.
Das Verfahren von Anspruch 29, worin Siliziumdioxid als dielektrisches Material verwendet wird.
Das Verfahren von Anspruch 29, worin das Erzeugen des Kontaktbereichs umfasst: Ätzen eines Kontaktlochs (1207) durch mindestens zwei verschiedene Materialien; und Füllen des Kontaktlochs (1207) mit leitfähigem Material (1211).
Das Verfahren von Anspruch 32, worin der Kontaktbereich einen Substratkontakt umfasst, der einen leitfähigen Pfad zu einem Substrat bereitstellt, auf dem das Schaltkreiselement ausgebildet ist.
Das Verfahren von Anspruch 32, worin der Kontaktbereich eine Verbindung zwischen ersten und zweiten Schaltkreiselementen (1210, 1214) der ersten und zweiten Halbleiterfilme (1202, 1205) bereitstellt.
Das Verfahren von Anspruch 32, worin ein Aspektverhältnis des Kontaktlochs (1207) größer als 15 ist.
Das Verfahren von Anspruch 29, worin das Bonden der ersten und zweiten ebenen Isolierschicht umfasst: Polieren der ersten und zweiten freien Oberflächen der ersten und zweiten ebenen Isolierschichten (1203, 1204); Aktivieren der ersten und zweiten freien Oberflächen; und Zusammenbringen der polierten ersten und zweiten freien Oberfläche in engen Kontakt.
Das Verfahren von Anspruch 36, worin die erste und zweite ebene Isolierschicht (1203, 1204) in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 500°C gebondet werden.
Das Verfahren von Anspruch 36, worin die erste und zweite ebene Isolierschicht (1203, 1204) in einem Temperaturbereich ungefähr zwischen Raumtemperatur und 300°C gebondet werden.
Eine dreidimensional integrierte Halbleitervorrichtung, umfassend: ein erstes Vorrichtungselement (200), wobei das erste Vorrichtungselement (200) umfasst: ein erstes Schaltkreiselement (206), das zumindest teilweise in einem ersten Halbleiterfilm (203) ausgebildet ist, worin der Halbleiterfilm (203) als Halbleiterinsel umgeben von isolierendem Material (201, 202) ausgebildet ist, einem ersten Kontaktbereich (208), und einer ersten ebenen Isolierschicht (201) aus dielektrischem Material mit einer ersten freien Oberfläche; ein zweites Vorrichtungselement (100), wobei das zweite Vorrichtungselement (100) ein zweites Schaltkreiselement (106), das zumindest teilweise in einem zweiten Halbleiterfilm (103) ausgebildet ist, und eine zweite ebene Isolierschicht (101) aus dielektrischem Material, ausgebildet auf dem zweiten Halbleiterfilm (103), mit einer zweiten freien Oberfläche, umfasst; wobei die ersten und zweiten Vorrichtungselemente (100, 200) übereinandergestapelt sind, so dass die erste freie Oberfläche der ersten ebenen Isolierschicht (201) der zweiten freien Oberfläche der zweiten ebenen Isolierschicht (101) gegenüberliegt und die erste ebene Isolierschicht (201) an die zweite ebene Isolierschicht (101) gebondet ist; und wobei ein zweiter Kontaktbereich (414), der durch das zweite Vorrichtungselement (100), den zweiten Halbleiterfilm (103), die zweite ebene Isolierschicht (101) und die erste ebene Isolierschicht (201) zu dem ersten Kontaktbereich hindurchreicht, ausgebildet ist, wobei der zweite Kontaktbereich ein Kontaktloch mit einem Aspektverhältnis größer als 10 ist.
Eine dreidimensional integrierte Halbleitervorrichtung, umfassend: ein erstes Vorrichtungselement (1000), wobei das erste Vorrichtungselement (1000) umfasst: mindestens zwei Schaltkreiselemente (1106, 1206), die übereinandergestapelt und miteinander verschmolzen sind, einen ersten Kontaktbereich (1513, 1514, 1515, 1516) und eine erste ebene Isolierschicht aus dielektrischem Material mit einer ersten freien Oberfläche; ein zweites Vorrichtungselement (900), wobei das zweite Vorrichtungselement auf einer zweiten ebenen Isolierschicht (901) aus dielektrischem Material mit einer zweiten freien Oberfläche (910) ausgebildet ist; worin die ersten und zweiten Vorrichtungselemente (900, 1000) übereinandergestapelt sind, so dass die erste freie Oberfläche der ersten ebenen Isolierschicht der zweiten freien Oberfläche (910) der zweiten ebenen Isolierschicht (901) gegenüberliegt und die erste ebene Isolierschicht an die zweite ebene Isolierschicht (901) gebondet ist; und wobei ein zweiter Kontaktbereich (1613, 1614, 1615, 1616), der durch das zweite Vorrichtungselement (900), die zweite ebene Isolierschicht (901) und die erste ebene Isolierschicht zu dem ersten Kontaktbereich (1513, 1514, 1515, 1516) hindurchreicht, ein Kontaktloch gefüllt mit leitfähigem Material und mit einem Aspektverhältnis größer als 10 ist.