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KR900008647B1 - 3차원 집적회로와 그의 제조방법 - Google Patents

3차원 집적회로와 그의 제조방법 Download PDF

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KR900008647B1
KR900008647B1 KR1019870002514A KR870002514A KR900008647B1 KR 900008647 B1 KR900008647 B1 KR 900008647B1 KR 1019870002514 A KR1019870002514 A KR 1019870002514A KR 870002514 A KR870002514 A KR 870002514A KR 900008647 B1 KR900008647 B1 KR 900008647B1
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semiconductor integrated
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conductor post
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다까시 가또
마사오 다꾸시
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

3차원 집적회로와 그의 제조방법
제1도는 종래의 2단 적층된 3차원 IC의 개략적인 횡단면도.
제2a도 및 제2b도는 본 발명에 의한 3단 적층된 3차원 IC의 개략적인 횡단면도. 여기에서 제2a도는 구성 IC가 기판의 첫번째 표면상에 형성되어 있는 것을 보인 것이고 제2b도는 기판의 양 표면상에 형성되어 있는 것을 보인 것이다.
제3도는 본 발명을 실시하기 위한 횡단면도. 여기에서 두 개의 단위 IC가 적층되어지며, 각각의 단위 IC는 기판의 양 표면상에 구성 IC를 갖는다.
제4a도 내지 제4l도는 제3도에 도시된 적층된 3차원 IC의 제조공정의 연속과정을 나타내는 횡단면도.
제5a도 내지 제5c도는 전도체 포스트상에 배선의 접촉부를 형성하는 개선된 방법을 연속적인 과정으로 나타낸 요구 구조의 횡단면도.
제6a도 및 제6b도는 본 발명에 의한 각각의 PROM 구조의 평면도와 횡단면도.
제7a도는 MASK ROM의 회로도이며, 제7b도 및 제7c도는 본 발명에 의한 MASK ROM 구조의 요부 횡단면도.
제8a도 내지 제8c도는 전도체 포스트를 형성하는 또다른 방법의 연속적인 과정을 보인 횡단면도.
제9a도 및 제9b도는 본 발명을 실시하기 위한 또다른 횡단면도.
본 발명은 3차원 반도체 집적회로(이후에는 집적회로가 간단히 IC로 언급됨)와 그의 제조방법에 관한 것이다. 특히 본 발명의 3차원 반도체 IC는 단위 반도체 IC를 포함하고, 단위 반도체 IC는 기판의 한 표면상이나 기판의 양 표면상에 각각의 구성 IC를 갖는다. 단위 반도체 IC는 매몰되고 기판을 투과하는 다수의 전도체 포스트를 가지며 기판으로부터 절연되어지며, 또한 기판의 양 측면상에 또다른 단위 반도체 IC를 연결하기 위한 중간 접촉단자를 갖는다. 기판상에 다수의 단위 반도체 IC를 적충함으로써 대규모 IC를 제작할 수가 있다. 본 발명에 의한 단일 단위 반도체 IC의 구조는 PROM이나 MASK ROM 구조에 적용될수도 있다.
종래의 IC는 실리콘 기판의 표면상에 형성되어 있어서 칩 영역을 확장시켜 각각의 소자를 마스크하고 좋은 배선을 함으로써 고집적도를 얻을 수 있다. 상기 2차원 기법은 웨이퍼 공정방법에 제한을 받으므로 3차원 IC 구조의 또다른 접근법을 개발하는 중이다.
3차원 IC의 개발 기술은 대개는 SOI(silicon on insulator) 기술에 집중되어 있었다. SOI 기술의 일예로서 절연막은 CVD(Chemical Vapor Deposition) 또는 열적 산화 기법으로 메인 기판상에 성장되어서 폴리실리콘(polysilicon)층이 CVD에 의하여 절연막상에 도포되어진다. 폴리실리콘층은 레이저-앤닐(laser anneal)되어 폴리실리콘은 재결정화되고 단일 결정 영역들은 반도체 요소가 형성되어 있는 선단에 부분적으로 형성되어져 있다.
그러나 이 방법은 극소수의 입계를 지닌 고질의 실리콘 결정이 좋은 재생력으로 성장할 수 없다는 문제가 있으며, 결과적으로 다층 SOI 구조의 3차원 IC는 생산공정에서 매우 낮은 생산력을 갖는다.
종래의 기술로 3차원 IC를 마스크하는 또다른 방법은 다음 기록에 나타내져 있으며 제1도에 개략적으로 도시되어져 있다.
M. Yasumoto 등의 Promising New Fabrication Process Developed for stacked LSI's" IEDM, 1984. pp. 816-819
각각의 (201, 201')가 형성되어 있는 첫 번째 기판 표면상에 콘택트 패드나 단자 202 또는 202'를 갖는 각각 분리된 두 개의 IC 201 및 201'를 준비하여 IC 칩 201'를 뒤집어 엎어 칩 201상에 적층하여서 콘택트 패드나 단자(202, 202')로 묶음으로써 두 개의 칩을 단일 적층된 3차원 IC로 만들 수 있다. 도면에 있어서, 영역 203 및 203'는 각가의 IC 칩에 대한 구성 IC를 보인 것이다. 두 개의 IC 칩은 절연층과 접착층 204 및 204'의 도움으로 묶어져 있다. 이러한 방법은 두 개의 칩이 함께 적층되어질 경우에만 이용할 수가 있다.
단위 반도체 IC의 적층된 구조를 이용한 고 집적도를 달성하는 것이 본 발명의 일반적인 목적이다.
생산에 있어서, 고질, 고 신뢰도 및 다량 생산을 제공하는 것이 본 발명의 또다른 목적이다.
PROM 및 MASK ROM과 같은 ROM을 제조하는 현재의 기법을 적용하여 생산공정을 간단히 하고 특히 논리 정보를 받아들인 후에 MASK ROM에 대한 제조공정을 마무리 짓는 시간을 줄이는 것이 본 발명의 또다른 목적이다.
이들 목적들은 단위 반도체 IC를 이용함으로써 달성되어지고, 여기에서 구성 IC는 실리콘 기판의 첫 번째 표면이나 첫 번째 및 두 번째 표면상에 형성되어지며, 전기 전도체 포스트가 기판을 투과하여 형성되고 기판으로부터 절연되어져서 두 표면의 명시된 포인트를 연결한다. 또한 중간 접촉단자는 기판의 양 측면에 형성되어 있고, 기판의 양 측면은 단위 반도체 IC가 3차원 IC의 선단 위치에서 쓰여지는 경우를 제외하고는 구성 IC위에 커버 절연층의 표면상에 노출되어져 있다.
본 발명의 3차원 IC의 주요 구성은 제2a도 및 제2b도의 개략적인 횡단면도에 의하여 나타내어졌다. A로 지시된 다수의 단위 반도체 IC(이후에는 단위 반도체 IC가 간단히 단위 IC로 언급됨)를 사용하여 적층하고, B로 지시된 적층된 3차원 IC의 구조를 완벽하게 형성하여 3단 적층된 구조를 지닌 대규모 집적도를 얻는다.
제2a도에서 단일 구성 IC 2는 단위 IC A의 첫 번째 기판 1의 표면상에 형성되어 있고, 제2b도에서 두 개의 구성 IC 2a 및 2b는 기판 1의 양 표면상에 형성되어져 있다. 전도체 포스트 4는 기판을 투과시켜 준비되고 절연막 3에 의하여 기판으로부터 절연된다. 전도체 포스트 4는 구성 IC(2, 2a, 2b)에 형성된 배선에 연결되어져 있지만 제2a도에서 두 번째 표면상에 있는 배선 8에 연결되어져 있다. 각각의 구성 IC는 적층된 3차원 IC의 선단 위치나 밑바닥 위치에 있는 단위 IC를 제외하고는 중간 접촉단자 6 또는 7을 갖는다. 각각의 단위 IC는 절연층 5로 덮여 씌여져 있고, 절연층 5는 두 개의 단위 IC를 고정시키는 기능을 갖으며, 중간 접촉단자 6 및 7은 두 개의 단위 IC를 연결시키는 기능을 갖는다.
각가의 구성 IC(2, 2a, 2b)는 단위 부피 결정 구조를 갖는 실리콘 기판상에 형성되여져 있기 때문에 그들의 특성은 제어하기 쉽고, 단위 IC를 주사하는 테스트 또한 쉬운 까닭에 적층된 3차원 IC의 생산량을 향상시킨다.
본 발명의 단위 IC의 개념을 PROM이나 MASK ROM 제조에 쉽게 적용할 수 있어 단일 단위 IC를 사용한다.
MASK ROM에 대해서는 워어드라인 및 트랜지스터와 같은 다른 능동소자는 첫번째 기판 표면상에 형성되어져 있고, 비트라인은 두번째 기판 표면상에 따로따로 형성되어져 있다. 이러한 MASK ROM 구조는 논리 정보의 변환이 요구될때에 쓰여져 있는 논리 정보를 수정하는데 매우 유용하다. 왜냐하면 각 논리가 ROM 구조의 두 번째 표면상에 형성되어져 있고, 변환이 쉽기 때문이다. PROM에 대해서는 전원 배선이 종래에는 메모리 요소와 같은 동일 기판 표면상에 형성되어 있었지만, 본 발명에서는 배선을 두번째 기판표면상에 형성할 수가 있으며, 이것은 PROM의 고 집적도 및 신뢰도를 향상시킨다.
나중에 명백해질 다른 목적 및 이점들과 함께 이들의 상세한 구조에 대한 설명이 남아있는 것은 이후에 도면을 참조하여 더욱 상세히 서술되어질 것이다.
제3도는 본 발명을 실시하기 위한 도식적 횡단면도이다. 제3도는 제2b도의 개략적인 횡단면도에 연관이 있지만, 2단 적층된 구조를 갖는다. 단위 반도체 집적회로(간단히 단위 IC) A1은 세라믹과 같은 것으로 만들어진 기판 46상에 적층되어 있고, 그위에 또다른 하나의 단위 IC A2를 적층하여 고정시킨다. 제2a도와 동일한 구조는 두번째 표면상에 능동소자 및 다른 소자를 형성하는 공정을 할 때, 제3도에서 삭제하였다.
첫번째 단위 IC A1은 첫 번째 P형 실리콘 기판 1의 표면상에 n채널 MOS 트랜지스터 Tr1을 포함하는 첫 번째 구성 IC와 두 번째 기판 표면상에 n채널 MOS 트랜지스터 Tr2를 포함하는 두 번째 구성 IC로 구성되어 있다. 기판의 양 표면상에 이산화실리콘의 절연층 26,41 및 n+형 폴리실리콘의 배선층 27, 42, 44가 형성되어 있고 P형 실리콘을 투과하여 이산화실리콘(SiO2)의 절연막 3에 의하여 기판 1에서부터 절연되어 진다.그들은 또한 배선층 27과 42 사이, 28과 44 사이에 연결되어져 있다.
첫번째 커버 절연층 29(29a, 29b)는 배선층 27, 28의 첫 번째 표면 및 절연층 26상에 형성되어져 있고, 두 번째 커버 절연층 45는 배선층 42, 44의 두번째 표면 및 절연층 41상에 형성되어져 있다. 첫 번째 커버 절연층 29는 실리콘 산화물의 내부 절연층 29a와 외부 절연 29b로 구성되어 있다. 절연 29b 및 45의 재료로서 열경화성 실리콘 수지가 사용되고 나중에 설명되어 진다. 열 압축이 가해진 중간 접촉단자 6(6a, 6b) 및 7(7a, 7b)는 상기 커버 절연층 29, 45를 통하여 노출되어 진다. 첫 번째 단위 IC A1은 사용 중간 접촉단자 7(7a, 7b) 및 열경화성 실리콘 수지 45를 사용한 기판 46에 고정시킨다.
두번째 단위 IC A2가 적층된 IC의 선단 위치에서 쓰여지기 때문에 중간 접촉단 6(6a, 6b) 및 외부 절연층 29를 제외하고는 거의 첫 번째 단위 IC A1의 구조와 같다. 중간 접촉단다 7(7a, 7b)을 중간 접촉단자 6(6a, 6b)과 일치시켜서 첫 번째 단위 IC A1상에 단위 IC A2를 놓고, 열 압착으로 접착시키고 나서 두 개의 단위 IC를 전기적으로 연결한다. 두 번째 커버 절연층45 및 단위 IC의 외부 절연층 29b로서는 열경화 수지 PMSS가 사용된다. 300-400℃ 온도로 열이 가해졌을때, 유체 상태에 있다가 계속하여 가열하면 열 경화에 의하여 고체 상태에 이르게 되기 때문에 두 개의 단위 IC를 적당한 재료로 고정시켜 가능한 더 많은 평탄 표면을 마스크한다.
[실시예 1]
제3도에 도시된 첫 번째 실시예의 상세한 제조공정은 제조과정에 따라 설명되어지고, 각 연속과정에 연관있는 횡단면도 제4a도 내지 제4l도에 도시되어져 있다.
전도를 통하여 유사한 부분이나 동일한 부분은 같은 참조번호를 부여하였다.
(1) 제4a도
전도체 포스트를 형성하기 전에 채널 스토퍼(stopper) 및 산화물 계층을 형성하는 공정은 기판의 첫 번째 표면에 종래의 기법으로 행하여 지지만, 복잡성을 피하기 위하여 이들에 대한 공정은 설명되어 있지 않고, 도에서도 삭제되었다.
직경이 2-4㎛이고, 깊이가 약 10㎛인 다수의 호올 21(21a, 21b)은 이온-밀링(milling)이나 반응 이온에칭(RIE) 기법으로 P형 실리콘 기판 1의 첫번째 표면 안으로 형성되어진 다음에 5000Å 정도의 두께를 지닌 이산화실리콘(SiO2)과 같은 절연막 3이 열적 산화나 화학적 증기 증착법(CVD)에 의하여 호올 21의 내부벽을 포함한 기판 1의 첫번째 표면상에 성장되어 진다. 그리고 n+형 폴리실리콘 104는 호올 21(21a, 21b)을 완전히 채우고, 기판 전체 표면상에서 성장되어 진다.
(2) 제4b도
기판 표면을 등방성 드라이 에칭하기 쉽기 때문에 기판위에 폴리실리콘층 104를 에칭 백(etch back)하여 폴리실리콘층을 제거한다. 그런 다음에 기판상에 SiO2의 절연막이 n+형 폴리실리콘의 전도체 포스트 4(4a, 4b)를 남기는 종래의 플라즈마 에칭 기법이나 그와 유사한 기법으로 제거되고 절연막 3에 의하여 기판 1로부터 절연된다.
(3) 제4c도
게이트 산화물막 22를 성장시켜서 폴리실리콘을 CVD 기법으로 도포한다. RIE(Reactive Ion Etching)법으로 게이트 전극을 형성한 후에 n+소오스 영역 24 및 n+드레인 영역 25를 종래의 MOS 공정으로 형성하며, 최종적으로 MOS 트랜지스터 Tr1및 저항기와 캐패시터와 같은 소자들을 형성한다(도에 도시되어 있지 않음).
기판의 전체 표면상에 5000Å 두께로 SiO2의 절연층 26을 도포한다.
(4) 제4d도
콘택트 창은 절연층 26에 형성되어지고 n+형 폴리실리콘층은 기판위 CVD법에 의하여 도포되어지며, 폴리실리콘층은 종래의 포토리소그라피(photolithography)법에 의하여 패턴이 이루어진다. 결과적으로 소오스 배선 27 및 드레인 배선(도에 도시되어 있지 않음) 그리고 필요한 다른 배선 28은 절연층 26에서 형성된 콘택트 창 55를 통하여 전도체 포스트 4(4a, 4b)의 선단 부분과 각각 접촉되어져 있다.
그다음에 CVD 기법에 의하여 5000Å 정도의 두께로 내부 절연층 29a(실리콘 산화물, 실리콘 질화물이나 인규소 글라스(PSG))를 형성하고, 외부 절연층 29b(PMSS층)은 스핀 코우팅법이나 디프(dip) 코우팅법에 의하여 기판의 전체 표면상에 코우팅 되어진다. 절연층 29a 및 29b는 첫 번째 커버 절연층 29를 형성한다.
PMSS는 열경화성 수지의 일종으로서 실릴레이트화된 폴리메틸실세스키옥산(Silylated Polymethylsilses quioxane)의 약칭한다. PMSS는 경화후에 내열성을 필요로 하는 표면을 코우팅하는데 적당한 수지 재료이며, 분자량은 30000-40000이고, 경화온도는 350-400℃ 정도이다. PMSS는 경화온도까지 온도가 상승하면 한차례 유체 상태로 머물러 있기 때문에 평탄 표면을 얻기 쉽다. PMSS는 1986년 2월 10일자에 S.Fukuyama등에 의하여 일본 특허 Tokukaisho 61-29153에서 공고되어져 있다.
(5) 제4e도
PMSS와 함께 스핀 코우팅된 기판에 100℃ 분위기에서 열이 가해지면 PMSS의 외부 절연층 29b에 포함된 용매를 증발시키고, 열은 350-400℃까지 올려서 PMSS를 경화시킨 다음에 외부 절연층 29b상에 2000Å 정도의 두께로 알루미늄층 30을 도포하여 호올 31에 연관있는 알루미늄층의 부분들은 종래의 포토리소그라피 기법으로 제거한다. 우선 호올 부분 31을 산소 플라즈마로 드라이 에칭 공정을 한 다음에 CHF3가스와 같은 것을 사용한 RIE로 행하며, 그것으로 인하여 알루미늄층 30은 에칭 마스크 기능을 가져서 호올(32a, 32b)는 첫 번째 커버 절연층 29(29a, 29b)에서 형성되어져 있으며, 폴리실리콘 배선의 표면부가 노출되어 진다.
(6) 제4f도
첫번째 커버 절연층 29(29a, 29b)의 전체 두께보다 크거나 거의 같은 두께를 지닌 전체 표면상에 알루미늄 106과 같은 금속층을 도포함으로써 새로운 호올 33이 전과정(5)에서 형성된 호올(32a, 32b)에 연관있는 알루미늄층 106에서 형성되어진 후에 호올 33은 스핀 코우팅으로 레지스트 재료에 의하여 매몰되어지고, 과잉 레지스트 재료는 에칭 백 공정에 의하여 계속적으로 제거되어진다. 알루미늄이 열 압착에 쓰일런지는 모르지만, 알루미늄층 106상에 금층을 도포하는 것이 좋다.
(7) 제4g도
기판상에 알루미늄층 106이 마스크로서 호올 33에서 매몰된 레지스트 34를 사용하여 선택적으로 제거되어진 후에 잔류 레지스트 34를 제거한다. 따라서 알루미늄(금으로 도포하면 더 좋다)의 중간 접촉단자 6(6a, 6b)가 형성되어지며, 이들 중간 접촉단자들은 열 압착하는데 사용되어지고, 첫번째 절연층 29에서 매몰되어 소오스 배선 27 및 다른 배선 28에 접촉한다.
(8) 제4h도
수정이나 그와 유사한 재료로 만들어진 지지판 36을 폴리옥실벤질렌(polyoxybenzylene)과 같은 열가소성 수지층 35를 사용한 기판의 첫 번째 표면에 부착시킨다. 폴리옥실벤질렌 450℃ 이상의 온도에서 연한 특성을 가지고 있다. 기판의 두 번째(밑부분) 표면은 전도체 포스트 4(4a, 4b)의 하부가 노출되어질 때까지 접지되어지며, 표면이 광택이 날때까지 화학적 에칭을 하고 기계적으로 연마한다. 따라서 실리콘 기판 1의 두께는 약 5-7㎛ 정도 감소되어 진다.
(9) 제4i도
능동소자 및 그외 소자는 기판 1의 두 번째 표면상에 형성되어져 있다. 모든 이러한 공정들은 기판이 너무 얇고 약하기 때문에 기판 1에 부착되어져 있는 지지판 36의 도움으로 행하여 진다.
이러한 공정 동안에 폴리옥실벤질렌의 열가소성 수지층 35의 온도는 접착 강도가 떨어지지 않도록 하기 위하여 변성온도 450℃ 이하로 충분히 유지되어져 있다. 따라서 가능한 기판의 과잉온도 상승을 막기 위하여 지지판 36의 표면을 냉각시키는 것이 좋다. 더욱이 CVD 공정, 영역에 불순물 이온을 주입하는 활성공정 및 그와 유사한 공정은 단 주기를 지닌 레이져 비임의 펄스를 방출하므로써 행하여 진다. 레이저 비임 방풀로 인하여 기판의 두 번째 표면의 온도가 400-500℃로 올라가는 동안에 SiO2층은 약 100Torr 정도 감소된 압력에서 모노실란(monosilane : SiH4) 및 산소 혼합가스를 이용한 CVD법에 의하여 성장되어진다. 그리고 산화물 계층(도에 도시되어 있지 않음)은 두 번째 표면상에 형성되어지고, 산화물 계층은 활성 영역으로 옮겨져서 SiO2의 게이트 산화물막 37이 표면상에 다시 형성되어진 다음에 그 위에서 n+폴리실리콘층 38이 레이저빔에 의하여 상승한 기판의 두번째 표면온도 600-650℃, 100Torr 정도의 감소된 압력에서 모노실란(SiH4) 및 포스핀(PH3) 혼합가스를 사용한 CVD법에 의하여 성장되어 진다. 게이트 산화물막 37 및 두번째 게이트 전극 38을 형성하는 종래의 리소그라피 기법으로 두번째 표면을 패턴한다. 그리고 비소(As) 이온은 선택적으로 주입되어지고, 이온 주입된 영역은 850-900℃로 레이저 앤닐되어져서 n+형 소오스영역 39 및 드레인 영역 40이 형성되어진다. 다른 소자를 형성하는 공정 또한 이러한 단계로 형성되어지지만, 상세한 것은 설명하지 않겠다.
(10) 제4j도
5000Å 정도의 두께를 지닌 실리콘 산화물층 41은 과정(9)의 방법과 같은 방법에 의하여 형성되어져 있고, 콘택트 호올은 전도체 포스트 4a의 밑바닥 끝부분, 드레인 영역 40 및 전도체 포스트 4b의 밑바닥 끝 부분을 함유한 소오스 영역 39를 따라 형성되어 진다. 첫 번째 표면과 같은 공정으로 5000Å 두께로 폴리실리콘층을 도포하고, 패턴을 하여서 배선을 소오스 영역 39 및 전도체 포스트 4a를 접촉하는 소오스 배선42와 같이 형성하고, 드레인 영역 40 및 전도체 포스트 4b를 접촉한 다른 배선을 형성한다.
(11) 제4k도
1㎛ 정도의 두께를 가지는 PMSS의 두 번째 커버 절연층 45는 기판의 두번째(밑바닥 1표면 전역상에 스핀 코우팅법에 의하여 형성되어지며, 100℃ 온도에서 용매 증발로 건조되어진 후에 과정 5 내지 과정 7과 같은 과정으로 알루미늄 재질의 중간 접촉단자 7a는 두 번째 소오스 배선 42를 접촉하고, 중간 접촉단자 7b는 두번째 다른 배선을 접촉하도록 형성한다.
그다음에 기판은 두번째(밑바닥) 표면에서 레이저로 스크라이빙(scribing)하기 쉬워져서 기판은 열가소성 수지층 안으로 스크라이빙 되어짐에 따라 단위 IC A에 대한 웨이퍼 공정을 마무리 지어진다.
단위 IC의 여러가지 의장이나 구조는 같은 방법으로 제조되어진다. 적층된 3차원 IC의 선단 단위로서 단위 IC A가 쓰여지는 경우에 외부 절연층 29b 및 중간 접촉단자 6(6a, 6b)의 형성은 필요하지 않으며, 따라서 그들은 제거된다.
웨이퍼 공정이 마무리 지어진 후에 테스트 단자로서 중간 접촉단자 7(7a, 7b)를 사용하여 각 칩을 전기적으로 테스트하고 선별하여 잘못된 것을 표시해둔다.
(12) 제4l도
다수의 단위 IC를 적층하고, 적층된 단위 대규모 3차원 IC를 형성함에 있어서, 단위 IC A1, A2및 그외 등등의 것을 하나씩 적충한다.
우선 배선이 형성되어져 있는 기판 46이 350-400℃ 정도의 온도로 가열된 세라믹 등의 절연 재료로 만들어지고 웨이퍼상에 형성되고, 지지판 36상에 고정된 다수의 단위 IC A1의 단일 칩이 선택되며 동일한 온도로 가열되고 각각의 중간 접촉단자 7(7a, 7b)이 기판 46위의 배선 47의 각각의 적당한 위치와 일치되도록 기판 46아래로 압축되고 열 압착에 의하여 접착된다. 단위 IC A1의 두 번째 표면을 커버하고 있는 PMSS의 두번째 커버 절연층 45는 350-400℃에서 한차례 유체 상태에 머물러 있는 후에 차차 경화된다. 결과적으로 단위 IC A1는 기판 46에 확고하게 고정된다.
상기 공정 동안에 열가소성 수지층 35의 질의 변화를 막기 위하여 기판의 반대(첫번째) 표면을 냉각시키는 것이 좋다.
기판을 기판 46에 완전히 고정시킨 후에 단 IC A1의 지지판 36의 외부 표면을 램프나 레이저 방사로 450℃ 이상의 온도의 열을 가하며 이 공정은 열가소성 수지층 35를 면하게 하고, 단위 IC A1의 하나의 칩이 지지판 36과 분리되는데 이것는 단위 ICs A1을 형성한 웨이퍼가 층 35에 도달하는 깊이를 갖는 각 칩주변 둘레에서 스크라이브된 레이저이기 때문이다.
다음에, 단위 IC의 표면상에 부분적으로 남아있는 열가소성 수지층은 산소가스 플라즈마 에칭에 의하여 제거되어 진다.
(13) 참조 제3도
또다른 단위 IC A2는 상기 서술한 단위 IC A1상에 적층되어진다. 여러 가지 의장을 갖는 단위 IC A2는 분리되어 제조되고, 또다른 지지판 36에 고정되어 있으며, 동일한 단위 IC A1이 상기 서술된 단위 IC A1상에 적층되어진다면 고장(2)을 사용한 웨이퍼와 동일한 웨이퍼상에 형성된 단위 IC A1의 또다른 칩이 이용되어질 수가 있다.
단위 IC A2는 350-400℃ 온도의 분위기에서 첫 번째 단위 IC A1상에 놓여져서 눌려지며, 그리하여 A2의 중간 접촉단자 7a 및 7b를 A1의 중간 접촉단자(6a, 6b)에 정확하게 일치시킨다. 상승온도에서 단위 IC A1의 외부 절연층 29b상에 단위 IC A2의 두번째 커버 절연층 45를 누름으로써 PMSS 층 45공정을 연하게 하고, 나중에는 단단하게 하며, 최종적으로 단위 A2는 적층되어지고, 단위 A1상에 확고하게 고정되어진다.
제3도에서 PMSS 층 29b 및 단위 A2에 대한 중간 접촉단자 6(6a, 6b)가 제공되지 않는 것은 선단 단위 IC로서 사용되기 때문이다. 따라서 단위 IC2에 대한(도에 도시되어 있지 않음) 열가소성 수지는 단위 IC A2의 첫번째 절연층 29a 상에 직접 코우팅되며, 지지판 36에 부착된다.
두 개의 단위 IC의 상기 적층공정 동안에 단위 IC A2의 첫 번째 표면은 열가소성 수지 35를 연하게 하는 것을 막기 위하여 과정(12)와 같은 방법으로 냉각시킨다.
그다음에 단위 IC A2에 대한 지지판 36(도에 도시되어 있지 않음)은 고정(12)에서 서술된 바와같은 방법으로 제거된다.
[실시예 2]
적층된 3차원 IC에 본 발명을 적용한 것이 제2a도에 도시되어져 있어, 첫번째 표면만이 구성 IC를 형성하는데 이용되어 지고, 첫 번째 실시예의 과정(9)가 삭제되며, 능동소자가 기판의 첫번째 및 두 번째 표면상에 형성되어 진다. 개략적인 횡단면도는 같은 부분이나 유사한 부분에 동일한 참조번호가 부여되어져 있는 제9도에 나타내어져 있다.
첫번째 실시예의 과정(8)후에 과정(10)은 수정된 과정(10')로 대신하여, 과정(11)을 행하며, 다른 공정들은 거의 첫 번째 실시예의 공정과 같다.
과정(10') : 5000Å 정도의 두께를 지닌 실리콘이나 실리콘 질화물층 41을 감소된 압력 100Torr에서 모노실란 및 산소 혼합가스를 사용한 CVD 방법으로 두 번째 표면상에 형성한 다음에 콘택트 호올은 전도체 포스트 4(4a, 4b)의 밑부분에 연관하여 형성되어져 있다. 제4j도에 도시된 유사한 방법으로 5000Å 정도의 두께로 n+폴리실리콘층 42를 도포하고, 배선 42, 43, 44 및 등등을 형성하여 패턴한다. 그러나 콘택트 패드 150이 배선을 형성하는 것 대신에 형성되어져 있는 것은 제9b도에 도시되어져 있다.
[실시예 3]
전도체 포스트 4(4a, 4b)가 가늘 때, 제4d도의 콘택트 창의 위치는 전도체 포스트 4의 위치로부터 이탈하기 쉽고, 결과적으로 배선층 27 및 28이기판 1과 함께 쉽게 단락회로를 이룬다. 그러한 단락회로를 피하기 위하여 전도체 포스트의 끝부분을 둘러싸고 있는 기판 1의 표면상에 요입부가 형성되어지며, PMSS가 그곳을 메꾼다. 제5a도 내지 제5c도를 통하여 상세한 설명을 할 것이다.
(3-1) 제5a도
레지스트층 52는 기판 1상에 형성되어지며, 전도체 포스트 4의 선단 끝부분을 둘러싸고 있는 링형 영역 51이 노출되어지도록 패턴이 된다. 웨트 에칭 공정으로 기판에 전도체 포스트 4 및 실리콘 산화물층 3을 둘러싸고 있는 깊이 1㎛, 폭 2㎛인 링형 홈의 요입부를 형성한다.
(3-2) 제5b도
상기 레지스트층 52는 제거되어 PMSS와 같은 절연 재료로 스핀 코우팅법에 의하여 요입부에 채워진다.
(3-3) 제5c도
실리콘 산화물의 절연층 26은 기판상에 형성되어지고, 콘택트 창 55는 절연층 26에 형성되어 진다.
상기 서술된 방법에 따라 전도체 포스트를 둘러싸는 기판 표면의 광 영역은 절연층 26에서 노출되어지지만, 기판으로부터 절연되어서 배선 27과 기판 사이의 단락회로를 피할 수가 있다.
더욱이 과정(3-1)에서 콘택트 창에 대한 에칭 공정이 과잉되게 수행되어질 때, 전도체 포스트 56의 선단 부분은 배선층 55안으로 돌출되어진다. 그리고 전도체 포스트 4와 배선 27사이의 콘택트 질은 개선되어 진다.
상기 서술된 방법은 또한 유사한 방법으로 기판의 두 번째 표면에 적용될 수가 있다.
[실시예 4(PROM의 출원)]
본 발명은 PROM(Programmable Read Only Memory)의 제조에도 적용될지도 모르며, 디지트 정보가 절연층의 전기적인 브레이크 다운에 의하여 기록되어 진다. 제6a도 및 제6b도는 PROM의 단일 메모리셀 영역에 대한 평면도 및 횡단면도이다.
프로그래밍 순서에서, 비트라인 17은 워드라인 15에 연결되어 있는 게이트 전극에 의하여 구동되는 FET의 능동 영역 14a에 대하여 브레이크 다운을 일으키기에 충분한 고전압을 구동시킨다. 그리고 100Å 정도의 두께를 지닌 얇은 절연막이나 폴리실리콘막을 포함하는 세 소자 16은 그 사이에서 브레이크 다운으로 인하여 전도된다. 폴리실콘이 사용될 때, 전류로 인하여 프로그램을 하는 동안에 열이 발생되며, 불순물이 폴리실리콘층 안으로 확산되고, 그의 전도성은 증가된다.
프로그래밍에 필요한 펄스 전류는 전원에 연결된 저항에 의하여 제어되고, 제한된다.
종래의 기술로 전원에 대한 배선은 능동소자가 형성되어 있는 기판의 동일한 표면상에 형성되어져 있으며, 소오스/드레인 영역 14a 및 14b가 형성되어질때는 동시에 형성되어 진다. 따라서 그의 높은 저항은 펄스 전류의 양을 제한한다. 이러한 문제를 해결하기 위하여 금속층의 보조 배선이 전원에 대한 배선 저항을 감소시키기 위하여 형성될 필요가 있지만, 이러한 방법은 소자 디자인의 최적의 설계 조건을 만족하지 않고, 집적도까지 감소시킨다.
제6b도에 도시된 바와같이 배선 11이 기판의 두 번째 표면상에 형성되어지며, 전도체 포스트 12는 그것과 함께 연결되어져 전원에 대한 낮은 저항 배선을 얻기 쉽다.
ROM 어레이의 집적도가 증가되어서 프로그래밍 순서가 쉽고 확실하게 되며, 신뢰도가 향상되어질 것이다.
[실시예 5(MASK ROM의 출원)]
본 발명의 또다른 실시예는 제7a도 내지 제7c도를 통하여 나타내어진 MASK ROM에 관한 것이다. 제7a도는 회로이고, 제7b도는 논리 "1"에 대한 기판의 횡단면도, 제7c도는 논리 "0"에 대한 횡단면도이다.
제7a도에서, BL은 비트라인을 WL은 워드라인을 지시한다. M1및 M2는 메모리 셀 트랜지스터이며, M1의 소오스/드레인은 비트라인에 연결되어 있고, M2의 소오스/드레인은 비트라인에 연결되어 있지 않다. 따라서 M1의 조건은 논리 "1", M2의 조건은 "0"을 나타낸다.
제7b도에서 트랜지스터 M1의 소오스/드레인 14a는 절연막 3에 의하여 기판 1로부터 절연된 전도체 1포스트 4에 연결되어져 있다. 전도체 포스트 4는 기판 1의 두번째 표면상에 형성된 비트라인 BL에 연결되어 있고, 절연층 18에 의하여 기판으로부터 절연되어 진다.
반대로 전도체 포스트 4의 두번째 표면은 절연층 18에 덮혀 씌워져 있어서 소오스/드레인은 비트라인 BL에 연결되어 있지않다.
본 발명에 따라서, MASK ROM의 메모리 패턴은 절연층 18에 대하여 콘택트 호올을 마스크하는 공정에서 사용된 마스크 패턴으로 처리된다. 이 마스크 패턴이 기판의 두번 표면에 적응되어서 기판은 기판의 첫번째 표면에 대하여 따로 분리하여 처리되어지며, 트랜지스터 및 다른 소자와 같은 능동소자는 미리 기판위에 형성해 놓는다. 이것은 MASK ROM에 대한 논리 정보를 받아들인 후에 출력시간을 줄이는 데에 매우 효과적이다.
[실시예 6]
첫 번째 실시예에서, 전도체 포스트는 기판의 첫번째 표면상에 능동소자 및 다른 소자를 형성하는 공정전에 형성되어 지지만 여기에서는 능동소자 및 다른 소자의 제조후에 형성되어질 수 있다. 공정은 제8a도 내지 제8c도 내지 제8c도를 사용하여 설명된다.
제8a도에서, MOS FET는 게이트 전극 123, 소오스 영역 124 및 드레인 영역 125를 갖도록 형성되어 거기에다 배선층 127을 형성하는데, 이것은 소오스/드레인 영역 124, 125를 연결한다. PSG 층과 같은 불활성화층은 전체 표면을 커버하고 있으며, 불활성화층 129에 대하여 콘택트 호올 130 및 131은 종래의 리소크라피 기법에 의하여 형성되어 진다. 콘택트 호올 131은 후에 전도체 포스트의 위치로 잡은 곳 위에 형성되어 진다.
제8b도에 도시된 바와같이 레지스트층 132는 전체 표면상에 코우팅되며, 호올 133은 콘택트 호올 131과 일치되도록 형성되어져 있고 기판은 반응 이용 에칭이나 레이저 웨트 에칭하기 쉬워져서 기판을 투과한 호올 134를 형성한다. 그리고 호올 내부는 SiO2층을 형성하도록 산화되어 레지스트층 132가 제거된다.
제8c도에 도시된 바와 같이 폴리실리콘이나 금속과 같은 전도물질 140은 표면상에 성장시켜주고, 호올 134를 채운다. 전도물질 140의 표면층 140'은 배선층을 형성하여 패턴되어 진다. 배선층은 콘택트 호올 130을 통하여 하부 배선 127에 연결된다. PMSS 층과 같은 절연층 141은 코우팅되고, 중간 접촉단자 142는 첫번째 실시예의 과정 4 내지 7에서 설명된 바와같이 같은 방법으로 형성된다.
본 발명은 본 발명의 취지 또는 기본적인 특성에 벗어나지 않고 다른 특별한 형태로 실시될지도 모른다. 현재 밝혀진 실시예들은 설명한 바와같이 모든 것을 고려하지 않았으며, 제한하지도 않았다. 본 발명의 범위가 첨부된 청구범위에 의하여 지시되어 있는 것보다 오히려 전술에 지시되어 있으며, 청구범위와 등가인 의미와 범위내에 있는 모든 변화를 포함한다.

Claims (14)

  1. 반도체 집적회로에 있어서, 기판의 첫번째 면상에 적어도 하나의 구성 IC, 상기기판을 투과하여 기판으로부터 절연된 전도체 포스트, 상기 전도체 포스트의 끝부분에 연결되어 있고, 상기 기판의 양면상에 형성되어 있으며, 상기 구성 집적회로에 선택적으로 연결되어 있는 상기 구성 집적회로상에 형성된 배선을 포함하여 함께 적층된 다수의 단위 반도체 집적회로, 상기 두 개의 근접한 단위 반도체 집적회로를 접착하고, 그 표면을 커버하는 절연층, 상기 두 개의 근접한 단위 반도체 집적회로를 연결하고, 상기 배선상에 형성되며, 상기 절연층에 매몰되어 있는 중간 접촉단자를 포함하는 반도체 집적회로.
  2. 청구범위 제1항에 있어서, 상기 단위 반도체 집적회로가 상기 구성 집적회로 및 기판의 양면에 상기 배선을 포함하는 반도체 집적회로.
  3. 청구범위 제1항에 있어서, 상기 절연층이 열경화성 수지로 형성되는 반도체 집적 회로.
  4. 청구범위 제3항에 있어서, 상기 열경화성 수지가 실릴레이트화된 폴리메틸실세스키옥산(PMSS)인 반도체 집적회로.
  5. 기판의 첫 번째 면상에 있는 구성 집적회로, 상기 기판을 투과하여 기판으로부터 절연되어지며, 그 끝부분이 상기 구성 집적회로에 선택적으로 연결되어져 있는 전도체 포스트, 상기 기판의 두 번째 면상에 형성되고, 상기 전도체 포스트의 또다른 끝부분에 선택적으로 연결되어져 있는 배선을 포함하는 반도체 집적회로.
  6. 청구범위 제5항에 있어서, 상기 반도체 직접회로가 PROM 구조를 형성하고 상기 배선이 전원 배선을 형성하는 반도체 집적회로.
  7. 청구범위 제5항에 있어서, 상기 반도체 집적회로가 MASK ROM을 형성하고, 상기 배선이 상기 MASK ROM의 비트라인을 형성하여, 상기 비트라인이 전도체 포스트에 연결되어 있는지 또는 연결되어 있지 않는지에 따라 비트 정보가 쓰여지는 반도체 집적회로.
  8. 청구범위 제1항 또는 제5항에 있어서, 요입부가 상기 전도체 포스트의 끝부분을 둘러싸고 기판에 형성되어지며, 절연층은 상기 요입부에 매몰되고 상기 배선이 상기 매몰된 절연층 및 상기 전도체 포스트의 끝부분상에 형성되어지는 반도체 집적회로.
  9. 적층된 다수의 단위 반도체 집적회로를 포함하는 반도체 집적회로 제조방법에 있어서, 상기 두개의 단위 반도체 집적회로들이 중간 접촉단자에 의하여 연결되고 절연층에 의하여 접착되며, 상기 방법이 상기단위 반도체 집적회로 제조방법을 포함하고, (a) 첫번째 표면으로부터의 기판에서 다수의 호올을 형성하고, 상기 호올 내부에 절연막을 성장시키고, 전도물질을 거기에 매몰하고, 전도체 포스트를 형성하는 과정, (b) 상기 기판의 첫번째 면상에 구성 집적회로를 형성하고, 배선이 상기 전도체 포스트의 끝부분에 선택적으로 연결되는 과정, (c) 구성 집적회로상에 첫번째 절연층을 코우팅하고, 상기 배선의 일부분 및 상기 전도체 포스트의 끝부분을 노출한 첫번째 절연층에서 콘택트 호올을 선택적으로 형성하고, 상기 단위 반도체 집적회로가 상기 반도체 집적회로의 선단 위치에 쓰여질 경우를 제외하고는 첫 번째 중간 접촉단자를 형성하는 상기 콘택트 호올에서 전도물질을 매몰하는 과정, (d) 상기 첫 번째 표면상에 지지판을 접착하고, 상기 전도체 포스트의 또다른 끝부분이 노출되어질 때까지 기판의 두번째 표면을 연마하는 과정 및 (e) 기판의 두번째 표면상에 두번째 절연층을 코우팅하고, 상기 두번째 절연층에서 톤택트 호올을 선택적으로 형성하며, 두번째 중간 접촉단자를 형성하는 상기 콘택트 호올에서 전도물질을 매몰하는 과정으로 이루어지는 적층된 다수의 단위 반도체 집적회로를 포함하는 반도체 집적회로의 제조방법.
  10. 청구범위 제9항에 있어서, 상기 방법이 과정(d)후와 과정(e)전에 (f) 상기 기판의 두번째 표면상에 구성 집적회로를 형성하고, 배선이 상기 전도체 포스트의 끝부분에 선택적으로 연결되는 보조과정을 포함하는 다수의 단위 반도체 집적회로를 포함하는 반도체 집적회로 제조방법.
  11. 청구범위 제9항에 있어서, 과정(c) 및 과정(e) 에서의 절연층의 코우팅 공정이 (g) 실릴레이트화된 폴리메틸실세스키옥산(PMSS)의 열경화성 수지를 코우팅하는 보조과정을 더 포함하는 다수의 단위 반도체 집적회로를 포함는 반도체 집적회로 제조방법.
  12. 청구범위 제9항에 있어서, 과정(d)에서의 접착공정이 상기 열경화성 수지의 경화온도 이상의 높은 용융온도를 지닌 열가소성 수지 재료를 이용한 다수의 단위 반도체 집적회로를 포함하는 반도체 집적회로 제조방법.
  13. 청구범위 제9항에 있어서, 과정(a)후에 (h) 상기 방법이 상기 전도체 포스트의 양단을 둘러싸는 요입부를 형성하고, 거기에 절연물질을 채워서 상기 전도체 포스트의 선단이 상기 절연물질에 노출되어지는 보조과정을 더 포함하는 다수의 단위 반도체 집적회로를 포함하는 반도체 집적회로 제조방법.
  14. 반도체 집적회로 제조방법에 있어서, (a) 기판의 첫번째 표면상에 구성 집적회로를 형성하는 과정, (b) 상기 불활성화층과 상기 기판을 통하여 호올을 형성하고, 기판의 상기 호올 내부에 절연막을 성장시키는 과정, (c) 기관상에 전도물질을 성장시키고, 상기 호올 전도물질로 채워서 전도체 포스트를 형성하는 과정 및 (d) 상기 기판상에 전도물질을 패턴하여서, 배선이 형성된 과정을 포함하는 반도체 집적회로 제조방법.
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