CN110875232A - 晶圆级封装方法及封装结构 - Google Patents

Abstract

一种晶圆级封装方法及封装结构，方法包括：提供器件晶圆；提供承载基板，在承载基板上临时键合多个芯片，芯片具有朝向承载基板的键合面，多个芯片中待屏蔽的芯片为第一芯片，且第一芯片的数量为一个或多个；在承载基板上形成覆盖芯片的封装层；形成封装层后，去除承载基板；使键合面和器件晶圆相对设置，采用低温熔融键合工艺实现器件晶圆和芯片的键合；在封装层中形成围绕第一芯片的沟槽；在沟槽中和封装层表面形成导电材料；位于沟槽中的导电材料为导电侧壁；位于第一芯片上方封装层表面的导电材料为导电层，用于与导电侧壁构成屏蔽壳体。本发明能减小封装结构的体积和厚度，且芯片与器件晶圆之间的键合强度较高。

Description

晶圆级封装方法及封装结构

技术领域

本发明涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System inPackage，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

由于所述裸芯片在集成电路封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的集成电路存在体积和厚度较大的问题，而且目前集成电路的封装成品率也较低。

发明内容

本发明解决的问题是提供一种晶圆级封装方法及封装结构，减小所形成封装结构的体积和厚度，并提高封装成品率。

为解决上述问题，本发明提供一种封装方法，包括：提供器件晶圆；提供承载基板，在所述承载基板上临时键合多个芯片，所述芯片具有朝向所述承载基板的键合面，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个；在所述承载基板上形成覆盖所述多个芯片的封装层；形成所述封装层后，去除所述承载基板；去除所述承载基板后，使所述键合面和所述器件晶圆相对设置，采用低温熔融键合工艺实现所述器件晶圆和所述芯片的键合；在所述低温熔融键合工艺后，在所述封装层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和所述第一芯片上方的封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁；位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁构成屏蔽壳体。

相应的，本发明还提供一种封装结构，包括：器件晶圆；键合于所述器件晶圆上的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个，所述多个芯片与所述器件晶圆通过低温熔融键合工艺相键合；封装层，位于所述器件晶圆上且覆盖所述多个芯片；导电侧壁，位于所述封装层中且围绕各个所述第一芯片；导电层，位于所述第一芯片上方的封装层表面，用于与所述导电侧壁相连构成屏蔽壳体。

与现有技术相比，本发明的技术方案具有以下优点：

本发明器件晶圆和多个芯片采用熔融键合的方式相键合，通过熔融键合工艺，所述器件晶圆和芯片之间以共价键结合的方式实现键合，从而显著提高所述器件晶圆和芯片的键合强度，进而提高封装成品率；此外，所述多个芯片中待屏蔽的芯片为第一芯片，本发明在封装层中形成围绕各个第一芯片的沟槽后，在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，还在所述第一芯片上方的封装层表面形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，所述屏蔽壳体用于保护所述第一芯片，从而减少所述第一芯片受外界磁场的影响，由于本发明是选择性地在部分芯片上形成所述屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述多个芯片与器件晶圆之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，有利于保障所述屏蔽壳体对所述第一芯片的抗干扰效果。

附图说明

图1至图13是本发明晶圆级封装方法第一实施例中各步骤对应的结构示意图；

图14至图15是本发明晶圆级封装方法第二实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，带有屏蔽功能的集成电路存在体积和厚度较大的问题，而且目前集成电路的封装成品率也较低。分析其原因在于：

为了减小外界磁场干扰，现有技术在封装结构中的裸芯片上装配一金属外壳，以屏蔽外界磁场，然而封装结构中通常是部分芯片容易受到外界磁场的干扰，而所述金属外壳是对所有芯片进行磁场屏蔽，并没有针对性地对待屏蔽的芯片进行保护，因此，通常所述金属外壳的尺寸较大，从而导致封装结构的体积和厚度增加；而且，封装结构中的器件晶圆和裸芯片通常通过粘合层(例如粘片膜或干膜等)实现物理连接，但所述粘合层的耐温性较差，当后续制程工艺中的工艺温度过高时，所述粘合层容易失效，从而降低所述粘合层的粘附性，甚至出现所述器件晶圆和裸芯片发生脱落的问题，进而严重影响了封装成品率。

为了解决所述技术问题，本发明在封装层中形成围绕各个待屏蔽的第一芯片的沟槽后，在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，还在所述第一芯片上方的封装层表面形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，所述屏蔽壳体用于保护所述第一芯片，从而减少所述第一芯片受外界磁场的影响，由于本发明是选择性地在部分芯片上形成所述屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄；而且，器件晶圆和多个芯片采用熔融键合的方式相键合，所述器件晶圆和芯片之间的键合强度较高，相应的，所形成封装结构整体能保持较好的可靠性，从而有利于保障所述屏蔽壳体对所述第一芯片的抗干扰效果。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图13是本发明晶圆级封装方法第一实施例中各步骤对应的结构示意图。

参考图1，提供器件晶圆(CMOS Wafer)100。

本实施例中，所述封装方法用于实现晶圆级系统封装，所述器件晶圆100用于在后续工艺中与待集成芯片进行键合。

所述器件晶圆100为完成器件制作的晶圆。本实施例中，所述器件晶圆100的衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

所述器件晶圆100中形成有多个第二芯片110。需要说明的是，所述器件晶圆100可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成NMOS器件和PMOS器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘(Pad)等结构，从而使所述器件晶圆100中形成所述多个第二芯片110。

还需要说明的是，为了便于图示，本实施例以所述器件晶圆100中形成有三个第二芯片110为例进行说明。但所述第二芯片110的数量不仅限于三个。

本实施例中，形成有所述第二芯片110的器件晶圆100表面为晶圆正面101，背向所述晶圆正面101的面为晶圆背面102。其中，所述晶圆背面102指的是远离所述器件晶圆100焊盘的衬底底部表面。

参考图2，提供承载基板10，在所述承载基板10上临时键合多个芯片200，所述芯片200具有朝向所述承载基板10的键合面(未标示)，且所述多个芯片200中待屏蔽的芯片为第一芯片205，且所述第一芯片205的数量为一个或多个。

所述承载基板10用于对所述多个芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性；而且通过临时键合(Temporary Bonding)的方式，还便于后续将所述芯片200和承载基板10进行分离。

本实施例中，所述承载基板10为载体晶圆(Carrier Wafer)。具体地，所述承载基板10可以半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶圆。

本实施例中，通过胶粘层15，将所述芯片正面201粘贴于所述承载基板10上。

所述胶粘层15用于实现所述芯片200和所述承载基板10的临时键合，便于后续将所述芯片200和承载基板10进行分离。具体地，所述胶粘层15为粘片膜(Die Attach Film，DAF)和干膜(Dry Film)中的一种或两种。

其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜光刻胶的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜光刻胶内形成图形。

粘片膜是在半导体封装工序中用于连接半导体芯片与封装基板、芯片与芯片的超薄型薄膜黏合剂，具有较高的可靠性及方便的工序性，有利于实现半导体封装的积层化和薄型化。

需要说明的是，在其他实施例中，所述芯片的键合面还可以通过静电键合临时键合于所述承载基板上。静电键合技术是不用任何粘结剂实现键合的一种方法，在键合过程中，将要键合的芯片和承载基板分别连接不同的电极，在电压作用下使芯片和承载基板表面形成电荷，且所述芯片与承载基板表面电荷电性不同，从而在芯片与承载基板键合过程中产生较大的静电引力，实现两者的物理连接。

所述多个芯片200用于作为晶圆级系统封装中的待集成芯片，所述芯片200可以采用集成电路制作技术所制成。本实施例晶圆级封装方法用于实现异质集成，因此所述多个芯片200为硅晶圆制成的芯片。在其他实施例中，所述第二芯片也可以是其他材质形成的芯片。

所述芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述芯片还可以是其他功能芯片。

需要说明的是，为了便于图示，本实施例以所述芯片200的数量为三个为例进行说明。但所述芯片200的数量不仅限于三个。

还需要说明的是，在所述多个芯片200中，第一芯片205比较容易受到外界磁场的影响，所述第一芯片205为待屏蔽的芯片。本实施例中，以所述第一芯片205的数量为一个为例。在其他实施例中，所述第一芯片的数量还可以为多个。

本实施例中，所述芯片200中形成有焊盘210，所述芯片200中靠近所述焊盘210的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。具体地，所述焊盘210可以是引线焊盘(Bond Pad)，所述焊盘210用于实现所述芯片200与其他半导体器件的电性连接。

本实施例中，在后续制程中，所述芯片200的芯片正面201与所述器件晶圆100(如图1所示)的晶圆正面101(如图1所示)相键合，因此所述芯片200的键合面为所述芯片正面201，所述芯片正面201临时键合于所述承载基板10上。在其他实施例中，根据实际工艺需求，所述芯片的键合面还可以为所述芯片背面。

参考图3，在所述承载基板10上形成覆盖所述多个芯片200的封装层400。

所述封装层400用于保护所述多个芯片200，能够起到密封和防潮的作用，且在后续实现所述芯片200和器件晶圆100(如图1所示)的键合后，还能对所述器件晶圆100起到保护作用，降低所述第二芯片110(如图1所示)和所述芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能；而且，所述封装层400包覆所述多个芯片200，还能够对所述多个芯片200起到支撑作用，提高后续工艺的可操作性。

本实施例中，所述封装层400的材料为聚合物或电介质，所述封装层400还起到使后续形成的屏蔽壳体和所述第一芯片205绝缘的作用。

具体地，通过注塑成型工艺，使用液体的塑封料或者固体的塑封料，形成所述封装层400。注塑工艺的填充性能较好，可以使所述塑封料较好地填充于所述多个芯片200之间，从而提高所述封装层400对所述芯片200的封装效果。在其他实施例中，还可以采用其他工艺形成所述封装层。

本实施例中，所述封装层400的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。

相应的，参考图4，形成所述封装层400后，对所述多个芯片200和载体晶圆10(如图3所示)进行解键合(De-bonding)处理，去除所述载体晶圆10和胶粘层15(如图3所示)，以露出所述芯片正面201。

通过所述解键合处理，使所述封装层400露出所述芯片正面201，从而为后续的熔融键合工艺提供工艺基础

具体地，在所述解键合处理的过程中，可以通过化学方法或机械剥离的方式使所述载体晶圆10与所述芯片200相分离。在其他实施例中，也可以采用其他方式使所述载体晶圆与所述芯片分离。

继续参考图1，并结合参考图5至图9，在所述解键合处理后，使所述键合面(未标示)和所述器件晶圆100相对设置，采用低温熔融键合工艺实现所述器件晶圆100和所述芯片200的键合。

熔融键合是一种主要利用界面化学力完成键合的工艺，从而提高了键合工艺的可靠性，进而提高了所述器件晶圆100和芯片200的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了封装成品率。

而且，由于所述封装层400也暴露在所述熔融键合工艺的工艺环境中，因此通过采用低温熔融键合工艺的方式，合理降低熔融键合工艺中退火处理的工艺温度，从而减小所述熔融键合工艺对所述封装层400的影响。

相应的，为了所述低温熔融键合工艺的进行，所述封装方法还包括：

结合参考图1和图5，在所述器件晶圆100(如图1所示)的表面形成第一氧化层150(如图1所示)；在所述键合面(未标示)形成第二氧化层250(如图5所示)。

所述第一氧化层150第二氧化层250和作为后续熔融键合(Fusion Bonding)工艺的键合层，用于实现所述器件晶圆100与所述芯片200之间的物理连接。其中，在所述熔融键合工艺过程中，所述第一氧化层150和第二氧化层250的表面会形成未饱和成键的Si原子，并能实现共价键的结合，因此通过所述熔融键合工艺，所述第一氧化层150和第二氧化层250的接触面以共价键结合的方式实现键合，使所述第一氧化层150和第二氧化层250之间具有较高的键合强度，从而提高了键合工艺的可靠性，进而提高了所述器件晶圆100和芯片200的键合强度。

本实施例中，所述第一氧化层150的材料为氧化硅。通过选取氧化硅材料，在后续熔融键合工艺的过程中，能够使所述器件晶圆100与所述待集成芯片之间以Si-O-Si的共价键进行键合，Si-O键的键能较大，从而有利于进一步提高所述器件晶圆100与所述待集成芯片的键合强度；此外，氧化硅材料具有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。

具体地，形成所述第一氧化层150的工艺可以为采用原子层沉积(Atomic LayerDeposition，ALD)工艺。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过采用原子层沉积工艺的方式，所述第一氧化层150以原子层的形式形成于所述器件晶圆100的表面，因此有利于提高沉积速率的均匀性、所述第一氧化层150的厚度均一性以及所述第一氧化层150中的结构均一性，且所述第一氧化层150具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低晶圆变形(Wafer Distortion)、器件性能偏移的概率。

在其他实施例中，根据所述第一氧化层的材料，形成所述第一氧化层的工艺还可以为低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺、金属有机化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺或激光脉冲沉积(Pulsed Laser Deposition，PLD)工艺。

本实施例中，所述芯片200键合于所述器件晶圆100的晶圆正面101，因此所述第一氧化层150形成于所述晶圆正面101上，且所述第一氧化层150全面覆盖所述晶圆正面101。

通过使所述第一氧化层150全面覆盖所述晶圆正面101的方式，在后续实现所述器件晶圆100和所述芯片200的键合后，能有效减少所述器件晶圆100和所述芯片200之间产生缝隙的概率，使封装层能够更好地隔绝空气和水分，从而提高封装效果，进而有利于优化所获得封装结构的性能；而且，所述待集成芯片中待屏蔽的芯片为第一芯片，后续还在所述封装层中形成围绕各个第一芯片的导电侧壁，通过使所述第一氧化层150全面覆盖所述晶圆正面101，使得所述第一氧化层150对所述第二芯片110和所述导电侧壁起到绝缘的作用，从而避免所述导电侧壁影响所述第二芯片110的正常工作。

本实施例中，所述第二氧化层250的材料与所述第一氧化层150(如图1所示)的材料相同，从而在后续熔融键合工艺中能够较好地实现共价键结合，有利于进一步提高所述第二氧化层250和第一氧化层150的键合强度。具体地，采用原子层沉积工艺形成所述第二氧化层250，所述第二氧化层250的材料为氧化硅。

在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧，形成所述第二氧化层的工艺还可以为低压化学气相沉积工艺、金属有机化学气相沉积工艺、物理气相沉积工艺或激光脉冲沉积工艺。

对所述第二氧化层250的具体描述，可参考前述对所述第一氧化层150的相关描述，本实施例在此不再赘述。

本实施例中，所述芯片200的键合面为所述芯片正面201，因此所述第二氧化层250覆盖所述芯片正面201。

需要说明的是，本实施例中，所述第二氧化层250还覆盖所述封装层400。通过使所述第二氧化层250覆盖所述封装层400，不仅能够降低形成所述第二氧化层250的工艺难度，有利于简化工艺步骤、降低工艺成本；而且，所述封装层400可以与所述第二氧化层250相接触实现密封，后续所述器件晶圆100和芯片200实现键合后，能有效减少所述器件晶圆100和芯片200之间产生缝隙的概率，可以更好地隔绝空气和水分，从而提高封装效果，进而有利于优化所获得封装结构的性能；此外，后续还在所述封装层400中形成围绕所述第一芯片205的导电侧壁，通过使所述第二氧化层250覆盖所述封装层400靠近所述芯片正面201一侧的表面，使得所述第二氧化层250对所述第二芯片110和所述导电侧壁起到绝缘的作用，从而避免所述导电侧壁影响所述第二芯片110的正常工作。

在其他实施例中，还可以在所述承载基板上临时键合所述多个芯片之前，在所述键合面形成所述第二氧化层；相应的，在所述承载基板上临时键合所述多个芯片的步骤中，将所述第二氧化层临时键合于所述承载基板上。

因此，结合参考图6至图9，通过所述第一氧化层150和所述第二氧化层250，采用低温熔融键合工艺实现所述器件晶圆100和所述芯片200的键合。

具体地，结合参考图6和图7，所述低温熔融键合工艺的步骤包括：对所述第一氧化层150(如图6所示)表面和第二氧化层250(如图7所示)表面进行等离子体活化处理130。

一方面，通过所述等离子体活化处理130，使所述第一氧化层150和第二氧化层250表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物和杂质的作用，例如可以较好地去除金属污染和有机污染物。另一方面，所述等离子体活化处理130的等离子体对所述第一氧化层150表面和第二氧化层250表面进行撞击，对不稳定的非桥接氧原子赋能，使所述氧原子离开原先成键的原子，从而为后续在所述第一氧化层150和第二氧化层250的接触面形成共价键提供良好基础。

所述等离子体活化处理130所采用的反应气体可以包括Ar、N₂、O₂和SF₆中的一种或多种。本实施例中，所述等离子体活化处理130所采用的反应气体为O₂，即所述等离子体活化处理130为氧等离子体活化处理。

其中，所述等离子体活化处理130的射频功率不宜过小，也不宜过大。在所述等离子体活化处理130的过程中，利用射频功率源产生的射频电场使电子加速，并使各个电子与反应气体分子发生碰撞而转移动能，从而使各个反应气体分子发生电离产生等离子体。

如果射频功率过小，则所述反应气体难以被等离子体化，相应容易引起等离子体不足、等离子体稳定性变差的问题，从而降低所述等离子体活化处理130的效果，进而导致所述第一氧化层150和第二氧化层250之间的键合强度降低；如果所述射频功率过大，则容易导致所述反应气体被等离子体化后获得的动能过大，对所述第一氧化层150和第二氧化层250的轰击作用相应过强，从而容易对所述第一氧化层150和第二氧化层250表面造成损伤，进而在所述第一氧化层150和第二氧化层250表面形成微缺陷(Micro-defect)，在后续退火处理后容易产生退火空洞，反而容易降低后续所述第一氧化层150和第二氧化层250之间的键合强度，而且，射频功率过大还会消耗过多能量，从而导致工艺成本的增加。为此，本实施例中，所述等离子体活化处理130的射频功率为20W至200W。

所述等离子体活化处理130的工艺压强不宜过小，也不宜过大。所述工艺压强影响所述射频功率，所述工艺压强越大，则等离子体的平均自由程越短，所述等离子体之间发生碰撞的几率越大，从而导致所述等离子体活化处理130的效果变差，相应的，为了保证所述等离子体活化处理130的效果，所需射频功率则越高；此外，当所述工艺压强过小时，则容易降低所述等离子体的稳定性，相应的，抑制等离子体不稳定所需的射频功率越高。为此，本实施例中，根据所述等离子体活化处理130射频功率，将所述工艺压强调整至相匹配的数值范围内。具体地，所述等离子体活化处理130的工艺压强为0.1mBar至10mBar。

所述等离子体活化处理130的处理时间不宜过短，也不宜过长。如果所述处理时间过短，在射频功率和反应气体的流量一定的情况下，则所述等离子体活化处理130的效果相应变差，从而导致后续所述第一氧化层150和第二氧化层250之间的键合强度降低；如果所述处理时间过长，则容易对所述第一氧化层150和第二氧化层250表面造成损伤，从而在所述第一氧化层150和第二氧化层250表面形成微缺陷，而且，处理时间过长还会产生过量的羟基，在后续退火处理后，容易产生过量副产物(H₂O和H₂等)，从而导致退火空洞的产生，反而容易降低后续所述第一氧化层150和第二氧化层250之间的键合强度，此外，工艺时间过长相应还会导致工艺成本的增加。为此，本实施例中，所述等离子体活化处理130的处理时间为0.1分钟至10分钟。

本实施例中，通过将所述等离子体活化处理130的射频功率、工艺压强以及处理时间设定在合理范围内，并相互配合，从而在提高处理效率和稳定性、降低工艺成本的同时，提高对所述第一氧化层150和第二氧化层250的活化效果。

本实施例中，所述熔融键合工艺的步骤还包括：在所述等离子体活化处理130后，对所述第一氧化层150和第二氧化层250表面进行去离子水清洗处理；在所述去离子水预清洗处理后，对所第一氧化层150和第二氧化层250表面进行干燥处理。

通过所述去离子水清洗处理和干燥处理，以提高所述第一氧化层150和第二氧化层250的表面质量，从而提高所述第一氧化层150和第二氧化层250的的键合强度。

具体地，采用去离子水冲洗所述第一氧化层150和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用N₂吹干所述第一氧化层150和第二氧化层250，从而完成所述干燥处理。

参考图8，本实施例中，所述熔融键合工艺的步骤还包括：在所述干燥处理后，将所述第二氧化层250和第一氧化层150相对设置并贴合，对所述器件晶圆100和所述多个芯片200施加键合压力，进行预键合处理140。

在所述等离子体活化处理130后，在所述第一氧化层150和第二氧化层250的表面形成未饱和成键的Si原子，因此通过所述预键合处理140，使所述第一氧化层150和第二氧化层250实现界面化学键连接。

具体地，对所述器件晶圆100的晶圆背面102、以及所述封装层400背向所述芯片正面201的表面施加键合压力，以进行所述预键合处理140。其中，在所述预键合处理140的过程中，所述封装层400用于对所述多个芯片200起到有效的支撑作用，提高所述预键合处理140的可操作性，而且通过对所述封装层400施加键合压力的方式，有利于提高所述多个芯片200的受力均匀性，此外，与直接对所述芯片200施加键合压力的方案相比，有利于降低所述预键合处理140对所述芯片200造成的损伤。

需要说明的是，增加所述预键合处理140的键合压力，有利于提高所述第一氧化层150和第二氧化层250界面的化学键连接效果和强度，但是，如果所述键合压力过大，则反而容易对所述器件晶圆100、第一氧化层150、第二氧化层250、芯片200和封装层400造成不良影响，例如产生变形的问题等。为此，本实施例中，为了使所述第一氧化层150和第二氧化层250有效实现界面化学键连接的同时，降低工艺风险，所述预键合处理140的键合压力为为1牛顿至20牛顿。

还需要说明的是，所述预键合处理140的处理时间不宜过短，也不宜过长。增加所述预键合处理140的处理时间，也有利于提高所述第一氧化层150和第二氧化层250接触面的化学键连接效果和强度，因此在键合压力一定的情况下，若所述处理时间过短，则容易导致所述第一氧化层150和第二氧化层250界面的化学键连接效果不佳的问题；所述处理时间过多，反而会造成工艺时间的浪费、效率的下降。为此，本实施例中，为了使所述第一氧化层150和第二氧化层250有效实现界面化学键连接的同时，提高工艺效率，所述预键合处理140的处理时间为1秒至60秒。

本实施例中，将所述第二氧化层250和第一氧化层150相对设置并贴合后，所述多个芯片200与所述器件晶圆100中的多个第二芯片110相互错开，也就是说，所述芯片200在所述器件晶圆100上的投影与所述第二芯片110不重合。

为了实现对所述第一芯片205的屏蔽，后续步骤还包括在所述封装层400中形成围绕所述第一芯片205的沟槽，通过使所述芯片200与所述器件晶圆100中的第二芯片110相互错开，有利于降低形成所述沟槽的工艺难度，降低形成所述沟槽的工艺对所述第一芯片205相对应的第二芯片110产生的影响。

在其他实施例中，将所述第二氧化层和第一氧化层相对设置并贴合后，所述芯片与所述器件晶圆中的第二芯片还可以相互对准，也就是说，所述芯片在所述器件晶圆上的投影与所述第二芯片相重合。这样后续所形成的屏蔽壳体还能够对所述第一芯片相对应的第二芯片起到屏蔽效果。

结合参考图9，本实施例中，所述熔融键合工艺的步骤还包括：在所述预键合处理140(如图8所示)后，对所述器件晶圆100和所述多个芯片200进行退火处理。

通过所述退火处理，使所述第一氧化层150和第二氧化层250接触面的羟基之间发生脱水缩合反应，从而使所述第一氧化层150和第二氧化层250形成Si-O-Si的共价键结合；由于硅氧键的键能较大，进而提高了所述第一氧化层150和第二氧化层250的键合强度。

其中，所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高所述第一氧化层150和第二氧化层250的键合强度；如果所述工艺温度过高，则容易对形成于所述器件晶圆100和芯片200内的器件性能产生不良影响，而且，所述封装层400的耐高温性通常较差，因此还容易对所述封装层400造成不良影响。为此，本实施例中，所述退火处理的工艺温度为200℃至500℃。

所述退火处理的工艺时间不宜过低，也不宜过高。如果所述工艺时间过短，则难以充分完成所述脱水缩合反应，从而不利于提高所述第一氧化层150和第二氧化层250的键合强度；如果所述工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将所述器件晶圆100和芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，所述退火处理的工艺时间为20分钟至200分钟。

本实施例中，通过将所述退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。

结合参考图10和图11，图11是图10的俯视图，在所述低温熔融键合工艺后，在所述封装层400中形成围绕各个所述第一芯片205的沟槽410。

所述沟槽410用于在后续步骤中填充导电材料形成导电侧壁，所述导电侧壁用于保护所述第一芯片205，减小外界磁场对所述第一芯片205的干扰。

具体地，围绕每一个第一芯片205，形成所述沟槽410，以在沟槽410中填充屏蔽材料，以形成围绕每一个第一芯片205的屏蔽层。

所述沟槽410的宽度d(如图11所示)用于定义后续导电侧壁的厚度。如果所述沟槽410的宽度d过大，则所述导电侧壁的厚度过大，容易增大整个封装结构的厚度和体积；如果所述沟槽410的宽度d过小，则所述导电侧壁的厚度相应过小，容易影响所述导电侧壁的屏蔽效果。为此，本实施例中，所述沟槽410的宽度d在10～50微米的范围内。

通常，第一芯片205在器件晶圆100上的投影为长方形。本实施例中，位于封装层400中的沟槽410在所述器件晶圆100上的投影为长方形，也就是说，所述沟槽410的形状与所述第一芯片205的形状相匹配，从而使形成的屏蔽结构在占用较小体积的同时对第一芯片205起到良好的屏蔽效果。

所述沟槽410靠近所述第一芯片205的侧壁为内侧壁(未标示)，所述内侧壁与所述第一芯片205相对侧壁之间的距离为D(如图11所示)，所述距离D用于定义所述第一芯片205与所述导电侧壁之间的距离，即所述距离D用于定义所述第一芯片205与所述导电侧壁之间封装层400的厚度。

如果所述距离D过大，则所述沟槽410与所述第一芯片205相邻的其他芯片200的距离较近，容易影响其他芯片200的性能，且所述导电侧壁与所述第一芯片205之间距离较大时，还会减弱所述导电侧壁对所述第一芯片205的屏蔽作用；如果所述距离D过小，则所述导电侧壁与所述第一芯片205之间的封装层400的厚度较小，从而容易影响所述导电侧壁与所述第一芯片205之间的绝缘。为此，本实施例中，所述内侧壁与所述第一芯片205相对侧壁之间的距离D在5～100微米的范围内。

具体地，可以通过激光刻蚀工艺对所述封装层400进行刻蚀，形成所述沟槽410。激光刻蚀工艺精度较高，可以较为精准地确定沟槽410的形成位置和沟槽410的尺寸。

如图10所述，本实施例中，在形成所述沟槽410的步骤中，刻蚀所述封装层400后，还依次刻蚀所述第二氧化层250和第一氧化层150，以所述器件晶圆100作为刻蚀停止层，在所述沟槽410底部露出所述晶圆正面101时停止刻蚀。通过使所述沟槽410底部露出所述器件晶圆100，从而使后续形成于所述沟槽410中的导电侧壁能够与所述器件晶圆100相接触，进而使所述导电侧壁能够大范围地对所述第一芯片205实现屏蔽。

在另一实施例中，对所述封装层进行刻蚀后，可以使所述沟槽的底部位于所述封装层中，也就是说，所述沟槽并未贯穿所述封装层，所述沟槽底部与所述第二氧化层之间还存在一定厚度的封装层材料。这样后续在所述沟槽中填充导电材料时，所形成的导电侧壁虽然没有与所述器件晶圆相接触，但在垂直于所述器件晶圆表面的方向上仍然有一定厚度的延伸，所述导电侧壁仍然能够对所述第一芯片起到屏蔽的作用。因此，在其他实施例中，所述沟槽底部还可以露出所述第二氧化层，或者，所述沟槽底部位于所述第二氧化层中，或者，所述沟槽底部位于所述第一氧化层中。

结合参考图12和图13，在所述沟槽410(如图10所示)中和所述第一芯片205上方的所述封装层400表面形成导电材料；位于所述沟槽410中的导电材料为导电侧壁451(如图12和图13所示)；位于所述第一芯片205上方封装层400表面的导电材料为导电层452(如图13所示)，所述导电层452用于与所述导电侧壁451构成屏蔽壳体450(如图13所示)。

通过对所述第一芯片205进行局部屏蔽，减小了外界磁场对所述第一芯片205的影响；由于所述屏蔽壳体450有选择性地针对所述第一芯片205进行屏蔽，即所述屏蔽壳体450选择性地形成于部分芯片200上，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述多个芯片200与器件晶圆100之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，因此也有利于保障所述屏蔽壳体450对所述第一芯片205的抗干扰效果。

本实施例中，所述屏蔽壳体450为静电屏蔽结构，用于使外界电场终止在屏蔽壳体450的表面上并把电荷传输至地端。相应地，本实施例所形成的封装结构在使用过程中，会使所述屏蔽壳体450与地端相连。

需要说明的是，在其他实施例中，所述屏蔽壳体还可以为电磁屏蔽结构，用于减小高频电磁场的影响，使干扰场在屏蔽壳体内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。

如图12所示，形成所述屏蔽壳体450的步骤包括：向所述沟槽410中填充导电材料，形成导电侧壁451。

所述导电侧壁451用于减小外界磁场对所述第一芯片205的干扰，从而提高封装结构中集成电路性能的稳定性和可靠性。

具体地，所述导电侧壁451用于从所述第一芯片205的侧面进行屏蔽，与后续形成的导电层452构成屏蔽壳体450。

本实施例中，为了实现屏蔽效果，所述导电材料可以为金属，例如：所述导电材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述导电材料可以为合金，例如：所述导电材料为不锈钢等的合金。

实际工艺中，通过电镀工艺形成所述导电侧壁451。通过电镀方法形成的导电侧壁151，可在所述沟槽410中实现良好的填充效果，从而提高后续所形成屏蔽壳体450的屏蔽效果。在其他实施例中，还可以通过物理气相沉积或溅射方法形成所述导电侧壁。

本实施例中，所述导电侧壁451通过填充于所述沟槽410中的导电材料形成，因此，所述导电侧壁451的厚度h(如图13所示)与所述沟槽410的宽度d(如图11所示)相同，所述导电侧壁451的内侧壁与所述第一芯片205相对侧壁的间距H(如图13所示)与所述沟槽410的内侧壁与所述第一芯片205的间距D(如图11所示)相同。相应地，所述导电侧壁451的厚度h为10～50微米，所述导电侧壁451的内侧壁与所述第一芯片205相对侧壁的距离H为5～100微米范围内。其中，所述导电侧壁451的内侧壁指的是所述导电侧壁451靠近所述第一芯片205的侧壁。

如图13所示，继续形成所述导电材料，在所述封装层400表面形成导电材料，其中，位于所述第一芯片205上方封装层400表面的导电材料为导电层452，用于与所述导电侧壁451构成屏蔽壳体450。

所述导电层452与所述导电侧壁451相连，在所述第一芯片205上方形成封闭式的屏蔽壳体450。而位于所述第一芯片205和所述导电层452之间的封装层400起到绝缘的作用，从而避免所述屏蔽壳体450影响所述第一芯片205的正常工作。

需要说明的是，如果位于所述封装层400表面的导电材料厚度P(如图13所示)过大，则容易增加所述屏蔽壳体450的体积和厚度；如果位于所述封装层400表面的导电材料厚度P过小，则容易影响所述屏蔽壳体450的屏蔽效果。为此，本实施例中，位于所述封装层400表面的导电材料的厚度P为5～50微米。

还需要说明的是，本实施例中，所述屏蔽壳体450为静电屏蔽结构，位于所述封装层400上的导电层452还作为所述屏蔽壳体450的接地端，在后续所形成封装结构的使用过程中与地端相连。

此外，本实施例封装方法还包括：在形成所述屏蔽壳体450之后，通过所述器件晶圆100的晶圆背面102对所述器件晶圆100进行减薄处理，并在减薄后的器件晶圆100中形成硅通孔互连结构，在此不做详述。

图14至图15是本发明晶圆级封装方法第二实施例中各步骤对应的结构示意图。

本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：在封装层600上覆盖导电材料610(如图14所示)之后，去除部分导电材料610，保留各个所述第一芯片605上方封装层600表面的导电材料610，所保留的导电材料610为导电层652(如图15所示)。

本实施例中，对所述封装层600表面不用于构成屏蔽壳体650(如图15所示)的导电材料610进行去除，从而减少多余导电材料610带来的耦合电容的问题，优化了封装结构的性能。

具体地，如图14所示，所述导电侧壁651背向所述第一芯片605的面为外侧面653；去除部分导电材料610，保留所述第一芯片605上方封装层600表面的导电材料610的步骤包括：在所述第一芯片605上方的导电材料610上形成掩膜层660，所述掩膜层660遮挡所述第一芯片605上方的导电材料610，且所述掩膜层660的侧壁与所述外侧面653对准。

所述掩膜层660的侧壁与所述外侧面653对准，这样在后续去除部分导电材料610的步骤中，能够在去除多余导电材料610的同时，尽量多的保留位于所述第一芯片605上且与所述导电侧壁651相接触的导电材料610，从而提高所形成屏蔽壳体650的屏蔽效果。

本实施例中，所述掩膜层660为光刻胶。

如图15所示，以所述掩膜层660(如图14所示)为掩膜，去除所述掩膜层660露出的导电材料610(如图14所示)，保留各个所述第一芯片605上方封装层600表面的导电材料610，所保留的导电材料610为导电层652，用于与所述导电侧壁651构成所述屏蔽壳体650。

具体地，所述导电材料610为金属，可以采用干法刻蚀工艺去除多余的导电材料610。例如：所述导电材料610为铝，可以通过以氯气作为刻蚀气体的干法刻蚀工艺去除部分导电材料610。

本实施例中，通过去除多余的导电材料610，在保证针对所述第一芯片605实现局部屏蔽的同时，减小耦合电容的问题。

相应的，本发明还提供一种晶圆级封装结构。

继续参考图13，示出了本发明晶圆级封装结构一实施例的结构示意图。

所述封装结构包括：器件晶圆100；键合于所述器件晶圆100上的多个芯片200，所述多个芯片200中待屏蔽的芯片为第一芯片205，且所述第一芯片205的数量为一个或多个，所述多个芯片200与所述器件晶圆100通过低温熔融键合工艺相键合；封装层400，位于所述器件晶圆100上且覆盖所述多个芯片200；导电侧壁451，位于所述封装层400中且围绕各个所述第一芯片205；导电层452，位于所述第一芯片205上方的封装层400表面，用于与所述导电侧壁451构成屏蔽壳体450。

本实施例中，所述封装结构为晶圆级系统封装结构。

其中，所述器件晶圆100为完成器件制作的晶圆。所述器件晶圆100可以采用集成电路制作技术所制成，因此所述器件晶圆100通常包括形成于衬底上的NMOS器件和PMOS器件等器件、形成于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构。

本实施例中，所述器件晶圆100的衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

还需要说明的是，为了便于图示，本实施例以所述器件晶圆100中形成有三个第二芯片110为例进行说明。但所述第二芯片110的数量不仅限于三个。

本实施例中，所述器件晶圆100包括形成有所述第二芯片110的晶圆正面101以及与所述晶圆正面101相背的晶圆背面102。其中，所述晶圆背面102指的是远离所述器件晶圆100的焊盘的衬底底部表面。

所述多个芯片200用于作为晶圆级系统封装中的待集成芯片，所述芯片200可以采用集成电路制作技术所制成。本实施例中，所述多个芯片200为硅晶圆制成的芯片。在其他实施例中，所述芯片也可以是其他材质形成的芯片。

所述多个芯片200可以为相同功能或不同功能的芯片，且所述芯片200的数量与所述第二芯片110(如图1所示)的数量相同。

所述芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述芯片还可以是其他功能芯片。

需要说明的是，为了便于图示，本实施例以所述芯片200的数量为三个为例进行说明。但所述芯片200的数量不仅限于三个。

还需要说明的是，在所述多个芯片200中，第一芯片205比较容易受到外界磁场的影响，所述第一芯片205为待屏蔽的芯片。

此外，本实施例中，以所述第一芯片205的数量为一个为例。在其他实施例中，所述第一芯片的数量还可以为多个。

本实施例中，所述芯片200中形成有焊盘210，所述芯片200中靠近所述焊盘210的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。具体地，所述焊盘210可以是引线焊盘，所述焊盘210用于实现所述芯片200与其他半导体器件的电性连接。

本实施例中，所述芯片200的芯片正面201与所述器件晶圆100的晶圆正面101相键合，因此所述芯片200的键合面为所述芯片正面201。在其他实施例中，根据实际工艺需求，所述芯片的键合面还可以为所述芯片背面。

所述芯片200和所述第二芯片110具有预设相对位置关系。其中，所述芯片200和所述第二芯片110具有预设相对位置关系的含义指的是，所述芯片200和器件晶圆100键合后，所述芯片200与所述第二芯片110相对设置且相互对准，或者，所述芯片200在所述晶圆正面101(如图1所示)的投影与所述第二芯片110部分重叠，或者，所述芯片200在所述晶圆正面101的投影位于所述第二芯片110的一侧。

本实施例中，所述多个芯片200与所述器件晶圆100中的多个第二芯片110相互错开，也就是说，所述芯片200在所述器件晶圆100上的投影与所述第二芯片110不重合。

通过使所述芯片200与所述器件晶圆100中的第二芯片110相互错开，有利于降低形成所述导电侧壁451的工艺难度，降低形成所述导电侧壁451的工艺对所述第一芯片205相对应的第二芯片110产生的影响。

在其他实施例中，所述芯片与所述器件晶圆中的第二芯片还可以相互对准，也就是说，所述芯片在所述器件晶圆上的投影与所述第二芯片相重合。这样所述屏蔽壳体还能够对所述第一芯片相对应的第二芯片起到屏蔽效果。

所述多个芯片200与所述器件晶圆100通过低温熔融键合工艺相键合，熔融键合是一种主要利用界面化学力完成键合的工艺，因此所述芯片200与所述器件晶圆100之间具有较高的键合强度，从而有利于提高所述封装结构的成品率和可靠性。

为此，本实施例中，所述器件晶圆100的表面上形成有第一氧化层150，所述芯片200朝向所述器件晶圆100的面为键合面(未标示)，且所述键合面上形成有第二氧化层250；所述第二氧化层250与所述第一氧化层150相对设置并通过低温熔融键合工艺相键合，所述第二氧化层250与所述第一氧化层150用于实现所述器件晶圆100和所述芯片200之间的物理连接。

所述第一氧化层150和第二氧化层250的接触面以共价键的方式实现连接，因此所述第一氧化层150和第二氧化层250之间具有较高的键合强度，从而有利于提高所述封装结构的成品率和可靠性。

所述第二氧化层250的材料与所述第一氧化层150的材料相同，从而能较好地实现共价键结合，有利于进一步提高所述第二氧化层250和第一氧化层150的键合强度。

本实施例中，所述第一氧化层150和第二氧化层250的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于减小对封装结构的性能影响；而且，所述第一氧化层150和第二氧化层250的接触面通过Si-O-Si的共价键实现结合，由于Si-O键的键能较大，因此能有效提高所述芯片200和器件晶圆100的键合强度。

在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧。

本实施例中，为了降低工艺难度，所述第一氧化层150和第二氧化层250的厚度相等。但是，所述第一氧化层150和第二氧化层250的厚度不宜过小，也不宜过大。如果所述厚度过小，则容易降低所述第一氧化层150和第二氧化层250的厚度均一性和质量，还容易对所述第一氧化层150和第二氧化层250的键合强度产生不良影响；如果所述厚度过大，相应导致所述封装结构的整体厚度过大，不利于工艺集成度的提高。为此，本实施例中，所述第一氧化层150和第二氧化层250的厚度均为

至

所述封装层400覆盖所述多个芯片200(包括所述第一芯片205)和器件晶圆100，能够起到密封和防潮的作用，从而降低所述第二芯片110和所述芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能；而且，所述封装层400包覆所述多个芯片200，能够对所述芯片200起到支撑作用，从而在所述封装结构的制造过程中，提高工艺可操作性。

本实施例中，所述封装层400的材料为聚合物或电介质，所述封装层400还起到使所述屏蔽壳体450和所述第一芯片205绝缘的作用。

本实施例中，所述封装层400为注塑层，所述封装层400通过注塑工艺形成。注塑层的填充性能较好，可以使所述封装层400较好地填充于所述多个芯片200之间，从而实现良好的绝缘和密封效果。

具体地，所述封装层400的材料为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层还可以是氧化铝或氮化铝等介电材料。

需要说明的是，本实施例中，所述第二氧化层250还位于所述封装层400和所述第一氧化层150之间。

通过使所述第二氧化层250位于所述封装层400和所述第一氧化层150之间，不仅能够降低形成所述第二氧化层250的工艺难度，有利于简化工艺步骤、降低工艺成本，而且所述第一氧化层150和第二氧化层250相接触，有利于进一步提高所述芯片200与所述器件晶圆100之间的的键合强度，所述封装层400与所述第二氧化层250相接触实现密封，能有效减少所述器件晶圆100和芯片200之间产生缝隙的概率，可以更好地隔绝空气和水分，从而提高封装效果，进而有利于优化所获得封装结构的性能；此外，所述第一氧化层150和第二氧化层250还能够对所述第二芯片110和所述导电侧壁451起到绝缘的作用，从而避免所述导电侧壁451影响所述第二芯片110的正常工作。

所述导电侧壁451位于所述封装层400中且围绕各个所述第一芯片205，用于从所述第一芯片205的侧面进行屏蔽，并与位于所述封装层400上的所述导电层452构成屏蔽壳体450，从而对所述第一芯片205进行保护，减小外界磁场对所述第一芯片205的影响。

由于所述屏蔽壳体450有选择性地针对所述第一芯片205进行屏蔽，即所述屏蔽壳体450选择性地形成于部分芯片200上，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄，且由于所述多个芯片200与器件晶圆100之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，因此也有利于保障所述屏蔽壳体450对所述第一芯片205的抗干扰效果。

本实施例中，所述屏蔽壳体450为静电屏蔽结构，用于使外界电场终止在所述屏蔽壳体450的表面上并把电荷传输至地端。相应地，本实施例所述封装结构在使用过程中，会使所述屏蔽壳体450与地端相连。

需要说明的是，在其他实施例中，所述屏蔽壳体还可以为电磁屏蔽结构，用于减小高频电磁场的影响，使干扰场在屏蔽壳体内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。

为了实现屏蔽效果，所述屏蔽壳体450的材料可以为金属，例如：所述屏蔽壳体450的材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述屏蔽壳体的材料可以为合金，例如：所述屏蔽壳体的材料为不锈钢等的合金。

需要说明的是，如果所述导电侧壁451的厚度h过大，则容易增大整个封装结构的厚度和体积；如果所述导电侧壁451的厚度h过小，则容易影响所述导电侧壁451的屏蔽效果。为此，本实施例中，所述导电侧壁451的厚度h在10～50微米的范围内。

通常，所述第一芯片205在所述器件晶圆100上的投影为长方形。相应地，围绕所述第一芯片205的导电侧壁451在所述器件晶圆100上的投影为长方环形，也就是说，所述导电侧壁451的形状与所述第一芯片205的形状相匹配。

所述导电侧壁451靠近所述第一芯片205的侧壁为内侧壁(未标示)，所述内侧壁与所述第一芯片205相对侧壁之间的距离为H，如果所述距离H过大，则所述导电侧壁451与所述第一芯片205相邻的其他芯片200距离较近，容易影响其他芯片200的性能，还会减弱所述导电侧壁451对所述第一芯片205的屏蔽作用；如果所述距离H过小，则容易影响所述导电侧壁451与所述第一芯片205之间的绝缘。为此，本实施例中，所述内侧壁与所述第一芯片205相对侧壁之间的距离H在5～100微米的范围内。

本实施例中，所述导电侧壁451的底部与所述器件晶圆100相接触，即所述导电侧壁451贯穿所述封装层400、第二氧化层250和第一氧化层150。通过使所述导电侧壁451的底部与所述器件晶圆100相接触，使所述导电侧壁451能够较大范围对所述第一芯片205实现屏蔽。

在另一实施例中，所述导电侧壁的底部还可以位于所述封装层中，也就是说，所述导电侧壁并未贯穿所述封装层，所述导电侧壁底部与所述第二氧化层之间还存在一定厚度的封装层材料。在这种情况下，虽然所述导电侧壁底部不与所述器件晶圆相接触，但在垂直于所述器件晶圆表面的方向上仍然有一定厚度的延伸，所述导电侧壁仍然能够对所述第一芯片起到屏蔽的作用。因此，在其他实施例中，所述导电侧壁的底部还可以与所述第二氧化层相接触，或者，所述导电侧壁底部位于所述第二氧化层中，或者，所述导电侧壁底部位于所述第一氧化层中。

本实施例中，所述第一芯片205上方封装层400的整个表面上覆盖有导电材料，其中，位于所述封装层400表面且与所述导电侧壁451相接触的导电材料为所述导电层452，用于与所述导电侧壁451构成封闭式的屏蔽壳体450。其中，位于所述第一芯片205和所述导电层452之间的封装层400能够起到绝缘的作用，从而避免所述屏蔽壳体450影响所述第一芯片205的正常工作。

需要说明的是，如果位于所述封装层400表面的导电材料厚度P过大，则容易增加所述屏蔽壳体450的体积和厚度；如果位于所述封装层400表面的导电材料厚度P过小，则容易影响所述屏蔽壳体450的屏蔽效果。为此，本实施例中，位于所述封装层400表面的导电材料的厚度P在5～50微米的范围内。

还需要说明的是，本实施例所述屏蔽壳体450为静电屏蔽结构，位于所述封装层400上的导电层452还作为所述屏蔽壳体450的接地端，在后续所形成封装结构的使用过程中与地端相连。

此外，本实施例中，所述器件晶圆100为经过晶圆减薄处理后的晶圆，所述器件晶圆100中还形成有硅通孔互连结构(图未示)，本实施例在此不做详述。

本实施例所述封装结构可以采用前述第一实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。

继续参考图15，示出了本发明晶圆级封装结构另一实施例的示意图。

本实施例与前一实施例的相同之处，在此不再赘。本实施例封装结构与前一实施例的相同之处不再赘述，本实施例封装结构与前一实施例的不同之处在于：所述导电层652局部覆盖于各个所述第一芯片605上方的封装层600。

本实施例中，所述导电层652仅覆盖于所述第一芯片605上方的封装层600表面，而未覆盖于其他区域的封装层600表面，因此减小了耦合电容的问题，优化了封装结构的性能。具体地，所述导电侧壁651背向所述第一芯片605的面为外侧面653，所述导电层652的侧壁与所述外侧面653对准。

本实施例中，所述导电层652通过去除所述封装层600表面的多余导电材料所获得，通过使所述导电层652的侧壁与所述外侧面653对准，从而在去除多余导电材料的同时，能够尽量多的保留位于各个所述第一芯片605上且与所述导电侧壁651相接触的导电材料，进而提高所述屏蔽壳体650的屏蔽效果。

本实施例所述封装结构可以采用前述第二实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述第二实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级封装方法，其特征在于，包括：

提供器件晶圆；

提供承载基板，在所述承载基板上临时键合多个芯片，所述芯片具有朝向所述承载基板的键合面，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个；

在所述承载基板上形成覆盖所述多个芯片的封装层；

形成所述封装层后，去除所述承载基板；

去除所述承载基板后，使所述键合面和所述器件晶圆相对设置，采用低温熔融键合工艺实现所述器件晶圆和所述芯片的键合；

在所述低温熔融键合工艺后，在所述封装层中形成围绕各个所述第一芯片的沟槽；

在所述沟槽中和所述第一芯片上方的封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁；位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁构成屏蔽壳体。

2.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在所述器件晶圆的表面形成第一氧化层；在所述键合面形成第二氧化层；

通过所述第一氧化层和第二氧化层进行所述低温熔融键合工艺。

3.如权利要求2所述的封装方法，其特征在于，在所述承载基板上临时键合多个芯片之前，在所述键合面形成所述第二氧化层；

或者，去除所述承载基板之后，形成覆盖所述封装层和键合面的第二氧化层。

4.如权利要求2所述的封装方法，其特征在于，所述低温熔融键合工艺的步骤包括：对所述第一氧化层表面和第二氧化层表面依次进行等离子体活化处理、去离子水清洗处理和干燥处理；

在所述干燥处理后，将所述第二氧化层和第一氧化层相对设置并贴合，对所述器件晶圆和所述多个芯片施加键合压力，进行预键合处理；

在所述预键合处理后，对所述器件晶圆和所述多个芯片进行退火处理。

5.如权利要求1所述的封装方法，其特征在于，在所述沟槽中和所述第一芯片上方的封装层表面形成导电材料的步骤包括：在所述封装层上覆盖导电材料；去除部分导电材料，保留各个所述第一芯片上方封装层表面的导电材料，所保留的导电材料为所述导电层。

6.如权利要求5所述的封装方法，其特征在于，所述导电侧壁背向所述第一芯片的面为外侧面；

去除部分导电材料，保留各个所述第一芯片上方封装层表面的导电材料的步骤包括：在所述第一芯片上方的导电材料上形成掩膜层，所述掩膜层遮挡所述第一芯片上方的导电材料，且所述掩膜层的侧壁与所述外侧面对准；去除所述掩膜层露出的导电材料。

7.如权利要求1所述的封装方法，其特征在于，通过刻蚀工艺形成所述沟槽。

8.如权利要求7所述的封装方法，其特征在于，所述刻蚀工艺为激光刻蚀工艺。

9.如权利要求4所述的封装方法，其特征在于，所述等离子体活化处理所采用的反应气体包括Ar、N₂、O₂和SF₆中的一种或多种。

10.如权利要求1所述的封装方法，其特征在于，所述导电材料为金属，通过电镀工艺形成所述导电材料。

11.如权利要求1所述的封装方法，其特征在于，所述沟槽露出所述器件晶圆；或者，所述沟槽的底部位于所述封装层中。

12.一种晶圆级封装结构，其特征在于，包括：

器件晶圆；

键合于所述器件晶圆上的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个，所述多个芯片与所述器件晶圆通过低温熔融键合工艺相键合；

封装层，位于所述器件晶圆上且覆盖所述多个芯片；

导电侧壁，位于所述封装层中且围绕各个所述第一芯片；

导电层，位于所述第一芯片上方的封装层表面，用于与所述导电侧壁相连构成屏蔽壳体。

13.如权利要求12所述的封装结构，其特征在于，所述导电层局部覆盖于各个所述第一芯片上方的封装层。

14.如权利要求12所述的封装结构，其特征在于，所述封装层上覆盖有导电材料，所述导电材料位于所述第一芯片上方，且与所述导电侧壁相连的部分为所述导电层。

15.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的底部与所述器件晶圆相接触；或者，所述导电侧壁的底部位于所述封装层中。

16.如权利要求12所述的封装结构，其特征在于，所述屏蔽壳体的材料为金属。

17.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的厚度在10～50微米的范围内。

18.如权利要求12所述的封装结构，其特征在于，所述导电侧壁靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片相对侧壁之间的距离在5～100微米的范围内。

19.如权利要求12所述的封装结构，其特征在于，所述器件晶圆的表面形成有第一氧化层；所述芯片朝向所述器件晶圆的面为键合面，所述键合面上形成有第二氧化层；

所述第二氧化层与所述第一氧化层相对设置并通过低温熔融键合工艺相键合。

20.如权利要求12所述的封装结构，其特征在于，所述第二氧化层还位于所述封装层和所述第一氧化层之间。

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