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WO2024171683A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2024171683A1
WO2024171683A1 PCT/JP2024/000848 JP2024000848W WO2024171683A1 WO 2024171683 A1 WO2024171683 A1 WO 2024171683A1 JP 2024000848 W JP2024000848 W JP 2024000848W WO 2024171683 A1 WO2024171683 A1 WO 2024171683A1
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semiconductor device
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alloy layer
region
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English (en)
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源宜 窪内
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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    • H10W20/047—

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 JP 2003-318396 A
  • a semiconductor device having a MOS gate structure comprising: an underlayer provided on the front surface of a semiconductor substrate or above the semiconductor substrate; an interlayer insulating film provided above the underlayer; a first contact hole provided in the interlayer insulating film and extending from the upper surface of the interlayer insulating film to the underlayer; a first alloy layer provided at the bottom of the contact hole; and a second alloy layer provided on the sidewall of the contact hole.
  • the first alloy layer may include an alloy layer formed by reacting a polycrystal deposited inside the first contact hole.
  • the second alloy layer may be an alloy layer formed by reacting polycrystals deposited inside the first contact hole.
  • the thickness of the second alloy layer may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the semiconductor device may include a first barrier metal layer provided inside the contact hole and on the inside of the first alloy layer and the second alloy layer.
  • the first barrier metal layer may have a layer.
  • the semiconductor device may include a tungsten plug layer disposed in contact with the first barrier metal layer within the first contact hole.
  • the semiconductor substrate may have a transistor portion and a diode portion.
  • the interlayer insulating film may further have a second contact hole extending from the upper surface of the interlayer insulating film to the underlayer, and the second contact hole may not have the second alloy layer on its sidewall.
  • the semiconductor device may include an impurity-doped polycrystalline layer disposed in contact with the first alloy layer.
  • the semiconductor device may include at least an impurity-doped polycrystalline layer provided between the lower surface of the first alloy layer and the underlayer, and the conductivity type of the underlayer and the impurity-doped polycrystalline layer may be the same.
  • a second barrier metal layer may be provided on the sidewall of the second contact hole in contact with the interlayer insulating film.
  • the semiconductor substrate may have a recess in the underlayer below the first contact hole, and the first alloy layer may be provided within the recess.
  • the semiconductor substrate may have at least a portion of a lifetime control region including a lifetime killer on the front surface side of the semiconductor substrate.
  • the semiconductor substrate may have a transistor portion and a diode portion, the transistor portion may have a main region spaced from the diode portion and a boundary region between the main region and the diode portion, and the lifetime control region may be provided in the diode portion and the boundary region.
  • a method for manufacturing a semiconductor device comprising the steps of forming a MOS gate structure on the front surface of a semiconductor substrate, forming an interlayer insulating film on the front surface of the semiconductor substrate or above an underlayer provided above the semiconductor substrate, forming a first contact hole in the interlayer insulating film above the underlayer from the upper surface of the interlayer insulating film to reach the underlayer, depositing an initial polycrystalline film and a first initial metal film on the inner wall of the contact hole, and heating the semiconductor substrate to form a first alloy layer at the bottom of the first contact hole and a second alloy layer on the side wall of the first contact hole.
  • the initial polycrystalline film may be deposited before depositing the first initial metal film.
  • the initial polycrystalline film may be formed after the first initial metal film is formed.
  • the method for manufacturing a semiconductor device may include forming a first barrier metal layer on the first alloy layer and the second alloy layer.
  • the method for manufacturing a semiconductor device may include a step of forming a second initial metal film before heating the semiconductor substrate.
  • a semiconductor device having a MOS gate structure comprising: an underlayer provided on the front surface of a semiconductor substrate or above the semiconductor substrate; an interlayer insulating film provided above the underlayer; a second contact hole provided in the interlayer insulating film and extending from the upper surface of the interlayer insulating film to the underlayer; a third alloy layer provided at the bottom of the second contact hole; and a second alloy layer provided on the upper surface of the interlayer insulating film.
  • the third alloy layer may include an alloy layer formed by reacting the base layer.
  • a second barrier metal layer may be provided on the sidewall of the second contact hole in contact with the interlayer insulating film.
  • the second barrier metal layer may include a Ti layer in contact with the interlayer insulating film on the sidewall of the second contact hole, and a TiN layer stacked on the Ti layer.
  • the semiconductor device may include a first barrier metal layer provided on an upper surface of the third alloy layer.
  • the first barrier metal layer may have a TiN layer disposed on the third alloy layer.
  • the semiconductor device may include a first barrier metal layer provided on an upper surface of the second alloy layer.
  • the first barrier metal layer may have a TiN layer disposed on the second alloy layer.
  • a method for manufacturing a semiconductor device comprising the steps of forming a MOS gate structure on the front surface of a semiconductor substrate, forming an interlayer insulating film on the front surface of the semiconductor substrate or on an underlayer provided above the semiconductor substrate, depositing an initial polycrystalline film on the upper surface of the interlayer insulating film, forming a second contact hole in the interlayer insulating film from the upper surface of the interlayer insulating film to reach the underlayer, depositing a first metal film on the inner wall of the second contact hole and on the upper surface of the initial polycrystalline film, and heating the semiconductor substrate to form a third alloy layer at the bottom of the second contact hole and a second alloy layer on the upper surface of the interlayer insulating film.
  • the method for manufacturing a semiconductor device may include a step of forming a second initial metal film on the first initial metal film.
  • FIG. 1 shows an example of a top view of a semiconductor device 100.
  • FIG. 1A shows an example of a cross section taken along line aa' in FIG. 1A.
  • 1 shows a top view of a modified example of the semiconductor device 100.
  • FIG. 1 shows a top view of a modified example of the semiconductor device 100.
  • FIG. 1 shows a cross section taken along line bb' of a modified example of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 100.
  • 2B shows an example of a cross section taken along line bb' in FIG. 2B.
  • 2C shows another example of the cross section taken along line bb' in FIG. 2B.
  • 3 is a flowchart showing an example of a manufacturing process of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 1 is an enlarged cross-sectional view of a modified example of the semiconductor device 100.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 200.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 200.
  • 4 is a flowchart showing an example of a manufacturing process of the semiconductor device 200.
  • 2A to 2C are diagrams illustrating an example of a manufacturing process of the semiconductor device 200.
  • 2A to 2C are diagrams illustrating an example of a manufacturing process of the semiconductor device 200.
  • 2A to 2C are diagrams illustrating an example of a manufacturing process of the semiconductor device 200.
  • 10 is an enlarged cross-sectional view of a modified example of the semiconductor device 200.
  • FIG. 10 is an enlarged cross-sectional view of a modified example of the semiconductor device 200.
  • FIG. 10 is an enlarged cross-sectional view of a modified example of the semiconductor device 200.
  • FIG. 10 is an enlarged cross-sectional view of a modified example of the semiconductor device 200.
  • FIG. 10 is an enlarged cross-sectional view of a modified example of
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as "upper” and the other side as “lower.”
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the directions of "upper” and “lower” are not limited to the direction of gravity or the directions when the semiconductor device is mounted.
  • the orthogonal coordinate axes merely identify the relative positions of components, and do not limit a specific direction.
  • the Z-axis does not limit the height direction relative to the ground.
  • the +Z-axis direction and the -Z-axis direction are opposite directions.
  • the Z-axis direction is described without indicating positive or negative, it means the direction parallel to the +Z-axis and -Z-axis.
  • the orthogonal axes parallel to the top and bottom surfaces of the semiconductor substrate are referred to as the X-axis and Y-axis.
  • the axis perpendicular to the top and bottom surfaces of the semiconductor substrate is referred to as the Z-axis.
  • the direction of the Z-axis may be referred to as the depth direction.
  • the direction parallel to the top and bottom surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as the horizontal direction.
  • FIG. 1A shows an example of a top view of a semiconductor device 100.
  • the semiconductor device 100 in this example is a semiconductor chip that includes a transistor portion 70.
  • the semiconductor device 100 is not limited to a transistor, so long as it is a semiconductor element having a MOS gate structure on a semiconductor substrate 10.
  • the transistor portion 70 is a region obtained by projecting the collector region 22 provided on the back side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10.
  • the collector region 22 will be described later.
  • the transistor portion 70 includes a transistor such as an IGBT.
  • the transistor portion 70 is an IGBT.
  • the transistor portion 70 may be another type of transistor, such as a MOSFET.
  • an edge termination structure may be provided in the area on the negative side in the Y-axis direction of the semiconductor device 100 in this example.
  • the edge termination structure reduces electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure has, for example, a guard ring, a field plate, a resurf, or a structure that combines these. Note that in this example, for convenience, the edge on the negative side in the Y-axis direction will be described, but the same applies to the other edges of the semiconductor device 100.
  • the semiconductor substrate 10 is a substrate formed of a semiconductor material.
  • the semiconductor substrate 10 may be a silicon substrate or a silicon carbide substrate.
  • the semiconductor substrate 10 may be a III-V compound such as GaN, Ga 2 O 3 , or C.
  • the semiconductor substrate 10 in this example is a silicon substrate. Note that in this specification, when the term "top view” is used, it means a view from the top surface side of the semiconductor substrate 10.
  • the semiconductor substrate 10 has a front surface 21 and a back surface 23, as described below.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 on the front surface 21 of the semiconductor substrate 10.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10.
  • the emitter electrode 52 and the gate metal layer 50 are an example of a front surface side metal layer.
  • the gate trench portion 40 is an example of a MOS gate structure included in the semiconductor device 100. Note that the semiconductor device 100 of this example is a transistor with a MOS gate structure, but may also be a diode with a MOS gate structure.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the emitter region 12, the base region 14, the contact region 15, and the well region 17.
  • the gate metal layer 50 is provided above the connection portion 25 and the well region 17.
  • the emitter electrode 52 and the gate metal layer 50 are formed of a material containing a metal. At least a portion of the emitter electrode 52 may be formed of a metal such as aluminum (Al) or copper (Cu), or a metal alloy such as aluminum-silicon alloy (AlSi) or aluminum-silicon-copper alloy (AlSiCu). At least a portion of the gate metal layer 50 may be formed of a metal such as aluminum (Al) or copper (Cu), or a metal alloy such as aluminum-silicon alloy (AlSi) or aluminum-silicon-copper alloy (AlSiCu). The emitter electrode 52 and the gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 in between.
  • the interlayer insulating film 38 is omitted in FIG. 1A.
  • the interlayer insulating film 38 has contact holes 54, 55, and 56 penetrating therethrough.
  • the contact hole 55 electrically connects the gate metal layer 50 and the gate conductive portion in the transistor portion 70 via the connection portion 25.
  • a plug layer made of tungsten, copper, or the like may be provided inside the contact hole 55. The plug layer will be described later.
  • the contact hole 56 connects the emitter electrode 52 to the dummy conductive portion in the dummy trench portion 30.
  • a plug layer made of tungsten, copper, or the like may be provided inside the contact hole 56.
  • connection portion 25 is connected to the front surface side metal layer such as the emitter electrode 52 or the gate metal layer 50.
  • the connection portion 25 is provided between the gate metal layer 50 and the gate conductive portion.
  • the connection portion 25 in this example may be provided extending in the X-axis direction and electrically connected to the gate conductive portion.
  • the connection portion 25 may also be provided between the emitter electrode 52 and the dummy conductive portion. In this example, the connection portion 25 is not provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is a conductive material such as polysilicon doped with impurities.
  • the connection portion 25 in this example is polysilicon (N+) doped with N-type impurities.
  • the connection portion 25 is provided above the front surface 21 of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portion 40 is an example of a plurality of trench portions extending in a predetermined extension direction on the front surface 21 side of the semiconductor substrate 10.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the gate trench portion 40 in this example may have two extension portions 41 extending parallel to the front surface 21 of the semiconductor substrate 10 and along an extension direction perpendicular to the arrangement direction (the Y-axis direction in this example), and a connection portion 43 connecting the two extension portions 41.
  • connection portion 43 is formed in a curved shape.
  • the gate metal layer 50 may be electrically connected to the gate conductive portion via the connection portion 25.
  • a contact hole 55 may be provided directly above the extension portion 41 or the connection portion 43 to connect the gate metal layer 50 to the gate conductive portion.
  • the gate metal layer 50 may not be provided within the range of FIG. 1A, and the gate metal layer 50 or a gate pad described later may be connected to the connection portion 25 by the contact hole 55 outside the range of FIG. 1A.
  • the dummy trench portion 30 is an example of a plurality of trench portions extending in a predetermined extension direction on the front surface 21 side of the semiconductor substrate 10.
  • the dummy trench portion 30 is a trench portion electrically connected to the emitter electrode 52.
  • the dummy trench portion 30 is arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the dummy trench portion 30 in this example has an I-shape on the front surface 21 of the semiconductor substrate 10, but like the gate trench portion 40, it may have a U-shape on the front surface 21 of the semiconductor substrate 10. That is, the dummy trench portion 30 may have two extension portions extending along the extension direction and a connection portion connecting the two extension portions.
  • the transistor section 70 in this example has a structure in which two gate trench sections 40 and two dummy trench sections 30 are arranged in a repeated manner. That is, the transistor section 70 in this example has gate trench sections 40 and dummy trench sections 30 in a 1:1 ratio. For example, the transistor section 70 has one dummy trench section 30 between two extension sections 41.
  • the ratio of the gate trench portion 40 to the dummy trench portion 30 is not limited to this example.
  • the ratio of the gate trench portion 40 may be greater than the ratio of the dummy trench portion 30, and the ratio of the dummy trench portion 30 may be greater than the ratio of the gate trench portion 40.
  • the ratio of the gate trench portion 40 to the dummy trench portion 30 may be 2:3 or 2:4.
  • the transistor portion 70 may not have a dummy trench portion 30, with all trench portions being gate trench portions 40.
  • the trench portions may be provided discretely.
  • the trench portions may have an intersection portion in the active portion 120. The discrete trench portions may be provided discretely, for example, in a circular shape without an extension portion when viewed from above.
  • the shape of the trench portion when viewed from above may be a square, a hexagon, or other shape.
  • the trench portions may be provided discretely, with the extension portions connected all the way around.
  • the arrangement of the trench portions in a top view may be a square, a hexagon, or the like.
  • the trench portions having an intersection in the active portion 120 may mean that the conductors inside the trenches are electrically connected.
  • the well region 17 is a second conductivity type region provided on the front surface 21 side of the semiconductor substrate 10 relative to the drift region 18 described later.
  • the well region 17 is an example of a well region provided on the peripheral side of the active portion 120.
  • the active portion 120 will be described later.
  • the well region 17 is a P+ type, for example.
  • the well region 17 is provided in a predetermined range from the end of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of the well region 17 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30.
  • a portion of the gate trench portion 40 and the dummy trench portion 30 on the gate metal layer 50 side is provided in the well region 17.
  • the bottom of the end of the gate trench portion 40 and the dummy trench portion 30 in the extension direction may be covered by the well region 17.
  • the contact holes 54 are provided above the emitter region 12 and the contact region 15 in the transistor section 70.
  • the contact holes 54 are not provided above the well regions 17 provided at both ends in the Y-axis direction. In this manner, one or more contact holes 54 are provided in the interlayer insulating film.
  • the one or more contact holes 54 may be provided extending in the extension direction.
  • Mesa portion 71 is a mesa portion provided adjacent to a trench portion in a plane parallel to front surface 21 of semiconductor substrate 10.
  • a mesa portion is a portion of semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion from front surface 21 of semiconductor substrate 10 to the deepest bottom of each trench portion.
  • the extension portion of each trench portion may be considered as one trench portion. In other words, the area sandwiched between two extension portions may be considered as a mesa portion.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 or the gate trench portion 40 in the transistor portion 70.
  • the mesa portion 71 has a well region 17, an emitter region 12, a base region 14, and a contact region 15 on the front surface 21 of the semiconductor substrate 10.
  • the emitter regions 12 and the contact regions 15 are provided alternately in the extension direction in the mesa portion 71.
  • the emitter region 12 may be disposed adjacent to the trench portion, and the contact region 15 may be disposed adjacent to the emitter region 12 and spaced apart from the trench portion.
  • the base region 14 is a region of a second conductivity type provided on the front surface 21 side of the semiconductor substrate 10.
  • the base region 14 is, for example, a P-type.
  • the base region 14 may be provided on both ends of the mesa portion 71 in the Y-axis direction on the front surface 21 of the semiconductor substrate 10. Note that FIG. 1A shows only one end of the base region 14 in the Y-axis direction.
  • the emitter region 12 is a region of the first conductivity type having a higher doping concentration than the drift region 18.
  • the emitter region 12 is, for example, N+ type.
  • One example of a dopant for the emitter region 12 is arsenic (As).
  • the emitter region 12 is provided in contact with the gate trench portion 40 on the front surface 21 of the mesa portion 71.
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the emitter region 12 is also provided below the contact hole 54.
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30.
  • the emitter region 12 is in contact with the dummy trench portion 30.
  • the contact region 15 is provided above the base region 14 and is a region of a second conductivity type having a higher doping concentration than the base region 14.
  • the contact region 15 is of P+ type, for example.
  • the contact region 15 is provided on the front surface 21 of the mesa portion 71.
  • the contact region 15 may be provided in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the contact region 15 may or may not be in contact with the gate trench portion 40 or the dummy trench portion 30.
  • the contact region 15 is in contact with the dummy trench portion 30 and the gate trench portion 40.
  • the contact region 15 is also provided below the contact hole 54.
  • FIG. 1B shows an example of the a-a' cross section in FIG. 1A.
  • the a-a' cross section is an XZ plane that passes through the emitter region 12 in the transistor section 70.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24.
  • the collector electrode 24 is an example of a backside metal layer provided in contact with the back surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 is provided above the semiconductor substrate 10 and the interlayer insulating film 38.
  • the drift region 18 is a region of a first conductivity type provided in the semiconductor substrate 10.
  • the drift region 18 is, as an example, N-type.
  • the drift region 18 may be a region remaining in the semiconductor substrate 10 without other doped regions being formed therein.
  • the doping concentration of the drift region 18 may be the doping concentration of the semiconductor substrate 10.
  • the buffer region 20 is a region of a first conductivity type provided on the back surface 23 side of the semiconductor substrate 10 relative to the drift region 18.
  • the buffer region 20 is, as an example, an N-type.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type.
  • the buffer region 20 may be omitted.
  • the collector region 22 is provided below the buffer region 20 in the transistor section 70.
  • the collector region 22 has the second conductivity type.
  • the collector region 22 is, as an example, a P+ type.
  • the collector electrode 24 is provided on the rear surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 is formed of a conductive material such as a metal.
  • the material of the collector electrode 24 may be the same as or different from the material of the emitter electrode 52.
  • the base region 14 is a second conductivity type region provided above the drift region 18.
  • the base region 14 is provided in contact with the gate trench portion 40.
  • the base region 14 may be provided in contact with the dummy trench portion 30.
  • the emitter region 12 is provided above the base region 14.
  • the emitter region 12 is provided between the base region 14 and the front surface 21.
  • the emitter region 12 is provided in contact with the gate trench portion 40.
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30.
  • the accumulation region 16 is a region of a first conductivity type that is provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18.
  • the accumulation region 16 is an N+ type, for example.
  • the accumulation region 16 does not necessarily have to be provided.
  • the accumulation region 16 is provided in contact with the gate trench portion 40.
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30.
  • the doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18.
  • the dose of ion implantation of the accumulation region 16 may be 1.0E+12 cm ⁇ 2 or more and 1.0E+13 cm ⁇ 2 or less.
  • the dose of ion implantation of the accumulation region 16 may be 3.0E+12 cm ⁇ 2 or more and 6.0E+12 cm ⁇ 2 or less.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21.
  • Each trench portion is provided from the front surface 21 to the drift region 18.
  • each trench portion also penetrates these regions to reach the drift region 18.
  • the trench portion penetrating the doped region is not limited to being manufactured in the order of forming the doped region and then the trench portion.
  • the trench portion penetrating the doped region also includes a case where a doped region is formed between the trench portions after the trench portions are formed.
  • the gate trench portion 40 has a gate trench, a gate insulating film 42, and a gate conductive portion 44 formed on the front surface 21.
  • the gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate trench and on the inside of the gate insulating film 42.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate trench portion 40 is covered by an interlayer insulating film 38 on the front surface 21.
  • the upper end of the gate conductive portion 44 may be at the same height as the front surface 21, may be located below the front surface 21, or may be located above the front surface 21.
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side, across the gate insulating film 42, in the depth direction of the semiconductor substrate 10. When a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 that contacts the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40.
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 formed on the front surface 21 side.
  • the dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and is formed on the inside of the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10.
  • the dummy trench portion 30 may be covered by an interlayer insulating film 38 on the front surface 21.
  • the upper end of the dummy conductive portion 34 may be at the same height as the front surface 21, may be located below the front surface 21, or may be located above the front surface 21.
  • the interlayer insulating film 38 is provided above the front surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 is provided in contact with the front surface 21 of the semiconductor substrate 10.
  • An emitter electrode 52 is provided above the interlayer insulating film 38.
  • the interlayer insulating film 38 is provided with one or more contact holes 54 for electrically connecting the emitter electrode 52 to the semiconductor substrate 10.
  • Contact holes 55 and 56 may also be provided penetrating the interlayer insulating film 38 in a similar manner.
  • the thickness of the interlayer insulating film 38 is, for example, 1.0 ⁇ m, but is not limited to this.
  • the interlayer insulating film 38 may be a silicon oxide film.
  • the interlayer insulating film 38 may be a boro-phospho silicate glass (BPSG) film, a boro-silicate glass (BSG) film, or a phosphorus silicate glass (PSG) film.
  • the interlayer insulating film 38 may include a high temperature silicon oxide (HTO) film.
  • the back side lifetime control region 151 may be provided in the transistor section 70. However, the back side lifetime control region 151 may be omitted.
  • the back side lifetime control region 151 is a region in which a lifetime killer is intentionally formed by, for example, injecting impurities into the interior of the semiconductor substrate 10. In one example, the back side lifetime control region 151 is formed by injecting helium into the semiconductor substrate 10. The back side lifetime control region 151 may also be formed by injecting protons.
  • the lifetime killer is a carrier recombination center.
  • the lifetime killer may be a lattice defect.
  • the lifetime killer may be a vacancy, a divacancy, a compound defect of these with the elements that make up the semiconductor substrate 10, or a dislocation.
  • the lifetime killer may also be a rare gas element such as helium or neon, or a metal element such as platinum.
  • An electron beam or protons may be used to form the lattice defect.
  • the lifetime killer concentration is the concentration of carrier recombination centers.
  • the lifetime killer concentration may be the concentration of lattice defects.
  • the lifetime killer concentration may be the concentration of vacancies such as vacancies and divacancies, the concentration of complex defects between these vacancies and the elements that make up the semiconductor substrate 10, or the dislocation concentration.
  • the lifetime killer concentration may also be the chemical concentration of a rare gas element such as helium or neon, or the chemical concentration of a metal element such as platinum.
  • the back side lifetime control region 151 is provided on the back side 23 side of the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10.
  • the back side lifetime control region 151 of this example is provided in the buffer region 20.
  • the back side lifetime control region 151 of this example is provided on the entire surface of the semiconductor substrate 10 in the XY plane, and can be formed without using a mask.
  • the back side lifetime control region 151 may be provided in a part of the semiconductor substrate 10 in the XY plane.
  • the dose of the impurity for forming the back side lifetime control region 151 may be 0.5E+10 cm ⁇ 2 or more and 1.0E+14 cm ⁇ 2 or less, or 5.0E+10 cm ⁇ 2 or more and 1.0E+13 cm ⁇ 2 or less.
  • the back side lifetime control region 151 may be formed by injection from the back side 23 of the semiconductor substrate 10. This makes it easier to avoid influences on the front surface 21 of the semiconductor substrate 10.
  • the back side lifetime control region 151 is formed by irradiating helium or protons from the back side 23 of the semiconductor substrate 10.
  • whether the back side lifetime control region 151 is formed by injection from the front surface 21 of the semiconductor substrate 10 or from the back side 23 of the semiconductor substrate 10 can be determined by obtaining the state of the front surface 21 by the SR method or by measuring leakage current.
  • FIG. 2A shows a top view of a modified example of the semiconductor device 100. In this example, only some of the components of the semiconductor device 100 are shown, and some components are omitted.
  • the semiconductor substrate 10 has end edges 102 when viewed from above.
  • the semiconductor substrate 10 has two sets of end edges 102 that face each other when viewed from above.
  • the X-axis and the Y-axis are parallel to one of the end edges 102.
  • the semiconductor substrate 10 has an active portion 120.
  • the active portion 120 is a region through which a main current flows in the depth direction between the front surface 21 and the back surface 23 of the semiconductor substrate 10 when the semiconductor device 100 is in operation.
  • An emitter electrode 52 is provided above the active portion 120, but is omitted in this figure.
  • the active section 120 is provided with at least one of a transistor section 70 including a transistor element such as an IGBT, and a diode section 80 including a diode element such as a free wheel diode (FWD).
  • a transistor section 70 including a transistor element such as an IGBT and a diode section 80 including a diode element such as a free wheel diode (FWD).
  • the transistor sections 70 and the diode sections 80 are alternately arranged along a predetermined arrangement direction (the X-axis direction in this example) on the front surface 21 of the semiconductor substrate 10.
  • the active section 120 may be provided with only one of the transistor section 70 and the diode section 80.
  • the region in which the transistor section 70 is disposed is marked with the symbol "I”
  • the region in which the diode section 80 is disposed is marked with the symbol "F”.
  • the transistor section 70 and the diode section 80 may each have a longitudinal direction in the extension direction. That is, the length of the transistor section 70 in the Y-axis direction is greater than its width in the X-axis direction. Similarly, the length of the diode section 80 in the Y-axis direction is greater than its width in the X-axis direction.
  • the extension direction of the transistor section 70 and the diode section 80 may be the same as the longitudinal direction of each trench section described below.
  • the diode section 80 is a region obtained by projecting a cathode region 82 provided on the rear surface 23 side of the semiconductor substrate 10 onto the front surface 21 of the semiconductor substrate 10.
  • the cathode region 82 will be described later.
  • a P+ type collector region 22 may be provided in the rear surface 23 of the semiconductor substrate 10 in an area other than the cathode region 82.
  • an extension region 85 that extends the diode section 80 in the Y-axis direction to the gate wiring described later may also be included in the diode section 80.
  • a collector region 22 may be provided on the rear surface 23 of the extension region 85.
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10.
  • the semiconductor device 100 of this example has a gate pad 112.
  • the semiconductor device 100 may also have pads such as an anode pad and a cathode pad. Each pad is disposed near the edge 102.
  • the vicinity of the edge 102 refers to the area between the edge 102 and the emitter electrode 52 in a top view.
  • each pad may be connected to an external circuit via wiring such as a wire.
  • a gate potential is applied to the gate pad 112.
  • the gate pad 112 is electrically connected to the gate conductive portion 44 of the gate trench portion 40 of the active portion 120.
  • the semiconductor device 100 includes a gate wiring that connects the gate pad 112 and the gate trench portion 40. In FIG. 2A, the gate wiring is hatched with diagonal lines.
  • the gate wiring in this example has a peripheral gate wiring 130 and an active-area gate wiring 131.
  • the gate wiring may be composed of either one of the gate metal layer 50 and the connection portion 25, or an appropriate combination of both.
  • the peripheral gate wiring 130 and the active-area gate wiring 131 may have the same configuration or different configurations.
  • the peripheral gate wiring 130 is disposed between the active portion 120 and the edge 102 of the semiconductor substrate 10 in a top view.
  • the peripheral gate wiring 130 in this example surrounds the active portion 120 in a top view.
  • the area surrounded by the peripheral gate wiring 130 in a top view may be the active portion 120.
  • the peripheral gate wiring 130 is also connected to the gate pad 112.
  • the peripheral gate wiring 130 is disposed above the semiconductor substrate 10.
  • the peripheral gate wiring 130 may be composed of the gate metal layer 50 and the connection portion 25.
  • the inter-active portion gate wiring 131 is provided between the multiple active portions 120.
  • two active portions 120 are arranged side by side in the Y-axis direction.
  • the active-area inter-gate wiring 131 is connected to the gate trench portion of the active portion 120.
  • the active-area inter-gate wiring 131 is disposed above the semiconductor substrate 10.
  • the active-area inter-gate wiring 131 is composed of a gate metal layer 50 and a connection portion 25.
  • the gate metal layer 50 may be a metal layer containing aluminum or the like.
  • the inter-active portion gate wiring 131 may be connected to the peripheral gate wiring 130.
  • the inter-active portion gate wiring 131 is provided extending in the X-axis direction so as to cross the active portion 120 from one peripheral gate wiring 130 to the other peripheral gate wiring 130 at approximately the center in the Y-axis direction.
  • the transistor section 70 and the diode section 80 may be arranged alternately in the X-axis direction in each divided region.
  • the edge termination structure 140 is provided on the front surface 21 of the semiconductor substrate 10. When viewed from above, the edge termination structure 140 is provided between the active section 120 and the edge 102. In this example, the edge termination structure 140 is disposed between the peripheral gate wiring 130 and the edge 102. The edge termination structure 140 relieves electric field concentration on the front surface 21 side of the semiconductor substrate 10.
  • the edge termination structure 140 may include at least one of a guard ring, a field plate, and a resurf that are provided in a ring shape surrounding the active section 120.
  • FIG. 2B shows a top view of a modified example of the semiconductor device 100.
  • the semiconductor device 100 of this example includes a transistor portion 70 and a diode portion 80. This figure is an enlarged view of the top surface of region A in FIG. 2A.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 provided inside the front surface 21 side of the semiconductor substrate 10.
  • the gate trench portion 40 and the dummy trench portion 30 are each an example of a trench portion.
  • the dummy trench portion 30 in this example may have a U-shape on the front surface 21 of the semiconductor substrate 10, similar to the gate trench portion 40. That is, the dummy trench portion 30 may have two extension portions 31 that extend along the extension direction and a connection portion 33 that connects the two extension portions 31.
  • the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10.
  • the emitter electrode 52 and the gate metal layer 50 are provided separately from each other.
  • the transistor section 70 of this example includes a boundary region 90 located at the boundary between the transistor section 70 and the diode section 80.
  • the region of the transistor section 70 other than the boundary region 90, i.e., the region separated from the diode section 80, may be referred to as the main region.
  • the boundary region 90 is provided between the main region of the transistor portion 70 and the diode portion 80, and is adjacent to the diode portion 80.
  • the boundary region 90 has a contact region 15 on the front surface 21 of the semiconductor substrate 10.
  • the trench portion of the boundary region 90 includes a gate trench portion 40 and a dummy trench portion 30.
  • the boundary region 90 is arranged so that both ends in the X-axis direction are the dummy trench portion 30, but in other examples, it may be arranged so that one end in the X-axis direction is the dummy trench portion 30 and the other end is the gate trench portion 40.
  • the contact holes 54 are provided above the base region 14 in the diode section 80.
  • the contact holes 54 are provided above the contact region 15 in the boundary region 90. None of the contact holes 54 are provided above the well regions 17 provided at both ends in the Y-axis direction.
  • the mesa portion 91 is provided in the boundary region 90.
  • the mesa portion 91 has an emitter region 12 and a contact region 15 on the front surface 21 of the semiconductor substrate 10, similar to the main region of the transistor portion 70.
  • the boundary region 90 may have a buffer structure different from that of the main region in order to achieve both the structures of the transistor portion 70 and the diode portion 80.
  • the mesa portion 91 closest to the diode portion 80 may not have an emitter region 12.
  • the base region 14 may be exposed on the front surface 21 of the semiconductor substrate 10 across multiple mesa portions 91.
  • the mesa portion 91 in this example has a base region 14 and a well region 17 on the negative side in the Y-axis direction.
  • the mesa portion 81 is provided in a region of the diode portion 80 that is sandwiched between adjacent dummy trench portions 30.
  • the mesa portion 81 has a base region 14 on the front surface 21 of the semiconductor substrate 10.
  • the mesa portion 81 has a well region 17 on the negative side in the Y-axis direction.
  • the emitter region 12 is provided in the mesa portion 71, but does not have to be provided in the mesa portion 81 or the mesa portion 91 closest to the diode portion 80.
  • the contact region 15 is provided in the mesa portion 71 and the mesa portion 91, but does not have to be provided in the mesa portion 81.
  • FIG. 2C shows a b-b' cross section of a modified example of the semiconductor device 100.
  • the semiconductor device 100 of this example has a back surface side lifetime control region 151 and a front surface side lifetime control region 152. However, the semiconductor device 100 does not have to have either the back surface side lifetime control region 151 or the front surface side lifetime control region 152.
  • the semiconductor device 100 of this example has a collector region 22 and a cathode region 82 on the lower surface side of the buffer region 20, i.e., on the back surface 23 side of the semiconductor substrate 10.
  • the emitter region 12 is provided above the base region 14 in the mesa portion 71.
  • the emitter region 12 is provided in contact with the gate trench portion 40 in the mesa portion 71.
  • the emitter region 12 may be provided on the front surface 21 of the mesa portion 71.
  • the contact region 15 is provided above the base region 14 in the mesa portion 91.
  • the contact region 15 is provided in contact with the dummy trench portion 30 in the mesa portion 91.
  • the contact region 15 may be provided on the front surface 21 of the mesa portion 71.
  • the accumulation region 16 is provided in the transistor section 70 and the diode section 80.
  • the accumulation region 16 is provided on the entire surface of the transistor section 70 and the diode section 80.
  • the accumulation region 16 does not have to be provided in the diode section 80.
  • the cathode region 82 is provided below the buffer region 20 in the diode section 80.
  • the boundary between the collector region 22 and the cathode region 82 is the boundary between the transistor section 70 and the diode section 80. That is, the collector region 22 is provided below the boundary region 90 in this example.
  • the back side lifetime control region 151 is provided in both the transistor section 70 and the diode section 80. This allows the semiconductor device 100 of this example to speed up recovery in the diode section 80 and further improve switching loss.
  • the back side lifetime control region 151 may be formed in the same manner as the back side lifetime control region 151 of the other embodiments.
  • the front surface side lifetime control region 152 is provided on the front surface 21 side of the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10. In this example, the front surface side lifetime control region 152 is provided in the drift region 18. The front surface side lifetime control region 152 is provided in both the transistor section 70 and the diode section 80. The front surface side lifetime control region 152 is provided in the diode section 80 and the boundary region 90, and may not be provided in a part of the transistor section 70. In another example, the front surface side lifetime control region 152 may be provided on the entire surface of the transistor section 70, may not be provided on the entire surface of the transistor section 70, or may not be provided on a part or the entire surface of the diode section 80. The front surface side lifetime control region 152 can suppress hole injection from the base region 14 of the diode section 80 and the contact region 15 of the transistor section 70, thereby reducing reverse recovery loss.
  • the front surface side lifetime control region 152 may be formed by any of the methods for forming the back surface side lifetime control region 151.
  • the elements and dose amounts for forming the back surface side lifetime control region 151 and the front surface side lifetime control region 152 may be the same or different.
  • a case in which the lifetime is adjusted over the entire area of the semiconductor substrate 10 in the Z-axis direction, such as by electron beam irradiation, may also be considered an example of forming the front surface side lifetime control region 152.
  • the front surface side lifetime control region 152 in this example is provided extending from the diode portion 80 to the boundary region 90.
  • the front surface side lifetime control region 152 may be formed by irradiation from the front surface 21 of the semiconductor substrate 10.
  • the front surface side lifetime control region 152 may be formed by irradiation from the back surface 23 side of the semiconductor substrate 10.
  • the front surface side lifetime control region 152 in this example is provided below the gate trench portion 40.
  • the semiconductor device 100 may be a power semiconductor device for controlling power, etc.
  • the semiconductor device 100 of this example may have a vertical semiconductor structure with a backside metal layer on the backside 23 side of the semiconductor substrate 10.
  • an RC-IGBT with a trench gate structure is described as the semiconductor device 100.
  • the semiconductor device 100 may be a semiconductor device with a planar gate structure, or may be another semiconductor device such as a diode.
  • the semiconductor device 100 may include an N-channel MOSFET or a P-channel MOSFET.
  • FIG. 3A is an enlarged view of a cross section of the semiconductor device 100.
  • an enlarged view of a cross section in the vicinity of contact hole 54A is shown.
  • Contact hole 54A is an example of a contact hole 54.
  • the cross section in this example is an XZ cross section passing through emitter region 12 on front surface 21 of semiconductor substrate 10.
  • Contact hole 54A (contact hole 54) has a bottom 54b and a sidewall 54w.
  • Contact hole 54A is provided with a first barrier metal layer 60, a first alloy layer 62, a second alloy layer 63, and a plug layer 64.
  • Contact hole 54A is an example of a first contact hole.
  • first barrier metal layer 60, first alloy layer 62, second alloy layer 63, and plug layer 64 may be provided in other contact holes such as contact hole 55 and contact hole 56.
  • the first alloy layer 62 is provided to cover the bottom 54b of the contact hole 54A.
  • the first alloy layer 62 in this example is an alloy layer obtained by reacting polycrystals. By providing the first alloy layer 62, good contact can be obtained.
  • the first alloy layer 62 is TiSi2 formed by annealing an initial polycrystalline film, which is polysilicon, and a first initial metal film, which is titanium (Ti), formed on the bottom 54b of the contact hole 54A.
  • the second alloy layer 63 is provided to cover the sidewall 54w of the contact hole 54A.
  • the second alloy layer 63 in this example is an alloy layer obtained by reacting polycrystals, similar to the first alloy layer 62.
  • the second alloy layer 63 is TiSi 2 formed by annealing an initial polycrystalline film, which is polysilicon, and a first initial metal film, which is titanium (Ti), formed on the sidewall 54w of the contact hole 54A .
  • the first alloy layer 62 and the second alloy layer 63 may be formed by the same film formation and annealing process.
  • the second alloy layer 63 may be continuous with the first alloy layer 62 at the lower end. That is, the inner wall of the contact hole 54A may be covered with the first alloy layer 62 and the second alloy layer 63. Note that in the drawings, the first alloy layer 62 and the second alloy layer 63 are shown clearly separated, but this is merely for convenience. Of the alloy layers formed integrally in the same process, the portion on the bottom 54b of the contact hole 54 may be referred to as the first alloy layer 62, and the portion on the side wall 54w may be referred to as the second alloy layer 63.
  • the thickness T of the second alloy layer 63 is 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the thickness T of the second alloy layer 63 is the distance in the direction perpendicular to the sidewall 54w of the contact hole 54A, and may be the film thickness at the thickest position.
  • the first barrier metal layer 60 is provided inside the first alloy layer 62 and the second alloy layer 63 in the contact hole 54A.
  • the first barrier metal layer 60 contains at least one of titanium (Ti), cobalt (Co), magnesium (Mg), vanadium (V), lanthanum (La), palladium (Pd), tantalum (Ta) or zirconium (Zr).
  • the first barrier metal layer 60 in this example is TiN formed by sputtering as the second initial metal film, or TiN formed by sputtering is treated in an annealing process.
  • the first barrier metal layer 60 may be formed by the same annealing process as the first alloy layer 62 and the second alloy layer 63.
  • the first barrier metal layer 60 may also include a layer in which the Ti film formed as the first initial metal film remains as it is, or a layer that is nitrided by the annealing process.
  • the plug layer 64 is provided in contact with the first barrier metal layer 60 in the contact hole 54A.
  • the material of the plug layer 64 is tungsten. By using tungsten, which has good embedding properties, the front surface element structure can be made fine. Furthermore, by providing the first barrier metal layer 60, it is possible to prevent the interlayer insulating film 38, the first alloy layer 62, and the second alloy layer 63 from being eroded by gas during the deposition of the plug layer 64.
  • the bottom 54b of the contact hole 54A may be located below the front surface 21 of the semiconductor substrate 10. That is, the semiconductor substrate 10 may have a recess 27 located in the emitter region 12 below the contact hole 54A, and the first alloy layer 62 may be located so as to be accommodated within the recess 27.
  • the emitter region 12 is an example of an underlayer located above the front surface 21 or above the semiconductor substrate 10. In this example, the upper surface of the underlayer is located at the same height as the front surface 21. The upper surface of the underlayer may be located at the same height as the front surface 21, may be located below the front surface 21, or may be located above the front surface 21.
  • underlayers whose upper surface is located below the front surface 21 include the plug region 19 of the trench contact portion 65 of the mesa portion, the gate conductive portion 44, and the dummy conductive portion 34, as described later.
  • Examples of the upper surface of the underlayer located above the front surface 21 include the connection portion 25, which will be described later, and the field plate of the temperature sensing diode and edge termination structure portion 140.
  • the upper surface of the first alloy layer 62 may protrude from within the recess 27, i.e., it may be located above the front surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 has a contact hole 54A and is provided above the semiconductor substrate 10.
  • the interlayer insulating film 38 has one insulating film layer provided above the front surface 21, but may have multiple stacked insulating films.
  • the interlayer insulating film 38 may be a silicon oxide film such as BPSG.
  • the silicide layer provided at the bottom of the contact hole is formed by bonding a first initial metal film such as Ti with silicon of the semiconductor substrate, so that unreacted first initial metal film having a hydrogen storage effect may remain on the upper and lower surfaces of the silicide layer.
  • unreacted first initial metal film may remain on the upper and lower surfaces of the silicide layer.
  • the initial polycrystalline film formed to form the first alloy layer 62 and the second alloy layer 63 is bonded to the first initial metal film, thereby preventing the first initial metal film having a hydrogen absorption effect from remaining or reducing the amount of the remaining first initial metal film.
  • This makes it possible to suppress the influence of the hydrogen absorption effect and promote hydrogen termination of dangling bonds in the MOS gate structure. This makes it possible to suppress fluctuations in the threshold voltage.
  • the electron beam and particle beam used to form the lifetime control region have a greater effect on the MOS gate structure when irradiated from the front surface 21 side of the semiconductor substrate 10, but can also affect the MOS gate structure when irradiated from the back surface 23 side of the semiconductor substrate 10. Therefore, the semiconductor device 100 can recover damage to the MOS gate structure and suppress fluctuations in the threshold voltage even when irradiated from the back surface 23 side.
  • the acceleration voltage increases and the device becomes larger, but in the semiconductor device 100 of this example, the effect of irradiating particle beams or the like from the front surface 21 can be suppressed, so the lifetime control region can be formed with a smaller device.
  • the first initial metal film may not completely react with the initial polycrystalline film, but may remain on the upper or lower surface of the second alloy layer 63 as is, or as a product of reaction with the annealing atmosphere, and may constitute a part of the first barrier metal layer 60.
  • the first initial metal film may remain on the upper surface of the second alloy layer 63.
  • the first initial metal film may remain on the lower surface of the second alloy layer 63. The same is true for the bottom 54b of the contact hole 54A. In this way, even when the first initial metal film remains, the initial polycrystalline film bonds with the first initial metal film, thereby reducing the first initial metal film that has a hydrogen storage effect, and the fluctuation of the threshold voltage can be suppressed.
  • an enlarged view of the cross section of the semiconductor device 100 passing through the emitter region 12 may be as shown in FIG. 3A, and the layer derived from the first initial metal film may be stacked with the layer derived from the second initial metal film to form part of the first barrier metal layer 60.
  • FIG. 3B an enlarged view of the cross section of the semiconductor device 100 passing through the emitter region 12 is as shown in FIG. 3B.
  • the first barrier metal layer 60 derived from the second initial metal film, the second alloy layer 63 formed by the reaction of the initial polycrystalline film and the first initial metal film, and the first barrier metal layer 60 derived from the first initial metal film are formed.
  • the first barrier metal layer 60 derived from the second initial metal film, the first alloy layer 62 formed by the reaction of the initial polycrystalline film and the first initial metal film, the first barrier metal layer 60 derived from the first initial metal film, and the first alloy layer 62 formed by the reaction of the silicon of the mesa portion 71 and the first initial metal film may be formed.
  • the laminated structure may be formed on either or both of the sidewall 54w and the bottom 54b of the contact hole.
  • a layer derived from the first initial metal film may be formed on the underside of the second alloy layer 63 on the sidewall 54w of the contact hole or on the upper surface of the interlayer insulating film 38 as described later. Also, at the bottom 54b of the contact hole, the first barrier metal layer 60 may form a layer with the first alloy layer 62 or a third alloy layer 68 as described later.
  • the second alloy layer 63 may also be formed on the upper surface of the interlayer insulating film 38 outside the contact hole 54A as shown in FIG. 3C.
  • the second alloy layer 63 on the upper surface of the interlayer insulating film 38 may be formed integrally with the second alloy layer 63 formed on the side wall 54w of the contact hole 54A.
  • the first barrier metal layer 60 may not be formed on the upper surface of the second alloy layer 63 on the upper surface of the interlayer insulating film 38 outside the contact hole 54A.
  • the first barrier metal layer 60 is etched back only on the upper surface of the interlayer insulating film 38 to form the contact hole 54A shown in this example.
  • the second alloy layer 63 when the second alloy layer 63 is not formed on the upper surface of the interlayer insulating film 38 outside the contact hole, the second alloy layer 63 may be formed on the upper surface of the interlayer insulating film 38 as in this example.
  • FIG. 3D is an enlarged view of a cross section of the semiconductor device 100.
  • the cross section of this example differs from the cross section of FIG. 3A in that it passes through the contact region 15 on the front surface 21 of the semiconductor substrate 10. In this example, the differences from FIG. 3A will be particularly described.
  • a P+ type plug region 19 having a higher doping concentration than the contact region 15 may be provided below the contact hole 54A.
  • the plug region 19 is an example of an underlayer provided on the front surface 21 of the semiconductor substrate 10 or above the semiconductor substrate 10.
  • the plug region 19 may be provided below the contact hole 54A and above the contact region 15.
  • the lower end of the plug region 19 may be shallower than the lower end of the contact region 15. Holes are extracted from the contact region 15 and the plug region 19 through the contact hole 54A.
  • the plug region 19 improves the contact resistance between the first barrier metal layer 60 of the contact hole 54A and the contact region 15, thereby improving the latch-up resistance.
  • the plug region 19 may be provided below the contact hole 54A and above the base region 14.
  • the plug region 19 may be provided in the mesa portion 71 and the mesa portion 91.
  • the plug region 19 may be provided below the contact hole 54A and not above the emitter region 12. In this case, the plug region 19 may be provided discretely along the contact hole 54A in the mesa portion 71 and the mesa portion 91 in response to the repeating structure of the emitter region 12 and the contact region 15.
  • a plug region 19 is provided below the contact hole 54A. This improves the contact resistance between the base region 14 and the first alloy layer 62.
  • the plug region 19 may not be provided over the entire contact region 15 or base region 14, but may be provided partially or discretely.
  • the contact region 15 or base region 14 may be an example of an undercoat layer provided on the front surface 21 of the semiconductor substrate 10 or above the semiconductor substrate 10. This suppresses hole injection into the semiconductor substrate 10 in the area where the plug region 19 is not formed when the diode portion 80 is conductive.
  • a contact hole 54A is provided in the mesa portion 81, a second alloy layer 63 is provided on the sidewall 54w of the contact hole, and a first alloy layer 62 is provided on the bottom portion 54b.
  • FIG. 4A is an enlarged view of a cross section of the semiconductor device 100.
  • an enlarged view of a cross section in the vicinity of the contact hole 54A is shown.
  • the cross section in this example is an XZ cross section passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10.
  • This example differs from the embodiment in FIG. 3A in that an impurity-introduced polycrystalline layer 66 is provided on the underside of the second alloy layer 63 in the contact hole 54A.
  • the impurity-introduced polycrystalline layer 66 is provided on the lower surface of the first alloy layer 62, i.e., sandwiched between the bottom 54b and the first alloy layer 62.
  • the impurity-introduced polycrystalline layer 66 is also provided on the lower surface of the second alloy layer 63, i.e., between the sidewall 54w and the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66 may be provided on both the upper surface of the interlayer insulating film 38 and the lower surface of the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66 may be provided on the lower surface of the first alloy layer 62, but not on the lower surface of the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66 may not be provided on the lower surface of the first alloy layer 62, but may be provided on the lower surface of the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66 may be partially provided on the lower surfaces of the first alloy layer 62 and the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66 is formed by introducing impurities into the initial polycrystalline film formed to form the first alloy layer 62 and the second alloy layer 63 when the initial polycrystalline film remains without bonding with the first initial metal film.
  • the impurities may be doped during film formation, or may be introduced by ion implantation after film formation.
  • the impurity-introduced polycrystalline layer 66N is an example of the impurity-introduced polycrystalline layer 66.
  • the impurity-introduced polycrystalline layer 66N provided above the emitter region 12 is N-type.
  • FIG. 4B is an enlarged view of a cross section of the semiconductor device 100.
  • an enlarged view of the cross section in the vicinity of the contact hole 54A is shown.
  • the cross section in this example is an XZ cross section passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10.
  • This example differs from the embodiment in FIG. 4A in that an impurity-introduced polycrystalline layer 66N is provided on the upper surface of the second alloy layer 63 in the contact hole 54A.
  • the impurity-introduced polycrystalline layer 66N is provided on the upper surface of the first alloy layer 62, i.e., sandwiched between the first barrier metal layer 60 and the first alloy layer 62.
  • the impurity-introduced polycrystalline layer 66N is also provided on the upper surface of the second alloy layer 63, i.e., between the first barrier metal layer 60 and the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66N is provided on the upper surfaces of the first alloy layer 62 and the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66N may be provided on the upper surface of the first alloy layer 62, but not on the upper surface of the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66N may not be provided on the upper surface of the first alloy layer 62, but may be provided on the upper surface of the second alloy layer 63.
  • the impurity-introduced polycrystalline layer 66N may be partially provided on the upper surfaces of the first alloy layer 62 and the second alloy layer 63.
  • FIG. 4C is an enlarged cross-sectional view of the semiconductor device 100.
  • the cross-section of this example differs from the cross-section of FIG. 4A in that it passes through the contact region 15 on the front surface 21.
  • the impurity-doped polycrystalline layer 66P is an example of an impurity-doped polycrystalline layer 66.
  • the impurity-doped polycrystalline layer 66P provided above the contact region 15 is P-type.
  • the impurity-introduced polycrystalline layer 66 is provided on the entire lower or upper surface of both the first alloy layer 62 and the second alloy layer 63, but it may be provided on the lower or upper surface of either one, or it may be provided partially.
  • the polarity of the impurity-introduced polycrystalline layer 66 on the lower surface of the first alloy layer 62 only needs to be at least partially the same as the polarity of the emitter region 12, the contact region 15, or the plug region 19 at the contact point, and it does not need to be the same as the polarity of the impurity-introduced polycrystalline layer 66 on the lower surface of the second alloy layer 63. Also, impurities do not need to be introduced into the lower surface of the second alloy layer 63 even if the initial polycrystalline film remains.
  • FIG. 5A is an enlarged view of a cross section of the semiconductor device 100.
  • an enlarged view of a cross section in the vicinity of contact hole 54B is shown.
  • the cross section in this example is an XZ cross section passing through emitter region 12 on front surface 21 of semiconductor substrate 10.
  • Contact hole 54B is an example of a contact hole 54.
  • differences from contact hole 54A in FIGS. 3A to 4C will be particularly described.
  • a third alloy layer 68 is provided on the bottom 54b, a second barrier metal layer 74 is provided on the sidewall 54w, and a first barrier metal layer 60 is provided on the third alloy layer 68.
  • the third alloy layer 68 is not provided on the sidewall 54w of contact hole 54B. That is, in contact hole 54B, the third alloy layer 68 is provided instead of the first alloy layer 62 of contact hole 54A, and the second alloy layer 63 is not provided.
  • Contact hole 54B is an example of a second contact hole.
  • the third alloy layer 68 is formed by annealing a first initial metal film such as Ti.
  • the emitter region 15, which is an example of a base layer reacts with the first initial metal film to form the third alloy layer 68.
  • the third alloy layer 68 is TiSi 2 formed by combining Ti, which is formed as the first initial metal film on the bottom 54b of the contact hole 54B, with silicon of the semiconductor substrate 10 .
  • the second barrier metal layer 74 in this example may have a laminated structure in which a TiN film is formed by sputtering as a second initial metal film on the Ti film of the first initial metal film formed on the sidewall 54w of the contact hole 54B as the first initial metal film. It may also include a TiN film formed by annealing the Ti of the first initial metal film in a nitrogen atmosphere.
  • the contact hole 54B there may be a high proportion of unreacted first initial metal film with a hydrogen storage effect remaining, particularly on the sidewall 54w. Therefore, the contact hole 54B may be provided in a region, range, or extent in which the remaining unreacted first initial metal film does not affect the threshold voltage.
  • FIG. 5B is an enlarged view of a cross section of semiconductor device 100.
  • an enlarged view of a cross section in the vicinity of contact hole 54B is shown.
  • the cross section of this example differs from the cross section of FIG. 5A in that it passes through contact region 15 on front surface 21 of semiconductor substrate 10. In this example, the differences from FIG. 5A will be particularly described.
  • a P+ type plug region 19 having a higher doping concentration than the contact region 15 may be provided below the contact hole 54B.
  • the mesa section 81 in which the plug region 19 is formed may be provided with a contact hole 54B.
  • the contact hole 54B is provided with a third alloy layer 68 instead of the first alloy layer 62 and the second alloy layer 63. Since the initial polycrystalline film is not formed in the contact hole 54B, titanium reacts only with the silicon of the mesa section 81 to form the third alloy layer 68. Therefore, compared to the case in which titanium reacts with the initial polycrystalline film to form the first alloy layer 62, the P+ type plug region 19 with a high doping concentration is reduced.
  • the contact hole 54B in the mesa section 81 in which the plug region 19 is formed the injection of holes from the plug region 19 can be suppressed.
  • the contact region 15 and the base region 14, which are examples of the underlayer react with the first initial metal film to form the third alloy layer 68.
  • FIG. 6 is an enlarged view of a cross section of the semiconductor device 100.
  • an enlarged view of a cross section in the vicinity of the contact hole 54A is shown.
  • the cross section in this example is an XZ cross section passing through the contact region 15 on the front surface 21 of the semiconductor substrate 10.
  • differences from the contact hole 54A in FIGS. 3A to 4C will be particularly described.
  • the contact hole 54A in this example has a trench contact portion 65 extending in the depth direction from the front surface 21 of the semiconductor substrate 10. That is, the contact hole 54A has a region extending from the upper surface of the interlayer insulating film 38 to the front surface 21 of the semiconductor substrate 10, and a region (trench contact portion 65) extending in the depth direction from the front surface 21 of the semiconductor substrate 10.
  • the bottom 54b of the contact hole 54A is the lower end of the trench contact portion 65, and the sidewall 54w of the contact hole 54A is the region of the inner wall of the contact hole 54A from the upper surface of the interlayer insulating film 38 to the front surface 21 of the semiconductor substrate 10, and the bottom 54b is the inner wall of the trench contact portion 65.
  • the lower end of the trench contact portion 65 in this example is shallower than the lower end of the contact region 15.
  • the lower end of the trench contact portion 65 may be deeper than the lower end of the contact region 15.
  • the lower end of the trench contact portion 65 in this example is shallower than the upper end of the gate conductive portion 44.
  • the lower end of the trench contact portion 65 may be deeper than the upper end of the gate conductive portion 44.
  • the semiconductor device 100 of this example can increase the contact area with the semiconductor substrate 10 and reduce the contact resistance, and by shortening the distance from the base region 14 to the plug layer 64, it is possible to reduce the resistance of the hole current.
  • the contact hole 54A in the transistor portion 70 it is possible to easily extract holes and suppress latch-up.
  • the cross section of the contact hole 54A passing through the emitter region 12 is the same as that of the contact hole 54A in FIG. 3A except that a trench contact portion 65 is provided, and is therefore not shown.
  • the lower end of the trench contact portion 65 in this example is shallower than the lower end of the emitter region 12.
  • the lower end of the trench contact portion 65 may be deeper than the lower end of the emitter region 12.
  • the lower end of the trench contact portion 65 in this example is shallower than the upper end of the gate conductive portion 44.
  • the lower end of the trench contact portion 65 may be deeper than the upper end of the gate conductive portion 44.
  • a plug region 19 common to the contact region 15 may be provided at the lower end of the trench contact portion 65.
  • the structure having the trench contact portion 65 may also be applied to the contact hole 54B.
  • FIG. 7 shows an example of a cross section taken along line b-b' in FIG. 2B.
  • the semiconductor device 100 of this example has a transistor section 70 and a diode section 80.
  • the semiconductor device 100 of this example also has a back surface side lifetime control region 151 and a front surface side lifetime control region 152.
  • the contact hole 54 provided in the main region of the transistor section 70 is the contact hole 54B shown in Figures 5A and 5B
  • the contact hole 54 provided in the diode section 80 and the boundary region 90 is the contact hole 54A shown in Figures 3A and 3D.
  • the contact hole 54A may be as shown in Figures 4A to 4C (having an impurity-introduced polycrystalline layer 66).
  • the contact holes 54A and 54B may be provided with trench contact sections 65 as shown in Figure 6.
  • the contact holes 54A are provided only in the diode section 80 in which the front surface side lifetime control region 152 is provided, and in the boundary region 90.
  • the unreacted first initial metal film having a hydrogen absorption effect is replaced with the first alloy layer and the second alloy layer, making it possible to suppress fluctuations in the threshold voltage due to the influence of the hydrogen absorption effect.
  • the P+ type plug region 19 with a high doping concentration remains in the boundary region 90, holes are easily extracted even if current concentrates at turn-off, and no problems can be caused even if the decrease in the threshold value is not completely suppressed.
  • FIG. 8 shows another example of the bb' cross section in FIG. 2B. In this example, differences from FIG. 7 will be particularly described.
  • the contact hole 54 provided in the main region of the transistor section 70 is the contact hole 54A shown in Figures 3A and 3D
  • the contact hole 54 provided in the diode section 80 and the boundary region 90 is the contact hole 54B shown in Figures 5A and 5B.
  • the contact hole 54A is provided only in the main region of the transistor section 70 where the front surface side lifetime control region 152 is not provided.
  • the area of the main region of the transistor section 70 where the front surface side lifetime control region 152 is not provided is larger than the area of the diode section 80 and the boundary region 90 where the front surface side lifetime control region 152 is provided, the unreacted first initial metal film having a hydrogen storage effect is replaced with the first alloy layer and the second alloy layer in this way in the main region of the transistor section 70 with a high area ratio, thereby making it possible to suppress fluctuations in the threshold voltage due to the influence of the hydrogen storage effect.
  • an initial polycrystalline film is formed on the bottom 54b of the contact hole 54A, so that titanium does not bond with the silicon of the mesa section 71, and the highly doped P+ plug region 19 remains.
  • the holes tend to accumulate because the front surface side lifetime control region 152 is not provided, the holes are more likely to be extracted at turn-off, and latch-up is suppressed.
  • the boundary region 90 titanium bonds with the silicon of the mesa section 91, and the highly doped P+ plug region 19 is reduced. As a result, hole injection from the plug region 19 and contact region 15 of the mesa section 91 can be suppressed during diode operation.
  • the boundary region 90 and the diode section 80 have the same contact hole 54B, and the main region of the transistor section 70 has a different contact hole 54A, in accordance with the boundary of the front surface side lifetime control region 152, but this is not limited to this. It is also possible to appropriately select which of the contact holes 54A and 54B to provide in each region, and to balance the suppression of the threshold voltage drop by reducing the amount of unreacted first initial metal film that has a hydrogen absorption effect, and the concentration of holes in the mesa section. The boundary of the front surface side lifetime control region 152 and the switching between the contact holes 54A and 54B do not have to coincide.
  • the contact holes 54A and 54B may be provided appropriately in the transistor section 70 and the diode section 80 even when the front surface side lifetime control region 152 is provided over the entire surface of the semiconductor device, or is not provided over the entire surface, or is provided in multiple regions.
  • FIG. 9 is a flow chart showing an example of a manufacturing process for the semiconductor device 100.
  • FIGS. 10A to 10C are diagrams showing an example of a manufacturing process for the semiconductor device 100.
  • an example of a manufacturing process for the semiconductor device 100 will be described with appropriate reference to the diagrams of each process shown in FIGS. 10A to 10C.
  • step S100 an element structure is formed on the front surface 21 side of the semiconductor substrate 10.
  • Step S100 may include a process of forming a dummy trench portion 30 and a gate trench portion 40 as the element structure on the front surface 21 side.
  • Step S100 may include a process of forming a base region 14, an emitter region 12, a contact region 15, and the like by ion implantation into the semiconductor substrate 10 as the element structure on the front surface 21 side.
  • an interlayer insulating film 38 is formed above the front surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 may be a silicon oxide film such as BPSG.
  • the interlayer insulating film 38 may be formed by stacking multiple insulating films.
  • step S104 the interlayer insulating film 38 is etched to form a contact hole.
  • the recess 27 is formed by over-etching the front surface 21 of the semiconductor substrate 10. In other words, after reaching the front surface 21 of the semiconductor substrate 10, etching is continued until the recess 27 is formed, thereby forming a contact hole 54 of sufficient dimensions.
  • a trench contact portion 65 may also be formed.
  • a plug region 19 may be formed between steps S104 and S106.
  • contact holes such as contact hole 54, contact hole 55, and contact hole 56 may be formed in interlayer insulating film 38.
  • contact hole 54A shown in Figures 3A and 3D will be used as an example of contact hole 54.
  • an initial polycrystalline film 61 is formed covering the bottom 54b and sidewall 54w of the contact hole 54A.
  • the initial polycrystalline film 61 may also be formed on the upper surface of the interlayer insulating film 38.
  • the initial polycrystalline film 61 may be formed within the recess 27, i.e., the upper surface of the initial polycrystalline film 61 formed at the bottom 54b of the contact hole 54A may be lower than the front surface 21 of the semiconductor substrate 10.
  • the initial polycrystalline film 61 is preferably formed to a thickness such that the first initial metal film 67 does not remain on the sidewall 54w of the contact hole 54A after step S110 described below.
  • a first initial metal film 67 is formed on the initial polycrystalline film 61 in the contact hole 54A.
  • the first initial metal film 67 may also be formed above the interlayer insulating film 38.
  • the first initial metal film 67 is a Ti film formed by sputtering. Note that the order of steps S106 and S108 may be reversed, and the initial polycrystalline film 61 may be formed on the first initial metal film 67.
  • a second initial metal film 69 is formed on the first initial metal film 67.
  • the second initial metal film 69 may also be formed on the upper surface of the interlayer insulating film 38.
  • the second initial metal film 69 is a TiN film formed by sputtering.
  • the second initial metal film 69 may be formed continuously using the same device as the first initial metal film 67 in step S108.
  • step S112 the semiconductor substrate 10 is annealed in a nitrogen atmosphere.
  • the initial polycrystalline film 61 and the first initial metal film 67 react with each other, forming a first alloy layer 62 at the bottom 54b of the contact hole 54A, and forming a first barrier metal layer 60 in contact with the upper surface of the first alloy layer 62.
  • a second alloy layer 63 is formed on the sidewall 54w of the contact hole 54A and the upper surface of the interlayer insulating film 38, and forming a first barrier metal layer 60 in contact with the upper surface of the second alloy layer 63.
  • the first alloy layer 62 and the second alloy layer 63 in this example are TiSi 2 formed by the first initial metal film 67 of Ti reacting with the initial polycrystalline film 61 of polysilicon to form a silicide.
  • the Ti of the first initial metal film 67 bonds with the initial polycrystalline film 61 and is replaced by the first alloy layer 62 and the second alloy layer 63.
  • the thickness T of the second alloy layer 63 is 0.01 ⁇ m or more and 0.2 ⁇ m or less. Note that a portion of the first initial metal film 67 may also bond with the semiconductor substrate 10 to form the first alloy layer 62.
  • step S112 unreacted polycrystalline film may remain, particularly on the sidewall 54w of the contact hole 54A. Therefore, after step S106, impurities may be injected into the initial polycrystalline film 61, and/or impurities may be introduced into the initial polycrystalline film 61 while being deposited in step S106, to form the impurity-introduced polycrystalline layer 66 shown in Figures 4A to 4C between the first alloy layer 62 and the bottom 54b and between the second alloy layer 63 and the sidewall 54w.
  • the first barrier metal layer 60 may be the second initial metal film 69. Furthermore, by the annealing in step S112, the first initial metal film 67 that has not bonded with the initial polycrystalline film 61 at the bottom 54b, sidewall 54w, and upper surface of the interlayer insulating film 38 of the contact hole 54A may be nitrided to form a TiN film, which may constitute part of the first barrier metal layer 60. Furthermore, a part of the first initial metal film 67 formed on the bottom 54b, sidewall 54w, and upper surface of the interlayer insulating film 38 of the contact hole 54A may remain without bonding with the initial polycrystalline film 61, nitrogen, etc., and may constitute part of the first barrier metal layer 60.
  • step S110 It is also possible to omit step S110 and form the first barrier metal layer 60 only with a TiN film formed by nitriding the first initial metal film 67.
  • the TiN film formed by annealing has a denser structure than the TiN film formed by sputtering, and therefore can more reliably protect the interlayer insulating film 38 and the first alloy layer 62 from the gases used during the formation of the plug layer 64, which will be described later.
  • the annealing of the semiconductor substrate 10 in a nitrogen atmosphere may be performed separately after step S110 and in step S112, the former being an annealing step for forming the first alloy layer 62 and the second alloy layer 63 and for nitriding the remaining first initial metal film 67, and the latter being an annealing step for improving the adhesion of the second initial metal film 69.
  • the conditions for each annealing step may be the same or different. In another example, only the annealing step before step S110, the former, may be performed, and the annealing step after step S110, the latter, may not be performed.
  • the annealing step may be performed before forming the plug layer 64.
  • a plug layer 64 is formed.
  • the inside of the contact hole 54 is filled by a CVD (Chemical Vapor Deposition) method, and the tungsten plug layer 64 is formed so as to be layered on the interlayer insulating film 38 as well.
  • step S116 the plug layer 64 is etched back. This may remove unnecessary tungsten film outside the contact hole 54.
  • the etch back may be performed by dry etching or CMP (Chemical Mechanical Polishing).
  • the second alloy layer 63 and the first barrier metal layer 60 on the upper surface of the interlayer insulating film 38 may be removed by etch-back after etching back the plug layer 64. After steps S108, S110, and S112, the initial polycrystalline film 61, the first initial metal film 67, the second initial metal film 69, the second alloy layer 63, and the first barrier metal layer 60 on the upper surface of the interlayer insulating film 38 may be removed.
  • step S116 may be omitted, leaving the plug layer 64 outside the contact hole 54. Also, steps S114 and S116 may be omitted, and the plug layer 64 may not be formed.
  • an emitter electrode 52 may be formed above the semiconductor substrate 10. Also, after step S116, components on the back surface 23 side, such as a collector electrode 24, may be formed. After step S116, a back surface side lifetime control region 151 and a front surface side lifetime control region 152 may be formed.
  • FIGS. 11A, 11B, and 11C are enlarged views of a cross section of a modified example of the semiconductor device 100.
  • the configurations of the first barrier metal layer 60 and the second alloy layer 63 are different from those of FIGS. 3A to 4C.
  • FIGS. 11A, 11B, and 11C are enlarged views of a cross section in the vicinity of the contact hole 54A.
  • the cross sections of FIGS. 11A, 11B, and 11C are XZ cross sections passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10. Note that the XZ cross section passing through the contact region 15 on the front surface 21 of the semiconductor substrate 10 is the same as the XZ cross sections of FIGS. 11A, 11B, and 11C, except that the contact region 15 is provided instead of the emitter region 12 of FIGS. 11A, 11B, and 11C, and is therefore omitted from the illustration.
  • FIG. 11A differs from FIGS. 3A to 4C in that the first barrier metal layer 60 and the second alloy layer 63 are provided above the interlayer insulating film 38 outside the contact hole 54A.
  • the second alloy layer 63 may be provided in contact with the upper surface of the interlayer insulating film 38 outside the contact hole 54A. This second alloy layer 63 may not be removed by etch-back in step S116 of FIG. 10C, but may remain on the upper surface of the interlayer insulating film 38.
  • the first barrier metal layer 60 may be provided outside the contact hole 54A in contact with the upper surface of the second alloy layer 63. This first barrier metal layer 60 may not be removed by etch-back in step S116 of FIG. 10C, but may remain above the interlayer insulating film 38. By forming the first barrier metal layer 60 also on the interlayer insulating film 38, it is possible to improve reliability during mounting such as wire bonding and resin sealing.
  • FIG. 11B is different from FIG. 11A in that the plug layer 64 is provided above the interlayer insulating film 38 outside the contact hole 54A.
  • the plug layer 64 may be provided above the interlayer insulating film 38 outside the contact hole 54A and in contact with the first barrier metal layer 60.
  • FIG. 11C differs from FIG. 11A in that no plug layer 64 is provided in contact hole 54A, and instead an emitter electrode 52 is provided.
  • the emitter electrode 52 is connected to the front surface 21 of the semiconductor substrate 10 via contact hole 54A. If the mesa is wide and the contact hole is made wide, the emitter electrode can be filled directly without providing a plug layer. Even in such a case, the first barrier metal layer 60 is also formed on the interlayer insulating film 38, thereby improving reliability during implementation such as wire bonding and resin sealing.
  • FIG. 11D is different from FIG. 11A in that the first barrier metal layer 60 and the second alloy layer 63 are not provided on the upper surface of the interlayer insulating film 38, and instead a second barrier metal layer 74 is provided.
  • step S106 of the manufacturing process shown in FIGS. 9, 10A to 10C the initial polycrystalline film 61 on the upper surface of the interlayer insulating film 38 around the contact hole 54A is removed to form a second barrier metal layer 74 on the upper surface of the interlayer insulating film 38.
  • the ion resistance can be improved compared to the example shown in FIG.
  • the second barrier metal layer 74 may be provided in this manner in between when the plug layer 64 is left above the interlayer insulating film 38 as shown in FIG. 11B, and the second barrier metal layer 74 may be provided in this manner in between when the emitter electrode is embedded in the contact hole 54A without forming a plug layer as shown in FIG. 11C.
  • FIG. 12 is an enlarged view of a cross section of a modified example of the semiconductor device 100.
  • the semiconductor device 100 of this example has a gate electrode 240 of a planar structure instead of the gate trench portion 40.
  • the cross section of this example is an XZ cross section passing through the source electrode 252, the interlayer insulating film 38, the source region 212 of the first conductivity type, the base region 214 of the second conductivity type, the contact region 215 of the second conductivity type, the plug region 219 of the second conductivity type, and the gate electrode 240 on the front surface 21 of the semiconductor substrate 10.
  • a first barrier metal layer 60, a first alloy layer 62, and a second alloy layer 63 are provided in the contact hole 54A.
  • the semiconductor device 100 of this example does not need to have a plug layer 64. Since the planar structure allows for a wider pitch compared to the trench structure, the contact hole 54A may be filled with the source electrode 252.
  • a first barrier metal layer 60 and a second alloy layer 63 may be provided above the interlayer insulating film 38 outside the contact hole 54A.
  • the second alloy layer 63, the first barrier metal layer 60, and the plug layer 64 above the interlayer insulating film 38 or on the sidewall may be provided as in the contact hole 54A described using the figures shown in FIGS. 3A to 11B, and a gate trench portion 40 may be provided instead of a gate electrode 240 having a planar structure.
  • FIG. 13A is an enlarged cross-sectional view of semiconductor device 200. Since semiconductor device 200 has a structure in common with semiconductor device 100 except for the structure in the vicinity of contact hole 54, common elements are given the same reference numerals, and the following description will focus on the differences.
  • the cross section in this example is an XZ cross section passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10.
  • a third alloy layer 68, a first barrier metal layer 60, a second barrier metal layer 74, and a plug layer 64 are provided in the contact hole 54B.
  • a second alloy layer 63 and a first barrier metal layer 60 are provided above the interlayer insulating film 38.
  • the third alloy layer 68 is provided to cover the bottom 54b of the contact hole 54B.
  • the third alloy layer 68 is formed by bonding the Ti film formed on the bottom 54b of the contact hole 54B as the first initial metal film 67 with the silicon of the semiconductor substrate 10.
  • the third alloy layer 68 is TiSi2 .
  • the second barrier metal layer 74 is provided in contact with the interlayer insulating film 38 on the sidewall 54w of the contact hole 54B.
  • the second barrier metal layer 74 may have a laminated structure consisting of a first initial metal film 67 for forming the third alloy layer 68 that is deposited on the sidewall 54w of the contact hole 54B and remains without bonding with nitrogen, etc., and a TiN film formed by sputtering as the second initial metal film 69. It may also further include a TiN film formed by annealing the Ti deposited on the sidewall 54w of the contact hole 54B as the first initial metal film 67 in a nitrogen atmosphere.
  • the first barrier metal layer 60 is laminated on the third alloy layer 68.
  • the first barrier metal layer 60 may be a TiN film formed by sputtering as the second initial metal film 69.
  • the first initial metal film 67 for forming the third alloy layer 68 may be formed at the bottom 54b of the contact hole 54B and remain without bonding with the semiconductor substrate 10 or nitrogen, or may be a TiN film formed by annealing the Ti formed at the bottom 54b of the contact hole 54B as the first initial metal film 67 in a nitrogen atmosphere.
  • the plug layer 64 is provided in contact with the first barrier metal layer 60 and the second barrier metal layer 74 in the contact hole 54B.
  • the material of the plug layer 64 is tungsten. By using tungsten, which has good embedding properties, the front surface element structure can be miniaturized.
  • the plug layer 64 may also be provided above the interlayer insulating film 38.
  • the adhesion of the plug layer 64 can be improved.
  • the first barrier metal layer 60 and the second barrier metal layer 74 it is possible to prevent the interlayer insulating film 38 and the third alloy layer 68 from being eroded by the gas during the deposition of the plug layer 64.
  • the second alloy layer 63 is provided on the upper surface of the interlayer insulating film 38.
  • the second alloy layer 63 in this example is an alloy layer obtained by reacting polycrystals.
  • the second alloy layer 63 is TiSi 2 formed by annealing an initial polycrystalline film 61, which is polysilicon, and a first initial metal film 67, which is Ti, formed on the upper surface of the interlayer insulating film 38.
  • the third alloy layer 68 and the second alloy layer 63 may be formed by the same annealing process.
  • the first barrier metal layer 60 is laminated on the second alloy layer 63.
  • the first barrier metal layer 60 may be a TiN film formed by sputtering as a second initial metal film 69.
  • the first initial metal film 67 for forming the second alloy layer 63 may be formed on the upper surface of the interlayer insulating film 38 and remain without bonding with the initial polycrystalline film 61 or nitrogen, or may include a TiN film formed by annealing Ti formed on the upper surface of the interlayer insulating film 38 as the first initial metal film 67 in a nitrogen atmosphere.
  • the initial polycrystalline film 61 formed to form the second alloy layer 63 above the interlayer insulating film 38 bonds with the first initial metal film 67, thereby preventing the first initial metal film 67, which has a hydrogen absorption effect, from remaining and reducing the amount of remaining first initial metal film 67.
  • FIG. 13B is an enlarged view of a cross section of the semiconductor device 200.
  • the cross section of this example differs from the cross section of FIG. 13A in that it passes through the contact region 15 on the front surface 21 of the semiconductor substrate 10. In this example, the differences from FIG. 13A will be particularly described.
  • a P+ type plug region 19 having a higher doping concentration than the contact region 15 may be provided below the contact hole 54B and above the contact region 15.
  • the lower end of the plug region 19 may be provided shallower than the lower end of the contact region 15. Holes are extracted from the contact region 15 and the plug region 19 through the contact hole 54.
  • the plug region 19 improves the contact resistance between the third alloy layer 68 of the contact hole 54B and the contact region 15, thereby improving the latch-up resistance.
  • the plug region 19 may be provided below the contact hole 54B and above the base region 14.
  • the plug region 19 may be provided in the mesa portion 71 and the mesa portion 91.
  • the plug region 19 may be provided below the contact hole 54 and not above the emitter region 12. In this case, the plug region 19 may be provided discretely along the contact hole 54B in the mesa portion 71 and the mesa portion 91 in response to the repeating structure of the emitter region 12 and the contact region 15.
  • a plug region 19 is provided below the contact hole 54B. This improves the contact resistance between the base region 14 and the first alloy layer 62. Note that the plug region 19 may not be provided over the entire contact region 15 and base region 14, but may be provided partially and discretely. This suppresses hole injection into the semiconductor substrate 10 in the region where the plug region 19 is not formed when the diode portion 80 is conductive.
  • FIG. 14 is a flow chart showing an example of a manufacturing process for semiconductor device 200.
  • FIGS. 15A to 15C are diagrams showing an example of a manufacturing process for semiconductor device 200. Here, an example of a manufacturing process for semiconductor device 200 will be described with appropriate reference to the diagrams of each process shown in FIGS. 15A to 15C.
  • step S200 an element structure is formed on the front surface 21 side of the semiconductor substrate 10.
  • Step S200 may include a process of forming a dummy trench portion 30 and a gate trench portion 40 as the element structure on the front surface 21 side.
  • Step S200 may include a process of forming a base region 14, an emitter region 12, a contact region 15, and the like by ion implantation into the semiconductor substrate 10 as the element structure on the front surface 21 side.
  • an interlayer insulating film 38 is formed above the front surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 may be a silicon oxide film such as BPSG.
  • the interlayer insulating film 38 may be formed by stacking multiple insulating films.
  • an initial polycrystalline film 61 is formed on the upper surface of the interlayer insulating film 38.
  • the initial polycrystalline film 61 is preferably formed to a thickness such that the first initial metal film 67 does not remain on the upper surface of the interlayer insulating film 38 after step S212, which will be described later.
  • step S206 the interlayer insulating film 38 is etched to form a contact hole.
  • the recess 27 is formed by over-etching the front surface 21 of the semiconductor substrate 10. In other words, after reaching the front surface 21 of the semiconductor substrate 10, etching is continued until the recess 27 is formed, thereby forming a contact hole 54B of sufficient dimensions.
  • a trench contact portion 65 may also be formed.
  • a plug region 19 may be formed between steps S206 and S208.
  • Step S206 is performed after step S204. That is, when step S206 is completed, the silicon of the semiconductor substrate 10 and the interlayer insulating film 38 are exposed at the bottom 54b and sidewall 54w of the contact hole 54B, respectively, and the initial polycrystalline film 61 remains only on the upper surface of the interlayer insulating film 38 surrounding the contact hole 54B. Also, in step S206, contact holes such as contact hole 54B, contact hole 55, and contact hole 56 may be formed in the interlayer insulating film 38.
  • a first initial metal film 67 is formed on the inner wall of the contact hole 54B and above the interlayer insulating film 38.
  • the first initial metal film 67 is a Ti film formed by sputtering.
  • the first initial metal film 67 is formed in contact with the silicon of the semiconductor substrate 10 and the interlayer insulating film 38 at the bottom 54b and sidewall 54w of the contact hole 54B, respectively.
  • the first initial metal film 67 is formed in contact with the upper surface of the initial polycrystalline film 61 above the interlayer insulating film 38.
  • a second initial metal film 69 is formed on the first initial metal film 67 within the contact hole 54B and above the interlayer insulating film 38.
  • the second initial metal film 69 is a TiN film formed by sputtering.
  • the second initial metal film 69 is formed by stacking on the first initial metal film 67.
  • step S212 the semiconductor substrate 10 is annealed in a nitrogen atmosphere.
  • the silicon of the semiconductor substrate 10 and the first initial metal film 67 are silicided at the bottom 54b of the contact hole 54B, forming a third alloy layer 68.
  • the third alloy layer 68 in this example is TiSi2 .
  • the first initial metal film 67 formed at the bottom 54b of the contact hole 54B is combined with the silicon of the semiconductor substrate 10 and replaced by the third alloy layer 68.
  • the third alloy layer 68 is formed in contact with the front surface 21 of the semiconductor substrate 10, and the first barrier metal layer 60 is formed in contact with the upper surface of the third alloy layer 68.
  • the first initial metal film 67 is nitrided on the sidewall 54w of the contact hole 54B to form a TiN film. Also, a part of the first initial metal film 67 formed on the sidewall 54w of the contact hole 54B may remain without bonding with nitrogen or the like.
  • a laminated structure of a Ti layer and a TiN layer may be formed on the sidewall 54w of the contact hole 54B.
  • the Ti layer is the remaining first initial metal film 67, and is provided in contact with the interlayer insulating film 38.
  • the TiN layer may be a laminated structure of a second initial metal film 69 and a TiN film formed by nitriding the first initial metal film 67.
  • the Ti layer and TiN layer in the contact hole 54B are an example of a second barrier metal layer 74.
  • step S210 It is also possible to omit step S210 and form the second barrier metal layer 74 only with a TiN film formed by nitriding the first initial metal film 67.
  • the TiN film formed by annealing has a denser structure than the TiN film formed by sputtering, and therefore can more reliably protect the interlayer insulating film 38 and the third alloy layer 68 from the gases used during the formation of the plug layer 64, which will be described later.
  • the initial polycrystalline film 61 and the first initial metal film 67 are silicided on the upper surface of the interlayer insulating film 38, forming a second alloy layer 63.
  • the second alloy layer 63 in this example is TiSi2 .
  • the first initial metal film 67 is combined with the initial polycrystalline film 61 and replaced with the second alloy layer 63.
  • the first initial metal film 67 does not remain above the interlayer insulating film 38, or only a small amount of the first initial metal film 67 remains, so that the influence of the hydrogen absorption effect of the first initial metal film 67 can be suppressed, and the hydrogen termination of the dangling bonds of the MOS gate structure can be promoted. This can suppress the fluctuation of the threshold voltage.
  • a first barrier metal layer 60 is provided on the upper surface of the interlayer insulating film 38, stacked on the second alloy layer 63.
  • the first barrier metal layer 60 may be a TiN film formed by sputtering as a second initial metal film 69.
  • the first initial metal film 67 for forming the second alloy layer 63 may be formed on the upper surface of the interlayer insulating film 38, and may remain without bonding with the initial polycrystalline film 61 or nitrogen, or may include a TiN film formed by annealing Ti formed on the upper surface of the interlayer insulating film 38 as the first initial metal film 67 in a nitrogen atmosphere.
  • the semiconductor substrate 10 may be annealed before step S210.
  • the annealing process may be performed twice, once after the formation of the first initial metal film 67 and once after the formation of the second initial metal film 69.
  • the former is an annealing process for forming the third alloy layer 68 and the second alloy layer 63 and for nitriding the remaining first initial metal film 67
  • the latter is an annealing process for increasing the adhesion of the second initial metal film 69.
  • the conditions for these annealing processes may be the same or different. In another example, only the former annealing process before step S210 may be performed, and the latter annealing process after S210 may not be performed.
  • the annealing process may be performed before the formation of the plug layer 64.
  • the plug layer 64 is formed.
  • the tungsten plug layer 64 is formed by CVD (Chemical Vapor Deposition) so as to fill the inside of the contact hole 54B.
  • CVD Chemical Vapor Deposition
  • the second barrier metal layer 74 and the first barrier metal layer 60 are provided on the inner wall of the contact hole 54, so that the interlayer insulating film 38 and the third alloy layer 68 can be prevented from being eroded by the gas during the formation of the plug layer 64.
  • step S216 the plug layer 64 is etched back. This may remove unnecessary tungsten film outside the contact hole 54B.
  • the etch back may be performed by dry etching or CMP (Chemical Mechanical Polishing). Note that step S216 may be omitted, leaving the plug layer 64 outside the contact hole 54B.
  • the emitter electrode 52 may be formed above the semiconductor substrate 10. Also, after step S216, components on the back surface 23 side, such as the collector electrode 24, may be formed. After step S216, the back surface side lifetime control region 151 and the front surface side lifetime control region 152 may be formed. Note that step S216 may be omitted, and the plug layer 64 may be left outside the contact hole 54B. Also, steps S214 and S216 may be omitted, and the plug layer 64 may not be formed.
  • the second barrier metal layer 74 and the first barrier metal layer 60 having a Ti layer and a TiN layer are formed in the contact hole 54B, thereby improving the resistance to ion permeation. Furthermore, by forming the second barrier metal layer 74 and the first barrier metal layer 60, it is possible to prevent the interlayer insulating film 38 and the third alloy layer 68 from being eroded by the gas during the formation of the plug layer 64.
  • the manufacturing method of the semiconductor device 200 by forming the initial polycrystalline film 61 on the upper surface of the interlayer insulating film 38 before forming the contact hole 54B, the first initial metal film 67 formed above the interlayer insulating film 38 is combined with the initial polycrystalline film 61 and replaced with the second alloy layer 63. Therefore, a Ti layer is formed in the contact hole 54 to increase the ion permeation resistance of the second barrier metal layer 74, while removing Ti from above the interlayer insulating film 38 to suppress the influence of the hydrogen absorption effect of Ti, and while promoting hydrogen termination of the dangling bonds of the MOS gate structure, the ion permeation resistance can be increased by the first barrier metal layer 60. This makes it possible to suppress fluctuations in the threshold voltage.
  • FIGS. 16A, 16B, and 16C are enlarged views of a cross section of a modified example of semiconductor device 200.
  • the configuration of plug layer 64 differs from that of FIGS. 13A and 13B.
  • FIGS. 16A, 16B, and 16C show enlarged views of a cross section in the vicinity of contact hole 54B.
  • FIG. 16A is an XZ cross section passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10.
  • the example of FIG. 16A differs from FIG. 13A in that the plug layer 64 is provided above the interlayer insulating film 38 outside the contact hole 54B.
  • the plug layer 64 may be provided in contact with the first barrier metal layer 60 above the interlayer insulating film 38 outside the contact hole 54.
  • the XZ cross section passing through the contact region 15 on the front surface 21 of the semiconductor substrate 10 is the same as the XZ cross section of FIG. 16A except that the contact region 15 is provided instead of the emitter region 12 in FIG. 16A, and is therefore not shown.
  • the cross section in FIG. 16B is an XZ cross section passing through the emitter region 12 on the front surface 21 of the semiconductor substrate 10.
  • the example in FIG. 16B differs from FIG. 13A in that a plug layer 64 is not provided in the contact hole 54B, and an emitter electrode 52 is provided instead.
  • the emitter electrode 52 is connected to the front surface 21 of the semiconductor substrate 10 via the contact hole 54B.
  • the XZ cross section passing through the contact region 15 on the front surface 21 of the semiconductor substrate 10 is the same as the XZ cross section in FIG. 16B except that a contact region 15 is provided instead of the emitter region 12 in FIG. 16B, and is therefore not shown.
  • the 16C has a gate electrode 240 with a planar structure instead of the gate trench portion 40.
  • the cross section of this example is an XZ cross section passing through the source electrode 252, the interlayer insulating film 38, the first conductivity type source region 212, the second conductivity type base region 214, the second conductivity type contact region 215, the second conductivity type plug region 219, and the gate electrode 240 on the front surface 21 of the semiconductor substrate 10.
  • a third alloy layer 68 and a first barrier metal layer 60 are provided on the bottom 54b, and a second barrier metal layer 74 is provided on the sidewall 54w.
  • a second alloy layer 63 and a first barrier metal layer 60 are provided above the interlayer insulating film 38.
  • the semiconductor device 200 of this example does not need to have a plug layer 64. Since the planar structure allows for a wider pitch than the trench structure, the contact hole 54B may be filled with a source electrode 252.
  • the second alloy layer 63, the first barrier metal layer 60, the second barrier metal layer 74, and the plug layer 64 above or on the sidewall of the interlayer insulating film 38 may be provided as in the contact hole 54B described using the figures shown in Figures 13A to 16A, and a gate trench portion 40 may be provided instead of the gate electrode 240 of the planar structure.
  • the contact hole 54B of the semiconductor device 200 shown in Figures 13A and 13B can also be produced by opening the contact hole 54 in step S104, forming the initial polycrystalline film 61 in step S106 in the manufacturing process for producing the semiconductor device 100 shown in Figures 9 and 10A to 10C, removing the initial polycrystalline film 61 inside the contact hole 54B and leaving it only on the upper surface of the interlayer insulating film 38, and performing the processes from step S108 onwards.
  • the initial polycrystalline film 61 may not be left on the entire upper surface of the interlayer insulating film 38, but may be partially removed.
  • the boundary where the initial polycrystalline film 61 remains may not coincide with the opening of the contact hole 54B, and there may be boundaries between the second barrier metal layer 74 and the first barrier metal layer 60 and the second alloy layer 63 on the upper surface of the interlayer insulating film 38.
  • a semiconductor device 100 having contact holes 54A and 54B may be manufactured by a manufacturing process that partially removes the initial polycrystalline film 61 formed after the contact hole 54 is opened.
  • the semiconductor device 100 may have the contact hole 54A shown in FIG. 11A and the contact hole 54B shown in FIG. 13A, or the contact hole 54B having the second barrier metal layer 74 on the upper surface of the interlayer insulating film 38.
  • a semiconductor device 200 having only contact holes 54B may be manufactured by the manufacturing process described above in which the initial polycrystalline film 61 formed after the opening of the contact holes 54 is partially removed.
  • the semiconductor device 200 may have only the contact holes 54B shown in Figures 13A and 13B manufactured in this manner, or may have contact holes 54B of different structures, such as the contact holes 54B shown in Figures 5A and 5B and contact holes 54B having a second barrier metal layer 74 on the upper surface of the interlayer insulating film 38.
  • the semiconductor device 100 having contact holes 54A and 54B can also be fabricated by opening contact hole 54A in step S104 in the manufacturing process for fabricating the semiconductor device 100 shown in Figures 9 and 10A to 10C, opening contact hole 54B in the interlayer insulating film 38 on which the initial polycrystalline film 61 has been formed after the formation of the initial polycrystalline film 61 in step S106, and then performing steps 108 and onward.
  • the manufacturing process for contact hole 54B is the same as the manufacturing process for the semiconductor device 200 shown in Figures 14 and 15A to 15C. In this way, the semiconductor device 100 having contact holes 54A and 54B can be fabricated without removing the initial polycrystalline film 61 midway.
  • the semiconductor device 100 having the contact hole 54A shown in FIG. 11A and the contact hole 54B shown in FIG. 13A can be obtained. If the first barrier metal layer 60 and the second alloy layer 63 are further removed after step S116 and the emitter electrode 52 is formed, the semiconductor device 100 having the contact hole 54A shown in FIG. 3A and the contact hole 54B shown in FIG. 5A can be obtained. If the emitter electrode 52 is formed without performing step S116, the semiconductor device 100 having the contact hole 54A shown in FIG. 11B and the contact hole 54B shown in FIG. 16A can be obtained. If the emitter electrode 52 is formed without performing step S114, the semiconductor device 100 having the contact hole 54A shown in FIG. 11C and the contact hole 54B shown in FIG. 16B can be obtained.
  • the first alloy layer 62 at the bottom 54b of the contact hole 54A is formed from the initial polycrystalline film 61 at the bottom 54b formed after the contact hole is opened, but this is not limited to the above.
  • the initial polycrystalline film 61 at step S106 shown in FIG. 9 and FIG. 10B may be removed only at the bottom 54b of the contact hole, and the first alloy layer 62 may be formed from the silicon of the mesa portion at the bottom 54b of the contact hole, i.e., the undercoat layer.
  • the second alloy layer 63 is formed on the sidewall 54w of the contact hole, and the first initial metal film 67 of the first barrier metal layer 60 is removed or thinned at the sidewall 54w of the contact hole, thereby suppressing the fluctuation of the threshold value.
  • the amount of carriers that change from the silicon of the mesa portion to silicide increases and the high concentration region decreases, so that adjustments different from those described in the above embodiments can be made.
  • the third alloy layer 68 at the bottom 54b of the contact hole 54B is formed from the silicon of the mesa portion of the bottom 54b of the contact hole, i.e., the base layer, but this is not limited to this.
  • the initial polycrystalline film 61 of step S106 shown in FIG. 9 and FIG. 10B may be removed at the sidewall 54w of the contact hole, and the third alloy layer 68 may be formed from the initial polycrystalline film 61 at the bottom 54b.
  • the second alloy layer 63 is formed on the upper surface of the interlayer insulating film 38 around the contact hole 54B, the first initial metal film 67 of the first barrier metal layer 60 is removed or thinned on the upper surface of the interlayer insulating film 38, so that the threshold fluctuation can be suppressed.
  • the amount of silicon in the mesa portion that changes to silicide is reduced, and a high-concentration region remains, and an impurity-introduced polycrystalline layer 66 may also be provided, so that adjustments different from those described in the previous embodiments can be made.
  • contact holes 55, 56, etc. formed in the active portion 120 other than those connecting the emitter electrode 52 to the underlying layers such as the emitter region 12, contact region 15, base region 14, plug region 19, etc. may have a structure similar to that of contact holes 54A and 54B described in the previous embodiments.
  • the contact hole 55 is provided on the connection portion 25, which is the base layer, or on the gate conductive portion 44, which is an example different from FIG. 1A and FIG. 2B, as shown in FIG. 1A and FIG. 2B
  • the contact hole 56 is provided on the dummy conductive portion 34, which is an example different from FIG. 1A and FIG. 2B, or on the connection portion 25, which is an example different from FIG. 1A and FIG.
  • the second alloy layer 63 is formed on the upper surface of the interlayer insulating film 38 or on the side wall of the contact hole, the first initial metal film 67 of the first barrier metal layer 60 provided in contact with the second alloy layer 63 is removed or thinned, and the threshold fluctuation of the active portion 120 can be suppressed.

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Abstract

ＭＯＳゲート構造を備える半導体装置であって、半導体基板のおもて面または前記半導体基板の上方に設けられた下地層と、前記下地層の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられ、前記層間絶縁膜の上面から前記下地層に達するコンタクトホールと、前記コンタクトホールの底部に設けられた第１合金層と、前記コンタクトホールの側壁に設けられた第２合金層と、を備える半導体装置を提供する。また、前記コンタクトホールの内壁に、初期多結晶膜および第１初期金属膜を成膜する段階と、前記半導体基板を加熱することにより、前記コンタクトホールの底部に第１合金層を形成し、前記コンタクトホールの側壁に第２合金層を形成する段階と、を備える半導体装置の製造方法を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　特許文献１には、「コンタクトホール」に「シリサイド層」を設けた半導体装置が記載されている。
［先行技術文献］
［特許文献］
　特許文献１　特開２００３－３１８３９６号公報
解決しようとする課題
　半導体装置のおもて面側において信頼性を向上することが好ましい。
一般的開示
　本発明の第１の態様においては、ＭＯＳゲート構造を備える半導体装置であって、半導体基板のおもて面または前記半導体基板の上方に設けられた下地層と、前記下地層の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられ、前記層間絶縁膜の上面から前記下地層に達する第１コンタクトホールと、前記コンタクトホールの底部に設けられた第１合金層と、前記コンタクトホールの側壁に設けられた第２合金層と、を備える半導体装置を提供する。
　前記第１合金層は、前記第１コンタクトホールの内部に堆積された多結晶を反応させた合金層を含んでよい。
　前記第２合金層は、前記第１コンタクトホールの内部に堆積された多結晶を反応させた合金層であってよい。
　前記第２合金層の厚みは、０．０１μｍ以上、０．２μｍ以下であってよい。
　半導体装置は、前記コンタクトホール内において、前記第１合金層および前記第２合金層の内側に設けられた第１バリアメタル層を備えてよい。
　前記第１バリアメタル層は層を有してよい。
　半導体装置は、前記第１コンタクトホール内において、前記第１バリアメタル層と接して設けられたタングステンのプラグ層を備えてよい。
　前記半導体基板は、トランジスタ部およびダイオード部を有してよい。
　前記層間絶縁膜は、更に、前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールを有してよく、前記第２コンタクトホールは側壁に前記第２合金層を有さなくてよい。
　半導体装置は、前記第１合金層と接して設けられた不純物導入多結晶層を備えてよい。
　半導体装置は、前記第１合金層の下面と前記下地層との間に少なくとも設けられた不純物導入多結晶層を備えてよく、前記下地層と、前記不純物導入多結晶層の導電型が一致してよい。
　前記第２コンタクトホールの側壁において前記層間絶縁膜と接して第２バリアメタル層が設けられてよい。
　前記半導体基板は、前記第１コンタクトホールの下方において、前記下地層に設けられた凹部を有し、前記第１合金層は、前記凹部内に設けられてよい。
　前記半導体基板は、前記半導体基板のおもて面側に、ライフタイムキラーを含むライフタイム制御領域を少なくとも一部有してよい。
　前記半導体基板は、トランジスタ部およびダイオード部を有し、前記トランジスタ部は、前記ダイオード部から離間する主領域と、前記主領域と前記ダイオード部との間の境界領域を有し、前記ライフタイム制御領域は、前記ダイオード部および前記境界領域に設けられてよい。
　本発明の第２の態様においては、半導体基板のおもて面に、ＭＯＳゲート構造を形成する段階と、前記半導体基板のおもて面または前記半導体基板の上方に設けられた下地層の上方に層間絶縁膜を形成する段階と、前記下地層の上方において、前記層間絶縁膜に前記層間絶縁膜の上面から前記下地層に達する第１コンタクトホールを形成する段階と、前記コンタクトホールの内壁に、初期多結晶膜および第１初期金属膜を成膜する段階と、前記半導体基板を加熱することにより、前記第１コンタクトホールの底部に第１合金層を形成し、前記第１コンタクトホールの側壁に第２合金層を形成する段階と、を備える半導体装置の製造方法を提供する。
　前記初期多結晶膜は、前記第１初期金属膜を成膜する前に成膜されてよい。
　前記初期多結晶膜は、前記第１初期金属膜を成膜した後に成膜されてよい。
　半導体装置の製造方法は、前記第１合金層および前記第２合金層上に第１バリアメタル層を形成する段階を備えてよい。
　半導体装置の製造方法は、前記半導体基板を加熱する前に、第２初期金属膜を成膜する段階を備えてよい。
　本発明の第３の態様においては、ＭＯＳゲート構造を備える半導体装置であって、半導体基板のおもて面または前記半導体基板の上方に設けられた下地層と、前記下地層の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられ、前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールと、前記第２コンタクトホールの底部に設けられた第３合金層と、前記層間絶縁膜の上面に設けられた第２合金層と、を備える半導体装置を提供する。
　前記第３合金層は、前記下地層を反応させた合金層を含んでよい。
　前記第２コンタクトホールの側壁において前記層間絶縁膜と接して第２バリアメタル層が設けられていてよい。
　前記第２バリアメタル層は、前記第２コンタクトホールの側壁において前記層間絶縁膜と接するＴｉ層と、前記Ｔｉ層に積層されたＴｉＮ層と、を有してよい。
　半導体装置は、前記第３合金層の上面に設けられた第１バリアメタル層を備えてよい。
　前記第１バリアメタル層は、前記第３合金層上に設けられたＴｉＮ層を有してよい。
　半導体装置は、前記第２合金層の上面に設けられた第１バリアメタル層を備えてよい。
　前記第１バリアメタル層は、前記第２合金層上に設けられたＴｉＮ層を有してよい。
　本発明の第４の態様においては、半導体基板のおもて面に、ＭＯＳゲート構造を形成する段階と、前記半導体基板のおもて面または前記半導体基板の上方に設けられた下地層の上方に層間絶縁膜を形成する段階と、前記層間絶縁膜の上面に初期多結晶膜を成膜する段階と、前記層間絶縁膜に前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールを形成する段階と、前記第２コンタクトホールの内壁および前記初期多結晶膜の上面に、第１金属膜を成膜する段階と、前記半導体基板を加熱することにより、前記第２コンタクトホールの底部に第３合金層を形成し、前記層間絶縁膜の上面に第２合金層を形成する段階と、を備える半導体装置の製造方法を提供する。
　半導体装置の製造方法は、前記第１初期金属膜上に、第２初期金属膜を成膜する段階を備えてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す。 半導体装置１００の変形例の上面図を示す。 半導体装置１００の変形例の上面図を示す。 半導体装置１００の変形例のｂ－ｂ'断面を示す。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 半導体装置１００の断面の拡大図である。 図２Ｂにおけるｂ－ｂ'断面の一例を示す。 図２Ｂにおけるｂ－ｂ'断面の他の一例を示す。 半導体装置１００の製造工程の一例を示すフローチャートである。 半導体装置１００の製造工程の一例を示す図である。 半導体装置１００の製造工程の一例を示す図である。 半導体装置１００の製造工程の一例を示す図である。 半導体装置１００の変形例の断面の拡大図である。 半導体装置１００の変形例の断面の拡大図である。 半導体装置１００の変形例の断面の拡大図である。 半導体装置１００の変形例の断面の拡大図である。 半導体装置１００の変形例の断面の拡大図である。 半導体装置２００の断面の拡大図である。 半導体装置２００の断面の拡大図である。 半導体装置２００の製造工程の一例を示すフローチャートである。 半導体装置２００の製造工程の一例を示す図である。 半導体装置２００の製造工程の一例を示す図である。 半導体装置２００の製造工程の一例を示す図である。 半導体装置２００の変形例の断面の拡大図である。 半導体装置２００の変形例の断面の拡大図である。 半導体装置２００の変形例の断面の拡大図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備える半導体チップである。半導体装置１００は、半導体基板１０にＭＯＳゲート構造を有する半導体素子であれば、トランジスタに限定されない。
　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２については後述する。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。本例では、トランジスタ部７０はＩＧＢＴである。なお、トランジスタ部７０は、ＭＯＳＦＥＴ等の他のトランジスタであってもよい。
　本図においては、半導体装置１００の活性部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、半導体材料で形成された基板である。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよい。半導体基板１０は、ＧａＮ等のＩＩＩ－Ｖ化合物、Ｇａ２Ｏ３、あるいは、Ｃなどであってもよい。本例の半導体基板１０は、シリコン基板である。なお、本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。半導体基板１０は、後述の通り、おもて面２１および裏面２３を有する。
　本例の半導体装置１００は、半導体基板１０のおもて面２１において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、おもて面側金属層の一例である。ゲートトレンチ部４０は、半導体装置１００が備えるＭＯＳゲート構造の一例である。なお、本例の半導体装置１００は、ＭＯＳゲート構造を備えるトランジスタであるが、ＭＯＳゲート構造を備えるダイオードであってもよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、接続部２５およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられている。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続部２５を介して電気的に接続する。コンタクトホール５５の内部には、タングステンや銅等で形成されたプラグ層が設けられてもよい。プラグ層については後述する。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステンや銅等で形成されたプラグ層が設けられてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側金属層と接続される。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。本例の接続部２５は、Ｘ軸方向に延伸して設けられ、ゲート導電部と電気的に接続されてよい。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられてよい。本例では、エミッタ電極５２とダミー導電部との間に接続部２５が設けられていない。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面２１の上方に設けられている。
　ゲートトレンチ部４０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面２１に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、接続部２５を介して、ゲート金属層５０がゲート導電部と電気的に接続されてよい。他の例では、接続部２５を設けずに、延伸部分４１または接続部分４３の直上にコンタクトホール５５を設けて、ゲート金属層５０とゲート導電部を接続してもよい。あるいは、図１Ａの範囲内ではゲート金属層５０を設けずに、図１Ａの範囲外で、ゲート金属層５０または後述するゲートパッドと接続部２５をコンタクトホール５５によって接続してもよい。
　ダミートレンチ部３０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、半導体基板１０のおもて面２１においてＩ字形状を有するが、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。すなわち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。
　本例のトランジスタ部７０は、２つのゲートトレンチ部４０と２つのダミートレンチ部３０を繰り返し配列させた構造を有する。すなわち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本のダミートレンチ部３０を有する。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０の比率がダミートレンチ部３０の比率よりも大きくてよく、ダミートレンチ部３０の比率がゲートトレンチ部４０の比率よりも大きくてよい。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。また、トランジスタ部７０は、全てのトレンチ部をゲートトレンチ部４０として、ダミートレンチ部３０を有さなくてもよい。他の例では、トレンチ部は離散に設けられてもよい。更に他の例では、トレンチ部は活性部１２０において交差部を有してもよい。トレンチ部が離散するとは、上面視で例えば延伸部分を有さない円形のトレンチ部が離散的に設けられた状態であってよい。この場合、トレンチ部の上面視での形状は、四角形、六角形など、あるいは、その他の形状であってもよい。あるいは、延伸部分が一周して繋がったトレンチ部が離散的に設けられた状態であってよい。また、それぞれのトレンチの部の上面視での配列は、四角形、六角形などであってよい。トレンチ部が活性部１２０において交差部を有するとは、トレンチ内部の導電体が電気的に繋がった状態であってもよい。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ウェル領域１７は、活性部１２０の周辺側に設けられるウェル領域の一例である。活性部１２０については後述する。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲に設けられている。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に設けられている。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に設けられている。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１または複数のコンタクトホール５４が設けられている。１または複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
　メサ部７１は、半導体基板１０のおもて面２１と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。すなわち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面２１において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。本例では、メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。他の例では、メサ部７１では、エミッタ領域１２はトレンチ部に接して配置され、コンタクト領域１５はエミッタ領域１２と接しトレンチ部から離間して配置されてもよい。
　ベース領域１４は、半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面２１において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。
　コンタクト領域１５は、ベース領域１４の上方に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０またはダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
　図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。コレクタ電極２４は、半導体基板１０の裏面２３と接して設けられた裏面側金属層の一例である。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に設けられている。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。すなわち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８よりも半導体基板１０の裏面２３側に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。なお、バッファ領域２０は、省略されてよい。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられている。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。
　コレクタ電極２４は、半導体基板１０の裏面２３に設けられている。コレクタ電極２４は、金属等の導電材料で形成される。コレクタ電極２４の材料は、エミッタ電極５２の材料と同一であってもよく、異なっていてもよい。
　ベース領域１４は、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられている。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、ベース領域１４の上方に設けられている。エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられている。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。但し、蓄積領域１６が設けられなくてもよい。
　蓄積領域１６は、ゲートトレンチ部４０に接して設けられている。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１．０Ｅ＋１２ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３．０Ｅ＋１２ｃｍ－２以上、６．０Ｅ＋１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられている。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通したものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられている。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成されてよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられている。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４の上端はおもて面２１と同じ高さであってもよく、おもて面２１よりも下方に位置していてもよく、おもて面２１よりも上方に位置していてもよい。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられている。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われてよい。ダミー導電部３４の上端はおもて面２１と同じ高さであってもよく、おもて面２１よりも下方に位置していてもよく、おもて面２１よりも上方に位置していてもよい。
　層間絶縁膜３８は、半導体基板１０のおもて面２１の上方に設けられている。本例の層間絶縁膜３８は、半導体基板１０のおもて面２１と接して設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１または複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の膜厚は、例えば１．０μｍであるが、これに限定されない。
　層間絶縁膜３８は、シリコン酸化膜であってよい。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜であってもよいし、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよい。層間絶縁膜３８は、高温シリコン酸化（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜を含んでもよい。
　裏面側ライフタイム制御領域１５１は、トランジスタ部７０に設けられてよい。但し、裏面側ライフタイム制御領域１５１は、省略されてよい。裏面側ライフタイム制御領域１５１は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。一例において、裏面側ライフタイム制御領域１５１は、半導体基板１０にヘリウムを注入することで形成される。裏面側ライフタイム制御領域１５１は、プロトンの注入によって形成されてもよい。裏面側ライフタイム制御領域１５１を設けることにより、ターンオフ時間を低減し、テイル電流を抑制することにより、スイッチング時の損失を低減することができる。
　ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、格子欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、または、白金などの金属元素などでもよい。格子欠陥の形成には電子線、プロトンが用いられてよい。
　ライフタイムキラー濃度とは、キャリアの再結合中心濃度である。ライフタイムキラー濃度は、格子欠陥の濃度であってよい。例えばライフタイムキラー濃度とは、空孔、複空孔などの空孔濃度であってよく、これらの空孔と半導体基板１０を構成する元素との複合欠陥濃度であってよく、または転位濃度であってよい。また、ライフタイムキラー濃度とは、ヘリウム、ネオンなどの希ガス元素の化学濃度としてもよく、または、白金などの金属元素の化学濃度としてもよい。
　裏面側ライフタイム制御領域１５１は、半導体基板１０の深さ方向において、半導体基板１０の中心よりも裏面２３側に設けられる。本例の裏面側ライフタイム制御領域１５１は、バッファ領域２０に設けられている。本例の裏面側ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の全面に設けられており、マスクを使用せずに形成できる。裏面側ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の一部に設けられてもよい。裏面側ライフタイム制御領域１５１を形成するための不純物のドーズ量は、０．５Ｅ＋１０ｃｍ－２以上、１．０Ｅ＋１４ｃｍ－２以下であっても、５．０Ｅ＋１０ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であってもよい。
　裏面側ライフタイム制御領域１５１は、半導体基板１０の裏面２３側からの注入により形成されてよい。これにより、半導体基板１０のおもて面２１側への影響を回避しやすくなる。例えば、裏面側ライフタイム制御領域１５１は、半導体基板１０の裏面２３側からヘリウムまたはプロトンを照射することにより形成される。ここで、裏面側ライフタイム制御領域１５１が半導体基板１０のおもて面２１側からの注入により形成されているか、半導体基板１０の裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
　図２Ａは、半導体装置１００の変形例の上面図を示す。本例においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。本例においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。
　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００が動作した場合に半導体基板１０のおもて面２１と裏面２３との間で、深さ方向に主電流が流れる領域である。活性部１２０の上方には、エミッタ電極５２が設けられているが本図では省略している。
　活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図２Ａの例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面２１における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１２０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
　本例においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の裏面２３側に設けられたカソード領域８２を半導体基板１０のおもて面２１に投影した領域である。カソード領域８２については後述する。半導体基板１０の裏面２３において、カソード領域８２以外の領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８５も、ダイオード部８０に含める場合がある。延長領域８５の裏面２３には、コレクタ領域２２が設けられてよい。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッドおよびカソードパッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極５２との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１２０のゲートトレンチ部４０のゲート導電部４４に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部４０とを接続するゲート配線を備える。図２Ａにおいては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性部間ゲート配線１３１とを有している。ゲート配線はゲート金属層５０および接続部２５のいずれか一方、あるいは、両方を適宜組み合わせて構成されてよい。外周ゲート配線１３０と、活性部間ゲート配線１３１は同じ構成であってよく、異なる構成であってもよい。外周ゲート配線１３０は、上面視において活性部１２０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１２０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１２０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、ゲート金属層５０および接続部２５により構成されてよい。
　活性部間ゲート配線１３１は、複数の活性部１２０の間に設けられている。図２Ａにおいては、Ｙ軸方向に２つの活性部１２０が並んで配置されている。半導体基板１０の内部の複数の活性部１２０の間に活性部間ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。
　活性部間ゲート配線１３１は、活性部１２０のゲートトレンチ部と接続される。活性部間ゲート配線１３１は、半導体基板１０の上方に配置されている。本例の活性部間ゲート配線１３１は、ゲート金属層５０および接続部２５により構成されている。ゲート金属層５０は、アルミニウム等を含む金属層であってよい。
　活性部間ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性部間ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１２０を横切るように、Ｘ軸方向に延伸して設けられている。活性部間ゲート配線１３１により活性部１２０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　エッジ終端構造部１４０は、半導体基板１０のおもて面２１に設けられている。エッジ終端構造部１４０は、上面視において、活性部１２０と端辺１０２との間に設けられている。本例のエッジ終端構造部１４０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部１４０は、半導体基板１０のおもて面２１側の電界集中を緩和する。エッジ終端構造部１４０は、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
　図２Ｂは、半導体装置１００の変形例の上面図を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える。本図は、図２Ａにおける領域Ａの上面の拡大図である。
　本例の半導体装置１００は、半導体基板１０のおもて面２１側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。すなわち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
　本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられている。本例のトランジスタ部７０は、トランジスタ部７０とダイオード部８０との境界に位置する境界領域９０を含む。トランジスタ部７０の境界領域９０以外の領域、すなわち、ダイオード部８０から離間する領域を主領域と称してもよい。
　境界領域９０は、トランジスタ部７０の主領域とダイオード部８０との間に設けられ、ダイオード部８０と隣接する領域である。境界領域９０は、半導体基板１０のおもて面２１においてコンタクト領域１５を有する。一例において、境界領域９０のトレンチ部は、ゲートトレンチ部４０およびダミートレンチ部３０を含む。本例の境界領域９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されているが、他の例では、Ｘ軸方向における一端がダミートレンチ部３０、もう一端がゲートトレンチ部４０となるように配置されてよい。
　コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界領域９０において、コンタクト領域１５の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。
　メサ部９１は、境界領域９０に設けられている。メサ部９１は、半導体基板１０のおもて面２１において、トランジスタ部７０の主領域と同様にエミッタ領域１２およびコンタクト領域１５を有する。境界領域９０は、トランジスタ部７０とダイオード部８０の構造を両立するために、主領域とは異なる緩衝構造を有していてよい。緩衝構造の一例としては、最もダイオード部８０側のメサ部９１は、エミッタ領域１２を有さなくてよい。また、複数のメサ部９１にわたって、半導体基板１０のおもて面２１において、ベース領域１４が露出していてもよい。本例のメサ部９１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面２１において、ベース領域１４を有する。本例のメサ部８１は、Ｙ軸方向の負側においてウェル領域１７を有する。
　エミッタ領域１２は、メサ部７１に設けられているが、メサ部８１および最もダイオード部８０側のメサ部９１には設けられなくてよい。コンタクト領域１５は、メサ部７１およびメサ部９１に設けられているが、メサ部８１には設けられなくてよい。
　図２Ｃは、半導体装置１００の変形例のｂ－ｂ'断面を示す。本図は、図２Ｂのｂ－ｂ'断面に相当する。本例の半導体装置１００は、裏面側ライフタイム制御領域１５１およびおもて面側ライフタイム制御領域１５２を備える。但し、半導体装置１００は、裏面側ライフタイム制御領域１５１またはおもて面側ライフタイム制御領域１５２の一方を備えなくてもよい。本例の半導体装置１００は、バッファ領域２０の下面側、すなわち半導体基板１０の裏面２３側に、コレクタ領域２２およびカソード領域８２を備える。
　エミッタ領域１２は、メサ部７１において、ベース領域１４の上方に設けられている。エミッタ領域１２は、メサ部７１において、ゲートトレンチ部４０に接して設けられている。他の断面において、エミッタ領域１２は、メサ部７１のおもて面２１に設けられてよい。
　コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられている。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられている。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
　蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられている。本例の蓄積領域１６は、トランジスタ部７０およびダイオード部８０の全面に設けられている。但し、蓄積領域１６は、ダイオード部８０に設けられなくてもよい。
　カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられている。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。すなわち、本例の境界領域９０の下方には、コレクタ領域２２が設けられている。
　裏面側ライフタイム制御領域１５１は、トランジスタ部７０およびダイオード部８０の両方に設けられている。これにより、本例の半導体装置１００は、ダイオード部８０におけるリカバリーを速めて、スイッチング損失をさらに改善できる。裏面側ライフタイム制御領域１５１は、他の実施例の裏面側ライフタイム制御領域１５１と同様の方法により形成されてよい。
　おもて面側ライフタイム制御領域１５２は、半導体基板１０の深さ方向において、半導体基板１０の中心よりもおもて面２１側に設けられている。本例のおもて面側ライフタイム制御領域１５２は、ドリフト領域１８に設けられている。おもて面側ライフタイム制御領域１５２は、トランジスタ部７０およびダイオード部８０の両方に設けられている。おもて面側ライフタイム制御領域１５２は、ダイオード部８０および境界領域９０に設けられ、トランジスタ部７０の一部には設けられなくてもよい。他の例ではおもて面側ライフタイム制御領域１５２は、トランジスタ部７０の全面にも設けられてもよく、トランジスタ部７０の全面で設けられていなくてもよく、ダイオード部８０の一部または全面で設けられていなくてもよい。おもて面側ライフタイム制御領域１５２は、ダイオード部８０のベース領域１４およびトランジスタ部７０のコンタクト領域１５からの正孔注入を抑制して、逆回復損失を低減できる。
　おもて面側ライフタイム制御領域１５２は、裏面側ライフタイム制御領域１５１の形成方法のうち、任意の方法で形成されてよい。裏面側ライフタイム制御領域１５１およびおもて面側ライフタイム制御領域１５２を形成するための元素およびドーズ量などは、同一であっても異なっていてもよい。電子線照射による場合など、半導体基板１０のＺ軸方向の全域でライフタイムを調整する場合も、おもて面側ライフタイム制御領域１５２の形成例とみなしてよい。
　本例のおもて面側ライフタイム制御領域１５２は、ダイオード部８０から境界領域９０に延伸して設けられている。おもて面側ライフタイム制御領域１５２は、半導体基板１０のおもて面２１からの照射により形成されてよい。おもて面側ライフタイム制御領域１５２は、半導体基板１０の裏面２３側からの照射により形成されてもよい。本例のおもて面側ライフタイム制御領域１５２は、ゲートトレンチ部４０の下方に設けられている。おもて面側ライフタイム制御領域１５２を形成するための粒子線等が半導体装置１００のＭＯＳゲート構造を通過することで、ゲート酸化膜と半導体基板との界面において欠陥が生じる場合がある。
　半導体装置１００は、電力の制御等を行うためのパワー半導体装置であってよい。本例の半導体装置１００は、半導体基板１０の裏面２３側に裏面側金属層を備える縦型半導体構造を有してよい。
　なお、本例では、半導体装置１００として、トレンチゲート構造のＲＣ－ＩＧＢＴを例示して説明している。但し、半導体装置１００は、プレーナゲート構造の半導体装置であってもよいし、ダイオード等の他の半導体装置であってもよい。半導体装置１００は、ＮチャネルのＭＯＳＦＥＴを備えてもよいし、ＰチャネルのＭＯＳＦＥＴを備えてもよい。
　図３Ａは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ａの近傍における断面の拡大図を示す。コンタクトホール５４Ａは、コンタクトホール５４の一例である。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。コンタクトホール５４Ａ（コンタクトホール５４）は、底部５４ｂおよび側壁５４ｗを有する。コンタクトホール５４Ａには、第１バリアメタル層６０と、第１合金層６２と、第２合金層６３と、プラグ層６４とが設けられている。コンタクトホール５４Ａは、第１コンタクトホールの一例である。
　なお、本明細書においては、便宜上、コンタクトホール５４の内壁のうち、半導体基板１０のおもて面２１よりも上方を側壁５４ｗ、半導体基板１０のおもて面２１よりも下方を底部５４ｂとする。また、本明細書において、コンタクトホール５４を用いて、コンタクトホールの近傍の構造を説明する場合があるが、コンタクトホール５５およびコンタクトホール５６等の他のコンタクトホールについても同様の構造が適用されてもよい。すなわち、第１バリアメタル層６０、第１合金層６２、第２合金層６３およびプラグ層６４は、コンタクトホール５５およびコンタクトホール５６等の他のコンタクトホールに設けられてもよい。
　第１合金層６２は、コンタクトホール５４Ａの底部５４ｂを覆って設けられている。本例の第１合金層６２は、多結晶を反応させた合金層である。第１合金層６２を設けることにより、良好な接触が得られる。例えば、第１合金層６２は、コンタクトホール５４Ａの底部５４ｂに成膜されたポリシリコンである初期多結晶膜およびチタン（Ｔｉ）である第１初期金属膜をアニールすることによって形成されたＴｉＳｉ２である。
　第２合金層６３は、コンタクトホール５４Ａの側壁５４ｗを覆って設けられている。本例の第２合金層６３は、第１合金層６２と同様に、多結晶を反応させた合金層である。例えば、第２合金層６３は、コンタクトホール５４Ａの側壁５４ｗに成膜されたポリシリコンである初期多結晶膜およびチタン（Ｔｉ）である第１初期金属膜をアニールすることによって形成されたＴｉＳｉ２である。第１合金層６２および第２合金層６３は、同一の成膜およびアニール工程によって形成されてよい。
　第２合金層６３は、下端において第１合金層６２と連続していてよい。すなわち、コンタクトホール５４Ａの内壁は、第１合金層６２および第２合金層６３によって覆われていてよい。なお、図面において、第１合金層６２および第２合金層６３は、明確に区別して示されているが、これは便宜上のことに過ぎない。同一工程で一体的に形成された合金層のうち、コンタクトホール５４の底部５４ｂ上の部分を第１合金層６２、側壁５４ｗ上の部分を第２合金層６３と称してよい。
　本例の第２合金層６３の厚みＴは、０．０１μｍ以上、０．２μｍ以下である。ここで、第２合金層６３の厚みＴは、コンタクトホール５４Ａの側壁５４ｗに垂直な方向における距離であり、最も厚い位置での膜厚であってよい。
　第１バリアメタル層６０は、コンタクトホール５４Ａにおいて、第１合金層６２および第２合金層６３の内側に設けられている。第１バリアメタル層６０は、チタン（Ｔｉ）、コバルト（Ｃｏ）、マグネシウム（Ｍｇ）、バナジウム（Ｖ）、ランタン（Ｌａ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）またはジルコニウム（Ｚｒ）の少なくとも１つを含む。本例の第１バリアメタル層６０は、第２初期金属膜としてスパッタにより形成されたＴｉＮ、また、スパッタにより形成されたＴｉＮをアニール工程で処理したものである。第１バリアメタル層６０は、第１合金層６２および第２合金層６３と同一のアニール工程によって形成されてよい。また、第１バリアメタル層６０は、第１初期金属膜として成膜されたＴｉ膜がそのまま残存した層やアニール工程により窒化した層を含んでもよい。
　プラグ層６４は、コンタクトホール５４Ａにおいて、第１バリアメタル層６０と接して設けられている。例えば、プラグ層６４の材料は、タングステンである。良好な埋め込み性を有するタングステンを用いることにより、おもて面素子構造を微細化することができる。また、第１バリアメタル層６０を設けることにより、プラグ層６４の成膜時のガスによって、層間絶縁膜３８、第１合金層６２および第２合金層６３が侵食されるのを回避することができる。
　コンタクトホール５４Ａの底部５４ｂは、半導体基板１０のおもて面２１よりも下方に設けられてよい。すなわち、半導体基板１０は、コンタクトホール５４Ａの下方において、エミッタ領域１２に設けられた凹部２７を有しており、第１合金層６２は、凹部２７内に収容されるように設けられてよい。エミッタ領域１２は半導体基板１０のおもて面２１または半導体基板１０の上方に設けられた下地層の一例である。この例では、下地層の上面は、おもて面２１と同じ高さに位置している。下地層の上面は、おもて面２１と同じ高さに位置してよく、おもて面２１より下方に位置してもよく、おもて面２１より上方に位置してもよい。下地層の上面がおもて面２１より下方に位置する例として、後述するようにメサ部のトレンチコンタクト部６５のプラグ領域１９、ゲート導電部４４やダミー導電部３４などがあってよい。下地層の上面がおもて面２１より上方に位置する例として、後述するように接続部２５など、また、感温ダイオードやエッジ終端構造部１４０のフィールドプレートなどがあってよい。第１合金層６２の上面は、凹部２７内から突出していてよい、すなわち、半導体基板１０のおもて面２１よりも上方に位置してもよい。
　層間絶縁膜３８は、コンタクトホール５４Ａを有し、半導体基板１０の上方に設けられている。層間絶縁膜３８は、おもて面２１の上方に設けられた１層の絶縁膜を有するが、積層された複数の絶縁膜を有してもよい。層間絶縁膜３８は、ＢＰＳＧ等のシリコン酸化膜であってよい。
　ここで、ライフタイム制御領域を形成するための電子線および粒子線等がＭＯＳゲート構造を通過すると、ＭＯＳゲート構造の酸化膜と半導体層との界面近傍に欠陥が発生する場合がある。そして、ＭＯＳゲート構造の近傍に水素吸蔵効果のあるＴｉなどの金属が存在すると、ゲート部に拡散する水素を吸蔵して、ＭＯＳゲート構造のダングリングボンドの水素終端を阻害して、閾値電圧が変動する場合がある。従来、コンタクトホールの底部に設けられるシリサイド層は、Ｔｉなどの第１初期金属膜が半導体基板のシリコンと結合して形成されるので、シリサイド層の上面および下面側に、水素吸蔵効果のある未反応の第１初期金属膜が残存する場合がある。また、コンタクトホールの側面には、第１初期金属膜と反応する半導体基板の元素が存在しないため、未反応の第１初期金属膜が残存する場合がある。
　本例の半導体装置１００は、第１合金層６２および第２合金層６３を形成するために成膜された初期多結晶膜が第１初期金属膜と結合することにより、水素吸蔵効果のある第１初期金属膜が残存することを防止すること、または、残存量を低下させることができる。これにより、水素吸蔵効果の影響を抑制して、ＭＯＳゲート構造のダングリングボンドの水素終端を促進することができる。これにより、閾値電圧の変動を抑制することができる。
　なお、ライフタイム制御領域を形成するための電子線および粒子線は、半導体基板１０のおもて面２１側から照射する場合にＭＯＳゲート構造への影響が大きくなるが、半導体基板１０の裏面２３側から照射する場合にもＭＯＳゲート構造へ影響し得る。よって、半導体装置１００は、裏面２３側から照射する場合にもＭＯＳゲート構造のダメージを回復して、閾値電圧の変動を抑制できる。なお、半導体基板１０の裏面２３側から粒子線等を照射する場合、加速電圧が大きくなり装置が大型化するところ、本例の半導体装置１００では、おもて面２１から粒子線等を照射する影響を抑制できるので、より小型の装置でライフタイム制御領域を形成することができる。
　なお、第１初期金属膜は初期多結晶膜とすべてが反応せずに、そのまま、あるいはアニール時の雰囲気と反応した生成物の状態で、第２合金層６３の上面、または、下面に残っていてもよく、第１バリアメタル層６０の一部を構成してもよい。第１初期金属膜を初期多結晶膜の上に成膜する場合は、第１初期金属膜が第２合金層６３の上面に残存しうる。初期多結晶膜を第１初期金属膜の上に成膜する場合は、第１初期金属膜が第２合金層６３の下面に残存しうる。コンタクトホール５４Ａの底部５４ｂにおいても同様である。このように、第１初期金属膜が残存する場合にも、初期多結晶膜が第１初期金属膜と結合することにより、水素吸蔵効果のある第１初期金属膜を減少させることができ、閾値電圧の変動を抑制することができる。
　第１初期金属膜が第２合金層６３の上面に残存する場合、または、第１初期金属膜が第１合金層６２の上面に残存する場合は、半導体装置１００の断面のエミッタ領域１２を通過する拡大図は、図３Ａに示すようになって、第１初期金属膜に由来する層は第２初期金属膜に由来する層と積層されて第１バリアメタル層６０の一部をなしてよい。
　一方、第１初期金属膜が第２合金層６３の下面に残存する場合は、半導体装置１００の断面のエミッタ領域１２を通過する拡大図は図３Ｂに示すようになる。コンタクトホールの側壁５４ｗにおいては、上面側から、第２初期金属膜に由来する第１バリアメタル層６０、初期多結晶膜と第１初期金属膜が反応して形成された第２合金層６３、第１初期金属膜に由来する第１バリアメタル層６０が形成されている。同様に、コンタクトホールの底部５４ｂにおいては、上面側から、第２初期金属膜に由来する第１バリアメタル層６０、初期多結晶膜と第１初期金属膜が反応して形成された第１合金層６２、第１初期金属膜に由来する第１バリアメタル層６０、メサ部７１のシリコンと第１初期金属膜が反応して形成された第１合金層６２が形成されてよい。積層構造はコンタクトホールの側壁５４ｗと底部５４ｂのどちらか、またはいずれにも形成されてもよい。
　図３Ｂ以降に示す例中の第１バリアメタル層６０においても図３Ｂと同様に、コンタクトホールの側壁５４ｗ、または、後述するように層間絶縁膜３８の上面において、第２合金層６３の下面に第１初期金属膜に由来する層が形成されている場合があってよい。また、コンタクトホールの底部５４ｂにおいて、第１バリアメタル層６０は、第１合金層６２、または、後述する第３合金層６８と互いに層をなす場合があってよい。
　また、第２合金層６３は、図３Ｃに示すようにコンタクトホール５４Ａの外部の層間絶縁膜３８の上面にも形成されていてもよい。層間絶縁膜３８の上面の第２合金層６３は、コンタクトホール５４Ａの側壁５４ｗに成膜された第２合金層６３と一体的に形成されてよい。コンタクトホール５４Ａの外部の層間絶縁膜３８の上面には、第２合金層６３の上面に第１バリアメタル層６０が形成されていなくてもよい。コンタクトホール５４Ａの側壁５４ｗの第２合金層６３の上面に成膜された第１バリアメタル層６０と一体的に形成した後、層間絶縁膜３８の上面のみ第１バリアメタル層６０をエッチバックすることで、本例に示すコンタクトホール５４Ａが作製される。図３Ｃ以降に示す例においても、コンタクトホールの外部の層間絶縁膜３８の上面に第２合金層６３が形成されていない例で説明されている場合には、本例同様に層間絶縁膜３８の上面に第２合金層６３が形成されていてもよい。
　図３Ｄは、半導体装置１００の断面の拡大図である。本例の断面は、半導体基板１０のおもて面２１においてコンタクト領域１５を通過する点で図３Ａの断面と相違する。本例では、図３Ａと相違する点について特に説明する。
　コンタクトホール５４Ａの下方には、コンタクト領域１５よりもドーピング濃度が高いＰ＋型のプラグ領域１９が設けられてよい。プラグ領域１９は半導体基板１０のおもて面２１または半導体基板１０の上方に設けられた下地層の一例である。プラグ領域１９は、コンタクトホール５４Ａの下方であって、コンタクト領域１５の上方に設けられてよい。プラグ領域１９の下端は、コンタクト領域１５の下端よりも浅く設けられてよい。コンタクトホール５４Ａを介して、コンタクト領域１５およびプラグ領域１９から正孔が引き抜かれる。プラグ領域１９は、コンタクトホール５４Ａの第１バリアメタル層６０とコンタクト領域１５との接触抵抗を改善することにより、ラッチアップ耐量を向上させる。
　プラグ領域１９は、コンタクトホール５４Ａの下方であって、ベース領域１４の上方に設けられてもよい。プラグ領域１９は、メサ部７１およびメサ部９１に設けられてよい。プラグ領域１９は、コンタクトホール５４Ａの下方であって、エミッタ領域１２の上方には設けられてなくてよい。この場合、プラグ領域１９は、メサ部７１およびメサ部９１において、エミッタ領域１２とコンタクト領域１５の繰り返し構造に対応して、コンタクトホール５４Ａに沿って離散的に設けられてよい。
　メサ部８１にコンタクトホール５４Ａが設けられる場合、コンタクトホール５４Ａの下方にプラグ領域１９は設けられる。これにより、ベース領域１４と第１合金層６２との接触抵抗が改善される。なお、コンタクト領域１５、ベース領域１４の全域でプラグ領域１９が設けられておらず、部分的、離散的に設けられていてもよい。プラグ領域１９の形成されない箇所においてはコンタクト領域１５またはベース領域１４は半導体基板１０のおもて面２１または半導体基板１０の上方に設けられた下地層の一例であってよい。このことにより、プラグ領域１９の形成されていない領域で、ダイオード部８０の導通時に、半導体基板１０への正孔注入を抑制する。メサ部８１にコンタクトホール５４Ａが設けられる場合には、コンタクトホールの側壁５４ｗにおいて第２合金層６３が、底部５４ｂにおいて第１合金層６２が設けられ、第１バリアメタル層６０に含まれるＴｉ層が除去、あるいは減少することで、メサ部７１およびメサ部９１の閾値の変動を抑制することができる。
　図４Ａは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ａの近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。本例では、コンタクトホール５４Ａにおいて、第２合金層６３の下面に不純物導入多結晶層６６が設けられている点で図３Ａの実施例と相違する。
　本例の不純物導入多結晶層６６は、第１合金層６２の下面、すなわち、底部５４ｂと第１合金層６２との間に挟まれて設けられている。不純物導入多結晶層６６は、第２合金層６３の下面、すなわち、側壁５４ｗと第２合金層６３との間にも設けられている。第２合金層６３が層間絶縁膜３８の上面にも形成されている場合には、不純物導入多結晶層６６は、層間絶縁膜３８の上面においても第２合金層６３の下面にも設けられていてよい。
　不純物導入多結晶層６６は、第１合金層６２の下面に設けられて、第２合金層６３の下面には設けられていなくてもよい。不純物導入多結晶層６６は、第１合金層６２の下面に設けられず、第２合金層６３の下面に設けられていてもよい。不純物導入多結晶層６６は、第１合金層６２および第２合金層６３の下面に部分的に設けられていてもよい。
　不純物導入多結晶層６６は、第１合金層６２および第２合金層６３を形成するために成膜された初期多結晶膜が第１初期金属膜と結合せずに残存した場合に、残存した初期多結晶膜に不純物を導入することにより形成される。不純物は成膜時にドーピングされてもよく、成膜後のイオン注入によって導入されてもよい。不純物導入多結晶層６６Ｎは、不純物導入多結晶層６６の一例である。エミッタ領域１２の上方に設けられた不純物導入多結晶層６６Ｎは、Ｎ型である。
　図４Ｂは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ａの近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。本例では、コンタクトホール５４Ａにおいて、第２合金層６３の上面に不純物導入多結晶層６６Ｎが設けられている点で図４Ａの実施例と相違する。
　本例の不純物導入多結晶層６６Ｎは、第１合金層６２の上面、すなわち、第１バリアメタル層６０と第１合金層６２との間に挟まれて設けられている。不純物導入多結晶層６６Ｎは、第２合金層６３の上面、すなわち、第１バリアメタル層６０と第２合金層６３との間にも設けられている。
　不純物導入多結晶層６６Ｎは、第１合金層６２および第２合金層６３の上面に設けられている。不純物導入多結晶層６６Ｎは、第１合金層６２の上面に設けられて、第２合金層６３の上面には設けられていなくてもよい。不純物導入多結晶層６６Ｎは、第１合金層６２の上面に設けられず、第２合金層６３の上面に設けられていてもよい。不純物導入多結晶層６６Ｎは、第１合金層６２および第２合金層６３の上面に部分的に設けられていてもよい。
　図４Ｃは、半導体装置１００の断面の拡大図である。本例の断面は、おもて面２１においてコンタクト領域１５を通過する点で図４Ａの断面と相違する。不純物導入多結晶層６６Ｐは、不純物導入多結晶層６６の一例である。コンタクト領域１５の上方に設けられた不純物導入多結晶層６６Ｐは、Ｐ型である。
　このように、第１合金層６２の下面に不純物導入多結晶層６６を設けることにより、残存した初期多結晶膜による抵抗の上昇を抑制し、電荷の移動の妨げとなることを抑制することができる。図４Ａ、４Ｂ、４Ｃでは不純物導入多結晶層６６が第１合金層６２および第２合金層６３の両方の下面または上面側全面に設けられているが、いずれか一方の下面または上面に設けられてもよく、部分的に設けられてもよい。第１合金層６２の下面の不純物導入多結晶層６６の極性は、エミッタ領域１２またはコンタクト領域１５あるいはプラグ領域１９と接するところでこれらの極性と少なくとも部分的に一致していればよく、第２合金層６３の下面の不純物導入多結晶層６６の極性と一致していなくてもよい。また、第２合金層６３の下面では初期多結晶膜が残るような場合にも不純物を導入しなくてもよい。
　図５Ａは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ｂの近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。コンタクトホール５４Ｂは、コンタクトホール５４の一例である。本例では、図３Ａ～図４Ｃのコンタクトホール５４Ａと相違する点について特に説明する。
　コンタクトホール５４Ｂは、第３合金層６８が底部５４ｂに設けられ、第２バリアメタル層７４が側壁５４ｗ上に、第１バリアメタル層６０が第３合金層６８上に設けられている。第３合金層６８は、コンタクトホール５４Ｂの側壁５４ｗには設けられていない。すなわち、コンタクトホール５４Ｂには、コンタクトホール５４Ａの第１合金層６２に代えて、第３合金層６８が設けられ、第２合金層６３が設けられていない。コンタクトホール５４Ｂは、第２コンタクトホールの一例である。
　第３合金層６８は、Ｔｉなどの第１初期金属膜をアニールすることにより形成される。本例においては下地層の一例であるエミッタ領域１５と第１初期金属膜とが反応して第３合金層６８が形成される。本例の第３合金層６８は、第１初期金属膜としてコンタクトホール５４Ｂの底部５４ｂに成膜されたＴｉが半導体基板１０のシリコンと結合して形成されたＴｉＳｉ２である。
　本例の第２バリアメタル層７４は、第１初期金属膜としてコンタクトホール５４Ｂの側壁５４ｗに成膜された第１初期金属膜のＴｉ膜上に、スパッタにより第２初期金属膜としてＴｉＮ膜が形成された積層構造であってよい。また、第１初期金属膜のＴｉを窒素雰囲気中でアニールすることによって形成されたＴｉＮ膜上を含んでいてもよい。コンタクトホール５４Ｂでは、特に、側壁５４ｗで、水素吸蔵効果のある未反応の第１初期金属膜が残存する割合が高い場合がある。したがって、コンタクトホール５４Ｂは、残存する未反応の第１初期金属膜が閾値電圧に影響を及ぼさない領域、範囲、程度に設けられてよい。
　図５Ｂは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ｂの近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてコンタクト領域１５を通過する点で図５Ａの断面と相違する。本例では、図５Ａと相違する点について特に説明する。
　図３Ｄおよび図４Ｃのコンタクトホール５４Ａと同様に、コンタクトホール５４Ｂの下方には、コンタクト領域１５よりもドーピング濃度が高いＰ＋型のプラグ領域１９が設けられてよい。本例においては下地層の一例であるプラグ領域１９と第１初期金属膜とが反応して第３合金層６８が形成される。
　ダイオード部８０において、プラグ領域１９が形成されたメサ部８１には、コンタクトホール５４Ｂが設けられてよい。上述したように、コンタクトホール５４Ｂには、第１合金層６２および第２合金層６３に代えて、第３合金層６８が設けられている。コンタクトホール５４Ｂには、初期多結晶膜が成膜されないので、チタンはメサ部８１のシリコンとのみ反応して第３合金層６８が形成される。そのため、チタンが初期多結晶膜と反応して第１合金層６２が形成される場合に比べ、ドーピング濃度が高いＰ＋型のプラグ領域１９が減少する。そのため、プラグ領域１９が形成されたメサ部８１にコンタクトホール５４Ｂを設けることにより、プラグ領域１９からの正孔注入を抑制することができる。なお、プラグ領域１９が設けられない箇所においては下地層の一例であるコンタクト領域１５、ベース領域１４と第１初期金属膜とが反応して第３合金層６８が形成される。
　図６は、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４Ａの近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてコンタクト領域１５を通過するＸＺ断面である。本例では、図３Ａ～図４Ｃのコンタクトホール５４Ａと相違する点について特に説明する。
　本例のコンタクトホール５４Ａは、半導体基板１０のおもて面２１から深さ方向に延伸して設けられたトレンチコンタクト部６５を有する。すなわち、コンタクトホール５４Ａは、層間絶縁膜３８の上面から半導体基板１０のおもて面２１まで延伸する領域と、半導体基板１０のおもて面２１から深さ方向に延伸する領域（トレンチコンタクト部６５）とを有する。コンタクトホール５４Ａの底部５４ｂは、トレンチコンタクト部６５の下端であり、コンタクトホール５４Ａの側壁５４ｗは、コンタクトホール５４Ａの内壁のうち、層間絶縁膜３８の上面から半導体基板１０のおもて面２１までの領域であり、底部５４ｂは、トレンチコンタクト部６５の内壁である。
　本例のトレンチコンタクト部６５の下端は、コンタクト領域１５の下端よりも浅い。トレンチコンタクト部６５の下端は、コンタクト領域１５の下端よりも深くてもよい。本例のトレンチコンタクト部６５の下端は、ゲート導電部４４の上端よりも浅い。トレンチコンタクト部６５の下端は、ゲート導電部４４の上端よりも深くてもよい。
　このように、本例の半導体装置１００は、トレンチコンタクト部６５を有するコンタクトホール５４Ａを設けることにより、半導体基板１０との接触面積を増加させ接触抵抗を低減することができ、ベース領域１４からプラグ層６４までの距離が短縮されることでの正孔電流についての低抵抗化が可能となる。コンタクトホール５４Ａをトランジスタ部７０に設けることにより、正孔の引き抜きを容易にしてラッチアップを抑制することができる。
　なお、コンタクトホール５４Ａがエミッタ領域１２を通過する断面については、トレンチコンタクト部６５が設けられている点を除き図３Ａのコンタクトホール５４Ａと共通するので、図示を省略する。本例のトレンチコンタクト部６５の下端は、エミッタ領域１２の下端よりも浅い。トレンチコンタクト部６５の下端は、エミッタ領域１２の下端よりも深くてもよい。本例のトレンチコンタクト部６５の下端は、ゲート導電部４４の上端よりも浅い。トレンチコンタクト部６５の下端は、ゲート導電部４４の上端よりも深くてもよい。トレンチコンタクト部６５の下端には、コンタクト領域１５と共通のプラグ領域１９が設けられていてもよい。また、トレンチコンタクト部６５を有する構造はコンタクトホール５４Ｂに対して適用されてもよい。
　図７は、図２Ｂにおけるｂ－ｂ'断面の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える。また、本例の半導体装置１００は、裏面側ライフタイム制御領域１５１およびおもて面側ライフタイム制御領域１５２を備える。
　本例の半導体装置１００において、トランジスタ部７０の主領域に設けられたコンタクトホール５４は、図５Ａおよび図５Ｂに示すコンタクトホール５４Ｂであり、ダイオード部８０および境界領域９０に設けられたコンタクトホール５４は、図３Ａおよび図３Ｄに示すコンタクトホール５４Ａである。コンタクトホール５４Ａは、図４Ａ～図４Ｃに示すもの（不純物導入多結晶層６６を有する）であってもよい。また、コンタクトホール５４Ａおよびコンタクトホール５４Ｂは、図６に示すように、トレンチコンタクト部６５が設けられてもよい。
　すなわち、本例の半導体装置１００では、おもて面側ライフタイム制御領域１５２が設けられたダイオード部８０および境界領域９０にのみコンタクトホール５４Ａを設けている。これにより、おもて面側ライフタイム制御領域１５２を形成するための電子線および粒子線が通過する領域においては、水素吸蔵効果のある未反応の第１初期金属膜を第１合金層および第２合金層に置換し、水素吸蔵効果の影響による閾値電圧の変動を抑制することができる。また、境界領域９０にはドーピング濃度が高いＰ＋型のプラグ領域１９が残るので、ターンオフ時に電流が集中しても正孔が引き抜かれやすく、閾値の低下が完全に抑制されない場合であっても問題ないようにできる。
　図８は、図２Ｂにおけるｂ－ｂ'断面の他の一例を示す。本例では、図７と相違する点について特に説明する。
　本例の半導体装置１００において、トランジスタ部７０の主領域に設けられたコンタクトホール５４は、図３Ａおよび図３Ｄに示すコンタクトホール５４Ａであり、ダイオード部８０および境界領域９０に設けられたコンタクトホール５４は、図５Ａおよび図５Ｂに示すコンタクトホール５４Ｂである。
　すなわち、本例の半導体装置１００では、おもて面側ライフタイム制御領域１５２が設けられていないトランジスタ部７０の主領域にのみコンタクトホール５４Ａを設けている。おもて面側ライフタイム制御領域１５２が設けられたダイオード部８０および境界領域９０の面積よりも、おもて面側ライフタイム制御領域１５２が設けられていないトランジスタ部７０の主領域の面積が大きい場合には、このように、面積比率の高いトランジスタ部７０の主領域において、水素吸蔵効果のある未反応の第１初期金属膜を第１合金層および第２合金層に置換することにより、水素吸蔵効果の影響による閾値電圧の変動を抑制することができる。
　また、トランジスタ部７０の主領域では、コンタクトホール５４Ａの底部５４ｂに初期多結晶膜が成膜されるので、チタンはメサ部７１のシリコンと結合せず、ドーピング濃度が高いＰ＋型のプラグ領域１９が残る。そのため、おもて面側ライフタイム制御領域１５２が設けられずに正孔が溜まりやすいものの、ターンオフ時には正孔が引き抜かれやすくなり、ラッチアップが抑制される。一方、境界領域９０では、チタンがメサ部９１のシリコンと結合し、ドーピング濃度が高いＰ＋型のプラグ領域１９が減少している。そのため、ダイオード動作時に、メサ部９１のプラグ領域１９およびコンタクト領域１５からの正孔注入を抑制することができる。
　なお、図７、８では、おもて面側ライフタイム制御領域１５２の境界に合わせて、境界領域９０およびダイオード部８０が同じコンタクトホール５４Ｂを有し、トランジスタ部７０の主領域が異なるコンタクトホール５４Ａを有していたが、それに限られない。それぞれの領域で、コンタクトホール５４Ａ、５４Ｂのいずれをどのように設けるかを適宜選択し、水素吸蔵効果のある未反応の第１初期金属膜量を減らして閾値電圧低下の抑制を図ることと、メサ部の正孔の濃度とのバランスをとるようにしてもよい。おもて面側ライフタイム制御領域１５２の境界と、コンタクトホール５４Ａおよびコンタクトホール５４Ｂの切り替わりが一致していなくてもよく、おもて面側ライフタイム制御領域１５２が半導体装置の全面に設けられる場合や、全面で設けられない場合、複数の領域に分かれて設けられる場合にも、コンタクトホール５４Ａおよびコンタクトホール５４Ｂを、トランジスタ部７０、ダイオード部８０で適宜設けてよい。
　図９は、半導体装置１００の製造工程の一例を示すフローチャートである。図１０Ａ～図１０Ｃは、半導体装置１００の製造工程の一例を示す図である。ここでは、図１０Ａ～図１０Ｃに示す各工程の図を適宜参照しつつ、半導体装置１００の製造工程の一例を説明する。
　ステップＳ１００において、半導体基板１０のおもて面２１側の素子構造を形成する。ステップＳ１００では、おもて面２１側の素子構造として、ダミートレンチ部３０およびゲートトレンチ部４０を形成する工程を含んでよい。ステップＳ１００は、おもて面２１側の素子構造として、半導体基板１０へのイオン注入によって、ベース領域１４、エミッタ領域１２およびコンタクト領域１５などを形成する工程を含んでよい。
　ステップＳ１０２において、半導体基板１０のおもて面２１の上方に層間絶縁膜３８を形成する。層間絶縁膜３８は、ＢＰＳＧ等のシリコン酸化膜であってよい。層間絶縁膜３８は、複数の絶縁膜を積層して形成されてよい。
　ステップＳ１０４において、層間絶縁膜３８をエッチングすることによりコンタクトホールを形成する。ここで、半導体基板１０のおもて面２１でオーバーエッチングすることにより、凹部２７が形成される。換言すると、半導体基板１０のおもて面２１に到達した後、凹部２７が形成されるまでエッチングすることにより、十分な寸法のコンタクトホール５４を形成することができる。更にトレンチコンタクト部６５を形成してもよい。また、ステップＳ１０４とステップＳ１０６の間にプラグ領域１９を形成してもよい。
　ステップＳ１０４において、層間絶縁膜３８に、コンタクトホール５４、コンタクトホール５５、コンタクトホール５６等のコンタクトホールを形成してよい。ここでは、コンタクトホール５４として、図３Ａおよび図３Ｄに示すコンタクトホール５４Ａを例に説明する。
　ステップＳ１０６において、コンタクトホール５４Ａの底部５４ｂおよび側壁５４ｗ上を覆って初期多結晶膜６１を成膜する。初期多結晶膜６１は、層間絶縁膜３８の上面にも成膜されてよい。コンタクトホール５４Ａの底部５４ｂにおいて、初期多結晶膜６１は凹部２７内に形成されてよい、すなわち、コンタクトホール５４Ａの底部５４ｂに成膜された初期多結晶膜６１の上面は、半導体基板１０のおもて面２１よりも下方にあってよい。初期多結晶膜６１は、好ましくは、後述するステップＳ１１０後に、第１初期金属膜６７がコンタクトホール５４Ａの側壁５４ｗに残存しないような膜厚で成膜される。
　ステップＳ１０８において、コンタクトホール５４Ａにおいて、初期多結晶膜６１上に第１初期金属膜６７を成膜する。第１初期金属膜６７は、層間絶縁膜３８の上方にも成膜されてよい。例えば、第１初期金属膜６７は、スパッタで成膜したＴｉ膜である。なお、ステップＳ１０６およびステップＳ１０８の順序を入れ替え、第１初期金属膜６７上に初期多結晶膜６１を成膜してもよい。
　ステップＳ１１０において、第１初期金属膜６７上に第２初期金属膜６９を形成する。第２初期金属膜６９は、層間絶縁膜３８の上面にも成膜されてよい。例えば、第２初期金属膜６９は、スパッタで成膜したＴｉＮ膜である。ステップＳ１０８の第１初期金属膜６７と同一の装置で連続して第２初期金属膜６９を成膜してもよい。
　ステップＳ１１２において半導体基板１０を窒素雰囲気中でアニールする。これにより、初期多結晶膜６１および第１初期金属膜６７が反応し、コンタクトホール５４Ａの底部５４ｂに第１合金層６２が形成され、第１合金層６２の上面に接して、第１バリアメタル層６０が形成される。コンタクトホール５４Ａの側壁５４ｗおよび層間絶縁膜３８の上面に第２合金層６３が形成され、第２合金層６３の上面に接して、第１バリアメタル層６０が形成される。本例の第１合金層６２および第２合金層６３は、Ｔｉの第１初期金属膜６７がポリシリコンの初期多結晶膜６１と反応してシリサイド化することによって形成されたＴｉＳｉ２である。
　第１初期金属膜６７のＴｉは、初期多結晶膜６１と結合して、第１合金層６２および第２合金層６３に置換される。第２合金層６３の厚みＴは、０．０１μｍ以上、０．２μｍ以下である。なお、第１初期金属膜６７の一部は半導体基板１０とも結合して第１合金層６２を形成してもよい。
　なお、ステップＳ１１２後に、特にコンタクトホール５４Ａの側壁５４ｗにおいて、未反応の多結晶膜が残存する場合がある。そこで、ステップＳ１０６後に、初期多結晶膜６１に不純物を注入することにより、あるいは／かつ、ステップＳ１０６において、初期多結晶膜６１に不純物を導入しながら堆積することにより、図４Ａ～図４Ｃに示す不純物導入多結晶層６６を、第１合金層６２と底部５４ｂの間および第２合金層６３と側壁５４ｗとの間に形成してもよい。
　第１バリアメタル層６０は第２初期金属膜６９であってよい。また、ステップＳ１１２のアニールにより、コンタクトホール５４Ａの底部５４ｂ、側壁５４ｗおよび層間絶縁膜３８の上面において、初期多結晶膜６１と結合しなかった第１初期金属膜６７が窒化され、ＴｉＮ膜が形成されてよく、第１バリアメタル層６０の一部を構成してよい。また、コンタクトホール５４Ａの底部５４ｂ、側壁５４ｗおよび層間絶縁膜３８の上面に成膜された第１初期金属膜６７の一部は、初期多結晶膜６１、窒素等と結合することなく残存してよく、第１バリアメタル層６０の一部を構成してよい。
　なお、ステップＳ１１０を省略し、第１初期金属膜６７が窒化したＴｉＮ膜のみで第１バリアメタル層６０を形成してもよい。アニールで形成されたＴｉＮ膜は、スパッタで成膜したＴｉＮ膜よりも緻密な構造を有するので、後述するプラグ層６４の成膜時のガスから層間絶縁膜３８および第１合金層６２をより確実に保護することができる。
　半導体基板１０の窒素雰囲気中でのアニールは、ステップＳ１１０の後とステップＳ１１２とで分けて行われてもよく、前者は、第１合金層６２および第２合金層６３を形成するため、また、残存した第１初期金属膜６７を窒化するためのアニール工程であり、後者は第２初期金属膜６９の密着性を高めるためのアニール工程である。それぞれのアニールの条件は、同一であってもよいし、異なっていてもよい。また、他の例では、前者であるステップＳ１１０の前のアニール工程のみ行って、後者のステップＳ１１０の後のアニール工程を行わないのでもよい。アニール工程は、プラグ層６４を形成する前に実行されてよい。
　ステップＳ１１４において、プラグ層６４を形成する。本例では、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクトホール５４の内部を埋め込み、さらに、層間絶縁膜３８上にも積層されるように、タングステンのプラグ層６４を形成する。
　ステップＳ１１６において、プラグ層６４をエッチバックする。これにより、コンタクトホール５４の外部の不要なタングステン膜が除去されてよい。エッチバックはドライエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で行われてよい。
　層間絶縁膜３８の上面の第２合金層６３および第１バリアメタル層６０は、プラグ層６４のエッチバック後に、エッチバックにより除去されてもよい。ステップS１０８、S１１０、S１１２の後に層間絶縁膜３８の上面の初期多結晶膜６１、第１初期金属膜６７、第２初期金属膜６９、第２合金層６３および第１バリアメタル層６０を除去してもよい。
　なお、ステップＳ１１６を省略して、コンタクトホール５４の外部にプラグ層６４を残してもよい。また、ステップＳ１１４、Ｓ１１６を省略して、プラグ層６４が形成されなくてもよい。
　ステップＳ１１６の後、エミッタ電極５２が半導体基板１０の上方に形成されてよい。また、ステップＳ１１６の後、コレクタ電極２４等の裏面２３側の部材が形成されてよい。ステップＳ１１６の後、裏面側ライフタイム制御領域１５１およびおもて面側ライフタイム制御領域１５２が形成されてよい。
　図１１Ａ、図１１Ｂ、および図１１Ｃは、半導体装置１００の変形例の断面の拡大図である。図１１Ａ、図１１Ｂ、および図１１Ｃの例では、第１バリアメタル層６０および第２合金層６３の構成が、図３Ａ～図４Ｃと相違する。図１１Ａ、図１１Ｂ、および図１１Ｃは、コンタクトホール５４Ａの近傍における断面の拡大図を示す。図１１Ａ、図１１Ｂ、および図１１Ｃの断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。なお、半導体基板１０のおもて面２１においてコンタクト領域１５を通過するＸＺ断面は、図１１Ａ、図１１Ｂ、および図１１Ｃのエミッタ領域１２に代えてコンタクト領域１５が設けられている点を除き、図１１Ａ、図１１Ｂ、および図１１ＣのＸＺ断面と共通するので、図示を省略する。
　図１１Ａの例では、第１バリアメタル層６０および第２合金層６３がコンタクトホール５４Ａの外部において、層間絶縁膜３８の上方に設けられている点で、図３Ａ～図４Ｃと相違する。第２合金層６３は、コンタクトホール５４Ａの外部において、層間絶縁膜３８の上面に接して設けられてよい。この第２合金層６３は、図１０ＣのステップＳ１１６において、エッチバックにより除去されず、層間絶縁膜３８の上面に残存したものであってよい。
　第１バリアメタル層６０は、コンタクトホール５４Ａの外部において、第２合金層６３の上面に接して設けられてよい。この第１バリアメタル層６０は、図１０ＣのステップＳ１１６において、エッチバックにより除去されず、層間絶縁膜３８の上方に残存したものであってよい。第１バリアメタル層６０が層間絶縁膜３８上にも形成されることで、ワイヤボンドおよび樹脂封止等の実装時における信頼性を向上させることができる。
　図１１Ｂの例では、プラグ層６４が、コンタクトホール５４Ａの外部において、層間絶縁膜３８の上方に設けられている点で、図１１Ａと相違する。プラグ層６４は、コンタクトホール５４Ａの外部において、層間絶縁膜３８の上方で、第１バリアメタル層６０と接して設けられてよい。プラグ層６４が層間絶縁膜の上方にも設けられていることでワイヤボンドおよび樹脂封止等の実装時における信頼性をより向上させることができる。
　図１１Ｃの例では、コンタクトホール５４Ａにプラグ層６４が設けられておらず、代わりにエミッタ電極５２が設けられている点で、図１１Ａと相違する。エミッタ電極５２は、コンタクトホール５４Ａを介して、半導体基板１０のおもて面２１に接続される。メサの幅が広くコンタクトホールの幅を広く設ける場合にはプラグ層を設けずにエミッタ電極を直接充填することができる。このような場合にも第１バリアメタル層６０が層間絶縁膜３８上にも形成されることで、ワイヤボンドおよび樹脂封止等の実装時における信頼性を向上させることができる。
　図１１Ｄの例では、層間絶縁膜３８の上面に第１バリアメタル層６０および第２合金層６３が設けられておらず、代わりに第２バリアメタル層７４が設けられている点で、図１１Ａと相違する。図９、１０Ａ～１０Ｃに示した製造工程のステップＳ１０６の後に、コンタクトホール５４Ａの周辺の層間絶縁膜３８の上面の初期多結晶膜６１を除去することで、層間絶縁膜３８の上面に第２バリアメタル層７４が形成される。層間絶縁膜３８の上面に第１バリアメタル層６０よりも第１初期金属膜６７の残存量が多い第２バリアメタル層７４を設けることで、図１１Ａに示す例よりも耐イオン性を高めることができる。なお、図１１Ｂのようにプラグ層６４を層間絶縁膜３８上方に残す場合に間にこのように第２バリアメタル層７４を設けてもよく、図１１Ｃのようにプラグ層を形成せずにエミッタ電極がコンタクトホール５４Ａ内に埋め込まれる場合に間にこのように第２バリアメタル層７４を設けてもよい。
　図１２は、半導体装置１００の変形例の断面の拡大図である。本例の半導体装置１００は、ゲートトレンチ部４０に代えて、プレーナ構造のゲート電極２４０を有する。本例の断面は、半導体基板１０のおもて面２１において、ソース電極２５２、層間絶縁膜３８、第１導電型のソース領域２１２、第２導電型のベース領域２１４、第２導電型のコンタクト領域２１５、第２導電型のプラグ領域２１９およびゲート電極２４０を通過するＸＺ断面である。コンタクトホール５４Ａには、第１バリアメタル層６０と、第１合金層６２と、第２合金層６３とが設けられている。
　本例の半導体装置１００は、プラグ層６４を有さなくてよい。プレーナ構造は、トレンチ構造と比較してピッチを広く設けることができるので、コンタクトホール５４Ａ内はソース電極２５２で充填されていてよい。
　本例では、図１１Ｃと同様に、コンタクトホール５４Ａの外部において、層間絶縁膜３８の上方に、第１バリアメタル層６０および第２合金層６３が設けられてよい。なお、他の例では、層間絶縁膜３８の上方、または側壁の第２合金層６３、第１バリアメタル層６０、プラグ層６４は、図３Ａから図１１Ｂまでに示された図を用いて説明したコンタクトホール５４Ａのように設けられてもよく、プレーナ構造のゲート電極２４０ではなくゲートトレンチ部４０が設けられていてもよい。
　図１３Ａは、半導体装置２００の断面の拡大図である。半導体装置２００は、コンタクトホール５４近傍の構造を除いて半導体装置１００と共通の構造を有するので、共通する要素には共通の符号を付し、ここでは相違点を中心に説明する。
　本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。コンタクトホール５４Ｂには、第３合金層６８と第１バリアメタル層６０と第２バリアメタル層７４と、プラグ層６４とが設けられている。また、層間絶縁膜３８の上方には、第２合金層６３と、第１バリアメタル層６０とが設けられている。
　まず、コンタクトホール５４Ｂ内の構造を説明する。第３合金層６８は、コンタクトホール５４Ｂの底部５４ｂを覆って設けられている。本例の第３合金層６８は、第１初期金属膜６７としてコンタクトホール５４Ｂの底部５４ｂに成膜されたＴｉが半導体基板１０のシリコンと結合して形成される。第３合金層６８を設けることにより、良好な接触が得られる。例えば、第３合金層６８は、ＴｉＳｉ２である。
　コンタクトホール５４Ｂの側壁５４ｗにおいて、第２バリアメタル層７４は、層間絶縁膜３８と接して設けられている。第２バリアメタル層７４は、第３合金層６８を形成するための第１初期金属膜６７がコンタクトホール５４Ｂの側壁５４ｗに成膜され、窒素等と結合することなく残存したもの、第２初期金属膜６９としてスパッタにより形成されたＴｉＮ膜からなる積層構造であってよい。また、さらに、第１初期金属膜６７としてコンタクトホール５４Ｂの側壁５４ｗに成膜されたＴｉを窒素雰囲気中でアニールすることによって形成されたＴｉＮ膜を含んでよい。
　コンタクトホール５４Ｂの底部５４ｂにおいて、第１バリアメタル層６０は、第３合金層６８に積層して設けられている。第１バリアメタル層６０は、第２初期金属膜６９としてスパッタにより形成されたＴｉＮ膜であってよい。また、さらに、第３合金層６８を形成するための第１初期金属膜６７がコンタクトホール５４Ｂの底部５４ｂに成膜され、半導体基板１０や窒素等と結合することなく残存したもの、第１初期金属膜６７としてコンタクトホール５４Ｂの底部５４ｂに成膜されたＴｉを窒素雰囲気中でアニールすることによって形成されたＴｉＮ膜を含んでよい。
　プラグ層６４は、コンタクトホール５４Ｂにおいて、第１バリアメタル層６０および第２バリアメタル層７４と接して設けられている。例えば、プラグ層６４の材料は、タングステンである。良好な埋め込み性を有するタングステンを用いることにより、おもて面素子構造を微細化することができる。プラグ層６４は、層間絶縁膜３８の上方にも設けられてよい。
　コンタクトホール５４Ｂ内に第１バリアメタル層６０および第２バリアメタル層７４を設けることにより、プラグ層６４の密着性を高めることができる。また、第１バリアメタル層６０および第２バリアメタル層７４を設けることにより、プラグ層６４の成膜時のガスによって、層間絶縁膜３８および第３合金層６８が侵食されるのを回避することができる。
　次に、コンタクトホール５４Ｂ近傍の層間絶縁膜３８の上面の構造を説明する。第２合金層６３は、層間絶縁膜３８の上面に設けられている。本例の第２合金層６３は、多結晶を反応させた合金層である。例えば、第２合金層６３は、層間絶縁膜３８の上面に成膜されたポリシリコンである初期多結晶膜６１およびＴｉである第１初期金属膜６７をアニールすることによって形成されたＴｉＳｉ２である。第３合金層６８および第２合金層６３は、同一のアニール工程によって形成されてよい。
　第１バリアメタル層６０は、第２合金層６３に積層して設けられている。第１バリアメタル層６０は、第２初期金属膜６９としてスパッタにより形成されたＴｉＮ膜であってよい。また、さらに、第２合金層６３を形成するための第１初期金属膜６７が層間絶縁膜３８の上面に成膜され、初期多結晶膜６１や窒素等と結合することなく残存したもの、第１初期金属膜６７として層間絶縁膜３８の上面に成膜されたＴｉを窒素雰囲気中でアニールすることによって形成されたＴｉＮ膜を含んでよい。層間絶縁膜３８の上面に第１バリアメタル層６０を設けることにより、耐イオン透過性を高めることができる。
　本例の半導体装置２００では、層間絶縁膜３８の上方において、第２合金層６３を形成するために成膜された初期多結晶膜６１が第１初期金属膜６７と結合することにより、水素吸蔵効果のある第１初期金属膜６７が残存することを防止すること、残存量を低下させることができる。これにより、水素吸蔵効果の影響を抑制して、ＭＯＳゲート構造のダングリングボンドの水素終端を促進することができる。これにより、閾値電圧の変動を抑制することができる。
　図１３Ｂは、半導体装置２００の断面の拡大図である。本例の断面は、半導体基板１０のおもて面２１においてコンタクト領域１５を通過する点で図１３Ａの断面と相違する。本例では、図１３Ａと相違する点について特に説明する。
　コンタクトホール５４Ｂの下方には、コンタクト領域１５よりもドーピング濃度が高いＰ＋型のプラグ領域１９が設けられてよい。プラグ領域１９は、コンタクトホール５４Ｂの下方であって、コンタクト領域１５の上方に設けられてよい。プラグ領域１９の下端は、コンタクト領域１５の下端よりも浅く設けられてよい。コンタクトホール５４を介して、コンタクト領域１５およびプラグ領域１９から正孔が引き抜かれる。プラグ領域１９は、コンタクトホール５４Ｂの第３合金層６８とコンタクト領域１５との接触抵抗を改善することにより、ラッチアップ耐量を向上させる。
　プラグ領域１９は、コンタクトホール５４Ｂの下方であって、ベース領域１４の上方に設けられてもよい。プラグ領域１９は、メサ部７１およびメサ部９１に設けられてよい。プラグ領域１９は、コンタクトホール５４の下方であって、エミッタ領域１２の上方には設けられてなくてよい。この場合、プラグ領域１９は、メサ部７１およびメサ部９１において、エミッタ領域１２とコンタクト領域１５の繰り返し構造に対応して、コンタクトホール５４Ｂに沿って離散的に設けられてよい。
　メサ部８１にコンタクトホール５４Ｂが設けられる場合、コンタクトホール５４Ｂの下方にプラグ領域１９は設けられる。これにより、ベース領域１４と第１合金層６２との接触抵抗が改善される。なお、コンタクト領域１５、ベース領域１４の全域でプラグ領域１９が設けられておらず、部分的、離散的に設けられていてもよい。このことにより、プラグ領域１９の形成されていない領域で、ダイオード部８０の導通時に、半導体基板１０への正孔注入を抑制する。
　図１４は、半導体装置２００の製造工程の一例を示すフローチャートである。図１５Ａ～図１５Ｃは、半導体装置２００の製造工程の一例を示す図である。ここでは、図１５Ａ～図１５Ｃに示す各工程の図を適宜参照しつつ、半導体装置２００の製造工程の一例を説明する。
　ステップＳ２００において、半導体基板１０のおもて面２１側の素子構造を形成する。ステップＳ２００では、おもて面２１側の素子構造として、ダミートレンチ部３０およびゲートトレンチ部４０を形成する工程を含んでよい。ステップＳ２００は、おもて面２１側の素子構造として、半導体基板１０へのイオン注入によって、ベース領域１４、エミッタ領域１２およびコンタクト領域１５などを形成する工程を含んでよい。
　ステップＳ２０２において、半導体基板１０のおもて面２１の上方に層間絶縁膜３８を形成する。層間絶縁膜３８は、ＢＰＳＧ等のシリコン酸化膜であってよい。層間絶縁膜３８は、複数の絶縁膜を積層して形成されてよい。
　ステップＳ２０４において、層間絶縁膜３８の上面に初期多結晶膜６１を成膜する。初期多結晶膜６１は、好ましくは、後述するステップＳ２１２後に、第１初期金属膜６７が層間絶縁膜３８の上面に残存しないような膜厚で成膜される。
　ステップＳ２０６において、層間絶縁膜３８をエッチングすることによりコンタクトホールを形成する。ここで、半導体基板１０のおもて面２１でオーバーエッチングすることにより、凹部２７が形成される。換言すると、半導体基板１０のおもて面２１に到達した後、凹部２７が形成されるまでエッチングすることにより、十分な寸法のコンタクトホール５４Ｂを形成することができる。更にトレンチコンタクト部６５を形成してもよい。また、ステップＳ２０６とステップＳ２０８の間にプラグ領域１９を形成してもよい。
　ステップＳ２０６は、ステップＳ２０４の後で行われる。すなわち、ステップＳ２０６の完了時、コンタクトホール５４Ｂの底部５４ｂおよび側壁５４ｗには半導体基板１０のシリコンおよび層間絶縁膜３８がそれぞれ露出しており、初期多結晶膜６１は、コンタクトホール５４Ｂを囲む層間絶縁膜３８の上面にのみ残存する。また、ステップＳ２０６において、層間絶縁膜３８に、コンタクトホール５４Ｂ、コンタクトホール５５、コンタクトホール５６等のコンタクトホールを形成してよい。
　ステップＳ２０８において、コンタクトホール５４Ｂの内壁および層間絶縁膜３８の上方に、第１初期金属膜６７を成膜する。例えば、第１初期金属膜６７は、スパッタで成膜したＴｉ膜である。第１初期金属膜６７は、コンタクトホール５４Ｂの底部５４ｂおよび側壁５４ｗにおいて、半導体基板１０のシリコンおよび層間絶縁膜３８にそれぞれ接して形成される。第１初期金属膜６７は、層間絶縁膜３８の上方において、初期多結晶膜６１の上面に接して成膜される。
　ステップＳ２１０において、コンタクトホール５４Ｂ内および層間絶縁膜３８の上方において、第１初期金属膜６７上に第２初期金属膜６９を成膜する。例えば、第２初期金属膜６９は、スパッタで成膜したＴｉＮ膜である。第２初期金属膜６９は、第１初期金属膜６７に積層して形成される。
　ステップＳ２１２において、半導体基板１０を窒素雰囲気中でアニールする。これにより、コンタクトホール５４Ｂの底部５４ｂにおいて、半導体基板１０のシリコンおよび第１初期金属膜６７がシリサイド化され、第３合金層６８が形成される。本例の第３合金層６８は、ＴｉＳｉ２である。コンタクトホール５４Ｂの底部５４ｂに成膜された第１初期金属膜６７は、半導体基板１０のシリコンと結合して、第３合金層６８に置換される。コンタクトホール５４Ｂの底部５４ｂには、半導体基板１０のおもて面２１に接して第３合金層６８が形成され、第３合金層６８の上面に接して、第１バリアメタル層６０が形成される。
　また、ステップＳ２１２のアニールにより、コンタクトホール５４Ｂの側壁５４ｗにおいて、第１初期金属膜６７が窒化され、ＴｉＮ膜が形成される。また、コンタクトホール５４Ｂの側壁５４ｗに成膜された第１初期金属膜６７の一部は、窒素等と結合することなく残存してよい。コンタクトホール５４Ｂの側壁５４ｗには、Ｔｉ層およびＴｉＮ層の積層構造が形成されてよい。Ｔｉ層は、残存した第１初期金属膜６７であり、層間絶縁膜３８と接して設けられている。ＴｉＮ層は、第２初期金属膜６９と、第１初期金属膜６７が窒化したＴｉＮ膜との積層構造であってよい。コンタクトホール５４Ｂ内におけるＴｉ層およびＴｉＮ層は、第２バリアメタル層７４の一例である。
　なお、ステップＳ２１０を省略し、第１初期金属膜６７が窒化したＴｉＮ膜のみで第２バリアメタル層７４を形成してもよい。アニールで形成されたＴｉＮ膜は、スパッタで成膜したＴｉＮ膜よりも緻密な構造を有するので、後述するプラグ層６４の成膜時のガスから層間絶縁膜３８および第３合金層６８をより確実に保護することができる。
　また、ステップＳ２１２のアニールにより、層間絶縁膜３８の上面において、初期多結晶膜６１および第１初期金属膜６７がシリサイド化され、第２合金層６３が形成される。本例の第２合金層６３は、ＴｉＳｉ２である。層間絶縁膜３８の上方において、第１初期金属膜６７は、初期多結晶膜６１と結合して、第２合金層６３に置換される。従って、層間絶縁膜３８の上方に、第１初期金属膜６７は残存しない、或いは、残存量が少ないので、第１初期金属膜６７の水素吸蔵効果による影響を抑制して、ＭＯＳゲート構造のダングリングボンドの水素終端を促進することができる。これにより、閾値電圧の変動を抑制することができる。
　また、ステップＳ２１２のアニールにより、層間絶縁膜３８の上面において、第１バリアメタル層６０が、第２合金層６３に積層して設けられる。第１バリアメタル層６０は、第２初期金属膜６９としてスパッタにより形成されたＴｉＮ膜であってよい。また、さらに、第２合金層６３を形成するための第１初期金属膜６７が層間絶縁膜３８の上面に成膜され、初期多結晶膜６１や窒素等と結合することなく残存したもの、第１初期金属膜６７として層間絶縁膜３８の上面に成膜されたＴｉを窒素雰囲気中でアニールすることによって形成されたＴｉＮ膜を含んでよい。層間絶縁膜３８の上面に第１バリアメタル層６０を設けることにより、耐イオン透過性を高めることができる。
　なお、ステップＳ２１０の前にも、半導体基板１０をアニールしてよい。この場合、アニール工程は、第１初期金属膜６７の成膜後および第２初期金属膜６９の成膜後の２回に分けて行われてよい。前者は、第３合金層６８および第２合金層６３を形成するため、また、残存した第１初期金属膜６７を窒化するためのアニール工程であり、後者は第２初期金属膜６９の密着性を高めるためのアニール工程である。これらのアニールの条件は、同一であってもよいし、異なっていてもよい。また、他の例では、前者であるステップＳ２１０の前のアニール工程のみ行って、後者のＳ２１０の後のアニール工程を行わないのでもよい。アニール工程は、プラグ層６４を形成する前に実行されてよい。
　ステップＳ２１４において、プラグ層６４を形成する。本例では、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクトホール５４Ｂの内部を埋め込むように、タングステンのプラグ層６４を形成する。上述したように、コンタクトホール５４の内壁には第２バリアメタル層７４および第１バリアメタル層６０が設けられているので、プラグ層６４の成膜時のガスによって、層間絶縁膜３８および第３合金層６８が侵食されるのを回避することができる。
　ステップＳ２１６において、プラグ層６４をエッチバックする。これにより、コンタクトホール５４Ｂの外部の不要なタングステン膜が除去されてよい。エッチバックはドライエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で行われてよい。なお、ステップＳ２１６を省略して、コンタクトホール５４Ｂの外部にプラグ層６４を残してもよい。
　ステップＳ２１６の後、エミッタ電極５２が半導体基板１０の上方に形成されてよい。また、ステップＳ２１６の後、コレクタ電極２４等の裏面２３側の部材が形成されてよい。ステップＳ２１６の後、裏面側ライフタイム制御領域１５１およびおもて面側ライフタイム制御領域１５２が形成されてよい。なお、ステップＳ２１６を省略して、コンタクトホール５４Ｂの外部にプラグ層６４を残してもよい。また、ステップＳ２１４、Ｓ２１６を省略して、プラグ層６４が形成されなくてもよい。
　このように、半導体装置２００の製造方法によれば、コンタクトホール５４Ｂ内に、Ｔｉ層およびＴｉＮ層を有する第２バリアメタル層７４および第１バリアメタル層６０が形成されるので、耐イオン透過性を高めることができる。また第２バリアメタル層７４および第１バリアメタル層６０を形成することにより、プラグ層６４の成膜時のガスによって、層間絶縁膜３８および第３合金層６８が侵食されるのを回避することができる。
　また、半導体装置２００の製造方法によれば、コンタクトホール５４Ｂの形成前に、層間絶縁膜３８の上面に初期多結晶膜６１を成膜することにより、層間絶縁膜３８の上方に成膜された第１初期金属膜６７は、初期多結晶膜６１と結合して、第２合金層６３に置換される。また、従って、コンタクトホール５４内ではＴｉ層を形成して第２バリアメタル層７４による耐イオン透過性を高めつつ、層間絶縁膜３８の上方からはＴｉを除去して、Ｔｉの水素吸蔵効果による影響を抑制し、ＭＯＳゲート構造のダングリングボンドの水素終端を促進しながら、第１バリアメタル層６０により耐イオン透過性を高めることができる。これにより、閾値電圧の変動を抑制することができる。
　図１６Ａ、図１６Ｂ、および図１６Ｃは、半導体装置２００の変形例の断面の拡大図である。図１６Ａ、図１６Ｂ、および図１６Ｃの例では、プラグ層６４の構成が、図１３Ａおよび図１３Ｂと相違する。図１６Ａ、図１６Ｂ、および図１６Ｃは、コンタクトホール５４Ｂの近傍における断面の拡大図を示す。
　図１６Ａの断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。図１６Ａの例では、プラグ層６４が、コンタクトホール５４Ｂの外部において、層間絶縁膜３８の上方に設けられている点で、図１３Ａと相違する。プラグ層６４は、コンタクトホール５４の外部において、層間絶縁膜３８の上方で、第１バリアメタル層６０と接して設けられてよい。なお、半導体基板１０のおもて面２１においてコンタクト領域１５を通過するＸＺ断面は、図１６Ａのエミッタ領域１２に代えてコンタクト領域１５が設けられている点を除き、図１６ＡのＸＺ断面と共通するので、図示を省略する。
　図１６Ｂの断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。図１６Ｂの例では、コンタクトホール５４Ｂにプラグ層６４が設けられておらず、代わりにエミッタ電極５２が設けられている点で、図１３Ａと相違する。エミッタ電極５２は、コンタクトホール５４Ｂを介して、半導体基板１０のおもて面２１に接続される。なお、半導体基板１０のおもて面２１においてコンタクト領域１５を通過するＸＺ断面は、図１６Ｂのエミッタ領域１２に代えてコンタクト領域１５が設けられている点を除き、図１６ＢのＸＺ断面と共通するので、図示を省略する。
　図１６Ｃの例では、ゲートトレンチ部４０に代えて、プレーナ構造のゲート電極２４０を有する。本例の断面は、半導体基板１０のおもて面２１において、ソース電極２５２、層間絶縁膜３８、第１導電型のソース領域２１２、第２導電型のベース領域２１４、第２導電型のコンタクト領域２１５、第２導電型のプラグ領域２１９およびゲート電極２４０を通過するＸＺ断面である。コンタクトホール５４Ｂには、底部５４ｂに第３合金層６８と、第１バリアメタル層６０とが、側壁５４ｗに第２バリアメタル層７４が設けられている。また、層間絶縁膜３８の上方には、第２合金層６３と、第１バリアメタル層６０とが設けられている。
　本例の半導体装置２００は、プラグ層６４を有さなくてよい。プレーナ構造は、トレンチ構造と比較してピッチを広く設けることができるので、コンタクトホール５４Ｂ内はソース電極２５２で充填されていてよい。なお、他の例では、層間絶縁膜３８の上方、または側壁の第２合金層６３、第１バリアメタル層６０、第２バリアメタル層７４、プラグ層６４は、図１３Ａから図１６Ａまでに示された図を用いて説明したコンタクトホール５４Ｂのように設けられてもよく、プレーナ構造のゲート電極２４０ではなくゲートトレンチ部４０が設けられていてもよい。
　このように、本例の半導体装置２００にも、図１３Ａおよび図１３Ｂを参照して説明したコンタクトホール５４Ｂ内および層間絶縁膜３８の上面の構造を適用することができる。
　なお、図１３Ａおよび図１３Ｂに示した半導体装置２００のコンタクトホール５４Ｂは、図９、図１０Ａ～図１０Ｃに示した半導体装置１００を作製する製造工程において、ステップＳ１０４でコンタクトホール５４を開口してステップＳ１０６の初期多結晶膜６１を成膜した後に、コンタクトホール５４Ｂの内部の初期多結晶膜６１を除去して層間絶縁膜３８の上面にだけ残し、ステップＳ１０８以降の工程を行うことでも作製できる。このような製造工程でコンタクトホール５４Ｂを作製する場合、層間絶縁膜３８の上面全てに初期多結晶膜６１を残さずに、一部では除去してもよい。例えば、初期多結晶膜６１の残る境界をコンタクトホール５４Ｂの開口と一致させずに、層間絶縁膜３８の上面に、第２バリアメタル層７４と、第１バリアメタル層６０および第２合金層６３との境界があってよい。このように、コンタクトホール５４の開口後に成膜した初期多結晶膜６１を部分的に除去する製造工程によって、コンタクトホール５４Ａおよび５４Ｂを有する半導体装置１００を製造してもよい。例えば、図７の例では図３Ａに示すコンタクトホール５４Ａと、図５Ａに示すコンタクトホール５４Ｂを有する場合で説明したが、それに限らず、例えば、図１１Ａに示すコンタクトホール５４Ａと、図１３Ａに示すコンタクトホール５４Ｂ、あるいは、層間絶縁膜３８の上面に第２バリアメタル層７４を有するコンタクトホール５４Ｂ等を有してもよい。
　また、上記の、コンタクトホール５４の開口後に成膜した初期多結晶膜６１を部分的に除去する製造工程によって、コンタクトホール５４Ｂのみを有する半導体装置２００を製造してもよい。こうして作製する図１３Ａ、図１３Ｂに示すコンタクトホール５４Ｂのみを有してもよく、他に、図５Ａ、図５Ｂに示すコンタクトホール５４Ｂ、層間絶縁膜３８の上面に第２バリアメタル層７４を有するコンタクトホール５４Ｂ等の異なる構造のコンタクトホール５４Ｂを有してもよい。
　また、コンタクトホール５４Ａとコンタクトホール５４Ｂを有する半導体装置１００は、図９、図１０Ａ～図１０Ｃに示した半導体装置１００を作製する製造工程において、ステップＳ１０４でコンタクトホール５４Ａを開口し、ステップＳ１０６の初期多結晶膜６１の成膜後に、初期多結晶膜６１が成膜された層間絶縁膜３８にコンタクトホール５４Ｂを開口し、ステップ１０８以降を行うことでも作製できる。コンタクトホール５４Ｂについての作製工程は図１４、図１５Ａ～図１５Ｃに示した半導体装置２００の製造工程と一致する。このように、途中で初期多結晶膜６１の除去を行わなくても、コンタクトホール５４Ａ、５４Ｂを有する半導体装置１００を製造することができる。すなわち、ステップＳ１１６の後にエミッタ電極５２を形成すれば、図１１Ａに示すコンタクトホール５４Ａと、図１３Ａに示すコンタクトホール５４Ｂを有する半導体装置１００を、ステップＳ１１６の後に更に第１バリアメタル層６０と第２合金層６３を除去してエミッタ電極５２を形成すれば、図３Ａに示すコンタクトホール５４Ａと、図５Ａに示すコンタクトホール５４Ｂを有する半導体装置１００を、ステップＳ１１６を省略してエミッタ電極５２を形成すれば、図１１Ｂに示すコンタクトホール５４Ａと、図１６Ａに示すコンタクトホール５４Ｂを有する半導体装置１００を、ステップＳ１１４を省略してエミッタ電極５２を形成すれば、図１１Ｃに示すコンタクトホール５４Ａと、図１６Ｂに示すコンタクトホール５４Ｂを有する半導体装置１００を得ることができる。
　これまでの実施例ではコンタクトホール５４Ａの底部５４ｂの第１合金層６２はコンタクトホール開口後に成膜した底部５４ｂの初期多結晶膜６１から形成される例を示したが、これに限らない。図９および図１０Ｂに示したステップＳ１０６の初期多結晶膜６１をコンタクトホールの底部５４ｂだけ除去し、コンタクトホールの底部５４ｂのメサ部のシリコン、すなわち下地層から第１合金層６２を形成してもよい。このような場合にも、コンタクトホールの側壁５４ｗに第２合金層６３が形成されることで、コンタクトホールの側壁５４ｗで第１バリアメタル層６０の第１初期金属膜６７が除去または薄膜化されることで、閾値の変動を抑制することができる。また、コンタクトホールの底部５４ｂを通じてのキャリアの注入については、メサ部のシリコンからシリサイドに変化する量が増え高濃度の領域が減少するので、これまでの実施例で説明したのとは異なる調整をすることができる。
　一方、これまでの実施例ではコンタクトホール５４Ｂの底部５４ｂの第３合金層６８はコンタクトホールの底部５４ｂのメサ部のシリコン、すなわち下地層から形成する例を示したが、これに限らない。図９および図１０Ｂに示したステップＳ１０６の初期多結晶膜６１をコンタクトホールの側壁５４ｗで除去し、底部５４ｂの初期多結晶膜６１から第３合金層６８を形成してもよい。このような場合にも、コンタクトホール５４Ｂの周囲の層間絶縁膜３８の上面に第２合金層６３を形成する場合には、層間絶縁膜３８の上面で第１バリアメタル層６０の第１初期金属膜６７が除去または薄膜化されることで、閾値の変動を抑制することができる。また、コンタクトホールの底部５４ｂを通じてのキャリアの注入については、メサ部のシリコンからシリサイドに変化する量が減って高濃度の領域が残存するので、また、不純物導入多結晶層６６を設けることもあるので、これまでの実施例で説明したのとは異なる調整をすることができる。
　また、コンタクトホール５５、コンタクトホール５６等、活性部１２０でエミッタ電極５２と下地層であるエミッタ領域１２、コンタクト領域１５、ベース領域１４、プラグ領域１９等を接続する以外に形成するコンタクトホールにおいてもこれまでの実施例で説明したコンタクトホール５４Ａ、コンタクトホール５４Ｂと同様の構造を適用してよい。図１Ａ、図２Ｂに示すように下地層である接続部２５または図１Ａ、図２Ｂと異なる例であるゲート導電部４４上に設けられるコンタクトホール５５、図１Ａ、図２Ｂに示すようにダミー導電部３４または図１Ａ、２Ｂと異なる例である接続部２５上に設けられるコンタクトホール５６、あるいは不図示の感温ダイオードのポリシリコンダイオードや、エッジ終端構造部１４０のフィールドプレートやガードリング等の上に設けられるコンタクトホール等でも、層間絶縁膜３８の上面やコンタクトホールの側壁で第２合金層６３を形成する場合には、第２合金層６３に接して設けられる第１バリアメタル層６０の第１初期金属膜６７が除去または薄膜化されることで、活性部１２０の閾値の変動を抑制することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・プラグ領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、２７・・・凹部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１バリアメタル層、６１・・・初期多結晶膜、６２・・・第１合金層、６３・・・第２合金層、６４・・・プラグ層、６５・・・トレンチコンタクト部、６６・・・不純物導入多結晶層、６７・・・第１初期金属膜、６８・・・第３合金層、６９・・・第２初期金属膜、７０・・・トランジスタ部、７１・・・メサ部、７４・・・第２バリアメタル層、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、８５・・・延長領域、９０・・・境界領域、９１・・・メサ部、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１２０・・・活性部、１３０・・・外周ゲート配線、１３１・・・活性部間ゲート配線、１４０・・・エッジ終端構造部、１５１・・・裏面側ライフタイム制御領域、１５２・・・おもて面側ライフタイム制御領域、２１２・・・ソース領域、２１４・・・ベース領域、２１９・・・プラグ領域、２４０・・・ゲート電極、２５２・・・ソース電極

Claims (30)

  1. 　ＭＯＳゲート構造を備える半導体装置であって、
    　半導体基板のおもて面または前記半導体基板の上方に設けられた下地層と、
    　前記下地層の上方に設けられた層間絶縁膜と、
    　前記層間絶縁膜に設けられ、前記層間絶縁膜の上面から前記下地層に達する第１コンタクトホールと、
    　前記第１コンタクトホールの底部に設けられた第１合金層と、
    　前記第１コンタクトホールの側壁に設けられた第２合金層と、
    　を備える半導体装置。
  2. 　前記第１合金層は、前記第１コンタクトホールの内部に堆積された多結晶を反応させた合金層を含む、
    　請求項１に記載の半導体装置。
  3. 　前記第２合金層は、前記第１コンタクトホールの内部に堆積された多結晶を反応させた合金層である、
    　請求項１に記載の半導体装置。
  4. 　前記第２合金層の厚みは、０．０１μｍ以上、０．２μｍ以下である、
    　請求項１に記載の半導体装置。
  5. 　前記第１コンタクトホール内において、前記第１合金層および前記第２合金層の内側に設けられた第１バリアメタル層を備える、
    　請求項１に記載の半導体装置。
  6. 　前記第１バリアメタル層はＴｉＮ層を有する、
    　請求項５に記載の半導体装置。
  7. 　前記第１コンタクトホール内において、前記第１バリアメタル層と接して設けられたタングステンのプラグ層を備える、
    　請求項６に記載の半導体装置。
  8. 　前記半導体基板は、トランジスタ部およびダイオード部を有する、
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記層間絶縁膜は、更に、前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールを有し、
    　前記第２コンタクトホールは側壁に前記第２合金層を有さない、
    　請求項１に記載の半導体装置。
  10. 　前記第１合金層と接して設けられた不純物導入多結晶層を備える、
    　請求項１に記載の半導体装置。
  11. 　前記第１合金層の下面と前記下地層との間に少なくとも設けられた不純物導入多結晶層を備え、前記下地層と、前記不純物導入多結晶層の導電型が一致する、
    　請求項１に記載の半導体装置。
  12. 　前記第２コンタクトホールの側壁において前記層間絶縁膜と接して第２バリアメタル層が設けられている、
    　請求項９に記載の半導体装置。
  13. 　前記半導体基板は、前記第１コンタクトホールの下方において、前記下地層に設けられた凹部を有し、前記第１合金層は、前記凹部内に設けられている、
    　請求項１に記載の半導体装置。
  14. 　前記半導体基板は、前記半導体基板のおもて面側に、ライフタイムキラーを含むライフタイム制御領域を少なくとも一部有する、
    　請求項１に記載の半導体装置。
  15. 　前記半導体基板は、トランジスタ部およびダイオード部を有し、前記トランジスタ部は、前記ダイオード部から離間する主領域と、前記主領域と前記ダイオード部との間の境界領域を有し、前記ライフタイム制御領域は、前記ダイオード部および前記境界領域に設けられている、
    　請求項１４に記載の半導体装置。
  16. 　半導体基板のおもて面に、ＭＯＳゲート構造を形成する段階と、
    　前記半導体基板のおもて面または前記半導体基板の上方に設けられた下地層の上方に層間絶縁膜を形成する段階と、
    　前記下地層の上方において、前記層間絶縁膜に前記層間絶縁膜の上面から前記下地層に達する第１コンタクトホールを形成する段階と、
    　前記第１コンタクトホールの内壁に、初期多結晶膜および第１初期金属膜を成膜する段階と、
    　前記半導体基板を加熱することにより、前記第１コンタクトホールの底部に第１合金層を形成し、前記第１コンタクトホールの側壁に第２合金層を形成する段階と、
    　を備える半導体装置の製造方法。
  17. 　前記初期多結晶膜は、前記第１初期金属膜を成膜する前に成膜される、
    　請求項１６に記載の半導体装置の製造方法。
  18. 　前記初期多結晶膜は、前記第１初期金属膜を成膜した後に成膜される、
    　請求項１６に記載の半導体装置の製造方法。
  19. 　前記第１合金層および前記第２合金層上に前期第１バリアメタル層を形成する段階を備える、
    　請求項１６に記載の半導体装置の製造方法。
  20. 　前記半導体基板を加熱する前に、第２初期金属膜を成膜する段階を備える、
    　請求項１６に記載の半導体装置の製造方法。
  21. 　ＭＯＳゲート構造を備える半導体装置であって、
    　半導体基板のおもて面または前記半導体基板の上方に設けられた下地層と、
    　前記下地層の上方に設けられた層間絶縁膜と、
    　前記層間絶縁膜に設けられ、前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールと、
    　前記第２コンタクトホールの底部に設けられた第３合金層と、
    　前記層間絶縁膜の上面に設けられた第２合金層と、
    　を備える半導体装置。
  22. 　前記第３合金層は、前記下地層を反応させた合金層を含む、
    　請求項２１に記載の半導体装置。
  23. 　前記第２コンタクトホールの側壁において前記層間絶縁膜と接して第２バリアメタル層が設けられている、
    　請求項２１に記載の半導体装置。
  24. 　前記第２バリアメタル層は、
    　前記第２コンタクトホールの側壁において前記層間絶縁膜と接するＴｉ層と、
    　前記Ｔｉ層に積層されたＴｉＮ層と、
    　を有する
    　請求項２３に記載の半導体装置。
  25. 　前記第３合金層の上面に設けられた第１バリアメタル層を備える、請求項２２に記載の半導体装置。
  26. 　前記第１バリアメタル層は、前記第３合金層上に設けられたＴｉＮ層を有する、
    　請求項２５に記載の半導体装置。
  27. 　前記第２合金層の上面に設けられた第１バリアメタル層を備える、
    　請求項２２に記載の半導体装置。
  28. 　前記第１バリアメタル層は、前記第２合金層上に設けられたＴｉＮ層を有する、
    　請求項２７に記載の半導体装置。
  29. 　半導体基板のおもて面に、ＭＯＳゲート構造を形成する段階と、
    　前記半導体基板のおもて面または前記半導体基板の上方に設けられた下地層の上方に層間絶縁膜を形成する段階と、
    　前記層間絶縁膜の上面に初期多結晶膜を成膜する段階と、
    　前記層間絶縁膜に前記層間絶縁膜の上面から前記下地層に達する第２コンタクトホールを形成する段階と、
    　前記第２コンタクトホールの内壁および前記初期多結晶膜の上面に、第１初期金属膜を成膜する段階と、
    　前記半導体基板を加熱することにより、前記第２コンタクトホールの底部に第３合金層を形成し、前記層間絶縁膜の上面に第２合金層を形成する段階と、
    　を備える半導体装置の製造方法。
  30. 　前記第１初期金属膜上に、第２初期金属膜を成膜する段階を備える、
    　請求項２９に記載の半導体装置の製造方法。
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