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JP2012039059A - 半導体装置 - Google Patents

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセル１１００と、ソース線及びビット線とスイッチング素子を介して電気的に接続された第１の駆動回路１１１１と、ソース線とスイッチング素子を介して電気的に接続された第２の駆動回路１１１２と、信号線と電気的に接続された第３の駆動回路１１１３と、ワード線と電気的に接続された第４の駆動回路１１１４と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含む。
【選択図】図２

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
開示する発明の一態様は、ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセルと、ソース線と第１のスイッチング素子を介して電気的に接続され、且つビット線と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、ソース線と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された半導体装置である。
開示する発明の一態様は、ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセルと、ソース線と第１のスイッチング素子を介して電気的に接続され、且つビット線と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、ビット線と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第２のソース電極または第２のドレイン電極の他方と、第１のドレイン電極とは、電気的に接続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された半導体装置である。
開示する発明の他の一態様は、ｎ（ｎは自然数）本のビット線と、ｎ２（ｎ２はｎ／２以上の最小の自然数）本のソース線と、ｍ（ｍは自然数）本の信号線と、ｍ本のワード線と、ソース線とビット線との間に、並列に接続されたｍ×ｎ個のメモリセルと、ソース線と第１のスイッチング素子を介して電気的に接続され、且つビット線と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、ビット線と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、ソース線は、同じ行で隣り合う２つのメモリセルで共有され、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された半導体装置である。
上記において、第１のスイッチング素子の制御信号は、情報の書き込み時にデアサートされ、読み出し時にアサートされ、第２のスイッチング素子の制御信号は、情報の書き込み時にデアサートされ、読み出し時にアサートされ、第３のスイッチング素子の制御信号は、情報の書き込み時にアサートされ、読み出し時にデアサートされる、構成とすることができる。
また、上記において、第１のトランジスタは、酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続された第１のソース電極および第１のドレイン電極と、を有する構成とすることができる。また、酸化物半導体以外の半導体材料に単結晶シリコンを用いる構成とすることができる。また、第１のトランジスタは、第２のトランジスタより動作が高速であることが好ましい。
また、上記において、第２のトランジスタは、第１のトランジスタの上方の第２のソース電極および第２のドレイン電極と、酸化物半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル形成領域上の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有する構成とすることができる。
また、上記において、容量素子は、第２のソース電極または第２のドレイン電極と、酸化物半導体層と、第２のゲート絶縁層と、第２のゲート絶縁層上の容量素子用電極と、によって構成することができる。
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の回路図 半導体装置の回路図 タイミングチャート図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 タイミングチャート図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の平面図 半導体装置を用いた電子機器を説明するための図 メモリウィンドウ幅の調査結果を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性評価用回路図 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 半導体装置の断面図及び平面図。 半導体装置の作製工程に係る断面図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。また、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて高いという特徴を有する。
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたものと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温でのオフ電流が１０ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１がＲＯＳ以上であり、且つＲ２がＲＯＳ以上である場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１がＣ２以上であることが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
なお、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２×Ｓ２がＳ１以上（望ましくはＳ２がＳ１以上）を満たしつつ、Ｃ１がＣ２以上を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１をＣ２以上とすることが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコンでは、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下である。
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温下であっても特性の劣化を起こさず、且つオフ電流が１００ｚＡ以下と極めて小さいという優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
次に、図２にｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の信号線Ｓと、ｎ本のビット線ＢＬ、ｎ本のソース線ＳＬと、複数のメモリセル１１００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図１（Ａ−１）に示される構成）が適用される。
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極と、第２のトランジスタのソース電極またはドレイン電極の他方とは、電気的に接続され、ビット線ＢＬと、第１のトランジスタのドレイン電極とは、電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは、電気的に接続され、ワード線ＷＬと、容量素子の電極の他方とは、電気的に接続されている。つまり、ソース線ＳＬが、図１（Ａ−１）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
また、メモリセル１１００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されている。例えば、ｉ行ｊ列のメモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、ワード線ＷＬ（ｉ）、信号線Ｓ（ｉ）、にそれぞれ電気的に接続されている。
ソース線ＳＬ及びビット線ＢＬは、スイッチング素子を介して第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、スイッチング素子を介して第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
次に、書き込み動作および読み出し動作について説明する。図３は、書き込み動作および読出し動作のタイミングチャートの一例である。
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書き込み、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル１１００（１，１）へ書き込むデータを”１”とし、メモリセル１１００（１，２）へ書き込むデータを”０”とする場合について説明する。
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ｂ（１）とＳＳＬ＿ｂ（２）をアサート（有効化）して、第２の駆動回路１１１２の端子ＳＬ＿ｂ（１）とＳＬ＿ｂ（２）をソース線ＳＬ（１）とソース線ＳＬ（２）に電気的に接続する。ここで、ＳＬ＿ｂ（１）には電位Ｖ２、ＳＬ＿ｂ（２）には電位０Ｖを与える。
その結果、メモリセル１１００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１１００（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
なお、書き込み動作の間、ワード線ＷＬ（１）、ＷＬ（２）は電位０Ｖとしておく。また、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ（１）、ＳＢＬ（２）はデアサート（非有効化）としておく。また、ＳＬ＿ｂ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに電気的に接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ（１）、ＳＢＬ（２）をデアサート（非有効化）としておくことで、第１の駆動回路１１１１からは電位が供給されず、第２の駆動回路１１１２の端子ＳＬ＿ｂから電位が供給される。よって、ソース線ＳＬは、端子ＳＬ＿ｂと同じ電位が供給される。また、ビット線ＢＬは、ビット線ＢＬに電気的に接続されるメモリセルの第１のトランジスタが一つでもオン状態であればソース線ＳＬと同電位となり、第１のトランジスタが全てオフ状態であれば浮遊状態となる。図３に示したタイミングチャートでは、ビット線ＢＬがソース線ＳＬと同電位となる場合を示した。
なお、本書き込み動作では、スイッチング素子の制御信号ＳＢＬ（１）、ＳＢＬ（２）をデアサート（非有効化）としたが、スイッチング素子の制御信号ＳＢＬ（１）、ＳＢＬ（２）をアサート（有効化）することも可能である。その場合、端子ＢＬ＿ａ（１）には端子ＳＬ＿ｂ（１）と同じ電位を、端子ＢＬ＿ａ（２）には端子ＳＬ＿ｂ（２）と同じ電位を与えるとよい。
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図４に示す読み出し回路が電気的に接続されているとする。図４に示す読み出し回路では、ビット線ＢＬが、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチング素子を介して、クロックドインバータと、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタと、電気的に接続されている。
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ（１）、ＳＢＬ（２）をアサート（有効化）し、第１の駆動回路１１１１の端子ＢＬ＿ａ（１）とＢＬ＿ａ（２）をビット線ＢＬ（１）とビット線ＢＬ（２）に電気的に接続し、第１の駆動回路１１１１の端子ＳＬ＿ａ（１）とＳＬ＿ａ（２）をソース線ＳＬ（１）とソース線ＳＬ（２）に電気的に接続し、ＳＬ＿ａ（１）とＳＬ＿ａ（２）に電位０Ｖを与える。また、リードイネーブル信号（ＲＥ信号）をアサート（活性状態）とする。
その結果、端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は、メモリセル１１００（１，１）のトランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（２）−ＳＬ＿ａ（２）間は、メモリセル１１００（１，２）のトランジスタがオフ状態であるため、高抵抗状態となる。端子ＢＬ＿ａ（１）、ＢＬ＿ａ（２）に電気的に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。なお、スイッチング素子の制御信号ＳＳＬ＿ｂ（１）、ＳＳＬ＿ｂ（２）はデアサートしておく。
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、２行目の第２のトランジスタがオン状態となることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
読み出し回路として、図４に示す回路を用いる場合の出力電位について説明する。端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。端子ＢＬ＿ａ（２）−ＳＬ＿ａ（２）間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
以上のような構造の半導体装置を作製することにより、ソース線ＳＬがメモリセルのフローティングゲート部に電位を与えるための配線としても機能するので、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
図２に示す半導体装置に、トランジスタのオフ電流を極めて小さくすることができる酸化物半導体を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、図２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図２に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
なお、本実施の形態では、上述のように、ソース線ＳＬと、第２のトランジスタのソース電極またはドレイン電極の他方とを電気的に接続したが、これに限られるものではない。図５の半導体装置の回路図に示すように、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の他方とを電気的に接続しても構わない。また、この場合、ソース線ＳＬではなく、ビット線ＢＬが、スイッチング素子を介して第２の駆動回路１１１２と電気的に接続される。ここで、図５に示す半導体装置の構成は、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の他方とが電気的に接続されていること、およびビット線ＢＬがスイッチング素子を介して第２の駆動回路１１１２と電気的に接続されていること以外は、図２に示す半導体装置と同様である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の別の一例について説明する。
図６にｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の信号線Ｓと、ｎ本のビット線ＢＬ、ｎ２本のソース線ＳＬと、複数のメモリセル１２００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２１１、第２の駆動回路１２１２、第３の駆動回路１２１３、第４の駆動回路１２１４といった周辺回路によって構成されている（ｍ、ｎ、ｎ２は自然数、ｎ２はｎ／２以上の最小の自然数）。ここで、メモリセル１２００としては、先の実施の形態において説明した構成（図１（Ａ−１）に示される構成）が適用される。
各メモリセル１２００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極とは、電気的に接続され、ビット線ＢＬと、第１のトランジスタのドレイン電極と、第２のトランジスタのソース電極またはドレイン電極の他方とは、電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは、電気的に接続され、ワード線ＷＬと、容量素子の電極の他方とは、電気的に接続されている。つまり、ソース線ＳＬが、図１（Ａ−１）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
また、メモリセル１２００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されている。例えば、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ２）、ビット線ＢＬ（ｊ）、ワード線ＷＬ（ｉ）、信号線Ｓ（ｉ）、にそれぞれ電気的に接続されている（ｊ２はｊ／２以上の最小の自然数）。言い換えると、隣り合うメモリセルである、メモリセル１２００（ｉ，２ｋ−１）とメモリセル１２００（ｉ，２ｋ）は、同じソース線ＳＬ（ｋ）に電気的に接続されている（ｋは１以上ｎ／２以下の自然数）。
ソース線ＳＬ及びビット線ＢＬは、スイッチング素子を介して第１の駆動回路１２１１と電気的に接続されており、ビット線ＢＬは、スイッチング素子を介して第２の駆動回路１２１２と電気的に接続されており、信号線Ｓは第３の駆動回路１２１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１２１４と電気的に接続されている。なお、ここでは、第１の駆動回路１２１１、第３の駆動回路１２１３、第２の駆動回路１２１２、第４の駆動回路１２１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
次に、書き込み動作および読み出し動作について説明する。図７は、書き込み動作および読み出し動作のタイミングチャートの一例である。
なお、ここでは、簡単のため、２行×４列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
第１行目のメモリセル１２００（１，１）、メモリセル１２００（１，２）、メモリセル１２００（１，３）、およびメモリセル１２００（１，４）への書き込みと、第１行目のメモリセル１２００（１，１）、メモリセル１２００（１，２）、メモリセル１２００（１，３）、およびメモリセル１２００（１，４）からの読み出しを行う場合について説明する。なお、以下では、メモリセル１２００（１，１）へ書き込むデータを”１”、メモリセル１２００（１，２）へ書き込むデータを”０”、メモリセル１２００（１，３）へ書き込むデータを”１”、メモリセル１２００（１，４）へ書き込むデータを”１”とする場合について説明する。
はじめに、書き込み動作について説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４）をアサート（有効化）して、第２の駆動回路１２１２の端子ＢＬ＿ｂ（１）〜ＢＬ＿ｂ（４）をビット線ＢＬ（１）〜ＢＬ（４）に電気的に接続する。ここで、端子ＢＬ＿ｂ（１）には電位Ｖ２、端子ＢＬ＿ｂ（２）には電位０Ｖ、端子ＢＬ＿ｂ（３）には電位Ｖ２、端子ＢＬ＿ｂ（４）には電位Ｖ２、をそれぞれ与える。
その結果、メモリセル１２００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２００（１，２）のフローティングゲート部ＦＧには電位０Ｖが、メモリセル１２００（１，３）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２００（１，４）のフローティングゲート部ＦＧには電位Ｖ２が、それぞれ与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値電圧より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を電位０Ｖとして、第１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。ここで、書込終了時には、端子ＢＬ＿ｂの電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに電気的に接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
なお、書き込み動作の間、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）はデアサート（非有効化）としておく。また、ワード線ＷＬ（１）、ＷＬ（２）は電位０Ｖとしておく。
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をデアサート（非有効化）としておくことで、第１の駆動回路１２１１からは電位が供給されない。ビット線は、第２の駆動回路１２１２の端子ＢＬ＿ｂから電位が供給される。よって、ビット線ＢＬは、端子ＢＬ＿ｂと同じ電位が供給される。
ソース線ＳＬは、データ”１”を有するメモリセルに電気的に接続されるビット線ＢＬと、オン状態の第１のトランジスタを介して電気的に接続され、データ”０”を有するメモリセルに電気的に接続されるビット線ＢＬと、オフ状態の第１のトランジスタを介して接続される。つまり、ソース線ＳＬ（ｋ）は、ソース線ＳＬ（ｋ）に電気的に接続されるメモリセルが全てデータ”０”であれば浮遊状態、ビット線ＢＬ（２ｋ―１）、ビット線ＢＬ（２ｋ）のいずれか一方にデータ”１”のメモリセルが電気的に接続される場合は、データ”１”のメモリセルに電気的に接続されるビット線ＢＬと同電位となる。また、ビット線ＢＬ（２ｋ―１）、ビット線ＢＬ（２ｋ）いずれにもデータ”１”のメモリセルが電気的に接続される場合は、ソース線ＳＬ（ｋ）はビット線ＢＬ（２ｋ―１）とビット線ＢＬ（２ｋ）の間の電位となる。
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図４に示す読み出し回路が電気的に接続されているとする。図４に示す読み出し回路の構成は、実施の形態２で示したものと同様である。
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をアサート（有効化）し、第１の駆動回路１２１１の端子ＢＬ＿ａ（１）〜ＢＬ＿ａ（４）をビット線に電気的に接続し、第１の駆動回路１２１１の端子ＳＬ＿ａ（１）とＳＬ＿ａ（２）をソース線に電気的に接続し、ＳＬ＿ａ（１）とＳＬ＿ａ（２）に電位０Ｖを与える。また、リードイネーブル信号（ＲＥ信号）をアサート（活性状態）とする。
なお、スイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４）はデアサートしておく。
その結果、端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は、メモリセル１２００（１，１）のトランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（２）−ＳＬ＿ａ（１）間は、メモリセル１２００（１，２）のトランジスタがオフ状態であるため、高抵抗状態となる。端子ＢＬ＿ａ（３）−ＳＬ＿ａ（２）間は、メモリセル１２００（１，３）のトランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（４）−ＳＬ＿ａ（２）間は、メモリセル１２００（１，４）のトランジスタがオン状態であるため、低抵抗状態となる。端子ＢＬ＿ａ（１）〜（４）に電気的に接続される読み出し回路は、ビット線−ソース線間の抵抗状態の違いから、データを読み出すことができる。
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、第２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
読み出し回路として、図４に示す回路を用いる場合の出力電位について説明する。端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。端子ＢＬ＿ａ（２）−ＳＬ＿ａ（１）間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。端子ＢＬ＿ａ（３）−ＳＬ＿ａ（２）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（３）はＨｉｇｈとなる。端子ＢＬ＿ａ（４）−ＳＬ＿ａ（２）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（４）はＨｉｇｈとなる。
次に、図６に示す構成の半導体装置において、上述した書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述した書き込み動作と同じとする。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、第１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位ＶＬを与え、２行目の第２のトランジスタをオフ状態とする。
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４）をアサート（有効化）して、第２の駆動回路１２１２の端子ＢＬ＿ｂ（１）〜ＢＬ＿ｂ（４）をビット線に電気的に接続する。ここで、端子ＢＬ＿ｂ（１）には電位Ｖ２、端子ＢＬ＿ｂ（２）には電位０Ｖ、端子ＢＬ＿ｂ（３）には電位Ｖ２、端子ＢＬ＿ｂ（４）には電位Ｖ２、をそれぞれ与える。
その結果、メモリセル１２００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２００（１，２）のフローティングゲート部ＦＧには電位０Ｖが、メモリセル１２００（１，３）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２００（１，４）のフローティングゲート部ＦＧには電位Ｖ２が、それぞれ与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値電圧より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。ここで、書込終了時には、端子ＢＬ＿ｂの電位を変化させる前に第１行目の信号線Ｓ（１）を０Ｖとする。
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに電気的に接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
なお、書き込み動作の間、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜（４）はデアサート（非有効化）としておく。また、ワード線ＷＬ（１）は電位０Ｖ、ワード線ＷＬ（２）は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をデアサート（非有効化）としておくことで、第１の駆動回路１２１１からは電位が供給されない。ビット線は、第２の駆動回路１２１２の端子ＢＬ＿ｂから電位が供給される。よって、ビット線ＢＬは、端子ＢＬ＿ｂと同じ電位が供給される。
ここで、書き込みを行わない行のメモリセルの第１のトランジスタはオフ状態であるから、ソース線ＳＬは、書き込みを行う行のメモリセルを介してビット線ＢＬとの関係が決まる。メモリセルにデータ”１”を書き込む場合は、オン状態の第１のトランジスタを介してビット線ＢＬと電気的に接続され、データ”０”を書き込む場合は、オフ状態の第１のトランジスタを介してビット線ＢＬと電気的に接続される。つまり、ソース線ＳＬは、ソース線ＳＬに電気的に接続される２つのメモリセルにデータ”０”を書き込む場合は、浮遊状態、それ以外の場合は、データ”１”に書き込みを行うメモリセルに電気的に接続されるビット線ＢＬ（電位Ｖ２）と同電位となる。
本書き込み動作では、ビット線ＢＬ（２ｋ−１）とビット線ＢＬ（２ｋ）がオン状態のトランジスタを介して電気的に接続されるのは、２つのメモリセルにデータ”１”を書き込む場合であり、ビット線ＢＬ（２ｋ−１）とビット線ＢＬ（２ｋ）はいずれも電位Ｖ２である。従って、書き込み時にビット線ＢＬに定常電流が流れることはなく、低消費電力での書き込みを行うことができる。
なお、本書き込み動作では、ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）をデアサート（非有効化）としたが、ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）をアサート（有効化）することも可能である。その場合、端子ＳＬ＿ａ（１）には端子ＢＬ＿ｂ（１）と端子ＳＬ＿ａ（２）の電位のうち大きいほうの電位を与えると良い。或いは、電位Ｖ２を与えてもよい。
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
以上のような構造の半導体装置を作製することにより、ビット線ＢＬがメモリセルのフローティングゲート部に電位を与えるための配線としても機能するので、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
また、２個の隣り合うメモリセルでソース線ＳＬを共有することにより、ソース線ＳＬの本数を約半分に削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
実施の形態２と同様に、図６に示す半導体装置に、トランジスタのオフ電流を極めて小さくすることができる酸化物半導体を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、実施の形態２と同様に、図６に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図６に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図８乃至図１０を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図８は、半導体装置の構成の一例である。図８（Ａ）には、半導体装置の断面を、図８（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図８（Ａ）および図８（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図８におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。なお、半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、電極１３０ｃは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、ゲート電極１１０と電気的に接続されている。なお、トランジスタ１６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図８におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。ここで、トランジスタ１６０のゲート電極１１０は、電極１３０ｃを介して、トランジスタ１６２のソース電極またはドレイン電極１４２ａと電気的に接続される。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図８のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図８の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図９を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図１０を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図９（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
特に、半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いることにより、実施の形態２又は実施の形態３に示す半導体装置の読み出し動作を高速化することができる。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図９（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図９（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図９（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図９（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図９（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１４を形成する（図９（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図９（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図９（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目的のために形成されない場合もある。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図９（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図９（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図９（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層１２８の形成後には、その表面を、ＣＭＰ処理やエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図９（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図９（Ｈ）参照）。酸化物半導体以外の材料を用いたトランジスタ１６０は、高速動作が可能である。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
〈上部のトランジスタの作製方法〉
次に、図１０を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について説明する。なお、図１０は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１０（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、層間絶縁層１２８上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように、酸化物半導体層１４４を形成する（図１０（Ｂ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１０（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図１０（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図１０（Ｅ）参照）。また、容量素子１６４が完成する。
図１０（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１１及び図１２を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１１は、半導体装置の構成の一例である。図１１（Ａ）には、半導体装置の断面を、図１１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１１（Ａ）および図１１（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。なお、半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。ゲート電極１１０上に開口を有し且つ、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。なお、トランジスタ１６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図１１におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている、島状の酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、島状の酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に島状の酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、下部のトランジスタ１６０と上部のトランジスタ１６２は、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されている。つまり、本実施の形態に示す半導体装置は、実施の形態４で示した半導体装置において、ゲート電極１１０の上面より上部を除去した、下部のトランジスタ１６０の上に、上部トランジスタ１６２を形成した構成となっている。
なお、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図１１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図１２を参照して説明する。下部のトランジスタ１６０については、実施の形態４で示した方法と同様の方法で作製することができ、実施の形態４の記載を参酌することができる。
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ１６０のゲート電極１１０の上面より上部を除去する（図１２（Ａ）参照）。トランジスタ１６０の当該部分の除去は、ゲート電極１１０の上面が露出するまで、下部のトランジスタ１６０に研磨処理（例えばＣＭＰ処理）を行うことによって成される。これにより、ゲート電極１１０より上の、層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂは、ＣＭＰ処理で除去される。このとき、層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実施の形態４で示した電極１３０ｃは、このＣＭＰ処理で完全に除去されてしまうので形成する必要はない。
このように、ＣＭＰ処理を行い、ゲート電極１１０の上面を露出させることにより、ゲート電極１１０とソース電極またはドレイン電極１４２ａとを直接接することができるので、トランジスタ１６０とトランジスタ１６２の電気的接続を容易に取ることができる。
次に、層間絶縁層１２６、１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、配線１４２ｄを形成する（図１２（Ｂ）参照）。ここで、ソース電極またはドレイン電極１４２ａはゲート電極１１０と、配線１４２ｃはソース電極またはドレイン電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂと、直接接するように形成する。
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態４で示した材料と同様の材料を用いることができ、実施の形態４の記載を参酌することができる。また、導電層のエッチングについても、実施の形態４で示した方法と同様にすることができ、実施の形態４の記載を参酌することができる。
また、実施の形態４で示したように、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ及び配線１４２ｄを覆うように酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと接するように酸化物半導体層１４４を形成する（図１２（Ｃ）参照）。
酸化物半導体層は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態４を参酌することができる。
このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、島状に加工して、島状の酸化物半導体層１４４を形成する。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
また、酸化物半導体層１４４は、実施の形態４で示したように、熱処理（第１の熱処理）を行うことが望ましい。第１の熱処理は、実施の形態４で示した方法で行うことができ、実施の形態４を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後に行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１２（Ｃ）参照）。
ゲート絶縁層１４６は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形態４を参酌することができる。
また、ゲート絶縁層１４６の形成後、実施の形態４で示したように、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態４で示した方法で行うことができ、実施の形態４を参酌することができる。第２の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１２（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、実施の形態４で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１５０および層間絶縁層１５２は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料と成膜方法について、実施の形態４を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図１２参照）。また、容量素子１６４が完成する。
図１２Ｄに示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
〈半導体装置の断面図および平面図〉
次に、図１１とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図２５および図２６を参照して説明する。
図２５は、半導体装置の構成の一例である。図２５（Ａ）には、半導体装置の断面を、図２５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２５（Ａ）は、図２５（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図２５（Ａ）および図２５（Ｂ）に示す半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６３を有するものである。なお、図２５において、下部のトランジスタ１６０の構成は、図１１と同様であるため詳細な説明を省略する。
図２５に示すトランジスタ１６３は、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、ゲート絶縁層１４６、ゲート電極１４８ａ、を含む点で、図１１に示すトランジスタ１６２と共通している。トランジスタ１６３とトランジスタ１６２との相違は、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂが接続する位置である。すなわち、トランジスタ１６３では、酸化物半導体層１４４の上部において、酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとが接している。
図２５において、酸化物半導体層１４４の被形成面である層間絶縁層１２８の平坦性を高めることで、酸化物半導体層１４４の膜厚分布を均一にすることができるため、トランジスタ１６３の特性を向上させることができる。
また、図２５に示す容量素子１６５は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、電極１４８ｂを含む点で、図１１に示す容量素子１６４と共通している。容量素子１６５と容量素子１６４との相違は、容量素子１６５が酸化物半導体層１４４を含まない点である。
容量素子１６５において、酸化物半導体層１４４を含まないことにより、トランジスタ１６２のゲート絶縁層１４６と、トランジスタ１６３のゲート絶縁層１４６の材料および膜厚が同じ場合、容量素子１６４よりも容量を大きくすることができる。
また、トランジスタ１６３および容量素子１６５の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ１６０を形成した後の、上部のトランジスタ１６３の作製方法について図２６を参照して説明する。下部のトランジスタについては、実施の形態４に示した方法と同様の方法で作製することができ、実施の形態４の記載を参酌することができる。
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ１６０のゲート電極１１０の上面より上部を除去する（図２６（Ａ）参照）。トランジスタ１６０のゲート電極１１０の上面より上部の除去は、ゲート電極１１０の上面が露出するまで、下部のトランジスタ１６０にＣＭＰ処理を行うことによって行われる。これにより、ゲート電極１１０より上の、層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂは、ＣＭＰ処理により除去される。このとき、後に形成される酸化物半導体層が形成される面となる層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂの表面を平坦化することにより、酸化物半導体層１４４の膜厚分布を均一にすることができる。
次に、平坦化された層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂ上に、酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層１４４を形成する（図２６（Ａ）参照）。
酸化物半導体層は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、酸化物半導体層の材料と成膜方法については、実施の形態４を参酌すればよい。
このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、島状に加工して、島状の酸化物半導体層１４４を形成する。酸化物半導体層の加工方法については、実施の形態４を参酌すればよい。
また、酸化物半導体層１４４は、実施の形態４で示したように、熱処理（第１の熱処理）を行うことが望ましい。第１の熱処理は、実施の形態４で示した方法で行うことができ、実施の形態４を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後に行っても良い。
次に、酸化物半導体層１４４などの上に導電層を成膜し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、１４２ｄを形成する（図２６（Ｂ）参照）。ここで、ソース電極またはドレイン電極１４２ａはゲート電極１１０と、配線１４２ｃはソース電極またはドレイン電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂと、直接接するように形成する。
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態４で示した材料と同様の材料を用いることができ、実施の形態４の記載を参酌することができる。また、導電層のエッチングについても、実施の形態４で示した方法と同様にすることができ、実施の形態４の記載を参酌することができる。
上述のように、ゲート電極１１０より上の、層間絶縁層１２６、１２８をＣＭＰ処理で除去して、ゲート電極１１０の上面を露出させることにより、ゲート電極１１０とソース電極またはドレイン電極１４２ａとが直接接することができるので、トランジスタ１６０とトランジスタ１６３の電気的接続を容易に取ることができる。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図２６（Ｃ）参照）。
ゲート絶縁層１４６は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形態４を参酌することができる。
また、ゲート絶縁層１４６の形成後、実施の形態４で示したように、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態４で示した方法で行うことができ、実施の形態４を参酌することができる。第２の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極１４８ａの形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図２６（Ｃ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、実施の形態４で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１５０および層間絶縁層１５２は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料と成膜方法について、実施の形態４を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６３が完成する（図２６（Ｄ）参照）。また、容量素子１６５が完成する。
図２６（Ｄ）に示すトランジスタ１６３は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、図２６（Ｄ）に示す容量素子１６５は、ソース電極またはドレイン電極１４２ａと、ゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１６２およびトランジスタ１６３では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２およびトランジスタ１６３の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態４、実施の形態５とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１３乃至図１５を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１３は、半導体装置の構成の一例である。図１３（Ａ）には、半導体装置の断面を、図１３（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１３（Ａ）は、図１３（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図１３（Ｂ）の平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極１５４や、配線１５６など、構成要素の一部を省略している。図１３（Ａ）および図１３（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導体装置の平面レイアウトである。本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１６０におけるサイドウォール絶縁層１１８の有無である。つまり、図１３に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域１１４が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層１１８を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層１１８を設ける場合と比較して、作製工程を簡略化することが可能である。
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１６０における層間絶縁層１２５の有無である。つまり、図１３に示される半導体装置は、層間絶縁層１２５を有する。層間絶縁層１２５として、水素を含む絶縁層を適用することで、トランジスタ１６０に対して水素を供給しトランジスタ１６０の特性を向上させることが可能である。このような層間絶縁層１２５としては、例えば、プラズマＣＶＤ法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１６２の特性を悪化させるおそれがある水素の、トランジスタ１６２への混入を防ぐことが可能である。このような層間絶縁層１２６としては、例えば、スパッタ法により形成された窒化シリコン層などがある。このような構成を採用することにより、トランジスタ１６０とトランジスタ１６２の特性を十分に高めることが可能できる。
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１６２における絶縁層１４３ａおよび絶縁層１４３ｂの有無である。つまり、図１３に示される半導体装置は、絶縁層１４３ａおよび絶縁層１４３ｂを有する。このように、絶縁層１４３ａおよび絶縁層１４３ｂを設けることにより、ゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａ（または、ゲート電極１４８ａと、ソース電極またはドレイン電極１４２ｂ）とによる、いわゆるゲート容量を低減し、トランジスタ１６２の動作速度を向上させることができる。
また、図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１６０のソース電極またはドレイン電極１５４が、配線１５６と接して設けられている点にある。
なお、実施の形態５と同様、下部のトランジスタ１６０と上部のトランジスタ１６２は、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比較して、集積度が向上する。また、作製工程が簡略化される。
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点のいずれか一のみを有する構成を採用しても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図１４および図１５を参照して説明する。下部のトランジスタ１６０については、実施の形態４で示した方法と同様の方法で作製することができる。詳細については、実施の形態４の記載を参酌できる。なお、本実施の形態では、トランジスタ１６０を覆うように層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８、の三種類の層間絶縁層が形成されるものとする（図９（Ｇ）参考）。また、本実施の形態では、トランジスタ１６０の作製工程において、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成しないが（図９（Ｈ）参考）、ソース電極またはドレイン電極１３０ａおよびソース電極またはドレイン電極１３０ｂが形成されていない状態であっても、便宜上、トランジスタ１６０と呼ぶことにする。
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ１６０のゲート電極１１０の上面より上部を除去する。当該除去工程には、ＣＭＰ（化学的機械的研磨）処理などの研磨処理を適用すればよい。これにより、ゲート電極１１０上面より上の、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８は除去される。なお、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、ゲート電極１１０、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１４（Ａ）参照）。ここで、ソース電極またはドレイン電極１４２ａは、ゲート電極１１０と直接接するように形成する。
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成するための導電層は、実施の形態４で示した材料と同様の材料を用いて形成することができる。また、導電層のエッチングについても、実施の形態４で示した方法と同様の方法を用いて行うことができる。詳細については、実施の形態４の記載を参酌することができる。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂ上に絶縁層１４３ｂを、それぞれ形成する（図１４（Ｂ）参照）。
当該絶縁層１４３ａ、絶縁層１４３ｂを設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層１４４を形成し、酸化物半導体層１４４上にゲート絶縁層１４６を形成する（図１４（Ｃ）参照）。
酸化物半導体層１４４は、実施の形態４で示した材料、方法により形成することができる。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。詳細については、実施の形態４の記載を参酌することができる。
ゲート絶縁層１４６は、実施の形態４で示した材料、方法により形成することができる。また、ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態４の記載を参酌することができる。
次に、ゲート絶縁層１４６上において、トランジスタ１６２のチャネル形成領域となる領域と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１４（Ｄ）参照）。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図１５（Ａ）参照）。層間絶縁層１５０および層間絶縁層１５２は、実施の形態４で示した材料、方法により形成することができる。詳細については、実施の形態４の記載を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
次に、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８、酸化物半導体層１４４、ゲート絶縁層１４６、層間絶縁層１５０、層間絶縁層１５２を選択的にエッチングして、トランジスタ１６０の金属化合物領域１２４にまで達する開口を形成する（図１５（Ｂ）参照）。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用いても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
そして、上記開口に埋め込むように、ソース電極またはドレイン電極１５４を形成する。そして、ソース電極またはドレイン電極１５４と接続する配線１５６を形成する（図１５（Ｃ）参照）。
ソース電極またはドレイン電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１５６は、ソース電極またはドレイン電極１５４に接する導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様である。
以上により、トランジスタ１６０、トランジスタ１６２および容量素子１６４を有する半導体装置が完成する。
また、実施の形態３に示す半導体装置（図１３に相当する半導体装置）の断面図および平面図を、図１６（Ａ）および図１６（Ｂ）にそれぞれ示す。ここで、図１６（Ａ）は、図１６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図１６（Ｂ）の平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極１５４など、構成要素の一部を省略している。また、配線１５６ａの一部については、破線で表している。また、図１６（Ｂ）には、トランジスタ１６０、トランジスタ１６２および容量素子１６４から構成されるメモリセル１６８だけでなく、メモリセル１６８と隣り合うメモリセルも記載している。
また、図１３（Ａ）および図１３（Ｂ）に示す半導体装置と同様に、図１６（Ａ）および図１６（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１３に示す半導体装置と異なり、図１６に示される半導体装置では、層間絶縁層１５２上に配線１５６ａおよび配線１５６ｂが形成されている。配線１５６ａは、電極１５８ｂを介してソース電極またはドレイン電極１４２ｂと接続され、さらにソース電極またはドレイン電極１５８ａを介して金属化合物領域１２４ｂと接続される。また、配線１５６ｂは、ソース電極またはドレイン電極１５４を介して金属化合物領域１２４ａと接続される。
ここで、ソース電極またはドレイン電極１５８ａは、層間絶縁層１２８の形成後に、上述のソース電極またはドレイン電極１５４を形成する方法と同様の方法で、層間絶縁層１２８、層間絶縁層１２６および層間絶縁層１２５を選択的にエッチングして開口を形成し、導電層を成膜し、該導電層を選択的にエッチングすればよい。このように形成したソース電極またはドレイン電極１５８ａは、ソース電極またはドレイン電極１４２ｂに直接接する。
また、電極１５８ｂは、層間絶縁層１５２の形成後に、上述のソース電極またはドレイン電極１５４を形成する方法と同様の方法で層間絶縁層１５２、層間絶縁層１５０、ゲート絶縁層１４６、酸化物半導体層１４４、および絶縁層１４３ｂを選択的にエッチングして開口を形成し、導電層を成膜し、該導電層を選択的にエッチングすることで形成できる。なお、ソース電極またはドレイン電極１５４と電極１５８ｂは同じ工程で形成しても良いし、異なる工程で形成しても良い。また、ソース電極またはドレイン電極１５４を、ソース電極またはドレイン電極１５８ａ、ソース電極またはドレイン電極１４２ｂ、電極１５８ｂと同様の構造で形成しても良い。
ここで、図１６に示される半導体装置のメモリセル１６８を構成する、トランジスタ１６０、トランジスタ１６２および容量素子１６４は、実施の形態３に示すメモリセル１２００を構成する第１のトランジスタ、第２のトランジスタおよび容量素子に相当する。また、図１６に示される、配線１５６ａ、配線１５６ｂ、ゲート電極１４８ａおよび電極１４８ｂは、実施の形態３に示される、ビット線ＢＬ、ソース線ＳＬ、信号線Ｓおよびワード線ＷＬに相当する。
実施の形態３と同様に、図１６に示される半導体装置のメモリセル１６８は、ビット線ＢＬに相当する配線１５６ａが、メモリセル１６８のフローティングゲート部に電位を与えるための配線としても機能するので、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増加させることができる。
また、図１６に示すように、ソース線ＳＬに相当する配線１５６ｂは、メモリセル１６８だけでなく、メモリセル１６８に隣接するメモリセルにも接続されているので、ソース線ＳＬの本数を約半分に削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
また、半導体装置の平面レイアウトは、図１６（Ｂ）に示すようなものだけでなく、例えば、図１７に示すようなものを用いても良い。図１７に示す半導体装置の平面レイアウトは、半導体材料を含む基板１００としてＳＯＩ基板を用いる場合の一例である。
図１７に示す半導体装置は、半導体材料を含む基板１００としてＳＯＩ基板を用いているので、半導体層１６６は島状にパターニングされている。また、酸化物半導体層１４４も島状にパターニングされている。
なお、半導体層１６６は、配線１５６ａ、配線１５６ｂの一部と重なるように形成されており、ソース電極またはドレイン電極１４２ａは、酸化物半導体層１４４の一部と重なるように形成されており、ソース電極またはドレイン電極１４２ｂは、配線１５６ａの一部と重なるように形成されている。
以上のような平面レイアウトを用いることにより、半導体装置のメモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
本実施の形態で示す半導体装置は、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳する構成を備えていること、トランジスタ１６０がサイドウォール絶縁層を有しないこと、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化されている。
また、本実施の形態で示す半導体装置は、層間絶縁層１２５として、水素を含む絶縁層を適用し、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１６０およびトランジスタ１６２の特性が高められている。また、絶縁層１４３ａおよび絶縁層１４３ｂを有することで、いわゆるゲート容量が低減され、トランジスタ１６２の動作速度が向上している。
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１８（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、表示パネル７４２はタッチパネル機能を備えており、図１８（Ｄ）には映像表示されている複数の操作キー７４５を点線で示している。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１８（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図１９を参照して説明する。
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。ここで、Ｌｏｗ状態では−２Ｖ以上５Ｖ以下の範囲で電位Ｖｃｇの掃引を行い、Ｈｉｇｈ状態では−７Ｖ以上０Ｖ以下の範囲で電位Ｖｃｇの掃引を行った。また、いずれの場合も、電位Ｖｄｓ＝１Ｖとした。
図１９に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図１９において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。また、実線は１回目の書き込みにおける特性曲線を示し、破線は１×１０９回目の書き込みにおける特性曲線を示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態における特性曲線を示し、右側の曲線はＬｏｗ状態における特性曲線を示す。図１９から、１×１０９回の書き込み前後において、メモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が劣化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
本実施例では、実施の形態４に従って、高純度化された酸化物半導体を用いてトランジスタを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２０に示す。図２０において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、薄膜トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわかった。また、トランジスタのオフ電流密度は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図２１を参照して説明する。
図２１に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、実施の形態４に従って作製したトランジスタを使用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子Ｖｏｕｔとなっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の測定系を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２２に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに電気的に接続される容量素子の容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに電気的に接続される容量素子の容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに電気的に接続される容量素子の容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施例では、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０８を作製した。トランジスタのチャネル長（Ｌ）とチャネル幅（Ｗ）の比は、Ｌ／Ｗ＝１／５とした。また、並列された各測定系８００において、容量素子８０２の容量値をそれぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２３に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。時間の経過にしたがって、電位が変化している様子が確認できる。
図２４には、上記電流測定によって算出されたオフ電流を示す。なお、図２４は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２４から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２５ 層間絶縁層
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４２ｃ 配線
１４２ｄ 配線
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１５４ ソース電極またはドレイン電極
１５６ 配線
１５６ａ 配線
１５６ｂ 配線
１５８ａ ソース電極またはドレイン電極
１５８ｂ 電極
１６０ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
１６５ 容量素子
１６６ 半導体層
１６８ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ メモリセル
１１１１ 駆動回路
１１１２ 駆動回路
１１１３ 駆動回路
１１１４ 駆動回路
１２００ メモリセル
１２１１ 駆動回路
１２１２ 駆動回路
１２１３ 駆動回路
１２１４ 駆動回路

Claims (9)

  1. ソース線と、
    ビット線と、
    信号線と、
    ワード線と、
    前記ソース線と前記ビット線との間に、並列に接続されたメモリセルと、
    前記ソース線と第１のスイッチング素子を介して電気的に接続され、且つ前記ビット線と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、
    前記ソース線と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、
    前記信号線と電気的に接続された第３の駆動回路と、
    前記ワード線と電気的に接続された第４の駆動回路と、
    を有し、
    前記メモリセルは、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    を有し、
    前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
    前記第２のトランジスタは、酸化物半導体材料を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記信号線と、前記第２のゲート電極とは、電気的に接続され、
    前記ワード線と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
  2. ソース線と、
    ビット線と、
    信号線と、
    ワード線と、
    前記ソース線と前記ビット線との間に、並列に接続されたメモリセルと、
    前記ソース線と第１のスイッチング素子を介して電気的に接続され、且つ前記ビット線と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、
    前記ビット線と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、
    前記信号線と電気的に接続された第３の駆動回路と、
    前記ワード線と電気的に接続された第４の駆動回路と、
    を有し、
    前記メモリセルは、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    を有し、
    前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
    前記第２のトランジスタは、酸化物半導体材料を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記信号線と、前記第２のゲート電極とは、電気的に接続され、
    前記ワード線と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
  3. ｎ本（ｎは自然数）のビット線と、
    ｎ２本（ｎ２はｎ／２以上の最小の自然数）のソース線と、
    ｍ本（ｍは自然数）の信号線と、
    ｍ本のワード線と、
    ｍ×ｎ個のメモリセルと、
    前記ソース線の一と第１のスイッチング素子を介して電気的に接続され、且つ前記ビット線の一と第２のスイッチング素子を介して電気的に接続された第１の駆動回路と、
    前記ビット線の一と第３のスイッチング素子を介して電気的に接続された第２の駆動回路と、
    前記信号線の一と電気的に接続された第３の駆動回路と、
    前記ワード線の一と電気的に接続された第４の駆動回路と、
    を有し、
    前記メモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    を有し、
    前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
    前記第２のトランジスタは、酸化物半導体材料を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線の一と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線の一と、前記第１のドレイン電極と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続され、
    前記ソース線の一は、前記メモリセルの一に隣接するメモリセルの第１のソース電極にも接続された半導体装置。
  4. 前記第１のスイッチング素子の制御信号は、情報の書き込み時にデアサートされ、読み出し時にアサートされ、
    前記第２のスイッチング素子の制御信号は、情報の書き込み時にデアサートされ、読み出し時にアサートされ、
    前記第３のスイッチング素子の制御信号は、情報の書き込み時にアサートされ、読み出し時にデアサートされる、請求項２に記載の半導体装置。
  5. 前記第１のトランジスタは、
    前記酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域と、
    前記チャネル形成領域を挟むように設けられた不純物領域と、
    前記チャネル形成領域上の第１のゲート絶縁層と、
    前記第１のゲート絶縁層上の前記第１のゲート電極と、
    前記不純物領域と電気的に接続された前記第１のソース電極および前記第１のドレイン電極と、を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
  6. 前記第２のトランジスタは、
    前記第１のトランジスタの上方の前記第２のソース電極および前記第２のドレイン電極と、
    前記酸化物半導体材料が用いられ、前記第２のソース電極および前記第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、
    前記第２のチャネル形成領域上の第２のゲート絶縁層と、
    前記第２のゲート絶縁層上の前記第２のゲート電極と、を有する請求項１乃至請求項５のいずれか一に記載の半導体装置。
  7. 前記容量素子は、
    前記第２のソース電極または前記第２のドレイン電極と、
    前記酸化物半導体材料が用いられた酸化物半導体層と、
    前記第２のゲート絶縁層と、
    前記第２のゲート絶縁層上の容量素子用電極と、
    によって構成された、請求項６に記載の半導体装置。
  8. 前記酸化物半導体以外の半導体材料に単結晶シリコンが用いられた請求項１乃至請求項７のいずれか一に記載の半導体装置。
  9. 前記第１のトランジスタは、前記第２のトランジスタより動作が高速である請求項１乃至請求項８のいずれか一に記載の半導体装置。
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