JP2002368141A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】ゲート誘電体膜内部に電荷蓄積機能を持たせた
不揮発性メモリトランジスタのスケーリング性および特
性の向上の余地を狭めることなく、そのビット当たりの
セル面積を大幅に低減する。 【解決手段】本発明は、メモリセルのチャネルが形成さ
れる半導体とゲート電極（ワード線ＷＬ）との間に複数
の誘電体層ＧＤが積層され、当該複数の誘電体層ＧＤ内
部にチャネルと対向する面内で離散化された電荷蓄積手
段を含む不揮発性半導体メモリ装置に適用される。半導
体基板ＳＵＢ上に導電層と層間絶縁層ＩＮＴ１，ＩＮＴ
２とを複数積層させた積層構造を有している。メモリセ
ルアレイを構成する１つまたは複数のサブアレイ（ＭＣ
Ａ１）が半導体基板ＳＵＢに形成され、メモリセルアレ
イの残りのサブアレイ（ＭＣＡ２）が積層構造内に配置
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネルが形成さ
れる半導体と、その制御を行うゲート電極との間に複数
の誘電体層を有し、その内部に平面的に離散化された電
荷蓄積手段（たとえば、ＭＯＮＯＳ型やＭＮＯＳ型にお
ける電荷トラップ、あるいは小粒径導電体）を含む不揮
発性半導体メモリ装置に関する。

【０００２】

【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段が単一の導電層からなるＦＧ(Floating
Gate) 型のほかに、電荷トラップを多く含む窒化珪素な
どからなる電荷蓄積層に電荷を保持させる、たとえばＭ
ＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型など
がある。

【０００３】ＦＧ型不揮発性メモリにおいて、メモリト
ランジスタを直列に接続させてセルごとのコンタクト数
を低減してＮＡＮＤ動作をさせるＮＡＮＤ型のセル接続
方式が知られている。このセル接続方式ではセルの微細
化が図りやすく、たとえばセル面積の理論値が４Ｆ² で
あるため大容量メモリに適している。

【０００４】その一方、ＣＨＥ(Channel Hot Electron)
注入方式によって電荷を離散的なトラップの分布領域の
一部に局所的に注入できることに着目して、電荷蓄積層
のソース側とドレイン側に独立に２値情報を書き込むこ
とにより１メモリセルあたり２ビットを記録可能な技術
が報告された。たとえば“Extended Abstract of the19
99 International Conference on Solid State Devices
and Materials, Tokyo, 1999, pp.522-523”では、ソ
ースとドレイン間の電圧印加方向を入れ換えて２ビット
情報をＣＨＥ注入により書き込み、書き込み時と逆方向
に所定電圧をソースとドレイン間に印加する、いわゆる
“リバースリード”方法によって読み出す。これによ
り、書き込み時間が短く蓄積電荷量が少ない場合でも２
ビット情報を確実に読み出すことを可能としている。ま
た、消去はホットホール注入によって行っている。この
技術によって、書き込み時間の高速化とビットコストの
大幅な低減が可能となった。この場合のセル面積を６Ｆ
² とすると、１ビット当たりのセル面積は３Ｆ² とな
る。

【０００５】

【発明が解決しようとする課題】近年、不揮発性メモリ
の大容量化が進んでおり、セル面積の縮小を図っても、
メモリセルアレイの面積が増大する傾向にある。したが
って、周辺回路を含むメモリ部の専有面積が大きく、こ
のことがビットコストを低減する上で妨げとなってい
た。

【０００６】本発明の出願人は、特開平１１−８７５４
５号公報に記載したように、低コスト化を一つの目的と
して廉価なガラスあるいはプラスチックからなる絶縁性
基板を採用し、その上に、いわゆるＴＦＴ(Thin Film T
ransistor)構造のメモリトランジスタを形成した不揮発
性半導体メモリ装置に係る発明を以前に出願した。この
発明により、低コスト化に加え、メモリトランジスタの
各種寄生容量が低減し、不揮発性メモリの低電圧化を実
現することが可能となった。

【０００７】ところが、この不揮発性メモリでは、基板
材料の変更により材料コストが幾分か削減されたもの
の、ＴＦＴ型トランジスタを有したメモリセルアレイが
一層であるため、ビット当たりのチップ面積、ビットコ
ストの低減が不十分であった。

【０００８】一方、特許第３１０９５３７号公報には、
読み出し専用メモリにおいてであるが、たとえば多結晶
シリコンからなる半導体薄膜が層間絶縁層を間に挟んで
複数積層されたメモリセルアレイ構造が開示されてい
る。これにより、ビット面積の大幅な低減が可能とな
る。

【０００９】ところが、この技術を電気的書き換え可能
な不揮発性メモリ（ＥＥＰＲＯＭ）に適用しようとした
ときに、多結晶シリコンなどの半導体薄膜上に形成した
絶縁膜の絶縁特性が悪いことが要因で、ＥＥＰＲＯＭへ
の適用が容易でないという課題がある。以下、この課題
について説明する。

【００１０】ＥＥＰＲＯＭのうち現在、実用化が最も進
んでいるＦＧ型においては、チャネルが形成される半導
体上に、酸化シリコンなどの第１の電位障壁膜（一般
に、トンネリング膜という）を介在させて電荷蓄積手段
としてのフローティングゲートを積層させ、さらに、そ
の上に第２の電位障壁膜（たとえば、ＯＮＯ膜）を介在
させてコントロールゲートを積層させている。そして、
書き込みまたは消去時には、最も下層のトンネリング膜
を通して電荷のフローティングゲートへの入出力を行
う。この書き込み動作、消去動作の高速化あるいは低電
圧化のためには、トンネリング膜を薄膜化することが重
要で、現在、理論的限界値８ｎｍに近い１０ｎｍ前後の
膜厚となっているものが多い。この薄いトンネリング膜
を、たとえば多結晶シリコンからなる半導体薄膜上に形
成した場合、これを単結晶シリコン上に形成した場合に
比べ、リーク特性が格段に低下する。ＦＧ型において、
このリーク電流の増大は致命的である。なぜなら、フロ
ーティングゲートが単一の導電層からなるため、その下
のトンネリング膜にリーク箇所が存在すると、時間の経
過とともに全ての蓄積電荷が基板側に消失してしまう。
つまり、ＦＧ型のメモリトランジスタを半導体薄膜に形
成した場合に、トンネリング膜厚を含めた素子寸法のス
ケーリングを行うと、低電圧で高速動作させることと電
荷保持特性とを実用化レベルでバランスさせることが難
しいといった課題にぶつかっていた。

【００１１】一方、前記した特許公報のようにメモリ素
子が読み出し専用の場合、記憶データが、たとえばトラ
ンジスタをエンハンスメントとするかディプレッション
とするかによって予めメモリ素子内にインクリメントさ
れている。このため、ＥＥＰＲＯＭのようにゲート絶縁
膜を通した電荷のやり取りを行う動作ステップ（電気的
な書き込み、消去ステップ）が存在しない。したがっ
て、たとえば上記特許公報で２５ｎｍ程度のゲート絶縁
膜厚が例示されているように、半導体薄膜とゲート電極
との間の絶縁膜を余り薄くする必要性がない。以上の理
由により、従来は、読み出し専用メモリなど、ゲート絶
縁膜が単層のＭＯＳトランジスタを有する不揮発性メモ
リにおいてのみ、セル内トランジスタをＴＦＴで実現す
ることが容易であった。

【００１２】本発明の目的は、チャネルが形成される半
導体とゲート電極との間に複数の誘電体層が積層され、
その内部に電荷蓄積機能を持たせた不揮発性メモリセル
のスケーリング性および特性の向上の余地を狭めること
なく、そのメモリセルアレイの一部をＴＦＴから構成し
て半導体基板の上方に積層させ、ビット当たりのセル面
積を大幅に低減した不揮発性半導体メモリ装置を提供す
ることにある。

【００１３】

【課題を解決するための手段】本発明に係る不揮発性半
導体メモリ装置は、メモリセルのチャネルが形成される
半導体とゲート電極との間に複数の誘電体層が積層さ
れ、当該複数の誘電体層内部にチャネルと対向する面内
で離散化された電荷蓄積手段を含む不揮発性半導体メモ
リ装置であって、半導体基板上に導電層と層間絶縁層と
を複数積層させた積層構造を有し、メモリセルアレイを
構成する１つまたは複数のサブアレイが半導体基板に形
成され、メモリセルアレイの残りのサブアレイが上記積
層構造内に配置されている。本発明において、上記積層
構造内に配置されたサブアレイが、層間絶縁層上の半導
体薄膜に形成された複数のメモリトランジスタを有して
いる。また、メモリセルを選択し動作させる周辺回路
が、好適に、上記サブアレイ周囲の、半導体基板領域お
よび／または積層構造内に形成されている。この周辺回
路は、上記サブアレイ周囲の積層構造内に配置され、複
数のサブアレイの何れか１つを選択するセレクトトラン
ジスタ群を含む。あるいは、この周辺回路は、階層の異
なる複数のサブアレイを同時に選択し、同時に書き込む
機能を有している。

【００１４】この不揮発性半導体メモリ装置では、半導
体基板に形成したバルク型メモリセルを有したサブアレ
イの上層の積層構造内に、ＴＦＴ型メモリセルを有した
サブアレイが積層されている。各サブアレイを構成する
メモリトランジスタにおいて、複数の誘電体層を積層さ
せたゲート誘電体膜内で電荷蓄積手段が平面的に離散化
されている。このため、電荷蓄積手段と半導体薄膜との
間の電位障壁層を薄くし、その電位障壁層にリークパス
が生じても、その発生頻度がある程度小さいのであれ
ば、電荷保持特性の急激な低下にならない。電荷蓄積手
段（電荷トラップまたは小粒径導電体）が離散化されて
いるため、リークパス周囲の局所的な蓄積電荷が半導体
薄膜内に消失するに過ぎないからである。

【００１５】

【発明の実施の形態】以下、本発明に係る不揮発性半導
体メモリ装置の実施の形態を、図面を参照して説明す
る。図１は、本発明に係る不揮発性半導体メモリ装置の
一実施形態を示す断面図である。

【００１６】この不揮発性メモリは、平面上で、メモリ
セルアレイの配置領域と、周辺回路の配置領域に大別さ
れる。半導体基板ＳＵＢのメモリセルアレイの配置領域
にｐ型またはｎ型のウエルＷが形成され、半導体基板Ｓ
ＵＢの周辺回路の配置領域にｐ型またはｎ型のウエルＷ
０が形成されている。ウエルＷ，Ｗ０間の基板表面領域
は、誘電体分離層ＩＳＯにより分離されている。誘電体
分離層ＩＳＯは、ＬＯＣＯＳ法，トレンチ法またはフィ
ールドアイソレーション法により形成される。図示例の
誘電体分離層ＩＳＯは、ＳＴＩ(Shallow Trench Isolat
ion)法により形成されている。

【００１７】周辺回路のウエルＷ０の表面に、たとえば
１０数ｎｍ〜数１０ｎｍのゲート絶縁膜を介在させて各
種ＭＯＳトランジスタのゲート電極、あるいはゲート間
配線層が配置されている。ゲート電極間のウエル表面に
適宜、ウエルと逆導電型の不純物が添加され、これによ
りソース・ドレイン領域が形成されている。これによ
り、たとえば各種デコーダ、各種バッファ、制御回路ま
たは電源供給回路などの周辺回路用のバルク形トランジ
スタＱ１，Ｑ２，ＳＷが形成されている。なお、これら
バルク形ＭＯＳトランジスタＱ１，Ｑ２，ＳＷは、ｐ型
ウエルとｎ型ウエルに分けて形成されたＣＭＯＳ型とし
てもよい。ゲート電極は、ｐ型および／またはｎ型の不
純物が添加された多結晶シリコンなどからなる。ゲート
絶縁膜は、たとえば電源供給回路では厚くして高耐圧化
し、その他のロジック回路では薄くして動作性能を高め
るようにしてもよい。

【００１８】これらのトランジスタ上に、第１層間絶縁
層ＩＮＴ１が形成されている。第１層間絶縁層ＩＮＴ１
内に、各種コンタクトＷＣ１〜ＷＣ３および相互接続層
ＩＣが埋め込まれている。各種コンタクトＷＣ１〜ＷＣ
３は、たとえばタングステン（Ｗ）プラグなどから形成
され、ゲート電極または相互接続層ＩＣ上、あるいはソ
ース・ドレイン領域上に接している。相互接続層ＩＣ
は、適宜、コンタクトの上面に接し、素子間を電気的に
接続している。

【００１９】第１層間絶縁層ＩＮＴ１の上に半導体薄膜
ＳＴＦが形成され、この半導体薄膜にも周辺回路の一部
が形成されている。ここでは、メモリセルアレイのサブ
アレイを選択するための手段として、ＴＦＴ形のセレク
トトランジスタＳＷが形成されている。ＴＦＴ形のセレ
クトトランジスタＳＷ上を第２層間絶縁層ＩＮＴ２が覆
っている。セレクトトランジスタＳＷの一方のソース・
ドレイン領域は、ワードコンタクトＷＣ３を介して、下
層の他のセレクトトランジスタＳＷの一方のソース・ド
レイン領域に接続されている。これら上層と下層にそれ
ぞれ形成されたセレクトトランジスタＳＷの残りのソー
ス・ドレイン領域は、ワードコンタクトＷＣ２，相互接
続層ＩＣ，ワードコンタクトＷＣ１を介して、対応する
サブアレイのワード線に接続されている。なお、図１で
は、サブアレイを選択する手段を各階層に設けた場合を
例示したが、これに限定する必要はない。たとえば、こ
れらのセレクトトランジスタＳＷ全てをバルク形として
もよいし、ＴＦＴ形としてもよい。また、他の周辺回路
の機能ブロックを適宜、上層に配置してもよい。

【００２０】以下に、本発明で適用可能なメモリセル
と、そのアレイとの構成および動作について、図面を参
照しながら説明する。本実施形態のメモリセルアレイ
は、半導体基板に形成されたバルク形メモリトランジス
タを有したサブアレイ（以下、バルク形サブアレイとい
う）と、その上層の積層構造内に形成されたＴＦＴ形メ
モリトランジスタを有したサブアレイ（以下、ＴＦＴ形
サブアレイという）とからなる。ＴＦＴ形サブアレイ
は、２層以上としてもよいが、ここでは単層であるとす
る。

【００２１】メモリセルアレイ１ 図１に示すメモリセルアレイは、分離ソース線（ＳＳ
Ｌ）と称されるＮＯＲ型のメモリセルアレイである。図
２（Ａ），図２（Ｂ）は、このＳＳＬ−ＮＯＲ型メモリ
セルアレイの回路図である。図２（Ａ）にバルク形サブ
アレイＭＣＡ１の４メモリセル分の等価回路、図２
（Ｂ）にＴＦＴ形サブアレイＭＣＡ２の４メモリセル分
の等価回路を示す。

【００２２】これらのサブアレイＭＣＡ１，ＭＣＡ２の
構成は、等価回路上で同じである。以下、このアレイ構
成を図２（Ｂ）のＴＦＴ形サブアレイＭＣＡ２で説明す
る。メモリセルＭ１１，Ｍ２１，…，Ｍ１２，Ｍ２２，
…が行列状に配置されている。第１行のメモリセルトラ
ンジスタのゲートがワード線ＷＬ２１に接続され、第２
行のメモリセルトランジスタのゲートがワード線ＷＬ２
２に接続されている。ワード線ＷＬ２１，ＷＬ２２のそ
れぞれに、共通のアレイ選択線ＳＧＡ２により制御され
るセレクトトランジスタＳＷ１，ＳＷ２が接続されてい
る。第１列のメモリセルトランジスタのドレインがビッ
ト線ＢＬ２１に接続され、そのソースがソース線ＳＬ２
１に接続されている。同様に、第２列のメモリセルトラ
ンジスタのドレインがビット線ＢＬ２２に接続され、そ
のソースがソース線ＳＬ２２に接続されている。ビット
線ＢＬ２１，ＢＬ２２に、共通の選択ゲート線ＳＧ１に
より制御されるセレクトトランジスタＳＢ１，ＳＢ２が
接続されている。ソース線ＳＬ２１，ＢＬ２２に、共通
の選択ゲート線ＳＧ２により制御されるセレクトトラン
ジスタＳＳ１，ＳＳ２が接続されている。

【００２３】バルク形サブアレイＭＣＡ１におけるビッ
ト線およびソース線は、図１に示すように、ウエルＷの
表面に並行ストライプ状に形成されたｎ⁺ 型不純物領域
（ソース・ドレイン領域）Ｓ／Ｄからなる。第１列のソ
ース線ＳＬ１１と第２列のビット線ＢＬ１２との間、第
２列のソース線ＳＬ１２と第３列のビット線ＢＬ１３と
の間は、誘電体分離層ＩＳＯによってセル間分離されて
いる。このため、セル間の寄生トランジスタがオンする
ことによって意図しない電流が流れるようなことがな
い。なお、各セル内でソース・ドレイン領域Ｓ／Ｄ間に
挟まれたウエル領域は、チャネル形成領域と称される。
このチャネル形成領域は、必然的に、列方向に長い並行
ストライプ状となる。

【００２４】このチャネル形成領域およびソース・ドレ
イン領域Ｓ／Ｄと直交する行方向に、ゲート誘電体膜Ｇ
Ｄをウエルとの間に介在させた状態でワード線ＷＬ１
１，ＷＬ１２，…が配置されている。

【００２５】図３に、ＭＯＮＯＳ型メモリセルの拡大し
た断面図を示す。このゲート誘電体膜ＧＤは、いわゆる
ＯＮＯ型の３層からなる。具体的に、ゲート誘電体膜Ｇ
Ｄが、最下層のボトム誘電体層ＢＴＭ、中間の電荷蓄積
層ＣＨＳ、および最上層のトップ誘電体層ＴＯＰからな
る。ボトム誘電体層ＢＴＭは、たとえば、基板表面を熱
酸化して形成された熱酸化珪素、熱酸化珪素を窒化処理
してできた酸化窒化珪素からなる。電荷蓄積層ＣＨＳ
は、たとえば窒化珪素または酸化窒化珪素からなり、内
部に離散的な電荷蓄積手段として電荷トラップを多数含
む。トップ誘電体層ＴＯＰは、たとえば酸化珪素からな
る。なお、いわゆるＭＮＯＳ型の場合は、トップ誘電体
層ＴＯＰが省略され、電荷蓄積層ＣＨＳ（窒化膜）が比
較的に厚く形成される。また、ＭＮＯＳ型の窒化膜に代
えて、たとえばＴａ₂ Ｏ₃ などの高誘電体膜を半導体薄
膜上に直接形成してもよい。また、いわゆるナノ結晶型
の場合は、ボトム誘電体膜と酸化膜との間に、たとえば
多結晶珪素からなる無数の微細粒子が離散化して埋め込
まれている。

【００２６】ワード線ＷＬ１１，ＷＬ１２，…は、後述
するように２回のパターンニングによりスペース幅を極
限まで小さくしたワード線配置を採用してもよいが、こ
こでは、ワード線をライン幅と同じスペース幅で１回の
パターンニングにより形成している。なお、ワード線
は、ドープド多結晶珪素またはドープド非晶質珪素から
り、対応するセレクトトランジスタＳＷ１，ＳＷ２，…
と接続されている。このように形成されたバルク形サブ
アレイＭＣＡ１上に第１層間絶縁層ＩＮＴ１が形成さ
れ、その表面が平坦化されている。

【００２７】第１層間絶縁層ＩＮＴ１上に、たとえばｐ
型不純物が添加された多結晶珪素からなる半導体薄膜Ｓ
ＴＦが形成されている。この半導体薄膜ＳＴＦに、ＴＦ
Ｔ形サブアレイＭＣＡ２が形成されている。具体的に、
半導体薄膜ＳＴＦ内にｎ型不純物が添加され、これによ
りソース・ドレイン領域Ｓ／Ｄが互いに離間して形成さ
れている。ソース・ドレイン領域Ｓ／Ｄは、ビット線Ｂ
Ｌ２１，ＢＬ２２，…およびソース線ＳＬ２１，ＳＬ２
２，…を構成する。ビット線およびソース線は、列方向
に長くサブアレイ全体では並行ストライプ状に配置され
ている。セル境界に位置するビット線とソース線との間
の半導体薄膜部が絶縁化され、これにより誘電体分離層
ＩＳＯが形成されている。なお、後述するメモリセルア
レイ２と同じく、必要に応じてソース・ドレイン領域Ｓ
／Ｄ上となる部分にも、たとえばフィルドアイソレーシ
ョン法により誘電体分離層を形成してもよい。

【００２８】この半導体薄膜ＳＴＦ上にゲート誘電体膜
ＧＤを介在させた状態で、ワード線ＷＬ２１，ＷＬ２
２，…が並行ストライプ状に配置されている。このＦＴ
Ｆ形におけるゲート誘電体膜ＧＤも、バルク形と同様に
ＯＮＯ膜、ＮＯ膜、あるいは小粒径導電体を埋め込んだ
積層誘電体膜からなる。また、ワード線がドープド多結
晶珪素またはドープド非晶質珪素からなり、対応するセ
レクトトランジスタＳＷ１，ＳＷ２，…と接続されてい
る。このように形成されたＴＦＴ形サブアレイＭＣＡ２
上に第２層間絶縁層ＩＮＴ２が形成され、その表面が平
坦化されている。

【００２９】書き込み時に、図３に示す記憶部１に電荷
注入を行う場合は、ビット線ＢＬに正のドレイン電圧
（たとえば４．５Ｖ）、ソース線ＳＬとウエルＷまたは
半導体薄膜ＳＴＦのボディとに基準電圧０Ｖを印加し、
ワード線ＷＬに所定の正電圧（たとえば９Ｖ）を印加す
る。このとき、ソース線ＳＬを構成する右側のソース・
ドレイン領域Ｓ／Ｄから供給された電子がチャネル内を
加速され、ビット線ＢＬを構成する左側のソース・ドレ
イン領域Ｓ／Ｄ側で高いエネルギーを得て、ボトム誘電
体層ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄
積される。記憶部２に電荷を注入する場合は、周辺回路
が、ビット線ＢＬとソース線ＳＬ間の電圧を切り替え
る。これにより、電子の供給側と電子がエネルギー的に
ホットになる側が上記の場合と反対となり、電子が記憶
部２に注入される。

【００３０】読み出し時には、読み出し対象のビットが
書き込まれた記憶部側がソースとなるよう、ビット線Ｂ
Ｌとソース線ＳＬ間に所定の読み出しドレイン電圧を印
加する。たとえば、ビット線ＢＬを接地した状態で、ソ
ース線ＳＬに負電圧−１．５Ｖを印加する。また、両端
の記憶部にはさまれたチャネル部をオンさせ得るが記憶
部のしきい値電圧を変化させない程度に低く、かつ、最
適化された正の電圧（たとえば３Ｖ）をワード線ＷＬに
印加する。このとき、読み出し対象の記憶部の蓄積電荷
量、あるいは電荷の有無の違いによってチャネルの導電
率が有効に変化し、その結果、記憶情報がソースとドレ
イン間の電流量あるいは電位差に変換されて読み出され
る。もう一方の記憶部を読み出す場合は、周辺回路が、
その記憶部側がソースとなるように、ビット線とソース
線の電圧を切り替えることにより、上記と同様に読み出
しを行う。

【００３１】消去時には、チャネル形成領域とソース・
ドレイン領域Ｓ／Ｄの側が高く、ワード線ＷＬ側が低く
なるように、上記書き込み時とは逆方向の消去電圧を印
加する。これにより、記憶部の一方または双方から蓄積
電荷が基板ＳＵＢまたは半導体薄膜ＳＴＦの側にＦＮト
ンネリングまたは直接トンネリングにより引き抜かれ、
メモリトランジスタが消去状態に戻る。このときの消去
時間は１ｍｓ程度である。なお、他の消去方法として
は、ソース・ドレイン領域Ｓ／Ｄ側で発生し蓄積電荷と
は逆極性を有しバンド−バンド間トンネリングに起因し
て発生した高エネルギー電荷を、制御ゲートの電界によ
り引き寄せることによって記憶部に注入する方法も採用
可能である。

【００３２】メモリセルアレイ２ 図４に、バーチャルグランド（ＶＧ）形に接続したメモ
リセルアレイの行方向の断面図を示す。また、図５
（Ａ）にＴＦＴ形サブアレイの平面図、図５（Ｂ）にＡ
−Ａ線に沿った列方向の断面図を示す。

【００３３】図４に示すメモリセルアレイを図１と比較
すると、ウエルＷおよび半導体薄膜ＳＴＦにセル間分離
用の誘電体分離層ＩＳＯが形成されていない。したがっ
て、列方向に、チャネル形成領域とソース・ドレイン領
域Ｓ／Ｄが繰り返し配置されている。全てのソース・ド
レイン領域Ｓ／Ｄは、書き込みまたは読み出し対象の記
憶部に応じて、あるときはビット線として、また、ある
ときはソース線として機能する。したがって、すべてビ
ット線と称される。ＴＦＴ形で示す図５（Ａ）のよう
に、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２
４，…が並行ストライプ状に配置されている。ビット線
を構成する不純物領域上には、図４に示すように、たと
えばフィールドアイソレーション法により形成された誘
電体分離層ＩＳＯが、ほぼ同一パターンにて形成されて
いる。この誘電体分離層ＩＳＯの存在により、ゲートと
ソースまたはドレインとの間の寄生容量が低減され、ま
た、不要な箇所に電荷が注入されることが防止される。

【００３４】図５（Ａ）に示すように、チャネル形成領
域およびビット線と直交する行方向に、ワード線ＷＬ２
１，ＷＬ２２，ＷＬ２３，ＷＬ２４，ＷＬ２５，…が配
置されている。

【００３５】このワード線は、通常どおりにライン幅と
同じスペース幅で一括形成してもよいが、ここでは２回
のパターンニングによりスペース幅を極限まで小さくし
たワード線配置を採用している。このため、図５（Ｂ）
に示すように、偶数番目のワード線ＷＬ２２，ＷＬ２
４，…（以下、第１ワード線という）と奇数番目のワー
ド線ＷＬ２１，ＷＬ２３，ＷＬ２５，…（以下、第２ワ
ード線という）の断面形状が若干異なる。第１ワード線
ＷＬ２２，ＷＬ２４，…が、ゲート誘電体膜ＧＤ１を介
在させた状態で半導体薄膜ＳＴＦ上に形成されている。

【００３６】第１ワード線ＷＬ２２，ＷＬ２４，…の表
面、第１ワード線間に表出した半導体薄膜部の表面を覆
って、ゲート誘電体膜ＧＤ２が形成されている。そし
て、このゲート誘電体膜ＧＤ２を介在させて状態で、奇
数番目のワード線ＷＬ２１，ＷＬ２３，ＷＬ２５，…が
第１ワード線間に形成されている。全ワード線は、第１
ワード線と第２ワード線とを交互に配置させて構成され
ている。第１，第２ワード線の関係をさらに詳しく説明
すると、第２ワード線の底面が、ゲート誘電体膜ＧＤ２
を介在させた状態で、第１ワード線間の半導体領域に対
面している。第２ワード線の主側面が、ゲート誘電体膜
ＧＤ２を介在させた状態で、第１ワード線間の側面に対
面している。また、第２ワード線の幅方向の両端部が、
隣接する２つの第１ワード線の幅方向の端部それぞれ
に、ゲート誘電体膜ＧＤ２を介在させた状態で乗り上げ
ている。このように、図示例のワード線は、隣接する２
つのワード線間が、その離間方向の寸法が膜厚となるよ
うに介在するゲート誘電体膜ＧＤ２によって絶縁分離さ
れている。なお、ワード線は、ドープド多結晶珪素また
はドープド非晶質珪素からなる。

【００３７】ゲート誘電体膜ＧＤ１，ＧＤ２それぞれ
が、ＯＮＯ膜，ＮＯ膜または小粒径導電体を埋め込んだ
積層誘電体膜などからなる。ゲート誘電体膜ＧＤ１，Ｇ
Ｄ２は、トータルの厚さが二酸化珪素換算で十数ｎｍ程
度である。また、このゲート誘電体膜ＧＤ１とＧＤ２
は、少なくとも多結晶珪素（半導体薄膜ＳＴＦ）に接す
る部分において、各層の厚さを含めた構造および組成が
ほぼ等しいことが望ましい。ＭＯＮＯＳ型の場合の基本
的なセル構造は、図３と同様となる。

【００３８】書き込み時に、図３に示す記憶部１に電荷
注入を行う場合は、左側のソース・ドレイン領域Ｓ／Ｄ
に正のドレイン電圧、右側のソース・ドレイン領域Ｓ／
Ｄに基準電圧を印加し、ワード線ＷＬに所定の正電圧を
印加する。このとき、右側のソース・ドレイン領域Ｓ／
Ｄから供給された電子がチャネル内を加速され、左側の
ソース・ドレイン領域Ｓ／Ｄ側で高いエネルギーを得
て、ボトム誘電体層ＢＴＭの電位障壁を越えて記憶部１
に注入され、蓄積される。記憶部２に電荷を注入する場
合は、周辺回路が、ソース・ドレイン領域Ｓ／Ｄ間の電
圧を切り替える。これにより、電子の供給側と電子がエ
ネルギー的にホットになる側が上記の場合と反対とな
り、電子が記憶部２に注入される。

【００３９】読み出し時には、読み出し対象のビットが
書き込まれた記憶部側がソースとなるように、２つのソ
ース・ドレイン領域Ｓ／Ｄ間に所定の読み出しドレイン
電圧を印加する。また、両端の記憶部にはさまれたチャ
ネル部をオンさせ得るが記憶部のしきい値電圧を変化さ
せない程度に低く、かつ、最適化された正の電圧をワー
ド線ＷＬに印加する。このとき、読み出し対象の記憶部
の蓄積電荷量、あるいは電荷の有無の違いによってチャ
ネルの導電率が有効に変化し、その結果、記憶情報がソ
ースとドレイン間の電流量あるいは電位差に変換されて
読み出される。もう一方の記憶部を読み出す場合は、周
辺回路が、その記憶部側がソースとなるように、ソース
・ドレイン領域Ｓ／Ｄ間の電圧を切り替えることによ
り、上記と同様に読み出しを行う。

【００４０】消去時には、チャネル形成領域とソース・
ドレイン領域Ｓ／Ｄの側が高く、ワード線ＷＬ側が低く
なるように、上記書き込み時とは逆方向の消去電圧を印
加する。これにより、記憶部の一方または双方から蓄積
電荷が基板ＳＵＢまたは半導体薄膜ＳＴＦの側に引き抜
かれ、メモリトランジスタが消去状態に戻る。なお、他
の消去方法としては、ソース・ドレイン領域Ｓ／Ｄ側で
発生し蓄積電荷とは逆極性を有してバンド−バンド間を
トンネルした高エネルギー電荷を、制御ゲートの電界に
より引き寄せることによって記憶部に注入する方法も採
用可能である。

【００４１】つぎに、このＶＧ型メモリセルアレイの形
成手順を、ＴＦＴ形サブアレイを例として簡単に説明す
る。

【００４２】第１層間絶縁層ＩＮＴ１上に多結晶珪素の
膜（半導体薄膜ＳＴＦ）を堆積する。この堆積方法とし
ては、ＣＶＤ法やスタッパタリング法により非晶質珪素
を堆積し、その後、５５０℃で数１０時間のアニールま
たはレーザーアニールによりグレインを成長させて多結
晶珪素に改質する。なお、このＶＧ型メモリセルアレイ
では必要ないが、たとえばソース線分離（ＳＳＬ）型の
場合、チャネル形成領域の周囲の半導体薄膜部をリソグ
ラフィとエッチングにより除去し、素子分離する。

【００４３】半導体薄膜ＳＴＦ上にレジスト等のマスク
層を形成して、選択的イオン注入によりチャネル濃度を
決めるドーズでｐ型不純物をドープする。マスク層を除
去後、別のマスク層を形成して選択的にｎ型不純物をイ
オン注入し、ソース・ドレイン領域Ｓ／Ｄを（ビット線
ＢＬ２１，ＢＬ２２，…）を形成する。同様に、別のマ
スク層を形成して選択的にｐ型不純物をイオン注入し、
半導体薄膜の電位を与えるｐ⁺ コンタクト領域を形成す
る。ＲＴＡ法によりアニールして、導入不純物を活性化
する。

【００４４】半導体薄膜ＳＴＦ上に、ゲート誘電体膜Ｇ
Ｄ１を形成する。たとえば、半導体薄膜ＳＴＦ表面を熱
酸化してボトム誘電体層ＢＴＭを形成し、必要に応じて
ボトム誘電体層ＢＴＭを窒化処理し、ボトム誘電体層Ｂ
ＴＭ上に窒化珪素または酸化窒化珪素からなる電荷蓄積
膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ表面を熱酸化する
などの方法によりトップ誘電層ＴＯＰを形成する。ゲー
ト誘電体膜ＧＤ１上に、たとえばＣＶＤ法によりドープ
ド多結晶珪素またはドープド非晶質珪素からなる導電膜
を堆積する。この導電膜上にレジストパターンを形成し
て、ＲＩＥなどの異方性エッチングを行い導電膜をパタ
ーンニングする。続いて、導電膜パターン間で露出した
ゲート誘電体膜ＧＤ１を、たとえばＣＦ₄ ／ＣＨＦ₃ ／
Ａｒを用いたドライエッチング装置を用いてパターンニ
ングする。その後、レジストパターンを除去する。これ
により、ゲート誘電体膜ＧＤ１と第１ワード線ＷＬ２２
またはＷＬ２４からなる積層パターンが、ソース・ドレ
イン領域Ｓ／Ｄに対し直交する並行ストライプ状のパタ
ーンにて形成される。

【００４５】つぎに、半導体薄膜ＳＴＦ表面層をエッチ
ングする。このエッチングは、通常のドライエッチング
でもよいが犠牲酸化を用いる方法が望ましい。すなわ
ち、半導体薄膜表面を熱酸化して薄い犠牲酸化膜を形成
し、これをウエットエッチング等で除去する。これによ
り、犠牲酸化時に消費された多結晶シリコン表面層が均
一に、しかもダメージを残すことなくエッチングされた
こととなる。この犠牲酸化条件は、ゲート誘電体膜ＧＤ
１の形成時に半導体薄膜ＳＴＦ表面層に導入された窒素
原子が十分除去されるように予め決められる。

【００４６】上記したゲート誘電体膜ＧＤ１と同じ条件
で、２回目のゲート誘電体膜ＧＤ２の形成を行う。ま
た、ワード線ＷＬ２２，ＷＬ２４，…間を完全に埋め込
む導電膜ＷＬＦ、たとえばドープド多結晶珪素またはド
ープド非晶質珪素の膜を堆積する。この導電膜ＷＬＦ上
に、ワード線ＷＬ２２，ＷＬ２４，…上方で開口するレ
ジストを形成する。

【００４７】その後、このレジストをマスクとして、Ｒ
ＩＥなどの異方性エッチングを行う。これにより、導電
膜ＷＬＦが分離され、ワード線ＷＬ２１，ＷＬ２３，Ｗ
Ｌ２５，…が形成される。

【００４８】メモリセルアレイ３ 図６に、ビット線とソース線が階層化されたＳＳＬ−Ｎ
ＯＲ型メモリセルアレイの等価回路図を示す。このメモ
リセルアレイでは、ビット線が主ビット線と副ビット線
に階層化され、ソース線が主ソース線と副ソース線に階
層化されている。主ビット線ＭＢＬ１にセレクトトラン
ジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、
主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介
して副ビット線ＳＢＬ２が接続されている。また、主ソ
ース線ＭＳＬ１にセレクトトランジスタＳ１２を介して
副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に
セレクトトランジスタＳ２２を介して副ソース線ＳＳＬ
２が接続されている。副ビット線ＳＢＬ１，ＳＢＬ２お
よび副ソース線ＳＳＬ１，ＳＳＬ２は、それぞれソース
・ドレイン領域Ｓ／Ｄから構成され、図１と同様に並行
ストライプ状に配置され、セル間が誘電体分離層ＩＳＯ
で分離されている。主ビット線ＭＢＬ１，ＭＢＬ２およ
び主ソース線ＭＳＬ１，ＭＳＬ２は、上層配線層により
構成される。

【００４９】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つのセレク
トトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２
２）とにより、メモリセルアレイを構成する単位ブロッ
クが構成される。

【００５０】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
セレクトトランジスタＳ１１，…は選択ゲート線ＳＧ１
１により制御され、セレクトトランジスタＳ２１，…は
選択ゲート線ＳＧ２１により制御される。同様に、ワー
ド方向に隣接するセレクトトランジスタＳ１２，…は選
択ゲート線ＳＧ１２により制御され、セレクトトランジ
スタＳ２２，…は選択ゲート線ＳＧ２２により制御され
る。なお、各ワード線に対しても、図２（Ａ），図２
（Ｂ）と同様に、サブアレイを選択するために共通のア
レイ選択線により制御されるセレクトトランジスタＳＷ
１，ＳＷ２，…が接続されている。

【００５１】書き込み，読み出しおよび消去動作の基本
は、図２（Ａ），図２（Ｂ）の場合と同じであり、ここ
での説明は省略する。

【００５２】メモリセルアレイ４ 図７は、ＮＡＮＤ型のメモリセルアレイのバルク形サブ
アレイの平面図である。また、図８（Ａ）は図７のＡ−
Ａ線に沿った断面図、図８（Ｂ）は図８（Ａ）の一部を
拡大した断面図である。

【００５３】このメモリセルアレイは、たとえばｐ型不
純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦ
に形成されている。半導体薄膜ＳＴＦ上に、ワード線Ｗ
Ｌ２１，ＷＬ２２，…ＷＬ２ｎが形成されている。奇数
番目のワード線ＷＬ２１，ＷＬ２３，…，ＷＬ２ｎ（第
１ワード線）が、ゲート誘電体膜ＧＤ１を介在させた状
態で半導体薄膜ＳＴＦ上に形成されている。第１ワード
線ＷＬ２１，ＷＬ２３，…，ＷＬ２ｎの表面、第１ワー
ド線間に表出した半導体薄膜部の表面を覆って、ゲート
誘電体膜ＧＤ２が形成されている。そして、このゲート
誘電体膜ＧＤ２を介在させて状態で、偶数番目のワード
線ＷＬ２２，ＷＬ２４，…（第２ワード線）が第１ワー
ド線間に形成されている。このように、隣接する２つの
ワード線間が、その離間方向の寸法が膜厚となるように
介在するゲート誘電体膜ＧＤ２によって絶縁分離されて
いる。なお、ワード線は、ドープド多結晶珪素またはド
ープド非晶質珪素からなる。

【００５４】ゲート誘電体膜ＧＤ１，ＧＤ２は、たとえ
ばＯＮＯ膜，ＮＯ膜または小粒径導電体を埋め込んだ積
層誘電体膜などからなる。ここでは、図８（Ｂ）に示す
ように、各ゲート誘電体膜が、最下層のボトム誘電体層
ＢＴＭ、中間の電荷蓄積層ＣＨＳ、および最上層のトッ
プ誘電層ＴＯＰからなる。

【００５５】ワード線ＷＬ２１の外側に、たとえばゲー
ト誘電体膜ＧＤ２により分離された選択ゲート線ＳＧ１
が並行に配置されている。同様に、ワード線ＷＬ２ｎの
外側に、たとえばゲート誘電体膜ＧＤ２により分離され
た選択ゲート線ＳＧ２が並行に配置されている。これら
の選択ゲート線ＳＧ１，ＳＧ２は、セレクトトランジス
タのゲート電極を兼用し、ゲート誘電体膜ＧＤ３を介し
て半導体薄膜ＳＴＦに接している。ゲート誘電体膜ＧＤ
３は、たとえば単層の二酸化珪素膜から構成される。こ
の場合、製造工程が若干複雑になるが、この部分のみ単
層のゲート誘電体膜を形成して、セレクトトランジスタ
が通常のＭＯＳ型となる。あるいは、ゲート誘電体膜Ｇ
Ｄ２とＧＤ３を同じ膜として、印加バイアス条件によ
り、このゲート誘電体膜ＧＤ３の部分には電荷の注入が
なされないようにしてもよい。

【００５６】選択ゲート線ＳＧ１の外側には、ｎ型不純
物領域からなるドレイン領域ＤＲが形成されている。こ
のドレイン領域ＤＲは、図示しない他のＮＡＮＤストリ
ングと共有されている。また、選択ゲート線ＳＧ２の外
側には、ｎ型不純物領域からなる共通ソース線ＣＳＬが
形成されている。共通ソース線ＣＳＬは、行方向に並ぶ
１行分のＮＡＮＤストリング、および、列方向に隣接す
る図示しない他の１行分のＮＡＮＤストリングで共有さ
れている。

【００５７】これらＮＡＮＤストリングを構成するトラ
ンジスタ上に、第２層間絶縁層ＩＮＴ２が形成されてい
る。第２層間絶縁層ＩＮＴ２上に並行ストライプ状のビ
ット線を配置してもよいが、ここでは、ドレイン領域Ｄ
Ｒが、ビットコンタクトＢＣ、ドレイン配線メタル層Ｃ
ＭＤを介して、下層の周辺回路に接続されている。ま
た、断面図には表れていない箇所で、共通ソース線ＣＳ
Ｌが、同様に、ソースコンタクト，ソース配線メタル層
を介して、下層の周辺回路に接続されている。

【００５８】書き込み時に、図８（Ｂ）に示す記憶部１
に電荷注入を行う場合は、ドレイン領域ＤＲに正のドレ
イン電圧、共通ソース線ＣＳＬに基準電圧を印加し、２
つのセレクトトランジスタをオンさせる電圧を選択ゲー
ト線ＳＧ１，ＳＧ２に印加する。また、書き込み対象の
セルが接続されたワード線ＷＬ２３以外の他のワード線
ＷＬ２１，ＷＬ２２，ＷＬ２４，…ＷＬ２ｎには、上記
ドレイン電圧または上記基準電圧を書き込み対象のセル
に伝達可能なパス電圧を印加する。これにより、書き込
み対象のセルを構成するメモリトランジスタのソースと
ドレイン間に、所定の書き込みドレイン電圧が印加され
る。その状態で、ワード線ＷＬ２３に所定のプログラム
電圧を印加する。このとき、図８（Ｂ）の右側からチャ
ネルに供給された電子がチャネル内を加速され、チャネ
ル左端部で高いエネルギーを得て、ボトム誘電体層ＢＴ
Ｍの電位障壁を越えて記憶部１に注入され、蓄積され
る。記憶部２に電荷を注入する場合は、周辺回路が、ド
レイン領域ＤＲと共通ソース線ＣＳＬとの間の電圧を切
り替える。これにより、電子の供給側と電子がエネルギ
ー的にホットになる側が上記の場合と反対となり、電子
が記憶部２に注入される。

【００５９】他の更に望ましい書き込み方法としては、
ソースサイド注入法が採用できる。この場合、記憶部１
への書き込み時には、ドレイン領域ＤＲから基準電圧を
供給し、共通ソース線ＣＳＬからドレイン電圧を供給す
る。また、書き込み対象のセルが接続されたワード線Ｗ
Ｌ２３の１つソース寄りのワード線ＷＬ２２の印加電圧
は、単なるパス電圧ではなく、ソースサイド注入が可能
に最適化された電圧である。これにより、ワード線ＷＬ
２２とワード線ＷＬ２３との境界付近で横方向電界が強
まり、メモリトランジスタのソース端（記憶部１）に電
子を、さらに効率よく注入できる。

【００６０】記憶部２に電荷を注入する場合は、周辺回
路が、ドレイン領域ＤＲと共通ソース線ＣＳＬとの間の
電圧を切り替え、かつ、ワード線ＷＬ２４の電圧値をソ
ースサイド注入が可能な値に最適化する。これにより、
電子の供給側と電子がエネルギー的にホットになる側が
上記の場合と反対となり、電子が記憶部２に注入され
る。

【００６１】読み出し時には、読み出し対象のビットが
書き込まれた記憶部側がソースとなるようにドレイン領
域ＤＲと共通ソース線ＣＳＬ間に所定の読み出しドレイ
ン電圧を印加し、読み出し対象のセルが接続されたワー
ド線以外のワード線にパス電圧を印加する。また、両端
の記憶部にはさまれたチャネル部をオンさせ得るが記憶
部のしきい値電圧を変化させない程度に低く、かつ、最
適化された正の電圧をワード線ＷＬ２３に印加する。こ
のとき、読み出し対象の記憶部の蓄積電荷量、あるいは
電荷の有無の違いによってチャネルの導電率が有効に変
化し、その結果、記憶情報がビット線に流れる電流量あ
るいはその電位変化量に変換されて読み出される。もう
一方のビットを読み出す場合は、そのビットが書き込ま
れた記憶部側がソースとなるように、周辺回路が、ドレ
イン領域ＤＲと共通ソース線ＣＳＬとの電圧を切り替え
ることにより、上記と同様に読み出しを行う。

【００６２】消去時は、チャネル全面のＦＮトンネリン
グを用いて基板側に電荷を引き抜くか、ワード線側に電
荷を引き抜くことで一括消去する。

【００６３】つぎに、このＮＡＮＤ型サブアレイの形成
手順を簡単に説明する。

【００６４】第１層間絶縁層ＩＮＴ１上に、メモリセル
アレイ２と同様な方法により、半導体薄膜ＳＴＦを形成
する。チャネル形成領域の周囲の半導体薄膜部をリソグ
ラフィとエッチングにより除去し、素子分離する。半導
体薄膜ＳＴＦ上にレジスト等のマスク層を形成して、選
択的イオン注入によりチャネル濃度を決めるドーズでｐ
型不純物をドープする。別のマスク層を形成して選択的
にｐ型不純物をイオン注入し、半導体薄膜の電位を与え
るｐ⁺ コンタクト領域を形成する。ＲＴＡ法によりアニ
ールして、導入不純物を活性化する。

【００６５】半導体薄膜ＳＴＦ上に、メモリセルアレイ
２と同様な方法により、図８（Ｂ）に示すゲート誘電体
膜ＧＤ１を形成する。ゲート誘電体膜ＧＤ１上に、たと
えばＣＶＤ法によりドープド多結晶珪素またはドープド
非晶質珪素からなる導電膜を堆積する。この導電膜上に
レジストパターンを形成して、ＲＩＥなどの異方性エッ
チングを行い導電膜をパターンニングする。続いて、導
電膜パターン間で露出した第１電荷蓄積膜ＧＤ１を、た
とえばＣＦ₄ ／ＣＨＦ₃ ／Ａｒを用いたドライエッチン
グ装置を用いてパターンニングする。その後、レジスト
パターンを除去する。これにより、ゲート誘電体膜ＧＤ
１と第１ワード線ＷＬ２１，ＷＬ２３，…ＷＬ２ｎから
なる積層パターンが、並行ストライプ状のパターンにて
形成される。

【００６６】つぎに、必要に応じて、たとえば半導体薄
膜ＳＴＦ表面層を犠牲酸化を用いる方法により軽くエッ
チングする。続いて、ゲート誘電体膜ＧＤ１と同じ条件
で、２回目のゲート誘電体膜ＧＤ２の形成を行う。ま
た、必要に応じて、ワード線ＷＬ１外側領域とワード線
ＷＬｎ外側領域のゲート誘電体膜ＧＤ２を選択的に除去
し、この部分に単層の誘電体膜ＧＤ３を選択的に形成す
る。

【００６７】第１ワード線ＷＬ２１，ＷＬ２３，…，Ｗ
Ｌ２ｎ間を完全に埋め込む導電膜、たとえばドープド多
結晶珪素またはドープド非晶質珪素の膜を堆積する。こ
の導電膜上に、第１ワード線ＷＬ２１，ＷＬ２３，…，
ＷＬ２ｎ上方で開口するレジストを形成する。

【００６８】その後、このレジストをマスクとして、Ｒ
ＩＥなどの異方性エッチングを行う。これにより、導電
膜が分離され、図８（Ａ）に示す第２ワード線ＷＬ２
２，ＷＬ２４，…および選択ゲート線ＳＧ１，ＳＧ２が
形成される。

【００６９】選択ゲート線ＳＧ１，ＳＧ２の外側の半導
体薄膜部に、ｎ型不純物をイオン注入する。このとき、
ワード線の配置領域ではイオンが透過しないためソース
・ドレイン領域は形成されない。その後は、第２層間絶
縁層ＩＮＴ２の堆積、ビットコンタクトＢＣの形成、上
層配線層の形成を経て、当該ＮＡＮＤ型サブアレイを完
成させる。

【００７０】メモリセルアレイ５ 図９（Ａ）は、このアレイを構成するメモリセルの構造
を示す断面図、図９（Ｂ）は、その平面図である。

【００７１】ｐ型不純物が添加された半導体薄膜ＳＴＦ
に、ｎ型不純物が高濃度に導入されて出来た２つのソー
ス・ドレイン領域Ｓ／Ｄが互いに離れて形成されてい
る。ソース・ドレイン領域Ｓ／Ｄは、上記した他のメモ
リセルアレイと同様に、並行ストライプ状に配置されて
いる。２つのソース・ドレイン領域Ｓ／Ｄ間がチャネル
形成領域となる。チャネル形成領域は、そのほぼ中央に
形成された内側チャネル領域Ｃｈ２と、内側チャネル領
域Ｃｈ２とソース・ドレイン領域Ｓ／Ｄとの間の２つの
外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂとからなる。内側
チャネル領域Ｃｈ２は、外側チャネル領域Ｃｈ１ａ，Ｃ
ｈ１ｂに比べ活性化されたｐ型不純物の濃度が低く、高
閾値化されている。

【００７２】内側チャネル領域Ｃｈ２上に、たとえば１
ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層の
ゲート誘電体膜ＧＤ０が形成されている。このゲート誘
電体膜ＧＤ０は、単層であり、かつ膜中のキャリアトラ
ップは比較的に少なく電荷保持能力を有しない。ゲート
誘電体膜ＧＤ０上に、不純物が添加された多結晶珪素ま
たは非晶質珪素からなる制御ゲート電極ＣＧが形成され
ている。制御ゲート電極ＣＧは、ソース・ドレイン領域
Ｓ／Ｄの離間スペース内で、ソース・ドレイン領域Ｓ／
Ｄと平行に列方向に長く配置されている。制御ゲート電
極ＣＧは、メモリセルアレイの制御線ＣＬを構成する。
制御ゲート電極ＣＧのゲート長に限定はないが、たとえ
ば５０ｎｍ以下と超微細化すると、チャネル内のキャリ
アが準バリスティックに走行し、好ましい。すなわち、
電界条件にもよるが、このようにゲート長を極微細化す
ると、ソースから供給されたキャリアがチャネル内を移
動する際に、不純物による細かな小角散乱は受けるが軌
道を大きく曲げるような大角散乱を受けることなく、キ
ャリアが弾道的に走行するようになる。

【００７３】ゲート誘電体膜ＧＤ０と制御ゲート電極Ｃ
Ｇの積層パターンの表面、および半導体薄膜表面を覆っ
て、たとえば３層ＢＴＭ，ＣＨＳ，ＴＯＰからなり電荷
蓄積能力を有するゲート誘電体膜ＧＤが形成されてい
る。このゲート誘電体膜ＧＤ上に、制御ゲート電極ＣＧ
と交差するメモリトランジスタのゲート電極が形成され
ている。ゲート電極は、たとえば不純物が添加された多
結晶珪素または非晶質珪素からなり、メモリセルアレイ
のワード線ＷＬを構成する。

【００７４】このメモリセルは、メモリトランジスタ、
ＭＯＳ型のトランジスタ、メモリトランジスタが、２つ
のビット線ＢＬ（ソース・ドレイン領域Ｓ／Ｄ）間に直
列に接続した３トランジスタ構成となる。２つのメモリ
トランジスタのゲートは、ワード線ＷＬにより制御さ
れ、中央のＭＯＳ型トランジスタのゲートはビット線Ｂ
Ｌと平行な制御線ＣＬにより制御される。前記したチャ
ネル濃度差、および誘電体膜ＧＤ０，ＧＤの材料、厚さ
および構造の諸条件により、消去状態のメモリトランジ
スタのしきい値電圧は、ＭＯＳ型トランジスタのしきい
値電圧より低く設定されている。中央のＭＯＳ型トラン
ジスタの主な機能としては、メモリトランジスタの動作
（書き込み、読み出し、消去）時に特性向上のために補
助的に動作したり、チャネル形成領域とゲート誘電体膜
ＧＤとの接触部分を規定する。チャネル形成領域とゲー
ト誘電体膜ＧＤの接触部分が記憶部となる。２つの記憶
部１，記憶部２間の単層の誘電体膜ＧＤ０は、電荷蓄積
能力を有しないためデータ記憶に寄与できない。

【００７５】図１０は、このメモリセルをＳＳＬ−ＮＯ
Ｒ型に接続したメモリセルアレイを示す。奇数番目のソ
ース・ドレイン領域Ｓ／Ｄからなるソース線ＳＬ１，Ｓ
Ｌ２，…，ＳＬ６，…と、偶数番目のソース・ドレイン
領域Ｓ／Ｄからなるビット線ＢＬ１，ＢＬ２，…，ＢＬ
６，…とが行方向に交互で、列方向に長く平行に配線さ
れている。また、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…
が、行方向に長く平行に配置されている。ソース線とビ
ット線の対と、ワード線Ｗとの交点付近にメモリセルが
配置されている。第１列では、ソース線ＳＬ１とビット
線ＢＬ１との間にメモリセルＭ１１，Ｍ１２，Ｍ１３，
…が並列接続され、メモリセルＭ１１の２つのゲート電
極がワード線ＷＬ１に接続され、メモリセルＭ１２の２
つのゲート電極がワード線ＷＬ２に接続され、メモリセ
ルＭ１３の２つのゲート電極がワード線ＷＬ３に接続さ
れている。このような接続関係が、他の列についても繰
り返されている。各列のメモリセルのほぼ中央を貫い
て、制御線ＣＬ１，ＣＬ２，…，ＣＬ６，…が列方向に
配線されている。ソース線とビット線はカラムデコー
ダ、ワード線はロウデコーダ、制御線ＣＬはカラム分割
制御回路により制御される。

【００７６】図１１は、メモリセルをＶＧ型に接続した
メモリセルアレイの回路図である。このメモリセルアレ
イでは、図１０において行方向に隣り合うセルがビット
線を共有している。具体的に列方向の配線は、ビット線
ＢＬ１，ＢＬ２，…ＢＬ７，…と、制御線ＣＬ１，ＣＬ
２，…，ＣＬ６，…が行方向に交互に配置されている。
他の構成は、図１０と同じである。このようなＶＧ型メ
モリセルアレイでは、図１０の場合と比較すると、片側
のＳ／Ｄ不純物領域の配置スペースが不要であり、また
上層のメタル配線に余裕があるため、セル面積が小さ
い。

【００７７】つぎに、このメモリセルの製造方法を説明
する。第１層間絶縁層ＩＮＴ上に、他のメモリセルアレ
イと同様な方法によって、半導体薄膜ＳＴＦを形成す
る。この半導体薄膜に、必要に応じて誘電体分離層ＩＳ
Ｏを形成し、チャネル形成領域表面を熱酸化してゲート
誘電体膜ＧＤ０を形成する。このゲート誘電体膜ＧＤ０
をスルー膜として、チャネル形成領域の全域に対し、中
央のＭＯＳ型トランジスタの比較的高いしきい値電圧を
決めるチャネルドープを、たとえばイオン注入により行
う。これにより、図９（Ａ）に示すように、内側チャネ
ル領域Ｃｈ２となる高閾値チャネルドープ層が形成され
る。続いて、ゲート誘電体膜ＧＤ０上に、不純物が添加
された多結晶珪素または非晶質珪素を堆積し、列方向に
長いライン状にパターンニングし、制御ゲート電極ＣＧ
を形成する。

【００７８】制御ゲート電極ＣＧをマスクとし、ゲート
誘電体膜ＧＤ０をスルー膜としたイオン注入により、制
御ゲート電極ＣＧ周囲のチャネル形成領域に逆導電型の
不純物を導入する（カウンタードープ）。これにより、
制御ゲート電極ＣＧ周囲の領域では、制御ゲート電極Ｃ
Ｇ下方の領域よりｐ型が弱まる。その結果、内側チャネ
ル領域Ｃｈ２に比べ、外側チャネル領域Ｃｈ１ａ，Ｃｈ
１ｂのしきい値電圧が下がる。このことにより、同じゲ
ート電圧を印加した場合でも、より低いチャネル抵抗を
得ることができる。

【００７９】つぎに、制御ゲート電極ＣＧをマスクとし
てゲート誘電体膜ＧＤ０を同じパターンに加工した後、
全面にゲート誘電体膜ＧＤを形成する。具体的に、たと
えば、短時間高温熱処理法（ＲＴＯ法）により１０００
℃，１０ｓｅｃの熱処理を行い、二酸化珪素膜（ボトム
誘電体層ＢＴＭ）を形成する。つぎに、ボトム誘電体層
ＢＴＭ上にＬＰ−ＣＶＤ法により窒化珪素膜（電荷蓄積
層ＣＨＳ）を、最終膜厚より厚めに堆積する。このＣＶ
Ｄは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニ
アを混合したガスを用い、基板温度７３０℃で行う。形
成した窒化珪素膜表面を熱酸化法により酸化して、たと
えば３．５ｎｍの二酸化珪素膜（トップ誘電体層ＴＯ
Ｐ）を形成する。この熱酸化は、たとえばＨ₂Ｏ雰囲気
中で炉温度９５０℃で４０分程度行う。

【００８０】つぎに、制御ゲート電極ＣＧ形状を反映し
て出来たゲート誘電体膜ＧＤの段差の両側面に、導電材
料かなるサイドウォールを形成する。具体的には、不純
物が添加された多結晶珪素または非晶質珪素を厚く堆積
し、これを異方性が強い条件で全面エッチング（エッチ
バック）する。必要に応じて、形成したサイドウォール
および制御ゲート電極ＣＧをマスクとした斜めイオン注
入により、ｎ型あるいはｐ型の不純物を半導体薄膜ＳＴ
Ｆの比較的深い位置まで導入する。これにより、しきい
値電圧の調整、あるいはパンチスルー耐性を高めること
が可能となる。

【００８１】続いて、サイドウォールおよび制御ゲート
電極ＣＧをマスクとした、ほぼ垂直なイオン注入によ
り、ｎ型不純物をサイドウォール外側の領域にドープ
し、ソース・ドレイン領域Ｓ／Ｄを形成する。その後、
たとえば、サイドウォールを構成する材料と同じ不純物
添加条件の多結晶珪素または非晶質珪素を全面に厚く堆
積し、制御ゲート電極ＣＧと直交する方向に長いライン
状にパターンニングし、ワード線ＷＬを形成する。

【００８２】その後は、第２層間絶縁層ＩＮＴ２の堆
積、コンタクト形成、上層配線層の形成等をへて当該不
揮発性メモリを完成させる。

【００８３】つぎに、メモリセルの動作を説明する。書
き込みは、ＣＨＥ注入を用いる第１の方法と、ブレーク
ダウンによる高エネルギー電荷を注入する第２の方法が
ある。

【００８４】第１の方法では、ソースとなる不純物領域
Ｓ／Ｄに基準電圧，ドレインとなる不純物領域Ｓ／Ｄに
ドレイン電圧を印加し、制御ゲート電極ＣＧ（制御線Ｃ
Ｌ）に所定の正電圧、ワード線ＷＬに所定の正電圧を印
加する。この条件下、チャネル形成領域に反転層（チャ
ネル）が形成され、ソースから供給された電子がチャネ
ル内を加速され、その一部がドレイン側で、電荷保持膜
６のボトム誘電体層ＢＴＭを構成する二酸化珪素膜のエ
ネルギー障壁を越える高エネルギー電子（ホットエレク
トロン）となる。ホットエレクトロンの一部は、ある確
率でゲート誘電体膜ＧＤのドレイン側部分（記憶部）に
注入される。

【００８５】この書き込み時のチャネル電子は、不純物
散乱および半導体格子との衝突により電界から受けたエ
ネルギーの一部を損失しながら、全体では加速されてゆ
く。この電子の運動エネルギーはドレイン端付近でピー
クを迎え、電子が充満しているソース・ドレインＳ／Ｄ
に入ると急激に減少する。この運動エネルギーのピーク
点を出来るだけ大きくすることができれば、ホットエレ
クトロンの注入効率が向上する。

【００８６】このメモリセルでは、チャネルに抵抗差を
持たせることで内側チャネル領域Ｃｈ２の抵抗を相対的
に高くし、この領域での電界を上げ、ここでの加速効率
を上げる。したがって、電子が注入直前で最も効率よく
エネルギー的に励起され、その結果、チャネルに抵抗差
を持たせない従来の場合より、ホットエレクトロンの注
入効率が向上する。とくに、内側チャネル長を短くする
と、高エネルギー電界中を電子が準バリスティックに走
行し、さらに注入効率が向上する。

【００８７】一方、もう一方の記憶部に書き込みたい場
合は、２つの不純物領域Ｓ／Ｄの電圧関係を入れ替える
ことにより、同様な原理でホットエレクトロンが他の記
憶部に注入される。電子が注入されるとメモリトランジ
スタのしきい値電圧が上昇し書き込み状態となる。

【００８８】第２の書き込み方法では、ワード線ＷＬに
負電圧を印加し、書き込み側の不純物領域Ｓ／Ｄに正電
圧を印加する。この条件下、ｎ型不純物領域の表面が深
い空乏状態となり、エネルギーバンドの曲がりが急峻と
なる。そして反転層が形成され、ついにはアバランシェ
ブレークダウンが生じる。このブレークダウンにより高
エネルギーを有する電子、ホール対が生じ、高エネルギ
ー電子は正電圧に引き寄せられてｎ型不純物領域Ｓ／Ｄ
内に吸収される。一方、高エネルギーホール（ホットホ
ール）は、多くが半導体薄膜ＳＴＦに流れるが、その一
部がチャネル形成領域側にドリフトして、そこでワード
線ＷＬによる電界に引き寄せられて二酸化膜障壁を越え
て、ゲート誘電体膜ＧＤ内に注入される。この第２の方
法では、反対側の記憶部へのホットホール注入も同様に
できる。この方法は、チャネルを形成しないため、２つ
の記憶部に同時に書き込みが可能である。

【００８９】読み出しは、読み出し対象の記憶データが
保持された記憶部側をソースとし、他の記憶部側がドレ
インとなるように、２つのソース・ドレイン領域Ｓ／Ｄ
間に、たとえば１．５〜３Ｖ程度のドレイン電圧を印加
し、両ゲート電極ＣＧ，ＷＬそれぞれに所定の正電圧を
印加する。その結果、読み出し対象の記憶部内の電荷の
有無または電荷量の違いに応じて、チャネルのオン／オ
フあるいは電流量の違いが生じ、その結果、ドレイン側
の不純物領域の電位変化が現出する。この電位変化を図
示しないセンスアンプにより読み出すことで、記憶デー
タの論理判別が可能となる。他の記憶部の読み出しは、
ソースとドレインを入れ替えて同様に行う。これによ
り、２ビット記憶データが独立に読み出せる。

【００９０】消去では、保持電荷を引き抜くか、逆極性
の電荷を注入する。後者の場合、上記した第１の方法で
書き込みしたときは、第２の方法を消去に用いる。逆
に、第２の方法で書き込みしたときは、第１の方法を消
去に用いる。前者の保持電荷の引き抜きでは、トンネリ
ング現象による電荷が引き抜かれる大きさと方向の所定
電界を、ワード線ＷＬとソース・ドレイン領域Ｓ／Ｄ間
に発生させる。これにより、保持電荷が基板側に引き抜
かれ、メモリトランジスタのしきい値電圧が低い消去状
態となる。

【００９１】このメモリセルでは、電荷蓄積能力を有す
る２つの記憶部を有し、その２つの記憶部間が電荷蓄積
能力を有しない単層の誘電体膜ＧＤ０によって離されて
いる。したがって、２ビット記憶データ保持時に、２ビ
ットの記憶情報が確実に峻別される。なぜなら、各記憶
部に過剰に電荷が注入されても、その間にデータ保持特
性能力を有しない単層の誘電体膜ＧＤ０が存在すること
により、ある領域以上は電荷注入が進まないため、電荷
の分布領域同士が混じらないからである。また、高温保
持時に保持電荷がドリフトしても電荷の分布領域同士が
混じらないため、この点でも２ビット情報の記憶がぼけ
ない。また、チャネル形成領域Ｃｈに抵抗差を設けるこ
とは、書き込みまたは消去時に、電荷の注入効率が高
く、高速動作が実現される。

【００９２】バルク形のＭＯＮＯＳメモリセルの書き込
み状態、消去状態の電流−電圧特性について検討した。
この検討に用いたメモリセルは図３の構造を有し、図２
（Ａ），図２（Ｂ）に示すＳＳＬ−ＮＯＲ型に接続した
ものを用いた。この結果、ドレイン電圧１．５Ｖでの非
選択セルからのオフリーク電流値は約１ｎＡであった。
この場合の読み出し電流は１０μＡ以上であるため、非
選択セルの誤読み出しが生じることはない。また、ゲー
ト長０．１８μｍのＭＯＮＯＳ型メモリトランジスタに
おいて読み出し時のパンチスルー耐圧のマージンは十分
あることが分かった。ゲート電圧１．５Ｖでのリードデ
ィスターブ特性も評価したが、３×１０⁸ ｓｅｃ以上の
時間経過後でも読み出しが可能であることが分かった。
データ書き換え回数は、電荷トラップが空間的に離散化
されているために良好で、１×１０⁶ 回を満足すること
が分かった。また、データ保持特性は１×１０⁶ 回のデ
ータ書き換え後で８５℃，１０年を満足した。

【００９３】同様にして、ＴＦＴ形のＭＯＮＯＳメモリ
セルについても、各種メモリトランジスタ特性を評価し
た。その結果、上述したバルク形のＭＯＮＯＳメモリセ
ルに匹敵するデータが得られた。なお、バルク形のＭＯ
ＮＯＳメモリセルと全く同じ特性を得るには、ＴＦＴ形
のＭＯＮＯＳメモリセルのデザインルールを若干大きく
するとよいことも判明した。

【００９４】なお、ここまでの説明では、周辺回路はサ
ブアレイの一つを選択するとした。しかし、本発明で
は、周辺回路を、階層が異なる複数のサブアレイを同時
に選択し、同時に書き込むように構成してもよい。たと
えば、図２（Ａ）のバルク型サブアレイＭＣＡ１と図２
（Ｂ）のＴＦＴ型サブアレイＭＣＡ２を同時選択とする
場合、アレイ選択線ＳＧＡ１とＳＧＡ２とを同時に活性
化し、また、各サブアレイにおける選択ゲート線ＳＧ１
同士、選択ゲート線ＳＧ２同士を同時に活性化する。そ
して、各サブアレイにおけるビット線、ソース線および
ワード線を同時に駆動して、バルク型サブアレイＭＣＡ
１とＴＦＴ型サブアレイＭＣＡ２に対し同時書き込みを
実行する。これにより、単位時間当たりの書き込み速度
が大幅に短くできる。

【００９５】上述した何れのメモリセルアレイにおいて
も、その多層化のために、複数の誘電体層を積層させた
ゲート誘電体膜ＧＤ，ＧＤ１，ＧＤ２内で電荷蓄積手段
が平面的に離散化されている。電荷蓄積手段と半導体薄
膜ＳＴＦとの間の電位障壁層ＢＴＭを薄くし、その電位
障壁層ＢＴＭにリークパスが生じても、その発生頻度が
ある程度小さいのであれば、電荷保持特性の急激な低下
にならない。電荷蓄積手段（電荷トラップまたは小粒径
導電体）が離散化されているため、リークパス周囲の局
所的な蓄積電荷が半導体薄膜ＳＴＦ内に消失するに過ぎ
ないからである。

【００９６】さらに、メモリセルアレイ２，４で詳述し
たように、ワード線を一部オーバラップさせた場合、そ
のワード線間の距離が誘電体膜（ゲート誘電体膜ＧＤ
２）の膜厚によって決まるため、ワード線幅に比べワー
ド線間距離が大幅に小さい。したがって、２Ｆ² （Ｆ：
リソグラフィの解像限界またはデザインルール）と２ビ
ットを記憶するセルとしては極めて小さい面積のメモリ
セルが実現できる。

【００９７】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
によれば、半導体基板の上方に導電層を層間絶縁層を間
に挟んで複数積層した積層構造内にメモリセルアレイの
一部をを配置することが可能となった。このメモリセル
アレイの多層化により、チップ内におけるメモリセルア
レイの専有面積を縮小し、ビットコストを大幅に低減す
ることができた。また、周辺回路の各サブアレイへの接
続が容易となった。

【図面の簡単な説明】

【図１】実施形態に係る不揮発性メモリの概略構造を示
す断面図である。

【図２】実施形態のメモリセルアレイ１に係り、（Ａ）
はバルク形サブアレイの等価回路図、（Ｂ）はＴＦＴ形
サブアレイの等価回路図である。

【図３】実施形態のメモリセルアレイ１に係り、メモリ
セルの構造を示す断面図である。

【図４】実施形態のメモリセルアレイ２の概略構造を示
す断面図である。

【図５】実施形態のメモリセルアレイ２に係り、（Ａ）
はＴＦＴ形サブアレイの平面図、（Ｂ）は（Ａ）のＡ−
Ａ線に沿った断面図である。

【図６】実施形態のメモリセルアレイ３の基本構成を示
す等価回路図である。

【図７】実施形態のメモリセルアレイ４に係るＴＦＴ形
サブアレイの平面図である。

【図８】実施形態のメモリセルアレイ４に係り、（Ａ）
は図７のＡ−Ａ線に沿った断面図、（Ｂ）は（Ａ）の一
部を拡大した断面図である。

【図９】実施形態のメモリセルアレイ５に係り、（Ａ）
はメモリセルの構造を示す断面図、（Ｂ）はメモリセル
の平面図である。

【図１０】実施形態のメモリセルアレイ５の、メモリセ
ルをＳＳＬ−ＮＯＲ型に接続した場合の等価回路図であ
る。

【図１１】実施形態のメモリセルアレイ５の、メモリセ
ルをＶＧ−ＮＯＲ型に接続した場合の等価回路図であ
る。

【符号の説明】

ＳＵＢ…半導体基板、Ｗ，Ｗ０…ウエル、Ｓ／Ｄ…ソー
ス・ドレイン領域、ＩＳＯ…誘電体分離層、ＩＮＴ１，
ＩＮＴ２…層間絶縁層、ＷＣ１〜ＷＣ３，ＢＣ…コンタ
クト、ＩＣ…相互接続層、ＳＴＦ…半導体薄膜、ＧＤ，
ＧＤ１，ＧＤ２…ゲート誘電体膜、ＢＴＭ…ボトム誘電
体層、ＣＨＳ…電荷蓄積層、ＴＯＰ…トップ誘電体層、
ＭＣＡ１…バルク形サブアレイ、ＭＣＡ２…ＴＦＴ形サ
ブアレイ、Ｍ１１等…メモリセル、ＳＷ１，ＳＷ２…サ
ブアレイ選択用のセレクトトランジスタ、ＳＢ１，ＳＳ
１等…セレクトトランジスタ、ＳＧＡ１等…アレイ選択
線、ＳＧ１，ＳＧ２…選択ゲート線、ＷＬ，ＷＬ２１等
…ワード線、ＢＬ，ＢＬ２１等…ビット線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP17 EP18 EP22 EP32 EP76 EP77 ER02 ER09 ER11 ER14 ER19 GA09 HA02 JA06 KA06 LA12 LA16 MA06 MA19 NA01 NA08 PR33 5F101 BA45 BA54 BB02 BC02 BD22 BD30 BD34 BE05 BE06 BF05

Claims (11)

【特許請求の範囲】
1. 【請求項１】メモリセルのチャネルが形成される半導体
   とゲート電極との間に複数の誘電体層が積層され、当該
   複数の誘電体層内部にチャネルと対向する面内で離散化
   された電荷蓄積手段を含む不揮発性半導体メモリ装置で
   あって、 半導体基板上に導電層と層間絶縁層とを複数積層させた
   積層構造を有し、 メモリセルアレイを構成する１つまたは複数のサブアレ
   イが半導体基板に形成され、 メモリセルアレイの残りのサブアレイが上記積層構造内
   に配置された不揮発性半導体メモリ装置。
2. 【請求項２】上記積層構造内に配置されたサブアレイ
   が、層間絶縁層上の半導体薄膜に形成された複数のメモ
   リトランジスタを有した請求項１記載の不揮発性半導体
   メモリ装置。
3. 【請求項３】メモリセルを選択し動作させる周辺回路
   が、上記サブアレイ周囲の、半導体基板領域および／ま
   たは積層構造内に形成された請求項１記載の不揮発性半
   導体メモリ装置。
4. 【請求項４】上記周辺回路は、上記サブアレイ周囲の積
   層構造内に配置され、複数のサブアレイの何れか１つを
   選択するセレクトトランジスタ群を含む請求項３記載の
   不揮発性半導体メモリ装置。
5. 【請求項５】上記半導体基板に形成されたサブアレイを
   構成するメモリセルのデザインルールが、上記積層構造
   内に配置され半導体薄膜に形成されたサブアレイを構成
   するメモリセルのデザインルール以下である請求項２記
   載の不揮発性半導体メモリ装置。
6. 【請求項６】上記サブアレイが、上記積層構造内で層間
   絶縁層を間に挟んで２層以上積層された請求項１記載の
   不揮発性半導体メモリ装置。
7. 【請求項７】上記周辺回路が、階層の異なる複数のサブ
   サレイを同時に選択し、同時に書き込む機能を有した請
   求項３記載の不揮発性半導体メモリ装置。
8. 【請求項８】上記周辺回路は、電荷注入箇所を変更し２
   ビットを記憶させるために、各メモリトランジスタのソ
   ースとドレインの印加電圧を切り換える機能を有した請
   求項３記載の不揮発性半導体メモリ装置。
9. 【請求項９】上記ゲート誘電体膜が、 上記半導体薄膜上に形成された電位障壁層と、 電荷蓄積手段としての電荷トラップを含む電荷蓄積層
   と、 電荷蓄積層上の酸化層とを含む請求項１記載の不揮発性
   半導体メモリ装置。
10. 【請求項１０】上記ゲート誘電体膜が、 上記半導体薄膜上に形成され、電荷蓄積手段としての電
    荷トラップを含む電荷蓄積層と、 電荷蓄積層上の酸化層とを含む請求項１記載の不揮発性
    半導体メモリ装置。
11. 【請求項１１】上記ゲート誘電体膜が、 上記半導体薄膜上に形成された電位障壁層と、 電位障壁層上に電荷蓄積手段として互いに離散して形成
    された複数の小粒径導電体と、 小粒径導電体を覆う絶縁層とを含む請求項１記載の不揮
    発性半導体メモリ装置。