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CN107818991B - 一种阵列基板及其制备方法、显示面板 - Google Patents

一种阵列基板及其制备方法、显示面板 Download PDF

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CN107818991B CN201710999043.9A CN201710999043A CN107818991B CN 107818991 B CN107818991 B CN 107818991B CN 201710999043 A CN201710999043 A CN 201710999043A CN 107818991 B CN107818991 B CN 107818991B
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Abstract

本发明的实施例提供一种阵列基板及其制备方法、显示面板，涉及显示技术领域，可避免由于膜层不均一性而导致在后制作的薄膜晶体管的性能受到影响。一种阵列基板，包括：并列设置于所述衬底上的第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管包括第一绝缘层，所述第一绝缘层在对应所述第二薄膜晶体管的区域包括第一凹槽，所述第二薄膜晶体管位于所述第一凹槽内；其中，所述第一凹槽底部所述第一绝缘层的厚度小于所述第一薄膜晶体管所在区域所述第一绝缘层的厚度。

Description

一种阵列基板及其制备方法、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示面板。
背景技术
近年来，两种类型的薄膜晶体管相结合的技术在显示行业备受关注，可使显示产品的用户体验有大步提升。
但是在工艺上，在后制作的薄膜晶体管会由于已经形成的绝缘层均一性的影响，而导致在后制作的薄膜晶体管的性能受到影响。
发明内容
本发明的实施例提供一种阵列基板及其制备方法、显示面板，可改善由于膜层不均一性而导致在后制作的薄膜晶体管的性能受到影响的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种阵列基板，包括：并列设置于衬底上的第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管包括第一绝缘层，所述第一绝缘层在对应所述第二薄膜晶体管的区域包括第一凹槽，所述第二薄膜晶体管位于所述第一凹槽内；其中，所述第一凹槽底部所述第一绝缘层的厚度小于所述第一薄膜晶体管所在区域所述第一绝缘层的厚度。
优选的，所述第一凹槽底部所述第一绝缘层的厚度为0微米。
优选的，所述衬底表面还设置有缓冲层，所述第一薄膜晶体管位于所述缓冲层上；所述缓冲层对应所述第二薄膜晶体管的区域包括第二凹槽，所述第一凹槽和所述第二凹槽层叠设置；其中，所述第二凹槽底部所述缓冲层的厚度小于所述第一薄膜晶体管所在区域所述缓冲层的厚度。
优选的，所述第一薄膜晶体管和所述第二薄膜晶体管分别为多晶硅薄膜晶体管和氧化物薄膜晶体管。
优选的，所述第一薄膜晶体管为顶栅型薄膜晶体管；所述第一绝缘层包括第一栅绝缘层和/或第一层间绝缘层。
进一步的，所述第一薄膜晶体管还包括第一源极和第一漏极；所述第二薄膜晶体管包括第二栅极、第二源极和第二漏极；所述第二栅极，或所述第二源极和所述第二漏极与所述第一源极和所述第一漏极同层设置。
优选的，所述阵列基板具有引线区，所述引线区包括第二过孔；所述第二过孔包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近所述衬底设置，且所述第二子过孔的孔径小于所述第一子过孔的孔径；所述第二过孔处设置有导电层。
进一步的，所述第一凹槽与所述第一子过孔同层设置；第二凹槽与所述第二子过孔同层设置。
优选的，所述衬底为柔性衬底；所述第二过孔处还设置有第一有机层，所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔。
进一步的，所述第二薄膜晶体管所在的区域设置有第二有机层，第二薄膜晶体管设置于所述第二有机层上；所述第二有机层与所述第一有机层同层设置。
第二方面，提供一种显示面板，包括第一方面所述的阵列基板。
第三方面，提供一种阵列基板的制备方法，包括：在衬底上形成第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管包括第一绝缘层；其中，在形成所述第二薄膜晶体管之前，在对应所述第二薄膜晶体管的区域，去除所述第一绝缘层的至少部分厚度以形成第一凹槽。
可选的，在形成所述第一薄膜晶体管和所述第二薄膜晶体管之前，所述制备方法还包括：形成缓冲层；在对应所述第二薄膜晶体管的区域，去除所述缓冲层至少部分厚度以形成第二凹槽。
优选的，所述第一薄膜晶体管为顶栅型薄膜晶体管，所述第一绝缘层包括第一栅绝缘层和/或第一层间绝缘层；所述第一薄膜晶体管还包括第一源极和第一漏极；所述第二薄膜晶体管包括第二栅极、第二源极和第二漏极；所述第二栅极，或所述第二源极和所述第二漏极与所述第一源极和所述第一漏极通过同一次构图工艺形成。
可选的，所述第一薄膜晶体管还包括用于使所述第一薄膜晶体管的第一源极和第一漏极与第一有源层接触的第一过孔；所述第一凹槽，或者所述第一凹槽和第二凹槽与所述第一过孔通过一次构图工艺形成。
优选的，所述制备方法还包括：在所述阵列基板的引线区形成第二过孔、位于所述第二过孔处的导电层；所述第二过孔包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近所述衬底，且所述第二子过孔的孔径小于所述第一子过孔的孔径。
进一步优选的，所述制备方法还包括：在所述第二过孔处形成第一有机层，所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔。
或者，所述制备方法还包括：通过一次构图工艺形成第一有机层和第二有机层；所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔；所述第二有机层形成于所述第二薄膜晶体管的区域，第二薄膜晶体管形成于所述第二有机层上。
优选的，所述第一凹槽与所述第一子过孔通过一次构图工艺形成；第二凹槽与所述第二子过孔通过一次构图工艺形成。
本发明的实施例提供一种阵列基板及其制备方法、显示面板，相对单独制作第一薄膜晶体管或第二薄膜晶体管的工艺制作，在把第一薄膜晶体管和第二薄膜晶体管结合到一起时，后制作的第二薄膜晶体管受在先制作的第一薄膜晶体管的膜层均一性的影响，会导致后制作的第二薄膜晶体管的性能受到影响，而本发明实施例中通过控制刻蚀工艺，可使待形成第二薄膜晶体管区域的凹槽的表面趋于平坦，因此，在形成第二薄膜晶体管时，尤其是形成第二薄膜晶体管的绝缘层时，可使第二薄膜晶体管区域的绝缘层的均一性提高，从而可提高第二薄膜晶体管的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种阵列基板的示意图一；
图2为本发明提供的一种阵列基板的示意图二；
图3为本发明提供的一种阵列基板的示意图三；
图4为本发明提供的一种阵列基板的示意图四；
图5为本发明提供的一种阵列基板的示意图五；
图6为本发明提供的当第二薄膜晶体管直接制作于形成第一薄膜晶体管的衬底上的示意图；
图7为本发明提供的一种阵列基板的示意图六；
图8为本发明提供的一种阵列基板的示意图七；
图9为本发明提供的一种阵列基板的示意图八；
图10为本发明提供的一种阵列基板的示意图九；
图11为本发明提供的一种制备第一薄膜晶体管和第二薄膜晶体管的流程示意图；
图12a为在缓冲层上依次形成第一薄膜晶体管的多晶硅有源层、第一栅绝缘层、第一栅极、第一层间绝缘层的示意图；
图12b为在图12a基础上形成第一过孔，同时在第二薄膜晶体管的区域将第一层间绝缘层、第一栅绝缘层和缓冲层去除后的示意图；
图13为本发明提供的一种制备第一薄膜晶体管和第二薄膜晶体管、第二过孔、第一有机层和导电层的流程示意图；
图14a为在缓冲层上依次第一薄膜晶体管的多晶硅有源层、第一栅绝缘层、第一栅极、第一层间绝缘层的示意图；
图14b-图14c为在图14a的基础上在引线区通过两次光刻工艺形成第二过孔，同时，在第二薄膜晶体管的区域将第一层间绝缘层、第一栅绝缘层和缓冲层去除后的示意图；
图14d为在图14c的基础上形成第一有机层的示意图；
图14e为在图14c的基础上形成第一有机层和第二有机层的示意图；
图14f为在图14d的基础上形成第一过孔的示意图；
图14g为在图14e的基础上形成第一过孔的示意图。
附图标记：
10-衬底；20-第一薄膜晶体管；21-多晶硅有源层；22-第一栅绝缘层；23-第一栅极；24-第一层间绝缘层；25-第一源极；26-第一漏极；27-电容下电极；28-电容绝缘层；29-电容上电极；30-第二薄膜晶体管；31-第二栅极；32-第二栅绝缘层；33-氧化物有源层；34-第二源极；35-第二漏极；40-缓冲层；50-第二过孔；61-第一有机层；62-第二有机层；70-导电层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板，如图1-4所示，包括：并列设置于衬底10上的第一薄膜晶体管20和第二薄膜晶体管30；第一薄膜晶体管20包括第一绝缘层，第一绝缘层在对应第二薄膜晶体管30的区域包括第一凹槽，第二薄膜晶体管30位于所述第一凹槽内；其中，所述第一凹槽底部第一绝缘层的厚度小于第一薄膜晶体管20所在区域第一绝缘层的厚度。
需要说明的是，第一，第一薄膜晶体管20和第二薄膜晶体管30位于衬底10的同一侧，二者可以为不同类型的薄膜晶体管。
第二，对于第一薄膜晶体管20而言，起绝缘作用的膜层都属于第一绝缘层，其平铺于衬底10上，仅在需要形成图案的区域，对相应膜层进行刻蚀，形成例如凹槽、过孔等。
第三，可以理解的是，第二薄膜晶体管30包括第二栅极、第二源极和第二漏极，而第二薄膜晶体管30所在的区域广义上可以为第二栅极、第二源极和第二漏极所在的区域，狭义上可以理解为沟道所在的区域。
第四，第一凹槽底部第一绝缘层的厚度可以为0微米，也可不为0微米，图1-图4以第一凹槽底部第一绝缘层的厚度为0微米进行示意。其中，为避免第一凹槽底部的第一绝缘层的厚度不为0微米时，工艺控制不理想而导致刻蚀部分厚度的第一绝缘层后剩余的第一绝缘层的均一性差，优选第一凹槽底部的第一绝缘层的厚度为0微米。
可以理解的是，第二薄膜晶体管30的各膜层从第一凹槽的底部开始依次形成。
本发明实施例提供一种阵列基板，相对单独制作第一薄膜晶体管20或第二薄膜晶体管30的工艺制作，在把第一薄膜晶体管20和第二薄膜晶体管30结合到一起时，后制作的第二薄膜晶体管30受在先制作的第一薄膜晶体管20的膜层均一性的影响，会导致后制作的第二薄膜晶体管30的性能受到影响，而本发明实施例中通过控制刻蚀工艺，可使待形成第二薄膜晶体管30区域的凹槽的表面趋于平坦，因此，在形成第二薄膜晶体管30时，尤其是形成第二薄膜晶体管30的绝缘层时，可使第二薄膜晶体管30区域的绝缘层的均一性提高，从而可提高第二薄膜晶体管30的性能。
可选的，如图5所示，衬底10表面还设置有缓冲层40，第一薄膜晶体管20位于缓冲层40上；在此情况下，缓冲层40对应第二薄膜晶体管30的区域包括第二凹槽，第一凹槽和第二凹槽层叠设置。其中，所述第二凹槽底部缓冲层40的厚度小于第一薄膜晶体管20所在区域缓冲层40的厚度。
需要说明的是，第一凹槽和第二凹槽层叠设置，二者在衬底10上的正投影重叠，第二薄膜晶体管30位于第一凹槽和第二凹槽中。即第二薄膜晶体管30的各膜层从第一凹槽和第二凹槽二者构成的凹槽的底部开始依次形成。
优选的，第一凹槽底部的第一绝缘层的厚度为0微米；第二凹槽底部的缓冲层40厚度为0微米。即，第二薄膜晶体管30直接形成于衬底10上。
当阵列基板包括缓冲层40时，在第二薄膜晶体管30所在的区域，将第一绝缘层和缓冲层40去除，可使第二薄膜晶体管30从衬底10上开始形成，进一步提高第二薄膜晶体管30的绝缘层的均一性。
优选的，第一薄膜晶体管20和第二薄膜晶体管30分别为多晶硅薄膜晶体管和氧化物薄膜晶体管。
具体的，第一薄膜晶体管20可以为多晶硅薄膜晶体管，在此情况下，第一薄膜晶体管20可以为顶栅型结构(如图1和图4所示)，也可以为底栅型结构(如图2和图3所示)。
第二薄膜晶体管30可以为氧化物薄膜晶体管。在此情况下，第二薄膜晶体管30可以为底栅型结构(如图1和图2所示)，也可以为顶栅型结构(如图3和图4所示)。
多晶硅薄膜晶体管和氧化物薄膜晶体管，二者各具优势，不分伯仲。多晶硅薄膜晶体管具有迁移率高，充电快的优势，氧化物薄膜晶体管具有漏电流低的优势。
优选的，如图5所示，第一薄膜晶体管20为顶栅型薄膜晶体管；所述第一绝缘层包括第一栅绝缘层22和/或第一层间绝缘层24。
当第一绝缘层包括第一栅绝缘层22和第一层间绝缘层24时，第一绝缘层的厚度较厚，第一绝缘层的表面出现高低不平、均一性相对较差的问题就更严重，因而，当直接在包括第一栅绝缘层22和第一层间绝缘层24的第一绝缘层上制备形成第二薄膜晶体管30时，则更容易导致第二薄膜晶体管30的绝缘层出现均一性较差的问题。
进一步优选的，如图5所示，第一薄膜晶体管20还包括第一源极25和第一漏极26；第二薄膜晶体管30包括第二栅极31、第二源极34和第二漏极35；第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26同层设置。
此处，同层设置的各电极在工艺上通过同一次构图工艺形成。
本发明实施例将第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26同步形成，可简化工艺。
考虑到制作多晶硅薄膜晶体管的多晶硅有源层所需的工艺温度较高，而制作氧化物薄膜晶体管时各层所需的工艺温度相对较低，为避免当氧化物薄膜晶体先制作形成，后续制作多晶硅有源层时的工艺温度对氧化物薄膜晶体管的影响，因此，优选第一薄膜晶体管20为多晶硅薄膜晶体管。
在此基础上，如图5所示，第一薄膜晶体管20可具体包括多晶硅有源层21、第一栅极23、第一源极25和第一漏极26。多晶硅有源层21设置于衬底10与第一栅绝缘层22之间，第一栅极23设置于第一栅绝缘层22和第一层间绝缘层24之间，第一源极25和第一漏极26设置于第一层间绝缘层24远离衬底10一侧；第一源极25和第一漏极26分别通过贯穿第一层间绝缘层24和第一栅绝缘层22的第一过孔，与多晶硅有源层21接触。
当然，为避免衬底10中的有害杂质、离子扩散到多晶硅有源层21，衬底10和多晶硅有源层21之间优选设置缓冲层40。
由于缓冲层40、第一栅绝缘层22和第一层间绝缘层24的总厚度可超过
Figure BDA0001442298190000081
而且缓冲层40、第一栅绝缘层22和第一层间绝缘层24中的任一者，都可以是一层结构，也可以是双层或者是多层的复合结构，因而，即使在形成单层膜层时，膜厚均一性合格，但是，在较高厚度的多层膜层的叠加影响下，第一层间绝缘层24表面就会出现高低不平、均一性相对较差的问题。如果直接将第二薄膜晶体管30，即，氧化物薄膜晶体管制作在第一层间绝缘层24上(如图6所示)，则会导致氧化物薄膜晶体管的绝缘层出现均一性较差的问题，而氧化物薄膜晶体管的绝缘层必然包括第二栅绝缘层，当氧化物薄膜晶体管的第二栅绝缘层出现这样的问题时，则会直接影响氧化物薄膜晶体管的阈值电压(Vth)的均一性，从而影响显示产品的显示效果。
基于此，当多晶硅薄膜晶体管的第一栅绝缘层22和第一层间绝缘层24制作完成后，可将氧化物薄膜晶体管区域的第一栅绝缘层22和第一层间绝缘层24完全去除，当氧化物薄膜晶体管区域还设置缓冲层40时，也将该区域的缓冲层40完全去除，之后，制作氧化物薄膜晶体管，使得氧化物薄膜晶体管直接在衬底10上制作形成，以提高氧化物薄膜晶体管的膜层均一性。
需要说明的是，第一薄膜晶体管20的第一源极25、第一漏极26是对称的，所以其第一源极25、第一漏极26是没有区别的。基于此，为区分第一薄膜晶体管20除第一栅极23之外的两极，将其中一极称为第一源极25，另一极称为第一漏极26。
如图5所示，第二薄膜晶体管可包括第二栅极31、第二栅绝缘层32、氧化物有源层33、第二源极34和第二漏极35。
其中，第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26同层设置；第二栅绝缘层32可覆盖第一源极25和第一漏极26。即，第二栅绝缘层32此时还充当第一薄膜晶体管20的保护层。
需要说明的是，图5以第二薄膜晶体管30为底栅型氧化物薄膜晶体管为例进行示意，第二薄膜晶体管30也可以为顶栅型。
此外，第二薄膜晶体管30的第二源极34、第二漏极35是对称的，所以其第二源极34、第二漏极35是没有区别的。基于此，为区分第二薄膜晶体管30除第二栅极31之外的两极，将其中一极称为第二源极34，另一极称为第二漏极35。
可选的，如图7所示，所述第一绝缘层还包括设置于第一栅绝缘层22和第一层间绝缘层24之间的电容绝缘层28；电容下电极27与第一栅极23同层，且设置于电容绝缘层28与第一栅绝缘层22之间；电容上电极29与电容下电极27相对设置，且电容上电极29设置于电容绝缘层28与第一层间绝缘层24之间。
其中，电容上电极29和电容下电极27构成电容。通过调整电容绝缘层28的厚度，可获取希望的电容，从而为像素驱动电路提供存储电压，并对像素驱动电路中的驱动晶体管的阈值电压Vth进行补偿。
所述阵列基板具有引线区，所述引线区包括第二过孔。为避免引线区第二过孔的坡度较过大、第二过孔的下表面直径大于上表面直径，从而导致位于第二过孔处的导电层出现断裂的问题，优选的，如图8和图9所示，第二过孔50的侧壁为台阶结构，即，第二过孔50包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近衬底10设置，且所述第二子过孔的孔径小于所述第一子过孔的孔径；第二过孔50处设置有导电层70。
其中，导电层70包括引线，比如IC驱动信号的引线等。
当阵列基板为柔性产品时，引线区即为弯折区。
进一步的，如图8和图9所示，第一凹槽与所述第一子过孔同层设置；第二凹槽与所述第二子过孔同层设置。
参考图8和图9所示，第一子过孔可贯穿第一层间绝缘层24和第一栅绝缘层22，第二子过孔可贯穿缓冲层40。相应的第一凹槽底部的第一绝缘层的厚度为0微米，第二凹槽底部的缓冲层40厚度为0微米。
第一凹槽与所述第一子过孔同层设置，即可通过一次构图工艺形成第一凹槽与所述第一子过孔。第二凹槽与所述第二子过孔同层设置，即可通过一次构图工艺形成第二凹槽与所述第二子过孔。基于此，可以理解的是，当第二过孔的侧壁为台阶结构时，第一凹槽和第二凹槽构成的凹槽整体侧壁也呈凹槽结构。
优选的，衬底10为柔性衬底。
其中，衬底10可以为多层结构，例如为有机、无机、有机的层叠结构。衬底10的有机层材料可选自聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺中的至少一种，衬底10的无机层可选择阻隔水氧能力较好的无机材料。
当衬底10为柔性衬底时，该阵列基板为柔性阵列基板，将该阵列基板应用于显示装置，可使显示装置具有弯折功能，从而可满足不同的市场需求。
在此基础上，如图8和图9所示，第二过孔50处还设置有第一有机层61，第一有机层61位于导电层70靠近衬底10一侧，且第一有机层61覆盖第二过孔50。
在第二过孔50处设置覆盖第二过孔50的第一有机层61，可提高阵列基板的弯折能力，减少弯折时应力对阵列基板的损伤，尤其可防止弯折应力使第二过孔50处的导电层70发生断裂，提高信赖性和寿命。
进一步可选的，如图10所示，第二薄膜晶体管30所在的区域设置有第二有机层62，第二薄膜晶体管30设置于第二有机层62上；第二有机层62与第一有机层61同层设置。
即，在形成第一有机层61时，可保留所述凹槽处的有机层而形成第二有机层62，之后，在第二有机层62上形成第二薄膜晶体管30。
当然，在形成第一有机层61时，可将所述凹槽处的有机层刻蚀掉，从而使后形成的第二薄膜晶体管30下方无有机层(参考图8和图9)。
当在第二薄膜晶体管30所在的区域设置第二有机层62时，第二有机层62具有平坦作用，因而使得第二薄膜晶体管30沟道区薄膜的均一性更好。而且，第二有机层62与第一有机层61同层设置，不会导致构图工艺次数的增加。
本发明实施例还提供一种显示面板，包括上述的阵列基板。
该显示面板可以为OLED显示面板。其中，上述的第一薄膜晶体管20和第二薄膜晶体管30可以构成像素驱动电路。
本发明实施例还提供一种阵列基板的制备方法，如图1-4所示，包括：在衬底10上形成第一薄膜晶体管20和第二薄膜晶体管30；第一薄膜晶体管20包括第一绝缘层；其中，在形成第二薄膜晶体管30之前，在对应第二薄膜晶体管30的区域，去除第一绝缘层的至少部分厚度以形成第一凹槽。
本发明实施例提供一种阵列基板的制备方法，通过控制刻蚀工艺，可使待形成第二薄膜晶体管区域的凹槽的表面趋于平坦，从而在形成第二薄膜晶体管30时，尤其是形成第二薄膜晶体管30的第二栅绝缘层32时，可使第二薄膜晶体管30区域的第二栅绝缘层32的均一性提高，从而提高第二薄膜晶体管30的性能。
可选的，如图5所示，在形成第一薄膜晶体管20和第二薄膜晶体管30之前，所述制备方法还包括：形成缓冲层40；在此基础上，在对应第二薄膜晶体管30的区域，去除缓冲层40至少部分厚度以形成第二凹槽。
优选的，第一凹槽底部的第一绝缘层的厚度为0微米；第二凹槽底部的缓冲层40厚度为0微米。
缓冲层40可以为一层或多层结构。示例的，当缓冲层40为一层结构时，其材料例如可以为氧化硅(SiOx)或氮化硅(SiNx)。当缓冲层40为两层或两层以上结构时，其可以为氧化硅层和氮化硅层的复合膜层。
当阵列基板包括缓冲层40时，在第二薄膜晶体管30所在的区域，将第一绝缘层和缓冲层40去除，可使第二薄膜晶体管30从衬底10上开始形成，进一步提高第二薄膜晶体管30的绝缘层的均一性。
优选的，第一薄膜晶体管20和第二薄膜晶体管30分别为多晶硅薄膜晶体管和氧化物薄膜晶体管。
具体的，第一薄膜晶体管20可以为多晶硅薄膜晶体管，在此情况下，第一薄膜晶体管20可以为顶栅型结构(如图1和图4所示)，也可以为底栅型结构(如图2和图3所示)。
第二薄膜晶体管30可以为氧化物薄膜晶体管。在此情况下，第二薄膜晶体管30可以为底栅型结构(如图1和图2所示)，也可以为顶栅型结构(如图3和图4所示)。
多晶硅薄膜晶体管和氧化物薄膜晶体管，二者各具优势，不分伯仲。多晶硅薄膜晶体管具有迁移率高，充电快的优势，氧化物薄膜晶体管具有漏电流低的优势。
进一步的，由于制作多晶硅薄膜晶体管的多晶硅有源层所需的工艺温度较高，而制作氧化物薄膜晶体管时各层所需的工艺温度相对较低，为避免当氧化物薄膜晶体先制作形成，后续制作多晶硅有源层时的工艺温度对氧化物薄膜晶体管的影响，因此，优选第一薄膜晶体管20为多晶硅薄膜晶体管，第二薄膜晶体管30为氧化物薄膜晶体管。
优选的，如图5所示，第一薄膜晶体管20为顶栅型薄膜晶体管，所述第一绝缘层包括第一栅绝缘层22和/或第一层间绝缘层24。
当第一薄膜晶体管20为顶栅型多晶硅薄膜晶体管时，第一绝缘层包括第一栅绝缘层22和第一层间绝缘层24，而第一绝缘层的厚度较厚，第一绝缘层的表面出现高低不平、均一性相对较差的问题就更严重，因而，当直接在包括第一栅绝缘层22和第一层间绝缘层24的第一绝缘层上制备形成第二薄膜晶体管30时，则更容易导致第二薄膜晶体管30的绝缘层出现均一性较差的问题。
在此基础上，为简化工艺，可使第二薄膜晶体管30的第二栅极31，或第二源极34和第二漏极35与第一薄膜晶体管20的第一源极25和第一漏极26通过同一次构图工艺形成。
基于上述，为了简化构图工艺，还可将第一凹槽，或者第一凹槽和第二凹槽，与第一薄膜晶体管20中用于使其第一源极和第一漏极与第一有源层接触的第一过孔通过一次构图工艺形成。
基于此，示例的，形成第一薄膜晶体管20和第二薄膜晶体管30，如图11所示，包括如下步骤：
S10、如图12a所示，在形成有缓冲层40的衬底10上依次形成第一薄膜晶体管20的多晶硅有源层21(即第一有源层)、第一栅绝缘层22、第一栅极23、第一层间绝缘层24；所述第一绝缘层包括第一栅绝缘层22和第一层间绝缘层24。
其中，形成多晶硅有源层21可通过如下方式：在形成有缓冲层40的衬底10上，先形成非晶硅薄膜，之后通过光刻工艺在有源层区域形成非晶硅层，然后采用高温烤箱对非晶硅层进行脱氢工艺处理，以防止在晶化过程中出现氢爆现象以及降低晶化后薄膜内部的缺陷态密度作用。脱氢工艺完成后，进行低温多晶硅(Low Temperature Poly-Silicon，LTPS)工艺过程，采用激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅层进行结晶化处理，形成多晶硅有源层21。
或者，也可以先对非晶硅薄膜进行结晶化处理，形成多晶硅薄膜，然后通过光刻工艺在有源层区域形成多晶硅有源层21。
第一栅绝缘层22可以为单层、两层或两层以上结构，例如采用单层的氧化硅、氮化硅或者二者的叠层。第一栅绝缘层22可通过沉积工艺形成。
第一层间绝缘层24可以为单层、两层或两层以上结构，例如采用单层的氧化硅、氮化硅或者二者的叠层。第一层间绝缘层24可通过沉积工艺形成。
S11、如图12b所示，形成贯穿第一层间绝缘层24和第一栅绝缘层22的第一过孔，并在第二薄膜晶体管30的区域，同时将第一层间绝缘层24、第一栅绝缘层22和缓冲层40去除，露出衬底10。
其中，可采用干法刻蚀工艺形成第一过孔，并在第二薄膜晶体管30的区域露出衬底10。也可采用干法刻蚀和湿法刻蚀相结合的工艺来形成第一过孔，并在第二薄膜晶体管30的区域露出衬底10。
S12、参考图5所示，形成第一源极25、第一漏极26，且第一源极25和第一漏极26分别通过第一过孔与多晶硅有源层21接触。
S13、参考图5所示，形成第二薄膜晶体管30，其中，第二薄膜晶体管30包括第二栅极31、第二栅绝缘层32、氧化物有源层33、第二源极34和第二漏极35；第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26同步形成；第二栅绝缘层32覆盖第一源极25和第一漏极26。
以第二薄膜晶体管30为底栅型为例，对于上述S12和S13，具体的，先形成第一源极25和第一漏极26，并同时形成第二栅极31，之后依次形成第二栅绝缘层32、氧化物有源层33、第二源极34和第二漏极35。
第二栅绝缘层32覆盖第一源极25和第一漏极26。即，第二栅绝缘层32此时还充当第一薄膜晶体管20的保护层。
由于缓冲层40、第一栅绝缘层22和第一层间绝缘层24的总厚度可超过
Figure BDA0001442298190000141
而且缓冲层40、第一栅绝缘层22和第一层间绝缘层24中的任一者，都可以是一层结构，也可以是双层或者是多层的复合结构，因而，即使在形成单层膜层时，膜厚均一性合格，但是，在较高厚度的多层膜层的叠加影响下，第一层间绝缘层24表面就会出现高低不平、均一性相对较差的问题。如果直接将第二薄膜晶体管30，即，氧化物薄膜晶体管制作在第一层间绝缘层24上(如图6所示)，则会导致氧化物薄膜晶体管的第二栅绝缘层32出现均一性较差的问题，而当氧化物薄膜晶体管的第二栅绝缘层32出现这样的问题时，则会直接影响氧化物薄膜晶体管的阈值电压(Vth)的均一性，从而影响显示产品的显示效果。
基于此，当多晶硅薄膜晶体管的第一栅绝缘层22和第一层间绝缘层24制作完成后，通过将氧化物薄膜晶体管区域的第一层间绝缘层24、第一栅绝缘层22和缓冲层40去除，之后，制作氧化物薄膜晶体管，使得氧化物薄膜晶体管直接在衬底10上制作形成，以避免氧化物薄膜晶体管的膜层均一性受到第一栅绝缘层22和第一层间绝缘层24的影响。此外，本发明实施例将第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26同步形成，可简化工艺。
优选的，如图8和图9所示，所述制备方法还包括：在所述阵列基板的引线区形成第二过孔50、位于第二过孔50处的导电层70；第二过孔50的侧壁为台阶结构，即，所述第二过孔50包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近衬底10，且所述第二子过孔的孔径小于所述第一子过孔的孔径。
其中，导电层70包括引线，比如IC驱动信号的引线等。
需要说明的是，将第二过孔50的侧壁形成为台阶结构，且使所述第二子过孔的孔径小于所述第一子过孔的孔径，可避免引线区的第二过孔50的坡度较过大、第二过孔50的下表面直径大于上表面直径，从而导致位于第二过孔50处的导电层出现断裂不良的问题。
进一步的，如图8和图9所示，所述制备方法还包括：在第二过孔50处形成第一有机层61，第一有机层61位于导电层70靠近衬底10一侧，且第一有机层61覆盖第二过孔50。
或者，如图10所示，所述制备方法还包括：通过一次构图工艺形成第一有机层61和第二有机层62；第一有机层61位于导电层70靠近衬底10一侧，且第一有机层61覆盖第二过孔50；第二有机层62形成于第二薄膜晶体管30的区域，第二薄膜晶体管30形成于第二有机层62上。
在此情况下，衬底10可以为柔性衬底；其中，衬底10可以为多层结构，例如为有机、无机、有机的层叠结构。衬底10的有机层材料可选自聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺中的至少一种，衬底10的无机层可选择阻隔水氧能力较好的无机材料。
在第二过孔50处设置覆盖第二过孔50的第一有机层61，可提高阵列基板的弯折能力，减少弯折时应力对阵列基板的损伤，尤其可防止弯折应力使第二过孔50处的导电层70发生断裂，提高信赖性和寿命。
优选的，参考图8-10所示，所述第一凹槽与所述第一子过孔通过一次构图工艺形成；第二凹槽与所述第二子过孔通过一次构图工艺形成。这样可不会导致构图工艺次数增加，简化制备工艺。在此基础上，示例的，形成第一薄膜晶体管20、第二薄膜晶体管30、第二过孔50、第一有机层61和导电层70，如图13所示，可包括如下步骤：
S21、如图14a所示，在形成有缓冲层40的衬底10上依次形成第一薄膜晶体管20的多晶硅有源层21、第一栅绝缘层22、第一栅极23、第一层间绝缘层24；所述第一绝缘层包括第一栅绝缘层22和第一层间绝缘层24。
S22、如图14b和图14c所示，在引线区，通过一次光刻工艺形成贯穿第一层间绝缘层24和第一栅绝缘层22的第一子过孔和第一凹槽，通过一次光刻工艺形成贯穿缓冲层40的第二子过孔和第二凹槽；第二子过孔的孔径小于第一子过孔的孔径，第一子过孔和第二子过孔层叠构成第二过孔；第一凹槽和第二凹槽位于第二薄膜晶体管30的区域。
第二子过孔的孔径小于第一子过孔的孔径，第一子过孔和第二子过孔层叠构成第二过孔，即第二过孔的侧壁为台阶结构。第一凹槽底部的第一绝缘层的厚度为0微米，第二凹槽底部的缓冲层40厚度为0微米。可以理解的是，当第二过孔为台阶结构时，第一凹槽和第二凹槽构成的凹槽整体侧壁也呈凹槽结构。
S23、如图14d所示，在第二过孔50处形成覆盖第二过孔50的第一有机层61；或者，如图14e所示，通过一次构图工艺形成第一有机层61和第二有机层62，第一有机层61覆盖第二过孔50，第二有机层62形成于第二薄膜晶体管30所在的区域。
S24、如图14f，或者，如图14g所示，形成贯穿第一层间绝缘层24和第一栅绝缘层22的第一过孔。
S25、参考图8所示，形成第一源极25、第一漏极26，且第一源极25和第一漏极26分别通过第一过孔与多晶硅有源层21接触。
其中，图8仅以在第二过孔50处形成覆盖第二过孔50的第一有机层61进行示意。
S26、参考图8所示，形成第二薄膜晶体管30，第二薄膜晶体管30包括第二栅极31、第二栅绝缘层32、氧化物有源层33、第二源极34和第二漏极35；第二栅极31，或第二源极34和第二漏极35与第一源极25和第一漏极26通过同一次构图工艺形成；第二栅绝缘层32覆盖第一源极25和第一漏极26。其中，导电层70与第一源极25、第一漏极26通过同一次构图工艺形成，或者，与第二源极34和第二漏极35通过同一次构图工艺形成。
以第二薄膜晶体管30为底栅型为例，对于上述S25和S26，具体的，先形成第一源极25和第一漏极26，并同时形成第二栅极31，之后依次形成第二栅绝缘层32、氧化物有源层33、第二源极34和第二漏极35。
第二栅绝缘层32覆盖第一源极25和第一漏极26。即，第二栅绝缘层32此时还充当第一薄膜晶体管20的保护层。
基于上述，优选的，如图7、图9和图10所示，所述制备方法还包括：形成位于第一栅绝缘层22和第一层间绝缘层24之间的电容绝缘层28、与第一栅极23同步形成且位于电容绝缘层28与第一栅绝缘层22之间的电容下电极27、以及位于电容绝缘层28与第一层间绝缘层24之间的电容上电极29；所述第一绝缘层还包括电容绝缘层28；电容上电极29与电容下电极27相对设置。
其中，电容上电极29和电容下电极27构成电容。通过调整电容绝缘层28的厚度，可获取希望的电容，从而为像素驱动电路提供存储电压，并对像素驱动电路中的驱动晶体管的阈值电压Vth进行补偿。
需要说明的是，在所述第一绝缘层还包括电容绝缘层28的基础上，在第二薄膜晶体管30的区域，将第一层间绝缘层24、第一栅绝缘层22和缓冲层40去除的同时，也将电容绝缘层28去除。当然，对于第二过孔50而言，第二过孔50处电容绝缘层28也可被去除。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种阵列基板，其特征在于，包括：并列设置于衬底上的第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管包括第一绝缘层，所述第一绝缘层在对应所述第二薄膜晶体管的区域包括第一凹槽，所述第二薄膜晶体管位于所述第一凹槽内；
其中，所述第一凹槽底部所述第一绝缘层的厚度小于所述第一薄膜晶体管所在区域所述第一绝缘层的厚度；所述第一薄膜晶体管包含起绝缘作用的膜层都属于所述第一绝缘层；
所述第一凹槽底部所有所述第一绝缘层的厚度为0微米。
2.根据权利要求1所述的阵列基板，其特征在于，所述衬底表面还设置有缓冲层，所述第一薄膜晶体管位于所述缓冲层上；
所述缓冲层对应所述第二薄膜晶体管的区域包括第二凹槽，所述第一凹槽和所述第二凹槽层叠设置；
其中，所述第二凹槽底部所述缓冲层的厚度小于所述第一薄膜晶体管所在区域所述缓冲层的厚度。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管分别为多晶硅薄膜晶体管和氧化物薄膜晶体管。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管为顶栅型薄膜晶体管；
所述第一绝缘层包括第一栅绝缘层和/或第一层间绝缘层。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管还包括第一源极和第一漏极；
所述第二薄膜晶体管包括第二栅极、第二源极和第二漏极；所述第二栅极，或所述第二源极和所述第二漏极与所述第一源极和所述第一漏极同层设置。
6.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板具有引线区，所述引线区包括第二过孔；所述第二过孔包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近所述衬底设置，且所述第二子过孔的孔径小于所述第一子过孔的孔径；
所述第二过孔处设置有导电层。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一凹槽与所述第一子过孔同层设置；第二凹槽与所述第二子过孔同层设置。
8.根据权利要求6所述的阵列基板，其特征在于，所述衬底为柔性衬底；
所述第二过孔处还设置有第一有机层，所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔。
9.根据权利要求8所述的阵列基板，其特征在于，所述第二薄膜晶体管所在的区域设置有第二有机层，第二薄膜晶体管设置于所述第二有机层上；所述第二有机层与所述第一有机层同层设置。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的阵列基板。
11.一种阵列基板的制备方法，其特征在于，包括：在衬底上形成第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管包括第一绝缘层；
其中，所述第一薄膜晶体管包含起绝缘作用的膜层都属于所述第一绝缘层；在形成所述第二薄膜晶体管之前，在对应所述第二薄膜晶体管的区域，去除所有所述第一绝缘层的厚度以形成第一凹槽。
12.根据权利要求11所述的制备方法，其特征在于，在形成所述第一薄膜晶体管和所述第二薄膜晶体管之前，所述制备方法还包括：形成缓冲层；
在对应所述第二薄膜晶体管的区域，去除所述缓冲层至少部分厚度以形成第二凹槽。
13.根据权利要求11所述的制备方法，其特征在于，所述第一薄膜晶体管为顶栅型薄膜晶体管，所述第一绝缘层包括第一栅绝缘层和/或第一层间绝缘层；
所述第一薄膜晶体管还包括第一源极和第一漏极；
所述第二薄膜晶体管包括第二栅极、第二源极和第二漏极；
所述第二栅极，或所述第二源极和所述第二漏极与所述第一源极和所述第一漏极通过同一次构图工艺形成。
14.根据权利要求11-13任一项所述的制备方法，其特征在于，所述第一薄膜晶体管还包括用于使所述第一薄膜晶体管的第一源极和第一漏极与第一有源层接触的第一过孔；
所述第一凹槽，或者所述第一凹槽和第二凹槽与所述第一过孔通过一次构图工艺形成。
15.根据权利要求11-13任一项所述的制备方法，其特征在于，
所述制备方法还包括：在所述阵列基板的引线区形成第二过孔、位于所述第二过孔处的导电层；
所述第二过孔包括层叠的第一子过孔和第二子过孔，所述第二子过孔靠近所述衬底，且所述第二子过孔的孔径小于所述第一子过孔的孔径。
16.根据权利要求15所述的制备方法，其特征在于，所述制备方法还包括：在所述第二过孔处形成第一有机层，所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔；或者；
所述制备方法还包括：通过一次构图工艺形成第一有机层和第二有机层；所述第一有机层位于所述导电层靠近所述衬底一侧，且所述第一有机层覆盖所述第二过孔；所述第二有机层形成于所述第二薄膜晶体管的区域，第二薄膜晶体管形成于所述第二有机层上。
17.根据权利要求15所述的制备方法，其特征在于，所述第一凹槽与所述第一子过孔通过一次构图工艺形成；第二凹槽与所述第二子过孔通过一次构图工艺形成。
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