JP2007122758A - 半導体メモリ装置およびその読み出し方法 - Google Patents

Abstract

【課題】しきい値電圧調整のためのイオン注入工程の追加を行うことなく、データ読み出し時のビット線電圧値を十分大きくする。
【解決手段】各メモリセルＭＣａが、書き込みトランジスタＴＷ、読み出しトランジスタＴＲ、キャパシタＣを有し、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬのそれぞれが、行方向に並ぶ複数のメモリセルで共有され、ビット線ＲＢＬが列方向に並ぶ複数のメモリセルＭＣｓとＭＣｕで共有されている半導体メモリ装置の読み出し時に、ビット線ＲＢＬと基準電位ＧＮＤとの間に定電流駆動手段ＴＤを設け、読み出し対象の選択メモリセルＭＣｓの読み出しワード線ＲＷＬｓに電源電圧Ｖccを印加し、非選択メモリセルＭＣｕの読み出しワード線ＲＷＬｕに０[Ｖ]を印加し、かつ、定電流駆動手段ＴＤをオンさせる。
【選択図】図２

Description

本発明は、２つのトランジスタと１つのキャパシタからメモリセルの素子が構成されている半導体メモリ装置の読み出し方法と、当該読み出し方法が適用可能な構成を備える半導体メモリ装置とに関する。

いわゆるゲインセルの一種である２トランジスタ−１キャパシタ型のメモリセルを有する半導体メモリ装置が知られている（たとえば、特許文献１および非特許文献１参照）。

図１０に、非特許文献１に記載されているメモリセルの回路図を示す。
図１０に示すメモリセルＭＣａは、書き込みトランジスタＴＷ、読み出しトランジスタＴＲおよびキャパシタＣを有する。書き込みトランジスタＴＷは、ゲートが書き込みワード線ＷＷＬに接続され、ソース，ドレインの一方が書き込みビット線ＷＢＬに接続されている。読み出しトランジスタＴＲは、ゲートが書き込みトランジスタＴＷのソース，ドレインの他方に接続され、ソースが読み出しビット線ＲＢＬに接続され、ドレインが電源電圧Ｖccを供給するための電圧供給線ＶＳＬに接続されている。キャパシタＣは、一方電極が読み出しトランジスタＴＲと書き込みトランジスタＴＷの接続中点に接続され、他方電極が読み出しワード線ＲＷＬに接続されている。このキャパシタＣの一方電極、および、これに接続された読み出しトランジスタＴＲと書き込みトランジスタＴＷの接続中点が、当該メモリセルＭＣａの記憶ノードＳＮをなす。

図１１に、特許文献１に記載されているメモリセルの回路図を示す。
図１１のメモリセルＭＣｂが図１０のメモリセルＭＣａと異なるのは、読み出しトランジスタＴＲのドレインが読み出しワード線ＲＷＬに接続されている点である。
これにより図１０のように電圧供給線ＶＳＬを不要として、その配置スペースを削減できる。また、キャパシタＣが読み出しトランジスタＴＲのゲートとドレイン間に接続されていることから、ドレイン不純物領域に対するゲート電極のオーバーラップ容量によりキャパシタＣを形成できる。

データの書き込みおよび読み出しに関し、各種制御線に対する電圧制御はメモリセルの種類、すなわちメモリセルＭＣａであるかメモリセルＭＣｂであるかを問わず、基本的に同じである。以下、非特許文献１に記載されたメモリセルＭＣａにおいて、データの書き込み動作および読み出し動作を説明する。

図１２に、非特許文献１に記載されたメモリセルＭＣａが列方向に２つ並び、読み出しビット線ＲＢＬおよび書き込みビット線ＷＢＬを共有している場合を示す。この図において、２つのメモリセルの一方がデータ読み出し対象の選択(selected)メモリセルＭＣｓであり、他方がデータ読み出し対象でない非選択(unselected)メモリセルＭＣｕである。
また図１３（Ａ）〜図１３（Ｅ）に、データの書き込みと読み出しにおける各種ラインの電圧変化を示すタイミングチャートを示す。なお、この図はデータ“１”とデータ“０”との書き込みと読み出しを連続して行う場合を示している。

図１３（Ａ）に示すように、データ“１”の書き込みでは、書き込みビット線ＷＢＬにハイレベルの電圧、たとえば０.９[Ｖ]を設定する。また、選択メモリセルＭＣｓの選択(selected)書き込みワード線ＷＷＬｓ（図１２参照）の電圧を、図１３（Ｂ）に示すように、ビット線電圧が安定したタイミングで０[Ｖ]から電源電圧Ｖcc、たとえば１.８[Ｖ]に立ち上げる。
これにより、図１２の書き込みトランジスタＴＷがオンし、書き込みビット線ＷＢＬのハイレベル（０.９[Ｖ]）の電圧が記憶ノードＳＮに転送される。ここで記憶ノード電位がハイレベルのときは記憶データ“１”が記憶される。
その後、選択書き込みワード線ＷＷＬｓの電圧および書き込みビット線ＷＢＬの電圧をそれぞれ、ハイレベルからローレベルに立ち下げると、データ“１”の書き込みが終了する。

読み出し前の状態では、読み出しビット線ＲＢＬをディスチャージして、その電圧を０[Ｖ]のフローティングに保っている。
データ“１”の読み出しでは、選択メモリセルＭＣｓの選択(selected)読み出しワード線ＲＷＬｓ（図１２参照）の電圧を、図１３（Ｃ）に示すように、０[Ｖ]から電源電圧Ｖcc、たとえば１.８[Ｖ]に立ち上げる。これによりキャパシタＣを介して記憶ノードＳＮの電位を、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trより高くまで上昇させる。その結果、読み出しトランジスタＴＲがオンし、電源電圧Ｖccから、オン状態の読み出しトランジスタＴＲを介して電荷が読み出しビット線ＲＢＬに供給される。読み出しビット線ＲＢＬは読み出し直前に予め０[Ｖ]のフローティング状態としていたため、読み出しビット線ＲＢＬの電圧が、たとえば０.２〜０.５[Ｖ]程度上昇する。
この電圧上昇を、読み出しビット線ＲＢＬに接続されている不図示のセンスアンプで増幅し、データ“１”として読み出す。
その後、選択読み出しワード線ＲＷＬｓの電圧をハイレベルからローレベルに立ち下げると、データ“１”の読み出しが終了する。

データ“０”の書き込みでは、図１３（Ａ）に示すように、書き込みビット線ＷＢＬにローレベルの電圧、たとえば０[Ｖ]を設定する。その後、データ“１”の書き込み時と同様に、選択書き込みワード線ＷＷＬｓの電圧を０[Ｖ]から電源電圧Ｖccに立ち上げる。これにより、書き込みトランジスタＴＷがオンし、設定されている０[Ｖ]が記憶ノードＳＮに転送される。

データ“０”の読み出しでは、選択読み出しワード線ＲＷＬｓの電圧を０[Ｖ]から電源電圧Ｖccに立ち上げる。このデータ“０”の読み出しでは、記憶ノードＳＮの電圧が読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trより上昇しない。したがって、読み出しトランジスタＴＲはオフのままとなり、図１３（Ｅ）に示すように読み出しビット線ＲＢＬの電圧が、０[Ｖ]のフローティングのままで変化しない。

以上の書き込みおよび読み出しの動作期間中、非選択メモリセルＭＣｕの非選択(unselected)読み出しワード線ＲＷＬｕ（図１２参照）の電圧は、図１３（Ｄ）に示すようにローレベル、すなわち０[Ｖ]で保持される。
このため、非選択メモリセルＭＣｕにおける読み出しトランジスタＴＲはオンしない。
特開２００１−９３９８８号公報 "A New SOI DRAM Gain Cell for Mbit DRAM's, H. Shichijo et al., Extended Abstracts of the 16th Conference on Solid State Device and Materials, A-7-3, 1984, pp.265-268"

ところが、非選択メモリセルＭＣｕにおいて、とくに記憶ノードＳＮにデータ“１”が保持されている場合、記憶ノード保持電圧が０.９[Ｖ]となっていることから、読み出しトランジスタＴＲは０.９[Ｖ]程度のゲートバイアスが印加された状態となる。また、読み出しトランジスタＴＲのソースとドレイン間にも、最大で電源電圧Ｖcc、最小でも電源電圧Ｖccから“１”読み出し時のビット線電圧０.２〜０.５[Ｖ]を差し引いた、１[Ｖ]を超える電圧が印加される。このため、非選択メモリセルＭＣｕを介して、電源電圧Ｖccからのオフリーク電流が読み出しビット線ＲＢＬに多少なりとも流れ込み、読み出しビット線ＲＢＬの電圧がオフリーク起因により上昇する。

一般に、このオフリーク電流は個々の非選択メモリセルＭＣｕでは無視できるほど小さいが、読み出しビット線ＲＢＬには多数の非選択メモリセルＭＣｕが接続され、オフリーク電流の積算値はかなり大きくなる。また、オフリーク電流の積算値は、上記読み出しビット線ＲＢＬに接続されている多数の非選択メモリセルＭＣｕが記憶しているデータビットの組み合わせに応じて変化する。
このオフリーク電流値の変動が、読み出し時のビット線電圧を変動させる。このオフリーク起因の電圧変動は、データ読み出し時のビット線電圧差の真値、すなわち０.２〜０.５[Ｖ]の電圧差にとっては比較的大きなノイズとなる。

以上の理由から、選択メモリセルＭＣｓと同じ読み出しビット線ＲＢＬに接続されている非選択メモリセルＭＣｕの読み出しトランジスタＴＲのオフリーク電流を、可能な限り抑える必要がある。

このため、通常、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trが、“１”データ保持時のハイレベルの記憶ノード電圧（上記例では０.９[Ｖ]）より数１００[ｍＶ]程度、高く設定されている。このため、ハイレベルの記憶ノード電位が０.９[Ｖ]の上記例では、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trを、最低でも１.０[Ｖ]としなければならない（第１の要請）。

一方、キャパシタＣの容量値を出来るだけ小さくしてセル面積を抑制する意味では、“１”データ保持時のハイレベルの記憶ノード電圧は可能なかぎり電源電圧Ｖccに近いほうが望ましい（第２の要請）。

しかし、読み出しトランジスタＴＲを含むセル内のトランジスタのしきい値電圧を、上記第１の要請に基づき大きく設定すると、“１”データ保持時のハイレベルの記憶ノード電圧を余り大きくできない。なぜなら、上記例において書き込みトランジスタＴＷのしきい値電圧Ｖｔ_twを、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trと同じ１.０[Ｖ]とすると、書き込みビット線ＷＢＬに設定した電圧０.９[Ｖ]を書き込む際に、選択書き込みワード線ＷＷＬｓの書き込み電圧（電源電圧Ｖcc）から、書き込みトランジスタＴＷのしきい値電圧Ｖｔ_tw、すなわち１.０[Ｖ]を差し引いた０.８[Ｖ]までしか、記憶ノードＳＮに書き込むことができない。このことは、上記第２の要請に反する。
すなわち、キャパシタＣの容量値を出来るだけ小さくしてセル面積を抑制するという条件下で、上記第１の要請と上記第２の要請は矛盾してしまう。

この矛盾を解決するためには、書き込みトランジスタＴＷのしきい値電圧Ｖｔ_twよりも、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trを高く設定する必要がある。

ところが、この解決策は以下の欠点を有する。
第１に、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trを制御するためのイオン注入工程が増えて、コスト増となる。
第２に、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trが高いために、データ“１”読み出し時に読み出しビット線ＲＢＬに現れる電位は０.２〜０.５[Ｖ]と、かなり低い電圧となる。ビット線電圧０.２〜０.５[Ｖ]というのは、前述したオフリーク起因の電圧変動に対するノイズマージンを考慮すると低すぎる。とくに標準的なセンスアンプ（シングルエンド型、カレントミラー型）の入力電圧としては、電源電圧が１.８[Ｖ]の場合に、上記オフリーク起因の電圧変動の最大値より十分高い０.６[Ｖ]以上が求められることから、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trを高く設定すると、標準的なセンスアンプが使用できなくなる。

本発明が解決しようとする課題は、しきい値電圧調整のためのイオン注入工程の追加を行うことなく、データ読み出し時のビット線電圧値を十分大きくすることである。

本発明に係る半導体メモリ装置の第１の読み出し方法は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が電圧供給線に接続されている読み出しトランジスタと、前記記憶ノードと読み出しワード線との間に接続されているキャパシタとを有し、前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、前記ビット線が列方向に並ぶ複数のメモリセルで共有されている半導体メモリ装置の読み出し方法であって、前記ビット線と基準電位との間に定電流駆動手段を設け、前記ビット線を共有し列方向に並ぶ前記複数のメモリセルのうち、読み出し対象の選択メモリセルの読み出しワード線に電源電圧を印加し、読み出し対象でない非選択メモリセルの読み出しワード線に０[Ｖ]を印加し、前記定電流駆動手段をオンさせる。
本読み出し方法では、好適に、前記ビット線ごとに補助手段を設け、読み出し時に前記補助手段を動作させて、前記ビット線の充電をアシストする。

この読み出し方法における作用を述べる。
この読み出し方法では、データ読み出し時に、ビット線ごとに接続されている定電流駆動手段がオンする。このため、読み出し対象の選択メモリセルの記憶ノードにハイレベルが保持されている場合、当該選択メモリセルを介してビット線が充電される一方で、定電流駆動手段がビット線から電流を引き抜く。たとえば、定電流駆動手段が一定のゲートバイアスで駆動するドライバトランジスタである場合、ドライバトランジスは定電流源として動作し、その定電流駆動手段と同じビット線に接続されている複数のメモリセル内の読み出しトランジスタが負荷として機能する。したがって、データ読み出し時に、定電流駆動手段と、その負荷としての複数の読み出しトランジスタとによって、ソースフォロアの出力回路が形成される。

このような回路では、定電流駆動手段の特性曲線と、負荷となるトランジスタの特性曲線（負荷曲線）とが交差する点が、定電流駆動手段の電流駆動能力、負荷の大きさ（複数の読み出しトランジスタの総体的な電流駆動能力）およびビット線の負荷容量等で決まる安定的な動作点となる。したがって、負荷の大きさが変動するような場合を考えると、読み出しトランジスタに対し、動作点を安定点に戻す自己バイアスがかかる。
具体的には、安定点に対応した電流値に照らして負荷電流が大きすぎる場合を考えると、ビット線電位が上昇する分だけ、読み出しトランジスタのソースとゲート間の電圧が小さくなり、当該読み出しトランジスタを流れる負荷電流が減少する。これとは逆に、安定点に対応した電流値に照らして負荷電流が小さすぎる場合を考えると、ビット線電位が低下する分だけ、読み出しトランジスタのソースとゲート間の電圧が大きくなり、当該読み出しトランジスタを流れる負荷電流が増加する。

このような自己バイアスがかかり安定的な動作点に制御される回路では、読み出しトランジスタのしきい値電圧が小さくても安定動作が可能である。また、安定的な動作点に対応したビット線電圧は、定電流駆動手段のオン抵抗と負荷抵抗との分割比で主に決まる、０[Ｖ]より十分高い電圧値をとる。

本発明に係る半導体メモリ装置の第２の読み出し方法は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しワード線に接続されている読み出しトランジスタと、前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、前記ビット線が列方向に並ぶ複数のメモリセルで共有されている半導体メモリ装置の読み出し方法であって、前記ビット線と基準電位との間に定電流駆動手段を設け、前記ビット線を共有し列方向に並ぶ前記複数のメモリセルのうち、読み出し対象の選択メモリセルの読み出しワード線に電源電圧を印加し、読み出し対象でない非選択メモリセルの読み出しワード線に電源電圧と０[Ｖ]との間の値を有する中間電圧を印加し、前記定電流駆動手段をオンさせる。
本読み出し方法では、好適に、前記中間電圧を、前記ビット線に読み出した電圧の最大値と同等か、当該最大値より高い値に設定する。
また、好適に、前記ビット線ごとに補助手段を設け、読み出し時に前記補助手段を動作させて、前記ビット線の充電をアシストする。

この第２の読み出し方法の作用を述べる。
第２の読み出し方法が、先の述べた第１の読み出し方法と異なる点は、一つは、メモリセルの構成である。
より詳細には、上記第２の読み出し方法が前提とするメモリセルは、読み出しトランジスタのドレインに読み出しワード線が接続されている点である。

読み出しワード線は、通常、読み出し時のみハイレベルに制御される。このため、非選択のメモリセルでは読み出しワード線をローレベルに維持するのが通常のやり方である。

第２の読み出し方法の他の特徴は、読み出しワード線を中間電圧に制御する点である。本発明で好ましい中間電圧としては、ビット線に読み出した電圧の最大値と同等か、当該最大値より高い値に設定される。とくにこの場合、ビット線にハイレベルのデータが読み出されて、その電位がハイレベルになっても、読み出しトランジスタはビット線電圧を充電するために用いられることはあっても、ビット線電圧を放電することがない。
したがって、定電流駆動手段以外ではビット線から電流を吸い出すパスが存在しない。このため、読み出しトランジスタの自己バイアス動作が、定電流駆動手段による一定の駆動電流により安定する。

本発明に係る半導体メモリ装置は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が電圧供給線に接続されている読み出しトランジスタと、前記記憶ノードと読み出しワード線との間に接続されているキャパシタとを有し、前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、前記ビット線が列方向に並ぶ複数のメモリセルで共有され、前記ビット線と基準電位との間に定電流駆動手段が接続され、前記ビット線ごとに補助手段を有する。

本発明に係る他の半導体メモリ装置は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しワード線に接続されている読み出しトランジスタと、前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、前記ビット線が列方向に並ぶ複数のメモリセルで共有され、前記ビット線と基準電位との間に定電流駆動手段が接続され、前記ビット線ごとに補助手段を有する。

本発明によれば、しきい値電圧調整のためのイオン注入工程の追加を行うことなく、データ読み出し時のビット線電圧値を十分大きくできるという利点がある。

［第１実施形態］
図１は、第１実施形態に係る半導体メモリ装置において、メモリセルアレイと、センスアンプ、ワード線およびビット線の駆動回路を含む周辺回路の主要部とを示すブロック図である。

図示のように、メモリセルアレイは、行列状に配置されているｍ×ｎ（ｍ,ｎ：任意の自然数）個のメモリセルＭＣ１１,ＭＣ１２,…,ＭＣ２１,…，ＭＣｍｎによって構成されている。メモリセルアレイにおいて、同一行の各メモリセルが同じ書き込みワード線ＷＷＬｊ（ｊ＝１,２,…,ｎ）および読み出しワード線ＲＷＬｊに接続され、同一列の各メモリセルが同じ書き込みビット線ＷＢＬｉ（ｉ＝１,２,…,ｍ）および読み出しビット線ＲＢＬｉに接続されている。

メモリセルアレイのｎ本の書き込みワード線ＷＷＬｊとｎ本の読み出しワード線ＲＷＬｊは、ワード線駆動回路ＷＬＤに接続されて、これにより駆動される。
メモリセルアレイのｍ本の書き込みビット線ＷＢＬｉとｍ本の読み出しビット線ＲＢＬｉは、ビット線駆動回路ＢＬＤに接続されて、これにより駆動される。

各列のメモリセルに、“定電流駆動手段”としてのドライバトランジスタＴＤｉ、および、センスアンプＳＡｉがそれぞれ接続されている。
ドライバトランジスタＴＤｉは、各列で同じサイズおよびしきい値が設定されているＮＭＯＳトランジスタであり、それぞれ対応する読み出しビット線ＲＢＬｉと基準電圧、たとえばグランド電圧との間に接続されている。ｍ個のドライバトランジスタＴＤｉのゲートは、ドライバ電圧が印加されるドライブ制御線ＤＣＬに共通に接続されている。このドライバ電圧は、詳細は後述するが、読み出し時にハイレベルに保持され、ドライバトランジスタＴＤをオンさせる。

センスアンプＳＡｉは、シングルエンド型のアンプであり、ハイレベルの電源線ＳＰＬとローレベルの電源線ＳＮＬからの電源供給を受けて動作する。センスアンプＳＡｉは、入力側に接続されている読み出しビット線ＲＢＬｉの電圧を増幅して出力する。

図２（Ａ）に、メモリセルアレイ内で同一列に属する２つのメモリセルと、ドライバトランジスタＴＤおよびセンスアンプＳＡとを示す。この図において、２つのメモリセルの一方がデータ読み出し対象の選択(selected)メモリセルＭＣｓであり、他方がデータ読み出し対象でない非選択(unselected)メモリセルＭＣｕである。
また、図２（Ｂ）には、選択メモリセルＭＣｓおよび同一列内に並ぶ全ての非選択メモリセルＭＣｕの、合計ｎ個の読み出しトランジスタＴＲと、ドライバトランジスタＴＤとの接続関係を等価回路によって示す。

本実施形態のメモリセルは、図１０と同じ基本構成を有することから、その構成とセル基本動作の詳細は省略する。
図２（Ｂ）に示すように、選択メモリセルＭＣｓの読み出しトランジスタＴＲと、非選択メモリセルＭＣｕ（および他の非選択メモリセル）とは、電源電圧Ｖccを供給する電圧供給線ＶＳＬと読み出しビット線ＲＢＬとの間に並列接続されている。また、各読み出しトランジスタＴＲのソースに接続されている読み出しビット線ＲＢＬの電圧を、センスアンプＳＡを介して出力するように構成されている。
したがって、各読み出しトランジスタＴＲを負荷とし、ドライバトランジスタＴＤをドライバ（電流源）とするソースフォロア回路が形成されている。

つぎに、ソースフォロア回路の動作を説明する。
当該ソースフォロア回路の負荷となるｎ個の読み出しトランジスタＴＲのうち、選択メモリセルＭＣｓの読み出しトランジスタＴＲは、記憶データに対応した記憶ノードＳＮの電圧（Ｖ１ｓまたはＶ０ｓ）に応じてオンまたはオフする。
ここで、電圧Ｖ１ｓはデータ“１”記憶時に、キャパシタＣを介した選択読み出しワード線ＲＷＬｓによる昇圧後の記憶ノード電圧である。また、電圧Ｖ０ｓはデータ“０”記憶時の同昇圧後の記憶ノード電圧である。
このため選択メモリセルＭＣｓの読み出しトランジスタＴＲは、記憶データに応じて値が異なるオン電流（読み出し電流）Ｉｒを読み出しビット線ＲＢＬに流す。

また、他の（ｎ−１）個の非選択メモリセルＭＣｕは、その読み出しトランジスタＴＲのゲート電圧（記憶ノード電圧）が読み出し時に昇圧されない。ただし、非選択メモリセルＭＣｕの読み出しトランジスタＴＲは、記憶データに対応している記憶ノード電圧値（Ｖ１ｕまたはＶ０ｕ）に応じたリーク電流Ｉoffを読み出しビット線ＲＢＬに多少なりとも流す。読み出しビット線ＲＢＬには、上記読み出し電流Ｉｒと、このリーク電流Ｉoffとの加算電流が流れ、この加算電流はドライバトランジスタＴＤからグランド電圧に流れる。

詳細は後述するが、“１”データ読み出し時では、選択メモリセルＭＣｓの読み出しトランジスタ抵抗によって当該ソースフォロア回路の負荷が決まり、“０”データ読み出し時では、“１”データを記憶している非選択メモリセルＭＣｕの読み出しトランジスタ抵抗によって当該ソースフォロア回路の負荷が決まる。そして、その何れかの負荷（抵抗）とドライバトランジスタの抵抗（オン抵抗）との分圧比で主に決まる値に、読み出しビット線ＲＢＬの電圧（読み出し電圧）のＤＣレベルを上昇させる作用がある。
このため、シングルエンド型センスアンプ等の標準的なセンスアンプの入力電圧として適したレベルの読み出し電圧を得ることができる。

図３（Ａ）〜図３（Ｆ）は、データの書き込みと読み出しにおける各種ラインの電圧変化を示すタイミングチャートである。なお、この図はデータ“１”とデータ“０”との書き込みと読み出しを連続して行う場合を示している。
以下、図３を用いて、本実施形態に係る半導体メモリ装置の動作を説明する。なお、以下の説明では、適宜図２を参照する。

図３（Ａ）に示すように、データ“１”の書き込みでは、書き込みビット線ＷＢＬにハイレベルの電圧、たとえば０.８[Ｖ]を設定する。また、選択メモリセルＭＣｓの選択書き込みワード線ＷＷＬｓ（図２参照）の電圧を、図３（Ｂ）に示すように、ビット線電圧が安定したタイミングで０[Ｖ]から電源電圧Ｖcc、たとえば１.８[Ｖ]に立ち上げる。
これにより、図２の書き込みトランジスタＴＷがオンし、書き込みビット線ＷＢＬのハイレベル（０.８[Ｖ]）の電圧ＶＨが記憶ノードＳＮに転送される。ここで記憶ノード電位がハイレベルのときは記憶データ“１”が記憶される。
その後、選択書き込みワード線ＷＷＬｓの電圧および書き込みビット線ＷＢＬの電圧をそれぞれ、ハイレベルからローレベルに立ち下げると、データ“１”の書き込みが終了する。

読み出し前の状態では、読み出しビット線ＲＢＬをディスチャージして、その電圧を０[Ｖ]のフローティングに保っている。
データ“１”の読み出しでは、選択メモリセルＭＣｓの選択読み出しワード線ＲＷＬｓ（図２参照）の電圧を、図３（Ｃ）に示すように、０[Ｖ]から電源電圧Ｖcc、たとえば１.８[Ｖ]に立ち上げる。また、これとほぼ同時に、図３（Ｆ）に示すように、ドライバトランジスタＴＤ（図２参照）のゲートに供給されているドライバ電圧ＶＤを０[Ｖ]から、当該ドライバトランジスタＴＤがオンする電圧、たとえば０.５[Ｖ]に立ち上げる。

これにより、ドライバトランジスタＴＤがオンして、図２（Ｂ）に示すソースフォロア回路が動作可能な状態になるとともに、選択メモリセルＭＣｓ内でキャパシタＣを介して“１”データ記憶ノード電圧が、読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trより高く上昇する。
その結果、読み出しトランジスタＴＲがオンし、電源電圧Ｖccから、オン状態の読み出しトランジスタＴＲを介して電荷が読み出しビット線ＲＢＬに供給される。

この選択メモリセルＭＣｓ内の読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trは、本実施形態では０.４[Ｖ]と、書き込みトランジスタＴＷのしきい値電圧Ｖｔ_twと同じに設定されている。このため、読み出しトランジスタＴＲのしきい値電圧のみ追加イオン注入により高く設定されている場合に比べ、より多くの電流を流すことができ、ビット線充電能力が向上している。また、ドライバトランジスタＴＤがない場合に比べて、ソースフォロア回路によりビット線電圧が増幅されて、より高いレベルにまで上昇する。その結果、図３（Ｆ）に示すように、読み出しビット線ＲＢＬの“１”データの読み出し後の電圧は０[Ｖ]から、たとえば“０.８５[Ｖ]”に遷移する。

この電圧上昇を、読み出しビット線ＲＢＬに接続されている不図示のセンスアンプで増幅し、データ“１”として読み出す。
その後、選択読み出しワード線ＲＷＬｓの電圧をハイレベルからローレベルに立ち下げると、データ“１”の読み出しが終了する。

データ“０”の書き込みでは、図３（Ａ）に示すように、書き込みビット線ＷＢＬにローレベルの電圧ＶＬ、たとえば０[Ｖ]を設定する。その後、データ“１”の書き込み時と同様に、選択書き込みワード線ＷＷＬｓの電圧を０[Ｖ]から電源電圧Ｖccに立ち上げる。これにより、書き込みトランジスタＴＷがオンし、設定されているローレベルの電圧ＶＬ（＝０[Ｖ]）が記憶ノードＳＮに転送される。

読み出し前の状態では、読み出しビット線ＲＢＬをディスチャージして、その電圧を０[Ｖ]のフローティングに保っている。
データ“０”の読み出しでは、選択読み出しワード線ＲＷＬｓ（図２参照）の電圧を、図３（Ｃ）に示すように、０[Ｖ]から電源電圧Ｖccに立ち上げる。また、これとほぼ同時に、図３（Ｆ）に示すように、ドライバトランジスタＴＤ（図２参照）のゲートに供給されているドライバ電圧ＶＤを０[Ｖ]から、当該ドライバトランジスタＴＤがオンする電圧、たとえば０.５[Ｖ]に立ち上げる。

このデータ“０”の読み出しでは、記憶ノードＳＮの電圧が読み出しトランジスタＴＲのしきい値電圧Ｖｔ_trより上昇しない。したがって、この観点からは読み出しトランジスタＴＲはオフのままとなる。しかし、“１”データを記憶している非選択メモリセルの読み出しトランジスタのリーク電流が流れる。
その結果、図３（Ｅ）に示すように読み出しビット線ＲＢＬの電圧が、“１”データ読み出しのときより小さい値、たとえば０.３５[Ｖ]まで上昇する。

以上の書き込みおよび読み出しの動作期間中、図３（Ｄ）に示すように、非選択メモリセルＭＣｕの非選択読み出しワード線ＲＷＬｕ（図２参照）の電圧はローレベル、すなわち０[Ｖ]で保持される。
このため、非選択メモリセルＭＣｕにおける読み出しトランジスタＴＲはオフ状態を維持するように制御される。ただし、後述するように、当該非選択メモリセルＭＣｕの読み出しトランジスタＴＲが常にオフすることを前提としていない。すなわち、記憶データの論理に応じて若干オン電流が当該読み出しトランジスタＴＲに流れる場合がある。

つぎに、“１”データ読み出しおよび“０”データ読み出しにおける、記憶ノード電圧について述べる。

＜選択セルの場合＞
選択メモリセルＭＣｓにおいては選択読み出しワード線ＲＷＬｓに電源電圧Ｖccを与えることから、データ“１”を保持している記憶ノードＳＮの昇圧後の電位Ｖ１ｓは、次式(1-1)により表される。また、データ“０”を保持している記憶ノードＳＮの昇圧後の電位Ｖ０ｓは、次式(1-2)により表される。なお、次式(1-1)および(1-2)において、符号“ＶＨ”は昇圧前のデータ“１”が保持されている記憶ノードＳＮの電圧を、符号“ＣＴ”は記憶ノードＳＮに接続されている全容量を示す。

［数１］
Ｖ１ｓ＝ＶＨ＋Ｃ／ＣＴ×Ｖcc…(1-1)
Ｖ０ｓ＝０[Ｖ]＋Ｃ／ＣＴ×Ｖcc
＝Ｃ／ＣＴ×Ｖcc …(1-2)

上記式における符号“Ｃ／ＣＴ”は昇圧時のカップリング容量比であり、この値は昇圧の点では大きい方が望ましいが、余り大きくするとキャパシタＣの面積が増大し、好ましくない。
一例としてカップリング容量比（Ｃ／ＣＴ）を“０.３”と比較的小さい値に設定したとする。この場合、図３に示す例では、電源電圧Ｖcc＝１.８[Ｖ]、昇圧前の“１”データ記憶ノード電圧ＶＨ＝０.８[Ｖ]を用いて上記式(1-1)から計算すると、昇圧後の“１”データ記憶ノード電圧Ｖ１ｓ＝１.３４ [Ｖ]となる。また、昇圧後の“０”データ記憶ノード電圧Ｖ０ｓ＝０.５４ [Ｖ]となる。

＜非選択セルの場合＞
非選択セルにおいては非選択読み出しワード線ＲＷＬｕに０[Ｖ]を与えることから、データが“１”か“０”にかかわらず記憶ノード電圧は書き込み時の電圧から変化しない。
したがって、データ“１”を保持している非選択メモリセルの記憶ノード電圧Ｖ１ｕは、次式(2-1)により表される。また、データ“０”を保持している非選択メモリセルの記憶ノード電圧Ｖ０ｕは、次式(2-2)により表される。

［数２］
Ｖ１ｕ＝ＶＨ… (2-1)
Ｖ０ｕ＝０[Ｖ]…(2-2)

図２（Ｂ）に示すソースフォロア回路の動作で既に述べたように、ドライバトランジスタＴＤに対して並列接続されているｎ個の読み出しトランジスタＴＲが負荷となる。そして、その負荷の大きさは、上記４種類の記憶ノード電圧に応じて異なる。
したがって、ドライバトランジスタＴＤの動作曲線に対して、以上の４種類の記憶ノード電圧Ｖ１ｓ,Ｖ０ｓ,Ｖ１ｕ,Ｖ０ｕに対応する４種類の負荷曲線が交差し、各交点が動作点となり得る。

図４は、ドライバトランジスタのドレイン電圧−電流特性に、４種類の負荷曲線を重ねたグラフである。
図４において符号“Ｄ”は、ドライバトランジスタＴＤのドレイン電圧（すなわち読み出しビット線電圧ＶＲＢＬ）を横軸とし、ドライバトランジスタＴＤに流れるドレイン電流を縦軸とする電圧−電流特性の曲線（以下、ドライバ曲線）を示す。また、符号“Ｌ１ｓ”は、記憶ノード電圧Ｖ１ｓがゲートに設定されている選択メモリセルの読み出しトランジスタＴＲの負荷曲線を示す。符号“Ｌ０ｓ”は、記憶ノード電圧Ｖ０ｓがゲートに設定されている選択メモリセルの読み出しトランジスタＴＲの負荷曲線を示す。符号“Ｌ１ｕ”は、記憶ノード電圧Ｖ１ｕがゲートに設定されている非選択メモリセルの読み出しトランジスタＴＲの負荷曲線を示す。そして、符号“Ｌ０ｕ”は、記憶ノード電圧Ｖ０ｕがゲートに設定されている非選択メモリセルの読み出しトランジスタＴＲの負荷曲線を示す。

最初に“１”データ読み出し時の動作点を説明する。
データ“１”が記憶されている選択メモリセルに関し、ドライバ曲線Ｄと一番右の負荷曲線Ｌ１ｓとの交点Ｐ１で電流値が一致し、読み出しビット線電圧ＶＲＢＬが安定する。ドライバ曲線Ｄと他の３つの負荷曲線Ｌ１ｕ,Ｌ０ｓ,Ｌ０ｕとの各交点Ｐ２〜Ｐ４にも安定点は存在するが、一番右の安定点（交点Ｐ１）にて“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１が事実上決定する。一番右側の安定点の読み出しビット線電圧ＶＲＢＬ１でドライバ電流と負荷電流が一致し、左側の負荷の電流はほとんど流れないからである。

つぎに、“０”データの読み出しの動作点を説明する。
データ“０”が記憶されている選択メモリセルだけを考えれば、ドライバ曲線Ｄと右から３番目の負荷曲線Ｌ０ｓとの交点Ｐ３のところで読み出しビット線電圧ＶＲＢＬが安定する。しかし、通常、データ“１”が記憶されている非選択メモリセルの負荷曲線Ｌ１ｕのほうが右側にあるため、その負荷曲線Ｌ１ｕとドライバ曲線Ｄとの交点で“０”データの読み出し時の最大の読み出しビット線電圧ＶＲＢＬ０が事実上決定する。

センスアンプは“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１と“０”読み出し時の最大の読み出しビット線電圧ＶＲＢＬ０との差をセンスアンプＳＡが検知してデータを判別する。この電圧差を数１００[ｍＶ]以上とするよう設計する。
なお、図３の例では、“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１＝０.８５[Ｖ]、“０”読み出し時の最大の読み出しビット線電圧ＶＲＢＬ０＝０.３５[Ｖ]であり、上記センスアンプＳＡが検出可能な電圧差の条件を満たしている。

上記図４のように動作点を設定する前提としては、ドライバ曲線Ｄが一定でなければならない。言い換えると、読み出しビット線ＲＢＬから流出する電流パスはドライバトランジスタＴＤを介したパスのみとし、他に電流の流出パスを発生させないことが望ましい。
そのため、ソースフォロア回路の負荷を形成する読み出しトランジスタＴＲの印加電圧条件に関し、そのドレイン側の電圧をソース側の読み出しビット線電圧と同等かそれ以上としなければならない。その理由は、読み出しトランジスタＴＲのドレイン電圧が読み出しビット線電圧より低いと、そのパスを通ってビット線電流が流出し、その量がばらつくと動作点も変動し安定動作ができず、これが誤動作の要因となるからである。

しかし、本実施形態では、メモリセルの読み出しトランジスタＴＲのドレインに電源電圧Ｖccが印加されていることから、そのような電流の流出パス発生の懸念がない。この点で安定動作が可能である。

また、本実施形態ではドライバトランジスタＴＤを設けてソースフォロア回路を形成し、その負荷となる読み出しトランジスタは、記憶データが“１”の場合と“０”の場合とで程度の差はあれ共にオンすることを前提としている。
とくに、“０”データの読み出し時の動作点Ｐ２は、“１”データを保持している非選択メモリセルの負荷となる読み出しトランジスタの動作状態で決まる。この動作点Ｐ２は、ドライバトランジスタＴＤの電流駆動能力と、同一読み出しビット線ＲＢＬに接続されている“１”データ保持の非選択メモリセルＭＣｕの数、読み出しビット線容量等で総合的に決まる。したがって、“１”データ保持の非選択メモリセルＭＣｕの読み出しトランジスタＴＲがオフしている必要は必ずしもない。このため、メモリセル内で読み出しトランジスタＴＲのみしきい値電圧を高くする必要もない。

この点に関し、さらに詳細な動作を説明する。
まず、“０”データ読み出し時に、“１”データ保持の非選択メモリセルの読み出しトランジスタ数が多くて読み出しビット線電圧が標準値より上昇しようとすると、各読み出しトランジスタのゲートとソース間の電圧が小さくなるため電流駆動能力が低下して、読み出しビット線電圧の上昇を抑制するように働く。逆に、“１”データ保持の非選択メモリセルの読み出しトランジスタ数が少なくて読み出しビット線電圧が低下しようとすると、各読み出しトランジスタのゲートとソース間の電圧が大きくなり、電流駆動能力を高めて、読み出しビット線電圧の低下を抑制するように働く。
この動作は、“１”データ読み出し時の選択メモリセルＭＣｓにおいても同様である。

以上より明らかなごとく、ソースフォロア回路では、読み出しトランジスタを常にオフさせる必要はなく、しきい値電圧の大小の影響を吸収するように動作点が自己バイアス制御される。したがって、読み出しトランジスタのしきい値電圧の動作点に与える影響は小さい。
その結果、読み出しトランジスタのしきい値電圧を他の書き込みトランジスタより高くする必要がなく、標準の値でよい。

また、ソースフォロア読み出しでは、定電流源として働くドライバトランジスタのオン抵抗と、負荷としての読み出しトランジスタの抵抗との分圧比で主に決まる正の電圧に、読み出しビット線電圧が制御される。このため、“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１は、ソースフォロア読み出しでない場合に比べると、数１００[ｍＶ]高めの値に設定できる。この結果、標準的なセンスアンプ（シングルエンド型、カレントミラー型）の入力電圧として適正な値の読み出しビット線電圧を得ることが可能となる。たとえば“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１は、電源電圧が１．８[Ｖ]の場合０．８[Ｖ]以上が可能となる。

以上をまとめると、本実施形態では、読み出しトランジスタのしきい値電圧は標準の値とすることができる。そのため、しきい値電圧制御のイオン注入工程の追加が必要ない。
また、読み出しビット線電圧値は、標準的なセンスアンプであるシングルエンド型センスアンプやカレントミラー型センスアンプの入力電圧に適した値が可能となる。

［第２実施形態］
最初に第２実施形態の概要を述べると、第２実施形態は、図１０のメモリセルＭＣａではなく、図１１のメモリセルＭＣｂに本発明を適用したものである。
図１１のメモリセルＭＣｂからなるメモリセルアレイのデータ読み出しでは、選択メモリセルの読み出しワード線ＲＷＬに電源電圧Ｖccを印加し、非選択メモリセルの読み出しワード線ＲＷＬに中間電圧ＶＭを印加する。中間電圧ＶＭは、電源電圧Ｖccと基準電圧（たとえばグランド電圧０[Ｖ]）の間の電圧であれば任意である。本実施形態では、中間電圧としては電源電圧Ｖccの０.４〜０.６倍を想定している。
以下、第２実施形態の回路構成と動作を順に説明する。図１は、第２実施形態にも適用される。

図５（Ａ）に、メモリセルアレイ内で同一列に属する２つのメモリセルと、ドライバトランジスタＴＤおよびセンスアンプＳＡとを示す。この図において、２つのメモリセルの一方がデータ読み出し対象の選択(selected)メモリセルＭＣｓであり、他方がデータ読み出し対象でない非選択(unselected)メモリセルＭＣｕである。
また、図５（Ｂ）には、選択メモリセルＭＣｓおよび同一列内に並ぶ全ての非選択メモリセルＭＣｕの、合計ｎ個の読み出しトランジスタＴＲと、ドライバトランジスタＴＤとの接続関係を等価回路によって示す。

本実施形態のメモリセルは、図１１と同じ基本構成を有することから、その構成とセル基本動作の詳細は省略する。

図５（Ｂ）が第１実施形態の図２（Ｂ）と異なる点は、選択メモリセルＭＣｓの読み出しトランジスタＴＲのドレインが、読み出し時に電源電圧Ｖccに制御される選択読み出しワード線ＲＷＬｓに接続されているのに対し、非選択メモリセルＭＣｕの読み出しトランジスタＴＲのドレインが、読み出し時に前記中間電圧ＶＭに制御される非選択読み出しワード線ＲＷＬｕに接続されている点である。

図５（Ｂ）における他の構成は図２（Ｂ）と同じである。また、当該ソースフォロア回路の基本的な動作も、読み出し時に非選択メモリセルＭＣｕに電源電圧Ｖccの代わりに中間電圧ＶＭを印加する点を除き、第１実施形態と同じである。したがって、ドライバ曲線Ｄと負荷曲線Ｌ１ｓ〜Ｌ０ｕとの関係を示す図４のグラフも、本実施形態において適用できる。

図６（Ａ）〜図６（Ｆ）に、データの書き込みと読み出しにおける各種ラインの電圧変化を示すタイミングチャートを示す。なお、この図はデータ“１”とデータ“０”との書き込みと読み出しを連続して行う場合を示している。
この電圧制御が図３と異なる点は、“１”データ読み出しおよび“０”データ読み出し時に、図３（Ｄ）の場合は非選択読み出しワード線ＲＷＬｕの電圧は０[Ｖ]で保持していたが、図６（Ｄ）の本実施形態の場合、選択読み出しワード線ＲＷＬｓを１.８[Ｖ]に立ち上げるとほぼ同じタイミングで、非選択読み出しワード線ＲＷＬｕに、たとえば０.９[Ｖ]の中間電圧ＶＭを印加する点である。他の電圧制御は図３と同じである。

つぎに、“１”データ読み出しおよび“０”データ読み出しにおける、記憶ノード電圧について述べる。

＜選択セルの場合＞
選択メモリセルに関しては、その記憶ノード電圧は、リーク電流により減衰がないと仮定すると、データ書き込み時に記憶ノードＳＮに転送した電圧から、所定の電圧まで昇圧される。この所定の電圧は、選択読み出しワード線ＲＷＬｓに印加される電源電圧Ｖccに、キャパシタＣの全容量ＣＴに対する容量比（カップリング容量比）を乗じた電圧である。
その昇圧後の記憶ノード電圧は、第１実施形態で述べた式(1-1)と(1-2)と同じ式で表される。

＜非選択セルの場合＞
非選択メモリセルの記憶ノード電圧は、第１実施形態では昇圧されないのに対して、本実施形態では昇圧される。
非選択セルにおいては非選択読み出しワード線ＲＷＬｕに中間電圧（たとえば０.９[Ｖ]）を与えることから、昇圧する電圧が選択メモリセルより小さくなる。
データ“１”を保持している非選択メモリセルの記憶ノード電圧Ｖ１ｕは、次式(3-1)により表される。また、データ“０”を保持している非選択メモリセルの記憶ノード電圧Ｖ０ｕは、次式(3-2)により表される。

［数３］
Ｖ１ｓ＝ＶＨ＋Ｃ／ＣＴ×ＶＭ…(3-1)
Ｖ０ｓ＝０[Ｖ]＋Ｃ／ＣＴ×ＶＭ
＝Ｃ／ＣＴ×ＶＭ …(3-2)

このように本実施形態では、非選択メモリセルＭＣｕにおいても昇圧を行うことから、その読み出しトランジスタＴＲは一般にオンしやすくなる。その結果、実際に図６（Ｅ）に示す例では、“０”データ読み出し時の読み出しビット線ＲＢＬが０.７[Ｖ]まで上昇している。本例の場合、“１”データ読み出し時と、“０”データ読み出し時の読み出しビット線ＲＢＬの電圧差が０.１５[Ｖ]とやや小さい。
ただし、中間電圧ＶＭの値を最適化することによって、この電圧差を、より大きくすることは可能である。

つぎに、読み出しトランジスタＴＲのドレインに読み出しワード線ＲＷＬが接続されているセル構成において中間電圧ＶＭの印加を行う理由について述べる。

図４のように動作点を設定する前提としては、ドライバ曲線Ｄが一定でなければならない。言い換えると、読み出しビット線ＲＢＬから流出する電流パスはドライバトランジスタＴＤを介したパスのみとし、他に電流の流出パスを発生させないことが望ましい。
そのため、ソースフォロア回路の負荷を形成する読み出しトランジスタＴＲの印加電圧条件に関し、そのドレイン側の電圧をソース側の読み出しビット線電圧と同等かそれ以上としなければならない。その理由は、読み出しトランジスタＴＲのドレイン電圧が読み出しビット線電圧より低いと、そのパスを通ってビット線電流が流出し、その量がばらつくと動作点も変動し安定動作ができず、これが誤動作の要因となるからである。

本実施形態では、メモリセルの読み出しトランジスタＴＲのドレインに中間電圧ＶＭを印加することにより、そのような電流の流出パス発生を防止している。この点で安定動作が可能である。

本実施形態では、第１実施形態と同様に、ドライバトランジスタＴＤと読み出しトランジスタＴＲ群とがソースフォロア回路をデータ読み出し時に形成する。
ソースフォロア回路は、第１実施形態で述べたと同じ理由により、読み出しトランジスタを常にオフさせる必要はなく、しきい値電圧の大小の影響を吸収するように動作点が自己バイアス制御される。したがって、読み出しトランジスタのしきい値電圧の動作点に与える影響は小さい。
その結果、読み出しトランジスタのしきい値電圧を他の書き込みトランジスタより高くする必要がなく、標準の値でよい。

また、ソースフォロア読み出しでは、定電流源として働くドライバトランジスタのオン抵抗と、負荷としての読み出しトランジスタの抵抗との分圧比で主に決まる正の電圧に、読み出しビット線電圧が制御される。このため、“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１（図４参照）は、ソースフォロア読み出しでない場合に比べると、数１００[ｍＶ]高めの値に設定できる。この結果、標準的なセンスアンプ（シングルエンド型、カレントミラー型）の入力電圧として適正な値の読み出しビット線電圧を得ることが可能となる。たとえば“１”データの読み出し時の読み出しビット線電圧ＶＲＢＬ１は、電源電圧が１.８[Ｖ]の場合０.８[Ｖ]以上が可能となる。

以上をまとめると、本実施形態では、読み出しトランジスタのしきい値電圧は標準の値とすることができる。そのため、しきい値電圧制御のイオン注入工程の追加が必要ない。
また、読み出しビット線電圧値は、標準的なセンスアンプであるシングルエンド型センスアンプやカレントミラー型センスアンプの入力電圧に適した値が可能となる。

以下の第３〜第５実施形態は、第１および第２実施形態の改善に関する。したがって、適用可能なメモリセルは図１０と図１１の何れでもよい。

ここで改善しようとする点は、“１”データ読み出しのときに、読み出しビット線ＲＢＬを充電する主なトランジスタは、選択メモリセルＭＣｓの読み出しトランジスタＴＲのみである。このときメモリセルアレイの規模が大きいと、負荷となる非選択メモリセルＭＣｕの読み出しトランジスタ数が多いため読み出しビット線ＲＢＬの負荷容量が大きなものとなる。したがって、充電に時間がかかるという課題がある。

以下の第３〜第５実施形態では、“１”データ読み出し時に選択メモリセルＭＣｓの読み出しトランジスタＴＲを補助する手段を設けることによって、この課題を解決することを目的としている。

［第３実施形態］
図７に、メモリセルアレイ内で同一列に属する選択メモリセルＭＣｓおよび補助メモリセルＭＣauxと、ドライバトランジスタＴＤおよびセンスアンプＳＡとを示す。この補助メモリセルＭＣauxは、上記“１”データ読み出しを補助する手段であり、図１のメモリセルアレイ内で、ｎ×ｍ個の実効的なメモリセル群とは別に、さらに１段、メモリセル行を追加し、そのメモリセル行に、行方向にｍ個の補助メモリセルＭＣauxを並べ、それぞれを対応する読み出しビット線ＲＢＬと書き込みビット線ＷＢＬに１つずつ接続するようにして挿入される。なお、“１”データ読み出し時の読み出しビット線充電能力をさらに高めたい場合は、補助メモリセルＭＣauxを２段、あるいは３段以上設けることも可能である。

補助メモリセルＭＣauxは、図７に示すように、回路構成上は、選択メモリセルＭＣｓと全く同じにしたものを用いている。すなわち、補助メモリセルＭＣauxは、第１実施形態のメモリセルＭＣａ（図２（Ａ））と同様、書き込みトランジスタＴＷ、読み出しトランジスタＴＲおよびキャパシタＣにより構成される。ただし、書き込みトランジスタＴＷのゲートは補助書き込みワード線ＷＷＬauxに接続され、キャパシタＣは補助読み出しワード線ＲＷＬauxに接続されている。読み出しトランジスタＴＲは、選択メモリセルＭＣｓと同様、電源電圧Ｖccを供給する電圧供給線ＶＳＬに接続されている。
補助メモリセルＭＣauxは、常に“１”データが書き込まれ、リフレッシュ時にも“１”データの再書き込みが実行される。

メモリセルに対する電圧制御は、図３と同様に実行される。
このとき補助メモリセルＭＣauxの制御に関し、たとえば、図３（Ｃ）の選択読み出しワード線ＲＷＬｓをハイレベル（１.８[Ｖ]）に立ち上げるとほぼ同時に、補助読み出しワード線ＲＷＬauxを０[Ｖ]に制御する。
このため、補助メモリセルＭＣauxの読み出しトランジスタＴＲがオンし、これにより、選択メモリセルＭＣｓの読み出しトランジスタＴＲによる読み出しビット線ＲＢＬの充電を補助させる。このとき、補助メモリセルＭＣauxの記憶ノードＳＮの昇圧後電圧は、前記式(2-1)により求まる値となる。

つぎに、補助メモリセルＭＣauxを設けた理由を図３および図７を参照して、より詳細に説明する。

図３に示す“１”データ読み出しは、読み出しビット線ＲＢＬを放電し、これを０[Ｖ]のフローティングとした状態で行う。そして、“１”データ読み出し時には、図３（Ｃ）に示すように、選択読み出しワード線ＲＷＬｓを１.８[Ｖ]のハイレベルに遷移させる。

このとき読み出しビット線ＲＢＬの大きな負荷容量を充電する速度は、読み出し速度に大きく影響する。“１”データの読み出しのときは、通常、選択メモリセルＭＣｓのオン電流（図２（Ｂ）の読み出し電流Ｉｒ）と非選択メモリセルのオン電流（図２（Ｂ）のＩoff）の合計でもって読み出しビット線ＲＢＬを充電する。
“１”データの読み出しにおいて充電速度の一番遅いケースは、非選択メモリセルＭＣｕ（図２（Ｂ）参照）が全て記憶データ“０”を保持している場合である。このとき選択メモリセルＭＣｓの読み出しトランジスタＴＲが１つだけで、読み出しビット線ＲＢＬを充電しなければならない。

そこで、本実施形態では、図３にはとくに示していないが、図３（Ｃ）の選択読み出しワード線ＲＷＬｓをハイレベルに遷移させるとほぼ同時に、図７の補助読み出しワード線ＲＷＬauxの電圧を０[Ｖ]のままとする。

これにより、読み出しビット線ＲＢＬの充電を行う選択メモリセルＭＣｓの読み出しトランジスタＴＲを、補助メモリセルＭＣauxの読み出しトランジスタＴＲにより補助し、読み出しビット線ＲＢＬの充電速度を短くする。その結果、“１”データの読み出し時間を短くできる。

［第４実施形態］
本実施形態では、上記第３実施形態と同様に補助メモリセルＭＣauxを用いる“１”データ読み出し方法を、図１１に示すメモリセルＭＣｂのセルアレイを有する半導体メモリ装置に適用する。

図８に、メモリセルアレイ内で同一列に属する選択メモリセルＭＣｓおよび補助メモリセルＭＣauxと、ドライバトランジスタＴＤおよびセンスアンプＳＡとを示す。

補助メモリセルＭＣauxは、図８に示すように、回路構成上は、選択メモリセルＭＣｓと全く同じにしたものを用いている。すなわち、補助メモリセルＭＣauxは、第２実施形態のメモリセルＭＣａ（図５（Ａ））と同様、書き込みトランジスタＴＷ、読み出しトランジスタＴＲおよびキャパシタＣにより構成される。ただし、書き込みトランジスタＴＷのゲートは補助書き込みワード線ＷＷＬauxに接続され、キャパシタＣおよび読み出しトランジスタＴＲのドレインが補助読み出しワード線ＲＷＬauxに接続されている。読み出しトランジスタＴＲのソースは読み出しビット線ＲＢＬに接続されている。
補助メモリセルＭＣauxは、常に“１”データが書き込まれ、リフレッシュ時にも“１”データの再書き込みが実行される。

メモリセルに対する電圧制御は、図６と同様に実行される。
このとき補助メモリセルＭＣauxの制御に関し、たとえば、図６（Ｃ）および図６（Ｄ）で選択読み出しワード線ＲＷＬｓおよび非選択読み出しワード線ＲＷＬｕをハイレベル（１.８[Ｖ]または中間電圧ＶＭ＝０.９[Ｖ]）に立ち上げるとほぼ同時に、補助読み出しワード線ＲＷＬauxを中間電圧ＶＭに制御する。
このため、補助メモリセルＭＣauxの読み出しトランジスタＴＲがオンし、これにより、選択メモリセルＭＣｓの読み出しトランジスタＴＲによる読み出しビット線ＲＢＬの充電を補助させる。このとき、補助メモリセルＭＣauxの記憶ノードＳＮの昇圧後電圧は、前記式(3-1)により求まる値となる。

本実施形態では、第１および第２実施形態の利点に加え、第３実施形態の利点、すなわち“１”データ読み出し速度が短縮できるという利点がある。

［第５実施形態］
本実施形態は、上記第３および第４実施形態の変形例を示す。

図９は、メモリセルアレイ内で同一列に属する選択メモリセルＭＣｓおよび補助手段と、ドライバトランジスタＴＤおよびセンスアンプＳＡとを示す。

選択メモリセルＭＣｓは、図１０のメモリセルＭＣａ、図１１のメモリセルＭＣｂの何れでもよい。
第５実施形態では、“１”データ読み出し時に選択メモリセルＭＣｓの読み出しトランジスタＴＲを補助する手段として、補助トランジスタＴauxが、電源電圧Ｖccを供給する電圧供給線ＶＳＬと読み出しビット線ＲＢＬとの間に接続されている。
本例の補助トランジスタＴauxは単一のＮＭＯＳトランジスタからなるが、たとえば、ＰＭＯＳスイッチで、上記ＮＭＯＳトランジスタを置き換えることもできる。

補助トランジスタＴauxのゲートに供給されている補助ゲート電圧Ｖ１auxは、“１”データ読み出し時に、ローレベルからハイレベルに遷移する電圧である。その遷移のタイミングは、図３（Ｃ）あるいは図６（Ｃ）の選択読み出しワード線ＲＷＬｓをハイレベルに遷移させるときとほぼ同じとする。

メモリセルＭＣａによりセルアレイが構成されている場合、この補助ゲート電圧Ｖ１auxは第３実施形態と同様に、前記式(2-1)により求まる値となる。
一方、メモリセルＭＣｂによりセルアレイが構成されている場合は、補助ゲート電圧Ｖ１auxは第４実施形態と同様に、前記式(3-1)により求まる値となる。

本実施形態では、第４実施形態と同じ利点があり、さらに、補助手段（補助トランジスタＴaux）の規模が小さいため、よりセルアレイの面積を縮小しやすいという利点もある。

以上の第１〜第５実施形態では、ビット線として、書き込みビット線と読み出しビット線とを有する場合を説明したが、これを共通の１本のビット線にすることもできる。この場合のビット線は、データ書き込み時には書き込みビット線ＷＢＬと同様に機能し、データ読み出し時には読み出しビット線ＲＢＬと同様に機能する。なお、ドライバトランジスタＴＤは、この共通のビット線に接続させるが、データ書き込み時にはドライバトランジスタＴＤがオンしないように制御することによって、ドライバトランジスタＴＤが書き込みビット線ＷＢＬの機能を阻害することはない。
その他、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。

本発明の実施形態に係る半導体メモリ装置において、メモリセルアレイと周辺回路の主要部とを示すブロック図である。 （Ａ）は、第１実施形態に関し、同一列に属する構成を示す回路図、（Ｂ）は、その読み出しに寄与する部分の等価回路図である。 （Ａ）〜（Ｆ）は、第１実施形態の各種ラインの電圧変化を示すタイミングチャートである。 ドライブ曲線と負荷曲線との関係を示すグラフである。 （Ａ）は、第２実施形態に関し、同一列に属する構成を示す回路図、（Ｂ）は、その読み出しに寄与する部分の等価回路図である。 （Ａ）〜（Ｆ）は、第２実施形態の各種ラインの電圧変化を示すタイミングチャートである。 第３実施形態に関し、同一列に属する構成を示す回路図である。 第４実施形態に関し、同一列に属する構成を示す回路図である。 第５実施形態に関し、同一列に属する構成を示す回路図である。 先行技術となるメモリセルの回路図である。 先行技術となる他のメモリセルの回路図である。 同一列内の図１０と同じメモリセルを示す回路図である。 （Ａ）〜（Ｅ）は、図１２の各種ラインの電圧変化を示すタイミングチャートである。

符号の説明

ＭＣ,ＭＣａ,ＭＣｂ…メモリセル、ＭＣｓ…選択メモリセル、ＭＣｕ…非選択メモリセル、ＭＣaux…補助メモリセル、ＳＡ…センスアンプ、ＴＤ…ドライバトランジスタ、ＴＷ…書き込みトランジスタ、ＴＲ…読み出しトランジスタ、ＳＮ…記憶ノード、Ｃ…キャパシタ、Ｔaux…補助トランジスタ、ＷＷＬ…書き込みワード線、ＷＷＬｓ…選択書き込みワード線、ＷＷＬｕ…非選択書き込みワード線、ＲＷＬ…読み出しワード線、ＲＷＬｓ…選択読み出しワード線、ＲＷＬｕ…非選択読み出しワード線、ＲＢＬ…読み出しビット線、ＷＢＬ…書き込みビット線、ＶＳＬ…電圧供給線、Ｖcc…電源電圧、ＶＭ…中間電圧、ＶＲＢＬ…読み出しビット電圧、ＶＤ…ドライバ電圧、Ｖ１aux…補助ゲート電圧、Ｌ１ｓ等…負荷曲線、Ｄ…ドライバ曲線、Ｐ１等…動作点

Claims (11)

1. メモリセルアレイを構成する各メモリセルが、
   ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
   ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が電圧供給線に接続されている読み出しトランジスタと、
   前記記憶ノードと読み出しワード線との間に接続されているキャパシタとを有し、
   前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、
   前記ビット線が列方向に並ぶ複数のメモリセルで共有されている半導体メモリ装置の読み出し方法であって、
   前記ビット線と基準電位との間に定電流駆動手段を設け、
   前記ビット線を共有し列方向に並ぶ前記複数のメモリセルのうち、読み出し対象の選択メモリセルの読み出しワード線に電源電圧を印加し、読み出し対象でない非選択メモリセルの読み出しワード線に０[Ｖ]を印加し、前記定電流駆動手段をオンさせる
   半導体メモリ装置の読み出し方法。
2. 前記ビット線ごとに補助手段を設け、
   読み出し時に前記補助手段を動作させて、前記ビット線の充電をアシストする
   請求項１に記載の半導体メモリ装置の読み出し方法。
3. 前記補助手段は、前記ビット線ごとに接続され、ハイレベルのデータを保持した補助メモリセルである
   請求項２に記載の半導体メモリ装置の読み出し方法。
4. 前記補助手段は、前記ビット線と電圧供給線との間に接続され、読み出し時にオンする補助スイッチである
   請求項２に記載の半導体メモリ装置の読み出し方法。
5. メモリセルアレイを構成する各メモリセルが、
   ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
   ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しワード線に接続されている読み出しトランジスタと、
   前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、
   前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、
   前記ビット線が列方向に並ぶ複数のメモリセルで共有されている半導体メモリ装置の読み出し方法であって、
   前記ビット線と基準電位との間に定電流駆動手段を設け、
   前記ビット線を共有し列方向に並ぶ前記複数のメモリセルのうち、読み出し対象の選択メモリセルの読み出しワード線に電源電圧を印加し、読み出し対象でない非選択メモリセルの読み出しワード線に電源電圧と０[Ｖ]との間の値を有する中間電圧を印加し、前記定電流駆動手段をオンさせる
   半導体メモリ装置の読み出し方法。
6. 前記中間電圧を、前記ビット線に読み出した電圧の最大値と同等か、当該最大値より高い値に設定する
   請求項５に記載の半導体メモリ装置の読み出し方法。
7. 前記ビット線ごとに補助手段を設け、
   読み出し時に前記補助手段を動作させて、前記ビット線の充電をアシストする
   請求項５に記載の半導体メモリ装置の読み出し方法。
8. 前記補助手段は、前記ビット線ごとに接続され、ハイレベルのデータを保持した補助メモリセルである
   請求項７に記載の半導体メモリ装置の読み出し方法。
9. 前記補助手段は、前記ビット線と電圧供給線との間に接続され、読み出し時にオンする補助スイッチである
   請求項７に記載の半導体メモリ装置の読み出し方法。
10. メモリセルアレイを構成する各メモリセルが、
    ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
    ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が電圧供給線に接続されている読み出しトランジスタと、
    前記記憶ノードと読み出しワード線との間に接続されているキャパシタとを有し、
    前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、
    前記ビット線が列方向に並ぶ複数のメモリセルで共有され、
    前記ビット線と基準電位との間に定電流駆動手段が接続され、
    前記ビット線ごとに補助手段を有する
    半導体メモリ装置。
11. メモリセルアレイを構成する各メモリセルが、
    ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
    ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しワード線に接続されている読み出しトランジスタと、
    前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、
    前記メモリセルアレイ内で前記書き込みワード線と前記読み出しワード線のそれぞれが、行方向に並ぶ複数のメモリセルで共有され、
    前記ビット線が列方向に並ぶ複数のメモリセルで共有され、
    前記ビット線と基準電位との間に定電流駆動手段が接続され、
    前記ビット線ごとに補助手段を有する
    半導体メモリ装置。

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