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TWI520273B - 半導體儲存裝置 - Google Patents

半導體儲存裝置 Download PDF

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TWI520273B
TWI520273B TW101102679A TW101102679A TWI520273B TW I520273 B TWI520273 B TW I520273B TW 101102679 A TW101102679 A TW 101102679A TW 101102679 A TW101102679 A TW 101102679A TW I520273 B TWI520273 B TW I520273B
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sense amplifier
island
semiconductor region
amplifier circuit
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TW101102679A
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TW201234535A (en
Inventor
竹村保彥
Original Assignee
半導體能源研究所股份有限公司
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Publication date
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Description

半導體儲存裝置
本發明係關於一種半導體儲存裝置。
動態隨機存取記憶體(DRAM)作為典型的半導體儲存裝置被廣泛應用。DRAM從位元線的信號檢測方法的不同而分為開放位元線(open bit line)方式與折疊位元線(folded bit line)方式這兩種方式(例如，參照專利文獻1)。
由於折疊位元線方式只能在字線與位元線的交點的一半設置儲存單元，所以一個儲存單元的面積為8F2以上(F是最小加工尺寸(Feature Size))。相對於此，由於開放位元線方式在理想狀態下能夠共用接觸，所以可以將一個儲存單元的面積縮小到6F2。
另外，作為DRAM的電容的形成方式，有在矽基板中形成較深的孔的溝槽電容方式及在電晶體的上方層疊電極的堆疊電容方式這兩種方式。當最小加工尺寸變小時，與溝槽電容方式相比使用堆疊電容方式更有利。
[專利檔案1]　美國專利第5396450號
[專利檔案2]　美國專利第5802000號
[專利檔案3]　美國專利第5877522號
[專利檔案4]　美國專利第5302843號
[專利檔案5]　美國專利第7772053號
[專利檔案6]　美國專利第5764562號
當使用堆疊電容方式製造開放位元線方式的DRAM時，會對電路設計及裝置特性造成負擔。也就是說，由於電容與位元線都位於電晶體的上方，為了繞過電容而需要斜著形成位元線(專利文獻2)或設置輔助電極(專利文獻3)。
例如，在專利文獻3中，為了連接電晶體與位元線需要輔助佈線，另外，在專利文獻2中，要求位元線與字線以不為直角的角度交叉(其結果，儲存單元將成為平行四邊形)。即，需要不必要的空間及多餘的製程。其結果，例如，當斜著配置位元線時，無論怎樣最優化一個儲存單元的面積也將大於6F2。
這是由於位元線與電容都位於電晶體上方而需要避開電容地配置位元線的緣故。
另外，由於字線與電容及位元線都位於電晶體的上方，而導致字線與位元線之間的寄生電容及電容與位元線之間的寄生電容變大。作為DRAM，由於電容的容量由其與位元線的寄生電容之間的比率決定，所以當位元線的寄生電容較大時，也必須將電容的容量設定為較大。但是，尤其在微型化的儲存單元中，要形成充分大容量的電容變得越來越困難。
本發明的目的在於解決上述問題中的至少一個。例如，本發明的目的在於提供一種能夠儘量削減面積的半導體儲存裝置或其電路的結構或製造方法。或者，本發明的目的在於提供一種可以削減位元線的寄生電容的半導體儲存裝置或其電路的結構或製造方法。另外，本發明的目的在於提供一種具有高可靠性或特性的半導體裝置及其製造方法。
本發明的一個方式是一種具有儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括：形成在基板上的位元線；形成在位元線上的島狀的半導體區域；形成在島狀的半導體區域上的閘極絕緣體；以及形成在閘極絕緣體上的字線及形成在島狀的半導體區域上的電容，其中，一個島狀的半導體區域至少與兩個字線重疊，並且該島狀的半導體區域中的與兩個字線重疊的區域之間設置有用來與位元線連接的電極。
另外，本發明的一個方式是一種具有儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括：形成在基板上的位元線；形成在位元線上的島狀的半導體區域；形成在島狀的半導體區域上的閘極絕緣體；以及形成在閘極絕緣體上及島狀的半導體區域上的兩個字線及形成在島狀的半導體區域上的電容，其中，島狀的半導體區域與位元線的重疊面積為島狀的半導體區域的面積的80%以上。
此外，本發明的一個方式是一種具有儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括；形成在基板上的讀出放大器電路；形成在讀出放大器電路上的第一至第三位元線；形成在第一位元線上的島狀的半導體區域；形成在島狀的半導體區域上的閘極絕緣體；以及形成在閘極絕緣體上以及島狀的半導體區域上的兩個字線及形成在島狀的半導體區域上的電容，其中，第一位元線與第二位元線連接於讀出放大器電路，並且，第一位元線的一端與第二位元線的一端之間設置有第三位元線。
這裏，還可以在位元線的下方設置用來驅動上述儲存單元陣列的電路(讀出放大器或解碼器等)。另外，島狀的半導體區域的形成位置不侷限於平坦的面上，而還可以形成於凹部或凸部上。並且，相鄰的位元線的高度或深度可以互不相同。
在上述半導體儲存裝置中，由島狀的半導體區域和字線構成電晶體。如上所述，位元線位於電晶體的下方，而字線及電容位於電晶體的上方。因此，可以自由地設置位元線而無須考慮電容的位置，從而可以進行極為高效的佈局而可以使一個儲存單元的面積在理想狀態下縮小到6F2。
另外，當將島狀的半導體區域設置在凹部時，雖然字線主要形成於凹部的側面，但由於可以將至位元線的接觸插頭設置在形成於凹部底面中的接觸孔中，所以可以將一個儲存單元的面積在理想狀態下縮小到4F2。
另外，當在凹部或凸部的側面形成字線時，將字線作為閘極的電晶體的通道長度大致與凹部或凸部的側面的高度或深度相同。因此，例如，藉由適當地設定上述高度或深度，可以在不影響集體度的情況下使通道長度大於最小加工尺寸，而可以抑制短通道效應。
另外，在上述結構中，由於位元線在與電容及字線分開的位置，由此還可以削減它們之間的寄生電容。當位元線的寄生電容變小時，也可以與其成正比地將設置於儲存單元的電容的容量變小。
另外，在上述結構中，由於位元線在電晶體的下方並且沒有特別的成為障礙的構成物，因此可以任意地設定配置位元線的深度。當然，藉由遠離其他的佈線地形成位元線可以降低寄生電容。另外，藉由使相鄰的位元線的深度不同，可以降低相鄰的位元線之間產生的寄生電容。
另外，藉由在儲存單元陣列的下方設置用來驅動儲存單元陣列的電路，可以削減晶片的面積。通常，DRAM的晶片的表面的20%至50%為驅動電路，藉由將其與儲存單元陣列重疊可以削減晶片面積，此外，可以在同樣的晶片面積上形成更多的儲存單元。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施方式可以以多種不同方式來實施，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下實施方式所記載的內容中。
另外，使用第一、第二等序數詞來避免構成物的混淆，並不一定表示其順序。例如，可以在第一層間絕緣體的下層設置其他的層間絕緣體，也可以在第一接觸插頭與第二接觸插頭的中間的層中設置其他的接觸插頭。
實施方式1
圖1及圖2示出應用本發明的DRAM的電路配置的例子。在圖1及圖2中在Y方向上延伸的線表示位元線，在圖中示出第m列至第(m+7)列。另外，在圖1及圖2中在X方向上延伸的線表示字線，在圖中示出第n行至第(n+18)行。並且，在圖1及圖2中，線的交點處的圓圈表示儲存單元，而與線的一端連接的長方形表示讀出放大器。
圖1示出在開放位元線型DRAM中被稱為寬鬆開放位元線(Relaxed-open-bit-line)型的電路配置。在圖中，連接於讀出放大器101a的位元線103a、103b分別設置在讀出放大器101a的上下。
例如，為了讀取第(n+12)行第(m+7)列的儲存單元102的資料，將第(n+12)行的字線設定為活動狀態，來使儲存在包含儲存單元102的第(n+12)行的儲存單元中的電荷釋放到位元線，然後，使設置在第(n+8)行與第(n+17)行之間的讀出放大器工作來增大連接於各讀出放大器的位元線的電位差。
在這些讀出放大器之中，例如，讀出放大器101a用來讀取儲存單元102的資料。讀出放大器101a對位元線103a與位元線103b的電位進行比較，但是藉由將第(n+12)行的字線設定為活動狀態，電位發生變動的只有位元線103b，而位元線103a的電位幾乎不發生變動。所以，將位元線103b的電位增大而輸出。
另一方面，雖然其他的進行工作的讀出放大器，例如，讀出放大器101b不參與資料的讀取，但是因為將第(n+12)行的字線設定為活動狀態而使儲存在該行的儲存單元中的電荷釋放到位元線，導致需要再次對儲存單元進行充電，因此增大各個位元線的電位。至於開放位元線型的DRAM的工作的詳細情況可以參照專利文獻1。
圖2示出其他的開放位元線型DRAM的電路配置。這裏，例如，在第(n+8)行與第(n+9)行之間設置兩個讀出放大器。由於通常在位元線1列寬的寬度(2F)上形成讀出放大器較困難，所以將其形成為具有位元線2列寬以上的寬度(4F以上)。在該例子中，假設讀出放大器形成為位元線2列寬的寬度。並且，在位元線2列寬的寬度上鄰接地形成兩個讀出放大器。
在該例子中，例如，讀出放大器111a對第(m+6)列的位元線113a與第(m+6)列的位元線113b的電位進行比較，而讀出放大器111b對第(m+7)列的位元線113c與第(m+7)列的位元線113d的電位進行比較。
在圖1所示的方式的電路中，矩陣的端部產生位元線沒有以最密的方式配置的部分(即，位元線2列寬的空間上只配置有位元線1列的部分)，而在圖2的例子中，可以對整個矩陣以最密的方式配置位元線。
在圖2的電路中，例如，為了讀取第(n+12)行第(m+7)列的儲存單元112的資料，將第(n+12)行的字線設定為活動狀態，來使儲存在包含儲存單元112的第(n+12)行的儲存單元中的電荷釋放到位元線，然後，使設置在第(n+8)行與第(n+9)行之間的讀出放大器工作來增大連接於各讀出放大器的位元線的電位差。
在這些讀出放大器之中，例如，讀出放大器111b用來讀取儲存單元112的資料。讀出放大器111b對位元線113c與位元線113d的電位進行比較，但是藉由將第(n+12)行的字線設定為活動狀態，電位發生變動的只有位元線113d，而位元線113c的電位幾乎不發生變動。所以，將位元線113d的電位增大而輸出。
另一方面，雖然其他的進行工作的讀出放大器，例如，讀出放大器111a不參與資料的讀取，但是因為將第(n+12)行的字線設定為活動狀態而使儲存在該行的儲存單元中的電荷釋放到位元線，導致需要再次對儲存單元進行充電，因此增大各個位元線的電位。
另外，由於電路的微型化，出現如下問題：電晶體的閾值不均勻由於雜質濃度的統計波動(Statistical Fluctuation of Impurity Concentration)而變大。用於讀出放大器的電晶體也受到很大的影響。
作為讀出放大器，要求能夠將微小的電位差增幅，因此要求構成讀出放大器的電晶體的閾值的不均勻要小於輸入的電位差。在這種情況下的閾值的不均勻與通道面積的平方根成反比，當通道面積變成4倍時，可以使閾值不均勻減半。由此，當將構成讀出放大器的電晶體的通道面積形成得過小時會阻礙電位差的增幅。
由於上述原因，需要將構成讀出放大器的一個電晶體的通道面積設定為8F2以上，較佳為25F2以上，而使在位元線2列寬的區域上形成讀出放大器變得困難。在該條件下，圖1所示的寬鬆開放位元線型的電路配置是不現實的。對於該種情況，可以採用圖3所示的將圖2所示的電路配置進一步擴張的電路配置。
在圖3所示的電路配置中，由於一個讀出放大器需要位元線4列寬的寬度，所以在位元線4列寬的寬度上鄰接地形成4個讀出放大器(讀出放大器121a至121d)。在該例子中，例如，讀出放大器121a對第(m+7)列的位元線123c與第(m+7)列的位元線123d的電位進行比較，而讀出放大器121b對第(m+6)列的位元線123a與第(m+6)列的位元線123b的電位進行比較。
即使讀出放大器需要更大的面積也可以同樣地進行對應。注意，像這樣使用通道面積大的電晶體會導致讀出放大器所佔有的面積也變大，但是在本實施方式中，如後面所述那樣，由於儲存單元立體地形成在讀出放大器上，而不會導致集體度的降低。
另外，在使用通道面積大的電晶體的讀出放大器中，雖然電晶體的閘極電容變大而位元線的電位變動變小，但是由於通道面積的增加而使閾值不均勻降低，所以電位差增幅時發生錯誤的概率降低。
例如，假設將讀出放大器的電晶體的通道面積增大100倍。由於讀出放大器的電晶體的閘極電容的增大，位元線的電位變動有所降低，但是不小於一半。另一方面，藉由將電晶體的通道面積增大100倍，閾值不均勻變為十分之一，所以即使位元線的電位變動有所降低也可以將增幅時發生錯誤的概率降到十分之一左右。
作為可以用於圖1或圖2的讀出放大器，只要是對正反器電路附加切換元件的讀出放大器即可。例如，在圖6A至6D中示出其例子。圖6A至6D示出能夠用於圖2的電路配置的讀出放大器的佈線等的佈局。有關具有該種結構的讀出放大器的製造的詳細內容可以參照已知的半導體積體電路製造技術。
圖6A示出形成在半導體基板等上的元件形成區域以及設置在其上的第一佈線等的例子。作為半導體基板，可以使用在表面上包括單晶矽、單晶鍺、單晶砷化鎵等的半導體基板。圖6A的由鏈條線圍繞的區域300表示形成讀出放大器的區域。在區域300中設置元件形成區域302n與元件形成區域302p，並在其上重疊地形成第一佈線301a至301d。
第一佈線301a至301d都用作電晶體的閘極。可以使用第一佈線301a至301d自對準地摻雜n型或p型的雜質。這裏，在元件形成區域302n中形成n型電晶體，而在元件形成區域302p中形成p型電晶體。並且，在元件形成區域302n及元件形成區域302p中如圖所示地設置用於與上層連接的接觸插頭。
圖6B示出形成在圖6A所示的電路上的第二佈線303a、303b、303n、303p及與上層的接觸插頭的佈局。第二佈線303a及303b是為了用來連接n型電晶體的汲極與p型電晶體的汲極而設置的，第二佈線303n及303p分別與n型電晶體及p型電晶體的源極連接，用來對讀出放大器提供電源。
並且，接觸插頭是為了連接第一佈線301c與上層；第一佈線301d與上層；第二佈線303a與上層；或第二佈線303b與上層等而設置的。
圖6C1示出形成在圖6B所示的電路上的第三佈線的佈局。第三佈線304a連接形成於圖的下方的反相器的閘極與形成在上方的反相器的輸出，第三佈線304b連接形成於圖的上方的反相器的閘極與形成於下方的反相器的輸出。
另外，圖6C1的第三佈線304c及304d與下層的接觸插頭連接。第三佈線304c及304d是位元線，例如，相當於圖1的位元線103a、103b。圖1的讀出放大器101a、101b可以使用該電路。另外，當使用圖2的讀出放大器111a、111b時，還需要上層的佈線，因此在形成圖6C1的第三佈線304c及304d的部分中如圖6C2所示地形成接觸插頭。
圖6D示出形成在圖6C2所示的電路上的第四佈線305a至305c的佈局。第四佈線305a至305c是位元線，例如，第四佈線305a相當於圖2的位元線113a，第四佈線305b相當於圖2的位元線113b，第四佈線305c相當於圖2的位元線113c。注意，第四佈線305c只藉由圖6A至6D所示的讀出放大器的上方，而不與圖中所示的讀出放大器連接。圖3的電路構成的讀出放大器也可以同樣地形成。
另外，當不設置第四佈線305c時，還可以將上述結構用於圖1的讀出放大器101a、101b，例如，第四佈線305a相當於圖1的位元線103a，第四佈線305b相當於圖1的位元線103b。
在本實施方式的半導體儲存裝置中，儲存單元形成在上述讀出放大器等的電路上。使用圖4A至4D、圖5A及5B對其製造製程進行說明。圖4A、4B、圖5A及5B示出半導體儲存裝置的與位元線平行的一個剖面。
首先，在基板201上形成如上所述的包括讀出放大器的半導體電路202。雖然在該例子中在半導體電路202中只使用兩層佈線，但是也可以如圖6A至6D說明的那樣使用三層以上的佈線。並且，形成適當厚度的第一絕緣體203及第一接觸插頭204。
並且，以接觸於第一接觸插頭的方式形成位元線205。並且在其上形成適當厚度的第二絕緣體206及連接於位元線的第二接觸插頭207。第一絕緣體203與第二絕緣體206的厚度在決定位元線的寄生電容上十分重要。較佳的是，將其設定為100nm至1μm。另外，作為第一絕緣體203與第二絕緣體206，使用氧化矽等的相對來說介電常數低的材料即可。
圖4C示出從上面觀看圖4A時的示意圖。沿著圖4C的線AB截斷的剖面相當於圖4A、4B。圖4C還示出相鄰的位元線205a。
接著，形成島狀的半導體區域208並覆蓋其形成閘極絕緣體209。雖然可以適當地決定半導體區域208及閘極絕緣體209的厚度，但是當電晶體的通道長度較短時，較佳的是，將它們形成得較薄，例如，以氧化矽換算的厚度(EOT)，通道長度的五十分之一至五分之一。
另外，較佳的是，將閘極絕緣體209的厚度形成為穿隧電流等不成為問題的程度的薄度。另外，閘極絕緣體209也可以使用相對介電常數為10以上的材料來形成。
雖然對於用於半導體區域208的半導體的種類沒有制約，但是其遷移率為5cm2/Vs以上是較佳的。例如，可以使用多晶矽、多晶鍺、多晶矽鍺、銦氧化物或對銦氧化物添加了其他的金屬元素的氧化物、氮化鎵或對氮化鎵添加了氧的化合物、砷化鎵、砷化銦或硫化鋅等。
另外，較佳的是，提高單元電晶體的截止電阻從而可以延長儲存單元的刷新週期。例如，當截止電阻為通常的電晶體的100萬倍時，在實際使用時不需要進行刷新。
為了獲得上述那樣的極高的截止電阻，使用塊狀的矽(能隙1.1電子伏特)是無法獲得的，而需要使用能隙為2.5電子伏特以上4電子伏特以下，較佳為3電子伏特以上3.8電子伏特以下的寬能隙半導體。例如，可以使用氧化銦、氧化鋅等的氧化物半導體；氮化鎵等的氮化物半導體；硫化鋅等的硫化物半導體等。
截止電阻與熱激發的載子的濃度成正比。即使在完全不存在來自施體與受體的載子的狀態(本質半導體)下，由於塊狀矽的能隙為1.1電子伏特，所以在室溫(300K)下的熱激發載子的濃度為1×1011cm-3左右。
另一方面，能隙3.2電子伏特的半導體的熱激發載子的濃度為1×10-7cm-3左右。當電子遷移率相同時，電阻率與載子的濃度成反比，所以能隙3.2電子伏特的半導體的電阻率比矽大18位數。
另外，較佳的是，來自施體與受體的載子的濃度極低，較佳為其濃度為1×1012cm-3以下。根據該載子的濃度決定電晶體的閾值。
另外，有如下報告：即便是矽，當其厚度極薄時，由於量子力學效應有時能隙擴大(參照專利文獻5)。
在形成半導體區域208與閘極絕緣體209之後，形成字線210a、210b。圖4D示出從上方觀察該狀態時的示意圖。圖4D還示出相鄰的半導體區域208a。字線210a、210b還用作儲存單元的單元電晶體的閘極。
通常，當下層中設置有半導體積體電路時，有時由於半導體積體電路產生的雜波而對上層的電晶體的工作造成障礙。對於該問題，可以在上層的電晶體的下面設置某種遮罩層來吸收雜波，還可以如圖4B及4D所示那樣，將位元線205與半導體區域208重疊地配置，而使位元線205成為遮罩層來吸收雜波。半導體區域208與位元線205互相重疊的面積較佳為半導體區域208的面積的80%以上。
接著，利用離子植入法等以字線210a、210b為掩模對半導體區域208注入雜質來形成n型或p型的摻雜有雜質的區域211。另外，當第二接觸插頭207與半導體區域208接觸的部分與字線210a、210b的距離，或者，後面形成的第三接觸插頭與半導體區域208接觸的部分與字線210a、210b的距離為20nm以下較佳的是10nm以下時，也可以不形成被摻雜的區域211。
另外，在半導體區域208一開始就具有某種導電型的情況下，當能夠利用與構成字線210a、210b的材料的功函數差來控制電晶體時，也不需要形成被摻雜的區域211。例如，即使不對氧化矽上的多晶矽摻雜雜質其也呈n型，當作為字線210a、210b使用氮化銦、氮化鋅、p型矽等的功函數為5電子伏特以上的材料時，可以排除字線210a、210b附近的多晶矽中的電子，因此可以形成電阻率極高的區域。
接著，使用氧化矽等的相對來說介電常數較低的材料形成第三絕緣體212，並形成第三接觸插頭213a、213b。並且，繼續使用介電常數較低的材料形成第四絕緣體214，並在其中設置用來形成電容的孔。
並且，在孔的內面形成厚度為2nm至20nm的第一電容電極215a、215b。另外，第一電容電極215a、215b的厚度的上限根據最小加工尺寸F決定即可，當F為20nm時，較佳為將其厚度設定為5nm以下，而當F為10nm時，較佳為將其厚度設定為2.5nm以下。
接著，如圖5A所示地形成厚度為2nm至20nm的電容絕緣體216。電容絕緣體216可以使用各種high-k材料，較佳的是，使用氧化鉿、氧化鋯、氧化鉭、鈦酸鋇鍶等。
並且，形成第二電容電極217。在本實施方式中，以與位元線205平行的方式形成第二電容電極217。如此，可以製造開放位元線方式的DRAM的儲存單元。另外，可以對第二電容電極217施加恆定的電位，也可以將其設定為與位元線205同步的電位。例如，可以如專利文獻6所記載的那樣，對其施加與位元線相反位相的互補電位。
實施方式2
在圖7A至7D及圖8A至8D中示出本實施方式。另外，雖然本實施方式與實施方式1同樣地在讀出放大器等的半導體電路上形成儲存單元，但是在圖7A至7D及圖8A至8D中省略上述半導體電路。下面參照圖式進行說明。
<圖7A>
在第一絕緣體401上形成位元線402。此時，可以使用多種方式配置位元線402。例如，如圖8A和8B所示那樣，將位元線402與相鄰的位元線402a、402b全部形成在相同的深度或同一層中的方法。圖8A是將形成位元線402的面沿著包括圖7A中的線CD的平面截斷的剖面的示意圖，圖8B示出沿著圖8A中的線EF截斷的剖面。另外，圖7A至7D示出沿著圖8A及8C中的線AB截斷的剖面。
如圖8B所示，位元線402與相鄰的位元線402a、402b都形成在相同的深度或相同的層中。該方法具有製造製程少的特點。
另一種方法是如圖8C和8D所示地將位元線402與相鄰的位元線402a、402b形成在不同的深度或不同的層中的方法。圖8C是沿著包括圖7A中的線CD的平面截斷的剖面的示意圖，圖8D示出沿著圖8C中的線EF截斷的剖面。
雖然在圖8C中沒有圖示出相鄰的位元線402a、402b，但是如剖面圖圖8D所示，相鄰的位元線402a、402b與位元線402形成在不同的深度中。雖然使用該方法需要追加製程，但是與在相同層中形成位元線的方法相比可以降低相鄰位元線間的寄生電容。雖然在圖8D中位元線的深度為兩種，也可以使其為三種以上。
由於習知的DRAM的設置有位元線的部分中具有電容等結構體，而使位元線的配置受到很大限制，但是，在本實施方式中，由於電容被形成在遠離位元線的位置，所以位元線的配置的自由度變高，而可以形成上述那樣的深度不同的位元線。在本實施方式中可以採用上述方法中的任一種。
接著，形成第二絕緣體403及第三絕緣體404。第二絕緣體403及第三絕緣體404可以使用不同的材料或蝕刻速度不同的材料。例如，作為第二絕緣體403可以使用氧化矽，作為第三絕緣體404可以使用氮化矽。並且，在第二絕緣體403及第三絕緣體404中埋入與位元線402連接的第一接觸插頭405。
接著，形成絕緣體及導電層，並將其蝕刻為槽狀，來形成槽408及被其分斷的第四絕緣體406、導電層407a、407b。此時，在第三絕緣體處停止蝕刻。即，第三絕緣體成為蝕刻停止層。
<圖7B>
接著，在槽408的底面及側面形成半導體膜，並對半導體膜及導電層407a、407b進行蝕刻來形成島狀的半導體區域409。並且在半導體區域409上形成閘極絕緣體410。
<圖7C>
然後，形成導電材料的膜，並對其進行各向異性蝕刻，來形成與槽408的側面的閘極絕緣體410接觸的字線411a、411b。至於在槽的側面形成該字線411a、411b的方法可以參照專利文獻4。另外，可以如專利文獻4所公開的那樣，以字線411a、411b為掩模對半導體區域摻雜雜質。
在使用像這樣形成的字線411a、411b的電晶體中，可以使通道長度大於最小加工尺寸。即，通道長度大致為槽408的深度與字線411a(或字線411b)的水平方向的長度(在圖7C中以x表示)的和。當使槽408的深度大於最小加工尺寸時，通道長度大於最小加工尺寸，從而可以抑制短通道效應。
另外，可以不考慮最小加工尺寸地設定長度x。例如，只要能夠確保需要的導電性，可以將長度x設定為最小加工尺寸的二分之一以下較佳為四分之一以下。如此，可以使槽408的寬度成為最小加工尺寸的兩倍以下，較佳為一倍。其結果，可以將一個儲存單元的面積形成為5F2，較佳為4F2。
例如，當將槽408的寬度設定為2F時，長度x較佳為0.5F以下時，形成在同一槽408中的字線411a與411b可以分離。其結果，一個儲存單元所需要的長度為2.5F，而可以將一個儲存單元的面積形成為與線AB垂直方向(即，圖8A至8D的線EF方向)的長度(位元線間隔)2F的積，即5F2。
另外，當將槽408的寬度設定為F時，長度x較佳為0.25F以下時，形成在同一槽408中的字線411a與411b可以分離。其結果，一個儲存單元所需要的長度為2F，而可以將一個儲存單元的面積形成為4F2。這是在矩陣型儲存單元陣列中的理論上的下限值。
注意，如此的高密度化、小面積化是由於位元線402在電晶體的下方才得以實現的，若位元線在字線的上方，即使採用在槽408的側面形成字線的方法，也需要更大的面積。這是由於在槽408中除了字線之外還要設置與位元線的接觸的緣故。由於該接觸不可以與字線接觸，所以槽408的寬度要比F大，實際上需要將其設定為大於2F。
<圖7D>
形成第五絕緣體412，並且形成與導電層407a、407b連接的第二接觸插頭413a、413b。在第二接觸插頭413a、413b上如實施方式1所示地形成電容即可。導電層407a、407b具有蝕刻停止層的作用，尤其是在半導體區域409較薄時更為有效。然後，使用圖5A及5B所示的方法形成電容即可。
101a．．．讀出放大器
101b．．．讀出放大器
102．．．儲存單元
103a．．．位元線
103b．．．位元線
111a．．．讀出放大器
111b．．．讀出放大器
112．．．儲存單元
113a．．．位元線
113b．．．位元線
113c．．．位元線
113d．．．位元線
121a．．．讀出放大器
121b．．．讀出放大器
121c．．．讀出放大器
121d．．．讀出放大器
123a．．．位元線
123b．．．位元線
123c．．．位元線
123d．．．位元線
201．．．基板
202．．．半導體電路
203．．．第一絕緣體
204．．．第一接觸插頭
205．．．位元線
205a．．．位元線
206．．．第二絕緣體
207．．．第二接觸插頭
208．．．半導體區域
208a．．．半導體區域
209．．．閘極絕緣體
210a．．．字線
210b．．．字線
211．．．被摻雜的區域
212．．．第三絕緣體
213a．．．第三接觸插頭
213b．．．第三接觸插頭
214．．．第四絕緣體
215a．．．第一電容電極
215b．．．第一電容電極
216．．．電容絕緣體
217．．．第二電容電極
300．．．區域
301a．．．第一佈線
301b．．．第一佈線
301c．．．第一佈線
301d．．．第一佈線
302n．．．元件形成區域
302p．．．元件形成區域
303a．．．第二佈線
303b．．．第二佈線
303n．．．第二佈線
303p．．．第二佈線
304a．．．第三佈線
304b．．．第三佈線
304c．．．第三佈線
304d．．．第三佈線
305a．．．第四佈線
305b．．．第四佈線
305c．．．第四佈線
401．．．第一絕緣體
402．．．位元線
402a．．．位元線
402b．．．位元線
403．．．第二絕緣體
404．．．第三絕緣體
405．．．第一接觸插頭
406．．．第四絕緣體
407a．．．導電層
407b．．．導電層
408．．．槽
409．．．半導體區域
410．．．閘極絕緣體
411a．．．字線
411b．．．字線
412．．．第五絕緣體
413a．．．第二接觸插頭
413b．．．第二接觸插頭
在圖式中：
圖1是對用於本發明的半導體儲存裝置的電路配置的例子進行說明的圖；
圖2是對用於本發明的半導體儲存裝置的電路配置的例子進行說明的圖；
圖3是對用於本發明的半導體儲存裝置的電路配置的例子進行說明的圖；
圖4A至4D是對本發明的半導體儲存裝置的製造方法的例子進行說明的圖；
圖5A和5B是對本發明的半導體儲存裝置的製造方法的例子進行說明的圖；
圖6A至6D是對本發明的半導體儲存裝置的佈局的例子進行說明的圖；
圖7A至7D是對本發明的半導體儲存裝置的製造方法的例子進行說明的圖；
圖8A至8D是對本發明的半導體儲存裝置的結構的例子進行說明的圖。
211．．．被摻雜的區域
212．．．第三絕緣體
213a．．．第三接觸插頭
213b．．．第三接觸插頭
214．．．第四絕緣體
215a．．．第一電容電極
215b．．．第一電容電極
216．．．電容絕緣體

Claims (9)

  1. 一種包括儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括：第一讀出放大器電路以及第二讀出放大器電路；第一至第四位元線，該第一位元線的一端和該第二位元線的一端電連接到該第一讀出放大器電路，且該第三位元線的一端和該第四位元線的一端電連接到該第二讀出放大器電路；在該第一位元線上的島狀的半導體區域；在該島狀的半導體區域上的閘極絕緣體；在該閘極絕緣體及該島狀的半導體區域上的兩個字線；以及在該兩個字線上與該島狀的半導體區域重疊的電容，其中，該第三位元線係在該第一讀出放大器電路上設置於該第一位元線的該一端和該第二位元線的該一端之間，並且其中，該第二位元線係在該第二讀出放大器電路上設置於該第三位元線的該一端和該第四位元線的該一端之間。
  2. 一種包括儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括：第一讀出放大器電路以及第二讀出放大器電路；第一至第四位元線，該第一位元線的一端和該第二位元線的一端電連接到該第一讀出放大器電路，且該第三位 元線的一端和該第四位元線的一端電連接到該第二讀出放大器電路；在該第一位元線上的島狀的半導體區域；在該島狀的半導體區域上的閘極絕緣體；在該閘極絕緣體及該島狀的半導體區域上的兩個字線；以及與該島狀的半導體區域重疊的電容，其中，該第三位元線係在該第一讀出放大器電路上設置於該第一位元線的該一端和該第二位元線的該一端之間，其中，該第二位元線係在該第二讀出放大器電路上設置於該第三位元線的該一端和該第四位元線的該一端之間，並且其中，該島狀的半導體區域中的與該第一位元線重疊的面積占該島狀的半導體區域的面積的80%以上。
  3. 一種包括儲存單元陣列的半導體儲存裝置，該儲存單元陣列包括：第一讀出放大器電路以及第二讀出放大器電路；第一至第四位元線，該第一位元線的一端與該第二位元線的一端電連接到該第一讀出放大器電路，且該第三位元線的一端和該第四位元線的一端電連接到該第二讀出放大器電路；在該第一位元線上的島狀的半導體區域；在該島狀的半導體區域上的閘極絕緣體； 在該閘極絕緣體及該島狀的半導體區域上的兩個字線；以及在該島狀的半導體區域上的電容，其中，該第三位元線係在該第一讀出放大器電路上設置於該第一位元線的該一端和該第二位元線的該一端之間，其中，該第二位元線係在該第二讀出放大器電路上設置於該第三位元線的該一端和該第四位元線的該一端之間，並且其中，該等位元線並未彼此跨越。
  4. 根據申請專利範圍第1、2及3項任一項之半導體儲存裝置，還包括：用來與該第一位元線連接的電極，該電極設置在該島狀的半導體區域中的在該兩個字線上的區域之間。
  5. 根據申請專利範圍第1、2及3項任一項之半導體儲存裝置，還包括：在該第一位元線的下方的用來驅動該儲存單元陣列的電路。
  6. 根據申請專利範圍第1、2及3項任一項之半導體儲存裝置，其中，該島狀的半導體區域具有在凹部的側面或凸部的側面上的部分。
  7. 根據申請專利範圍第1、2及3項任一項之半導體儲存裝置，其中，該第一至第四位元線形成在至少兩個不同的層 中。
  8. 根據申請專利範圍第1項之半導體儲存裝置，其中，該島狀的半導體區域包括氧化物半導體。
  9. 根據申請專利範圍第1項之半導體儲存裝置，其中，該第一位元線經由插頭被連接到該島狀的半導體區域，該插頭插設在該第一位元線的頂面與該島狀的半導體區域的底面之間。
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