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KR101803254B1 - 반도체 장치 - Google Patents

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KR101803254B1
KR101803254B1 KR1020127016453A KR20127016453A KR101803254B1 KR 101803254 B1 KR101803254 B1 KR 101803254B1 KR 1020127016453 A KR1020127016453 A KR 1020127016453A KR 20127016453 A KR20127016453 A KR 20127016453A KR 101803254 B1 KR101803254 B1 KR 101803254B1
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memory cell
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oxide semiconductor
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순페이 야마자키
준 고야마
기요시 가토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치는 제 1 배선; 제 2 배선; 제 3 배선; 제 4 배선; 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; 및 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. 제 2 트랜지스터는 산화물 반도체층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본원에 개시된 발명은 반도체 소자를 사용하는 반도체 장치 및 반도체 장치를 제작하기 위한 방법에 관한 것이다.
반도체 소자들을 사용하는 기억 장치들은 대체로, 전력 공급이 중단될 때 기억되어 있는 데이터를 손실하는 휘발성 기억 장치와, 전력이 공급되지 않을 때에도 기억되어 있는 데이터를 유지하는 비휘발성 기억 장치의 두 카테고리들로 분류된다.
휘발성 기억 장치의 일반적인 예는 DRAM(dynamic random access memory)이다. DRAM은, 기억 소자에 포함된 트랜지스터가 선택되고 전하가 용량 소자에 축전되는 방식으로 데이터를 기억한다.
데이터가 DRAM으로부터 판독될 때, 용량 소자의 전하는 상술된 원리에 따라 손실되고; 따라서, 데이터가 판독될 때마다 또 다른 기록 동작이 필요하다. 또한, 기억 소자에 포함된 트랜지스터는 누설 전류를 갖고, 트랜지스터가 선택되지 않을 때에도 용량 소자에 또는 용량 소자 밖으로 전하가 흘러서, 데이터 보유 시간이 짧다. 이러한 이유로 인해, 미리 결정된 간격들에서 또 다른 기록 동작(리프레시 동작)이 필요하고, 이것은 전력 소모를 충분히 감소시키는 것을 어렵게 한다. 또한, 기억되어 있는 데이터는 전력 공급이 중단될 때 손실되기 때문에, 장시간 동안 데이터를 유지하기 위해서 자기 재료 또는 광학 재료를 사용하는 또 다른 기억 장치가 더 필요하다.
휘발성 기억 장치의 또 다른 예는 SRAM(static random access memory)이다. SRAM은 플립-플롭과 같은 회로를 사용하여 기억되어 있는 데이터를 유지하고, 따라서, 리프레시 동작이 필요하지 않다. 이것은 SRAM이 DRAM 보다 유리하다는 것을 의미한다. 그러나, 플립-플롭과 같은 회로가 사용되기 때문에 기억 용량당 비용이 증가된다. 또한, DRAM에서와 같이, SRAM에 기억되어 있는 데이터는 전원 공급이 중단될 때 손실된다.
비휘발성 기억 장치의 대표적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고 플로팅 게이트에 전하를 보유함으로써 데이터를 기억한다. 따라서, 플래시 메모리는 데이터 보유 시간이 아주 길고(거의 영구적) 휘발성 기억 장치에서 필요로 하는 리프레시 동작이 필요하지 않다는 이점들이 있다.(예를 들어, 특허 문헌 1 참조).
그러나, 데이터 기록시 발생되는 터널링 전류(tunneling current)로 인해 기억 소자에 포함된 게이트 절연층이 열화되고, 따라서, 기억 소자는 미리 결정된 수의 기록들 이후에는 그 기능을 중단한다. 이 문제점의 역효과들을 감소시키기 위해서, 예를 들어, 기억 소자들에 대한 기록들의 회수들을 균등하게 하는 방법이 이용된다. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 또한, 이러한 방법을 이용하는 것은 근본적인 수명 문제를 해결하지 않는다. 다시 말해서, 플래시 메모리는 데이터가 빈번하게 재기록되는 응용들에 대해서는 적합하지 않다.
또한, 플로팅 게이트에 전하를 보유하거나 전하를 제거하기 위해서는 고전압이 필요하다. 또한, 전하를 보유하거나 제거하는데 비교적 장시간이 걸리고, 고속으로 기록 및 소거를 수행하는 것이 쉽지 않다.
일본 공개 특허 출원 제 S57-105889 호
상기 문제점들을 고려하여, 본원에 개시된 발명의 일 실시형태의 목적은 전력이 공급되지 않을 때에도 기억되어 있는 데이터를 기억할 수 있고 기록들의 회수에 제한이 없는 새로운 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시형태는 산화물 반도체를 사용하여 형성되는 트랜지스터 및 산화물 반도체 이외의 재료를 사용하여 형성되는 트랜지스터의 적층 구조를 갖는 반도체 장치이다. 예를 들어, 이하 기술되는 구조가 이용될 수 있다.
본 발명의 일 실시형태에 따르면, 반도체 장치는 소스선; 비트선; 제 1 신호선; 복수의 제 2 신호선들; 복수의 워드선들; 소스선과 비트선 사이에 직렬로 접속되는 복수의 메모리 셀들; 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하기 위해 복수의 제 2 신호선들 및 복수의 워드선들을 구동하도록 구성되는 구동 회로; 기록 전위를 제 1 신호선에 출력하도록 구성되는 기록 회로; 복수의 판독 전위들과 지정된 메모리 셀에 접속된 비트선으로부터 입력된 비트선 전위를 비교하도록 구성되는 판독 회로; 비트선 전위와 복수의 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하도록 구성되는 제어 회로; 및 기록 회로 및 판독 회로에 공급될 기록 전위 및 복수의 판독 전위들을 생성하도록 구성되는 전위 생성 회로를 포함한다. 복수의 메모리 셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; 및 용량 소자를 포함한다. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. 제 2 트랜지스터는 산화물 반도체층을 포함한다. 제 1 게이트 전극, 제 2 소스 전극과 제 2 드레인 전극 중 하나, 및 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선 및 제 1 소스 전극은 서로 전기적으로 접속된다. 비트선 및 제 1 드레인 전극은 서로 전기적으로 접속된다. 제 1 신호선 및 제 2 소스 전극과 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 복수의 제 2 신호선들 중 하나 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 복수의 워드선들 중 하나 및 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
본 발명의 일 실시형태에 따르면, 반도체 장치는 소스선; 비트선; 제 1 신호선; 복수의 제 2 신호선들; 복수의 워드선들; 소스선과 비트선 사이에 직렬로 접속된 복수의 메모리 셀들; 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하기 위해 복수의 제 2 신호선들 및 복수의 워드선들을 구동하도록 구성되는 구동 회로; 제 1 기록 동작에서 제 1 신호선에 제 1 기록 전위를 출력하고 제 2 기록 동작에서 제 1 신호선에 복수의 제 2 기록 전위들 중 임의의 기록 전위를 출력하도록 구성되는 기록 회로; 제 1 판독 동작에서, 지정된 메모리 셀에 접속된 비트선으로부터 입력된 제 1 비트선 전위와 복수의 제 1 판독 전위들을 비교하고, 제 2 판독 동작에서, 지정된 메모리 셀에 접속된 비트선으로부터 입력된 제 2 비트선 전위와 복수의 제 2 판독 전위들을 비교함으로써, 지정된 메모리 셀의 데이터를 판독하도록 구성되는 판독 회로; 제 1 비트선 전위와 복수의 제 1 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하고, 복수의 제 2 기록 전위들 중 임의의 기록 전위를 선택하도록 구성되는 제어 회로; 및 기록 회로 및 판독 회로에 공급될 제 1 기록 전위, 복수의 제 2 기록 전위들, 복수의 제 1 판독 전위들 및 복수의 제 2 판독 전위들을 생성하도록 구성되는 전위 생성 회로를 포함한다. 복수의 메모리 셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; 및 용량 소자를 포함한다. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. 제 2 트랜지스터는 산화물 반도체층을 포함한다. 제 1 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극 중 하나, 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선 및 제 1 소스 전극은 서로 전기적으로 접속된다. 비트선 및 제 1 드레인 전극은 서로 전기적으로 접속된다. 제 1 신호선 및 제 2 소스 전극과 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 복수의 제 2 신호선들 중 하나 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 복수의 워드선들 중 하나 및 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
상기 반도체 장치들 중 임의의 반도체 장치는 제 1 선택선, 제 2 선택선, 제 1 선택선에 전기적으로 접속된 게이트 전극을 갖는 제 3 트랜지스터, 및 제 2 선택선에 전기적으로 접속된 게이트 전극을 갖는 제 4 트랜지스터를 포함할 수도 있다. 비트선은 제 3 트랜지스터를 통해 제 1 드레인 전극에 전기적으로 접속될 수도 있다. 소스선은 제 4 트랜지스터를 통해 제 1 소스 전극에 전기적으로 접속될 수도 있다.
상기 구조들 중 임의의 구조에 있어서, 제 1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되는 채널 형성 영역, 채널 형성 영역을 샌드위치하기 위해 제공되는 불순물 영역들, 채널 형성 영역 위의 제 1 게이트 절연층, 제 1 게이트 절연층 위의 제 1 게이트 전극, 및 불순물 영역들에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수도 있다.
상기 구조들 중 임의의 구조에 있어서, 제 2 트랜지스터는 반도체 재료를 포함하는 기판 위의 제 2 게이트 전극, 제 2 게이트 전극 위의 제 2 게이트 절연층, 제 2 게이트 절연층 위의 산화물 반도체층, 및 산화물 반도체층에 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극을 포함할 수도 있다.
상기 구조들 중 임의의 구조에 있어서, 반도체 재료를 포함하는 기판으로서 바람직하게 단결정 반도체 기판 또는 SOI 기판이 사용된다. 특히, 반도체 재료로서 바람직하게 실리콘이 사용된다.
상기 구조들 중 임의의 구조에 있어서, 산화물 반도체층은 바람직하게 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성된다. 더욱 바람직하게, 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함한다. 또한, 산화물 반도체층의 수소 농도는 바람직하게 5×1019atmos/㎤ 이하이다. 제 2 트랜지스터의 오프-상태 전류는 바람직하게 1×10-13A 이하이다.
상기 구조들 중 임의의 구조에 있어서, 제 2 트랜지스터는 제 1 트랜지스터와 중첩하는 영역에 제공될 수 있다.
본 명세서 등에 있어서, 용어 "위" 및 "아래"는 각각 반드시 "바로 위" 및 "바로 아래"의 위치들을 의미하는 것은 아니라는 것을 유념해야 한다. 예를 들어, "게이트 절연층 위의 제 1 게이트 전극"의 표현은 구성요소가 게이트 절연층과 제 1 게이트 전극 사이에 배치되는 경우를 배제하는 것은 아니다. 또한, 용어 "위" 및 "아래"는 단지 기술의 편의성을 위해 사용되는 것으로, 달리 명시되지 않는다면, 구성요소들의 관계가 역전되는 경우에는 서로 바뀔 수 있다.
또한, 본 명세서 등에 있어서, 용어 "전극" 및 "배선"은 기능적 제한들을 갖지 않는다. 예를 들어, "전극"은 종종 "배선"의 일부로서 사용되고, 그 반대도 마찬가지이다. 또한, 용어 "전극" 또는 "배선"은 일체화된 방식으로 형성된 복수의 "전극들" 또는 "배선들"을 의미할 수 있다.
또한, "소스" 및 "드레인"의 기능들은, 예를 들어, 반대 극성의 트랜지스터가 사용되거나 전류 흐름의 방향이 회로 동작에서 변경될 때 종종 서로 교체된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서 등에서 서로 교체될 수 있다.
본 명세서 등에 있어서, 용어 "전기적으로 접속된다"라는 것은 구성요소들 간에 제공되는 임의의 전기적 기능을 갖는 대상과의 접속을 의미할 수 있다는 것을 유념해야 한다. 전기적 신호들이 전송되고 수신될 수 있다면, 임의의 전기적 기능을 갖는 대상에는 특별한 제한이 없다.
임의의 전기적 기능을 갖는 대상의 예들로는, 전극과 배선 외에, 트랜지스터와 같은 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능들을 갖는 소자가 있다.
일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미한다. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성된 반도체층이 그 카테고리에 있는 절연 표면 위에 제공되는 기판을 포함한다. 즉, "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층으로 제한되지 않는다. "SOI 기판"에서의 기판은 실리콘 웨이퍼와 같은 반도체 기판으로 제한되지 않고, 유리 기판, 석영 기판, 사파이어 기판 또는 금속 기판과 같이 비-반도체 기판일 수 있다. 다시 말해서, "SOI 기판"은 또한 절연 표면을 갖는 도전성 기판 및 그 카테고리에 있는 반도체 재료로 형성되는 층을 구비한 절연 기판을 포함한다. 또한, 본 명세서 등에 있어서, 용어 "반도체 기판"은 반도체 재료만을 사용하여 형성된 기판뿐만 아니라 반도체 재료를 포함하는 임의의 기판을 의미한다. 즉, 본 명세서 등에 있어서, "SOI 기판"은 또한 "반도체 기판"의 카테고리에 포함된다.
본 명세서 등에 있어서, 산화물 반도체 이외의 재료는 산화물 반도체를 제외한 임의의 반도체 재료를 말한다. 이러한 재료의 예들로는, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 및 비화갈륨이 있다. 또한, 유기 반도체 재료 등이 사용될 수 있다. 반도체 장치 등에 포함되는 재료가 특별히 명시되지 않았을 때에는, 산화물 반도체 재료 또는 산화물 반도체 이외의 반도체 재료 중 어느 하나를 사용하는 것이 가능하다는 것을 유념해야 한다.
본 발명의 일 실시형태는 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 하부에 배치되고 산화물 반도체를 포함하는 트랜지스터가 상부에 배치되는 반도체 장치를 제공한다.
산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류는 매우 낮기 때문에, 기억되어 있는 데이터는 트랜지스터를 사용하여 아주 장시간 동안 기억될 수 있다. 다시 말해서, 리프레시 동작이 불필요하게 되거나 리프레시 동작의 빈도가 아주 적기 때문에 전력 소비가 충분히 감소될 수 있다. 또한, 기억되어 있는 데이터는 전력이 공급되지 않을 때에도 장시간 동안 기억될 수 있다.
또한, 데이터는 고전압 없이 기록될 수 있고, 소자의 열화는 문제가 되지 않는다. 예를 들어, 종래의 비휘발성 메모리와 달리, 전자들을 플로팅 게이트에 주입하고 그로부터 추출할 필요가 없어서, 게이트 절연층의 열화와 같은 열화가 발생하지 않는다. 즉, 본 발명의 일 실시형태에 따른 반도체 장치는 종래의 비휘발성 메모리의 문제점인 기록 사이클들의 수에 대한 제한이 없고, 따라서, 상당히 증가된 신뢰성을 갖는다. 또한, 데이터는 트랜지스터의 온/오프 상태에 따라서 기록됨으로써, 고속 동작이 쉽게 실현될 수 있다. 또한, 데이터를 소거하기 위한 동작이 필요없다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 산화물 반도체 이외의 재료를 포함하는 트랜지스터를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다.
새로운 특징을 갖는 반도체 장치는 산화물 반도체 이외의 재료를 포함하는 트랜지스터 및 산화물 반도체를 포함하는 트랜지스터를 모두 포함하는 것으로 실현될 수 있다.
도 1a 내지 도 1d는 각각 반도체 장치를 도시하는 회로도.
도 2a 및 도 2b는 반도체 장치를 도시하는 단면도 및 평면도.
도 3a 내지 도 3h는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도.
도 4a 내지 도 4g는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도.
도 5a 내지 도 5d는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도.
도 6은 산화물 반도체를 포함하는 트랜지스터의 단면도.
도 7은 도 6의 A-A'선을 따르는 에너지 대역을 도시하는 도면(개략도).
도 8a는 양의 전압(VG>0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면.
도 8b는 음의 전압(VG<0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면.
도 9는 진공 준위와 금속의 일 함수(φM) 간 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 간의 관계들을 도시하는 도면.
도 10은 반도체 장치를 도시하는 단면도.
도 11a 및 도 11b는 각각 반도체 장치를 도시하는 단면도.
도 12a 및 도 12b는 각각 반도체 장치를 도시하는 단면도.
도 13a 및 도 13b는 각각 반도체 장치를 도시하는 단면도.
도 14는 메모리 셀을 도시하는 도면.
도 15는 기록 회로를 도시하는 도면.
도 16은 판독 회로를 도시하는 도면.
도 17은 기록 동작의 흐름을 도시하는 도면.
도 18a 및 도 18b는 각각 전위들의 분포를 도시하는 도면.
도 19는 동작을 도시하는 흐름도.
도 20a는 보정 없이 데이터가 기록된 후의 상태의 예를 도시하는 도면.
도 20b는 보정이 행해진 경우의 데이터가 기록된 후의 상태의 예를 도시하는 도면.
도 21은 반도체 장치를 도시하는 도면.
도 22는 C-V 특성들을 도시하는 도면.
도 23은 Vg와 (1/C)2 간의 관계를 도시하는 도면.
도 24a 내지 도 24f는 각각 전자 기기를 도시하는 도면.
본 발명의 실시형태들의 예들이 첨부 도면들을 참조하여 이하 기술될 것이다. 본 발명은 다음 설명으로 제한되지 않고, 본원에 개시된 형태들 및 세부사항들은 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있다는 것이 당업자들에 의해 쉽게 이해된다는 것을 유념해야 한다. 따라서, 본 발명은 본원에 포함된 실시형태들의 내용으로 제한되는 것으로 이해되어서는 안 된다.
도면들 등에 도시되어 있는 각 구조의 위치, 크기, 범위 등은 용이한 이해를 위해 어떤 경우들에 있어서는 정확하게 표시되어 있지 않다는 것을 유념해야 한다. 따라서, 본 발명의 실시형태들은 도면들 등에 개시되어 있는 이러한 위치, 크기, 범위 등으로 반드시 제한되는 것은 아니다.
본 명세서 등에 있어서, "제 1", "제 2" 및 "제 3"과 같은 서수들은 구성요소들 간의 혼동을 피하기 위해 사용되는 것으로, 이러한 용어들이 구성요소들의 수의 제한을 의미하지는 않는다.
(실시형태 1)
이 실시형태에 있어서, 본원에 개시된 발명의 일 실시형태에 따른 반도체 장치의 구조들 및 제작 방법이 도 1a 내지 도 1d, 도 2a, 도 2b, 도 3a 내지 도 3h, 도 4a 내지 도 4g, 도 5a 내지 도 5d, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 22 및 도 23을 참조하여 기술될 것이다.
<반도체 장치의 회로 구성>
도 1a에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나는 서로 전기적으로 접속된다. 제 1 배선(1st Line, 소스선이라고도 함)과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제 2 배선(2nd Line, 비트선이라고도 함)과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 3 배선(3rd Line, 제 1 신호선이라고도 함)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제 4 배선(4th Line, 제 2 신호선이라고도 함)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 트랜지스터(160)를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다. 또한, 산화물 반도체를 포함하는 트랜지스터(162)는 아주 낮은 오프-상태 전류를 갖는다. 이러한 이유로 인해, 트랜지스터(160)의 게이트 전극의 전위는 트랜지스터(162)를 턴 오프함으로써 아주 장시간 동안 유지될 수 있다.
트랜지스터(162)의 소스 전극 또는 드레인 전극은 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 사용되는 플로팅 게이트 트랜지스터의 플로팅 게이트와 동등한 기능을 얻게 된다. 따라서, 도 1a 내지 도 1d에 있어서, 트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 부분은 플로팅 게이트부(FG)라고 한다. 플로팅 게이트부(FG)는 절연재에 매설되고, 따라서, 전하를 보유할 수 있다. 다시 말해서, 트랜지스터(162)의 오프-상태 전류는 실리콘 반도체를 사용하여 형성된 트랜지스터(160) 보다 약 100000배 낮고, 따라서, 트랜지스터(162)의 누설로 인해 플로팅 게이트부(FG)에 축적되는 전하의 손실은 무시될 수 있다.
이러한 구성은 종래의 플로팅 게이트 트랜지스터의 문제점인 게이트 절연막(터널 절연막)의 열화를 피할 수 있다. 즉, 이 구조는 전자들이 플로팅 게이트에 주입될 때 발생되는 터널링 전류로 인해 게이트 절연막이 열화되는 문제점을 해결할 수 있다. 이러한 이유로 인해, 도 1a 내지 도 1d에 도시되어 있는 반도체 장치들에서는 기록들의 회수 제한이 이론적으로 무시될 수 있다.
도 1b에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 3 배선과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제 4 배선과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 제 5 배선과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
즉, 도 1b의 반도체 장치는 용량 소자(164)가 도 1a의 반도체 장치에 부가되는 구조를 갖는다. 따라서, 도 1b의 반도체 장치는 도 1a의 반도체 장치에서 얻어지는 효과들 외에 전하 보유 특성들을 향상시키는 효과를 얻을 수 있다.
용량 소자(164)의 용량이 C1으로 표기되고 트랜지스터(160)의 게이트 용량이 C2로 표기될 때, C1>C2인 것이 바람직하다. C1>C2의 경우에, 제 5 배선에 공급된 전위의 레벨은 트랜지스터(160)의 게이트 전극의 전위가 제 5 배선을 사용하여 제어될 때 감소될 수 있다. 따라서, 데이터를 판독하는 방법에 따라서 판독 전압의 감소 효과가 얻어질 수 있다.
도 1c에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(166)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 3 배선과 트랜지스터(166)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제 4 배선과 트랜지스터(166)의 제 1 게이트 전극은 서로 전기적으로 접속된다. 제 5 배선과 용량 소자(164)의 다른 하나의 전극은 서로 전기적으로 접속된다. 제 6 배선과 트랜지스터(166)의 제 2 게이트 전극은 서로 전기적으로 접속된다. 제 4 배선과 독립적으로 제어하기 위해서 제 6 배선에는 제 4 배선과는 다른 전위가 공급될 수도 있다.
즉, 도 1c의 반도체 장치에 있어서, 도 1b의 반도체 장치의 트랜지스터(162)는 제 2 게이트 전극을 갖는 트랜지스터(166)로 대체된다. 따라서, 도 1c의 반도체 장치는 도 1b의 반도체 장치에서 얻어지는 효과들 외에 트랜지스터(166)의 전기적 특성들(예를 들어, 임계 전압)을 쉽게 조절하는 효과를 얻을 수 있다. 예를 들어, 음의 전위를 제 6 배선에 인가함으로써, 트랜지스터(166)는 쉽게 노멀리-오프될 수 있다.
도 1d에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(166)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제 3 배선과 트랜지스터(166)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제 4 배선과 트랜지스터(166)의 제 1 게이트 전극은 서로 전기적으로 접속된다. 제 5 배선과 용량 소자(164)의 다른 하나의 전극은 서로 전기적으로 접속된다. 트랜지스터(166)의 제 1 게이트 전극과 트랜지스터(166)의 제 2 게이트 전극은 서로 전기적으로 접속된다.
즉, 도 1d의 반도체 장치는 도 1c의 반도체 장치의 제 6 배선의 전위가 제 4 배선의 전위와 동일한 구조를 갖는다. 따라서, 도 1d의 반도체 장치는 도 1b의 반도체 장치에서 얻어지는 효과들 외에 트랜지스터(166)를 통해 흐르는 전류량을 증가시키는 효과를 얻을 수 있다.
도 1a 내지 도 1d에 도시되어 있는 반도체 장치들에 있어서, 데이터의 기록, 보유 및 판독은, 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 이점을 사용하여, 다음 방식으로 수행될 수 있다. 도 1a의 구성이 다음 설명에서 사용되지만, 동일한 것이 다른 구성들에 적용될 수 있다는 것을 유념해야 한다.
첫 번째로, 데이터의 기록 및 보유가 기술될 것이다. 먼저, 제 4 배선의 전위는 트랜지스터(162)가 턴온되는 전위로 설정되고, 트랜지스터(162)가 턴온된다. 따라서, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극에 공급된다(기록). 그 후에, 제 4 배선의 전위는 트랜지스터(162)가 턴오프되는 전위로 설정되고, 트랜지스터(162)가 턴오프됨으로써, 트랜지스터(160)의 게이트 전극의 전위가 유지된다(보유).
트랜지스터(162)의 오프-상태 전류는 아주 낮기 때문에, 트랜지스터(160)의 게이트 전극의 전위가 장시간 동안 유지된다. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 턴온되는 전위일 때, 트랜지스터(160)의 온 상태가 장시간 동안 유지된다. 한편, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 턴오프되는 전위일 때, 트랜지스터(160)의 오프 상태가 장시간 동안 유지된다.
두 번째로, 데이터의 판독이 기술될 것이다. 상술된 바와 같이, 트랜지스터(160)의 온 상태 또는 오프 상태가 유지되는 상태에서, 미리 결정된 전위(저 전위)가 제 1 배선에 공급될 때, 제 2 배선의 전위는 트랜지스터(160)가 온되어 있는지 오프되어 있는지에 따라서 변경된다. 예를 들어, 트랜지스터(160)가 온되어 있을 때, 제 2 배선의 전위는 제 1 배선의 전위에 따라 더 낮아지게 된다. 반대로, 트랜지스터(160)가 오프되어 있을 때, 제 2 배선의 전위는 변경되지 않는다.
데이터가 유지되는 상태에서, 제 2 배선의 전위는 이러한 방식으로 미리 결정된 전위와 비교됨으로써, 데이터가 판독될 수 있다.
세 번째로, 데이터의 재기록이 기술될 것이다. 데이터의 재기록은 데이터의 기록 및 보유와 유사한 방식으로 수행된다. 즉, 제 4 배선의 전위는 트랜지스터(162)가 턴온되는 전위로 설정되고, 트랜지스터(162)는 턴온된다. 따라서, 제 3 배선의 전위(새로운 데이터에 대한 전위)가 트랜지스터(160)의 게이트 전극에 공급된다. 그 후에, 제 4 배선의 전위는 트랜지스터(162)가 턴오프되는 전위로 설정되고, 트랜지스터(162)가 턴오프됨으로써, 새로운 데이터가 기억된다.
본원에 개시된 발명에 따른 반도체 장치에 있어서, 상술된 바와 같이 데이터를 다시 기록함으로써 데이터가 직접 재기록될 수 있다. 이러한 이유로 인해, 플래시 메모리 등에서 필요한 소거 동작이 필요없고, 따라서, 소거 동작으로 인한 동작 속도 감소가 방지될 수 있다. 다시 말해서, 반도체 장치의 고속 동작이 실현될 수 있다.
전자들이 다수 캐리어들인 n-채널 트랜지스터가 상기 설명에서 사용되었지만; 홀들이 다수 캐리어들인 p-채널 트랜지스터가 n-채널 트랜지스터 대신 사용될 수 있다는 것은 말할 필요도 없다는 점을 유념해야 한다.
<반도체 장치의 평면 구조 및 단면 구조>
도 2a 및 도 2b는 도 1a에 도시되어 있는 반도체 장치 구성의 예를 도시한다. 도 2a는 반도체 장치의 단면도를 도시하고, 도 2b는 반도체 장치의 평면도를 도시한다. 여기서, 도 2a는 도 2b에서의 A1-A2 선 및 B1-B2 선을 따르는 단면에 대응한다. 도 2a 및 도 2b에 도시되어 있는 반도체 장치는 하부에 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160) 및 상부에 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 트랜지스터들(160, 162)은 여기서 n-채널 트랜지스터들이고; 대안적으로, p-채널 트랜지스터가 사용될 수도 있다는 것을 유념해야 한다. 특히, 트랜지스터(160)로서 p-채널 트랜지스터를 사용하는 것이 용이하다. 또한, 예를 들어, 유사한 구조가 도 1b 내지 도 1d의 반도체 장치들에 적용될 수 있다.
트랜지스터(160)는 반도체 재료를 포함하는 기판(100)에 제공되는 채널 형성 영역(116), 채널 형성 영역(116)을 샌드위치하기 위해 제공되는 불순물 영역들(114) 및 고농도 불순물 영역들(120)(이들 영역들은 총괄하여 간단히 불순물 영역들이라고 할 수 있다), 채널 형성 영역(116) 위에 제공되는 게이트 절연층(108), 게이트 절연층(108) 위에 제공되는 게이트 전극(110), 및 불순물 영역들(114)에 전기적으로 접속되는 소스 전극 또는 드레인 전극(이하, 소스/드레인 전극이라고 함)(130a) 및 소스/드레인 전극(130b)을 포함한다.
게이트 전극(110)의 측면 상에는 측벽 절연층들(118)이 제공된다. 단면도에서 봤을 때 측벽 절연층들(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역들(120)이 배치된다. 고농도 불순물 영역들(120) 위에는 금속 화합물 영역들(124)이 배치된다. 트랜지스터(160)를 둘러싸기 위해 기판(100) 위에 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮기 위해 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b) 각각은 층간 절연층들(126, 128)에 형성된 개구를 통해 금속 화합물 영역들(124)에 전기적으로 접속된다. 즉, 소스/드레인 전극들(130a, 130b) 각각은 금속 화합물 영역들(124)을 통해 고농도 불순물 영역들(120) 및 불순물 영역들(114)에 전기적으로 접속된다. 소스/드레인 전극들(130a, 130b)과 유사한 방식으로 형성되는 전극(130c)은 게이트 전극(110)에 전기적으로 접속된다.
트랜지스터(162)는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140), 및 산화물 반도체층(140) 위에 제공되고 산화물 반도체층(140)에 전기적으로 접속되는 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)을 포함한다.
여기서, 게이트 전극(136d)은 층간 절연층(128) 위에 형성되는 절연층(132)에 매립되도록 제공된다. 게이트 전극(136d)과 같이, 전극(136a), 전극(136b) 및 전극(136c)은 소스/드레인 전극(130a), 소스/드레인 전극(130b) 및 전극(130c)과 각각 접하여 형성된다.
산화물 반도체층(140)의 일부와 접하도록 보호 절연층(144)이 트랜지스터(162) 위에 제공된다. 층간 절연층(146)이 보호 절연층(144) 위에 제공된다. 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)에 이르는 개구들이 보호 절연층(144) 및 층간 절연층(146)에 형성된다. 전극(150d) 및 전극(150e)이 각각의 개구들을 통해 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)과 접하여 각각 형성된다. 전극들(150d, 150e)과 같이, 전극(150a), 전극(150b) 및 전극(150c)이 각각 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에 제공되어 있는 개구들을 통해 각각 전극(136a), 전극(136b) 및 전극(136c)과 접하여 형성된다.
여기서, 산화물 반도체층(140)은 바람직하게 수소와 같은 불순물들이 충분히 제거된 고순도화된 산화물 반도체층이다. 구체적으로, 산화물 반도체층(140)의 수소 농도는 5×1019atmos/㎤ 이하, 바람직하게, 5×1018atmos/㎤ 이하, 더욱 바람직하게, 5×1017atmos/㎤ 이하이다. 또한, 산화물 반도체층(140)은 바람직하게 충분한 양의 산소를 포함하므로, 산소의 결핍으로 인한 결함들이 감소된다. 수소 농도의 충분한 감소에 의해 고순도화되어 산소의 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)은 1×1012/㎤ 미만, 바람직하게, 1×1011/㎤ 이하의 캐리어 농도를 갖는다. 진성 또는 실질적으로 진성이 되는 이러한 산화물 반도체의 사용에 의해 우수한 오프-상태 전류 특성들을 갖는 트랜지스터(162)가 얻어질 수 있다. 예를 들어, 드레인 전압(Vd)이 +1V 또는 +10V이고 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있을 때, 오프-상태 전류는 1×10-13A 이하이다. 수소 농도의 충분한 감소로 고순도화되어 산소의 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)이 트랜지스터(162)의 오프-상태 전류를 감소시키기 위해 사용됨으로써, 새로운 구조를 갖는 반도체 장치가 실현될 수 있다. 산화물 반도체층(140)의 수소 농도는 이차 이온 질량 분석법(SIMS, secondary ion mass spectrometry)에 의해 측정된다는 것을 유념해야 한다.
절연층(152)이 층간 절연층(146) 위에 제공된다. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)이 절연층(152)에 매립되도록 제공된다. 전극(154a)은 전극(150a)과 접한다. 전극(154b)은 전극(150b)과 접한다. 전극(154c)는 전극(150c) 및 전극(150d)과 접한다. 전극(154d)은 전극(150e)과 접한다.
즉, 도 2a 및 도 2b에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극(110) 및 트랜지스터(162)의 소스/드레인 전극(142a)은 전극들(130c, 136c, 150c, 154c 및 150d)을 통해 전기적으로 접속된다.
<반도체 장치를 제작하기 위한 방법>
다음에, 반도체 장치를 제작하기 위한 방법의 예가 기술될 것이다. 먼저, 하부에 있는 트랜지스터(160)를 제작하기 위한 방법이 도 3a 내지 도 3h를 참조하여 이하 기술될 것이고, 이어서, 상부에 있는 트랜지스터(162)를 제작하기 위한 방법이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 기술될 것이다.
<하부 트랜지스터를 제작하기 위한 방법>
먼저, 반도체 재료를 포함하는 기판(100)이 준비된다(도 3a 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 사용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 사용하는 예가 기술된다. 일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미한다는 것을 유념해야 한다. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성된 반도체층이 절연 표면 위에 제공되는 기판을 그 카테고리에 포함한다. 즉, "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층으로 제한되지 않는다. 또한, SOI 기판은 유리 기판과 같은 절연 기판 위에 절연층을 개재하여 반도체층이 제공되는 구조를 갖는 기판일 수 있다.
소자 분리 절연층을 형성하기 위한 마스크로서 작용하는 보호층(102)이 기판(100) 위에 형성된다(도 3a 참조). 보호층(102)으로서, 예를 들어, 산화실리콘, 질화실리콘, 질화산화실리콘 등을 사용하여 형성된 절연층이 사용될 수 있다. 이 단계 전후에, 트랜지스터의 임계 전압을 제어하기 위해서, n-형 도전성을 부여하는 불순물 원소 또는 p-형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 것을 유념해야 한다. 기판(100)에 포함된 반도체 재료가 실리콘일 때, n-형 도전성을 부여하는 불순물로서 인, 비소 등이 사용될 수 있다. p-형 도전성을 부여하는 불순물로서는 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음에, 보호층(102)으로 덮이지 않은 영역(즉, 노출된 영역)의 기판(100)의 일부가, 마스크로서 보호층(102)을 사용하여 에칭에 의해 제거된다. 따라서, 분리된 반도체 영역(104)이 형성된다(도 3b 참조). 에칭으로서는, 바람직하게 드라이 에칭이 수행되지만, 웨트 에칭이 수행될 수도 있다. 에칭 가스 및 에천트는 에칭될 층의 재료에 따라 적절히 선택될 수 있다.
이어서, 반도체 영역(104)을 덮기 위해 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역의 절연층이 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 3b 참조). 절연층은 산화실리콘, 질화실리콘, 질화산화실리콘 등을 사용하여 형성된다. 절연층을 제거하기 위한 방법으로서, CMP와 같은 폴리싱 처리 및 에칭 처리 중 임의의 것이 이용될 수 있다. 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 것을 유념해야 한다.
다음에, 절연층이 반도체 영역(104) 위에 형성되고, 도전성 재료를 포함하는 층이 절연층 위에 형성된다.
절연층은 나중에 게이트 절연층으로서 작용하기 때문에, 절연층은 바람직하게 CVD 방법, 스퍼터링 방법 등으로 형성되는 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 함유하는 막을 사용하는 단층 구조 또는 적층 구조를 갖는다. 대안적으로, 절연층은 반도체 영역(104)의 표면이 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 산화 또는 질화되는 방식으로 형성될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr 또는 Xe와 같은 희가스와 산소, 산화질소, 암모니아, 질소 또는 수소와 같은 가스의 혼합 가스를 사용하여 수행될 수 있다. 절연층의 두께에는 특별한 제한이 없고; 절연층은, 예를 들어, 1㎚ 내지 100㎚의 두께를 가질 수 있다.
도전성 재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 도전성 재료를 포함하는 층은 도전성 재료를 함유하는 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수도 있다. 도전성 재료를 포함하는 층을 형성하기 위한 방법에는 특별한 제한이 없고, 증착 방법, CVD 방법, 스퍼터링 방법 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법이 이용될 수 있다. 이 실시형태는 도전성 재료를 포함하는 층이 금속 재료를 사용하여 형성되는 경우의 예를 보여준다는 것을 유념해야 한다.
그 후에, 절연층 및 도전성 재료를 포함하는 층이 선택적으로 에칭되어, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 3c 참조).
다음에, 게이트 전극(110)을 덮는 절연층(112)이 형성된다(도 3c 참조). 이어서, 인(P), 비소(As) 등이 반도체 영역(104)에 첨가되어, 얕은 접합 깊이를 갖는 불순물 영역들(114)이 기판(100)에 형성된다(도 3c 참조). 여기서는 n-채널 트랜지스터를 형성하기 위해 인 또는 비소가 첨가되고; p-채널 트랜지스터를 형성하는 경우에는 붕소(B) 또는 알루미늄(Al)과 같은 또 다른 불순물 원소가 첨가될 수도 있다는 것을 유념해야 한다. 불순물 영역들(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 아래에 채널 형성 영역(116)이 형성된다(도 3c 참조). 여기서, 첨가된 불순물의 농도가 적절히 설정되어, 짧은 채널 효과가 억제될 수 있다. 반도체 소자의 크기가 매우 감소될 때에는 바람직하게 농도가 증가된다. 여기서는 절연층(112)의 형성 이후에 불순물 영역들(114)이 형성되는 단계가 이용되고; 대안적으로는, 절연층(112)이 불순물 영역들(114)의 형성 이후에 형성될 수도 있다.
다음에, 측벽 절연층들(118)이 형성된다(도 3d 참조). 절연층(112)을 덮기 위해 절연층이 형성된 다음 높은 이방성 에칭이 행해짐으로써, 측벽 절연층들(118)이 자기 정합적으로 형성될 수 있다. 이때, 절연층(112)을 부분적으로 에칭하여 게이트 전극(110)의 상면 및 불순물 영역들(114)의 상면들이 노출되도록 하는 것이 바람직하다.
이어서, 게이트 전극(110), 불순물 영역들(114), 측벽 절연층들(118) 등을 덮기 위해 절연층이 형성된다. 다음에, 절연층이 불순물 영역들(114)과 접하는 영역들에 인(P), 비소(As) 등이 첨가되어, 고농도 불순물 영역들(120)이 형성된다(도 3e 참조). 그 후에, 절연층이 제거되고, 게이트 전극(110), 측벽 절연층들(118), 고농도 불순물 영역들(120) 등을 덮기 위해 금속 층(122)이 형성된다(도 3e 참조). 진공 증착 방법, 스퍼터링 방법 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법들이 금속층(122)을 형성하는데 이용될 수 있다. 금속층(122)은 바람직하게 반도체 영역(104)에 포함된 반도체 재료와 반응하여 저저항 금속 화합물이 되는 금속 재료를 사용하여 형성된다. 이러한 금속 재료의 예들로는 티타늄, 탄탈, 텅스텐, 니켈, 코발트 및 백금이 있다.
다음에, 열 처리가 수행되어, 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 불순물 영역들(120)과 접하는 금속 화합물 영역들(124)이 형성된다(도 3f 참조). 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속층(122)과 접하는 게이트 전극(110)의 영역에 금속 화합물 영역이 또한 형성된다는 것을 유념해야 한다.
열 처리로서, 예를 들어, 플래시 램프에 의한 조사가 이용될 수 있다. 또 다른 열 처리 방법이 사용될 수도 있다는 것은 말할 필요도 없지만, 금속 화합물의 형성시 화학 반응의 제어성을 향상시키기 위해서 매우 단시간 동안 열처리가 이루어질 수 있는 방법이 사용되는 것이 바람직하다. 금속 화합물 영역들은 금속 재료와 반도체 재료의 반응에 의해 형성되고 충분히 높은 도전성을 갖는다는 것을 유념해야 한다. 금속 화합물 영역들의 형성은 적절히 전기 저항을 감소시키고 소자 특성들을 향상시킬 수 있다. 금속층(122)은 금속 화합물 영역들(124)이 형성된 후에 제거된다는 것을 유념해야 한다.
이어서, 상기 단계들을 통해 형성된 구성요소들을 덮기 위해 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 3g 참조). 층간 절연층들(126, 128)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같은 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다. 또한, 층간 절연층들(126, 128)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 여기서는 층간 절연층(126) 및 층간 절연층(128)의 2층 구조가 이용되지만; 층간 절연층의 구조는 이러한 구조로 제한되지 않는다는 것을 유념해야 한다. 층간 절연층(128)의 형성 후에, 층간 절연층(128)의 표면은 바람직하게 CMP, 에칭 등에 의해 평탄화된다.
다음에, 금속 화합물 영역들(124)에 이르는 개구들이 층간 절연층들에 형성되고, 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)이 개구들에 형성된다(도 3h 참조). 소스/드레인 전극들(130a, 130b)은, 예를 들어, 도전층이 PVD 방법, CVD 방법 등에 의해 개구들을 포함하는 영역에 형성된 다음 도전층의 일부가 에칭, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
소스/드레인 전극들(130a, 130b)이 도전층의 일부를 제거함으로써 형성되는 경우에, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. 예를 들어, 개구들을 포함하는 영역에 얇은 티타늄막 또는 얇은 질화티타늄막이 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성될 때, 후속하는 CMP에 의해 텅스텐막, 티타늄막, 질화티타늄막 등의 불필요한 부분이 제거되어 표면의 평탄성이 향상될 수 있다. 이러한 방식으로 소스/드레인 전극들(130a, 130b)을 포함하는 표면을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 알맞게 형성될 수 있다.
여기서는 금속 화합물 영역들(124)과 접하는 소스/드레인 전극들(130a, 130b)만이 예시되어 있지만; 게이트 전극(110)과 접하는 전극(예를 들어, 도 2a의 전극(130c)) 등이 또한 이 단계에서 형성될 수 있다는 것을 유념해야 한다. 소스/드레인 전극들(130a, 130b)에 사용되는 재료에는 특별한 제한이 없고, 다양한 도전성 재료들이 사용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료가 사용될 수 있다.
상기 단계들을 통해서, 반도체 재료를 포함하는 기판(100)을 사용하는 트랜지스터(160)가 형성된다. 상기 단계들 이후에 전극, 배선, 절연층 등이 더 형성될 수도 있다는 것을 유념해야 한다. 배선이 층간 절연층 및 도전층을 포함하는 적층 구조의 다층 구조를 가질 때, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부 트랜지스터를 제작하기 위한 방법>
다음에, 층간 절연층(128) 위에 트랜지스터(162)를 제작하기 위한 단계들이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 기술될 것이다. 도 4a 내지 도 4g 및 도 5a 내지 도 5d는 층간 절연층(128) 위에 전극들, 트랜지스터(162) 등을 제작하기 위한 단계들을 도시하고; 따라서, 트랜지스터(162) 아래에 놓이는 트랜지스터(160) 등은 생략된다.
먼저, 절연층(132)이 층간 절연층(128), 소스/드레인 전극들(130a, 130b) 및 전극(130c) 위에 형성된다(도 4a 참조). 절연층(132)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. 절연층(132)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같은 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다.
다음에, 소스/드레인 전극들(130a, 130b) 및 전극(130c)에 이르는 개구들이 절연층(132)에 형성된다. 이때, 나중에 게이트 전극(136d)이 형성될 영역에 개구가 또한 형성된다. 이어서, 도전층(134)이 개구들에 매립되도록 형성된다(도 4b 참조). 개구들은 마스크 등을 사용하여 에칭에 의해 형성될 수 있다. 마스크는, 예를 들어, 포토마스크를 사용하여 노광에 의해 형성될 수 있다. 에칭으로서 웨트 에칭 또는 드라이 에칭 중 하나가 사용될 수도 있고; 미세 가공 면에서는 바람직하게 드라이 에칭이 사용된다. 도전층(134)은 PVD 방법 또는 CVD 방법과 같은 막 형성 방법에 의해 형성될 수 있다. 도전층(134)은, 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 재료들의 합금 또는 화합물(예를 들어, 질화물)을 사용하여 형성될 수 있다.
구체적으로, 예를 들어, 얇은 티타늄막이 PVD 방법에 의해 개구들을 포함하는 영역에 형성되고 얇은 질화티타늄막이 CVD 방법에 의해 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성되는 방법을 이용하는 것이 가능하다. 여기서, PVD 방법에 의해 형성되는 티타늄막은 하부 전극들(여기서는 소스/드레인 전극들(130a, 130b), 전극(130c) 등)과의 계면에서의 산화물막을 환원시켜 하부 전극들과의 접촉 저항을 감소시키는 기능을 갖는다. 티타늄막의 형성 이후에 형성되는 질화티타늄막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 티타늄, 질화티타늄 등의 배리어막의 형성 이후에 구리막이 플레이팅 방법에 의해 형성될 수도 있다.
도전층(134)이 형성된 후에, 도전층(134)의 일부가 에칭, CMP 등에 의해 제거되어, 절연층(132)이 노출되고 전극들(136a, 136b, 136c) 및 게이트 전극(136d)이 형성된다(도 4c 참조). 전극들(136a, 136b, 136c) 및 게이트 전극(136d)이 도전층(134)의 일부를 제거함으로써 형성될 때, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. 이러한 방식으로 절연층(132), 전극들(136a, 136b, 136c) 및 게이트 전극(136d)의 표면들을 평탄화함으로써, 나중 단계들에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다.
다음에, 절연층(132), 전극들(136a, 136b, 136c) 및 게이트 전극(136d)을 덮기 위해 게이트 절연층(138)이 형성된다(도 4d 참조). 게이트 절연층(138)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 게이트 절연층(138)은 바람직하게 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화하프늄, 산화탄탈 등을 사용하여 형성된다. 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수도 있다는 것을 유념해야 한다. 예를 들어, 산화질화실리콘으로 이루어진 게이트 절연층(138)은 소스 가스로서 실란(SiH4), 산소 및 질소를 사용하여 플라즈마 CVD 방법에 의해 형성될 수 있다. 게이트 절연층(138)의 두께에는 특별한 제한이 없고; 예를 들어, 게이트 절연층(138)은 10㎚ 내지 500㎚의 두께를 가질 수 있다. 예를 들어, 적층 구조를 이용하는 경우에, 게이트 절연층(138)은 바람직하게 50㎚ 내지 200㎚의 두께를 갖는 제 1 게이트 절연층 및 제 1 게이트 절연층 위의 5㎚ 내지 300㎚의 두께를 갖는 제 2 게이트 절연층의 적층이다.
불순물들의 제거에 의해 진성 또는 실질적으로 진성이 되는 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위 및 계면 전하에 극히 민감하고; 따라서, 이러한 산화물 반도체가 산화물 반도체층에 사용될 때, 게이트 절연층과의 계면이 중요하다는 것을 유념해야 한다. 다시 말해서, 고순도화된 산화물 반도체층과 접하게 되는 게이트 절연층(138)은 높은 품질을 가질 필요가 있다.
예를 들어,게이트 절연층(138)이 조밀할 수 있고 높은 내전압 및 높은 품질을 가질 수 있기 때문에 게이트 절연층(138)은 바람직하게 마이크로파(2.45㎓)를 사용하여 고밀도 플라즈마 CVD 방법에 의해 형성된다. 고순도화된 산화물 반도체층 및 고품질의 게이트 절연층이 서로 밀접할 때, 계면 준위가 감소될 수 있고 계면 특성들이 양호할 수 있다.
말할 필요도 없이, 고순도화된 산화물 반도체층이 사용될 때에도, 고품질 절연층이 게이트 절연층으로서 형성될 수 있다면, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 또 다른 방법이 이용될 수 있다. 절연층의 형성 이후에 수행되는 열 처리에 의해 산화물 반도체층과의 계면의 품질 및 특성들이 향상되는 절연층을 사용하는 것이 가능하다. 임의의 경우에, 게이트 절연층(138)으로서 양호한 막 품질을 갖고 산화물 반도체층과의 계면 준위 밀도를 감소시켜 양호한 계면을 형성할 수 있는 절연층이 게이트 절연층(138)으로서 형성된다.
12시간 동안 2×106V/㎝로 85℃에서의 게이트 바이어스-열 스트레스 테스트(BT 테스트)에 있어서, 불순물이 산화물 반도체에 첨가되면, 산화물 반도체의 주 성분과 불순물과의 결합이 높은 전계(B:바이어스) 및 고온(T:온도)에 의해 파손되고, 생성된 댕글링 본드가 임계 전압(Vth)의 드리프트를 유발한다.
반대로, 산화물 반도체의 불순물들, 특히, 수소 및 물이 가능한 한 감소되고 산화물 반도체와 게이트 절연층 간의 계면 특성들이 상술된 바와 같이 양호하게 됨으로써, BT 테스트를 통해 안정하게 되는 트랜지스터가 얻어질 수 있다.
다음에, 산화물 반도체층이 게이트 절연층(138) 위에 형성되고 마스크를 사용하여 에칭과 같은 방법에 의해 처리되어, 섬-형 산화물 반도체층(140)이 형성된다(도 4e 참조).
산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층을 사용하는 것이 바람직하며, 특히, 비정질인 것이 바람직하다. 이 실시형태에 있어서, 산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체를 성막용 타겟으로 사용하여 스퍼터링 방법에 의해 비정질 산화물 반도체층이 형성된다. 비정질 산화물 반도체층의 결정화는 비정질 산화물 반도체층에 실리콘을 첨가함으로써 억제될 수 있기 때문에, 산화물 반도체층은, 예를 들어, 2wt% 내지 10wt%의 SiO2를 함유하는 타겟을 사용하여 형성될 수도 있다는 것을 유념해야 한다.
스퍼터링 방법에 의해 산화물 반도체층을 형성하기 위해 사용되는 타겟으로서, 예를 들어, 그 주 성분으로 산화아연을 함유하는 금속 산화물 타겟이 사용될 수 있다. 또한, 예를 들어, In, Ga 및 Zn(In2O3:Ga2O3:ZnO = 1:1:1[mol수 비] 및 In:Ga:Zn = 1:1:0.5[mol수 비]의 조성비)을 함유하는 산화물 반도체 성막용 타겟이 사용될 수 있다. 또한, In, Ga 및 Zn(In2O3:Ga2O3:ZnO = 1:1:2[mol수 비]의 조성비 또는 In2O3:Ga2O3:ZnO = 1:1:4[mol수 비]의 조성비)을 함유하는 산화물 반도체 성막용 타겟이 사용될 수도 있다. 산화물 반도체 성막용 타겟의 충전율은 90% 내지 100%, 바람직하게, 95% 이상(예를 들어, 99.9%)이다. 충전율이 높은 산화물 반도체 성막용 타겟을 사용하여 조밀한 산화물 반도체층이 형성된다.
산화물 반도체층이 형성되는 분위기는 바람직하게 희가스(일반적으로 아르곤) 분위기, 산소 분위기 또는 희가스(일반적으로 아르곤)와 산소를 함유하는 혼합 분위기이다. 구체적으로, 수소, 물, 수산기 또는 수소화물과 같은 불순물이 수 ppm(바람직하게 ppb)의 농도로 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체층을 형성하는데 있어서, 기판은 감압되어 유지되는 처리 챔버에 보유되고, 기판 온도는 100℃ 내지 600℃, 바람직하게, 200℃ 내지 400℃로 설정된다. 산화물 반도체층은 기판이 가열되는 동안 형성되므로, 산화물 반도체층의 불순물 농도가 감소될 수 있다. 또한, 스퍼터링으로 인한 손상이 감소된다. 다음에, 잔류 수분이 제거되는 처리 챔버에, 수소 및 물이 제거된 스퍼터링 가스가 도입되고, 금속 산화물이 타겟으로서 사용되어, 산화물 반도체층이 형성된다. 처리 챔버에 남아있는 수분을 제거하기 위해서 바람직하게 흡착형 진공 펌프가 사용된다. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 사용될 수 있다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수도 있다. 크라이오펌프에 의해 배기되는 성막 챔버에 있어서, 예를 들어, 수소 원자 및 물(H2O)과 같이 수소 원자를 함유하는 화합물(및 바람직하게는 탄소 원자를 함유하는 화합물)이 제거됨으로써, 성막 챔버에서 형성되는 산화물 반도체층의 불순물 농도가 감소될 수 있다.
산화물 반도체층은 다음 조건들 하에서 형성될 수 있다: 예를 들어, 기판과 타겟 간의 거리는 100㎜이고; 압력은 0.6Pa이고; 직류(DC) 전력은 0.5㎾이고; 분위기는 산소(산소의 유량비는 100%임)이다. 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 제거될 수 있고 두께 분포가 균일하기 때문에, 펄스 직류(DC) 전원을 사용하는 것이 바람직하다는 것을 유념해야 한다. 산화물 반도체층의 두께는 2㎚ 내지 200㎚, 바람직하게, 5㎚ 내지 30㎚이다. 적절한 두께는 산화물 반도체 재료에 따라 다르고, 두께는 사용될 재료에 따라 적절히 설정된다는 것을 유념해야 한다.
스퍼터링 방법에 의해 산화물 반도체층이 형성되기 전에, 게이트 절연층(138)의 표면 상의 먼지는, 바람직하게 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다는 것을 유념해야 한다. 여기서, 이온들이 스퍼터링 타겟과 충돌하는 일반적인 스퍼터링과는 대조적으로, 역 스퍼터링은 이온들이 처리될 표면과 충돌하여 표면이 개질되도록 하는 방법이다. 이온들이 처리될 표면과 충돌하도록 하기 위한 방법의 일 예는, 고주파수 전압이 아르곤 분위기의 표면에 인가되어 기판 부근에서 플라즈마가 발생되도록 하는 방법이다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수도 있다는 것을 유념해야 한다.
산화물 반도체층에 대한 에칭 방법으로서, 드라이 에칭 또는 웨트 에칭 중 어느 하나가 이용될 수도 있다. 말할 필요도 없이, 드라이 에칭 및 웨트 에칭은 조합하여 사용될 수 있다. 에칭 조건들(예를 들어, 에칭 가스 또는 에칭 용액, 에칭 시간 및 온도)은 재료에 따라 적절히 설정되므로, 산화물 반도체층은 소망의 형상으로 에칭될 수 있다.
드라이 에칭에 사용되는 에칭 가스의 예는 염소를 함유하는 가스(염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4) 또는 사염화탄소(CCl4)와 같은 염소계 가스)이다. 또한, 불소를 함유하는 가스(사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3) 또는 트리플루오로메탄(CHF3)과 같은 불소계 가스), 브롬화수소(HBr), 산소(O2), 헬륨(He)이나 아르곤(Ar)과 같은 희가스가 첨가된 이들 가스들 중 임의의 가스 등이 사용될 수도 있다.
드라이 에칭 방법으로서, 평행평판 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled plasma) 에칭 방법이 사용될 수 있다. 산화물 반도체층을 소망의 형상으로 에칭하기 위해서, 에칭 조건들(예를 들어, 코일형 전극에 인가되는 전력량, 기판측 상의 전극에 인가되는 전력량, 및 기판측 상의 전극 온도)은 적절히 설정된다.
웨트 에칭에 사용되는 에천트로서, 인산, 아세트산 및 질산의 혼합 용액, 암모니아 과수(31wt%의 과산화수소수:28wt%의 암모니아수:물 = 5:2:2) 등이 사용될 수 있다. ITO07N(칸토 케미칼사 제작)과 같은 에천트가 사용될 수도 있다.
다음에, 제 1 열처리가 산화물 반도체층에 수행된다. 산화물 반도체층은 제 1 열처리에 의해 탈수화 또는 탈수소화될 수 있다. 제 1 열 처리의 온도는 300℃ 이상 및 750℃ 이하, 바람직하게, 400℃ 이상 및 기판의 변형점 미만이다. 예를 들어, 기판은 저항 발열체 등이 사용되는 전기 노에 도입되고 산화물 반도체층(140)에는 질소 분위기에서 1시간 동안 450℃에서 열처리가 행해진다. 열 처리 동안, 산화물 반도체층(140)은 공기에 노출되지 않으므로, 물 및 수소의 혼입이 방지될 수 있다.
열 처리 장치는 전기 노로 제한되지 않고, 가열된 가스와 같은 매체로부터의 열 복사 또는 열 전도에 의해 대상을 가열하는 장치일 수 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 처리될 대상을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하는 장치이다. 가스로서는 열 처리에 의해 대상과 반응하지 않는 불활성 가스, 예를 들어, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들어, 제 1 열 처리로서, GRTA 공정이 다음과 같이 수행될 수도 있다: 기판이 650℃ 내지 700℃의 고온의 불활성 가스에 놓이고, 수분 동안 가열되고, 불활성 가스로부터 꺼내진다. GRTA 공정은 단시간 동안 고온 열 처리를 가능하게 한다. 또한, GRTA 공정은 온도가 기판의 변형점을 넘을 때에도 이용될 수 있으며, 이는 단시간 동안의 열처리이기 때문이다.
제 1 열 처리는 바람직하게 그 주성분으로서 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 함유하고 물, 수소 등은 함유하지 않는 분위기에서 수행된다는 것을 유념해야 한다. 예를 들어, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온이나 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상이다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
제 1 열처리의 조건들 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층은 종종 결정화되어 미결정화 또는 다결정화된다. 예를 들어, 산화물 반도체층은 종종 90% 이상 또는 80% 이상의 결정화도를 갖는 미결정 산화물 반도체층이 된다. 또한, 제 1 열 처리의 조건들 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층은 결정 성분을 함유하지 않는 비정질 산화물 반도체층일 수도 있다.
또한, 산화물 반도체층에 있어서, 비정질 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에는 종종 결정(입자 크기는 1㎚ 내지 20㎚, 일반적으로, 2㎚ 내지 4㎚)이 혼합된다.
산화물 반도체층의 전기적 특성들은 비정질 표면에 결정층을 제공함으로써 변경될 수 있다. 예를 들어, 산화물 반도체층이 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 사용하여 형성될 때, 산화물 반도체층의 전기적 특성들은 전기적 이방성을 갖는 In2Ga2ZnO7의 결정 입자들이 배향되는 결정부의 형성에 의해 변경될 수 있다.
구체적으로, 예를 들어, In2Ga2ZnO7의 c-축이 산화물 반도체층의 표면에 수직하도록 결정 입자들이 배향될 때, 산화물 반도체층의 표면과 평행한 방향의 도전성이 향상될 수 있고, 산화물 반도체층의 표면에 수직인 방향에서의 절연 속성들이 향상될 수 있다. 또한, 이러한 결정부는 물 또는 수소와 같은 불순물이 산화물 반도체층에 투입되는 것을 억제하는 기능을 갖는다.
결정부를 포함하는 산화물 반도체층은 GRTA 공정에 의해 산화물 반도체층의 표면을 가열함으로써 형성될 수 있다는 것을 유념해야 한다. 또한, 산화물 반도체층은 더욱 바람직하게 Zn의 양이 In 또는 Ga 보다 적은 스퍼터링 타겟을 사용함으로써 형성될 수 있다.
산화물 반도체층(140)에 대한 제 1 열 처리는 섬-형 산화물 반도체층(140)으로 아직 처리되지 않은 산화물 반도체층에 대해 수행될 수 있다. 그 경우에, 제 1 열 처리 이후에, 기판은 가열 장치로부터 꺼내지고 포토리소그래피 단계가 수행된다.
제 1 열 처리는 산화물 반도체층(140)에 대한 탈수화 또는 탈수소화의 효과 때문에 탈수화 처리, 탈수소화 처리 등으로 언급될 수 있다는 것을 유념해야 한다. 이러한 탈수화 처리 또는 탈수소화 처리는, 예를 들어, 산화물 반도체층이 형성된 후에, 소스 전극 및 드레인 전극이 산화물 반도체층(140) 위에 적층된 후에, 또는 보호 절연층이 소스 및 드레인 전극들 위에 형성된 후에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 여러 번 수행될 수도 있다.
다음에, 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)이 산화물 반도체층(140)과 접하여 형성된다(도 4f 참조). 소스/드레인 전극들(142a, 142b)은 도전층이 산화물 반도체층(140)을 덮기 위해 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다.
도전층은 스퍼터링 방법과 같은 PVD 방법, 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 또는 텅스텐으로부터 선택된 원소; 성분으로서 이들 원소들 중 임의의 것을 함유하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨 또는 토륨으로부터 선택된 하나 이상의 재료들이 사용될 수도 있다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴 또는 스칸듐으로부터 선택된 원소들 중 하나 이상과 결합된 알루미늄이 사용될 수도 있다. 도전층은 단층 구조 또는 2개 이상의 층들을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 도전층은 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2-층 구조, 또는 티타늄막, 알루미늄막 및 티타늄막이 적층되는 3-층 구조를 가질 수 있다.
도전층은 도전성 금속 산화물을 사용하여 형성될 수도 있다. 도전성 금속 산화물의 예들로는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐과 산화주석의 합금(In2O3-SnO2, 종종 ITO라고도 함), 산화인듐과 산화아연의 합금(In2O3-ZnO), 및 실리콘 또는 산화실리콘을 함유하는 이러한 금속 산화물 재료가 있다.
여기서, 에칭에 사용되는 마스크의 형성시 노광을 위해서는 바람직하게 자외선, KrF 레이저광, 또는 ArF 레이저광이 사용된다.
트랜지스터의 채널 길이(L)는 소스/드레인 전극(142a)의 하단부와 소스/드레인 전극(142b)의 하단부 사이의 거리에 의해 결정된다. 채널 길이(L)가 25㎚ 미만인 경우의 노광에 대해서, 마스크를 형성하기 위한 노광은 파장이 극히 짧은 수 나노미터 내지 수백 나노미터인 초자외선들에 의해 수행된다. 초자외선들에 의한 노광의 해상도는 높고 초점 깊이는 크다. 이들 이유들로 인해, 나중에 형성될 트랜지스터의 채널 길이(L)는 10㎚ 내지 1000㎚의 범위에 있을 수 있고, 회로는 고속으로 동작할 수 있다. 또한, 오프-상태 전류가 극히 낮고, 이는 전력 소비가 증가하는 것을 방지한다.
도전층 및 산화물 반도체층(140)의 재료들 및 에칭 조건들은 산화물 반도체층(140)이 도전층의 에칭시 제거되지 않도록 적절히 조절된다. 몇몇 경우들에 있어서, 재료들 및 에칭 조건들에 따라 산화물 반도체층(140)은 에칭 단계에서 부분적으로 에칭되고, 따라서, 홈 부분(오목한 부분)을 갖는다는 것을 유념해야 한다.
산화물 반도체층(140)과 소스/드레인 전극(142a) 사이 및/또는 산화물 반도체층(140)과 소스/드레인 전극(142b) 사이에 산화물 도전층이 형성될 수도 있다. 산화물 도전층 및 소스/드레인 전극들(142a, 142b)을 형성하기 위한 금속층은 연속하여 형성될 수 있다. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층은 소스 영역 및 드레인 영역의 저항을 감소시킬 수 있어서, 트랜지스터가 고속으로 동작할 수 있다.
사용될 마스크들의 수 및 단계들의 수를 감소시키기 위해서, 에칭 단계는 광이 투과되어 복수의 강도들을 갖도록 하는 노광 마스크인 다계조 마스크를 사용하여 형성된 레지스트 마스크를 사용함으로써 수행될 수도 있다. 다계조 마스크의 사용에 의해 형성되는 레지스트 마스크는 복수의 두께들을 갖고(계단형 형상을 갖고) 또한 애싱에 의해 형상이 변경될 수 있고; 따라서, 레지스트 마스크는 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 사용될 수 있다. 즉, 다계조 마스크를 사용하여 적어도 두 종류들의 상이한 패턴들에 대응하는 레지스트 마스크가 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소될 수 있고, 대응하는 포토리소그래피 단계들의 수 또한 감소될 수 있음으로써, 공정이 간단해질 수 있다.
상기 단계 이후에, N20, N2 또는 Ar과 같은 가스를 사용하여 바람직하게 플라즈마 처리가 수행된다는 것을 유념해야 한다. 이 플라즈마 처리는 산화물 반도체층의 노출면에 부착된 물 등을 제거한다. 산소 및 아르곤의 혼합 가스와 같이 산소를 함유하는 가스를 사용하는 플라즈마 처리가 수행될 수도 있고, 그에 의해, 산화물 반도체층에 산소가 공급될 수 있고 산소의 결핍으로 인한 결함들이 감소될 수 있다.
다음에, 공기에 노출되지 않고 산화물 반도체층(140)의 일부와 접하여 보호 절연층(144)이 형성된다(도 4g 참조).
보호 절연층(144)은 적절히, 스퍼터링 방법과 같이, 물 및 수소와 같은 불순물들이 보호 절연층(144)에 혼합되는 것을 방지하는 방법에 의해 형성될 수 있다. 보호 절연층(144)은 적어도 1㎚의 두께를 갖는다. 보호 절연층(144)은 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 사용하여 형성될 수 있다. 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 보호 절연층(144)의 형성시의 기판 온도는 바람직하게 실온 이상 및 300℃ 이하이다. 보호 절연층(144)을 형성하기 위한 분위기는 바람직하게 희가스(일반적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(일반적으로는 아르곤)와 산소를 함유하는 혼합 분위기이다.
보호 절연층(144)에 수소가 포함되면, 수소가 산화물 반도체층에 혼입될 수도 있거나 산화물 반도체층에서 산소를 추출할 수도 있고, 그에 의해, 백채널측 상의 산화물 반도체층의 저항이 감소될 수도 있고 기생 채널이 형성될 수도 있다. 따라서, 보호 절연층(144)을 형성하는데 수소를 사용하지 않음으로써 보호 절연층(144)이 가능한 적은 수소를 함유하도록 하는 것이 중요하다.
또한, 수소, 수산기 또는 물이 산화물 반도체층(140) 및 보호 절연층(144)에 포함되지 않도록 하기 위하여, 보호 절연층(144)은 바람직하게 처리 챔버에 남아 있는 물을 제거하면서 형성된다.
처리 챔버에 남아 있는 수분을 제거하기 위해서 흡착형 진공 펌프가 바람직하게 사용된다. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수도 있다. 크라이오펌프에 의해 배기되는 성막 챔버에 있어서, 예를 들어, 수소 원자 및 물(H20)과 같이 수소 원자를 함유하는 화합물이 제거되고; 따라서, 성막 챔버에서 형성되는 보호 절연층(144)의 불순물 농도가 감소될 수 있다.
보호 절연층(144)을 형성하는데 사용되는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수산화물과 같은 불순물이 수 ppm(바람직하게는 ppb)의 농도로 제거되는 고순도 가스를 사용하는 것이 바람직하다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 (200℃ 내지 400℃, 예를 들어, 250℃ 내지 350℃에서) 바람직하게 제 2 열 처리가 수행된다. 예를 들어, 제 2 열 처리는 질소 분위기에서 1시간 동안 250℃에서 수행된다. 제 2 열 처리는 트랜지스터의 전기적 특성들의 변화를 감소시킬 수 있다. 또한, 제 2 열 처리에 의해, 산화물 반도체층에 산소가 공급될 수 있다.
또한, 제 3 열 처리는 대기 중에서 1시간 내지 30시간 동안 100℃ 내지 200℃에서 수행될 수도 있다. 이 열처리는 일정한 가열 온도에서 수행될 수도 있고; 대안적으로, 가열 온도에 다음의 변경들이 여러 번 반복적으로 행해질 수도 있다: 가열 온도는 실온에서 100℃ 내지 200℃의 온도로 증가된 다음 실온으로 감소된다. 이 열처리는 보호 절연층이 형성되기 전에, 감소된 압력 하에서 수행될 수도 있다. 열 처리 시간은 감소된 압력 하에서 더 짧아질 수 있다. 제 3 열 처리는, 예를 들어, 제 2 열 처리 대신 수행될 수도 있거나 또는 제 2 열 처리 전 또는 후에 수행될 수도 있다.
다음에, 층간 절연층(146)이 보호 절연층(144) 위에 형성된다(도 5a 참조). 층간 절연층(146)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. 층간 절연층(146)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같이 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다. 층간 절연층(146)의 형성 이후에, 층간 절연층(146)의 표면은 바람직하게 CMP, 에칭 등에 의해 평탄화된다.
다음에, 전극들(136a, 136b, 136c) 및 소스/드레인 전극들(142a, 142b)에 이르는 개구들이 층간 절연층(146), 보호 절연층(144) 및 게이트 절연층(138)에 형성된다. 다음에, 도전층(148)이 개구들에 매립되도록 형성된다(도 5b 참조). 개구들은 마스크를 사용하여 에칭과 같은 방법에 의해 형성될 수 있다. 마스크는 포토마스크를 사용하여 노광과 같은 방법에 의해 형성될 수 있다. 웨트 에칭 또는 드라이 에칭 중 어느 하나가 에칭으로서 사용될 수도 있고; 미세 가공과 관련하여 드라이 에칭이 바람직하게 사용된다. 도전층(148)은 PVD 방법 또는 CVD 방법과 같은 막 형성 방법에 의해 형성될 수 있다. 도전층(148)은, 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 재료의 합금 또는 화합물(예를 들어, 질화물)을 사용하여 형성될 수 있다.
구체적으로, 예를 들어, 얇은 티타늄막이 PVD 방법에 의해 개구들을 포함하는 영역에 형성되고 얇은 질화티타늄막이 CVD 방법에 의해 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성되는 방법을 이용하는 것이 가능하다. 여기서, PVD 방법에 의해 형성되는 티타늄막은 하부 전극들(여기서는 전극들(136a, 136b, 136c) 및 소스/드레인 전극들(142a, 142b))과의 계면에서 산화물막을 환원시켜서 하부 전극들과의 접촉 저항을 감소시키는 기능을 갖는다. 티타늄막의 형성 이후에 형성되는 질화티타늄막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 티타늄, 질화티타늄 등의 배리어막의 형성 이후에 플레이팅 방법에 의해 구리막이 형성될 수도 있다.
도전층(148)이 형성된 후에, 도전층(148)의 일부가 에칭, CMP 등에 의해 제거되어, 층간 절연층(146)이 노출되고 전극들(150a, 150b, 150c, 150d, 150e)이 형성된다(도 5c 참조). 전극들(150a, 150b, 150c, 150d, 150e)이 도전층(148)의 일부를 제거하여 형성될 때, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. 이러한 방식으로 층간 절연층(146) 및 전극들(150a, 150b, 150c, 150d, 150e)의 표면들을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 양호하게 형성될 수 있다.
다음에, 절연층(152)이 형성되고, 전극들(150a, 150b, 150c, 150d, 150e)에 이르는 개구들이 절연층(152)에 형성된다. 도전층이 개구들에 매립되도록 형성된 후에, 도전층의 일부가 에칭, CMP 등에 의해 제거된다. 따라서, 절연층(152)이 노출되고 전극들(154a, 154b, 154c, 154d)이 형성된다(도 5d 참조). 이 단계는 전극(150a) 등을 형성하는 단계와 유사하고; 따라서, 상세한 설명이 반복되지는 않는다.
상술된 방법에 의해 트랜지스터(162)가 형성되는 경우에, 산화물 반도체층(140)의 수소 농도는 5×1019atmos/㎤ 이하이고, 트랜지스터(162)의 오프-상태 전류는 1×10-13A 이하이다. 상술된 바와 같이 수소 농도의 충분한 감소에 의해 고순도화되는 산화물 반도체층(140)을 적용하여, 산소의 결핍으로 인한 결함들이 감소되도록 하는 우수한 특성들을 갖는 트랜지스터(162)가 얻어질 수 있다. 또한, 우수한 특성들을 갖고 하부에 산화물 반도체 이외의 재료를 사용하여 형성되는 트랜지스터(160) 및 상부에 산화물 반도체를 사용하여 형성되는 트랜지스터(162)를 포함하는 반도체 장치를 제작하는 것이 가능하다.
고순도화되고 진성인(i-형) 산화물 반도체를 실현하는 의미, 산화물 반도체를 사용하여 반도체 장치를 형성하는 이점 등이 이하 간단히 기술될 것이다.
<진성 산화물 반도체의 실현>
산화물 반도체들의 속성들에 대해 상당한 연구가 행해져 왔지만; 이러한 연구는 밴드 갭에서 국재 준위 자체를 충분히 감소시키는 사상은 포함하고 있지 않다는 것을 유념해야 한다. 본원에 개시된 발명의 일 실시형태에 따르면, 국재 준위의 원인이 될 수도 있는 물 또는 수소를 제거함으로써 고순도화되고 진성인(i-형) 산화물 반도체가 제작된다. 이것은 밴드 갭에서 국재 준위 자체를 충분히 감소시키는 사상에 기초한다. 따라서, 우수한 산업 제품들이 제작될 수 있다.
수소, 물 등이 제거될 때, 동시에 산소가 제거될 수도 있다는 것을 유념해야 한다. 이러한 이유로 인해, 다음 방식으로 고순도화되고 진성인(i-형) 산화물 반도체를 실현하는 것이 바람직하다: 산소의 결핍으로 인해 발생된 금속 댕글링 본드들에 산소가 공급되어 산소 결핍으로 인한 국재 준위가 감소되도록 한다. 예를 들어, 과도한 양의 산소를 함유하는 산화막이 채널 형성 영역과 밀접하여 형성되고 200℃ 내지 400℃, 일반적으로는 약 250℃에서 열 처리가 수행될 때, 산소 결핍으로 인한 국재 준위는 산화물막으로부터의 산소의 공급에 의해 감소될 수 있다. 제 1 내지 제 3 열 처리에 있어서, 불활성 가스는 산소를 함유하는 가스로 교체될 수도 있다. 제 1 내지 제 3 열 처리에 후속하여, 산소 분위기 또는 수소 및 물이 적절히 제거된 분위기에서 냉각 단계를 통해 산화물 반도체에 산소가 공급될 수 있다.
산화물 반도체의 특성들의 악화는 과도한 수소로 인한 도전 밴드 아래의 0.1eV 내지 0.2eV의 얕은 준위, 산소 결핍으로 인한 깊은 준위 등에 기인하는 것으로 고려된다. 이러한 결함을 제거하기 위해서 수소가 철저하게 감소되고 산소가 충분히 공급되는 기술적 사상이 옳은 것이 된다.
산화물 반도체는 일반적으로 n-형 반도체로서 고려되지만; 본원에 개시된 발명의 일 실시형태에 따르면, 물 및 수소와 같은 불순물들을 제거하고 산화물 반도체에 함유된 원소인 산소를 공급함으로써 i-형 반도체가 실현된다. 이 점에 있어서, 본원에 개시된 발명의 일 실시형태는 불순물 원소가 첨가된 실리콘과 같은 i-형 반도체와는 다르기 때문에 새로운 기술적 사상을 포함하는 것이라고 말할 수 있다.
<다른 반도체 재료들에 대한 공정 이점들>
예를 들어, 탄화실리콘(예를 들어, 4H-SiC)은 산화물 반도체와 비교될 수 있는 반도체 재료이다. 산화물 반도체 및 4H-SiC는 몇몇 공통점을 갖는다. 한 가지 예는 캐리어 밀도이다. 실온에서의 산화물 반도체의 진성 캐리어 밀도는 약 1×10-7/㎤로 추정되고, 이는 4H-SiC의 6.7×10-11/㎤ 만큼 극히 낮은 것이다. 산화물 반도체의 진성 캐리어 밀도가 실리콘의 진성 캐리어 밀도(약 1.4×1010/㎤)와 비교될 때, 산화물 반도체의 진성 캐리어 밀도는 상당히 낮은 것으로 이해하는 것이 용이하다.
또한, 산화물 반도체의 에너지 밴드 갭은 3.0eV 내지 3.5eV이고, 4H-SiC의 에너지 밴드 갭은 3.26eV이며, 이것은 산화물 반도체와 탄화실리콘 모두가 넓은 밴드 갭 반도체들이라는 것을 의미한다.
그에 반해서, 산화물 반도체와 탄화실리콘의 주요한 차이점은 공정 온도이다. 예를 들어, 탄화실리콘을 사용하는 반도체 공정에는 도펀트를 활성화시키기 위한 1500℃ 내지 2000℃에서의 열 처리가 필요하므로, 탄화실리콘 및 탄화실리콘 이외의 반도체 재료를 사용하여 형성된 반도체 소자의 적층을 형성하는 것은 어렵다. 이것은 반도체 기판, 반도체 소자 등이 이러한 열 처리에 의해 손상 받기 때문이다. 한편, 산화물 반도체는 300℃ 내지 500℃(유리 전이 온도 이하의 온도, 약 최대 700℃)에서의 열 처리에 의해 형성될 수 있고; 따라서, 반도체 소자는 집적 회로가 또 다른 반도체 재료를 사용하여 형성된 후에 산화물 반도체를 사용하여 형성될 수 있다.
산화물 반도체는, 탄화실리콘에 비해, 유리 기판과 같이 내열성이 낮은 기판이 사용될 수 있다는 이점을 갖는다. 또한, 산화물 반도체는 또한 고온에서의 열 처리가 필요하지 않기 때문에 탄화실리콘에 비해 에너지 비용이 충분히 감소될 수 있다는 이점을 갖는다.
<산화물 반도체를 포함하는 트랜지스터의 전기 전도 메커니즘>
산화물 반도체를 포함하는 트랜지스터의 전기 전도 메커니즘은 도 6, 도 7, 도 8a, 도 8b 및 도 9를 참조하여 기술될 것이다. 다음 설명은 이해를 용이하게 하기 위한 이상적인 상황의 가정에 기초하고 반드시 실제 상황을 반영하는 것은 아니라는 점을 유념해야 한다. 또한, 다음 설명은 단지 고려사항으로 본 발명의 유효성에 영향을 미치는 것은 아니라는 점을 유념해야 한다.
도 6은 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 단면도이다. 산화물 반도체층(OS)은 게이트 절연층(GI)을 개재하여 게이트 전극(GE1) 위에 제공되고, 소스 전극(S) 및 드레인 전극(D)이 그 위에 제공된다. 소스 전극(S) 및 드레인 전극(D)을 덮기 위해 절연층이 제공된다.
도 7은 도 6의 A-A' 단면의 에너지 밴드 도면이다(개략도). 도 7에서, 검정색 원(●) 및 하얀색 원(○)은 각각 전자 및 홀을 나타내고 전하들(-q, +q)을 갖는다. 드레인 전극에 인가되는 양의 전압(VD>0)에 의해, 점선은 전압이 게이트 전극에 인가되지 않는 경우(VG=0)를 나타내고, 실선은 양의 전압이 게이트 전극에 인가되는 경우(VG>0)를 나타낸다. 게이트 전극에 전압이 인가되지 않는 경우에, 고 포텐셜 장벽 때문에 전극으로부터 산화물 반도체 측으로 캐리어들(전자들)이 주입되지 않아서, 전류가 흐르지 않으며, 이는 오프 상태를 의미한다. 한편, 양의 전압이 게이트 전극에 인가될 때, 포텐셜 장벽은 낮아지고, 따라서, 전류가 흐르며, 이는 온 상태를 의미한다.
도 8a 및 도 8b는 도 6의 B-B' 단면의 에너지 대역 도면(개략도)들이다. 도 8a는 양의 전압(VG>0)이 게이트 전극(GE1)에 인가되고 캐리어들(전자들)이 소스 전극과 드레인 전극 사이에 흐르는 온 상태를 도시한다. 도 8b는 음의 전압(VG<0)이 게이트 전극(GE1)에 인가되고 소수 캐리어들이 흐르지 않는 오프 상태를 도시한다.
도 9는 진공 준위와 금속의 일 함수(φM) 사이 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계들을 도시한다.
상온에서, 금속의 전자들은 축퇴되고 페르미 준위는 도전 밴드에 위치된다. 한편, 종래의 산화물 반도체는 n-형 반도체이고, 그 페르미 준위(EF)는 밴드 갭의 중앙에 위치된 진성 페르미 준위(Ei)로부터 벗어나고 도전 밴드에 더 가깝게 위치된다. 수소의 일부는 산화물 반도체에서 도너이고 산화물 반도체가 n-형 반도체가 되도록 하는 한 가지 인자라는 것은 공지되어 있다는 점을 유념해야 한다.
한편, 본 발명에 개시된 일 실시형태에 따른 산화물 반도체는, 산화물 반도체로부터 n-형 반도체에 대한 인자인 수소를 제거하고 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 가능한 많이 함유되는 것을 방지하도록 산화물 반도체를 정제함으로써 얻어지는 진성(i-형) 또는 실질적으로 진성인 산화물 반도체이다. 다시 말해서, 정제된 i-형(진성) 반도체 또는 그에 가까운 반도체인 특징은 불순물 원소를 첨가하는 것이 아니라 수소 또는 물과 같은 불순물을 가능한 한 많이 제거함으로써 얻어진다. 따라서, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 동등할 수 있다.
산화물 반도체의 밴드 갭(Eg)은 3.15eV이고 전자 친화력(χ)은 4.3V라고 말한다. 소스 전극 및 드레인 전극에 포함되는 티타늄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우에, 금속과 산화물 반도체 사이의 계면에는 전자들에 대한 쇼트키 배리어가 형성되지 않는다.
그때, 도 8a에 도시되어 있는 것과 같이, 게이트 절연층과 정제된 산화물 반도체 사이의 계면 부근(에너지 면에서 안정한 산화물 반도체의 최하부)에서 전자가 이동한다.
또한, 도 8b에 도시되어 있는 것과 같이, 음의 전위가 게이트 전극(GE1)에 인가될 때, 전류 값은 제로에 극히 가까워지며, 이는 소수의 캐리어들인 홀들이 실질적으로 제로이기 때문이다.
이러한 방식으로, 진성(i-형) 또는 실질적으로 진성인 산화물 반도체는, 그 주 원소 이외의 원소(즉, 불순물 원소)가 가능한 적게 포함되도록 정제됨으로써 얻어진다. 따라서, 산화물 반도체와 게이트 절연층 간의 계면의 특성들이 명백해진다. 그러한 이유로 인해, 게이트 절연층은 산화물 반도체와의 양호한 계면을 형성할 필요가 있다. 구체적으로, 예를 들어, VHF 대역 내지 마이크로파 대역의 범위에서 전원 주파수에 의해 발생된 고밀도 플라즈마를 사용하여 CVD 방법에 의해 형성된 절연층, 스퍼터링 방법에 의해 형성된 절연층 등을 사용하는 것이 바람직하다.
산화물 반도체가 정제되고 산화물 반도체와 게이트 절연층 간의 계면이 양호하게 만들어질 때, 예를 들어, 트랜지스터가 1×104㎛의 채널 폭(W) 및 3㎛의 채널 길이(L)를 갖는 경우에, 10-13A 이하의 오프 상태 전류 및 0.1V/dec의 서브스레스홀드 스윙(subthreshold swing)(S 값)(100㎚ 두께의 게이트 절연층)을 실현하는 것이 가능하다.
산화물 반도체는 그 주 원소 이외의 원소를 가능한 한 적게 포함하기 위해서 상술된 것과 같이 정제되어, 박막 트랜지스터가 양호한 방식으로 동작할 수 있다.
<산화물 반도체의 캐리어 농도>
본원에 개시된 본 발명에 따른 기술적 사상들 중 하나는 산화물 반도체층이 산화물 반도체층의 캐리어 농도의 충분한 감소에 의해 가능한 한 진성(i-형) 산화물 반도체층에 가까워지게 하는 것이다. 캐리어 농도를 획득하는 방법 및 산화물 반도체층에서 측정된 캐리어 농도는 도 22 및 도 23을 참조하여 이하 기술될 것이다.
산화물 반도체층에서의 캐리어 농도는, 산화물 반도체층을 포함하는 MOS 커패시터가 형성되고 MOS 커패시터의 C-V 측정 결과(C-V 특성)가 평가되는 방식으로 얻어질 수 있다.
캐리어 농도는 다음 세 단계들에서 특정된다: MOS 커패시터의 게이트 전압(Vg)과 용량(C) 간의 관계를 플롯화함으로써 C-V 특성을 얻는 단계 1; C-V 특성들로부터 게이트 전압(Vg) 및 (1/C)2 간의 관계를 나타내는 그래프를 얻고 그래프에서 약한 반전 영역에서의 (1/C)2의 미분치를 얻는 단계 2; 및 얻어진 미분치를 캐리어 밀도(N d )를 나타내는 다음 식 1에 대입하는 단계 3. 식 1에서, e는 전기 소량(elementary electric charge)을 나타내고, ε0은 진공의 유전율을 나타내고, ε는 산화물 반도체의 상대 유전율을 나타낸다는 것을 유념해야 한다.
Figure 112012050234102-pct00001
측정에 대한 샘플로서, 다음 구조를 갖는 MOS 커패시터가 사용되었다. MOS 커패시터는 유리 기판 위의 300㎚ 두께의 티타늄층, 티타늄층 위의 100㎚ 두께의 질화티타늄층, 질화티타늄층 위의 In-Ga-Zn-O계 산화물 반도체(a-IZGO)를 사용하는 2㎛ 두께의 산화물 반도체층, 산화물 반도체층 위의 300㎚ 두께의 산화질화실리콘층, 및 산화질화실리콘층 위의 300㎚ 두께의 은층을 포함한다.
산화물 반도체층은 In, Ga 및 Zn을 함유하는 산화물 반도체 성막용 타겟(In:Ga:Zn=1:1:0.5[mol수 비])을 사용하여 스퍼터링 방법에 의해 형성되었다. 산화물 반도체층이 형성된 분위기는 아르곤 및 산소의 혼합 분위기(Ar 및 O2의 유량들은 각각 30(sccm) 및 15(sccm)임)이었다.
도 22는 C-V 특성들을 도시한다. 도 23은 Vg와 (1/C)2 간의 관계를 도시한다. 도 23의 약한 반전 영역에서 (1/C)2의 미분치에 의해 식 1을 사용하여 얻어진 캐리어 농도는 6.0×1010/㎤이었다.
진성 또는 실질적으로 진성이 되는 산화물 반도체(예를 들어, 캐리어 농도는 1×1012/㎤ 미만이고, 바람직하게, 1×1011/㎤ 이하임)를 사용함으로써, 우수한 오프-상태 전류 특성들을 갖는 트랜지스터가 얻어질 수 있다.
상술된 것과 같이, 산화물 반도체, 특히, 고순도화되고 진성인 산화물 반도체를 사용하는 것은 다양한 유리한 효과들을 얻을 수 있다는 것이 이해된다. 또한, 본원에 개시된 발명에서와 같이 산화물 반도체를 포함하는 트랜지스터 및 산화물 반도체 이외의 재료를 포함하는 트랜지스터 모두를 사용함으로써 우수한 속성들을 갖는 반도체 장치가 실현된다.
<수정 예>
도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 반도체 장치들의 구성들의 수정 예들을 도시한다. 트랜지스터(162)가 상술된 것과는 다른 구성을 각각 갖는 반도체 장치들이 수정 예들로서 이하 기술될 것이다. 즉, 트랜지스터(160)의 구성은 상기와 동일하다.
도 10은 게이트 전극(136d)이 산화물 반도체층(140) 아래에 배치되고 소스/드레인 전극들(142a, 142b)이 산화물 반도체층(140)의 하측 표면과 접하는 트랜지스터(162)를 포함하는 반도체 장치의 예를 도시한다. 평면 구조는 단면에 대응하도록 적절히 변경될 수 있고; 따라서, 단면만이 여기에 예시되어 있다는 것을 유념해야 한다.
도 10의 구성과 도 2a의 구성 간의 큰 차이점은 산화물 반도체층(140)이 소스/드레인 전극들(142a, 142b)에 접속되는 위치이다. 즉, 산화물 반도체층(140)의 상측 표면은 도 2a의 구조의 소스/드레인 전극들(142a, 142b)과 접하지만, 산화물 반도체층(140)의 하측 표면은 도 10의 구조의 소스/드레인 전극들(142a, 142b)과 접한다. 또한, 접촉 위치의 차이는 결과적으로 다른 전극들, 절연층 등의 상이한 배치를 가져온다. 각 구성요소의 세부사항들은 도 2a 및 도 2b와 동일하다.
구체적으로, 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 소스/드레인 전극들(142a, 142b), 및 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140)을 포함한다.
여기서, 게이트 전극(136)은 층간 절연층(128) 위에 형성된 절연층(132)에 매립되도록 제공된다. 게이트 전극(136d)과 같이, 전극(136a), 전극(136b) 및 전극(136c)은 각각 소스/드레인 전극(130a), 소스/드레인 전극(130b) 및 전극(130c)과 접하여 형성된다.
보호 절연층(144)은 산화물 반도체층(140)의 일부와 접하도록 트랜지스터(162) 위에 제공된다. 층간 절연층(146)은 보호 절연층(144) 위에 제공된다. 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)에 이르는 개구들이 보호 절연층(144) 및 층간 절연층(146)에 형성된다. 전극(150d) 및 전극(150e)이 각각의 개구들을 통해 각각 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)과 접하여 형성된다. 전극들(150d, 150e)과 마찬가지로, 전극들(150a, 150b, 150c)은 각각 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에 제공되는 개구들을 통해 각각 전극들(136a, 136b, 136c)과 접하여 형성된다.
여기서, 산화물 반도체층(140)은 바람직하게 수소와 같은 불순물들이 충분히 제거된 고순도화된 산화물 반도체층이다. 구체적으로, 산화물 반도체층(140)의 수소 농도는 5×1019atmos/㎤ 이하, 바람직하게, 5×1018atmos/㎤ 이하, 더욱 바람직하게, 5×1017atmos/㎤ 이하이다. 또한, 산화물 반도체층(140)은 바람직하게 충분한 양의 산소를 포함하여 산소 결핍으로 인한 결함들이 감소된다. 수소 농도의 충분한 감소에 의해 고순도화되어 산소 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)은 1×1012/㎤ 미만, 바람직하게, 1×1011/㎤ 이하의 캐리어 농도를 갖는다. 진성 또는 실질적으로 진성이 되는 이러한 산화물 반도체를 사용함으로써 오프-상태 전류 특성들이 우수한 트랜지스터(162)가 얻어질 수 있다. 예를 들어, 드레인 전압(Vd)이 +1V 또는 +10V이고 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있을 때, 오프-상태 전류는 1×10-13A 이하이다. 수소 농도의 충분한 감소로 고순도화되어 산소 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)이 트랜지스터(162)의 오프-전류를 감소시키기 위해 사용됨으로써, 새로운 구조를 갖는 반도체 장치가 실현될 수 있다. 산화물 반도체층(140)의 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정된다는 것을 유념해야 한다.
절연층(152)이 층간 절연층(146) 위에 제공된다. 전극들(154a, 154b, 154c, 154d)이 절연층(152)에 매립되도록 제공된다. 전극(154a)은 전극(150a)과 접한다. 전극(154b)은 전극(150b)과 접한다. 전극(154c)은 전극(150c) 및 전극(150d)과 접한다. 전극(154d)은 전극(150e)과 접한다.
도 11a 및 도 11b는 각각 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치되는 반도체 장치의 구성의 예를 도시한다. 도 11a는 소스/드레인 전극들(142a, 142b)이 산화물 반도체(140)의 하측 표면과 접하는 구조의 예를 도시한다. 도 11b는 소스/드레인 전극들(142a, 142b)이 산화물 반도체층(140)의 상측 표면과 접하는 구조의 예를 도시한다.
도 11a 및 도 11b의 구성들과 도 2a 및 도 10의 구성들 간의 큰 차이점은 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치된다는 것이다. 또한, 도 11a의 구조와 도 11b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것과 소스/드레인 전극들(142a, 142b)이 접하는가 하는 것이다. 또한, 이들 차이점들은 결과적으로 다른 전극들, 절연층 등의 상이한 배치를 가져온다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다.
구체적으로, 도 11a에 도시되어 있는 반도체 장치는 층간 절연층(128) 위에 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140), 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 11b의 반도체 장치는 층간 절연층(128) 위에 제공되는 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b), 산화물 반도체층(140) 및 소스/드레인 전극들(142a, 142b) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 11a 및 도 11b의 구성들에 있어서, 구성요소(예를 들어, 전극(150a 또는 154a))는 종종 도 2a 및 도 2b 등의 구조에서 생략될 수 있다는 것을 유념해야 한다. 그 경우에, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다. 말할 필요도 없이, 중요하지 않은 구성요소는 도 2a 및 도 2b 등의 구조들에서 생략될 수 있다.
도 12a 및 도 12b는 각각 소자의 크기가 비교적 크고 게이트 전극(136d)이 산화물 반도체층(140) 아래에 배치되는 경우의 예를 도시한다. 이 경우에 있어서, 표면의 평탄성 및 커버리지에 대한 요구는 비교적 완화되어 있어서, 배선, 전극 등이 절연층에 매립되도록 형성할 필요는 없다. 예를 들어, 게이트 전극(136d) 등은 도전층의 형성 이후에 패터닝함으로써 형성될 수 있다. 여기에 도시되어 있지는 않지만, 트랜지스터(160)는 유사한 방식으로 형성될 수 있다는 것을 유념해야 한다.
도 12a의 구성 및 도 12b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것이 소스/드레인 전극들(142a, 142b)과 접하는가 하는 것이다. 또한, 이 차이점은 결과적으로 다른 전극들, 절연층 등이 상이한 방식으로 배열되도록 한다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다.
구체적으로, 도 12a의 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 소스/드레인 전극들(142a, 142b) 및 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140)을 포함한다.
도 12b의 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 전극(136d)과 중첩하는 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140), 및 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b)을 포함한다.
도 12a 및 도 12b의 구성들에 있어서, 구성요소는 종종 도 2a 및 도 2b 등의 구성으로부터 생략될 수 있다는 것을 유념해야 한다. 또한, 이 경우에, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다.
도 13a 및 도 13b는 각각 소자의 크기가 비교적 크고 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치되는 경우의 예를 도시한다. 또한, 이 경우에 있어서, 표면의 평탄성 및 커버리지에 대한 요구가 비교적 완화되어, 배선, 전극 등이 절연층에 매립되도록 형성될 필요가 없다. 예를 들어, 게이트 전극(136d) 등은 도전층의 형성 이후에 패터닝함으로써 형성될 수 있다. 여기에 도시되어 있지는 않지만, 트랜지스터(160)는 유사한 방식으로 형성할 수 있다는 것을 유념해야 한다.
도 13a의 구성과 도 13b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것이 소스/드레인 전극들(142a, 142b)과 접하는가 하는 것이다. 또한, 이 차이점은 결과적으로 다른 전극들, 절연층 등이 상이한 방식으로 배열되도록 한다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다.
구체적으로, 도 13a의 반도체 장치는 층간 절연층(128) 위에 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140), 소스/드레인 전극들(142a, 142b) 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다.
도 13b의 반도체 장치는 층간 절연층(128) 위에 제공되는 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b) 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다.
도 13a 및 도 13b의 구성들에 있어서, 구성요소는 종종 도 2a 및 도 2b 등의 구성으로부터 생략될 수 있다는 것을 유념해야 한다. 또한, 이 경우에 있어서, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다.
상술된 바와 같이, 본원에 개시된 발명의 일 실시형태에 따르면 새로운 구성을 갖는 반도체 장치가 실현될 수 있다. 이 실시형태에 있어서, 반도체 장치가 트랜지스터(160) 및 트랜지스터(162)를 적층함으로써 형성되는 각각의 예들이 기술되지만; 반도체 장치의 구성은 이러한 구성으로 제한되지 않는다. 또한, 이 실시형태는 트랜지스터(160)의 채널 길이 방향이 트랜지스터(162)의 채널 길이 방향과 수직인 각각의 예들을 보여주지만; 트랜지스터들(160, 162) 간의 위치 관계는 이 예로 제한되지 않는다. 또한, 트랜지스터(160) 및 트랜지스터(162)는 서로 중첩하도록 제공될 수도 있다.
이 실시형태에서는, 단순화를 위해서 최소 기억 단위(1 비트)를 갖는 반도체 장치가 기술되지만; 반도체 장치의 구성은 이것으로 제한되지 않는다. 복수의 반도체 장치들을 적절히 접속함으로써 더욱 발전된 반도체 장치가 형성될 수 있다. 예를 들어, 상술된 반도체 장치들을 복수 개 사용함으로써 NAND형 또는 NOR형 반도체 장치가 형성될 수 있다. 배선 구성은 도 1a 내지 도 1d의 배선 구성으로 제한되지 않고, 적절히 변경될 수 있다.
이 실시형태에 따른 반도체 장치는 트랜지스터(162)가 낮은 오프-상태 전류를 갖기 때문에 매우 장시간 동안 데이터를 기억할 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 필요하지 않아서, 전력 소비가 억제될 수 있다. 또한, 이 실시형태에 따른 반도체 장치는 실질적으로 비휘발성 기억 장치로서 사용될 수 있다.
데이터의 기록 등은 트랜지스터(162)의 스위칭 동작에 의해 수행되기 때문에, 고전압이 필요 없고 소자의 열화가 문제가 되지 않는다. 또한, 트랜지스터의 온/오프 상태에 따라서 데이터가 기록 및 소거되므로, 고속 동작이 쉽게 실현될 수 있다. 게다가, 플래시 메모리 등에서 필요한 데이터를 소거하기 위한 동작 또한 필요하지 않다는 이점이 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 산화물 반도체 이외의 재료를 포함하는 트랜지스터를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다.
이 실시형태에서 기술된 구성들 및 방법들은 다른 실시형태들에서 기술된 구성들 및 방법들 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 2)
이 실시형태에서는, 본 발명의 일 실시형태에 따른 반도체 장치의 회로 구성 및 동작이 기술될 것이다.
도 14는 반도체 장치(이하, NAND 메모리 셀이라고도 함)의 회로도의 예를 도시한다. 여기서는, 메모리 셀들(220)이 직렬로 접속되어 있는 NAND 메모리 셀(200)이 예로서 도시되어 있다.
NAND 메모리 셀(200)은 직렬로 접속된 복수의 메모리 셀들(220(1) 내지 220(km)), km개의 워드선들(WL(1) 내지 WL(km)), km개의 제 2 신호선들(S2(1) 내지 S2(km)), 비트선(BL), 소스선(SL), 제 1 신호선(S1), 2개의 선택선들(SEL1, SEL2), 선택선(SEL1)을 따라 비트선(BL)과 메모리 셀(220(1)) 사이에 배치된 트랜지스터(255(1)), 및 선택선(SEL2)을 따라 소스선(SL)과 메모리 셀(220(km)) 사이에 배치된 트랜지스터(255(2))를 포함한다.
복수의 메모리 셀들(220) 중 하나인 메모리 셀(220(i)(i는 1 내지 km 중 임의의 정수)은 제 1 신호선(S1), 제 2 신호선(S2(i)), 워드선(WL(i)), 트랜지스터(201(i)), 트랜지스터(202(i)), 및 용량 소자(203(i))를 포함한다. 트랜지스터(201(i))는 산화물 반도체 이외의 재료를 사용하여 형성된다. 트랜지스터(202(i))는 산화물 반도체를 사용하여 형성된다.
여기서, 트랜지스터(201(i))의 게이트 전극, 트랜지스터(202(i))의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(203(i))의 하나의 전극은 서로 전기적으로 접속된다. 트랜지스터(202(i))의 소스 전극 및 드레인 전극 중 다른 하나와 제 1 신호선(S1)은 서로 전기적으로 접속된다. 제 2 신호선(S2(i)) 및 트랜지스터(202(i))의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL(i)) 및 용량 소자(203(i))의 다른 한 전극은 서로 전기적으로 접속된다.
또한, 메모리 셀(220(i 1))의 트랜지스터(201(i 1))(i 1은 2 내지 km 중 임의의 정수)의 드레인 전극은 메모리 셀(220(i 1-1))의 트랜지스터(201(i 1-1))의 소스 전극에 접속된다. 메모리 셀(220(i 2))의 트랜지스터(201(i 2))(i 2는 1 내지 km-1 중 임의의 정수)의 소스 전극은 메모리 셀(220(i 2+1))의 트랜지스터(201(i 2+1))의 드레인 전극에 접속된다. 메모리 셀(220(1))의 트랜지스터(201(1))의 드레인 전극은 트랜지스터(255(1))의 소스 전극에 접속된다. 메모리 셀(220(km))의 트랜지스터(201(km))의 소스 전극은 트랜지스터(255(2))의 드레인 전극에 접속된다. 트랜지스터(255(1))의 드레인 전극은 비트선(BL)에 접속된다. 트랜지스터(255(2))의 소스 전극은 소스선(SL)에 접속된다. 즉, 소스선(SL) 및 트랜지스터(201(i))의 소스 전극은 (메모리 셀(220(i))과는 다른 메모리 셀에 포함될 수도 있는) 트랜지스터를 통해 접속된다. 비트선(BL) 및 트랜지스터(201(i))의 드레인 전극은 (메모리 셀(220(i))과는 다른 메모리 셀에 포함될 수도 있는) 트랜지스터를 통해 접속된다.
도 15는 기록 회로(211)의 예를 도시한다. 제 1 신호선(S1)은 스위치들을 통해 기록 전위(Vwrite)가 공급되는 배선 및 Vs1_0이 공급되는 배선에 전기적으로 접속된다. 스위치들은 신호(Fw1) 및 신호(Fw2)에 의해 제어된다.
도 16은 판독 회로(212)의 예를 도시한다. 판독 회로(212)는 감지 증폭기를 포함한다. 판독 회로(212)는 비트선(BL)에 전기적으로 접속된다. 비트선(BL)은 스위치를 통해 감지 증폭기의 하나의 입력 단자에 접속된다. 감지 증폭기의 이 하나의 입력 단자에 입력된 전위(Vin)는 비트선(BL)의 전위라고 언급될 수 있다. 감지 증폭기의 다른 입력 단자는 판독 전위(Vread)가 공급되는 배선에 접속된다. 비트선(BL)은 또한 스위치들을 통해 전위(VBL_0)가 공급되는 배선 및 전위(Vpc)가 공급되는 배선에 접속된다. 스위치들은 신호(Fr1), 신호(Fr2) 및 신호(Fpc)에 의해 제어된다.
다음에, 도 14에 도시되어 있는 NAND 메모리 셀(200)의 기록 동작 및 판독 동작이 기술될 것이다. 여기서는, NAND 메모리 셀(200)에 포함된 메모리 셀(220(i))의 동작이 구체적으로 기술된다.
메모리 셀(220(i))은 노드(A(i))에 축적되어 있는 전하 또는 전위에 따라서 다양한 상태들을 가질 수 있다. 트랜지스터(220(i))의 오프-상태 전류는 아주 낮거나 실질적으로 제로이기 때문에, 노드(A(i))에서의 전하 또는 전위는 장시간 동안 보유된다. 다음 설명에서, "기록"은 메모리 셀(220(i))의 노드(A(i))에/로부터 전하가 충전 또는 방전되어 메모리 셀(220(i))이 미리 결정된 상태를 갖는 것을 말한다. 용어 "판독"은 메모리 셀(220(i))의 상태에 따라서 결정되는 전위와 미리 결정된 전위의 비교를 말한다. 용어 "기록" 또는 "데이터 기록"은 종종 미리 결정된 데이터가 메모리 셀에 기록되는 일련의 동작들을 말한다는 것을 유념해야 한다. 또한, "판독" 또는 "데이터 판독"은 종종 메모리 셀에 기억되어 있는 데이터가 판독되는 일련의 동작들을 말한다.
데이터가 메모리 셀(220(i))에 기록되는 경우에, 예를 들어, 워드선(WL(i))의 전위가 VWL_0(예를 들어, 0V)로 설정되어, 용량 소자의 하나의 전극의 전위가 고정되도록 한다. 또한, 제 2 신호선(S2(i))의 전위가 VS2_1(예를 들어, Vdd)로 설정되어 트랜지스터(202(i))가 턴온되도록 한다. 또한, 비트선(BL)에 전기적으로 접속되는 판독 회로(212)에 있어서, 신호(Fr2)가 어써트되고(asserted) 신호(Fr1) 및 신호(Fpc)가 디어써트된다(deasserted). 따라서, 전위(VBL_0)가 비트선에 인가된다. 또한, 제 1 신호선(S1)에 전기적으로 접속되는 기록 회로(211)에서, 신호(Fw1)가 어써트되고 신호(Fw2)가 디어써트되어 기록 회로(211)가 기록 상태가 되도록 한다. 따라서, 기록될 데이터에 대응하는 기록 전위(Vwrite)가 제 1 신호선(S1)에 인가된다. 기록 종료시에, 제 1 신호선(S1)의 전위가 변경되기 전에, 제 2 신호선(S2(i))의 전위가 VS2_0(예를 들어, 0V)로 설정되어 트랜지스터(202(i))가 턴오프되도록 한다는 것을 유념해야 한다.
데이터가 기록될 때, 미리 결정된 전위가 트랜지스터(201(i))의 소스 전극 및 드레인 전극 중 하나 또는 둘 모두에 인가될 수도 있다는 것을 유념해야 한다. 예를 들어, 다음 동작이 수행될 수도 있다: 워드선(WL(j))(j는 i+1 내지 km 중 임의의 정수)의 전위가 VWL_1(예를 들어, Vdd)로 설정되어 트랜지스터(201(j))가 턴온되도록 하고, 선택선(SEL2)의 전위가 VSEL_1(예를 들어, Vdd)로 설정되어 트랜지스터(255(2))가 턴온되도록 하고, 소스선(SL)의 전위가 VSL_0(예를 들어, 0V)로 설정되어 트랜지스터(201(i))의 소스 전극의 전위가 VSL_0으로 설정되도록 한다.
결과적으로, 제 1 신호선(S1)의 전위(Vwrite)에 대응하는 전하가 노드(A(i))에 축적되어, 노드(A(i))가 미리 결정된 상태를 갖도록 한다. 트랜지스터(202(i))의 오프-상태 전류는 매우 낮거나 실질적으로 제로이기 때문에, 트랜지스터(201(i))의 게이트 전극의 전위가 장시간 동안 유지된다.
데이터가 메모리 셀(220(i))로부터 판독될 때, 비트선은 미리 프리차지된다. 프리차지 기간에 있어서, 예를 들어, 판독 회로(212)에서 신호(Fpc)가 어써트되고 신호들(Fr1, Fr2)이 디어써트되어, 프리차지 전위(Vpc)가 비트선에 인가된다. 다음에, 선택선(SEL1)의 전위가 VSEL_1(예를 들어, Vdd)로 설정되어 트랜지스터(255(1))가 턴온되고, 워드선들(WL(1) 내지 WL(km))의 전위들이 VWLread_0(예를 들어, VDD)로 설정되어 트랜지스터들(201(1) 내지 201(km))이 턴온되고, 선택선(SEL2)의 전위가 VSEL_0(예를 들어, 0V)로 설정되어 트랜지스터(255(2))가 턴오프되도록 함으로써, 프리차지 전위(Vpc)가 트랜지스터들(201(1) 내지 201(km))의 소스 전극들 및 드레인 전극들에 인가된다.
프리차지가 수행된 후에, 판독 회로(212)에서 신호(Fr1)가 어써트되고 신호들(Fpc, Fr2)이 디어써트되어 비트선(BL) 및 감지 증폭기의 하나의 입력 단자가 서로 접속되고, 감지 증폭기의 하나의 입력 단자의 전위가 비트선(BL)의 전위로 설정된다. 또한, 선택된 워드선(WL(j))의 전위는 VWLread_1(예를 들어, 0V)로 설정된다. 또한, 소스선(SL)의 전위는 VSLread(예를 들어, Vdd)로 상승된다. 결과적으로, 전류는 소스선(SL)에서 비트선(BL)으로 흐르고, 비트선(BL)의 전위가 증가된다. 노드(A(j))의 전위가 VA(j)이고 트랜지스터(201(j))의 임계 전압이 Vth(j)라고 할 때, 비트선의 전위(Vin)는 약 VA(j)-Vth(j)로 충전된다. 다음에, 판독 회로(212)는 Vin과 판독 전위(Vread)를 비교하여 데이터를 판독한다.
제 1 신호선(S1)에 접속된 기록 회로(211)에 있어서, 신호(Fw2)가 어써트되고 신호(Fw1)가 디어써트되고 전위(VS1_0)(예를 들어, 0V)가 제 1 신호선(S1)에 인가된다는 것을 유념해야 한다.
비트선에 충전되는 전위가 기술될 것이다. 트랜지스터들(201(1) 내지 201(km)) 중 적어도 하나가 턴오프될 때, 전류는 비트선을 통해 흐르지 않고 충전이 완료된다. 소스 전극의 전위가 VSLread일 때 트랜지스터(201(i))(i는 1 내지 km 중 임의의 정수)가 턴오프되는 드레인 전극의 전위는 VA(i)-Vth(i)이다. 즉, 비트선은 전위들(VA(1)-Vth(1) 내지 VA(km)-Vth(km)) 중 최저 전위로 충전된다.
상기 관점에서, 판독 동작을 수행하기 위해서, VA(j)-Vth(j)는 VA(1)-Vth(1) 내지 VA(km)-Vth(km) 중 가장 낮은 것으로 설정되고 프리차지 전위는 VA(j)-Vth(j) 보다 낮게 설정된다. 따라서, 비트선의 전위(Vin)는 약 VA(j)-Vth(j)로 충전된다. 전위(VA(i))(i는 j를 제외한 1 내지 km 중 임의의 정수)는 워드선 전위(VWLread_0)를 증가시킴으로써 더 높아진다. 따라서, VWLread_0 및 Vpc는 바람직하게 이들 조건들을 만족시키도록 결정된다.
용량 소자(203)의 용량(C1) 및 트랜지스터(201)의 게이트 용량(C2)은 바람직하게 C1>C2의 관계를 갖는다는 것을 유념해야 한다. 따라서, 노드(A)의 전위는 워드선의 전위가 변화될 때 크게 변화되어, 판독시, 워드선의 전위(VWLread_0)가 낮게 유지될 수 있도록 한다.
판독시 비교를 위해 사용되는 "비트선의 전위(Vin)(전위(Vin))"는 스위치 등을 통해 비트선에 접속되는 감지 증폭기의 입력 단자의 노드의 전위를 포함한다는 것을 유념해야 한다.
다음에, 본 발명의 일 실시형태인 기록 동작이 기술될 것이다. 도 17에 도시되어 있는 것과 같이, 본 발명의 일 실시형태의 기록 동작은 세 단계들을 포함한다: 제 1 기록(변화된 데이터를 획득하기 위한 기록), 제 1 판독(변화된 데이터를 획득하기 위한 판독), 및 제 2 기록(기억될 데이터에 대한 기록). 각 단계들이 이하 기술될 것이다.
제 1 기록은 메모리를 초기화하여 메모리 셀이 미리 결정된 상태를 갖도록 하기 위해 수행된다. 구체적으로, 상술된 기록 동작은 기록 전압(Vwrite)으로서 Vwi(초기화를 위한 전위)를 사용하여 수행된다.
제 1 판독은 메모리 셀들에서 변화된 데이터를 획득하기 위해서 수행된다. 트랜지스터(201)의 임계 전압(Vth)은 메모리 셀들마다 다르고, 예를 들어, 도 18a에 도시되어 있는 분포를 갖는다.
이러한 변화로 인해, 비트선(BL)의 전위 또한 제 1 기록이 수행된 후에 제 1 판독에서 변화한다. 예를 들어, 트랜지스터들(201)의 임계 전압들(Vth)의 변화가 도 18a에 도시되어 있는 것과 같은 경우에, 감지 증폭기의 입력 단자들의 노드들의 전위들(Vin)의 변화(또는 비트선들(BL)의 전위들의 변화들)는 도 18b에 도시되어 있는 것과 같이 분포된다.
상기 면에서, 제 1 판독시, 판독과 관련된 비트선의 전위(Vin)는 메모리 셀들에서 변화된 데이터를 획득하기 위해 상세히 판독된다. 구체적으로, 복수의 전위들(Vri_0 내지 Vri_m)(m은 0보다 큰 정수)로부터 선택된 전위(Vri_j)(j는 0 내지 m 중 임의의 정수)가 판독 회로(212)에서 감지 증폭기에 인가되는 판독 전위(Vread)로서 사용되고, Vin 및 Vri_j가 서로 비교된다. 이 비교는 Vri_j에서 j를 변경하여 복수 회 수행된다. 따라서, 판독과 관련된 비트선의 전위(Vin)가, Vri_j로 분할된 구간(Vri_j 및 Vri_(j+1)로 분할된 구간)의 어디에 속하는지가 결정된다.
전위(Vri_j)(j는 0 내지 m 중 임의의 정수)는, 예를 들어, 트랜지스터들(201)의 임계 전압들의 분포에 대응하도록 결정될 수 있다. 트랜지스터들(201)의 임계 전압들의 분포를 포함하는 전압 범위가 결정되고, 전압 범위는 m개의 구간들로 분할된다. 구간들 중에서 최소 전압은 V0으로 표현되고, 각 구간의 폭은 △Vth로 표현된다. V0+i×△Vth 및 V0+(i+1)×△Vth로 분할된 구간은 구간 i(i는 0 내지 m-1 중 임의의 정수)로 언급된다. 트랜지스터(201)의 임계 전압(Vth)이 V0+j×△Vth<Vth<V0+(j+1)×△Vth를 만족하는 경우에, 전위(Vri_j)는 비트선의 전위(Vin)가 Vri_j<Vin<Vri_(j+1)을 만족하도록 결정될 수 있다.
상술된 바와 같이, Vin은 약 VA-Vth가 되어, Vri_j가 약 VA-(V0+(m-j)×△Vth)로 설정될 수 있다. 말할 필요도 없이, Vri_j는 시뮬레이션 또는 실험에 의해 결정될 수 있다.
기록 후의 메모리 셀들의 상태들을 나타내는 (VA-Vth)의 분포의 폭은 △Vth에 의해 결정된다는 것을 유념해야 한다. △Vth가 작을 때, 기록 후(기억될 데이터가 기록된 후) 메모리 셀들의 상태들의 분포는 좁은 반면에; △Vth가 클때, 기록 후의 메모리 셀들의 상태들의 분포는 크다. 임계 전압(△Vth)의 구간 폭은 메모리 셀에 기록된 데이터의 다중 값들의 정도 "n", 전원 전위 등을 고려하여 결정된다.
다음에, 제 1 판독에서 복수의 전위들(Vri_0 내지 Vri_m)(m은 0보다 큰 정수)을 사용하여 다수의 비교들을 행하기 위한 방법이 이하 기술될 것이다.
일반적인 예로서, 비교가 복수의 전위들(Vri_1 내지 Vri_(m-1))에 대해 (m-1)번 순차적으로 수행되어, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 구간에 속하는지가 결정될 수 있도록 하는 방법이 기술된다.
또한, 도 19에 도시되어 있는 것과 같이, 비교 결과를 피드백하여 복수 회 비교를 수행하기 위한 방법이 이용될 수 있다. m이 8인 경우에 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 구간에 속하는지 결정되는 방법이 도 19를 참조하여 이하 기술될 것이다. 도 19에 도시되어 있는 방법에서는 비교가 3번 수행된다는 것을 유념해야 한다.
먼저, 복수의 전위들(Vri_0 내지 Vri_8)의 중심 부근에 있는 전위인 전위(Vri_4)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 1 비교가 수행된다. 제 1 비교의 결과가, 감지 증폭기의 출력이 "0"(SA_OUT="0"), 즉, Vin<Vri_4일 때, 복수의 전위들(Vri_1 내지 Vri_4)의 중심 부근에 있는 전위인 전위(Vri_2)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 2 비교가 수행된다. 한편, 감지 증폭기의 출력이 "1"(SA_OUT="1"), 즉, Vin>Vri_4일 때, 복수의 전위들(Vri_4 내지 Vri_7)의 중심 부근에 있는 전위인 전위(Vri_6)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 2 비교가 수행된다.
판독 전위(Vread)로서 전위(Vri_2)를 사용하는 비교의 결과가 SA_OUT="0", 즉, Vin<Vri_2일 때, 전위(Vri_1)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. 유사하게, SA_OUT="1", 즉, Vin>Vri_2일 때, 전위(Vri_3)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. 유사하게, 판독 전위(Vread)로서 전위(Vri_6)를 사용하는 비교의 결과가 SA_OUT="0", 즉, Vin<Vri_6일 때, 전위(Vri_5)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. 유사하게, SA_OUT="1", 즉, Vin>Vri_6일 때, 전위(Vri_7)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다.
제 3 비교의 결과가 Vin<Vri_1일 때, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)은 구간 0에 속하는 것으로 결정된다. 유사하게, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)은: Vin>Vri_1일 때는 구간 1에; Vin<Vri_3일 때는 구간 2에; Vin>Vri_3일 때는 구간 3에, Vin<Vri_5일 때는 구간 4에; Vin>Vri_5일 때는 구간 5에; Vin<Vri_7일 때는 구간 6에; Vin>Vri_7일 때는 구간 7에 속하는 것으로 결정된다. 이 방식에서, 비교 결과를 피드백하여 복수 회 비교를 수행함으로써, 구간들의 수(m)가 2 M 인 경우에도, 비교들의 회수를 M으로 감소시켜 제 1 판독이 수행될 수 있다.
제 1 판독에서 비교가 복수 회 수행되는 경우에, 제 1 비교를 제외하고는 비트선의 충전 및 방전이 수반되지 않고, 이는 고속 판독을 가능하게 한다.
복수의 전위들(Vri_0 내지 Vri_m)(m은 0보다 큰 정수)을 사용하여 비교를 행하는 방법으로서 비교가 복수 회 수행되는 예가 상술되고; 대안적으로, 비교는 한번 만 수행될 수 있다. 구체적으로, (m-1)개의 감지 증폭기들이 판독 회로에 제공될 수도 있다.
다음에, 제 2 기록(기억될 데이터의 기록)에서, 미리 결정된 데이터가 메모리 셀에 기록된다. 이 실시형태에 있어서, "0" 내지 "n-1"의 n개의 값들이 데이터로서 기록된다. 또한, 트랜지스터(201)의 임계 전압이 대표값(Vth_typ)인 메모리 셀에 데이터 "i"(i는 0 내지 n 중 임의의 정수)를 기록하기 위한 기록 전위는 Vw_i로 표기된다.
제 2 기록에 있어서, 데이터 "i"가 메모리 셀에 기록될 때, 데이터 기록은 메모리 셀이 어느 구간에 속하는지에 기초하여 보정되는 기록 전위를 사용하여 수행된다. 예를 들어, 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)이 구간(i0)에 속하는 경우에, 구간(i0+k)(k는 -i0 내지 m-1-i0 중 임의의 정수)에서의 보정 전압은 k×△Vth이다. 표 1은 트랜지스터(201)의 임계 전압의 각 구간에 대응하는 임계 전압과 보정 전압 간의 관계를 보여준다.
구간 임계 전압(V) 보정 전압(V)
0 V0 ~ V0+△Vth -i0×△Vth
1 V0+△Vth ~ V0+2×△Vth -(i0-1)×△Vth
: : :
i0 V0+i0×△Vth ~ V0+(i0+1)×△Vth 0
i0+1 V0+(i0+1)×△Vth ~ V0+(i0+2)×△Vth △Vth
: : :
m-1 V0+(m-1)×△Vth ~ V0+m×△Vth (m-1-i0)×△Vth
예를 들어, 이 실시형태에 있어서, 보정 전압은 구간(i0)에서 0이고; 구간(i0)보다 △Vth 만큼 더 큰 다음 구간에서는 △Vth이고; 구간(i0)보다 △Vth 만큼 작은 다음 구간에서는 -△Vth이다. 메모리 셀이 구간(i0+k)에 속하는 경우에, 데이터 기록은 보정된 기록 전위(Vw_i+k×△Vth)를 사용하여 수행된다.
이러한 방식으로 데이터를 기록함으로써, 기록 후 상태의 분포는 좁아질 수 있다. 결과적으로, 다중-값 레벨이 증가될 수 있다. 또한, 초기에 단 한번의 데이터 기록 및 데이터 판독을 수반하는, 본 발명의 일 실시형태인 기록 동작에 따르면, 복수 회의 데이터 기록 및 데이터 판독을 수반하는 확인에 의한 종래의 기록 동작에 비해 고속 기록이 달성될 수 있다.
도 20a는 보정을 행하지 않은 경우(즉, 각 보정 전압이 0V인 경우)의 데이터 기록 후의 예를 도시하고, 도 20b는 보정을 행한 경우의 데이터 기록 후의 예를 도시한다. 도 20a에 있어서, 기록 전위는 메모리 셀과 무관하게 고정되고, 기록 후의 상태는 트랜지스터(201)의 임계 전압의 분포와 유사한 정도의 분포를 갖는다. 결과적으로, 예를 들어, 메모리 셀은 4개의 값들 정도로 적은 상태들을 기억시킬 수 있다. 한편, 도 20b에 있어서, 기록 전압은 각 메모리 셀에 대해 보정되기 때문에, 기록 후의 상태는 약 △Vth의 좁은 분포를 갖는다. 결과적으로, 예를 들어, 메모리 셀은 16개의 값들 정도로 많은 상태들을 기억시킬 수 있다.
다음에, 본 발명의 일 실시형태에 따른 판독 동작(기억되어 있는 데이터의 판독 동작)이 기술될 것이다.
데이터로서 "0" 내지 "n-1"의 n개의 값들을 판독하기 위해서, 판독 전위(Vread)로서 복수의 전위들(Vri_0 내지 Vri_n-2)(n-2는 0보다 큰 정수)로부터 선택된 전위(Vri_j)(j는 0 내지 n-2 중 임의의 정수)를 사용하여 비교가 복수 회 수행된다. 판독 전위(Vri_j)는 데이터 "j"를 갖는 메모리 셀로부터 데이터를 판독하기 위한 전위(Vin)의 값과 데이터 "j+1"를 갖는 메모리 셀로부터 판독하기 위한 전위(Vin)의 값 사이의 전위로 설정된다.
복수의 전위들(Vri_0 내지 Vri_n-2)(n-2는 0보다 큰 정수)을 사용하여 다수의 비교들을 행하기 위한 방법의 예가 기술될 것이다. 예를 들어, 복수의 전위들(Vri_0 내지 Vri_n-2)에 대해 (n-1)회의 비교가 순차적으로 수행되어, 메모리 셀이 데이터 "0" 내지 "n-1"의 각각의 상태들 중에서 어떤 상태를 갖는지가 결정될 수 있도록 한다. 대안적으로, 제 1 판독에 대해 도 19를 사용하여 기술된 방법과 유사한 방법이 이용될 수 있다. 그 경우에, 데이터 판독을 위한 비교들의 빈도가 감소될 수 있다. 또한 대안적으로, (n-1)개의 감지 증폭기들이 제공될 수도 있고, 이에 의해, 데이터 판독이 한 번의 비교로 수행될 수 있다.
표 2는 구체적인 동작 전압들(전위들)의 예를 보여주고: 다중-값 레벨(n)이 16이고; 전원 전위(Vdd)가 2.1V이고; 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)이 0.3V이고; 트랜지스터(201)의 임계 전압의 구간 폭(△Vth)이 0.04V이고; 트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m)는 8이고; 트랜지스터(202)의 임계 전압은 0.1V이고; 용량들 간의 비율(C1/C2)은 1이다. 제 1 배선에 대한 기록 전위(Vwi)는 0.98V일 수 있다. 판독시 워드선의 전위들로서는, VWLread_1이 0V일 수 있고, VWLread_0이 4V일 수 있다. 프리차지 전위(Vpc)는 0V일 수 있다. 소스선의 전위(VSLread)는 2.1V일 수 있다. 비-선택된 워드선의 전위(VWLread_0)가 Vdd보다 높더라도, 용량들 간의 비율(C1/C2)을 1보다 크게 함으로써 VWLread_0의 전위가 낮아질 수 있다.
다중-값 레벨(n) 16
전원 전위(Vdd) 2.1V
트랜지스터(201)의 임계 전압의 대표값(Vth_typ) 0.3V
트랜지스터(201)의 임계 전압의 구간 폭(△Vth) 0.04V
트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m) 8
구간(0)에서 트랜지스터(201)의 임계 전압의 최소값(V0) 0.12V
트랜지스터(202)의 임계 전압 0.1V
제 1 기록을 위한 기록 전위(Vwi) 0.98V
VWLread_0 4V
VWLread_1 0V
Vpc 0V
C1/C2 1
VBL_0 0V
VS1_0 0V
VSLread 2.1V
VSLwrite 0V
또한, 다음 값들이 사용될 수 있다: 트랜지스터(201)의 임계 전압의 각각의 구간들에 대응하는 보정 전압들로서 표 3에 예시되어 있는 값들; 제 1 판독을 위한 판독 전위(Vri_i)(i는 0 내지 8 중 임의의 정수)로서 표 4에 예시되어 있는 값들; 제 2 기록을 위한 보정 전의 기록 전위(Vw_i)(i는 0 내지 15 중 임의의 정수)로서 표 5에 예시되어 있는 값들; 및 기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_i)(i는 0 내지 14 중 임의의 정수)로서 표 6에 예시되어 있는 값들. 이들 전압값들을 사용함으로써, 기록 동작 및 판독 동작은, 워드선의 전위(VWLread_0)를 제외하고는, Gnd와 Vdd 사이의 전위들에서 동작될 수 있다.
구간 임계 전압(V) 보정 전압(V)
0 0.12~0.16 -0.16
1 0.16~0.20 -0.12
2 0.20~0.24 -0.08
3 0.24~0.28 -0.04
4 0.28~0.32 0
5 0.32~0.36 0.14
6 0.36~0.40 0.08
7 0.40~0.44 0.12
Vri_i(V)
Vri_0 0.86
Vri_1 0.82
Vri_2 0.78
Vri_3 0.74
Vri_4 0.7
Vri_5 0.66
Vri_6 0.62
Vri_7 0.58
Vri_8 0.54
Vw_i(V)
Vw_0 0.16
Vw_1 0.48
Vw_2 0.58
Vw_3 0.68
Vw_4 0.78
Vw_5 0.88
Vw_6 0.98
Vw_7 1.08
Vw_8 1.18
Vw_9 1.28
Vw_10 1.38
Vw_11 1.48
Vw_12 1.58
Vw_13 1.68
Vw_14 1.78
Vw_15 1.88
Vr_i(V)
Vr_0 0.13
Vr_1 0.23
Vr_2 0.33
Vr_3 0.43
Vr_4 0.53
Vr_5 0.63
Vr_6 0.73
Vr_7 0.83
Vr_8 0.93
Vr_9 1.03
Vr_10 1.13
Vr_11 1.23
Vr_12 1.33
Vr_13 1.43
Vr_14 1.53
표 7은 구체적인 동작 전압들(전위들)의 또 다른 예를 보여준다. 여기서는, 음의 전위가 판독용 구동 전위로서 사용되는 경우가 기술된다. 예를 들어, 다중-값 레벨(n)은 16이고; 전원 전위(Vdd)는 2.1V이고; 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)은 0.3V이고; 트랜지스터(201)의 임계 전압의 구간 폭(△Vth)은 0.04V이고; 트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m)는 8이고; 트랜지스터(202)의 임계 전압은 0.1V이고; 용량 소자들 간의 비율(C1/C2)은 3인 경우가 기술된다.
제 1 기록용 기록 전위(Vwi)는 1.73V이다. 판독시 워드선의 전위들로서, VWLread_1은 -1V일 수 있고 VWLread_0은 2.1V일 수 있다. 프리차지 전위(Vpc)는 -1V일 수 있다. 소스선의 전위(VSLread)는 2.1V일 수 있다. 이 구동 방법에서, 비-선택된 워드선의 전위(VWLread_0)로서 Vdd를 사용하는 동안, 선택된 워드선의 전위(VWLread_1)는 음의 전위이다.
여기서는 제 1 기록용 기록 전위(Vwi)가 1.73V이지만; 반드시 그 값으로 제한되는 것은 아니다. 판독 동작에 있어서, 판독시 워드선의 전위를 1V만큼 감소시켜 VWLread_1이 -1V가 될 때, 용량들 간의 비율(C1/C2)은 3이고; 따라서, 노드(A)의 전위는 0.75V 만큼 감소된다. 결과적으로, 노드(A)의 전위는 0.98V가 된다. 즉, 1.73V의 Vwi는, 표 2에서 나타낸 구체적인 동작 전압인, 0.98V의 Vwi에 대응한다.
판독시 워드선이 음의 전위로 설정될 때, 워드선에 대한 것과 동일한 음의 전위가 제 2 신호선(S2)에 인가된다는 것을 유념해야 한다. 즉, 판독시, 선택된 행의 제 2 신호선(S2)은 -1V로 설정된다. 또한, 음의 전위를 갖는 신호를 사용하는 주변 회로부에 있어서, 접지 전위는 음일 필요가 있다. 특히, 판독 회로에서 접지 전위는 음이다.
음의 전위가 사용되는 경우에도, 용량들 간의 비율(C1/C2)을 1 보다 크게 함으로써, 선택된 워드선의 전위(VWLread_1)의 절대값이 감소될 수 있다.
다중-값 레벨(n) 16
전원 전위(Vdd) 2.1V
트랜지스터(201)의 임계 전압의 대표값(Vth_typ) 0.3V
트랜지스터(201)의 임계 전압의 구간 폭(△Vth) 0.04V
트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m) 8
구간(0)에서 트랜지스터(201)의 임계 전압의 최소값(V0) 0.12V
트랜지스터(202)의 임계 전압 0.1V
제 1 기록을 위한 기록 전위(Vwi) 1.73V
VWLread_0 2.1V
VWLread_1 -1V
Vpc -1V
C1/C2 3
VBL_0 0V
VS1_0 0V
VSLread 2.1V
VSLwrite 0V
또한, 다음 값들이 사용될 수 있다: 트랜지스터(201)의 임계 전압의 각각의 구간들에 대응하는 보정 전압들로서 표 3에 예시되어 있는 값들; 제 1 판독용 판독 전위(Vri_i)(i는 0 내지 8 중 임의의 정수)로서 표 4에 예시되어 있는 값들; 제 2 기록을 위한 보정 전의 기록 전위(Vw_i)(i는 0 내지 15 중 임의의 정수)로서 표 5에 예시되어 있는 값들; 및 기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_i)(i는 0 내지 14 중 임의의 정수)로서 표 8에 예시되어 있는 값들.
Vr_i(V)
Vr_0 -0.8
Vr_1 -0.7
Vr_2 -0.55
Vr_3 -0.4
Vr_4 -0.3
Vr_5 -0.15
Vr_6 -0.05
Vr_7 0.08
Vr_8 0.18
Vr_9 0.28
Vr_10 0.38
Vr_11 0.48
Vr_12 0.58
Vr_13 0.68
Vr_14 0.78
기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_i)(i는 0 내지 14 중 임의의 정수)는 상술된 구체적인 전위(Vr_i)와 유사한 방식으로 결정될 수 있다. 즉, 판독 전위(Vr_j)는 데이터 "j"를 갖는 메모리 셀로부터 데이터를 판독하기 위한 전위(Vin)의 값과 데이터 "j+1"을 갖는 메모리 셀로부터 판독하기 위한 전위(Vin)의 값 사이의 전위로 설정된다. 상기 구체적인 예와 비교하여, 기록된 전위가 높은 경우에, 판독시 워드선의 전위(VWLread_1)는 1V 만큼 감소되고 용량들 간의 비율(C1/C2)은 3이고; 따라서, 전위(Vin)는 0.75V 만큼 감소된다. 결과적으로, 전위(Vr_i)는 또한 0.75V 만큼 감소된다. 기록된 전위가 낮은 경우에, 워드선의 전위가 낮아지기 때문에 트랜지스터(201)가 턴오프된다. 그 경우에, 용량들 간의 비율은 충분히 크고(C1>>C2), 전위(Vin)의 감소량은 기록 전위에 따라서 변화한다.
상술된 바와 같이, 본 발명의 일 실시형태의 기록 동작은 세 단계들을 포함한다: 제 1 기록(변화된 데이터를 획득하기 위한 기록), 제 1 판독(변화된 데이터를 획득하기 위한 판독), 및 제 2 기록(기억될 데이터에 대한 기록). 메모리 셀의 변화된 데이터는 제 1 기록 및 제 1 판독을 통해 획득되고, 제 2 기록시 메모리 셀의 변화된 데이터에 기초하여 보정되는 기록 전압을 사용하여 미리 결정된 데이터가 메모리 셀에 기록된다. 따라서, 기록 동작 후의 상태의 분포가 좁아질 수 있다. 본 발명의 일 실시형태의 기록 동작은, 메모리 셀의 노드(A)에/로부터 전하를 충전 및 방전시키는 기록을 위한 구동 방법, 또는 메모리 셀의 상태에 따라 설정되는 전위가 미리 결정된 전위와 비교되는 판독을 위한 구동 방법으로 제한되지 않는다. 판독을 위한 구동 방법으로서, 소스선의 전위 증가에 의해 비트선이 충전되는 방법이 예로서 기술되고; 대안적으로, 워드선의 전위를 제어함으로써 선택되는 메모리 셀의 트랜지스터(201)의 온/오프 상태를 제어하고, NAND 메모리 셀의 컨덕턴스에 의해 결정되는 전위(Vin)와 Vread를 비교하는 것도 가능하다.
도 21은, kr×( kc×kw )의 NAND 메모리 셀 어레이를 포함하는, 본 발명의 일 실시형태에 따른 반도체 장치의 블록 회로도의 예를 도시한다. 예를 들어, 다중-값 레벨(n)이 4인 경우에, 기억 용량은 2×km×kr×(kc×kw) 비트이고, 다중-값 레벨(n)이 16인 경우에, 기억 용량은 4×km×kr×(kc×kw) 비트이다. 일반적으로, 다중-값 레벨(n)이 2 k (k는 1 이상의 정수)인 경우에, 메모리 용량은 다중-값 레벨이 2인 경우보다 k배 크다.
도 21에 도시되어 있는 반도체 장치는, km×kr개의 워드선들(WL(1_1) 내지 WL(kr_km)); km×kr개의 제 2 신호선들(S2(1_1) 내지 S2(kr _ km)); kc×kw개의 비트선들(BL(1_1) 내지 BL(kw _ kc); kc×kw개의 제 1 신호선들(S1(1_1) 내지 S1(kw_kc)); 복수의 NAND 메모리 셀들(200(1, 1) 내지 200(kr, kw _ kc))이 kr(행들) × kc×kw(열들)(kr, kc, 및 kw는 자연수들)의 매트릭스로 배열되는 메모리 셀 어레이(210); 및 판독 회로(212), 기록 회로(211), 복수의 멀티플렉서들(219), 제 2 신호선 및 워드선에 대한 구동 회로(213), 열 디코더(214), 어드레스 버퍼(215), 데이터 버퍼(218), 전위 생성 회로(217), 및 제어 회로(216)와 같은 주변 회로들을 포함한다. 또 다른 주변 회로로서, 리프레시 회로 등이 제공될 수도 있다. 여기서, kc는 열 디코더(214)에 의해 독립적으로 선택되는 열들의 수이고; kw는 동일한 시간에 선택되는 열들의 수이고; kr은 NAND 메모리 셀들의 행들의 수이고; km은 NAND 메모리 셀에 포함된 메모리 셀들의 행들의 수라는 것을 유념해야 한다.
도 14에 도시되어 있는 회로는 NAND 메모리 셀(200)에 적용될 수 있다. 이 실시형태에서 NAND 메모리 셀들의 대표적인 예인 NAND 메모리 셀(200(i,j))(i는 1 내지 kr 중 임의의 정수이고, j는 1 내지 kc×kw 중 임의의 정수)은 비트선(BL(j)), 제 1 신호선(S1(j)), 워드선들(WL(i_1) 내지 WL(i_ km)), 제 2 신호선들(S2(i_1) 내지 S2(i_ km)), 및 소스선(SL(j))에 접속된다. 또한, 비트선들(BL(1_1) 내지 BL(kw_kc)) 및 제 1 신호선들(S1(1_1) 내지 S1(kw_kc))은 멀티플렉서들(219)에 접속된다. 워드선들(WL(1_1) 내지 WL(kr _ km)), 제 2 신호선들(S2(1_1) 내지 S2(kr_km)), 및 선택선들(SEL(1) 내지 SEL1(kr) 및 SEL2(1) 내지 SEL2(kr))은 제 2 신호선 및 워드선에 대한 구동 회로(213)에 접속된다.
다음에, 회로들 각각이 기술될 것이다. 도 15에 도시되어 있는 회로 및 도 16에 도시되어 있는 회로는 각각 기록 회로(211) 및 판독 회로(212)로서 사용될 수 있다.
멀티플렉서(219)는 제어 신호로서 열 디코더(214)의 출력 신호를 입력하고, kc개의 비트선들로부터 선택된 비트선을 판독 회로(212)에 접속한다. 구체적으로, kc개의 제어 신호들 중 하나의 신호가 어써트되고, 어써트된 제어 신호에 의해 제어되는 비트선이 선(BL_S)에 접속된다. 멀티플렉서(219)는 또한 kc개의 제 1 신호선들(S1)로부터 선택된 제 1 신호선을 기록 회로(211)에 접속한다. 구체적으로, kc개의 제어 신호들 중 하나의 신호가 어써트되고, 어써트된 제어 신호에 의해 제어되는 제 1 신호선이 선(S1_S)에 접속된다.
kc가 1인 반도체 장치의 경우에, 열 디코더(214) 및 멀티플렉서(219)가 제공될 필요는 없다. 그 경우에, 기록 회로(211)는 제 1 신호선(S1)에 직접 접속될 수도 있고, 판독 회로(212)는 비트선(BL)에 직접 접속될 수도 있다.
열 디코더(214)는 어드레스 버퍼(215)로부터 출력된 열 어드레스, 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 어드레스에 의해 지정된 하나의 출력 신호를 어써트하고 다른 출력 신호들은 디어써트한다.
제 2 신호선 및 워드선에 대한 구동 회로(213)는 어드레스 버퍼(215)로부터 출력된 행 어드레스, 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 어드레스에 의해 지정되는 워드선 및 제 2 신호선; 지정된 워드선 및 제 2 신호선과 동일한 행에서 NAND 메모리 셀들에 접속되는 워드선들 및 제 2 신호선들; 및 다른 행들에서 NAND 메모리 셀들에 접속되는 다른 워드선들 및 다른 제 2 신호선들에 미리 결정된 전위들을 인가한다.
전위 생성 회로(217)는 제어 회로(216)로부터 출력된 제어 신호에 따라서 기록 전위(Vwrite), 판독 전위(Vread), 프리차지 전위(Vpc) 등을 출력한다. 기록 전위(Vwrite)로서, 제 1 기록시에는 Vwi가 출력되고, 제 2 기록시에는 기록 전위(Vw_j)(j는 0 내지 n-1 중 임의의 정수)가 기록 데이터 및 제 1 기록의 결과에 따라 보정되는 기록 전위에 따라 출력된다. 판독 전위(Vread)로서, 데이터 판독 동작 및 제 1 판독시 각각 전위(Vr_j)(j는 0 내지 (n-2) 중 임의의 정수) 및 전위(Vri_j)(j는 0 내지 (m+1) 중 임의의 정수)가 출력된다. 이들 전위들은 제어 회로의 출력 신호에 의해 지정된다. 예를 들어, 전위 생성 회로(217)는 제어 회로로부터 출력된 전압 레벨을 갖는 디지털 신호를 입력 신호로서 사용하는 디지털-아날로그 컨버터(DAC)를 포함할 수도 있다.
전위 생성 회로(217)는 복수의 기록 전위들(Vwrite) 및 복수의 판독 전위들(Vread)을 출력할 수도 있다. 예를 들어, 복수의 기록 회로들(211)이 제공되고 상이한 전위들이 거기에 기록되는 경우에, 복수의 기록 전위들(Vwrite)에 의해 적절한 전위들이 기록 회로들(211)에 공급될 수 있다. 한편, 예를 들어, 복수의 판독 회로들(212)이 제공되고 도 19에 도시되어 있는 것과 같이 비교 결과를 피드백하여 비교를 복수 회 수행하는 방법이 이용되는 경우에, 복수의 판독 전위들(Vread)에 의해 적절한 전위들이 판독 회로들(212)에 공급될 수 있다.
어드레스 버퍼(215)는 반도체 장치에 입력된 어드레스 신호 또는 제어 신호 회로로부터 출력된 제어 신호를 입력 신호로서 사용하고, 제어 신호에 따라서, 미리 결정된 타이밍에, 미리 결정된 열 어드레스 또는 미리 결정된 행 어드레스를 출력한다. 어드레스 버퍼(215)는 어드레스 레지스터를 포함할 수도 있다.
데이터 버퍼(218)는 반도체 장치에 입력된 신호(Din), 판독 회로(212)로부터의 출력 신호, 또는 제어 회로(216)로부터 출력된 제어 신호를 입력 신호로서 사용하고, 기록 회로(211)에 입력된 신호, 반도체 장치로부터 출력된 신호(Dout) 또는 제어 회로(216)에 입력된 신호를 출력 신호로서 출력한다. 데이터 버퍼(218)는 데이터 레지스터를 포함하고, 제어 신호에 따라서, 미리 결정된 타이밍에 각 입력 신호를 데이터 레지스터에 기억시킨다. 제어 회로(216)에 입력되는 출력 신호는 기록 전위(Vwrite) 또는 판독 전위(Vread)를 선택하기 위한 신호로, 이는, 예를 들어, 메모리 셀에 기록될 데이터 또는 메모리 셀로부터 판독되는 데이터이다.
제어 회로(216)는 WE, RE 또는 CLK와 같이 반도체 장치에 입력되는 신호 또는 데이터 버퍼(218)로부터 출력되는 신호를 입력 신호로서 사용하고, 다양한 제어 신호들을 출력 신호로서 전위 생성 회로(217), 어드레스 버퍼(215), 데이터 버퍼(218), 열 디코더(214), 제 2 신호선 및 워드선에 대한 구동 회로(213) 등에 출력한다. 제어 신호는 데이터 기록 동작 또는 데이터 판독 동작을 수행하기 위한 타이밍 제어 신호 또는 사용될 전위와 같은 데이터를 갖는 제어 신호이다. 특히, 제 2 기록에 있어서, 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하고, 그 데이터를 출력한다. 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하기 위한 ROM을 포함할 수도 있다. 예를 들어, 기록 전위에 대한 데이터가 4비트이고, 보정 전압에 대한 데이터가 3비트이고, 보정된 기록 전위에 대한 데이터가 6비트인 경우에, 제어 회로(216)는 8Kbit ROM을 포함할 수도 있다. 대안적으로, 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하기 위한 연산 회로를 포함할 수도 있다.
이 실시형태에서는 전위 생성 회로(217)에서 판독 전위(Vread)가 발생되지만, 판독 전위(Vread)는 또 다른 구성에 의해 발생될 수도 있다는 것을 유념해야 한다. 예를 들어, 참조 메모리 셀을 제공하는 방법을 이용하는 것이 가능하다. 참조 메모리 셀을 사용하여 메모리 셀의 선택에 의해 Vin을 생성하는 것과 동일한 구성을 갖는 회로가 제공될 때, Vread가 생성될 수 있다. Vread의 값은 참조 메모리 셀의 노드(A)의 전위의 제어에 의해 제어될 수 있다.
이 실시형태에 따른 반도체 장치는 트랜지스터(202)의 오프-상태 전류가 낮기 때문에 매우 장시간 동안 데이터를 기억시킬 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 필요하지 않아서, 전력 소비가 억제될 수 있다. 또한, 이 실시형태에 따른 반도체 장치는 실질적으로 비휘발성 메모리 장치로서 사용될 수 있다.
데이터 기록 등은 트랜지스터(202)의 스위칭 동작에 의해 수행되기 때문에, 고전압이 필요하지 않고 소자의 열화가 발생하지 않는다. 또한, 데이터는 트랜지스터의 온/오프에 따라서 기록 또는 소거되기 때문에, 고속 동작이 쉽게 실현될 수 있다. 또한, 트랜지스터에 입력될 전위를 제어함으로써 데이터를 직접 재기록하는 것이 가능하다. 이러한 이유로 인해, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않으므로, 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다.
산화물 반도체가 아닌 재료를 사용하는 트랜지스터를 사용함으로써, 산화물 반도체를 사용하는 트랜지스터보다 고속으로 동작할 수 있고, 기억되어 있는 데이터가 고속으로 판독될 수 있다.
또한, 이 실시형태에 따른 반도체 장치는 다중-값 형이기 때문에, 단위 면적당 기억 용량이 증가될 수 있다. 따라서, 반도체 장치의 크기 감소 및 고집적화가 달성될 수 있다.
상술된 바와 같이, 메모리 셀의 변화된 데이터가 획득되고 변화된 데이터에 기초한 기록 전위가 메모리 셀에 기록됨으로써, 데이터 기록 후의 메모리 셀의 상태 분포가 좁아질 수 있다. 따라서, 다중-값 레벨이 증가될 수 있다. 본 발명의 일 실시형태인 기록 동작에 따르면, 플로팅 상태를 갖는 노드의 전위가 직접 제어될 수 있어서, 제 1 기록, 제 1 판독 및 제 2 기록의 세 단계들을 갖는 기록 동작에 의해 높은 정확도로 임계 전압이 제어될 수 있다. 따라서, 데이터 기록 및 데이터 판독을 복수 회 수반하는 확인에 의한 종래의 기록 동작에 비해 고속 기록이 실현될 수 있다.
(실시형태 3)
이 실시형태에 있어서, 상술된 실시형태들 중 임의의 실시형태에 따른 반도체 장치를 각각 포함하는 전자 기기들의 예들이 도 24a 내지 도 24f를 참조하여 기술될 것이다. 상기 실시형태에 따른 반도체 장치는 전력이 공급되지 않을 때에도 데이터를 기억할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 반도체 장치가 고속으로 동작할 수 있다. 이들 이유들로 인해, 반도체 장치를 사용함으로써 새로운 구성을 갖는 전자 기기가 제공될 수 있다. 상기 실시형태에 따른 반도체 장치들은 회로 보드 등에 집적되어 실장되고, 전자 기기 내부에 탑재된다는 것을 유념해야 한다.
도 24a는 상기 실시형태에 따른 반도체 장치를 포함하는 노트북 개인용 컴퓨터를 도시한다. 노트북 개인용 컴퓨터는 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함한다. 본 발명의 일 실시형태에 따른 반도체 장치가 노트북 개인용 컴퓨터에 적용됨으로써, 노트북 개인용 컴퓨터는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 노트북 개인용 컴퓨터는 고속으로 동작할 수 있다. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 노트북 개인용 컴퓨터에 적용하는 것이 바람직하다.
도 24b는 상기 실시형태에 따른 반도체 장치를 포함하는 휴대 정보 단말기(PDA)를 도시한다. 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼들(314) 등이 구비된다. 부속품인 스타일러스(312)가 PDA 조작을 위해 사용된다. 본 발명의 일 실시형태에 따른 반도체 장치가 PDA에 적용됨으로써, PDA는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, PDA는 고속으로 동작할 수 있다. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 PDA에 적용하는 것이 바람직하다.
도 24c는 상기 실시형태에 따른 반도체 장치를 포함하는 전자 종이의 예로서 전자 서적(320)을 도시한다. 전자 서적(320)은 하우징(321) 및 하우징(323)의 2개의 하우징들을 포함한다. 하우징(321) 및 하우징(323)은 힌지(337)에 의해 결합되어, 전자 서적(320)이 힌지(337)를 축으로 하여 개폐될 수 있도록 한다. 이러한 구성에 의해, 전자 서적(320)이 종이 서적처럼 사용될 수 있다. 본 발명의 일 실시형태에 따른 반도체 장치가 전자 종이에 적용됨으로써, 전자 종이는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 전자 종이는 고속으로 동작할 수 있다. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 전자 종이에 적용하는 것이 바람직하다.
표시부(325)가 하우징(321)에 내장되고, 표시부(327)가 하우징(323)에 내장된다. 표시부(325) 및 표시부(327)는 하나의 이미지 또는 상이한 이미지들을 표시할 수도 있다. 표시부(325) 및 표시부(327)가 상이한 이미지들을 표시할 때, 예를 들어, 오른쪽 표시부(도 24c에서는 표시부(325))는 텍스트를 표시할 수 있고, 왼쪽 표시부(도 24c에서는 표시부(327))는 이미지들을 표시할 수 있다.
도 24c는 조작부 등이 하우징(321)에 구비되는 예를 도시한다. 예를 들어, 하우징(321)에는 전력 스위치(331), 조작키들(333), 스피커(335) 등이 구비된다. 페이지들은 조작키들(333)로 넘겨질 수 있다. 키보드, 포인팅 장치 등 또한 표시부가 구비되는 하우징의 표면에 구비될 수도 있다는 것을 유념해야 한다. 또한, 외부 접속 단자(예를 들어, 이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자), 기록 매체 삽입부 등이 하우징의 후면 또는 측면 상에 구비될 수도 있다. 또한, 전자 서적(320)은 전자 사전의 기능을 가질 수도 있다.
전자 서적(320)은 무선으로 데이터를 송수신할 수도 있다. 무선 통신을 통해, 전자 서적 서버로부터 소망의 서적 데이터 등을 구매하고 다운로드할 수 있다.
전자 종이는 정보를 표시하는 것이라면 다양한 분야들의 장치들에 적용될 수 있다는 것을 유념해야 한다. 예를 들어, 전자 종이는 전자 서적들 외에, 포스터들, 기차들과 같은 차량들 내의 광고, 신용 카드들과 같은 다양한 카드들의 표시 등에 사용될 수 있다.
도 24d는 상기 실시형태에 따른 반도체 장치를 포함하는 휴대 전화를 도시한다. 휴대 전화는 하우징(340)과 하우징(341)의 2개의 하우징들을 포함한다. 하우징(341)에는 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라 렌즈(347), 외부 접속 단자(348) 등이 구비된다. 하우징(340)에는 휴대 전화를 충전하기 위한 태양광 전지(349), 외부 메모리 슬롯(350) 등이 구비된다. 또한, 안테나가 하우징(341)에 내장된다. 본 발명의 일 실시형태에 따른 반도체 장치가 휴대 전화에 적용됨으로써, 휴대 전화는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 휴대 전화는 고속으로 동작할 수 있다. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 휴대 전화에 적용하는 것이 바람직하다.
표시 패널(342)은 터치 패널 기능을 갖는다. 이미지들로서 표시되는 복수의 조작키들(345)이 도 24d에서 점선들로 표시되어 있다. 휴대 전화는 태양광 전지(349)로부터 출력된 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 포함한다. 또한, 휴대 전화는 상기 구조 외에 비접촉 IC 칩, 소형 기록 장치 등을 포함할 수 있다.
표시 패널(342) 상에서의 표시 방향은 어플리케이션들에 따라 적절히 변경된다. 또한, 표시 패널(342)과 동일한 표면 상에 카메라 렌즈(347)가 제공되어, 휴대 전화가 화상전화로서 사용될 수 있다. 스피커(343) 및 마이크로폰(344)은 음성 전화들뿐만 아니라, 화상 전화들, 녹음 및 재생 등을 위해 사용될 수 있다. 또한, 도 24d에 도시되어 있는 것과 같이 전개되는 상태의 하우징들(340, 341)은 슬라이드될 수 있어서, 하나의 하우징이 다른 하우징 위에 겹쳐지게 된다. 따라서, 휴대 전화의 크기가 감소될 수 있고, 이는 휴대 전화가 휴대하기에 적합하게 되도록 한다.
외부 접속 단자(348)는 AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 접속될 수 있어서, 휴대 전화가 충전될 수 있거나 데이터 통신을 수행할 수 있도록 한다. 또한, 휴대 전화는 외부 메모리 슬롯(350)에 기록 매체를 삽입함으로써 대량의 데이터를 기억하고 이동시킬 수 있다. 또한, 휴대 전화는 상기 기능들 외에 적외선 통신 기능, 텔레비전 수신 기능 등을 가질 수도 있다.
도 24e는 상기 실시형태에 따른 반도체 장치를 포함하는 디지털 카메라를 도시한다. 디지털 카메라는 본체(361), 표시부(A)(367), 접안부(363), 조작 스위치(364), 표시부(B)(365), 배터리(366) 등을 포함한다. 본 발명의 일 실시형태에 따른 반도체 장치가 디지털 카메라에 적용됨으로써, 디지털 카메라는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 디지털 카메라는 고속으로 동작할 수 있다. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 디지털 카메라에 적용하는 것이 바람직하다.
도 24f는 상기 실시형태에 따른 반도체 장치를 포함하는 텔레비전 세트를 도시한다. 텔레비전 세트(370)에서는 표시부(373)가 하우징(371)에 내장된다. 이미지들은 표시부(373) 상에 표시될 수 있다. 여기서, 하우징(371)은 스탠드(375)에 의해 지지된다.
텔레비전 세트(370)는 하우징(371)의 조작 스위치 또는 별도의 원격 제어기(380)에 의해 조작될 수 있다. 원격 제어기(380)의 조작키들(379)에 의해, 채널들 및 볼륨이 제어될 수 있고 표시부(373) 상에 표시되는 이미지들이 제어될 수 있다. 또한, 원격 제어기(380)는 원격 제어기(380)로부터 출력된 데이터를 표시하기 위한 표시부(377)를 포함할 수도 있다. 본 발명의 일 실시형태에 따른 반도체 장치가 텔레비전 세트에 적용됨으로써, 텔레비전 세트는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. 또한, 텔레비전 세트는 고속으로 동작할 수 있다. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 텔레비전 세트에 적용하는 것이 바람직하다.
텔레비전 세트(370)에는 바람직하게 수신기, 모뎀 등이 구비된다는 것을 유념해야 한다. 일반적인 텔레비전 방송은 수신기에 의해 수신될 수 있다. 또한, 텔레비전 세트가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자로) 또는 양방향(송신자와 수신자 간 또는 수신자들 간) 데이터 통신이 수행될 수 있다.
이 실시형태에서 기술된 구성들 및 방법들은 다른 실시형태들에서 기술된 구성들 및 방법들 중 임의의 것과 적절히 조합될 수 있다.
본원은, 전체 내용들이 참조로서 통합되는, 2009년 11월 27일 일본특허청에 출원된 일본 특허 출원 제 2009-270667 호에 기초한다.
100 : 기판 102 : 보호층
104 : 반도체 영역 106 : 소자 분리 절연층
108 : 게이트 절연층 110 : 게이트 전극
112 : 절연층 114 : 불순물 영역
116 : 채널 형성 영역 118 : 측벽 절연층
120 : 고농도 불순물 영역 122 : 금속층
124 : 금속 화합물 영역 126 : 층간 절연층
128 : 층간 절연층 130a : 소스/드레인 전극
130b : 소스/드레인 전극 130c : 전극
132 : 절연층 134 : 도전층
136a : 전극 136b : 전극
136c : 전극 136d : 게이트 전극
138 : 게이트 절연층 140 : 산화물 반도체층
142a : 소스/드레인 전극 142b : 소스/드레인 전극
144 : 보호 절연층 146 : 층간 절연층
148 : 도전층 150a : 전극
150b : 전극 150c : 전극
150d : 전극 150e : 전극
152 : 절연층 154a : 전극
154b : 전극 154c : 전극
154d : 전극 160 : 트랜지스터
162 : 트랜지스터 164 : 용량 소자
166 : 트랜지스터 200 : 메모리 셀
201 : 트랜지스터 202 : 트랜지스터
203 : 용량 소자 210 : 메모리 셀 어레이
211 : 기록 회로 212 : 판독 회로
213 : 구동 회로 214 : 행 디코더
215 : 어드레스 버퍼 216 : 제어 회로
217 : 전위 생성 회로 218 : 데이터 버퍼
219 : 멀티플렉서 220 : 메모리 셀
255 : 트랜지스터 301 : 본체
302 : 하우징 303 : 표시부
304 : 키보드 311 : 본체
312 : 스타일러스 313 : 표시부
314 : 조작 버튼 315 : 외부 인터페이스
320 : 전자 서적 321 : 하우징
323 : 하우징 325 : 표시부
327 : 표시부 331 : 전력 스위치
333 : 조작키 335 : 스피커
337 : 힌지 340 : 하우징
341 : 하우징 342 : 표시 패널
343 : 스피커 344 : 마이크로폰
345 : 조작키 346 : 포인팅 장치
347 : 카메라 렌즈 348 : 외부 접속 단자
349 : 태양광 전지 350 : 외부 메모리 슬롯
361 : 본체 363 : 접안부
364 : 조작 스위치 365 : 표시부(B)
366 : 배터리 367 : 표시부(A)
370 : 텔레비전 세트 371 : 하우징
373 : 표시부 375 : 스탠드
377 : 표시부 379 : 조작키
380 : 원격 제어기

Claims (20)

  1. 반도체 장치에 있어서:
    소스선;
    비트선;
    제 1 신호선;
    복수의 제 2 신호선들;
    복수의 워드선들;
    상기 소스선과 상기 비트선 사이에 직렬로 접속되는 복수의 메모리 셀들;
    어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해, 상기 복수의 제 2 신호선들 및 상기 복수의 워드선들을 구동하는 구동 회로;
    상기 제 1 신호선에 기록 전위를 출력하는 기록 회로;
    복수의 판독 전위들 및 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 비트선 전위를 비교하는 판독 회로;
    상기 비트선 전위 및 상기 복수의 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하는 제어 회로; 및
    상기 기록 회로 및 상기 판독 회로에 공급될 상기 기록 전위 및 상기 복수의 판독 전위들을 생성하는 전위 생성 회로를 포함하고,
    상기 복수의 메모리 셀들 중 하나는:
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상 또는 내에 형성되고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나, 및 상기 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되고,
    상기 소스선과 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
    상기 비트선과 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
    상기 제 1 신호선과 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 복수의 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 워드선들 중 하나와 상기 용량 소자의 상기 전극들 중 다른 하나는 서로 전기적으로 접속되고,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성되고,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  2. 반도체 장치에 있어서:
    소스선;
    비트선;
    제 1 신호선;
    복수의 제 2 신호선들;
    복수의 워드선들;
    상기 소스선과 상기 비트선 사이에 직렬로 접속되는 복수의 메모리 셀들;
    입력된 어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해, 상기 복수의 제 2 신호선들 및 상기 복수의 워드선들을 구동하는 구동 회로;
    제 1 기록 동작에서 제 1 기록 전위를 상기 제 1 신호선에 출력하고, 제 2 기록 동작에서 복수의 제 2 기록 전위들 중 임의의 기록 전위를 상기 제 1 신호선에 출력하는 기록 회로;
    제 1 판독 동작에서, 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 제 1 비트선 전위와 복수의 제 1 판독 전위들을 비교하고, 제 2 판독 동작에서, 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 제 2 비트선 전위와 복수의 제 2 판독 전위들을 비교하여, 상기 지정된 메모리 셀의 데이터를 판독하는 판독 회로;
    상기 제 1 비트선 전위와 상기 복수의 제 1 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하고, 상기 복수의 제 2 기록 전위들 중 임의의 기록 전위를 선택하는 제어 회로; 및
    상기 기록 회로 및 상기 판독 회로에 공급될 상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하는 전위 생성 회로를 포함하고,
    상기 복수의 메모리 셀들 중 하나는:
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상 또는 내에 형성되고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나, 및 상기 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되고,
    상기 소스선과 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
    상기 비트선과 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
    상기 제 1 신호선과 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 복수의 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 워드선들 중 하나와 상기 용량 소자의 상기 전극들 중 다른 하나는 서로 전기적으로 접속되고,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성되고,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  3. 제 1 항에 있어서,
    제 1 선택선;
    제 2 선택선;
    상기 제 1 선택선에 전기적으로 접속되는 게이트 전극을 갖는 제 3 트랜지스터; 및
    상기 제 2 선택선에 전기적으로 접속되는 게이트 전극을 갖는 제 4 트랜지스터를 더 포함하고,
    상기 비트선은 상기 제 3 트랜지스터를 통해 상기 제 1 드레인 전극에 전기적으로 접속되고,
    상기 소스선은 상기 제 4 트랜지스터를 통해 상기 제 1 소스 전극에 전기적으로 접속되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 상기 반도체 재료를 포함하는 상기 기판에 제공되는 채널 형성 영역, 상기 채널 형성 영역을 샌드위치하기 위해 제공되는 불순물 영역들, 상기 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 상기 반도체 재료를 포함하는 상기 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 상기 산화물 반도체층, 및 상기 산화물 반도체층에 전기적으로 접속되는 상기 제 2 소스 전극 및 상기 제 2 드레인 전극을 포함하는, 반도체 장치.
  6. 반도체 장치에 있어서:
    소스선;
    비트선;
    상기 소스선과 상기 비트선 사이에 직렬로 접속되는 제 1 메모리 셀 및 제 2 메모리 셀;
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 전기적으로 접속되는 제 1 신호선;
    2개의 제 2 신호선들로서, 상기 2개의 제 2 신호선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 제 2 신호선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 제 2 신호선들;
    2개의 워드선들로서, 상기 2개의 워드선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 워드선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 워드선들;
    상기 2개의 제 2 신호선들 및 상기 2개의 워드선들에 전기적으로 접속되고, 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하는 구동 회로;
    상기 제 1 신호선에 기록 전위를 출력하는 기록 회로; 및
    복수의 판독 전위들과 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 비트선 전위를 비교하는 판독 회로를 포함하고,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 제 1 트랜지스터 및 제 2트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하는 채널 영역을 포함하고,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성되고,
    상기 제 1 트랜지스터는 실리콘을 포함하는 채널 영역을 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  7. 반도체 장치에 있어서:
    소스선;
    비트선;
    상기 소스선과 상기 비트선 사이에 직렬로 접속되는 제 1 메모리 셀 및 제 2 메모리 셀;
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 전기적으로 접속되는 제 1 신호선;
    2개의 제 2 신호선들로서, 상기 2개의 제 2 신호선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 제 2 신호선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 제 2 신호선들;
    2개의 워드선들로서, 상기 2개의 워드선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 워드선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 워드선들;
    상기 2개의 제 2 신호선들 및 상기 2개의 워드선들에 전기적으로 접속되고, 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하는 구동 회로;
    상기 제 1 신호선에 기록 전위를 출력하는 기록 회로;
    복수의 판독 전위들과 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 비트선 전위를 비교하는 판독 회로;
    상기 비트선 전위와 상기 복수의 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하는 제어 회로; 및
    상기 기록 회로 및 상기 판독 회로에 공급될 상기 기록 전위 및 상기 복수의 판독 전위들을 생성하는 전위 생성 회로를 포함하고,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 제 1 트랜지스터 및 제 2트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하는 채널 영역을 포함하고,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성되고,
    상기 제 1 트랜지스터는 실리콘을 포함하는 채널 영역을 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  8. 반도체 장치에 있어서:
    소스선;
    비트선;
    상기 소스선과 상기 비트선 사이에 직렬로 접속되는 제 1 메모리 셀 및 제 2 메모리 셀;
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 전기적으로 접속되는 제 1 신호선;
    2개의 제 2 신호선들로서, 상기 2개의 제 2 신호선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 제 2 신호선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 제 2 신호선들;
    2개의 워드선들로서, 상기 2개의 워드선들 중 하나는 상기 제 1 메모리 셀에 전기적으로 접속되고, 상기 2개의 워드선들 중 다른 하나는 상기 제 2 메모리 셀에 전기적으로 접속되는, 상기 2개의 워드선들;
    상기 2개의 제 2 신호선들 및 상기 2개의 워드선들에 전기적으로 접속되고, 입력된 어드레스 신호에 의해 지정되는 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀을 선택하는 구동 회로;
    제 1 기록 동작에서 제 1 기록 전위를 상기 제 1 신호선에 출력하고, 제 2 기록 동작에서 복수의 제 2 기록 전위들 중 임의의 기록 전위를 상기 제 1 신호선에 출력하는 기록 회로;
    제 1 판독 동작에서, 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 제 1 비트선 전위와 복수의 제 1 판독 전위들을 비교하고, 제 2 판독 동작에서, 상기 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력된 제 2 비트선 전위와 복수의 제 2 판독 전위들을 비교함으로써, 상기 지정된 메모리 셀의 데이터를 판독하는 판독 회로;
    상기 제 1 비트선 전위와 상기 복수의 제 1 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하고, 상기 복수의 제 2 기록 전위들 중 임의의 기록 전위를 선택하는 제어 회로; 및
    상기 기록 회로 및 상기 판독 회로에 공급될 상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하는 전위 생성 회로를 포함하고,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하는 채널 영역을 포함하고,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성되고,
    상기 제 1 트랜지스터는 실리콘을 포함하는 채널 영역을 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 재료를 포함하는 상기 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  13. 삭제
  14. 삭제
  15. 제 1 항, 제 2 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  16. 제 1 항, 제 2 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5×1019 atoms/㎤ 이하인, 반도체 장치.
  17. 제 1 항, 제 2 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터의 오프-상태 전류는 1×10-13A 이하인, 반도체 장치.
  18. 삭제
  19. 삭제
  20. 삭제
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