JP2011258780A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。
【選択図】図１

Description

この発明は、半導体装置とその製造方法に関し、特にＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）とその製造方法に関する。

半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。半導体集積回路の高集積化に伴って、集積回路の中で用いられているＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）トランジスタは、ナノ領域まで微細化が進んでいる。しかし、ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難となる。また、ＭＯＳトランジスタの動作に必要な電流量を確保するため回路の占有面積を小さくできない、といった問題もあった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案されている（例えば、特許文献１を参照）。

特開平２−７１５５６号公報

ＭＯＳトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層に、金属とシリコンとの化合物から形成された化合物層（以下、金属シリコン化合物層又は化合物層という）を形成することは知られている。高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、高濃度シリコン層をより低抵抗化することができる。ＳＧＴにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、ゲート電極、ソース、ドレインとなる高濃度シリコン層をより低抵抗化することができる。

しかしながら、柱状シリコン層上部の高濃度シリコン層上に厚い金属シリコン化合物層を形成すると、金属シリコン化合物層がスパイク状に形成される可能性がある。金属シリコン化合物層がスパイク状に形成されると、そのスパイク状の金属シリコン化合物層は、柱状シリコン層上部に形成される高濃度シリコン層のみならず、この高濃度シリコン層下のチャネル部に達する。これにより、ＳＧＴがトランジスタとして動作することが困難となる。

上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、スパイク状に形成される金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加してしまう。そのため、高濃度シリコン層の低抵抗化が困難となる。

また、柱状シリコン層上部の高濃度シリコン層の上に、金属シリコン化合物層が形成される場合、柱状シリコン層の直径が小さくなるにつれて、形成される金属シリコン化合物層の厚さは厚くなる現象がある。柱状シリコン層の直径が小さくなり、柱状シリコン層上に形成される金属シリコン化合物層の厚さが厚くなると、柱状シリコン層の上部に形成される高濃度シリコン層とチャネル部との接合部分に、金属シリコン化合物層が形成されるようになる。これは、リーク電流の原因となる。

上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、柱状シリコン層の直径が小さくなるにつれて厚くなる金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、上述のとおり、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加し、低抵抗化が困難となる。

通常、ＭＯＳトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。ＭＯＳトランジスタと同様に、ＳＧＴにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。そのため、ＳＧＴにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層のいずれかに、厚い金属シリコン化合物層を形成する場合、ゲート電極、ソース及びドレインとなる高濃度シリコン層の全てに金属シリコン化合物層が形成されてしまう。上述のとおり、柱状半導体層の上に金属シリコン化合物層が形成される場合、金属シリコン化合物層はスパイク状に形成される。そのため、このスパイク状の金属シリコン化合物層が、チャネル領域に達することを回避するように、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成しなければならない。結果として、この高濃度シリコン層の抵抗が増大してしまう。

ＳＧＴのゲート電極では、そのゲート電極を形成する材質と同じ材質でゲート配線を行うことが多い。そのため、ゲート電極及びゲート配線に、金属シリコン化合物層を厚く形成することにより、ゲート電極及びゲート配線は低抵抗化される。これにより、ＳＧＴの高速動作が可能となる。また、ＳＧＴでは、柱状シリコン層の下に配置される平面状シリコン層を用いて配線を行うことも多い。そのため、この平面状シリコン層中に金属シリコン化合物層を厚く形成することにより、平面状シリコン層は低抵抗化し、ＳＧＴの高速動作が可能となる。
一方、ＳＧＴの柱状シリコン層上部の高濃度シリコン層は、コンタクトと直接接続するので、この柱状シリコン層上部の高濃度シリコン層で配線を行うことは困難である。そのため、金属シリコン化合物層はコンタクトと高濃度シリコン層との間に形成される。この金属シリコン化合物層の厚さ方向に電流は流れるので、柱状シリコン層上部の高濃度シリコン層は、金属シリコン化合物層の厚さに応じて低抵抗化する。
前述のとおり、柱状シリコン層上部に金属シリコン化合物層を厚く形成するためには、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成するほかない。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、高濃度シリコン層を厚く形成すると、高濃度シリコン層の抵抗が増大する。結果として、高濃度シリコン層の低抵抗化が困難となる。
また、ＭＯＳトランジスタと同様に、ＳＧＴの微細化に伴い、多層配線間で寄生容量が発生し、それによってトランジスタの動作速度が低下するという問題もあった。

本発明は、上記の事情を鑑みてなされたものであり、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係る半導体装置は、
第１の平面状半導体層と、
該第１の平面状半導体層上に形成された第１の柱状半導体層と、
該第１の柱状半導体層の下部領域と前記第１の平面状半導体層とに形成された第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、該第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
該第１のゲート絶縁膜上に該第１のゲート絶縁膜を取り囲むように形成された第１のゲート電極と、
該第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、該第１の柱状半導体層の前記上部領域を取り囲むように形成された第１の絶縁膜サイドウォールと、
前記第１の平面状半導体層中に、前記第１の高濃度半導体層に接するように形成された第２の金属半導体化合物層と、
前記第２の高濃度半導体層上に形成された第１のコンタクトと、
を備え、
前記第１のコンタクトは、前記第２の高濃度半導体層と直接接続されており、
前記第１のゲート電極は、第１の金属半導体化合物層を備える、
ことを特徴とする。

好ましくは、前記第１のコンタクトと前記第２の高濃度半導体層との間に形成された第５の金属半導体化合物層をさらに備え、
該第５の金属半導体化合物層の金属は、前記第１の金属半導体化合物層の金属及び前記第２の金属半導体化合物層の金属とは異なる。

好ましくは、前記第１のゲート電極は、前記第１のゲート絶縁膜と前記第１の金属半導体化合物層との間に形成された第１の金属膜をさらに備える。

上記目的を達成するために、本発明の第２の観点に係る半導体装置は、
第１のトランジスタと第２のトランジスタとを備える半導体装置であって、
該第１のトランジスタは、
第１の平面状半導体層と、
該第１の平面状半導体層上に形成された第１の柱状半導体層と、
該第１の柱状半導体層の下部領域と前記第１の平面状半導体層とに形成された第２導電型の第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された第２導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、該第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
該第１のゲート絶縁膜上に該第１のゲート絶縁膜を取り囲むように形成された第１のゲート電極と、
該第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、該第１の柱状半導体層の前記上部領域を取り囲むように形成された第１の絶縁膜サイドウォールと、
前記第１の平面状半導体層中に、前記第１の高濃度半導体層に接するように形成された第２の金属半導体化合物層と、
前記第２の高濃度半導体層上に形成された第１のコンタクトと、
を備え、
前記第２のトランジスタは、
第２の平面状半導体層と、
該第２の平面状半導体層上に形成された第２の柱状半導体層と、
該第２の柱状半導体層の下部領域と前記第２の平面状半導体層とに形成された第１導電型の第３の高濃度半導体層と、
前記第２の柱状半導体層の上部領域に形成された第１導電型の第４の高濃度半導体層と、
前記第３の高濃度半導体層と前記第４の高濃度半導体層との間の前記第２の柱状半導体層の側壁に、該第２の柱状半導体層を取り囲むように形成された第２のゲート絶縁膜と、
該第２のゲート絶縁膜上に該第２のゲート絶縁膜を取り囲むように形成された第２のゲート電極と、
該第２のゲート電極と前記第２の平面状半導体層との間に形成された第２の絶縁膜と、
前記第２のゲート電極の上面及び前記第２の柱状半導体層の上部側壁に接し、該第２の柱状半導体層の前記上部領域を取り囲むように形成された第２の絶縁膜サイドウォールと、
前記第２の平面状半導体層中に、前記第３の高濃度半導体層に接するように形成された第４の金属半導体化合物層と、
前記第４の高濃度半導体層上に形成された第２のコンタクトと、
を備え、
前記第１のコンタクトと前記第２の高濃度半導体層とは直接接続されており、
前記第２のコンタクトと前記第４の高濃度半導体層とは直接接続されており、
前記第１のゲート電極は、第１の金属半導体化合物層を備え、
前記第２のゲート電極は、第３の金属半導体化合物層を備える、
ことを特徴とする。

好ましくは、前記第１のコンタクトと前記第２の高濃度半導体層との間に形成された第５の金属半導体化合物層と、
前記第２のコンタクトと前記第４の高濃度半導体層との間に形成された第６の金属半導体化合物層と、
をさらに備え、
前記第５の金属半導体化合物層の金属は、前記第１の金属半導体化合物層の金属及び前記第２の金属半導体化合物層の金属とは異なり、
前記第６の金属半導体化合物層の金属は、前記第３の金属半導体化合物層の金属及び前記第４の金属半導体化合物層の金属とは異なる。

好ましくは、前記第１のゲート電極は、前記第１のゲート絶縁膜と前記第１の金属半導体化合物層との間に形成された第１の金属膜をさらに備え、
前記第２のゲート電極は、前記第２のゲート絶縁膜と前記第３の金属半導体化合物層との間に形成された第２の金属膜をさらに備える。

さらに好ましくは、前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１のトランジスタをエンハンスメント型とする材料から形成されており、
前記第２のゲート絶縁膜と前記第２の金属膜とは、前記第２のトランジスタをエンハンスメント型とする材料から形成されている。

上記目的を達成するために、本発明の第３の観点に係る半導体装置の製造方法は、
前記第１の観点に係る半導体装置を製造するための半導体装置の製造方法であって、
該半導体装置の製造方法は、
前記第１の平面状半導体層と、該第１の平面状半導体層上に形成されハードマスクが上面に形成された前記第１の柱状半導体層と、前記第１の平面状半導体層と前記第１の柱状半導体層の下部領域とに形成された前記第１の高濃度半導体層と、前記ハードマスク上及び前記第１の平面状半導体層上に形成された第３の絶縁膜を有する構造体を用意する工程と、
前記構造体上に、第４の絶縁膜、第３の金属膜、及び第１の半導体膜を順に形成する工程と、
該第１の半導体膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に該第１の半導体膜を残存させる工程と、
前記第３の金属膜をエッチングし、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第４の絶縁膜をエッチングし、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる、第４の絶縁膜エッチング工程と、
前記第４の絶縁膜エッチング工程の結果物上に第２の半導体膜を形成する第２の半導体膜形成工程と、
前記第２の半導体膜形成工程の結果物を埋め込むように第３の半導体膜を形成する工程と、
該第２の半導体膜と該第３の半導体膜と前記第１の半導体膜とを平坦化する工程と、
前記平坦化された第２の半導体膜と第３の半導体膜と第１の半導体膜とを、前記第３の金属膜の上部領域が露出するようにエッチバックする工程と、
前記サイドウォール状に残存させた第３の金属膜と前記サイドウォール状に残存させた第４の絶縁膜とを、前記第１の柱状半導体層の上部側壁が露出するようにエッチングして、前記第１の金属膜と前記第１のゲート絶縁膜とを形成する工程と、
前記第１の柱状半導体層の前記上部領域に前記第１の高濃度半導体層と同じ導電型の前記第２の高濃度半導体層を形成する第２の高濃度半導体層形成工程と、
前記第２の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
該酸化膜と該窒化膜とが、前記第１の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第１の絶縁膜サイドウォールを形成する工程と、
前記第１の半導体膜と前記第２の半導体膜と前記第３の半導体膜とをエッチングして、少なくとも前記第１の半導体膜と前記第２の半導体膜との一部を、前記第１の金属膜の側壁に該第１の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
前記半導体膜エッチング工程で露出した、前記第１の平面状半導体層上の前記第３の絶縁膜をエッチングして除去し、前記第１の平面状半導体層を露出させる第１の平面状半導体層露出工程と、
前記第１の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第１の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第１の金属膜上に残存させた前記第１の半導体膜及び前記第２の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第１の平面状半導体層中に前記第２の金属半導体化合物層を形成し、且つ前記第１のゲート電極中に前記第１の金属半導体化合物層を形成する工程と、
を備える、ことを特徴とする。

好ましくは、前記ハードマスク上の前記第３の絶縁膜を除去する工程と、
前記第１の柱状半導体層の上部に形成された前記第２の高濃度半導体層上に直接、前記第１のコンタクトを形成する工程と、
をさらに備える。

本発明によれば、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することができる。

（ａ）は、本発明の第１の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図２１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図２１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図２３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図２３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図２５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図２５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図２７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図２７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図２９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図２９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図３９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図３９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図４１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図４１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図４３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図４３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図４５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図４５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図４７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図４７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図４９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図４９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図５９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図５９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図６１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図６１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図６３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図６３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図６５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図６５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図６７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図６７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図６９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図６９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図７９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図７９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図８１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図８１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図８３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図８３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図８５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図８５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図８７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図８７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図８９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図８９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図９９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図９９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１０１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１０１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１０３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１０３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１０５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１０５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１０７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１０７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１０９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１０９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１１９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１１９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１２１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１２１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１２３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１２３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１２５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１２５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１２７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１２７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１２９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１２９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３７（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１３９（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１３９（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１４１（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１４１（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１４３（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１４３（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１４５（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１４５（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための平面図、（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は図１４７（ａ）のＹ１−Ｙ１’線での断面図、（ｂ）は図１４７（ａ）のＹ２−Ｙ２’線での断面図である。

（第１の実施形態）
図１（ａ）は本発明の第１の実施形態に係るＮｅｇａｔｉｖｅ Ｃｈａｎｎｅｌ Ｍｅｔａ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＮＭＯＳ）・ＳＧＴとＰｏｓｉｔｉｖｅ Ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＰＭＯＳ）・ＳＧＴを備えるインバータの平面図であり、図１（ｂ）は、図１（ａ）のカットラインＸ−Ｘ’に沿った断面図である。図２（ａ）は、図１（ａ）のカットラインＹ１−Ｙ１’に沿った断面図である。図２（ｂ）は、図１（ａ）のカットラインＹ２−Ｙ２’に沿った断面図である。なお、図１（ａ）は平面図であるが、領域の区別のため、一部にハッチングを付す。
以下に図１（ａ）〜図２（ｂ）を参照して、第１の実施形態に係るＮＭＯＳ・ＳＧＴとＰＭＯＳ・ＳＧＴとを備えるインバータについて説明する。

まず、第１の実施形態のＮＭＯＳ・ＳＧＴについて説明する。
シリコン酸化膜１０１上に第１の平面状シリコン層２１２が形成され、第１の平面状シリコン層２１２上に第１の柱状シリコン層２０８が形成されている。
第１の柱状シリコン層２０８の下部領域及び第１の柱状シリコン層２０８下に位置する第１の平面状シリコン層２１２の領域には、第１のｎ^＋型シリコン層１１３が形成され、第１の柱状シリコン層２０８の上部領域には、第２のｎ^＋型シリコン層１４４が形成されている。本実施形態において、例えば、第１のｎ^＋型シリコン層１１３はソース拡散層として、第２のｎ^＋型シリコン層１４４はドレイン拡散層として機能する。また、ソース拡散層とドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第１のｎ^＋型シリコン層１１３と第２のｎ^＋型シリコン層１４４との間の第１の柱状シリコン層２０８の領域を、第１のシリコン層１１４とする。

第１の柱状シリコン層２０８の側面に、チャネル領域を囲むように第１のゲート絶縁膜１４０が形成されている。つまり、第１のゲート絶縁膜１４０は、第１のシリコン層１１４を取り囲むように形成されている。第１のゲート絶縁膜１４０は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第１のゲート絶縁膜１４０上には、第１の金属膜１３８が形成され、第１の金属膜１３８側壁には、第１の金属シリコン化合物層１５９ａ（以下、金属シリコン化合物層を単に化合物層ともいう）が形成されている。第１の金属膜１３８は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第１の化合物層は、金属とシリコンとの化合物から形成されており、この金属は、Ｎｉ又はＣｏなどである。
第１の金属膜１３８と第１の化合物層１５９ａとが第１のゲート電極２１０を構成する。
本実施形態においては、動作時、第１のゲート電極２１０に電圧が印加されることによって、第１のシリコン層１１４にチャネルが形成される。

第１のゲート電極２１０と第１の平面状シリコン層２１２との間には、第１の絶縁膜１２９ａが形成されている。さらに、第１の柱状シリコン層２０８の上部側壁に、第１の柱状シリコン層２０８の上部領域を囲むように第１の絶縁膜サイドウォール２２３が形成され、第１の絶縁膜サイドウォール２２３は、第１のゲート電極２１０の上面と接している。また、第１の絶縁膜サイドウォール２２３は窒化膜１５０と、酸化膜１５２とから構成される。
さらに、第１の平面状シリコン層２１２には、第２の化合物層１６０が形成されている。第２の化合物層１６０は、金属とシリコンとの化合物から形成されており、この金属は、Ｎｉ又はＣｏなどである。
第２の化合物層１６０は、第１のｎ^＋型シリコン層１１３と接して形成され、第１のｎ^＋型シリコン層１１３に電源電位を与えるための配線層として機能する。

第１の柱状シリコン層２０８の上には、コンタクト２１６が形成されている。なお、コンタクト２１６は、バリアメタル層１８２、金属層１８３及び１８４から構成される。コンタクト２１６は、第２のｎ^＋型シリコン層１４４上に直接形成されている。これにより、コンタクト２１６と第２のｎ^＋型シリコン層１４４とは直接、接続されている。本実施形態においては、コンタクト２１６と第２のｎ^＋型シリコン層１４４とは接触している。
バリアメタル層１８２は、チタン又はタンタル等の金属から形成される。第２のｎ^＋型シリコン層１４４は、コンタクト２１６を介して、出力配線２２０に接続されている。出力配線２２０は、バリアメタル層１９８、金属層１９９、バリアメタル層２００から構成される。

第１の化合物層１５９ａの側面の一部には、第７の化合物層１５９ｃが形成されている。なお、第７の化合物層１５９を構成する材料は、第１の化合物層１５９ａと同じ材料である。第７の化合物層１５９ｃは、ゲート配線２１８として機能する。第７の化合物層１５９ｃ上にはコンタクト２１５が形成されている。コンタクト２１５は、バリアメタル層１７９、金属層１８０，１８１から構成される。さらに、コンタクト２１５は、バリアメタル層２０１、金属層２０２、バリアメタル層２０３から構成される入力配線２２１に接続されている。動作時、第１のシリコン層１１４にチャネルを形成するように、コンタクト２１５を介して第１のゲート電極２１０に入力電圧が与えられる。

また、第２の化合物層１６０上にはコンタクト２１７が形成されている。コンタクト２１７は、バリアメタル層１８５、金属層１８６，１８７から構成され、電源配線２２２に接続されている。電源配線２２２は、バリアメタル層２０４、金属層２０５、バリアメタル層２０６から構成される。動作時、第１のｎ^＋シリコン層１１３及び第２の化合物層１６０には、コンタクト２１７を介して、電源電位が与えられる。
このような構成により、ＮＭＯＳ・ＳＧＴが形成されている。

上述のように、本実施形態のＮＭＯＳ・ＳＧＴにおいて、ゲート電極２１０ゲート配線２１８及び平面状シリコン層２１２と、に厚い金属シリコン化合物層１５９ａ，１５９ｃ及び１６０が形成されている。このようなＳＧＴの構造により、ゲート電極２１０及び平面状シリコン層２１２は低抵抗化し、ＳＧＴの高速動作が可能となる。

さらに、本実施形態のＮＭＯＳ・ＳＧＴにおいて、コンタクト２１６が直接、柱状シリコン層２０８上部の高濃度シリコン層（第２のｎ^＋型シリコン層）１４４上に配置されている。つまり、コンタクト２１６と第２のｎ^＋型シリコン層１４４との間に金属シリコン化合物層が形成されてないので、リーク電流の発生の要因となり得るスパイク状の金属シリコン化合物層は形成されない。
また、半導体装置の高集積化のために柱状シリコン層の直径を小さくしても、柱状シリコン層上に形成される金属シリコン化合物層がさらに厚くなる現象もおこらない。従って、上述のようなリーク電流は発生しない。また、このリーク電流の発生を抑制するために、高濃度シリコン層１４４を厚く形成する必要もないので、高濃度シリコン層１４４の抵抗の増大も回避することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。
また、第１の絶縁膜１２９ａにより、ゲート電極２１０と平面状シリコン層２１２との間の寄生容量を低減することができる。これにより、ＳＧＴの微細化に伴う動作速度の低下を回避することができる。

次に、本実施形態のＰＭＯＳ・ＳＧＴについて説明する。上述したＮＭＯＳ・ＳＧＴと同様に、シリコン酸化膜１０１上に第２の平面状シリコン層２１１が形成され、第２の平面状シリコン層２１１上に第２の柱状シリコン層２０７が形成されている。
第２の柱状シリコン層２０７の下部領域及び第２の柱状シリコン層２０７下に位置する第２の平面状シリコン層２１１の領域には、第１のｐ^＋型シリコン層１１９が形成され、第２の柱状シリコン層２０７の上部領域には、第２のｐ^＋型シリコン層１４６が形成されている。本実施形態において、例えば、第１のｐ^＋型シリコン層１１９はソース拡散層として、第２のｐ^＋型シリコン層１４６はドレイン拡散層として機能する。また、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第１のｐ^＋型シリコン層１１９と第２のｐ^＋型シリコン層１４６との間の第２の柱状シリコン層２０７の領域を、第２のシリコン層１２０とする。

第２の柱状シリコン層２０７の側壁に、チャネル領域を囲むように第２のゲート絶縁膜１３９が形成されている。つまり、第２のゲート絶縁膜１３９は、第２のシリコン層１２０の側面に、第２のシリコン層１２０を取り囲むように形成されている。第２のゲート絶縁膜１３９は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第２のゲート絶縁膜１３９の周囲には、第２の金属膜１３７が形成されている。第２の金属膜１３７は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第２の金属膜１３７の周囲には、第３の化合物層１５９ｂが形成されている。第３の化合物層１５９ｃを構成する材料は、第１の化合物層１５９ａ及び第７の化合物層１５９ｃと同じ材料である。第２の金属膜１３７と、第３の化合物層１５９ｂと、から第２のゲート電極２０９が構成される。第１のゲート電極２１０と第２のゲート電極２０９の間に形成された第７の化合物層１５９ｃは、ゲート配線２１８として機能し、動作時、ゲート電極２０９，２１０に入力電位を与える。
本実施形態においては、第２のゲート電極２０９に電圧が印加されることによって、第２のシリコン層１２０の領域にチャネルが形成される。

第２のゲート電極２０９と第２の平面状シリコン層２１１との間には、第２の絶縁膜１２９ｂが形成されている。さらに、第２の柱状シリコン層２０７の上部側壁に第２の絶縁膜サイドウォール２２４が形成され、第２の絶縁膜サイドウォール２２４は、第２のゲート電極２０９の上面に接している。第２の絶縁膜サイドウォール２２４は窒化膜１５１と、酸化膜１４９とから構成される。
また、第２の平面状シリコン層２１１には、第１のｐ^＋型シリコン層１１９に接するように第４の化合物層１５８が形成されている。第４の化合物層１５８は、金属とシリコンとの化合物から形成されており、この金属は、Ｎｉ又はＣｏなどである。

第２の柱状シリコン層２０７の上には、コンタクト２１４が形成されている。なお、コンタクト２１４は、バリアメタル層１７６、金属層１７７及び１７８から構成される。コンタクト２１４は、第２のｐ^＋型シリコン層１４６上に直接、形成されている。これにより、コンタクト２１４と第２のｐ^＋型シリコン層１４６とは、直接接続されている。本実施形態においては、コンタクト２１４と第２のｐ^＋型シリコン層１４６とは接触している。
バリアメタル層１７６は、チタン又はタンタルなどの金属から形成されている。第２のｐ^＋型シリコン層１４６は、コンタクト２１４を介して、出力配線２２０に接続されている。ＰＭＯＳ・ＳＧＴの出力は、出力配線２２０に出力される。

また、上述のとおり、第７の化合物層１５９ｃ上に形成されたコンタクト２１５は、入力配線２２１に接続されており、入力配線２２１から第２のゲート電極２０９に、第２のシリコン層１２０にチャネルを形成するための電位が印加される。さらに、ゲート電極２１０及び２０９はゲート配線２１８により接続されている。
また、第４の化合物層１５８上にはコンタクト２１３が形成されている。コンタクト２１３は、バリアメタル層１７３、金属層１７４，１７５から構成される。コンタクト２１３は、ＰＭＯＳ・ＳＧＴに電源電位を入力するために電源配線２１９に接続されている。電源配線２１９は、バリアメタル層１９５、金属層１９６、バリアメタル層１９７から構成される。
このような構成により、ＰＭＯＳ・ＳＧＴが形成されている。

さらに、第１の平面状シリコン層２１２と隣接するＰＭＯＳ・ＳＧＴの第２の平面上シリコン層２１１との間には酸化膜１２６が形成され、酸化膜１２６上に第１の絶縁膜１２９ａ及び第２の絶縁膜１２９ｂが延在している。また、各トランジスタは、窒化膜１６１及び層間絶縁膜１６２によって分離されている。
このような構成により、ＮＭＯＳ・ＳＧＴとＰＭＯＳ・ＳＧＴを備えるインバータが形成されている。
本実施形態においては、第１の化合物層１５９ａ、第３の化合物層１５９ｂ及び第７の化合物層１５９ｃは、同一の工程により、同一の材料から一体に形成されている。また、第１の絶縁膜１２９ａ及び第２の絶縁膜１２９ｂは、同一の工程により、同一の材料から一体に形成されている。
本実施形態に係るインバータにおいては、第１のゲート絶縁膜１４６と第１の金属膜１３８とは、ＮＭＯＳ・ＳＧＴをエンハンスメント型とする材料から形成され、第２のゲート絶縁膜１３９と第２の金属膜１３７とは、ＰＭＯＳ・ＳＧＴをエンハンスメント型とする材料から形成されている。そのため、このインバータの動作時に流れる貫通電流を低減することができる。

以下に本発明の第１の実施形態のＳＧＴを備えるインバータを形成するための製造方法の一例を図３（ａ）〜図１４８（ｂ）を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。
図３（ａ）〜図４（ｂ）において、図３（ａ）は平面図、図３（ｂ）は図３（ａ）における切断線Ｘ−Ｘ’の断面図、図４（ａ）は図３（ａ）における切断線Ｙ１−Ｙ１’の断面図、図４（ｂ）は図３（ａ）における切断線Ｙ２−Ｙ２’の断面図を示している。以下、図５（ａ）〜図１４８（ｂ）においても同様である。

図３（ａ）〜図４（ｂ）に示すように、シリコン酸化膜１０１とシリコン層１０２からなる基板上に、さらに窒化膜１０３を成膜する。シリコンからなる基板を用いてもよい。また、シリコン上に酸化膜が形成され、この酸化膜上にシリコン層が形成された基板を用いてもよい。本実施形態ではシリコン層１０２としてｉ型シリコン層を用いる。シリコン層１０２としてｐ型シリコン層、ｎ型シリコン層を使用する場合は、ＳＧＴのチャネルとなる部分に不純物を導入する。また、ｉ型シリコン層のかわりに、薄いｎ型シリコン層もしくは薄いｐ型シリコン層を用いてもよい。

図５（ａ）〜図６（ｂ）に示すように、柱状シリコン層のためのハードマスクを形成するためのレジスト１０４，１０５を形成する。

図７（ａ）〜図８（ｂ）に示すように、窒化膜１０３をエッチングし、ハードマスク１０６，１０７を形成する。

図９（ａ）〜図１０（ｂ）に示すように、ハードマスク１０６，１０７をマスクとしてシリコン層１０２をエッチングし、柱状シリコン層２０７，２０８を形成する。

図１１（ａ）〜図１２（ｂ）に示すように、レジスト１０４，１０５を剥離する。

図１３（ａ）〜図１４（ｂ）に示すように、シリコン層１０２の表面を酸化して、犠牲酸化膜１０８を形成する。この犠牲酸化により、シリコンエッチング中にカーボンなどが打ち込まれたシリコン表面が除去される。

図１５（ａ）〜図１６（ｂ）に示すように、犠牲酸化膜１０８をエッチングにより除去する。

図１７（ａ）〜図１８（ｂ）に示すように、上記工程の結果物上に酸化膜１０９を形成する。

図１９（ａ）〜図２０（ｂ）に示すように、酸化膜１０９をエッチングし、柱状シリコン層２０７，２０８の側壁にサイドウォール状に残存させ、サイドウォール１１０，１１１を形成する。柱状シリコン層２０７，２０８の下部にｎ^＋型シリコン層を不純物注入により形成する際、サイドウォール１１０，１１１により、チャネルに不純物が導入されず、ＳＧＴのしきい値電圧の変動を抑制することができる。

図２１（ａ）〜図２２（ｂ）に示すように、柱状シリコン層２０８の下部に不純物を注入するためのレジスト１１２を形成する。

図２３（ｂ）、図２４（ａ）において矢印で示すように、ＮＭＯＳ・ＳＧＴ形成予定領域のシリコン層１０２に、例えば砒素を注入し、柱状シリコン層２０８下にｎ^＋型シリコン層１１３ａを形成する。これにより、図２３（ａ）〜図２４（ｂ）に示すように、柱状シリコン層２０８中の第１のシリコン層１１４の領域とシリコン層１０２の平面状の領域とは分離される。

図２５（ａ）〜図２６（ｂ）に示すように、レジスト１１２を剥離する。

図２７（ａ）〜図２８（ｂ）に示すように、サイドウォール１１０，１１１をエッチングして除去する。

次に、アニールを行い、注入された不純物（砒素）を活性化する。これにより、図２９（ａ）〜図３０（ｂ）に示すように、注入された不純物が、シリコン層１０２及び柱状シリコン層２０８の一部に拡散する。

図３１（ａ）〜図３２（ｂ）に示すように、上記工程の結果物上に酸化膜１１５を形成する。

図３３（ａ）〜図３４（ｂ）に示すように、酸化膜１１５をエッチングし、柱状シリコン層２０７，２０８の側壁にサイドウォール状に残存させ、サイドウォール１１６，１１７を形成する。柱状シリコン層２０７，２０８下にｐ^＋型シリコン層を不純物注入により形成する際、サイドウォール１１６，１１７により、チャネル領域に不純物が導入されず、ＳＧＴのしきい値電圧の変動を抑制することができる。

図３５（ａ）〜図３６（ｂ）に示すように、柱状シリコン層２０７の下のシリコン層１０２に不純物を注入するためのレジスト１１８を形成する。

図３７（ａ）〜図３８（ｂ）に示すように、ＰＭＯＳ・ＳＧＴ形成予定領域のシリコン層１０２に、例えばボロンを注入し、柱状シリコン層２０７下にｐ^＋型シリコン層１１９ａを形成する。これにより、図３７（ａ）〜図３８（ｂ）に示すように、柱状シリコン層２０７中の第２のシリコン層１２０の領域が平面状のシリコン層領域から分離される。

図３９（ａ）〜図４０（ｂ）に示すように、レジスト１１８を剥離する。

図４１（ａ）〜図４２（ｂ）に示すように、サイドウォール１１６，１１７をエッチングして除去する。

次に、アニールを行い、注入された不純物（ボロン）を活性化する。これにより、図４３（ａ）〜図４４（ｂ）に示すように、注入された不純物が、シリコン層１０２及び柱状シリコン層２０７の一部に拡散する。

図４５（ａ）〜図４６（ｂ）に示すように、上記工程の結果物上に酸化膜１２１を形成する。酸化膜１２１は、後の工程において行われる平面状シリコン層形成のためのレジストから、第１のシリコン層１１４及び第２のシリコン層１２０を保護する。

図４７（ａ）〜図４８（ｂ）に示すように、平面状シリコン層形成のためのレジスト１２２，１２３を形成する。

図４９（ａ）〜図５０（ｂ）に示すように、柱状シリコン層２０７と２０８との間の酸化膜１２１の一部をエッチングし、酸化膜１２４及び１２５に分離する。

次に、ｐ^＋型シリコン層１１９ａ及びｎ^＋型シリコン層１１３ａの一部をエッチングする。これにより、図５１（ａ）〜図５２（ｂ）に示すように、残存したｐ^＋型シリコン層１１９及びｎ^＋型シリコン層１１３をそれぞれ有する平面状シリコン層２１１及び２１２が形成される。

図５３（ａ）〜図５４（ｂ）に示すように、レジスト１２２，１２３を除去する。

図５５（ａ）〜図５６（ｂ）に示すように、上記工程の結果物上にこの結果物を埋め込むように酸化膜１２６ａを厚く形成する。

図５７（ａ）〜図５８（ｂ）に示すように、ハードマスク１０６，１０７をストッパとしてＣＭＰ（化学機械研磨）を行い、酸化膜１２６ａを平坦化する。

次に、酸化膜１２６ａ及び酸化膜１２４，１２５をエッチングし、図５９（ａ）〜図６０（ｂ）に示すように、平面状シリコン層２１１及び２１２間を埋め込む酸化膜１２６を形成する。

図６１（ａ）〜図６２（ｂ）に示すように、上記工程の結果物上に酸化膜１２８を形成する。ｎ^＋型シリコン層１１３上、ｐ^＋型シリコン層１１９上、酸化膜１２６上及びハードマスク１０６，１０７上に厚く酸化膜１２８を形成し、柱状シリコン層２０７，２０８の側壁には薄く酸化膜１２８を形成する。

図６３（ａ）〜図６４（ｂ）に示すように、酸化膜１２８の一部をエッチングして、柱状シリコン層２０７，２０８の側壁に形成された酸化膜１２８を除去する。エッチングは等方性エッチングが好ましい。ｎ^＋型シリコン層１１３上、ｐ^＋型シリコン層１１９上、酸化膜１２６上及びハードマスク１０６，１０７上に厚く酸化膜１２８を形成し、柱状シリコン層２０７，２０８の側壁に薄く酸化膜１２８を形成したため、柱状シリコン層２０７，２０８の側壁の酸化膜１２８をエッチングした後も、ｎ^＋型シリコン層１１３上、ｐ^＋型シリコン層１１９上及び酸化膜１２６上に、酸化膜１２８の一部が残り、絶縁膜１２９ｃとなる。この場合、ハードマスク１０６，１０７上にも酸化膜１２８の一部が残り、絶縁膜１３０，１３１となる。
絶縁膜１２９ｃは、後の工程において、第１の絶縁膜１２９ａ及び第２の絶縁膜１２９ｂとなり、第１及び第２の絶縁膜１２９ａ，１２９ｂにより、ゲート電極と平面状シリコン層との間の寄生容量を低減することができる。

図６５（ａ）〜図６６（ｂ）に示すように、上記工程の結果物上に絶縁膜１３２を成膜する。絶縁膜１３２は、酸化膜、窒化膜、高誘電体膜のいずれか一つを含む膜である。また、絶縁膜１３２の成膜前に、柱状シリコン層２０７，２０８に対し、水素雰囲気アニールもしくはエピタキシャル成長を行ってもよい。

図６７（ａ）〜図６８（ｂ）に示すように、絶縁膜１３２上に金属膜１３３を成膜する。金属膜１３３は、窒化チタンもしくは窒化タンタルを含む膜が好ましい。金属膜１３３を用いることにより、チャネル領域の空乏化を抑制でき、かつゲート電極を低抵抗化することができる。また、金属膜１３３の材質により、トランジスタのしきい値電圧を設定することもできる。本工程以降の全ての工程は、金属ゲート電極による金属汚染を抑制するような製造工程にする必要がある。

図６９（ａ）〜図７０（ｂ）に示すように、上記工程の結果物上にポリシリコン膜１３４を形成する。金属汚染を抑制するため、常圧ＣＶＤを用いてポリシリコン膜１３４を形成することが好ましい。

図７１（ａ）〜図７２（ｂ）に示すように、ポリシリコン膜１３４をエッチングし、柱状シリコン層２０７，２０８の側壁及びハードマスク１０６，１０７の側壁にサイドウォール状に残存させたポリシリコン膜１３５，１３６を形成する。

図７３（ａ）〜図７４（ｂ）に示すように、金属膜１３３をエッチングする。柱状シリコン層２０７，２０８の側壁の金属膜１３３はポリシリコン膜１３５，１３６に保護され、エッチングされず、柱状シリコン層２０７，２０８の側壁及びハードマスク１０６，１０７の側壁にサイドウォール状に残存した金属膜１３７ａ，１３８ａとなる。

次に、絶縁膜１３２をエッチングする。図７５（ａ）〜図７６（ｂ）に示すように、柱状シリコン層２０７，２０８の側壁の絶縁膜１３２はポリシリコン膜１３５，１３６に保護され、エッチングされず、柱状シリコン層２０７，２０８の側壁及びハードマスク１０６，１０７の側壁にサイドウォール状に残存したゲート絶縁膜１３９ａ，１４０ａとなる。

図７７（ａ）〜図７８（ｂ）に示すように、上記工程の結果物上にポリシリコン膜１４１を形成する。金属汚染を抑制するため、常圧ＣＶＤを用いてポリシリコン膜１４１を形成することが好ましい。
ゲート絶縁膜１３９，１４０に高誘電体膜を用いる場合、この高誘電体膜は金属汚染の汚染源となり得る。ポリシリコン膜１４１を形成することにより、ゲート絶縁膜１３９ａと金属膜１３７ａは、柱状シリコン層２０７とポリシリコン膜１３５，１４１と絶縁膜１２９ｃとハードマスク１０６とに覆われる。また、ゲート絶縁膜１４０ａと金属膜１３８ａは、柱状シリコン層２０８とポリシリコン膜１３６，１４１と絶縁膜１２９ｃとハードマスク１０７とに覆われる。すなわち、汚染源であるゲート絶縁膜１３９ａ，１４０ａと金属膜１３７ａ，１３８ａは、柱状シリコン層２０７，２０８とポリシリコン膜１３５，１３６，１４１と絶縁膜１２９ｃとハードマスク１０６，１０７とに覆われるので、ゲート絶縁膜１３９ａ，１４０ａと金属膜１３７ａ，１３８ａに含まれる金属による金属汚染を抑制することができる。
金属膜を厚く形成し、エッチングを行いサイドウォール状に残存させ、ゲート絶縁膜をエッチングした後、ポリシリコン膜を形成することにより、ゲート絶縁膜と金属膜とが、柱状シリコン層、ポリシリコン膜、絶縁膜及びハードマスクに覆われる構造を形成してもよい。

図７９（ａ）〜図８０（ｂ）に示すように、上記工程の結果物上に、この結果物を埋め込むようにポリシリコン層１４２を形成する。柱状シリコン２０７，２０８間を埋め込むため、低圧ＣＶＤを用いてポリシリコン膜１４２を形成することが好ましい。汚染源であるゲート絶縁膜１３９ａ，１４０ａと金属膜１３７ａ，１３８ａは、柱状シリコン層２０７，２０８とポリシリコン膜１３５，１３６，１４１と絶縁膜１２９ｃとハードマスク１０６，１０７とに覆われているため、低圧ＣＶＤを用いることができる。

図８１（ａ）〜図８２（ｂ）に示すように、絶縁膜１３０，１３１を研磨ストッパとして化学機械研磨（ＣＭＰ）を行い、ポリシリコン膜１４２を平坦化する。

図８３（ａ）〜図８４（ｂ）に示すように、絶縁膜１３０，１３１をエッチングする。絶縁膜（酸化膜）エッチング後に、ハードマスク１０６，１０７を研磨ストッパとして化学機械研磨を行ってもよい。

図８５（ａ）〜図８６（ｂ）に示すように、ポリシリコン膜１３５，１３６，１４１，１４２をエッチバックして、形成されるゲート絶縁膜１３９，１４０及びゲート電極の形成予定領域の上端部までポリシリコン膜１３５，１３６，１４１，１４２を除去する。このエッチバックにより、ＳＧＴのゲート長が決定される。この工程により、金属膜１３７，１３８の上部領域が露出する。

図８７（ａ）〜図８８（ｂ）に示すように、柱状シリコン層２０７，２０８の上部側壁の金属膜１３７ａ，１３８ａをエッチングして除去し、金属膜１３７，１３８を形成する。

図８９（ａ）〜図９０（ｂ）に示すように、柱状シリコン層２０７，２０８の上部側壁のゲート絶縁膜１３９ａ，１４０ａをエッチングして除去し、ゲート絶縁膜１３９，１４０を形成する。

図９１（ａ）〜図９２（ｂ）に示すように、柱状シリコン層２０８の上部にｎ^＋型シリコン層１４４を形成するためのレジスト１４３を形成する。

図９３（ｂ）、図９４（ａ）において矢印で示すように、柱状シリコン層２０８の上部領域に、例えば、砒素を注入する。これにより、図９３（ａ）〜図９４（ｂ）に示すように、柱状シリコン層２０８の上部にｎ^＋型シリコン層１４４を形成する。基板に対して垂直な線を０度としたとき、砒素を注入する角度は、１０から６０度であり、特に６０度といった高角度が好ましい。これは、ハードマスク１０７が柱状シリコン層２０８上に配置されているからである。

図９５（ａ）〜図９６（ｂ）に示すように、レジスト１４３を剥離する。その後、熱処理を行う。

図９７（ａ）〜図９８（ｂ）に示すように、柱状シリコン層２０７上部にｐ^＋型シリコン層１４６を形成するためのレジスト１４５を形成する。

図９９（ａ）〜図１００（ｂ）に示すように、柱状シリコン層２０７上部領域に、例えば、ボロンを注入する。これにより、柱状シリコン層２０７上部にｐ^＋型シリコン層１４６を形成する。基板に対して垂直な線を０度としたとき、砒素を注入する角度は、１０から６０度であり、特に６０度といった高角度が好ましい。これは、ハードマスク１０６が柱状シリコン層２０７上に配置されているからである。

図１０１（ａ）〜図１０２（ｂ）に示すように、レジスト１４５を剥離する。

図１０３（ａ）〜図１０４（ｂ）に示すように、上記工程の結果物上に酸化膜１４７を形成する。酸化膜１４７は常圧ＣＶＤによるものが好ましい。酸化膜１４７により、この後、低圧ＣＶＤによる窒化膜１４８の形成を行うことができる。

図１０５（ａ）〜図１０６（ｂ）に示すように、窒化膜１４８を形成する。窒化膜１４８は低圧ＣＶＤによるものが好ましい。常圧ＣＶＤと比べて均一性がよいからである。

図１０７（ａ）〜図１０８（ｂ）に示すように、窒化膜１４８と酸化膜１４７をエッチングして、第１の絶縁膜サイドウォール２２３と第２の絶縁膜サイドウォール２２４とを形成する。第１の絶縁膜サイドウォール２２３はエッチングにより残存した窒化膜１５０及び化膜１５２からなり、第２の絶縁膜サイドウォール２２４はエッチングにより残存した窒化膜１４９及び酸化膜１５１からなる。
サイドウォール状に残存させた窒化膜１４９と酸化膜１５１の膜厚の和が、後にゲート電極の膜厚となるため、酸化膜１４７と窒化膜１４８の成膜の膜厚及びエッチング条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
また、絶縁膜サイドウォール２２３，２２４の膜厚と柱状シリコン層２０７，２０８の半径との和が、ゲート絶縁膜１３９，１４０と金属膜１３７，１３８とで構成される円筒の外周の半径より大きいことが好ましい。絶縁膜サイドウォール２２３，２２４の膜厚と柱状シリコン層２０７，２０８の半径との和が、ゲート絶縁膜１３９，１４０と金属膜１３７，１３８とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜１３７，１３８はポリシリコン膜に覆われるため、金属汚染を抑制することができる。
また、この工程により、柱状シリコン層２０７，２０８上は、ハードマスク１０６，１０７と絶縁膜サイドウォール２２３，２２４に覆われる構造となる。この構造により、柱状シリコン層２０７，２０８上に金属シリコン化合物が形成されないこととなる。また、柱状シリコン層２０７，２０８上部がハードマスク１０６，１０７と絶縁膜サイドウォール２２３，２２４に覆われる構造となるため、図９１（ａ）から図１０２（ｂ）を用いて説明したように、ポリシリコンをエッチングしてゲート電極２０９，２１０を形成する前に、ｎ^＋型シリコン層、ｐ^＋型シリコン層の形成を行う。

図１０９（ａ）〜図１１０（ｂ）に示すように、ゲート配線２１８を形成するためのレジスト１５３を形成する。

図１１１（ａ）〜図１１２（ｂ）に示すように、ポリシリコン膜１４２，１４１，１３５，１３６をエッチングし、ゲート電極２０９，２１０及びゲート配線２１８を形成する。
ゲート電極２０９は、金属膜１３７と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜１５４，１５５と、から構成され、ゲート電極２１０は、金属膜１３８と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜１５６及び１５７と、から構成される。ゲート電極２０９とゲート電極２１０との間を接続するゲート配線２１８は、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜１５４，１５５，１４２，１５６，１５７から構成される。なお、ポリシリコン膜１５４，１５７は、ポリシリコン膜１３５，１３６のエッチング後に残存した部分であり、ポリシリコン膜１５５，１５６は、ポリシリコン膜１４１のエッチング後に残存した部分である。絶縁膜サイドウォール２２３，２２４の膜厚と柱状シリコン層２０７，２０８の半径との和が、ゲート絶縁膜１３９，１４０と金属膜１３７，１３８とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜１３７，１３８はポリシリコン膜１５４，１５５，１４２，１５６，１５７に覆われるため、金属汚染を抑制することができる。

図１１３（ａ）〜図１１４（ｂ）に示すように、絶縁膜１２９ｃをエッチングし、第１の絶縁膜１２９ａ及び第２の絶縁膜１２９ｂを形成し、ｐ^＋型シリコン層１１９とｎ^＋型シリコン層１１３の表面の一部を露出する。なお、本実施形態において、第１及び第２の絶縁膜１２９ａ，１２９ｂは、上述のとおり、同一の工程において同一の材料から一体に形成されるため、図１１３〜図１４７の切断線Ｘ−Ｘ’に沿った断面図においては、第１の絶縁膜及び第２の絶縁膜をまとめて第１及び第２の絶縁膜１２９と示す。

図１１５（ａ）〜図１１６（ｂ）に示すように、レジスト１５３を剥離する。ゲート絶縁膜１４０と金属膜１３８とは、柱状シリコン層２０８とポリシリコン膜１５６，１５７と第１の絶縁膜１２９（１２９ａ）と第１の絶縁膜サイドウォール２２３とに覆われ、第２のゲート絶縁膜１３９と第２の金属膜１３７とは、第２の柱状シリコン層２０７とポリシリコン膜１５４，１５５と第２の絶縁膜１２９（１２９ｂ）と第２の絶縁膜サイドウォール２２４とに覆われた構造が得られる。また、柱状シリコン層２０７，２０８上部は、ハードマスク１０６，１０７と絶縁膜サイドウォール２２４，２２３に覆われる構造が得られる。このような構造により、柱状シリコン層２０７，２０８上に金属半導体化合物層が形成されないこととなる。

上記工程の結果物上にＮｉもしくはＣｏ等の金属をスパッタし、熱処理を加えること。これにより、ゲート電極２０９，２１０のポリシリコン膜１５４，１５５とスパッタされた金属とを反応させ、ゲート配線２１８のポリシリコン膜１５４，１５５，１４２，１５６，１５７及び平面状シリコン層とスパッタされた金属とを反応させる。その後、未反応の金属膜を硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液を用いて除去する。これにより、図１１７（ａ）〜図１１８（ｂ）に示すように、ゲート電極２０９，２１０とゲート配線２１８とに第１，第３及び第７の金属シリコン化合物層１５９（１５９ａ〜１５９ｃ）が形成され、平面状シリコン層２１１に第４の金属シリコン化合物層１５８が形成され、平面状シリコン層２１２に第２の金属シリコン化合物層１６０が形成される。本実施形態において第１，第３及び第７の金属シリコン化合物層１５９ａ〜１５９ｃは、同一工程において同一材料から形成されるので、図１１７〜図１４７の切断線Ｘ−Ｘ’に沿った断面図においては、金属シリコン化合物層１５９と示す。
一方、柱状シリコン層２０７，２０８の上部領域は、ハードマスク１０６，１０７及び絶縁膜サイドウォール２２４，２２３に覆われる構造であるから、この工程で、柱状シリコン層２０７，２０８の上部領域に、金属シリコン化合物層は形成されない。
金属シリコン化合物層１５９と金属膜１３７，１３８との間にポリシリコン膜があってもよい。また、金属シリコン化合物層１５８の下側に、ｐ^＋型シリコン層１１９があってもよく、金属シリコン化合物層１６０の下側に、ｎ^＋型シリコン層１１３があってもよい。

上記工程の結果物上に窒化膜１６１を形成し、さらに窒化膜１６１を形成した結果物を埋め込むように層間絶縁膜１６２を形成する。次に、図１１９（ａ）〜図１２０（ｂ）に示すように、層間絶縁膜１６２の平坦化を行う。

図１２１（ａ）〜図１２２（ｂ）に示すように、柱状シリコン層２０７，２０８上方にコンタクト孔を形成するためのレジスト１６３を形成する。

図１２３（ａ）〜図１２４（ｂ）に示すように、レジスト１６３をマスクとして、層間絶縁膜１６２をエッチングし、柱状シリコン２０７，２０８上方にコンタクト孔１６４，１６５を形成する。このとき、オーバーエッチにより、窒化膜１６１とハードマスク１０６，１０７の一部をエッチングしておくのが好ましい。

図１２５（ａ）〜図１２６（ｂ）に示すように、レジスト１６３を剥離する。

図１２７（ａ）〜図１２８（ｂ）に示すように、平面状シリコン層２１１，２１２上方およびゲート配線２１８上方のそれぞれにコンタクト孔１６７，１６８，１６９を形成するためのレジスト１６６を形成する。

図１２９（ａ）〜図１３０（ｂ）に示すように、レジスト１６６をマスクとして、層間絶縁膜１６２をエッチングし、平面状シリコン層２１１，２１２上方及びゲート配線２１８上方に、コンタクト孔１６７，１６９，１６８をそれぞれ形成する。柱状シリコン層２０７，２０８上方のコンタクト孔１６４，１６５と、平面状シリコン層２１１，２１２上方及びゲート配線２１８上方のコンタクト孔１６７，１６９，１６８と、を異なる工程で形成するため、柱状シリコン層２０７，２０８上方のコンタクト孔１６４，１６５を形成するためのエッチング条件と、平面状シリコン層２１１，２１２上方及びゲート配線２１８上方のコンタクト孔１６７，１６９，１６８を形成するためのエッチング条件を、それぞれ最適化することができる。

図１３１（ａ）〜図１３２（ｂ）に示すように、レジスト１６６を剥離する。

図１３３（ａ）〜図１３４（ｂ）に示すように、コンタクト孔１６７，１６８，１６９下の窒化膜１６１をエッチングして除去し、さらに、ハードマスク１０６，１０７をエッチングして除去する。

図１３５（ａ）〜図１３６（ｂ）に示すように、タンタル、窒化タンタル、チタン又は窒化チタンといった金属から形成されるバリアメタル層１７０を形成し、次に金属層１７１を形成する。このとき、チタンなどのバリアメタル層１７０を形成する金属と柱状シリコン層２０７，２０８上部のシリコンとがそれぞれ反応して、金属とシリコンとの化合物が形成される場合がある。これにより、バリアメタル層１７０と柱状シリコン層２０８との界面に、第５の金属シリコン化合物層（第５の化合物層）が形成され、バリアメタル層１７０と柱状シリコン層２０７と第６の金属シリコン化合物層（第６の化合物層）が形成される。バリアメタル層の材料によっては、第５の化合物層及び第６の化合物層が形成されない場合もある。

図１３７（ａ）〜図１３８（ｂ）に示すように、上記工程の結果物上に金属層１７２を形成する。

図１３９（ａ）〜図１４０（ｂ）に示すように、金属層１７２，１７１及びバリアメタル層１７０を平坦化し、エッチングして、コンタクト２１３，２１４，２１５，２１６，２１７を形成する。コンタクト２１３は、バリアメタル層１７３及び金属層１７４，１７５からなる。コンタクト２１４は、バリアメタル層１７６及び金属層１７７，１７８からなる。コンタクト２１５は、バリアメタル層１７９、金属層１８０，１８１からなる。コンタクト２１６は、バリアメタル層１８２、金属層１８３，１８４からなる。コンタクト２１７は、バリアメタル層１８５、金属層１８６，１８７からなる。

図１４１（ａ）〜図１４２（ｂ）に示すように、上記工程の結果物上にバリアメタル層１８８、金属層１８９及びバリアメタル層１９０を順に形成する。

図１４３（ａ）〜図１４４（ｂ）に示すように、電源配線と入力配線と出力配線を形成するためのレジスト１９１，１９２，１９３，１９４を形成する。

図１４５（ａ）〜図１４６（ｂ）に示すように、バリアメタル層１９０、金属層１８９及びバリアメタル層１８８をエッチングし、電源配線２１９，２２２、入力配線２２１及び出力配線２２０を形成する。電源配線２１９は、バリアメタル層１９５、金属層１９６及びバリアメタル層１９７からなる。電源配線２２２は、バリアメタル層２０４、金属層２０５及びバリアメタル層２０６からなる。入力配線２２１は、バリアメタル層２０１、金属層２０２及びバリアメタル層２０３からなる。出力配線２２０は、バリアメタル層１９８、金属層１９９及びバリアメタル層２００からなる。

図１４７（ａ）〜図１４８（ｂ）に示すように、レジスト１９１，１９２，１９３，１９４を剥離する。

以上の工程により、本実施形態に係る半導体装置が形成される。
本実施形態の製造方法によれば、柱状シリコン層２０７，２０８上に、直接、コンタクト２１４，２１６を形成することができる。そのため、リーク電流の発生の要因となり得る厚い金属半導体化合物が柱状シリコン層２０７，２０８上に形成されない。また、このリーク電流の発生を抑制するために、高濃度シリコン層１４４，１４６を厚く形成する必要もないので、高濃度シリコン層１４４，１４６の抵抗の増大も回避することができる。
また、ゲート電極２０９，２１０と、柱状シリコン層２０７，２０８下部の平面状シリコン層２１１，２１２と、には厚い金属半導体化合物層１５８〜１６０を形成することができるので、ゲート電極２０９，２１０及び平面状シリコン層２１１，２１２を低抵抗化することができる。これにより、ＳＧＴの高速動作が可能となる。
また、ゲート電極２０９，２１０と平面状シリコン層２１１，２１２との間に第１の絶縁膜１２９ａと第２の絶縁膜１２９ｂとがそれぞれ形成されるので、ゲート電極と平面状半導体層との間の寄生容量を低減することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。

上記実施形態の製造方法は、ＮＭＯＳ・ＳＧＴ及びＰＭＯＳ・ＳＧＴを備えるインバータを用いて説明したが、同様の工程により、ＮＭＯＳ・ＳＧＴ、ＰＭＯＳ・ＳＧＴ、又は複数のＳＧＴを備える半導体装置を製造することができる。また、上記実施形態においては、ＮＭＯＳ・ＳＧＴとＰＭＯＳ・ＳＧＴとを備えるインバータを用いて説明したが、本発明に係る半導体装置は、上記構造を有するＳＧＴを備える装置であればよく、インバータに限定されるものではない。

上記実施形態においては、コンタクトが柱状半導体層上の第２の高濃度シリコン層に接触している場合について説明した。しかしながら、コンタクトを直接、柱状シリコン層上に形成する際に、バリアメタル層の金属と柱状シリコン層上部のシリコンとが反応して、コンタクトと第２の高濃度シリコン層との界面にバリアメタル層の金属と半導体との化合物から形成される第５及び第６の化合物層が形成されてもよい。この場合、第５及び第６の化合物層は、第１〜第４、及び第７の化合物層に比べて薄く形成されるので、上述したようなリーク電流の問題は生じない。また、第５及び第６の化合物層に含まれる金属は、バリアメタル層を形成する金属であり、第１〜第４及び第７の化合物層に含まれる金属とは異なる。なお、第５及び第６の化合物層は、バリアメタル層の材質により、形成される場合もあるし、形成されない場合もある。

上記実施形態において、ゲート電極が金属膜を備える場合について説明したが、ゲート電極として機能することができれば、金属膜を備えていなくてもよい。

上記実施形態においては、第１のゲート電極２１０及び第２のゲート電極２０９に電圧が印加されることによって、第１のシリコン層１１４及び第２のシリコン層１２０の領域にチャネルが形成されるエンハンスメント型のトランジスタについて説明したが、デプレッション型であってもよい。

上記実施形態においては、半導体として、シリコンを使用する例を示したが、ＳＧＴを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。

上記実施形態における金属層、絶縁膜等を形成するための材料は適宜公知の材料を用いることができる。

上述した物質名は例示であり、本発明はこれに限定されるものではない。

１０１．シリコン酸化膜
１０２．シリコン層
１０３，１４８〜１５０，１６１．窒化膜
１０４，１０５．レジスト
１０６，１０７．ハードマスク
１０８．犠牲酸化膜
１０９，１１５，１２１，１２４〜１２６，１２６ａ，１２８，１５１，１５２，１４７．酸化膜
１１０，１１１，１１６，１１７．サイドウォール
１１２，１１８，１２２，１２３，１４３，１４５，１５３，１６３，１６６，１９１〜１９４．レジスト
１１３，１１３ａ．ｎ^＋型シリコン層
１１９，１１９ａ．ｐ^＋型シリコン層
１１４，１２０．シリコン層
１２９（１２９ａ，１２９ｂ），１２９ｃ，１３０，１３１．絶縁膜
１３２，１３９，１３９ａ，１４０，１４０ａ．絶縁膜（ゲート絶縁膜）
１３３，１３７，１３７ａ，１３８，１３８ａ．金属膜
１３４〜１３６，１４１，１４２，１５４〜１５７．ポリシリコン膜
１４４．ｎ^＋型シリコン層
１４６．ｐ^＋型シリコン層
１５８，１５９（１５９ａ〜１５９ｃ），１６０．金属シリコン化合物層（化合物層）
１６２．層間絶縁膜
１６４，１６５，１６７〜１６９．コンタクト孔
１７０，１７３，１７６，１７９，１８２，１８５，１８８，１９０，１９５，１９７，１９８，２００，２０１，２０３，２０４，２０６ バリアメタル層
１７１，１７２，１７４，１７５，１７７，１７８，１８０，１８１，１８３，１８４，１８６，１８７，１８９，１９６，１９９，２０２，２０５． 金属層
２０７，２０８．柱状シリコン層
２０９，２１０．ゲート電極
２１１，２１２．平面状シリコン層
２１３〜２１７．コンタクト
２１８．ゲート配線
２１９．電源配線
２２０．出力配線
２２１．入力配線
２２２．電源配線
２２３，２２４．絶縁膜サイドウォール

Claims (9)

1. 第１の平面状半導体層と、
   該第１の平面状半導体層上に形成された第１の柱状半導体層と、
   該第１の柱状半導体層の下部領域と前記第１の平面状半導体層とに形成された第１の高濃度半導体層と、
   前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
   前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、該第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
   該第１のゲート絶縁膜上に該第１のゲート絶縁膜を取り囲むように形成された第１のゲート電極と、
   該第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
   前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、該第１の柱状半導体層の前記上部領域を取り囲むように形成された第１の絶縁膜サイドウォールと、
   前記第１の平面状半導体層中に、前記第１の高濃度半導体層に接するように形成された第２の金属半導体化合物層と、
   前記第２の高濃度半導体層上に形成された第１のコンタクトと、
   を備え、
   前記第１のコンタクトと前記第２の高濃度半導体層とは直接接続されており、
   前記第１のゲート電極は、第１の金属半導体化合物層を備える、
   ことを特徴とする半導体装置。
2. 前記第１のコンタクトと前記第２の高濃度半導体層との間に形成された第５の金属半導体化合物層をさらに備え、
   該第５の金属半導体化合物層の金属は、前記第１の金属半導体化合物層の金属及び前記第２の金属半導体化合物層の金属とは異なる、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１のゲート電極は、前記第１のゲート絶縁膜と前記第１の金属半導体化合物層との間に形成された第１の金属膜をさらに備える、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 第１のトランジスタと第２のトランジスタとを備える半導体装置であって、
   該第１のトランジスタは、
   第１の平面状半導体層と、
   該第１の平面状半導体層上に形成された第１の柱状半導体層と、
   該第１の柱状半導体層の下部領域と前記第１の平面状半導体層とに形成された第２導電型の第１の高濃度半導体層と、
   前記第１の柱状半導体層の上部領域に形成された第２導電型の第２の高濃度半導体層と、
   前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、該第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
   該第１のゲート絶縁膜上に該第１のゲート絶縁膜を取り囲むように形成された第１のゲート電極と、
   該第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
   前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、該第１の柱状半導体層の前記上部領域を取り囲むように形成された第１の絶縁膜サイドウォールと、
   前記第１の平面状半導体層中に、前記第１の高濃度半導体層に接するように形成された第２の金属半導体化合物層と、
   前記第２の高濃度半導体層上に形成された第１のコンタクトと、
   を備え、
   前記第２のトランジスタは、
   第２の平面状半導体層と、
   該第２の平面状半導体層上に形成された第２の柱状半導体層と、
   該第２の柱状半導体層の下部領域と前記第２の平面状半導体層とに形成された第１導電型の第３の高濃度半導体層と、
   前記第２の柱状半導体層の上部領域に形成された第１導電型の第４の高濃度半導体層と、
   前記第３の高濃度半導体層と前記第４の高濃度半導体層との間の前記第２の柱状半導体層の側壁に、該第２の柱状半導体層を取り囲むように形成された第２のゲート絶縁膜と、
   該第２のゲート絶縁膜上に該第２のゲート絶縁膜を取り囲むように形成された第２のゲート電極と、
   該第２のゲート電極と前記第２の平面状半導体層との間に形成された第２の絶縁膜と、
   前記第２のゲート電極の上面及び前記第２の柱状半導体層の上部側壁に接し、該第２の柱状半導体層の前記上部領域を取り囲むように形成された第２の絶縁膜サイドウォールと、
   前記第２の平面状半導体層中に、前記第３の高濃度半導体層に接するように形成された第４の金属半導体化合物層と、
   前記第４の高濃度半導体層上に形成された第２のコンタクトと、
   を備え、
   前記第１のコンタクトと前記第２の高濃度半導体層とは直接接続されており、
   前記第２のコンタクトと前記第４の高濃度半導体層とは直接接続されており、
   前記第１のゲート電極は、第１の金属半導体化合物層を備え、
   前記第２のゲート電極は、第３の金属半導体化合物層を備える、
   ことを特徴とする半導体装置。
5. 前記第１のコンタクトと前記第２の高濃度半導体層との間に形成された第５の金属半導体化合物層と、
   前記第２のコンタクトと前記第４の高濃度半導体層との間に形成された第６の金属半導体化合物層と、
   をさらに備え、
   前記第５の金属半導体化合物層の金属は、前記第１の金属半導体化合物層の金属及び前記第２の金属半導体化合物層の金属とは異なり、
   前記第６の金属半導体化合物層の金属は、前記第３の金属半導体化合物層の金属及び前記第４の金属半導体化合物層の金属とは異なる、
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１のゲート電極は、前記第１のゲート絶縁膜と前記第１の金属半導体化合物層との間に形成された第１の金属膜をさらに備え、
   前記第２のゲート電極は、前記第２のゲート絶縁膜と前記第３の金属半導体化合物層との間に形成された第２の金属膜をさらに備える、ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１のトランジスタをエンハンスメント型とする材料から形成されており、
   前記第２のゲート絶縁膜と前記第２の金属膜とは、前記第２のトランジスタをエンハンスメント型とする材料から形成されている、ことを特徴とする請求項６に記載の半導体装置。
8. 請求項３に記載の半導体装置を製造するための半導体装置の製造方法であって、
   該半導体装置の製造方法は、
   前記第１の平面状半導体層と、該第１の平面状半導体層上に形成されハードマスクが上面に形成された前記第１の柱状半導体層と、前記第１の平面状半導体層と前記第１の柱状半導体層の下部領域とに形成された前記第１の高濃度半導体層と、前記ハードマスク上及び前記第１の平面状半導体層上に形成された第３の絶縁膜を有する構造体を用意する工程と、
   前記構造体上に、第４の絶縁膜、第３の金属膜、及び第１の半導体膜を順に形成する工程と、
   該第１の半導体膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に該第１の半導体膜を残存させる工程と、
   前記第３の金属膜をエッチングし、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
   前記第４の絶縁膜をエッチングし、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる、第４の絶縁膜エッチング工程と、
   前記第４の絶縁膜エッチング工程の結果物上に第２の半導体膜を形成する第２の半導体膜形成工程と、
   前記第２の半導体膜形成工程の結果物を埋め込むように第３の半導体膜を形成する工程と、
   該第２の半導体膜と該第３の半導体膜と前記第１の半導体膜とを平坦化する工程と、
   前記平坦化された第２の半導体膜と第３の半導体膜と第１の半導体膜とを、前記第３の金属膜の上部領域が露出するようにエッチバックする工程と、
   前記サイドウォール状に残存させた第３の金属膜と前記サイドウォール状に残存させた第４の絶縁膜とを、前記第１の柱状半導体層の上部側壁が露出するようにエッチングして、前記第１の金属膜と前記第１のゲート絶縁膜とを形成する工程と、
   前記第１の柱状半導体層の前記上部領域に前記第１の高濃度半導体層と同じ導電型の前記第２の高濃度半導体層を形成する第２の高濃度半導体層形成工程と、
   前記第２の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
   該酸化膜と該窒化膜とが、前記第１の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第１の絶縁膜サイドウォールを形成する工程と、
   前記第１の半導体膜と前記第２の半導体膜と前記第３の半導体膜とをエッチングして、少なくとも前記第１の半導体膜と前記第２の半導体膜との一部を、前記第１の金属膜の側壁に該第１の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
   前記半導体膜エッチング工程で露出した、前記第１の平面状半導体層上の前記第３の絶縁膜をエッチングして除去し、前記第１の平面状半導体層を露出させる第１の平面状半導体層露出工程と、
   前記第１の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第１の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第１の金属膜上に残存させた前記第１の半導体膜及び前記第２の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
   前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第１の平面状半導体層中に前記第２の金属半導体化合物層を形成し、且つ前記第１のゲート電極中に前記第１の金属半導体化合物層を形成する工程と、
   を備える、ことを特徴とする半導体装置の製造方法。
9. 前記ハードマスク上の前記第３の絶縁膜を除去する工程と、
   前記第１の柱状半導体層の上部に形成された前記第２の高濃度半導体層上に直接、前記第１のコンタクトを形成する工程と、
   をさらに備える、ことを特徴とする請求項８に記載の半導体装置の製造方法。

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