JP2011151375A - 半導体装置とその製造方法、及び電子機器 - Google Patents

Abstract

【課題】寄生容量を低減し、高性能化を図った固体撮像装置等の半導体装置とその製造方法、前記固体撮像装置を備えたカメラ等の電子機器を提供するものである。
【解決手段】本発明の半導体装置は、２つ以上の半導体チプ部２２，２６が貼り合わされた積層半導体チップ２７を有する。積層半導体チップ２７では、少なくとも第１の半導体チップ部２２に画素アレイ２３と多層配線層４１が形成され、第２の半導体チップ部２６にロジック回路２５と多層配線層５５が形成される。第１の半導体チップ部２２には、一部の半導体部分が全て除去された半導体除去領域５２が形成され、半導体除去領域５２内に第１の半導体チップ部２２と第２の半導体チップ部２６との間を接続する複数の接続配線６７が形成される。この半導体装置は、裏面照射型の固体撮像装置として構成される。
【選択図】図３

Description

本発明は、固体撮像装置等の半導体装置とその製造方法、及びこの固体撮像装置を備えたカメラ等の電子機器に関する。

固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。

ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素を配列した画素アレイが形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッド有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。

特許文献２では、イメージセンサを備えた第１の半導体チップと、アナログ／デジタル変換器アレイを備えた第２の半導体チップと、メモリ素子アレイを備えた第３の半導体チップとを積層した半導体イメージセンサ・モジュールが開示されている。第１の半導体チップと第２の半導体チップとは導電性接続導体であるバンプを介して接続される。第２の半導体チップと第３の半導体チップとは、第２の半導体チップを貫通する貫通コンタクトにより接続される。

引用文献１等に示されるように、イメージセンサチップと信号処理を行うロジック回路などの異種回路チップを混載する技術は、種々提案されている。従来技術では、機能チップがほぼ完成した状態で貫通接続孔を形成してチップ間を相互接続したり、バンプを介してチップ間を相互接続していた。

特開２００６−４９３６１号公報 ＷＯ２００６／１２９７６２号公報

本出願人は、先に、画素アレイを備えた半導体チップ部と、ロッジク回路を備えた半導体チップ部とを貼り合わせ、夫々の性能を十分発揮できるようにして高性能化を図り、かつ量産性、コスト低減を図った固体撮像装置を提案した。この固体撮像装置は、共に半製品状態の画素アレイを備えた第１半導体チップ部と、ロッジク回路を備えた第２半導体チップ部とを貼り合わせ、第１半導体チップ部を薄膜化した後、画素アレイとロジック回路の接続がなされる。接続は、第１半導体チップ部の所要の配線に接続する接続導体と、第１半導体チップ部を貫通して第２半導体チップ部の所要の配線に接続する貫通接続導体と、両接続導体を繋ぐ連結導体からなる接続配線を形成して行われる。その後、完成品状態にしてチップ化して、裏面照射型の固体撮像装置として構成される。

ところで、この固体撮像装置では、接続導体及び貫通接続導体は、第１半導体チップ部のシリコン基板を貫通する貫通孔内に絶縁膜を介して埋め込むように形成される。接続導体及び貫通接続導体は、横断面積が比較的に大きい。このため、接続導体及び貫通接続導体とシリコン基板との間に形成される寄生容量が無視できない場合、この寄生容量は、回路の駆動速度の低下を招き、固体撮像装置での高性能化の阻害要因となることが判明した。

さらに、貼り合わせ半導体チップ部間を接続導体及び貫通接続導体で接続する構成の固体撮像装置においては、各垂直信号線に相当する配線（つまり引き回し配線）毎に、対をなす上記の導体（接続導体及び貫通接続導体）が接続される。このとき、寄生容量である対グランド容量と隣接カップリング容量が発生する。対グランド容量は、配線とグランド電位である例えば半導体基板との間の寄生容量である。隣接カップリング容量は、隣り合う引き回し配線間、あるいは隣り合う対の導体間の寄生容量である。対グランド容量は、電源を強化したり、バッファ回路を設けて電流を流すようにすれば解消が可能である。しかし、隣接カップリング容量は、隣の列との干渉であるため、解消できない。

このような寄生容量の問題点は、それぞれ半導体集積回路を備えた半導体チップ部を貼り合わせて、両半導体チップ部間を接続導体及び貫通接続導体で接続した半導体装置においても起こり得る。

本発明は、上述の点に鑑み、寄生容量を低減し、高性能化を図った固体撮像装置等の半導体装置とその製造方法を提供するものである。また、本発明は、上記固体撮像装置を備えたカメラ等の電子機器を提供するものである。

本発明に係る半導体装置は、２つ以上の半導体チプ部が貼り合わされ、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップを有する。第１の半導体チップ部は、その一部の半導体部分が全て除去された半導体除去領域を有する。そして、本発明の半導体装置は、この半導体除去領域内に第１の半導体チップ部と第２の半導体チップ部との間を接続する複数の接続配線を有して、裏面照射型の固体撮像装置として構成される。

本発明の半導体装置では、画素アレイが形成された第１の半導体チップの一部の半導体部分を全て除去した半導体除去領域を形成し、この半導体除去領域内に第１及び第２の半導体チップ部間を接続する接続配線が形成される。これにより、接続配線と半導体間の寄生容量を低減することができる。

本発明に係る半導体装置の製造方法は、少なくとも、第１の半導体ウェハと第２の半導体ウェハを含む、２つの半導体ウェハを貼り合わせる工程を有する。第１の半導体ウェハは、第１の半導体チップ部となる領域に画素アレイと多層配線層が形成されている。第２の半導体ウェハは、第２の半導体チップ部となる領域にロジック回路と多層配線層が形成されている。次に、第１の半導体ウェハにおける第１の半導体チップ部となる領域の一部の半導体部分を全て除去して半導体除去領域を形成する工程を有する。さらに、半導体除去領域内に、第１の半導体チップ部と第２の半導体チップ部との間を接続する複数の接続配線を形成する工程と、完成品状態にしてチップ化する工程を有して、裏面照射型の固体撮像装置を製造する。

本発明の半導体装置の製造方法では、２つ以上の半導体ウェハを貼り合わせた後、画素アレイが形成された第１の半導体チップ部となる領域の一部の半導体部分を全て除去し、その半導体除去領域内に第１、第２の半導体チップ部間を接続する接続配線を形成する。これにより、接続配線と半導体間の寄生容量が低減された裏面照射型の固体撮像装置が製造される。

本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、２つ以上の半導体チプ部が貼り合わされ、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップを有する。第１の半導体チップ部は、その一部の半導体部分が全て除去された半導体除去領域を有する。そして、本発明の固体撮像装置は、半導体除去領域内に形成された第１の半導体チップ部と第２の半導体チップ部との間を接続する複数の接続配線とを有して、裏面照射型の固体撮像装置として構成される。

本発明の電子機器では、固体撮像装置として上述した構成の裏面照射型の固体撮像装置を備えている。したがって、固体撮像装置において、第１、第２の半導体チップ部間を接続する接続配線と半導体間の寄生容量を低減することができる。

本発明に係る半導体装置は、２つ以上の半導体チプ部が貼り合わされ、少なくとも第１の半導体チップ部に第１の半導体集積回路と多層配線層が形成され、第２の半導体チップ部に第２の半導体集積回路と多層配線層が形成され積層半導体チップを有する。第１の半導体チップ部は、その一部の半導体部分が全て除去された半導体除去領域を有する。さらに、本発明の半導体装置は、半導体除去領域内に形成された第１の半導体チップ部と第２の半導体チップ部との間を接続する複数の接続配線を有する。

本発明の半導体装置では、第１の半導体チップ部の一部の半導体部分を全て除去した半導体除去領域を形成し、この半導体除去領域内にそれぞれ半導体集積回路が形成された第１、第２の半導体チップ部間を接続する接続配線が形成される。これにより、接続配線と半導体間の寄生容量を低減することができる。

本発明に係る半導体装置によれば、第１及び第２の半導体チップ部間を接続する接続配線と半導体間の寄生容量が低減するので、貼り合わせチップによる裏面照射型の固体撮像装置の高性能化を図ることができる。

本発明に係る半導体装置の製造方法によれば、第１及び第２の半導体チップ部間を接続する接続配線と半導体間の寄生容量を低減させることができ、貼り合わせチップによる高性能の裏面照射型の固体撮像装置を製造することができる。

本発明に係る電子機器によれば、寄生容量を低減して高性能化を図った、貼り合わせチップによる裏面照射型の固体撮像装置を備えることにより、高品質のカメラ等の電子機器を提供することができる。

本発明に係る半導体装置によれば、第１及び第２の半導体チップ部間を接続する接続配線と半導体間の寄生容量が低減するので、貼り合わせチップによる半導体集積回路装置の高性能化を図ることができる。

本発明に適用されるＭＯＳ固体撮像装置の一例を示す概略構成図である。 Ａ〜Ｃ 本発明の実施の形態に係る固体撮像装置と従来例に係る固体撮像装置の模式図である。 本発明の第１実施の形態に係る固体撮像装置を示す要部の概略構成図である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その８）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その９）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１０）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１１）である。 Ａ，Ｂ 本発明に係る半導体除去領域の位置を示す概略平面図である。 本発明の第２実施の形態に係る固体撮像装置を示す要部の概略構成図である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。 第２実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その８）である。 本発明の第３実施の形態に係る固体撮像装置を示す要部の概略構成図である。 第３実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第３実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第３実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第３実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第３実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 本発明の第４実施の形態に係る固体撮像装置を示す要部の概略構成図である。 図３１のＡ−Ａ線上の概略断面図である。 図３１のＢ−Ｂ線上の概略断面図である。 図３１における第１の接続パッドを示す分解平面図である。 図３１における第２の接続パッドを示す分解平面図である。 本発明の第５実施の形態に係る固体撮像装置を示す要部の概略構成図である。 本発明の第６実施の形態に係る固体撮像装置を示す要部の概略構成図である。 図３７のＡ−Ａ線上の概略断面図である。 本発明の第７実施の形態に係る固体撮像装置を示す要部の概略構成図である。 本発明の第８実施の形態に係る半導体装置を示す概略構成図である。 本発明の第９実施の形態に係る半導体装置を示す概略構成図である。 本発明の第１０実施の形態に係る半導体装置を示す概略構成図である。 本発明に係る接続パッドのレイアウトを適用した固体撮像装置の他の例を示す概略構成図である。 図４３の固体撮像装置における接続パッドのレイアウト例を示す概略平面図である。 本発明に係る接続パッドのレイアウトを適用した半導体装置の他の例を示す概略構成図である。 図４５の半導体装置における接続パッドのレイアウト例を示す概略平面図である。 本発明に係る保護ダイオードを有する固体撮像装置の実施の形態を示す概略構成図である。 本発明に係る接続配線の領域の例を示す要部の概略断面図である。 図４８のＡ−Ａ線上の概略断面図である。 本発明に係る隣り合う接続導体の領域の例を示す要部の概略断面図である。 本発明に係る隣り合う貫通接続導体の領域構成例を示す要部の概略断面図である。 本発明に係る半導体チップ間の接続配線の、回路上の挿入位置の説明に供する模式的説明図である。 本発明の第１１実施の形態に係る電子機器を示す概略構成図である。

以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例とその製造方法例）
３．第２実施の形態（固体撮像装置の構成例とその製造方法例）
４．第３実施の形態（固体撮像装置の構成例とその製造方法例）
５．第４実施の形態（固体撮像装置の構成例）
６．第５実施の形態（固体撮像装置の構成例）
７．第６実施の形態（固体撮像装置の構成例）
８．第７実施の形態（固体撮像装置の構成例）
９．第８実施の形態（半導体装置の構成例）
１０．第９実施の形態（半導体装置の構成例）
１１．第１０実施の形態（半導体装置の構成例）
１２．第１１実施の形態（電子機器の構成例）

＜１．ＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の半導体装置に適用されるＭＯＳ固体撮像装置の概略構成を示す。このＭＯＳ固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素アレイ（いわゆる画素領域）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。

図２に、本発明に係るＭＯＳ固体撮像装置の基本的な概略構成を示す。従来のＭＯＳ固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素アレイ１５３と、制御回路１５４と、信号処理するためのロジク回路１５５とを搭載して構成される。通常、画素アレイ１５３と制御回路１５４でイメージセンサ１５６が構成される。これに対して、本発明の一実施の形態におけるＭＯＳ固体撮像装置２０は、図２Ｂに示すように、第１の半導体チップ部２２に画素アレイ２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２０が構成される。本発明の他の実施の形態におけるＭＯＳ固体撮像装置２１は、図２Ｃに示すように、第１の半導体チップ部２２に画素アレイ２３を搭載し、第２の半導体チップ部２６にと制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２１が構成される。

図示しないが、ＭＯＳ固体撮像装置の構成によっては、２つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第１及び第２の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して３つ以上の半導体チップ部を貼り合わせて、１つのチップとしたＭＯＳ固体撮像装置を構成することもできる。

＜２．第１実施の形態＞
［固体撮像装置の構成例］
図３に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第１実施の形態を示す。第１実施の形態に係る固体撮像装置２８は、画素アレイ２３と制御回路２４が形成された第１の半導体チップ部２２と、ロジック回路２５が形成された第２の半導体チップ部２６とが貼り合わされた積層半導体チップ２７を有して構成される。第１の半導体チップ部２２と第２の半導体チップ部２６とは、互いの多層配線層４１及び５５が向かい合うようにして貼り合わされる。貼り合わせは、本例では保護膜４２及び５６を介して接着剤層５７にてなされる。その他、プラズマ接合で貼り合わせることもできる。

本実施の形態では、第１の半導体チップ部２２の一部の半導体部分を全て除去した半導体除去領域５２が形成され、この半導体除去領域５２内において、第１の半導体チップ部２２と第２の半導体チップ部２６との間を接続する接続配線６７が形成されて成る。半導体除去領域５２は、画素アレイ２３の各垂直信号線に相当する引き回し配線４０ｄに接続される各接続配線６７が形成される部分を包含する全体領域であり、図１５Ａに示すように、画素アレイ２３の外側に形成される。半導体除去領域５２は、いわゆる電極パッド領域に相当する。図１５Ａでは、半導体除去領域５２が画素アレイ２３の垂直方向の外側に形成される。

第１の半導体チップ部２２は、薄膜化された第１の半導体基板３１に、光電変換部となるフォトダイオード（ＰＤ）と複数の画素トランジスタＴｒ１、Ｔｒ２からなる画素アレイ２３と、ＭＯＳトランジスタＴｒ３、Ｔｒ４からなる制御回路２４が形成される。画素トランジスタＴｒ１及びＴｒ２、ＭＯＳトランジスタＴｒ３及びＴｒ４は、それぞれ代表して示している。半導体基板３１の表面３１ａ側には、層間絶縁膜３９を介して複数、本例では３層のメタルＭ１〜Ｍ３による配線４０［４０ａ，４０ｂ，４０ｃ］を配置した多層配線層４１が形成される。画素トランジスタＴｒ１、Ｔｒ２及び制御回路２４のＭＯＳトランジスタＴｒ３、Ｔｒ４については、後の製造方法で詳細に説明される。

第２の半導体チップ部２６は、第２の半導体基板４５に、ＭＯＳトランジスタＴｒ６〜Ｔｒ８からなるロッジク回路２５が形成される。半導体基板４５の表面４５ａ側には、層間絶縁膜４９を介して複数、本例では３層のメタルＭ１１〜Ｍ１３による配線５３［５３ａ，５３ｂ，５３ｃ］を配置した多層配線層５５が形成される。ＭＯＳトランジスタＴｒ６〜Ｔｒ８については、後の製造方法で詳細に説明される。

第１の半導体チップ部２２の半導体除去領域５２では、第１の半導体基板３１の全てが例えばエッチングにより除去されている。半導体除去領域３１の底面、側面から半導体基板の表面に延長して、例えばシリコン酸化（ＳｉＯ２）膜５８とシリコン窒化（ＳｉＮ）膜５９による積層絶縁膜６１が形成される。積層絶縁膜６１は、半導体除去領域５２の凹部の側面に露出する半導体基板３１を保護する保護用絶縁膜であり、かつ画素における反射防止膜を兼ねている。

半導体除去領域５２では、シリコン窒化膜５９から第１の半導体チップ部２２における多層配線層４１の所要の配線、本例では３層目メタルＭ３による引き回し配線４０ｄに電気的に繋がる第１の接続パッド６５に達する接続孔６４が形成される。また、第１の半導体チップ部２２の多層配線層４１を貫通して第２の半導体チップ部２６における多層配線層５５の所要の配線、本例では３層目メタルＭ１３による引き回し配線５３ｄに電気的に繋がる第２の接続パッド６３に達する貫通接続孔６２が形成される。

接続配線６７は、接続孔６４，６２内に埋め込まれて第１の接続パッド６５に電気的に接続する接続導体６８と、第２の接続パッド６３に電気的に接続する貫通接続導体６９と、両導体６８及び６９の上端で電気的に連結する連結導体７１とにより形成される。

第１の半導体チップ部２２のフォトダイオード３４の光入射面となる裏面３１ｂ側上に遮光を必要とする領域を覆う遮光膜７２が形成される。さらに遮光膜７２を覆うように平坦化膜７３が形成され、平坦化膜７３上に各画素に対応してオンチップカラーフィルタ７４が形成され、その上にオンチップマイクロレンズ７５が形成され、裏面照射型の固体撮像装置２８が構成される。接続配線６７の外部に露出する連結導体７１が、外部配線とボンディングワイヤを介して接続するための電極パッドとなる。

［固体撮像装置の製造方法例］
図４〜図１４に、第１実施の形態に係る固体撮像装置２８の製造方法を示す。
先ず、図４に示すように、第１の半導体ウェハ（以下、半導体基板という）３１の各チップ部となる領域に半製品状態のイメージセンサ、すなわち画素アレイ２３と制御回路２４を形成する。すなわち、半導体基板（例えばシリコン基板）３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。

フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。図４では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。素子分離領域３８は、例えば基板に形成した溝内にＳｉＯ_２膜等の絶縁膜を埋め込んでなるＳＴＩ（Shallow Trench Isolation）構造に形成される。

一方、制御回路２４側では、半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図４では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路２３を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。

次いで、半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。

次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層のメタルＭ１〜Ｍ３による配線４０［４０ａ、４０ｂ、４０ｃ］を形成して多層配線層４１を形成する。配線４０は、銅（Ｃｕ）で形成する。通常、各銅の配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に銅の配線４０のキャップ膜、いわゆる保護膜４２を形成する。これまでの工程で、半製品状態の画素アレイ２３及び制御回路２４を有する第１の半導体基板３１を形成する。

一方、図５に示すように、第２の半導体基板（半導体ウェハ）４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７ 、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５では、ＣＭＯＳトランジスタで構成することができる。素子分離領域５０は、例えば基板に形成した溝内にＳｉＯ_２膜等の絶縁膜を埋め込んでなるＳＴＩ構造に形成される。

次いで、半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。

次いで、各接続導体５４に接続するように、層間絶縁膜４９を介して複数層、本例では３層のメタルＭ１１〜Ｍ１３による配線５３［５３ａ、５３ｂ，５３ｃ］を形成して多層配線層５５を形成する。配線５３は、銅（Ｃｕ）で形成する。上述と同様に、層間絶縁膜４９上に銅の配線５３のキャップ膜、いわゆる保護膜５６を形成する。これまでの工程で、半製品状態のロジック回路２５を有する第２の半導体基板４５を形成する。

次に、図６に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、貼り合わせる。貼り合わせは、例えばプラズマ接合と、接着剤による接合がある。本例では接着剤で貼り合わせる。接着剤を用いる場合は、図７に示すように、第１及び第２の半導体基板３１及び４５の接合面の一方に接着剤層５８を形成し、この接着剤層５８を介して重ね合わせて両者を接合する。すなわち、第１及び第２の半導体基板３１及び４５を貼り合わせる。

なお、プラズマ接合の場合は、図示しないが、第１の半導体ウェハ３１と第２の半導体ウェハ４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜を形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。

次に、図８に示すように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化した後、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層を形成する。半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば３〜５μｍ程度まで薄膜化する。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄膜化が行われる。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。

次に、図９に示すように、貼り合わされた第１及び第２の半導体基板３１及び４５において、完成後の第１の半導体チップ部となる領域の一部の半導体部分、すなわち一部の半導体基板３１の全てを除去して半導体除去領域５２を形成する。この半導体除去領域５２は、画素アレイの各垂直信号線に相当する引き回し配線４０ｄに接続される各接続配線が形成される部分を包含する全体領域であり、図１５Ａに示すように、画素アレイ２３の外側に形成される。図１５Ａでは、半導体除去領域５２は画素アレイ２３の垂直方向の外側に形成される。

次に、図１０に示すように、半導体除去領域５２の内面から制御回路２４及び画素アレイ２３の裏面（光入射面）にわたって、シリコン酸化（ＳｉＯ２）膜５８及びシリコン窒化（ＳｉＮ）膜５９の積層絶縁膜６１を被着形成する。積層絶縁膜６１は、半導体除去領域５２の半導体側面の保護膜となると共に、画素アレイ２３での反射防止膜を兼ねている。

次に、図１１に示すように、半導体除去領域５２において、積層絶縁膜６１から第１の半導体基板３１の多層配線層４１を貫通して第２の半導体基板４５の多層配線層５５の所要の配線５３に繋がる第２の接続パッド６３に達する貫通接続孔６２を形成する。本例の貫通接続孔６２は、多層配線層の最上層、すなわち３層目メタルＭ１３による配線５３ｄに電気的に繋がる第２の接続パッド６３に達する。貫通接続孔６２は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第２の接続パッド６３に繋がる３層目メタルＭ１３による配線５３ｄは、垂直信号線に相当する引き回し配線となる。図示の例では、第２の接続パッド６３は、３層目メタルＭ１３で形成され、垂直信号線に相当する引き回し配線５３ｄに連続して形成される。

次に、図１２に示すように、半導体除去領域５２において、積層絶縁膜６１から第１の半導体基板３１の多層配線層４１の所要の配線４０に繋がる第１の接続パッド６５に達する接続孔６４を形成する。本例では、多層配線層４１の３層目メタルＭ３による配線４０ｄに電気的に繋がる第１の接続パッド６５に達する接続孔６４を形成する。接続孔６４は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第１の接続パッド６５に繋がる３層目メタルＭ３による配線４０ｄは、垂直信号線に相当する引き回し配線となる。図示の例では、第１の接続パッド６５は、３層目メタルＭ３で形成され、垂直信号線に相当する引き回し配線４０ｄに連続して形成される。

次に、図１３に示すように、第１の接続パッド６５と第２の接続パッド６３を電気的に接続する接続配線６７を形成する。すなわち、両接続孔６２及び６４内に埋め込まれるように、第１の半導体基板３１の裏面上にわたって導電膜を形成した後、エッチバック、パターニングを行って接続配線６７を形成する。接続配線６７は、接続孔６４内に埋め込まれて第１の接続パッド６５に接続する接続導体６８と、貫通接続孔６２内に埋め込まれて第２の接続パッドに接続する貫通接続導体６９を有する。さらに、接続配線６７は、半導体除去領域の露出する底面上に在って接続導体６８と貫通接続導体６９とを電気的に連結する連結導体７１とを有する。接続導体６８、貫通接続導体６９及び連結導体７１は同じ金属で一体に形成される。接続配線６７は、バリアメタル（ＴｉＮなど）を介したタングステン（Ｗ）、あるいはアルミニウム（Ａｌ）、金（Ａｕ）などのパターニング可能な金属で形成することができる。

次に、図１４に示すように、遮光すべき領域上に遮光膜７２を形成する。遮光膜７２は、図では模式的に制御回路２４上に形成しているが、その他、画素トランジスタ上にも形成することができる。遮光膜７２としては、例えばタングステン（Ｗ）などの金属を用いることができる。この遮光膜７２を被覆するように、画素アレイ２３上にわたって平坦化膜７３を形成する。さらに、平坦化膜７３上に各画素に対応して、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。第１の半導体基板３１においては、画素アレイ２３、制御回路２５が完成品状態となる。接続配線６７の連結導体７１は、外部に露出した電極パッドとなる。第２の半導体基板４５においては、ロジック回路２５が完成品状態となる。

次いで、各チップに分割して、図３に示す目的の裏面照射型の固体撮像装置２８を得る。この固体撮像装置２８は、接続配線６７の連結導体７１による電極パッドに対して、ワイヤボンディングにて外部配線に接続される。

第１実施の形態に係る固体撮像装置及びその製造方法によれば、第１の半導体チップ部２２に画素アレイ２３及び制御回路２４を形成し、第２の半導体チップ部２６に信号処理するロジック回路２５を形成している。このように画素アレイの機能とロジック機能を異なるチップ部に形成して貼り合わせた構成であるので、画素アレイ２３、ロジック回路２５のそれぞれに最適なプロセス技術を用いることができる。従って、画素アレイ２３、ロジック回路２５のそれぞれの性能を十分に発揮させることができ、高性能の固体撮像装置を提供することができる。

そして、本実施の形態では、特に、第１の半導体チップ部２２の一部、すなわち接続導体及び貫通接続導体が形成される領域の半導体部分を全て除去している。この半導体部分が除去された半導体除去領域５２内に、接続導体６８及び貫通接続導体６９が形成されるので、接続導体６８及び貫通接続導体６９と半導体基板３１との間の寄生容量が低減し、固体撮像装置のより高性能化を図ることができる。

図２Ｃの構成を採用すれば、第１の半導体チップ部２２側には光を受ける画素アレイ２３を形成するだけで良く、制御回路２４及びロジック回路２５は分離して第２の半導体チップ部２６に形成することができる。これによって、それぞれの半導体チップ部２２，２６の製造に最適なプロセス技術を独立して選択することがきると共に、製品モジュールの面積も削減することができる。

第１実施の形態では、画素アレイ２３及び制御回路２４を有する第１の半導体基板３１とロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄膜化している。つまり、第２の半導体基板４５を、第１の半導体基板３１の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。

本実施の形態では、第１の半導体基板３１を薄膜化し、さらに半導体部分が除去された半導体除去領域５２内に貫通接続孔６２及び接続孔６４の形成を行うので、孔のアスペクト比が小さくなり、高精度に接続孔６２及び６４を形成することができる。従って、高性能の固体撮像装置を高精度に製造することができる。

＜３．第２実施の形態＞
［固体撮像装置の構成例］
図１６に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第２実施の形態を示す。第２実施の形態に係る固体撮像装置７８は、画素アレイ２３と制御回路２４が形成された第１の半導体チップ部２２と、ロジック回路２５が形成された第２の半導体チップ部２６とが貼り合わされた積層半導体チップ２７を有して構成される。第１の半導体チップ部２２と第２の半導体チップ部２６とは、互いの多層配線層４１及び５５が向かい合うようにして貼り合わされる。

本実施の形態では、第１の半導体チップ部２２の一部の半導体部分を全て除去した半導体除去領域５２が形成され、半導体除去領域５２の内面から半導体基板３１の裏面３１ｂ上に延長する積層絶縁膜６１が形成される。この半導体除去領域内に、半導体基板３１上の積層絶縁膜の表面と面一となる平坦化された絶縁膜７７が形成される。絶縁膜７７は、積層絶縁膜６１の表面側のシリコン窒化膜５９とエッチングレートの異なる、例えばシリコン酸化膜等の絶縁膜で形成される。

そして、この絶縁膜７７を通してそれぞれ第１の接続パッド６５及び第２の接続パッド６３に達する接続孔６４及び貫通接続孔６２が形成され、この両接続孔６４，６２を通じて第１及び第２の接続パッド６５及び６３間を接続する接続配線６７が形成される。接続配線６７は、接続孔６４，６２内を埋め込むように第１の接続パッド６５に電気的に接続する接続導体６８と、第２の接続パッド６３に電気的に接続する貫通接続導体６９と、両導体６８及び６９を上端で電気的に連結する連結導体７１とにより形成される。接続導体６８、貫通接続導体６９及び連結導体７１は、所要の金属により一体的に形成される。連結導体７１は、平坦化された絶縁膜７７上に形成される。

その他の構成は、第１実施の形態で説明したと同様であるので、図３と対応する部分に同一符号を付して重複説明を省略する。

［固体撮像装置の製造方法例］
図１７〜図２４に、第２実施の形態に係る固体撮像装置７８の製造方法を示す。
図１７は、前述した第１実施の形の固体撮像装置２８の製造工程における図１０と同じ構造である。図１７に至る工程は、前述の図４から図１０までの工程と同じであるため、詳細説明を省略する。

図１７の工程では、半導体除去領域５２の内面から制御回路２４及び画素アレイ２３の裏面（光入射面）にわたって、シリコン酸化（ＳｉＯ２）膜５８及びシリコン窒化（ＳｉＮ）膜５９の積層絶縁膜６１を被着形成する。

次に、図１８に示すように、半導体除去部領域５２内を埋め込むように半導体基板３１の裏面全面に、例えばシリコン酸化膜などの絶縁膜７７を堆積する。

次に、図１９に示すように、絶縁膜７７を所要の厚さまで化学機械研磨（ＣＭＰ）法により研磨する。

次に、図２０に示すように、絶縁膜７７を、フッ酸によるウェットエッチング法によりシリコン窒化膜５９までエッチングしてシリコン窒化膜５９と面一となるように平坦化する。このとき、シリコン窒化膜５９は、エッチングストッパ膜となる。

次に、図２１に示すように、半導体除去領域５２において、絶縁膜７７及び多層配線層４１を貫通して第２の半導体基板４５の多層配線層５５の所要の配線５３ｄに繋がる第２の接続パッド６３に達する貫通接続孔６２を形成する。本例の貫通接続孔６２は、前述と同様に、多層配線層５５の最上層、すなわち３層目メタルＭ１３による配線５３ｄに電気的に繋がる第２の接続パッド６３に達する。貫通接続孔６２は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第２の接続パッド６３に繋がる３層目メタルＭ１３による配線５３ｄは垂直信号線に相当する引き回し配線となる。図示の例では、第２の接続パッド６３は、３層目メタルＭ１３で形成され、垂直信号線に相当する引き回し配線５３ｄに連続して形成される。

次に、図２２に示すように、半導体除去領域５２において、絶縁膜７７から第１の接続パッド６５に達する接続孔６４を形成する。本例の接続孔６４は、多層配線層４１の３層目メタルＭ３による配線４０ｄに電気的に繋がる第２の接続パッド６５に達する。接続孔６４は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第１の接続パッド６５に繋がる３層目メタルＭ３による配線４０ｄは、垂直信号線に相当する引き回し配線となる。図示の例では、第１の接続パッド６５は、３層目メタルＭ３で形成され、垂直信号線に相当する引き回し配線４０ｄに連続して形成される。

次に、図２３に示すように、第１の接続パッド６５と第２の接続パッド６３を電気的に接続する接続配線６７を形成する。すなわち、両接続孔６２及び６４内に埋め込まれるように、絶縁膜７７上及び第１の半導体基板３１の裏面上の全面に導電膜を形成した後、エッチバック、パターニングを行って接続配線６７を形成する。接続配線６７は、接続孔６４内に埋め込まれて第１の接続パッド６５に接続する接続導体６８と、貫通接続孔６２内に埋め込まれて第２の接続パッドに接続する貫通接続導体６９を有する。さらに、接続配線６７は、平坦化されている絶縁膜７７上に在って接続導体６８と貫通接続導体６９とを電気的に連結する連結導体７１を有する。接続導体６８、貫通接続導体６９及び連結導体７１は、導電膜として同じ金属膜で一体に形成することができる。接続配線６７は、バリアメタル（ＴｉＮなど）を介したタングステン（Ｗ）、あるいはアルミニウム（Ａｌ）、金（Ａｕ）などのパターニング可能な金属で形成することができる。

次に、図２４に示すように、遮光すべき領域上に遮光膜７２を形成する。遮光膜７２は、図では模式的に制御回路２４上に形成しているが、その他、画素トランジスタ上にも形成することができる。遮光膜７２としては、例えばタングステン（Ｗ）などの金属を用いることができる。この遮光膜７２を被覆するように、画素アレイ２３上にわたって平坦化膜７３を形成する。さらに、平坦化膜７３上に各画素に対応して、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。第１の半導体基板３１においては、画素アレイ２３、制御回路２５が完成品状態となる。接続配線６７の連結導体７１は、外部に露出した電極パッドとなる。第２の半導体基板４５においては、ロジック回路２５が完成品状態となる。

次いで、各チップに分割して、図１６に示す目的の裏面照射型の固体撮像装置７８を得る。

第２実施の形態に係る固体撮像装置７８及びその製造方法によれば、第１の半導体チップ部２２の一部、すなわち接続導体６８及び貫通接続導体６９が形成される領域の半導体部分を全て除去し、その除去された半導体除去領域５２内に絶縁膜７７が埋め込まれる。この絶縁膜７７に形成された接続孔６４、貫通接続孔６２内に接続導体６８、貫通接続導体６９が埋め込まれるので、接続導体６８，６９が絶縁膜７７により半導体基板３１側面から離れ、接続導体６８、６９と半導体基板３１間の寄生容量を低減することができる。また、半導体除去領域５２内が絶縁膜７７で埋め込まれるので、半導体除去領域５２の側壁に臨む半導体基板３１の面を、積層絶縁膜６１と協同して機械的に確実に保護することができる。従って、固体撮像装置のより高性能化を図ることができる。

本実施の形態では、第１の半導体基板３１を薄膜化して貫通接続孔６２及び接続孔６４の形成を行うので、孔のアスペクト比が小さくなり、高精度に接続孔６２及び６４を形成することができる。従って、高性能の固体撮像装置を高精度に製造することができる。

その他、説明を省略するが、第１実施の形態で説明したと同様の効果を奏する。

＜４．第３実施の形態＞
［固体撮像装置の構成例］
図２５に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第３実施の形態を示す。第３実施の形態に係る固体撮像装置８２は、画素アレイ２３と制御回路２４が形成された第１の半導体チップ部２２と、ロジック回路２５が形成された第２の半導体チップ部２６とが貼り合わされた積層半導体チップ２７を有して構成される。第１の半導体チップ部２２と第２の半導体チップ部２６とは、互いの多層配線層４１及び５５が向かい合うようにして貼り合わされる。

本実施の形態では、第１の半導体チップ部２２の一部の半導体部分を全て除去した半導体除去領域５２が形成され、半導体除去領域５２の内面から半導体基板３１の裏面上に延長する積層絶縁膜６１が形成される。この半導体除去領域５２内に半導体基板３１上の積層絶縁膜６１の表面と面一となる平坦化された絶縁膜７７が形成され、さらに絶縁膜７７の接続配線６７に対応する部分に表面から所要の深さの凹部８１が形成される。絶縁膜７７は、積層絶縁膜６１の表面側のシリコン窒化膜５９とエッチングレートの異なる例えばシリコン酸化膜等の絶縁膜で形成される。

そして、この凹部８１下の絶縁膜７７を通してそれぞれ第１の接続パッド６５及び第２の接続パッド６３に達する接続孔６４及び貫通接続孔６２が形成される。この両接続孔６４及び６２を通じて第１及び第２の接続パッド６５及び６３間を接続する接続配線６７が形成される。接続配線６７は、接続孔６４，６２内を埋め込むように第１の接続パッド６５に電気的に接続する接続導体６８と、第２の接続パッド６３に電気的に接続する貫通接続導体６９と、両導体６８及び６９を上端で電気的に連結する連結導体７１とにより形成される。接続導体６８、貫通接続導体６９及び連結導体７１は、所要に金属により一体的に形成される。連結導体７１は、絶縁膜７７の凹部８１内に埋め込まれ、連結導体７１の表面が絶縁膜７７の表面と面一となるように形成される。

その他の構成は、第１実施の形態で説明したと同様であるので、図３と対応する部分に同一符号を付して重複説明を省略する。

［固体撮像装置の製造方法例］
図２６〜図３０に、第３実施の形態に係る固体撮像装置８２の製造方法を示す。
図２６は、前述した第２実施の形の固体撮像装置７８の製造工程における図２０と同じ構造である。図２６に至る工程は、前述の図４から図１０を経てさらに図１７から図２０までの工程と同じであるため、詳細説明を省略する。

図２６の工程では、半導体除去領域５２内に埋め込むように絶縁膜７７が堆積された後、絶縁膜７７の表面を化学機械研磨（ＣＭＰ）及びウェットエッチングにより、積層絶縁膜６１の表面と面一になるように平坦化する。

次に、図２７に示すように、絶縁膜７７の表面側に、接続配線６７を形成すべき領域に対応して、表面から所要の深さの凹部８１を形成する。

次に、図２８に示すように、凹部８１下の絶縁膜７７及び多層配線層４１を貫通して第２の接続パッド６３に達する貫通接続孔６２を形成する。本例の貫通接続孔６２は、前述と同様に、第２の半導体チップ部２６の多層配線層５５の最上層のメタル、すなわち３層目メタルＭ１３の配線５３ｄに電気的に繋がる第２の接続パッド６３に達する。貫通接続孔６２は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第２の接続パッド６３に繋がる配線５３ｄは、垂直信号線に相当する引き回し配線となる。図示の例では、第２の接続パッド６３は、３層目メタルＭ１３で形成され、垂直信号線に相当する引き回し配線５３ｄに連続して形成される。

さらに、半導体除去領域５２において、凹部８１下の絶縁膜７７から第１の接続パッド６５に達する接続孔６４を形成する。本例の接続孔６４は、第１の半導体チップ部２２の多層配線層４１の３層目メタルＭ３による配線４０ｄに電気的に繋がる第２の接続パッド６５に達する。接続孔６４は、画素アレイ２３の各垂直信号線に対応する数だけ複数形成される。第１の接続パッド６５に繋がる３層目のメタル配線４０ｃは、垂直信号線に相当する引き回し配線となる。図示の例では、第１の接続パッド６５は、３層目メタルＭ３で形成され、垂直信号線に相当する引き回し配線４０ｄに連続して形成される。

次に、図２９に示すように、第１の接続パッド６５と第２の接続パッド６３を電気的に接続する接続配線６７を形成する。すなわち、凹部８１内及び両接続孔６２、６４内に埋め込まれるように、絶縁膜７７上及び１の半導体基板３１の裏面上の全面に導電膜を形成した後、エッチバックを行って接続配線６７を形成する。接続配線６７は、接続孔６４内に埋め込まれて第１の接続パッド６５に接続する接続導体６８と、貫通接続孔６２内に埋め込まれて第２の接続パッドに接続する貫通接続導体６９を有する。さらに、接続配線６７は、接続導体６８と貫通接続導体６９とを電気的に連結する連結導体７１を有する。連結導体７１は、凹部８１内に埋め込まれて絶縁膜７７の表面と面一となるように平坦化される。接続導体６８、貫通接続導体６９及び連結導体７１は、導電膜として同じ金属膜で一体に形成することができる。接続配線６７は、エッチバックで形成されるので、銅（Ｃｕ）で形成することができる。接続配線６７は、バリアメタル（ＴｉＮなど）を介したタングステン（Ｗ）、あるいはアルミニウム（Ａｌ）、金（Ａｕ）などの金属で形成することができる。

次に、図３０に示すように、遮光すべき領域上に遮光膜７２を形成する。遮光膜７２は、図では模式的に制御回路２４上に形成しているが、その他、画素トランジスタ上にも形成することができる。遮光膜７２としては、例えばタングステン（Ｗ）などの金属を用いることができる。この遮光膜７２を被覆するように、画素アレイ２３上にわたって平坦化膜７３を形成する。さらに、平坦化膜７３上に各画素に対応して、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。第１の半導体基板３１においては、画素アレイ２３、制御回路２５が完成品状態となる。接続配線６７の連結導体７１は、外部に露出した電極パッドとなる。第２の半導体基板４５においては、ロジック回路２５が完成品状態となる。

次いで、各チップに分割して、図２５に示す目的の裏面照射型の固体撮像装置８２を得る。

第３実施の形態に係る固体撮像装置及びその製造方法によれば、第１の半導体チップ部２２の一部、すなわち接続導体６８及び貫通接続導体６９が形成される領域の半導体部分を全て除去し、その除去された半導体除去領域５２内に絶縁膜７７が埋め込まれる。さらに、この絶縁膜７７に凹部８１が形成され、凹部８１下の絶縁膜７７に形成された接続孔６４及び貫通接続孔６２内に接続導体６８及び貫通接続導体６９が埋め込まれる。これにより、両接続導体６８，６９が絶縁膜７７により半導体基板３１側面から離れ、両接続導体６８，６９と半導体基板３１間の寄生容量を低減することができる。また、半導体除去領域５２内が絶縁膜７７で埋め込まれるので、半導体除去領域５２の側壁に臨む半導体基板３１の面を、積層絶縁膜６１と協同して機械的に確実に保護することができる。従って、固体撮像装置のより高性能化を図ることができる。

連結導体７１が絶縁膜７７の凹部８１内に埋め込まれ、連結導体７１が絶縁膜７７の表面と面一となるように平坦化されるので、表面段差の少ない固体撮像装置を形成することができる。

第３実施の形態では、第１の半導体基板３１を薄膜化し、さらに絶縁膜７７に凹部８１を形成して貫通接続孔６２及び接続孔６４の形成を行うので、孔のアスペクト比がより小さくなり、高精度に接続孔６２及び６４を形成することができる。従って、高性能の固体撮像装置を高精度に製造することができる。

その他、説明を省略するが、第１実施の形態で説明したと同様の効果を奏する。

上述の第２、第３実施の形態では、図２Ｃの構成を採用することもできる。

上述の各実施の形態では、２つの半導体チップ部２２及び２６を貼り合わせた構成である。さらに、本発明の固体撮像装置は、２つ以上の半導体チップ部を貼り合わせた構成とすることもできる。２つ以上の半導体チップ部を貼り合わせた構成においても、画素アレイ２３を有する第１の半導体チップ部２２と、信号処理するためのロジック回路２５を有する第２の半導体チップ部２６間の接続部分では、半導体部分を全て除去した上述の構成が適用される。

前述した半導体チップ部を貼り合わせ構造では、対グランド容量、対隣接カップリング容量などの寄生容量が生じる。特に、接続導体６８及び貫通接続導体６９は表面積が大きいので、隣接する列の接続導体間、あるいは隣接する列の引き回し配線間での隣接カップリング容量を低減させることが望まれる。ここでの接続導体間とは、接続導体６８及び貫通接続導体６９を対としたときの、隣接する対同士の接続導体間を指す。一方、第１の接続パッド６５の面積及びピッチ、第２の接続パッド６３の面積及びピッチは、画素面積及び画素ピッチに比べて大きいので、実用に供し得るレイアウトが望まれる。

次に、対隣接カップリング容量の低減を図り、かつ実用に供し得るレイアウトを可能にした実施の形態を説明する。

＜５．第４実施の形態＞
［固体撮像装置の構成例］
図３１〜図３５に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第４実施の形態を示す。同図は、特に、第１及び第２の半導体チップ部間を電気的に接続する接続パッドを含む配線接続部分のレイアウトのみを示す。図３１は接続パッドアレイの平面図、図３２は図３１のＡ−Ａ線上の断面図、図３３は図３１のＢ−Ｂ線上の断面図である。図３４及び図３５は図３１の分解平面図である。

第４実施の形態に係る固体撮像装置８４は、前述と同様に、２つの半導体チップ部２２、２６が貼り合わされ、第１の半導体チップ部２２の一部の半導体部分が除去され、その半導体除去領域５２内で接続配線６７を介して両半導体チップ部２２、２６間が接続される。本実施の形態において、上記配線接続部分のレイアウトを除く他の構成は、前述の各実施の形態のいずれかの構成を適用できるので、詳細説明を省略する。

第４実施の形態においては、第１の半導体チップ部２２における多層配線層４１の配線４０［４０ａ、４０ｂ、４０ｃ、４０ｄ］が複数層、本例では４層のメタルＭ１〜Ｍ４で形成される。第１の接続パッド６５は、１層目のメタルＭ１で形成され、垂直信号線に相当する引き回し配線４０ｄは２層目以降のメタルで形成される。本例では、垂直信号線に相当する引き回し配線４０ｄが４層目のメタルＭ４で形成される。また、第２の半導体チップ部２６における多層配線層５５の配線５３［５３ａ、５３ｂ、５３ｃ、５３ｄ］が複数層、本例では４層のメタルＭ１１〜Ｍ１４で形成される。第２の接続パッド６３は２層目以降、例えば３層目または４層目、本例では最上層の４層目のメタルＭ１４で形成される。垂直信号線に相当する引き回し配線５３ｄは、接続パッド６３のメタルＭ１４より下層のメタル、本例では１層目のメタルＭ１１で形成される。第１の半導体チップ部２２において、１層目のメタルで形成された第１の接続パッド６５は、２層目、３層目のメタルによる接続部８５及びビア導体８６を介して４層目のメタルによる引き回し配線４０ｄと電気的に接続される。第２の半導体チップ部２６において、４層目のメタルで形成された第２の接続パッド６３は、３層目、２層目のメタルによる接続部８７及びビア導体８８を介して１層目のメタルによる引き回し配線５３ｄと電気的に接続される。

第２の接続パッド６３は、第１、第２の半導体チップ部２２，２６での貼り合わせの位置ずれを考慮して、第１の接続パッド６５より広い面積で形成される。対をなす第１及び第２の接続パッド６５及び６３を纏めて、接続パッド対８９という。

通常は、画素ピッチ毎に垂直信号線を配置しているが、画素ピッチが微細化されると、接続パッド対８９のピッチが相対的に画素ピッチより大きくなり、配線が困難になる。同時に、垂直信号線が密に配置され、垂直信号線間の隣接カップリング容量が大きくなり、不都合を生じる。本実施の形態は、それを回避するようにした接続配線及び垂直信号線のレイアウトである。１つの垂直信号線、あるいは１つの接続導体、あるいは１つの貫通接続導体における、対グランド容量は、２０ｆＦ以下にすることが望まれる。また、隣接カップリング容量は、ストリーキング現象を回避するために、対グランド容量の約１／１０以下、つまり２ｆＦ以下にすることが望まれる。

第１及び第２の接続パッド６５、６３は、平面上から見て八角形、好ましくは正八角形に形成される。接続パッド対８９を構成する第１及び第２の接続パッドは、水平方向に配列される。この接続パッド対８９は、各列の引き回し配線４０ｄ，５３ｄが配列される水平方向に沿って複数配列され、かつ垂直方向に複数段、本例では４段配列される。すなわち、両半導体チップ部２２及び２６の配線接続部分では、それぞれ正八角形をなす第１及び第２の接続パッド６５及び６３が水平方向及び垂直方向に交互に配列される。ここに、接続パッド対８９を水平方向に複数配列すると共に、垂直方向に４段配列して成る接続パッドアレイ９１が構成される。ここで、八角形を定義する。八角形の第１の接続パッド６５は、引き回し配線４０ｄとの接続に供するために、一部突出する接続用の突出部６５ａを一体に有する場合もある（図３２参照）。この場合の形状は、突出量が全体の八角形の形状から見て僅かであるので、八角形の範疇に入る。

接続パッドアレイ９１では、第１、第２の接続パッド６５、６３が平面上から見て、例えば稠密に配列される。第１、第２の接続パッド６５，６３は互いに一部が重なるように配置することも可能である。第１、第２の接続パッド６５，６３にそれぞれ接続導体６８、貫通接続導体６９接続され、両接続導体６８及び６９間を連結する連結導体７１を含む接続配線６７を介して第１及び第２の半導体チップ部２２及び２６が電気的に接続される。接続導体６８、貫通接続導体６９は、それぞれその横断面形状を対応する接続パッド６５、６３の平面形状と同じ八角形となるように形成することができる。本例の接続配線６７は、第３実施の形態と同様に形成される。すなわち、半導体除去領域５２内に絶縁膜７７が埋め込まれ、絶縁膜７７を貫通するように接続導体６５、貫通接続導体６３が形成され、連結導体７１の表面が絶縁膜７７の表面と面一となるように平坦化される。

本実施の形態では、各４列の垂直信号線に相当する引き回し配線４０ｄ、５３ｄが、各４段の接続パッド対８９の第１、第２の接続パッド６５、６３にそれぞれ接続されて構成される。第１の半導体チップ部２２では、第１の接続パッド６５が１層目のメタルＭ１で形成され、各引き回し配線４０ｄがそれ以外の層のメタル、本例では４層目のメタルＭ４で形成される。このため、引き回し配線４０ｄは、第１の接続パッド６５の下を横切るように配線でき、隣り合う引き回し配線４０ｄ間の距離を広げることができる。同様に、第２の半導体チップ部２６では、第２の接続パッド６３が４層目のメタルＭ１４で形成され、各引き回し配線５３ｄがそれ以外の層のメタル、本例では１層目のメタルＭ１１で形成される。このため、引き回し配線５３ｄは、第２の接続パッド６３の下を横切るように配線できるので、隣り合う引き回し配線５３ｄ間の距離を広げることができる。

本実施の形態では、接続パッド対８９の水平方向の１ピッチＰ内に、垂直方向の接続パッド対８９の複数段に対応した複数列の垂直信号線が配列されるようにレイアウトされる。図３１では、接続パッド対８９の１ピッチＰ内に、垂直方向の接続パッド対８９の４段に対応した各４列の垂直信号線に相当する引き回し配線４０ｄ、５３ｄが配列されるようにレイアウトされる。

第４実施の形態に係る固体撮像装置８４によれば、第１、第２の接続パッド６５、６３の平面形状が八角形に形成され、この第１、第２の接続パッド６５、６３が水平、垂直方向に交互に稠密に配列された接続パッドアレイ９１が形成される。すなわち、両半導体チップ部２２、２６の配線接続部分に、稠密の接続パッドアレイ９１が形成される。接続パッドアレイ９１の各４段の接続パッド対８９に対して各４列の垂直信号線に相当する引き回し配線４０ｄ、５２ｄが接続されるので、隣り合う引き回し配線４０ｄ間、引き回し配線５３ｄ間の間隔が広がり、隣接カップリング容量を低減することができる。また、隣り合う接続導体対間には絶縁膜７７が存在するので、接続導体対間における隣接カップリング容量も低減することができる。

第１の半導体チップ部２２では、接続導体６８が１層目のメタルＭ１による接続パッド６５に接続するようにしているので、接続孔の深さが短くなり、接続孔の加工がしやすくなり、また接続導体６８の埋め込みがしやすくなる。

接続パッド対８９では、第１の半導体チップ部２２側の接続パッド６５の面積に比較して、第２の半導体チップ部２６の接続パッド６３の面積が大きく形成される。第１の半導体チップ部２２における接続孔６４と、接続パッド６５との位置は、第１の半導体チップ部２２に形成されているアライメントマークを基準に正確に合わせることができる。一方、第１の半導体チップ部２２と第２の半導体チップ部２６を貼り合わせたときに、貼り合わせずれが生じる懼れがあるが、接続パッド６３の面積が大きいので、貫通接続孔６２と接続パッド６３とを合わせることができる。従って、前述したように、貼り合わせの位置ずれがあっても、接続パッド６５及び６３と、接続導体６４及び貫通接続導体６９との接続を可能にする。

２列４段の接続パッド対８９が、大小の接続パッド６３及び６５の向きを反転するように、水平、垂直方向に交互に配置されるので、接続パッド６３，６５の稠密配置を可能にする。これにより、画素の微細化に伴って画素ピッチが微細化されても、引き回し配線の引き回しを可能にする。

対をなす第１及び第２の接続パッド６５及び６３を水平方向に配列した構成では、後述の対をなす第１及び第２の接続パッド６５及び６３を垂直方向に配列した構成に比較して４列の引き回し配線での配線長さの違いによる配線抵抗差が少なくなる。

接続パッド６５，６３の面積、ピッチは、画素の面積、ピッチより大きいが、接続パッド６５，６３のレイアウトを上記のようにすることにより、配線４０ｄ，５３ｄの引き回しが可能になり、高性能の固体撮像装置を提供できる。

第４実施の形態においても、第１、第２実施の形態の接続配線６７の構成を採用しても、同様に隣接カップリング容量を低減することができる。

第４実施の形態においては、その他、第１〜第３実施の形態で説明したと同様の効果を奏する。

＜６．第５実施の形態＞
［固体撮像装置の構成例］
図３６に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第５実施の形態を示す。同図は、特に、第１及び第２の半導体チップ部２２及び２６間を電気的に接続する接続パッド６５、６３を含む配線接続部分のレイアウトのみを示す。

第５実施の形態に係る固体撮像装置９３は、前述と同様に、２つの半導体チップ部２２、２６が貼り合わされ、第１の半導体チップ部２２の一部の半導体部分が除去され、その半導体除去領域５２内で接続配線６７を介して両半導体チップ部２２、２６間が接続される。本実施の形態において、上記配線接続部分のレイアウトを除く他の構成は、前述の各実施の形態のいずれかの構成を適用できるので、詳細説明を省略する。

第５実施の形態では、画素アレイ２３を挟んで垂直方向に相対向する両外側に接続パッドアレイ９１Ａ及び９１Ｂが配置され、それぞれの接続パッドアレイ９１Ａ及び９１Ｂに交互に垂直信号線に相当する引き回し配線４０ｄ，５３ｄを接続して構成される。本実施の形態では、例えば図３１と同様に、対をなす第１、第２の接続パッド６５、６３を水平方向に配置した接続パッド対８９を垂直方向に複数段、本例では２段に配置される。それぞれの接続パッドアレイ９１Ａ、９１Ｂの接続パッド対８９は、例えば稠密に配置される。そして、２列置きに、対の引き回し配線４０ｄ、５３ｄが交互に接続パッドアレイ９１Ａ、９１Ｂの２段の接続パッド対８９に接続される。両接続パッドアレイ９１Ａ及び９１Ｂは、図１５Ｂに示す半導体除去領域５２ａ，５２ｂに形成される。

図３６では、接続パッド６５、６３の平面形状を八角形、好ましくは正八角形としたが、配線間を広げられるので、接続パッドの平面形状を四角形状、六角形（好ましくは正六角形）とすることもできる。また、本実施の形態では、接続パッド対８９を、後述する第１及び第２の接続パッド６５及び６３を垂直方向に配列した接続パッド対に置き換えた構成にも適用できる。

第５実施の形態の固体撮像装置９３によれば、接続パッドアレイ９１Ａ、９１Ｂが画素アレイ２３を挟んで配置し、垂直信号線に相当する引き回し配線を複数列、本例では２列毎に交互に接続パッドアレイ９１Ａ、９１Ｂの２段の接続パッド対８９に接続している。この構成により、隣り合う引き回し配線４０ｄ間、引き回し配線５３ｄ間を無理に狭くする必要がなくなる。換言すれば、隣り合う引き回し配線４０ｄ間、引き回し配線５３ｄ間を余裕をもって広げることができる。従って、隣接カップリング容量を低減することができる。また引き回し配線間での配線長も差が小さくなり、配線抵抗差をより少なくすることができる。

接続パッド６５，６３の面積、ピッチは、画素の面積、ピッチより大きいが、接続パッドのレイアウトを上記のようにすることにより、配線４０ｄ、５３ｄの引き回しが可能になり、高性能の固体撮像装置を提供できる。

第５実施の形態においても、第１、第２、第３実施の形態の接続配線の構成を採用しても、同様に隣接カップリング容量を低減することができる。

第５実施の形態においては、その他、第１〜第３実施の形態で説明したと同様の効果を奏する。

＜７．第６実施の形態＞
［固体撮像装置の構成例］
図３７及び図３８に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第６実施の形態を示す。同図は、特に、第１及び第２の半導体チップ部２２及び２６間を電気的に接続する接続パッド６５、６３を含む配線接続部分のレイアウトのみを示す。

第６実施の形態の固体撮像装置９５は、前述と同様に、２つの半導体チップ部２２、２６が貼り合わされ、第１の半導体チップ部２２の一部の半導体部分が除去され、その半導体除去領域５２内で接続配線６７を介して両半導体チップ部２２及び２６間が接続される。本実施の形態において、上記配線接続部分のレイアウトを除く他の構成は、前述の各実施の形態のいずれかの構成を適用できるので、詳細説明を省略する。

第６実施の形態では、例えば図３１と同様の正八角形の第１、第２の接続パッド６５、６３を垂直、水平に交互に配列した接続パッドアレイ９１が形成され、この接続パッドアレイ９１の各４段の接続パッド対８９に４列毎の引き回し配線４０ｄ、５３ｄが接続される。第１の半導体チップ部２２における第１の接続パッド６５は１層目のメタルＭ１で形成され、この接続パッド６５に接続される引き回し配線４０ｄは４層目のメタルＭ４で形成される。第２の半導体チップ部２６における第２の接続パッド６３は４層目のメタルＭ１４で形成され、この接続パッド６３に接続される引き回し配線５３ｄは１層目のメタルＭ１１で形成される。

第１の半導体チップ部２２における引き回し配線４０ｄは、接続されない他の所要の第１の接続パッド６５下を横切って配線される。接続パッド６５は比較的面積が広いので、この接続パッド６５を横切る電位の異なる引き回し配線４０ｄとの間にカップリング容量が発生する恐れがある。このため、本実施の形態では、第１の接続パッド６５と所要の引き回し配線４０ｄとの間に、この第１の接続パッド６５と引き回し配線４０ｄと間の層のメタルでシールド配線９６が形成される。すなわち、第１の接続パッド６５と引き回し配線４０ｄとの間に、２層目あるいは３層目、本例では２層目のメタルＭ２によるシールド配線９６が形成される。例えば、図３８に示すように第１の接続パッド６５下に３本の引き回し配線４０ｄが横切ることもあるので、シールド配線９６は接続パッド６５の幅に相当する幅で、各４段の接続パッド対８９に連続して形成される。

また、図示しないが、第２の半導体チップ部２６における引き回し配線５３ｄは、接続されない他の所要の第２の接続パッド６３下を横切って配線される。第２の接続パッド６３も面積が広いので、この接続パッド６３を横切る電位の異なる引き回し配線５３ｄとの間にカップリング容量が発生する恐れがある。このため、第２の接続パッド６３と所要の引き回し配線５３ｄとの間に、この第２の接続パッド６３と引き回し配線５３ｄと間の層のメタルでシールド配線が形成される。すなわち、第２の接続パッド６３と引き回し配線５３ｄとの間に、３層目あるいは２層目、本例では３層目のメタルＭ１３によるシールド配線が形成される。例えば第２の接続パッド６３下に３本の引き回し配線５３ｄが横切ることもあるので、シールド配線は接続パッド６３の幅に相当する幅で、各４段の接続パッド対８９に連続して形成することができる。

第６実施の形態に係る固体撮像装置によれば、第１の接続パッド６５と、この接続パッド６５下を横切る引き回し配線４０ｄとの間に配置されたシールド配線９６により、電位の異なる接続パッド６５と引き回し配線４０ｄ間でカップリング容量の発生が回避される。また、第２の接続パッド６３と、この接続パッド６３下を横切る引き回し配線５３ｄとの間に配置されたシールド配線により、電位の異なる接続パッド６３と引き回し配線５３ｄ間でカップリング容量の発生が回避される。従って、固体撮像装置のより高性能化が図られる。

第６実施の形態においては、その他、第１〜第３実施の形態で説明したと同様の、寄生容量の低減等の効果を奏する。

第６実施の形態では、接続パッド６５の平面形状、あるいは接続パッド６５のレイアウトによらず、シールド配線９６による効果を奏する。

＜８．第７実施の形態＞
［固体撮像装置の構成例］
図３９に、本発明に係る半導体装置、すなわちＭＯＳ固体撮像装置の第７実施の形態を示す。同図は、特に、第１及び第２の半導体チップ部２２及び２６間を電気的に接続する接続パッド６５、６３を含む配線接続部分のレイアウトのみを示す。

第７実施の形態に係る固体撮像装置９７は、前述と同様に、２つの半導体チップ部２２、２６が貼り合わされ、第１の半導体チップ部２２の一部の半導体部分が除去され、その半導体除去領域５２内で接続配線６７を介して両半導体チップ部２２、２６間が接続される。本実施の形態において、上記配線接続部分のレイアウトを除く他の構成は、前述の各実施の形態のいずれかの構成を適用できるので、詳細説明を省略する。

第７実施の形態においては、対をなす第１及び第２の接続パッド６５及び６３が、垂直信号線に相当する引き回し配線４０ｄ、５３ｄが延長する垂直方向（いわゆる縦方向）に配列される。この接続パッド対９９が、引き回し配線４０ｄ、５３ｄが配列される水平方向に沿って複数配列されると共に、垂直方向に複数段、本例では３段配列されて、接続パッドアレイ９８が構成される。

第１及び第２の接続パッド６５及び６３は、第４実施の形態で説明したと同様に、平面上から見て例えば八角形、好ましくは正八角形に形成される。この第１及び第２の接続パッド６５及び６３は、前述と同様に、接続導体６８、貫通接続導６９体及び連結導体７１からなる接続配線６７を介して、互いに電気的に接続される。

第１の半導体チップ部２２では、多層配線層４１の配線４０を複数層、例えば４層のメタルＭ１〜Ｍ４で構成することができる。このとき、第１の接続パッド６５は１層目のメタルＭ１で形成し、この接続パッド６５に接続される引き回し配線４０ｄは４層目のメタルＭ４で形成することが好ましい。なお、これに限らず、第１の接続パッド６５及び引き回し配線４０ｄは、いずれの層のメタルで形成することもできる。

第２の半導体チップ部２６では、多層配線層５５の配線５３を複数層、例えば４層のメタルＭ１１〜Ｍ１４で構成することができる。このとき、第２の接続パッド６３は４層目のメタルＭ１４で形成し、この接続パッド６３に接続される引き回し配線５３ｄは１層目のメタルＭ１１で形成することが好ましい。なお、これに限らず、第２の接続パッド６３及び引き回し配線５３ｄは、いずれの層のメタルで形成することもできる。そして、３列置きに、引き回し配線４０ｄ，５３ｄが接続パッドアレイ９８の３段の接続パッド対９９に接続される。

第７実施の形態に係る固体撮像装置９７によれば、第１及び第２の接続パッド６５及び６３を垂直方向に配列した接続パッド対９９を複数段配置した接続パッドアレイ９８を構成することにより、配線４０ｄ、５３ｄの引き回しが可能になる。特に、画素面積より大きな接続パッド６５、６３であっても、配線４０ｄ、５３ｄの引き回しが可能になり、高性能の固体撮像装置を提供できる。引き回し配線４０ｄ、５３ｄがそれぞれ接続パッド６５，６３を横切るように配置されるときは、隣り合う引き回し配線間を余裕をもって広げることができ、引き回し配線間に生じる隣接カップリング容量を低減することができる。

第７実施の形態においても、第１、第２、第３実施の形態の接続配線の構成を採用しても、同様に隣接カップリング容量を低減することができる。

第７実施の形態においては、その他、第１〜第３実施の形態で説明したと同様の効果を奏する。

上例では、接続パッド６５、６３の平面形状を八角形にしたが、その他、四角形、六角形（好ましくは正六角形）などの多角形、円形などとすることも可能である。接続導体６８、貫通接続導体６９は、その横断面形状を接続パッド６５，６３の平面形状となるように形成することができる。接続パッド６５，６３の平面形状と、接続導体６８、貫通接続導体６９の横断面形状とを互いに異なる形状とすることも可能である。

なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｎ型が第１導電型，ｐ型が第２導電型となる。ロジック回路におけるＭＯＳトランジスタもｎチャネルトランジスタ、ｐチャネルトランジスタを適用できる。

＜９．第８実施の形態＞
［半導体装置の構成例］
図４０に、本発明に係る半導体装置の第８実施の形態を示す。第８実施の形態の半導体装置１３１は、第１の半導体チップ部１０１と、第２の半導体チップ部１１６とが貼り合わされた積層半導体チップ１００を有して構成される。第１の半導体チップ部１０１は、第１の半導体集積回路と多層配線層が形成されている。第２の半導体チップ部１１６は、第２の半導体集積回路と多層配線層が形成されている。第１の半導体チップ部１０１と第２の半導体チップ部１１６とは、互いの多層配線層が向かい合うようにして貼り合わされる。貼り合わせは、本例では保護膜１１４、１２７を介して接着剤層１２９にてなされる。その他、プラズマ接合で貼り合わせることもできる。

本実施の形態では、第１の半導体チップ部１０１の一部の半導体部分を全て除去した半導体除去領域５２が形成される。この半導体除去領域５２内において、第１の半導体チップ部１０１と第２の半導体チップ部１１６との間を接続する接続配線６７が形成されて成る。半導体除去領域５２は、半導体集積回路の各接続配線６７が形成される部分を包含する全体領域であり、半導体チップ部１０１の例えば周辺部分に形成される。

第１の半導体チップ部１０１は、薄膜化された第１の半導体基板１０３に第１の半導体集積回路、本例ではロジック回路１０２が形成される。すなわち、半導体基板（例えばシリコン基板）１０３に形成した半導体ウェル領域１０４に、複数のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３が形成される。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とを有して構成される。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、素子分離領域１０７により分離される。

ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は代表として示した。ロジック回路１０２は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタ形成するときは、ｐ型半導体ウェル領域にソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

半導体基板１０３上には、層間絶縁膜１０８を介して複数層、本例では３層のメタルによる配線１０９を積層した多層配線層１１１が形成される。配線１０９は、例えばＣｕ配線とすることができる。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、所要の１層目の配線１０９と接続導体１１２を介して接続される。また、３層の配線１０９は、接続導体を介して相互に接続される。

第２の半導体チップ部１１６は、第２の半導体基板１１８に第２の半導体集積回路、本例ではロジック回路１１７が形成される。すなわち、半導体基板（例えばシリコン基板）１１８に形成した半導体ウェル領域１１９に、複数のＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３が形成される。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、１対のソース／ドレイン領域１２１と、ゲート絶縁膜を介して形成されたゲート電極１２２とを有して構成される。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、素子分離領域１２３により分離される。

ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は代表として示した。ロジック回路１１７は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタ形成するときは、ｐ型半導体ウェル領域にソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域形成される。

半導体基板１１８上には、層間絶縁膜１２４を介して複数層、本例では３層のメタルによる配線１２５を積層した多層配線層１２６が形成される。配線１２５は、例えばＣｕ配線とすることができる。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、所要の１層目の配線１２５と接続導体１２０を介して接続される。また、３層の配線１２５は、接続導体１２０を介して相互に接続される。この第２のチップ部１１６の半導体基板１１８は、薄膜化された第１の半導体チップ部１０１の支持基板を兼用する。

なお、第１の半導体集積回路としては、ロジック回路１０２に代えて、例えば半導体メモリ回路とすることができる。この場合、第２の半導体集積回路となるロジック回路１１７は、半導体メモリ回路の信号処理に供される。

半導体除去領域５２では、第１の半導体基板１１８の全てが例えばエッチングにより除去されている。半導体除去領域５２の底面、側面から半導体基板１１８の表面に延長して、例えばシリコン酸化（ＳｉＯ２）膜５８とシリコン窒化（ＳｉＮ）膜５９による積層絶縁膜６１が形成される。積層絶縁膜６１は、半導体基板１１８の表面、半導体除去領域５２の側面に露出する半導体基板１１８を保護するものである。

半導体除去領域５２では、シリコン窒化膜５９から第１の半導体チップ部１０１における多層配線１１１の所要の配線、本例では３層目メタルの配線１０９ｄに電気的に繋がる第１の接続パッド６５に達する接続孔６４が形成される。また、第１の半導体チップ部１０１を貫通して第２の半導体チップ部１１６における多層配線層１２６の所要の配線、本例では３層目メタルの配線１２５ｄに電気的に繋がる第２の接続パッド６３に達する貫通接続孔６２が形成される。

接続配線６７は、接続孔６４、６２内を夫々埋め込むように、第１の接続パッド６５に接続する接続導体６８と、第２の接続パッド６３に接続する貫通接続導体６９と、両導体６８及び６９を上端で電気的に連結する連結導体７１とにより形成される。各接続配線６７の外部に露出する連結導体７１は、外部配線にボンディングワイヤを介して接続するための電極パッドとなる。

第８実施の形態に係る半導体装置は、前述の第１実施の形態における製造方法を用いて製造することができる。但し、第１実施の形態の第１の半導体チップ部における画素アレイ及び制御回路を、第１の半導体集積回路に置き換え、第２の半導体チップ部におけるロジック回路を、第２の半導体集積回路に置き換える。

第８実施の形態に係る半導体装置によれば、第１及び第２の半導体チップ部１０１及び１１６を貼り合わせた構成であるので、第１及び第２の半導体集積回路の形成にそれぞれに最適なプロセス技術を用いることができる。従って、第１の集積回路、第２の集積回路のそれぞれの性能を十分に発揮させることができ、高性能の半導体装置を提供することができる。

そして、本実施の形態では、特に、第１の半導体チップ部１０１の一部、すなわち、接続導体６８及び貫通接続導体６９が形成される領域の半導体部分を全て除去している。この半導体除去領域５２内に接続導体６８及び貫通接続導体６９が形成されるので、接続導体６８及び貫通接続導体６９と半導体基板１０４との間の寄生容量を低減することができ、半導体装置のより高性能化を図ることができる。

第８実施の形態では、製造において、チップ化する前の第１の半導体基板１０４と第２の半導体基板１１８を共に半製品状態で貼り合わせ、第１の半導体基板１０４を薄膜化している。つまり、第２の半導体基板１１８を、第１の半導体基板１０４の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。また、本実施の形態では、第１の半導体基板１０４を薄膜化し、さらに半導体部分が除去された半導体除去領域５２内に接続孔６４及び貫通接続孔６２を形成するので、孔のアスペクト比が小さくなり、高精度に接続孔を形成することができる。従って、高性能の半導体装置を高精度に製造することができる。

＜１０．第９実施の形態＞
［半導体装置の構成例］
図４１に、本発明に係る半導体装置の第９実施の形態を示す。第９実施の形態の半導体装置１３２は、第１の半導体チップ部１０１と、第２の半導体チップ部１１６とが貼り合わされた積層半導体チップ１００を有して構成される。第１の半導体チップ部１０１は、第１の半導体集積回路と多層配線層が形成されている。第２の半導体チップ部１１６は、第２の半導体集積回路と多層配線層が形成されている。第１の半導体チップ部１０１と第２の半導体チップ部１１６とは、互いの多層配線層が向かい合うようにして貼り合わされる。

本実施の形態では、第１の半導体チップ部１０１の一部の半導体部分を全て除去した半導体除去領域５２が形成され、半導体除去領域５２の内面から半導体基板１０３の裏面上に延長する積層絶縁膜６１が形成される。この半導体除去領域５２内に半導体基板１０３上の積層絶縁膜６１の表面と面一となる平坦化された絶縁膜７７が形成される。絶縁膜７７は、前述と同様に、積層絶縁膜６１の表面側のシリコン窒化膜５９とエッチングレートの異なる例えばシリコン酸化膜等の絶縁膜で形成される。

そして、この絶縁膜７７を貫通して夫々第１の接続パッド６５及び第２の接続パッド６３に達する接続孔６４及び貫通接続孔６２が形成される。この両接続孔６４、６２を通じて第１及び第２の接続パッド６５及び６３間を接続する接続配線６７が形成される。接続配線６７は、第１の接続パッド６５に電気的に接続する接続導体６８と、第２の接続パッド６３に電気的に接続する貫通接続導体６９と、両導体６８，６９を上端で電気的に連結する連結導体７１とにより形成される。接続導体６８、貫通接続導体６９は、それぞれ接続孔６４、６２内を埋め込むように形成される。接続導体６８、貫通接続導体６９及び連結導体７１は、所要に金属により一体的に形成され、連結導体７１は、平坦化された絶縁膜７７上に形成される。

その他の構成は、第８実施の形態で説明したと同様であるので、図４０と対応する部分に同一符号を付して重複説明を省略する。

第９実施の形態に係る半導体装置１３２は、前述の第２実施の形態における製造方法を用いて製造することができる。但し、第２施の形態の第１の半導体チップ部における画素アレイ及び制御回路を、第１の半導体集積回路に置き換え、第２の半導体チップ部におけるロジック回路を、第２の半導体集積回路に置き換える。

第９実施の形態に係る半導体装置１３２によれば、第１の半導体チップ部１０１の一部、すなわち接続配線６７が形成される領域の半導体部分を全て除去し、その除去された半導体除去領域５２内に絶縁膜７７が埋め込まれる。この絶縁膜７７に形成された接続孔６４、貫通接続孔６２を通じて接続導体６８、貫通接続導体６９が埋め込まれるので、両接続導体６８、６９が絶縁膜７７により半導体基板１０３側面から離れる。これにより、両接続導体６８、６９と半導体基板１０３との間の寄生容量を低減することができる。また、半導体除去領域５２内が絶縁膜７７で埋め込まれるので、半導体除去領域５２の側壁に臨む半導体基板１０３の面を、積層絶縁膜６１と協同して機械的に確実に保護することができる。従って、半導体装置のより高性能化を図ることができる。

本実施の形態では、第１の半導体基板１０３を薄膜化して貫通接続孔６２及び接続孔６４の形成を行うので、孔のアスペクト比が小さくなり、高精度に接続孔６２、６４を形成することができる。従って、高性能の半導体装置を高精度に製造することができる。

その他、説明を省略するが、第８実施の形態で説明したと同様の効果を奏する。

＜１１．第１０実施の形態＞
［半導体装置の構成例］
図４２に、本発明に係る半導体装置の第１０実施の形態を示す。第１０実施の形態の半導体装置１３３は、第１の半導体チップ部１０１と、第２の半導体チップ部１１６とが貼り合わされた積層半導体チップ１００を有して構成される。第１の半導体チップ部１０１は、第１の半導体集積回路と多層配線層が形成されている。第２の半導体チップ部１１６は、第２の半導体集積回路と多層配線層が形成されている。第１の半導体チップ部１０１と第２の半導体チップ部１１６とは、互いの多層配線層が向かい合うようにして貼り合わされる。

本実施の形態では、第１の半導体チップ部１０１の一部の半導体部分を全て除去した半導体除去領域５２が形成され、半導体除去領域５２の内面から半導体基板１０３の裏面上に延長する積層絶縁膜６１が形成される。この半導体除去領域５２内に半導体基板１０３上の積層絶縁膜６１の表面と面一となる平坦化された絶縁膜７７が埋め込まれ、さらに絶縁膜７７の接続配線６７に対応する部分に表面から所要の深さの凹部８１が形成される。

そして、この凹部８１下の絶縁膜７７を通してそれぞれ第１の接続パッド６５、第２の接続パッド６３に達する接続孔６４、貫通接続孔６２が形成される。この両接続孔６４、６２を通じて第１及び第２の接続パッド６５、６３間を接続する接続配線６７が形成される。接続配線６７は、第１の接続パッド６５に電気的に接続する接続導体６８と、第２の接続パッド６３に電気的に接続する貫通接続導体６９と、両接続導体６８、６９を上端で電気的に連結する連結導体７１とにより形成される。接続導体６８、貫通接続導体６９は、それぞれ接続孔６４、６２内を埋め込むように形成される。接続導体６８、貫通接続導体６９及び連結導体７１は、所要に金属により一体的に形成され、連結導体７１は、絶縁膜７７の凹部８１内に埋め込まれ、連結導体７１の表面が絶縁膜７７の表面と面一となるように形成される。

その他の構成は、第８実施の形態で説明したと同様であるので、図４０と対応する部分に同一符号を付して重複説明を省略する。

第１０実施の形態に係る半導体装置１３３は、前述の第３実施の形態における製造方法を用いて製造することができる。但し、第３施の形態の第１の半導体チップ部における画素アレイ及び制御回路を、第１の半導体集積回路に置き換え、第２の半導体チップ部におけるロジック回路を、第２の半導体集積回路に置き換える。

第１０実施の形態に係る半導体装置１３３によれば、第１の半導体チップ部１０１の一部、すなわち接続配線６７が形成される領域の半導体部分を全て除去し、その除去された半導体除去領域５２内に絶縁膜７７が埋め込まれる。さらに、この絶縁膜７７に凹部８１が形成され、凹部８１下の絶縁膜７７に形成された接続孔６４及び貫通接続孔６２を通じて接続導体６８及び貫通接続導体６９が形成され、接続配線６７が形成される。これにより、両接続導体６８、６９が絶縁膜７７により半導体基板１０３側面から離れ、両接続導体６８、６９と半導体基板１０３との間の寄生容量を低減することができる。また、半導体除去領域５２内が絶縁膜７７で埋め込まれるので、半導体除去領域５２の側壁に臨む半導体基板１０３の面を、積層絶縁膜６１と協同して機械的に確実に保護することができる。従って、半導体装置のより高性能化を図ることができる。

連結導体７１が絶縁膜７７の凹部８１内に埋め込まれ、連結導体７１が絶縁膜７７の表面と面一となるように平坦化されるので、表面段差の少ない半導体装置を形成することができる。

第１０実施の形態では、第１の半導体基板１０３を薄膜化し、さらに絶縁膜７７に凹部８１を形成して貫通接続孔６２及び接続孔６４の形成を行っている。このため、孔のアスペクト比が小さくなり、高精度に接続孔６４及び貫通接続孔６２を形成することができる。従って、高性能の半導体装置を高精度に製造することができる。

その他、説明を省略するが、第８実施の形態で説明したと同様の効果を奏する。

上述の第８〜第１０実施の形態では、２つの半導体チップ部を貼り合わせた構成である。さらに、本発明の半導体装置は、３つ以上の半導体チップ部を貼り合わせた構成とすることもできる。３つ以上の半導体チップ部を貼り合わせた構成でも、第１の半導体集積回路を有する第１の半導体チップと第２の半導体集積回路を有する第２の半導体チップ部間の接続部分では、半導体部分を全て除去した上述の構成が適用される。
半導体集積回路としては、ロジック回路以外に、メモリ回路、その他の電気回路を適用できる。

上例では、第４〜第７実施の形態で説明した接続パッドアレイ９１、９１Ａ及び９１Ｂ、９８のレイアウトを、第１〜第３実施の形態で示す接続配線６７が形成される領域での半導体部分を全て除去した固体撮像装置に適用した。上記接続パッドアレイ９１、９１Ａ及び９１Ｂ、９８のレイアウトは、第８〜第１０実施の形態の半導体装置にも適用できる。上記接続パッドアレイ９１、９１Ａ及び９１Ｂ、９８のレイアウトは、これらに限らず、異なるウェハやチップを貼り合わせて接続配線を形成する場合、接続配線の周囲の半導体を除去しない場合等に適用できる。例えば、上記半導体部分を除去せず、半導体基板を貫通して絶縁膜を介して接続導体６８、貫通接続導体６９を埋め込んで接続配線を形成した、固体撮像装置あるいは上記の半導体集積回路（半導体装置）等にも適用可能である。

図４３及び図４４に、半導体部分を除去せずに接続配線を形成し、上記接続パッドレイアウトを適用した固体撮像装置の実施の形態を示す。本実施の形態の固体撮像装置１３５は、前述の図１６に示す第２実施の形態において、接続配線６７を形成する領域の半導体を除去しない構成とする。本実施の形態では、接続配線領域に、第１の半導体基板３１を貫通して第１の接続パッド６５に達する接続孔６４と、半導体基板３１を含む第１の半導体チップ２２を貫通し第２の接続パッド６３に達する貫通接続孔６２が形成される。接続孔６４及び貫通接続孔６２のそれぞれの内面には半導体基板３１と絶縁するための絶縁膜１３６が形成される。そして、第１の接続パッド６５及び第２の接続パッド６３を接続するように、接続孔６５及び貫通接続孔６２内に接続導体６８及び貫通接続導体６９が埋め込まれ、連結導体７１で連結された接続配線が形成される。その他の構成は、第２実施の形態で説明したと同様であるので、図１６と対応する部分には同一符号を付して重複説明を省略する。

一方、図４４に示すように、本実施の形態の固体撮像装置１３５では、接続パッド６３及び６５を含む配線接続部分のレイアウトが、図３１で示す構成と同様に構成される。すなわち、八角形の接続パッド６３、６５による接続パッド対８９を稠密に４段配列した接続パッドアレイ９１が構成される。その他の詳細な構成は図３１で説明したと同様であるので、図３１と対応する部分に同一符号を付して重複説明を諸略する。

本固体撮像装置１３５においても、図３１で説明したと同様に、隣り合う引き回し配線４０ｄ間、引き回し配線５３ｄ間の間隔が広がり、隣接カップリング容量を低減することができる。

図４５及び図４６に、半導体部分を除去せずに接続配線を形成し、上記接続パッドレイアウトを適用した半導体集積回路を有する半導体装置の実施の形態を示す。本実施の形態の半導体装置１３７は、前述の図４１に示す第９実施の形態において、接続配線６７を形成する領域の半導体を除去しない構成とする。本実施の形態では、接続配線領域に、第１の半導体基板３１を貫通して第１の接続パッド６５に達する接続孔６４と、半導体基板３１を含む第１の半導体チップ２２を貫通し第２の接続パッド６３に達する貫通接続孔６２が形成される。接続孔６４及び貫通接続孔６２のそれぞれの内面には半導体基板３１と絶縁するための絶縁膜１３６が形成される。そして、第１の接続パッド６５及び第２の接続パッド６３を接続するように、接続孔６５及び貫通接続孔６２内に接続導体６８及び貫通接続導体６９が埋め込まれ、連結導体７１で連結された接続配線が形成される。その他の構成は、第６実施の形態で説明したと同様であるので、図４１と対応する部分には同一符号を付して重複説明を省略する。

一方、図４６に示すように、本実施の形態では、接続パッド６３及び６５を含む配線接続部分のレイアウトが、図３１で示す構成と同様に構成される。すなわち、八角形の接続パッド６３、６５による接続パッド対８９を稠密に４段配列した接続パッドアレイ９１が構成される。その他の詳細な構成は図３１で説明したと同様であるので、図３１と対応する部分に同一符号を付して重複説明を諸略する。

本半導体装置１３７においても、図３１で説明したと同様に、隣り合う引き回し配線４０ｄ間、引き回し配線５３ｄ間の間隔が広がり、隣接カップリング容量を低減することができる。

なお、半導体部分を除去せずに接続配線を形成する固体撮像装置、集積回路を有する半導体装置では、接続パッドのレイアウトとして、第５実施の形態（図３６）、第６実施の形態（図３７、図３８）、第７実施の形態（図３９）等のレイアウトも適用できる。

上述の固体撮像装置に係る実施の形態では、第１の半導体チップ２２の画素アレイ２３が形成される半導体基板、あるいは半導体ウェル領域の電位を安定化させる必要がある。すなわち、動作時における貫通接続導体６９及び接続導体６８の電位変化に対しても、貫通接続導体６９及び接続導体６８の周りの半導体基板あるいは半導体ウェル領域の電位（いわゆる基板電位）が変動せずに、安定化していることが必要である。この基板電位を安定かさせるために、本例では半導体ウェル領域３２に不純物拡散層によるコンタク部が形成され、このコンタクト部が接続導体４４、配線４０を通じて、第１の半導体チップ部２２上の周辺に形成した電極パッド部に接続される。この電極パッド部に固定電圧、例えば電源電圧ＶＤＤまたはグランド電圧（０Ｖ）を供給することにより、コンタクト部を通じて半導体ウェル領域３２に電源電圧またはグランド電圧（０Ｖ）が印加され、半導体ウェル領域の基板電位が安定化される。例えば、半導体基板あるいは半導体ウェル領域がｎ型であれば、電源電圧が供給され、半導体基板あるいは半導体ウェル領域がｐ型であれば、グランド電位が印加される。

また、上述の固体撮像装置に係る実施の形態では、貫通接続導体６９及び接続導体６８からなる接続配線６７を形成する加工時に、ロジック回路側のトランジスタがプラズマダメージを受けないように、保護ダイオードが設けられる。接続配線６７の形成では、プラズマエッチングによりパッド部６３、６５に達する接続孔６２，６５が形成されるが、このプラズマ加工の際の過大なプラズマイオンが、特にロジック回路側の接続パッド６３に帯電される。過大なプラズマイオンの帯電が配線５３を通してロジック側のトランジスタに印加されると、トランジスタがいわゆるプラズマダメージを受けることになる。保護ダイードは、このプラズマダメージを防止するためのものである。

本実施の形態では、カラム信号処理回路５の各カラム回路部を構成するロジック回路毎に保護ダイオードが形成される。前述したように、各垂直信号線に相当する引き回し配線は、それぞれ接続パッド６３及び６５を介して、各接続配線６７の貫通接続導体６９及び接続導体６８に接続される。第２の半導体チップ部２６には、各カラム回路部毎に、カラム回路部のＭＯＳトランジスタが形成される半導体基板４５に保護ダイオードが形成される。各保護ダイオードは、カラム回路部のＭＯＳトランジスタのゲート電極が接続された同じ引き回し配線に接続される。引き回し配線に接続される保護ダイオードは、カラム回路部のＭＯＳトランジスタよりも、接続パッド６３に近い側に設けられる。プラズマ加工時に、ロジック回路側の接続パッド部６３に帯電した過大なプラズマイオンによる電荷は、保護ダイオードに流れ、カラム回路部にダメージを与えることがない。従って、接続配線６７加工時のカラム回路部へのプラズダメージを回避することができる。
なお、カラム回路部のプラズマダメージの回避以外にも、他の周辺回路を構成するＭＯＳトランジスタのプラズマダメージを回避するために、同様の保護ダイオードを設けることができる。

図４７の模式図を参照して更に具体的な一例について詳述する。ここでは、前述の図４３に示す接続配線６７を形成する領域の半導体を除去しない固体撮像装置１３５に適用した例を示す。本例では、第１の半導体チップ部２２と、第２の半導体チップ部２６とが、接続配線６７を介して電気的に接続される。第１の半導体チップ部２２では、接続配線６７の接続導体６８が第１の半導体基板３１を貫通して多層配線層４１の１層目のメタルＭ１による第１の接続パッド６５に接続される。第１の接続パッド６５は、１層目のメタルＭ１の延長部６５ａ、ビア導体８８、第２層目のメタルＭ２、ビア導体８８、第３層目のメタルＭ３、ビア導体８８を介して、第４層目のメタルＭ４による引き回し配線４０ｄに接続される。引き回し配線４０ｄは、前述と同様に垂直信号線に相当する。

第２の半導体チップ部２６では、接続配線６７の貫通接続導体６９が第１の半導体チップ部２２を貫通して多層配線層５５の第４層目のメタルＭ１４による第２の接続パッド６３に接続される。第２の接続パッド６３は、ビア導体８８、第３層目のメタルＭ１３、ビア導体８８、第２層目のメタルＭ１２及びビア導体８８を介して第１層目のメタルＭ１１による引き回し配線５３ｄに接続される。引き回し配線５３ｄは、前述と同様に垂直信号線に相当する。

接続パッド６５、６３は、例えばＡｌ膜で形成するのが好ましい。Ａｌ膜を用いるのは次の理由による。接続導体６８、貫通接続導体６９を埋め込む接続孔６４、貫通接続孔６２は、ＣＦガスによるプラズマエッチングで形成される。このプラズマ加工はオーバーエッチングであり、接続パッド６５、６３がプラズマに晒されることになり、Ｃｕ膜であると除去できない反応物が接続パッド６５、６３の表面に付着してしまう。この反応物によりＣｕによる接続導体６８，貫通接続導体６９と接続パッド６５，６３との電気的な接続が良好に行えない。これに対し、Ａｌ膜の場合は、この反応物が付着されないので、接続導体６８，貫通接続導体６９と接続パッド６５，６３との電気的な接続が良好に行える。Ａｌ膜の場合は、その上にＴｉ膜あるいはＴｉＮ膜を有する膜構成を含む。接続パッド６５のメタルＭ１以外のメタル（Ｍ２〜Ｍ４）、接続パッド６３のメタルＭ１４以外のメタル（Ｍ１３〜Ｍ１１）は、Ｃｕ膜で形成される。

そして、例えば、後述するように、接続配線６７が比較器とカウンタ回路との間に設けられるときには、高速動作のカウンタ回路を構成するＭＯＳトランジスタが形成が垂直信号線に接続される。このＭＯＳトランジスタは、高速で駆動する高速トランジスタＴｒ２１で構成される。高速トランジスタＴｒ２１は、ゲート絶縁膜が薄く、最小トランジスタとも呼ばれる。従って、第２の半導体チップ部２６側の垂直信号線となる引き回し配線５３ｄには、この高速トランジスタＴｒ２１が接続される。

プラズマ加工時に接続パッド６３を通じて引き回し配線５３ｄに過大な電流が流れ、カウンタ回路を構成する高速トランジスタＴｒ２１のゲート絶縁膜を破壊するなどのダメージを与える懼れがある。このため、高速トランジスタＴｒ２１より接続パッド６３に近い引き回し配線５３ｄの部分にｐｎ接合を有する保護ダイードＤ２１が接続される。この保護ダイオードＤ２１により、プラズマ加工時に引き回し配線５３ｄに過大電流が生じても、過大電流は保護ダイオードＤ２１を通じて基板側に流れ、高速トランジスタＴｒ２１に対するダメージを防ぐことができる。

前述の第６実施の形態（図３８参照）では、第１の接続パッド６５とその直下を横切る他の電位の異なる引き回し配線（垂直信号線）４０ｄとの間にシールド配線９６を配置し、隣接カップリング容量の発生を回避した。また、図示しないが、第２の接続パッド６３とその直下を横切る他の電位の異なる引き回し配線（垂直信号線）５３ｄとの間にシールド配線を配置し、隣接カップリング容量の発生を回避した。

上述の固体撮像装置では、さらに、第１及び第２の半導体チップ部２２及び２６で、隣り合う引き回し配線間、隣り合う引き回し配線と接続導体又は貫通接続導体との間を電磁気的にシールドすることが好ましい。さらに、接続パッド対の配置に応じて、隣り合う接続導体と貫通接続導体間、あるいは隣り合う接続導体間、隣り合う貫通接続導体間を電磁気的にシールドすることが好ましい。これらの場合、多層配線層の所要の層のメタル配線を利用して、それぞれに対応したシールド配線を配置することができる。

図示しないが、隣り合う引き回し配線間に、その引き回し配線と同層、あるいは引き回し配線に近接する異なる層のメタルによるシールド配線を配置する。シールド配線にはグランド電位が与えられる。これにより、隣り合う引き回し配線間の隣接カップリング容量を低減することができる。

また、接続パッドと引き回し配線を同層のメタルで形成する場合、隣り合う接続導体６８と引き回し配線４０ｄ間に、この配線４０ｄと同層、あるいはこの配線４０ｄに近接する異なる層のメタルによるシールド配線を配置する。また、隣り合う貫通接続導体６９と引き回し配線５３ｄ間に、この配線５３ｄと同層、あるいはこの配線５３ｄに近接する異なる層のメタルによるシールド配線を配置する。これらシールド配線にはグランド電位が与えられる。これにより、隣り合う引き回し配線４０ｄと接続導体６８間、隣り合う引き回し配線５３ｄと貫通接続導体６９間のそれぞれの隣接カップリング容量を低減することができる。

複数の接続配線６７が形成される接続配線領域では、貫通接続導体、接続導体を、絶縁膜を介して囲むように所要導電型の半導体不純物領域を形成して隣接カップリング容量を低減することができる。すなわち、隣り合う貫通接続導体と接続導体間、あるいは隣り合う貫通接続導体間、あるいは隣り合う接続導体間の隣接カップリング容量を低減することができる。図４８、図４９（図４９のＡ−Ａ線上の断面図）は、その一例を模式的に示す。本例は、図４３の固体撮像装置１３５に適用した場合である。

図４８、図４９では、接続パッド対８９が、図３７に示すように、交互に反転して配置されている。接続配線領域では、半導体基板３１の接続導体６８、貫通接続導体６９を囲う領域にｐ型半導体領域１５１が形成され、このｐ型半導体領域１５１が接地される。各接続導体６８及び貫通接続導体６９と、ｐ型半導体領域１５１とは、絶縁膜１３６で電気的に分離される。この構成では、接地されたｐ型半導体領域１５１がシールド層の役割を果たし、隣り合う接続導体６８及び貫通接続導体６９間の隣接カップリング容量を低減することができる。ｐ型半導体領域１５１は、各画素のフォトダイオードＰＤを分離する素子分離領域として、不純物拡散層、すなわちｐ型半導体領域を用いたときには、素子分離領域のｐ型半導体領域と同時に形成することができる。

ここで、接地されたｐ型半導体領域１５１をシールド層として用いると、対グランド容量が増加する傾向となる。この対グランド容量の抑制は、絶縁膜１３６の膜厚ｔ１を制御して行う。膜厚ｔ１は、５０ｎｍ以上で、３００ｎｍ以下、例えば１００ｎｍ程度とすることができる。膜厚ｔ１を大きくするにつれて、対グランド容量［ｆＦ］は減少してゆくが、３００ｎｍ以上になると、対グランド容量は殆ど変わらなくなる。

図３９に示すような、接続パッド対９９の配列では、縦方向の隣り合う接続導体６８及び貫通接続導体６９間は、図４９と同様の構成となる。横方向の隣り合う接続導体６８間、及び隣り合う貫通接続導体６９間の、それぞれの構成は、図５０、及び図５１に示す構成となる。図５０及び図５１では、図４９と対応する部分に同一符号を付して重複説明を省略する。

接続導体６８及び貫通接続導体６９の周りのｐ型半導体領域１５１の電位、いわゆる基板電位を安定化させるために、図示しないが、ｐ型半導体領域１５１に不純物拡散層によるコンタクト部（基板コンタクト部）が形成される。このコンタクト部は、複数の接続パッドアレイに対応した接続配線領域を囲むように形成し、第１の半導体チップ部２２上の電極パッドに接続することができる。この電極パッドにグランド電圧（０Ｖ）を供給することにより、接続導体６８及び貫通接続導体６９の周りのｐ型半導体領域１５１の基板電位が安定化する。

第１の半導体チップ部２２の半導体基板３１は、ｎ型半導体基板を出発材料して形成される。第２の半導体チップ部２６の半導体基板４５は、ｐ型半導体基板を出発材料としている。第１の半導体チップ２２に、図２Ｂで示す制御回路２４と画素アレイ２３が形成されている場合には、画素アレイ２３のｐ型半導体ウェル領域と、制御回路２４のｐ型半導体ウェル領域との間に、ｎ型基板が存在する。従って、第１の半導体チップ部２２では、それぞれのｐ型半導体ウェル領域、ｎ型半導体基板、ｐ型半導体領域１５１に、電極パッドから基板コンタクト部を通じて、それぞれ対応する電位安定化のための電圧が供給される。第２の半導体チップ部においても、ｐ型半導体基板、ｐチャネルＭＯＳトランジスタが形成されるｎ型半導体ウェル領域に、それぞれ基板コンタクト部を通じて、それぞれ対応する電位安定化のための電圧が供給される。

第１の半導体チップ部２２，第２の半導体チップ部２６における基板コンタクト部を、全て例えば第１の半導体チップ部２２の表面の電極パッドに接続するときは、別途の貫通接続導体及び接続導体、所要の層のメタル配線を通じてなされる。

第１の半導体チップ部２２，第２の半導体チップ部２６における基板コンタクト部を、全て例えば第２の半導体チップ部２６の端部表面の電極パッドに接続するときは、別途の貫通接続導体及び接続導体、所要の層のメタル配線を通じてなされる。

次に、固体撮像装置の回路上での、前述の接続導体６８及び貫通接続導体６９による接続配線６７の挿入箇所について説明する。図５２に、固体撮像装置の要部を模式的に示す。固体撮像装置は、前述したと同様に、複数の画素２がマトリックス状に配列された画素アレイ３を有し、画素２の各列に対応する垂直信号線９にカラム信号処理回路５が接続される。カラム信号処理回路５は、カラムＡＤＣ部１３を有する。カラムＡＤＣ部１３は、変換開始から参照電圧（ランプ電圧）と処理対象信号電圧とが一致するまでの時間に基いて、アナログ信号をデジタル信号に変化する。原理的には、コンパレータ（電圧比較器）１４とカウント回路１５を有し、コンパレータ１４にランプ電圧を供給すると同時に、カウント回路１５に供給されるクロック信号でカウントを開始する。垂直信号線９を介して入力されたアナログの画像信号をランプ電圧と比較することによって、パルス信号が得られるまでカウントすることでＡＤ変換を行う。

本実施の形態では、図５２において、コンパレータ１４とカウンタ回路１５との間の位置（１）において、接続配線６７を配置することができる。この場合、コンパレータ１４までの回路構成が画素アレイ３と共に第１の半導体チップ部２２に形成される。第２の半導体チップ部２６は、カウンタ回路１５以降の回路構成が形成される。制御回路は第１の半導体チップ部２２、あるいは第２の半導体チップ部２６に形成することができる。そして、第１及び第２の半導体チップ部２２及び２６間を、接続導体６８及び貫通接続導体６９による接続配線６７で接続するようになされる。

カウンタ回路１５は、処理スピードが速いので、カウンタ回路１５を構成するトランジスタとしても、高速駆動が可能な高速トランジスタが要求される。高速トランジスタは最先端設備により製造することが必要となる。上記構成によれば、コンパレータ１４までの回路構成を有する第１の半導体チップ部２２と、高速トランジスタによるカウンタ回路１５以降の回路構成を有する第２の半導体チップ部２６とを、それぞれ最適な設備によって分けて製造することができる。

また、固体撮像装置の性能（画質）を考慮したときには、図５２において、位置（３）、あるいは位置（２）で接続配線６７を配置することができる。すなわち、画素アレイ３とカラム信号処理回路５との間の位置（３）において、接続配線６７を配置することができる。この場合、画素アレイ３を第１の半導体チップ部２２に形成し、カラム信号処理回路５を含む信号処理回路を第２の半導体チップ部２６に形成する。そして、第１及び第２の半導体チップ部２２及び２６間を、接続導体６８及び貫通接続導体６９による接続配線６７で接続するようになされる。

また、カウンタ回路１５の出力の位置（２）で接続配線６７を配置することができる。この場合、カウンタ回路１５までの回路構成が画素アレイ３と共に第１の半導体チップ部２２に形成される。第２の半導体チップ部２６は、カウンタ回路１５の出力以降の信号処理回路が形成される。そして、第１及び第２の半導体チップ部２２及び２６間を、接続導体６８及び貫通接続導体６９による接続配線６７で接続するようになされる。

上述の保護ダイードＤ２１を設けた構成、図４８〜図５１の接続配線６７周りのｐ型半導体領域１５１を設けた構成、基板コンタクト部の構成、隣接カップリング低減の各シールド配線の構成等は、上記各実施の形態に適用できる。

＜１２．第１１実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図５２に、本発明に係る電子機器の一例としてカメラに適用した第１１実施の形態を示す。本実施の形態に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施も形態のカメラ１４１は、固体撮像装置１４２と、固体撮像装置１４２の受光センサ部に入射光を導く光学系１４３と、シャッタ装置１４４を有する。さらに、カメラ１４１は、固体撮像装置１４２を駆動する駆動回路１４５と、固体撮像装置１４２の出力信号を処理する信号処理回路１４６とを有する。

固体撮像装置１４２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）１４３は、被写体からの像光（入射光）を固体撮像装置１４２の撮像面上に結像させる。これにより、固体撮像装置１４２内に、一定期間信号電荷が蓄積される。光学系１４３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置１４４は、固体撮像装置１４２への光照射期間及び遮光期間を制御する。駆動回路１４５は、固体撮像装置１４２の転送動作及びシャッタ装置１４４のシャッタ動作を制御する駆動信号を供給する。駆動回路１４５から供給される駆動信号（タイミング信号）により、固体撮像装置１４２の信号転送を行う。信号処理回路１４６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。

第１１実施の形態に係るカメラなどの電子機器によれば、固体撮像装置１４２において高性能化が図られ、信頼性の高い電子機器を提供することができる。

１・・固体撮像装置、２・・画素、３・・画素アレイ（画素領域）、４・・垂直駆動回路、５・・カラム信号処理回路、６・・水平駆動回路、７・・出力回路、８・・制御回路、９・・垂直信号線、１０・・水平信号線、１２・・入出力端子、２０，２１・・ＭＯＳ固体撮像装置、２２・・第１の半導体チップ部、２３・・画素領域、２４・・制御回路、２５・・ロジック回路、２６・・第２の半導体チップ部、２７・・積層チップ、３１・・第１の半導体基板、ＰＤ・・フォトダイオード、３９・・層間絶縁膜、４０・・配線、４１・・多層配線層、４５・・第２の半導体基板、４９・・層間絶縁膜、５２・・半導体除去領域、５３・・配線、５５・・多層配線層、６２・・貫通接続孔、６３・・第２の接続パッド、６４・・接続孔、６５・・第１の接続パッド、６７・・接続配線、６８・・接続導体、６９・・貫通接続導体、７１・・連結導体、７４・・オンチップカラーフィルタ、７５・・オンチップマイクロレンズ、８９、９９・・接続パッド対、１３１、１３２，１３３・・半導体装置、１４１・・カメラ

Claims (19)

1. ２つ以上の半導体チップ部が貼り合わされ、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップと、
   前記第１の半導体チップ部の一部の半導体部分が全て除去された半導体除去領域と、
   前記半導体除去領域内に形成され、前記第１の半導体チップ部と前記第２の半導体チップ部との間を接続する複数の接続配線とを有し、
   裏面照射型の固体撮像装置として構成された
   半導体装置。
2. 前記接続配線は、
   前記第１の半導体チップ部における多層配線層内の所要の配線に繋がる第１の接続パッドに接続された接続導体と、
   前記第１の半導体チップ部を貫通して前記第２の半導体チップ部における多層配線層内の所要の配線に繋がる第２の接続パッドに接続された貫通接続導体と、
   前記接続導体と前記貫通接続導体とを連結する連結導体と
   を有する請求項１記載の半導体装置。
3. 前記半導体除去領域の露出表面から画素アレイが形成された半導体基板表面に延長して反射防止膜を兼ねる保護用絶縁膜が形成される
   請求項２記載の半導体装置。
4. 前記第１の半導体チップ部において、
   前記第１の接続パッドが多層配線層の１層目メタルで形成され、前記第１の接続パッドに接続される前記所要の配線が２層目以降のメタルで形成される
   請求項３記載の半導体装置。
5. 前記第１の接続パッドと前記所要の配線との間の層のメタルでシールド配線が形成される
   請求項４記載の半導体装置。
6. 前記半導体除去領域内に埋め込まれた絶縁膜と、
   前記絶縁膜を貫通する前記接続導体及び前記貫通接続導体と
   を有する請求項３乃至５のいずれかに記載の半導体装置。
7. それぞれ八角形をなす前記第１の接続パッドと前記第２の接続パッドが、水平方向及び垂直方向に交互に配列され、水平方向に配列された対をなす第１及び第２の接続パッドが、垂直方向に複数段配列された接続パッドアレイを有し、
   前記第１の接続パッドの面積に比べて、前記第２の接続パッドの面積が大きく設定され、
   前記複数段配列された対をなす第１及び第２の接続パッドに、それぞれの垂直信号線に相当する所要の配線が接続される
   請求項３乃至６のいずれかに記載の半導体装置。
8. 画素アレイを挟んで相対向する両外側に前記接続パッドアレイが配置され、
   前記両外側の接続パッドアレイに交互にそれぞれの垂直信号線に相当する所要の配線が接続される
   請求項７記載の半導体装置。
9. 垂直方向に配列された対をなす前記第１及び第２の接続パッドが、水平方向及び垂直方向に配列され、前記対をなす第１及び第２の接続パッドが、垂直方向に複数段配列された接続パッドアレイを有し、
   前記複数段配列された対をなす第１及び第２の接続パッドに、それぞれの垂直信号線に相当する所要の配線が接続される
   請求項３乃至６のいずれかに記載の半導体装置。
10. 少なくとも、第１の半導体チップ部となる領域に画素アレイと多層配線層が形成された第１の半導体ウェハと、第２の半導体チップ部となる領域にロジック回路と多層配線層が形成された第２の半導体ウェハとを含む、２つ以上の半導体ウェハを貼り合わせる工程と、
    前記第１の半導体ウェハにおける第１の半導体チップ部となる領域の一部の半導体部分を全て除去して半導体除去領域を形成する工程と、
    前記半導体除去領域内に、前記第１の半導体チップ部と前記第２の半導体チップ部との間を接続する複数の接続配線を形成する工程と、
    完成品状態にしてチップ化する工程を有し、
    裏面照射型の固体撮像装置を製造する
    半導体装置の製造方法。
11. 前記接続配線を形成する工程では、
    前記第１の半導体チップ部における多層配線層の所要の配線に繋がる第１の接続パッドに達する接続孔と、前記第１の半導体チップ部を貫通して前記第２の半導体チップ部における多層配線層の所要の配線に繋がる第２の接続パッドに達する貫通接続孔を形成する工程と、
    前記接続孔及び前記貫通接続孔内にそれぞれの第１の接続パッド及び第２の接続パッドに接続する接続導体及び貫通接続導体と、該接続導体と貫通接続導体を連結する連結導体とを形成する工程を有する
    請求項１０記載の半導体装置の製造方法。
12. 前記半導体除去領域を形成する工程の後に、
    前記半導体除去領域の露出表面から画素アレイが形成された半導体ウェハ表面に延長して反射防止膜を兼ねる保護用絶縁膜を形成する工程を有する
    請求項１１記載の半導体装置の製造方法。
13. 前記第１の接続パッドを多層配線層の１層目メタルで形成し、
    前記第１の接続パッドに接続される前記所要の配線を２層目以降のメタルで形成する
    請求項１２記載の半導体装置の製造方法。
14. 前記保護用絶縁膜を形成する工程の後に、
    前記半導体除去領域内に絶縁膜を埋め込む工程と、
    前記絶縁膜を貫通する前記接続孔及び前記貫通接続孔を形成する工程を有する
    請求項１２記載の半導体装置の製造方法。
15. 固体撮像装置と、
    前記固体撮像装置の光電変換部に入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
    前記固体撮像装置は、
    ２つ以上の半導体チップ部が貼り合わされ、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップと、
    前記第１の半導体チップ部の一部の半導体部分が全て除去された半導体除去領域と、
    前記半導体除去領域内に形成され、前記第１の半導体チップ部と前記第２の半導体チップ部との間を接続する複数の接続配線とを有し、
    裏面照射型の固体撮像装置として構成された
    電子機器。
16. 前記固体撮像装置において、
    前記半導体除去領域の露出表面から画素アレイが形成された半導体基板表面に延長して反射防止膜を兼ねる保護用絶縁膜が形成され、
    前記接続配線は、
    前記第１の半導体チップ部における多層配線層の所要の配線に繋がる第１の接続パッドに接続された接続導体と、
    前記第１の半導体チップ部を貫通して前記第２の半導体チップ部における多層配線層の所要の配線に繋がる第２の接続パッドに接続された貫通接続導体と、
    前記接続導体と前記貫通接続導体とを連結する連結導体と
    を有する
    請求項１５記載の電子機器。
17. 前記固体撮像装置において、
    前記半導体除去領域内に埋め込まれた絶縁膜と、
    前記絶縁膜を貫通する前記接続導体及び前記貫通接続導体と
    を有する
    請求項１６記載の電子機器。
18. 前記固体撮像装置において、
    それぞれ八角形をなす前記第１の接続パッドと前記第２の接続パッドが、水平方向及び垂直方向に交互に配列され、水平方向に配列された対をなす第１及び第２の接続パッドが、垂直方向に複数段配列された接続パッドアレイを有し、
    前記第１の接続パッドの面積に比べて、前記第２の接続パッドの面積が大きく設定され、
    前記複数段配列された対をなす第１及び第２の接続パッドに、それぞれの垂直信号線に相当する所要の配線が接続される
    請求項１６記載の電子機器。
19. ２つ以上の半導体チプ部が貼り合わされ、少なくとも第１の半導体チップ部に第１の半導体集積回路と多層配線層が形成され、第２の半導体チップ部に第２の半導体集積回路多層配線層が形成され積層半導体チップと、
    前記第１の半導体チップ部の一部の半導体部分が全て除去された半導体除去領域と、
    前記半導体除去領域内に形成され、前記第１の半導体チップ部と前記第２の半導体チップ部との間を接続する複数の接続配線と
    を有する半導体装置。