TWI671894B - 電路基板、攝像元件及電子機器 - Google Patents

Abstract

本技術係關於可抑制因導體迴路之變化而產生於該導體迴路中之雜訊產生的電路基板、攝像元件、及電子機器。

本技術之電路基板包含：電路，其係由導體形成，且可藉由導體而形成至少一部分之尺寸為可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由電路形成之導體迴路中產生感應電動勢之位置，且具有抑制導體迴路之尺寸變化所引起之感應電動勢之變化的構造。本技術例如可應用於攝像元件或電子機器。

Description

電路基板、攝像元件及電子機器

本技術係關於電路基板、攝像元件及電子機器，特別係關於可抑制產生因導體迴路之變化而產生於該導體迴路中之雜訊的電路基板、攝像元件及電子機器。

例如，於半導體積體電路等中，存在於電源配線附近形成導體迴路之電路之情形時，於正交於自該電源配線產生之磁力線之導體迴路中產生感應電動勢，因此有於導體迴路中產生雜訊之虞。

對此，曾設想使因導體中所流動之電流而產生之磁通抵消之電源配線構造(例如，參照專利文獻1及專利文獻2)。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開平05-120928號公報

[專利文獻2]日本特表平09-502304號公報

然而，於該等配線構造中，未考慮到導體迴路之尺寸變化。於實際之配線佈局中，由於因各種因素而產生制約，故而難以將該等配線構造應用於所有配線。因此，亦尋求其他配線構造。

本技術係鑑於此種狀況而提出者，目的在於可抑制產生因導體迴路之變化而產生於該導體迴路中之雜訊。

本技術之一態樣係一種電路基板，其包含：電路，其係由導體形成，且可藉由上述導體而形成至少一部分之尺寸為可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述電路形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

可行的是，上述複數個導體係將1個或複數個導體形成於複數個其他導體之間；上述1個或複數個導體之電流方向係於至少一部分中與上述其他導體之電流方向不同。

可行的是，上述1個或複數個導體所形成之磁力線之、通過上述導體迴路之迴路面內之方向相對於上述其他導體所形成之磁力線之、通過上述導體迴路之迴路面內之方向為反方向。

可行的是，上述1個或複數個導體所形成之上述導體迴路之迴路面內之磁通方向相對於上述其他導體所形成之上述導體迴路之迴路面內之磁通方向為反方向。

上述複數個導體亦可形成於複數個階層。

上述複數個導體可包含：導體對，其係由於階層方向上鄰接且電流方向彼此相同之2個導體形成。

上述複數個導體可包含：導體對，其係由於階層方向上鄰接且電流方向於至少一部分中彼此不同之2個導體形成。

可行的是，上述導體對之各導體之電流方向、及與上述導體對之各導體於階層內方向上鄰接之其他導體之電流方向係於至少一部分中互不相同。

上述導體對之各導體之一部分之電流方向可與其他部分之電流方向不同。

可行的是，上述導體對具有形狀於長邊方向上呈週期性變化之 週期構造；上述導體對所形成之磁力線之方向係以上述週期構造之每半個週期而變化。

可行的是，上述複數個導體包含複數個上述導體對；鄰接之上述導體對彼此之、各自之上述週期構造之起點位置互不相同。

可行的是，鄰接之上述導體對彼此之、上述週期構造之上述起點位置之偏移量係上述導體對之上述週期構造之二分之一個週期以下。

可行的是，鄰接之上述導體對彼此之、上述週期構造之上述起點位置之位移量係與構成上述導體對之至少1個導體之導體寬度相同。

可行的是，至少1個上述導體對之上述週期構造之週期長度係與其他上述導體對之上述週期構造之週期長度不同。

可行的是，上述導體對之一部分之上述週期構造具有與上述導體對之其他部分之上述週期構造不同之週期長度。

可行的是，上述週期構造係由上述2個導體形成之蜿蜒形狀或扭曲形狀、或上述蜿蜒形狀及上述扭曲形狀之組合。

上述導體對可除了上述2個導體以外，進而包含抑制光之通過之遮光配線。

上述複數個導體可形成於與上述電路不同階層之、與上述電路重疊之位置。

本技術之另一態樣係一種攝像元件，其包含：像素部，其具有將來自被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

本技術之進而另一態樣係一種電子機器，其包含：攝像部，其拍攝被攝體；及圖像處理部，其將藉由上述攝像部進行之攝像而獲得之圖像資料進行圖像處理；且上述攝像部具有：像素部，其具有將來自上述被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

於本技術之一態樣中，包含：電路，其係由導體形成，且可藉由導體形成至少一部分之尺寸可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由電路形成之導體迴路中產生感應電動勢之位置，且具有抑制導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

於本技術之另一態樣中，於攝像元件中，包含：像素部，其具有對來自被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

於本技術之進而另一態樣中，於電子機器中，包含：攝像部，其拍攝被攝體；及圖像處理部，其將藉由上述攝像部進行之攝像而獲得之圖像資料進行圖像處理；且上述攝像部具有：像素部，其具有對來自上述被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上 述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

根據本技術，可獲得攝像圖像。再者，根據本技術，可抑制產生因導體迴路之變化而產生於該導體迴路中之雜訊。

100‧‧‧影像感測器

101‧‧‧像素晶片

102‧‧‧邏輯晶片

103‧‧‧邏輯晶片

111‧‧‧像素/類比處理部

112‧‧‧數位處理部

113‧‧‧數位處理部

121‧‧‧像素陣列

122‧‧‧A/D轉換部

123‧‧‧垂直掃描部

131‧‧‧單位像素

131-11~131-MN‧‧‧單位像素

132‧‧‧垂直信號線

132-1~132-N‧‧‧垂直信號線

133‧‧‧控制線

133-1~133-M‧‧‧控制線

141‧‧‧光電二極體

142‧‧‧傳送電晶體

143‧‧‧重設電晶體

144‧‧‧放大電晶體

145‧‧‧選擇電晶體

151‧‧‧電源配線(VDD)

151-1~151-5‧‧‧電源配線(VDD)

152‧‧‧電源配線(VSS)

152-1~152-3‧‧‧電源配線(VSS)

153‧‧‧電源配線(VDD)

153-1~153-5‧‧‧電源配線(VDD)

154‧‧‧電源配線(VSS)

154-1~154-3‧‧‧電源配線(VSS)

155-1‧‧‧虛線

155-2‧‧‧虛線

161‧‧‧電源配線(VDD)

161-1~161-4‧‧‧電源配線(VDD)

162‧‧‧電源配線(VSS)

162-1~162-4‧‧‧電源配線(VSS)

163‧‧‧電源配線(VDD)

163-1~163-4‧‧‧電源配線(VDD)

164‧‧‧電源配線(VSS)

164-1~164-4‧‧‧電源配線(VSS)

165-1‧‧‧虛線

165-2‧‧‧虛線

171‧‧‧電源配線(VDD)

171-1~171-4‧‧‧電源配線(VDD)

172‧‧‧電源配線(VSS)

172-1~172-4‧‧‧電源配線(VSS)

173‧‧‧電源配線(VDD)

173-1~173-4‧‧‧電源配線(VDD)

174‧‧‧電源配線(VSS)

174-1~174-4‧‧‧電源配線(VSS)

175-1‧‧‧虛線

175-2‧‧‧虛線

182‧‧‧電源配線(VSS)

182-1~182-4‧‧‧電源配線(VSS)

183‧‧‧電源配線(VDD)

183-1~183-4‧‧‧電源配線(VDD)

185-1‧‧‧虛線

185-2‧‧‧虛線

192‧‧‧電源配線(VSS)

192-1~192-4‧‧‧電源配線(VSS)

193‧‧‧電源配線(VDD)

193-1~193-4‧‧‧電源配線(VDD)

260‧‧‧導體迴路

261‧‧‧實線

262‧‧‧虛線

263‧‧‧一點鏈線

264‧‧‧兩點鏈線

265‧‧‧實線

266‧‧‧虛線

267‧‧‧一點鏈線

268‧‧‧兩點鏈線

271‧‧‧部分

272‧‧‧部分

273‧‧‧部分

274‧‧‧部分

281‧‧‧電源配線(VDD)

281-1~281-4‧‧‧電源配線(VDD)

282‧‧‧電源配線(VSS)

282-1~282-4‧‧‧電源配線(VSS)

291‧‧‧實線

292‧‧‧虛線

293‧‧‧一點鏈線

294‧‧‧兩點鏈線

301‧‧‧粗線

302‧‧‧虛線

303‧‧‧一點鏈線

304‧‧‧兩點鏈線

305‧‧‧細線

306‧‧‧粗線

307‧‧‧虛線

308‧‧‧一點鏈線

309‧‧‧兩點鏈線

310‧‧‧細線

321‧‧‧導體對

321-1‧‧‧電源配線(VDD)

321-2‧‧‧電源配線(VSS)

322‧‧‧導體對

322-1‧‧‧電源配線(VDD)

322-2‧‧‧電源配線(VSS)

323‧‧‧導體對

324‧‧‧導體對

325‧‧‧雙箭頭符號

353‧‧‧電源配線(VDD)

353-1~353-4‧‧‧電源配線(VDD)

354‧‧‧電源配線(VSS)

354-1~354-4‧‧‧電源配線(VSS)

363‧‧‧電源配線(VDD)

363-1~363-4‧‧‧電源配線(VDD)

373‧‧‧電源配線(VDD)

373-1~373-4‧‧‧電源配線(VDD)

381‧‧‧粗線

382‧‧‧虛線

383‧‧‧一點鏈線

384‧‧‧兩點鏈線

385‧‧‧細線

391‧‧‧電源配線(VDD)

391-1~391-2‧‧‧電源配線(VDD)

392‧‧‧電源配線(VSS)

392-1~392-2‧‧‧電源配線(VSS)

393‧‧‧電源配線(VDD)

393-1~393-2‧‧‧電源配線(VDD)

394‧‧‧電源配線(VSS)

394-1~394-2‧‧‧電源配線(VSS)

600‧‧‧攝像裝置

611‧‧‧光學部

612‧‧‧CMOS影像感測器

613‧‧‧圖像處理部

614‧‧‧顯示部

615‧‧‧編解碼處理部

616‧‧‧記憶部

617‧‧‧輸出部

618‧‧‧通訊部

620‧‧‧虛線

621‧‧‧控制部

622‧‧‧操作部

623‧‧‧驅動器

624‧‧‧可移除式媒體

FD‧‧‧浮動擴散區

L_LOOP‧‧‧導體迴路長度

RST‧‧‧重設控制線

SEL‧‧‧選擇控制線

TRG‧‧‧傳送控制線

VSL‧‧‧垂直信號線

W_LOOP‧‧‧導體迴路寬度

圖1係說明導體迴路之變化所引起之感應電動勢之變化之圖。

圖2係表示影像感測器之主要構成例之圖。

圖3係表示像素/類比處理部之主要構成例之圖。

圖4係表示像素陣列之主要構成例之圖。

圖5係表示單位像素之主要構成例之圖。

圖6A~C係表示數位處理部之電源配線例之圖。

圖7A~C係表示數位處理部之電源配線例之圖。

圖8A~C係表示數位處理部之電源配線例之圖。

圖9A~C係表示數位處理部之電源配線例之圖。

圖10A、B係表示數位處理部之電源配線例之圖。

圖11A、B係表示磁場強度分佈例之圖。

圖12A、B係表示磁場強度分佈例之圖。

圖13A、B係表示磁場強度分佈例之圖。

圖14A、B係表示磁場強度分佈例之圖。

圖15係表示磁場強度之比較例之圖。

圖16A、B係表示導體迴路寬度之變化所引起之磁通變化之比較例之圖。

圖17A、B係表示導體迴路長度之變化所引起之磁通變化之比較例之圖。

圖18A、B係說明殘留磁通例之圖。

圖19A、B係說明殘留磁通例之圖。

圖20A~C係表示偏移量與磁場強度之比較例之圖。

圖21A~C係表示偏移量與磁場強度之比較例之圖。

圖22A~C係表示偏移量與磁場強度之比較例之圖。

圖23係表示導體迴路寬度之變化所引起之磁通變化之比較例之圖。

圖24A、B係表示導體迴路之變化所引起之磁通變化之比較例之圖。

圖25A、B係說明週期構造之偏移量之例的圖。

圖26A~F係說明導體對之構成例之圖。

圖27A~F係說明導體對之構成例之圖。

圖28A~F係說明導體對之構成例之圖。

圖29A~F係說明導體對之構成例之圖。

圖30A~E係說明導體對之構成例之圖。

圖31A、B係表示數位處理部之電源配線例之圖。

圖32A、B係表示數位處理部之電源配線例之圖。

圖33A、B係表示數位處理部之電源配線例之圖。

圖34A、B係表示數位處理部之電源配線例之圖。

圖35係表示導體迴路長度之變化所引起之磁通變化之比較例之圖。

圖36A~C係說明晶片之積層構造例之圖。

圖37係表示攝像裝置之主要構成例之圖。

以下，對用於實施本揭示之形態(以下稱為實施形態)進行說明。另，說明係依照以下順序進行。

1.第1實施形態(影像感測器)

2.第2實施形態(攝像裝置)

<1.第1實施形態>

<導體迴路與磁通>

例如，於半導體積體電路等中，存在於電源配線附近形成導體迴路之電路之情形時，因於正交於自該電源配線產生之磁力線之導體迴路中產生感應電動勢，故而有於導體迴路中產生雜訊之虞。

例如，於如圖1所示之所謂影像感測器等攝像用半導體裝置中，於像素晶片(Pixel chip)之像素區域形成導體迴路，於積層於該像素晶片之邏輯晶片(Logic chip)之、該導體迴路之附近，形成用於供給數位電源之電源配線。且，該電源配線所形成之磁通通過該導體迴路之迴路面內，藉此於導體迴路中產生感應電動勢。

形成於該像素區域之導體迴路之尺寸係根據像素之選擇位置而改變。於圖1之例之情形時，選擇像素A時所形成之導體迴路之大小或形狀係與選擇與像素A不同位置之像素B時所形成之導體迴路之大小或形狀不同。

若如此般導體迴路之尺寸變化，則通過導體迴路之迴路面內之磁通變化，因此有產生於導體迴路中之感應電動勢大為變化之虞。又，因該感應電動勢之變化，有於自像素所讀取之像素信號中產生雜訊之虞。且，因該雜訊，有於攝像圖像中產生條紋狀之圖像雜訊之虞。亦即，有攝像圖像之畫質降低之虞。

再者，於專利文獻1或專利文獻2中，曾設想一種使導體迴路之迴路面內之磁通抵消之電源配線構造。

例如，於專利文獻1中，揭示有具備介隔絕緣膜而配置之一對扁平導體之扁平電纜。該一對扁平導體均沿該扁平電纜之面波狀地蜿蜒，自與該扁平電纜之面方向正交之方向來看，於相互交叉之2點間，形成有被扁平導體包圍之區域。因包圍該區域之扁平導體之方向依序交替，故而該區域之磁通抵消。

又，例如，於專利文獻2中，揭示有於相鄰之扭曲構造之導體對彼此中，藉由使一者之交叉部排列於另一者之平行部分之大致中央，而使感應電流相互抵消。

然而，於該等文獻中，未考慮到對導體迴路之影響。因此，於應用該等文獻中所記載之技術之情形時，僅設想單純將如上述之構造應用於配線，而在實際電路中，對配線佈局設置各種限制之情形較多，而難以將上述文獻中所記載之配線構造應用於所有配線。因此，亦尋求該等以外之配線構造。

因此，設定一種具有如下構造之電路基板，其包含：電路，其係由導體形成，且可藉由該導體形成至少一部分之尺寸可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於該導體迴路中產生感應電動勢之位置；且該複數個導體抑制導體迴路之尺寸變化所引起之感應電動勢之變化。

例如，複數個導體之1個或複數個導體形成於複數個其他導體之間；1個或複數個導體之電流方向係於至少一部分中與其他導體之電流方向不同。

換言之，1個或複數個導體所形成之磁力線之、通過導體迴路之迴路面內之方向相對於其他導體所形成之磁力線之、通過導體迴路之迴路面內之方向為反方向。

進而換言之，可設為1個或複數個導體所形成之導體迴路之迴路面內之磁通方向相對於其他導體所形成之導體迴路之迴路面內之磁通方向為反方向之構造。

如此，藉由使電流方向彼此不同之導體鄰接，可使因各導體而產生之磁通相互抵消。藉此，可降低磁通，從而可降低於導體迴路中所產生之感應電動勢。亦即，可抑制導體迴路之尺寸變化所引起之感應電動勢之變化。

另，該電路基板可為任意裝置之電路基板，例如，可為攝像元件。即，攝像元件可包含：像素部，其具有對來自被攝體之光進行光電轉換之複數個像素，且實質構成與像素之選擇中所選擇之像素相應之大小及尺寸之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由像素部形成之導體迴路中產生感應電動勢之位置，且具有抑制導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

藉此，可降低因於像素部之導體迴路中所產生之感應電動勢而產生於像素信號中之雜訊，從而可抑制攝像圖像之畫質之降低。

另，複數個導體可形成於電路基板之單數之階層，亦可形成於複數個階層。以下，以將複數個導體形成於電路基板之複數個階層之情形為例進行說明。

<影像感測器>

圖2係表示應用本技術之電路基板(或攝像元件)之一實施形態即影像感測器之主要構成例之圖。

圖2所示之影像感測器100係將來自被攝體之光進行光電轉換且作為圖像資料輸出之裝置。例如，影像感測器100可作為使用CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)之CMOS影像感測器，或使用CCD(Charge Coupled Device：電荷耦合裝置)之CCD影像感測器等而構成。

如圖2所示，影像感測器100包含：相互重疊之3片半導體基板(積層晶片(像素晶片101、邏輯晶片102、及邏輯晶片103))。

於像素晶片101，形成像素/類比處理部111，其形成有單位像素構成或類比電路等。又，於邏輯晶片102，形成數位處理部112，其形成有數位電路等。再者，於邏輯晶片103，形成數位處理部113，其形成有數位電路等。

像素晶片101、邏輯晶片102及邏輯晶片103係以相互絕緣之狀態重疊。即，像素/類比處理部111之構成、邏輯晶片102之構成、及邏輯晶片103之構成基本上相互絕緣。另，雖省略圖示，但形成於像素/類比處理部111之構成、形成於數位處理部112之構成、及形成於數位處理部113之構成係根據需要(必要部分)經由例如貫通孔(VIA)等而相互電性連接。

另，於圖2中，雖以包含3階層之晶片之影像感測器為例進行說明，但影像感測器100之階層數為任意。例如可為單層，可為2階層，可為4階層以上。以下，對如圖2之例般由3階層之晶片構成之情形進行說明。

<像素/類比處理部>

圖3係表示形成於像素/類比處理部111之電路之主要構成例之圖。

如圖3所示，於像素/類比處理部111，形成像素陣列121、A/D轉換部122、及垂直掃描部123等。

像素陣列121係將具有光電二極體等光電轉換元件之像素構成(單位像素131)配置成平面狀或曲面狀之像素區域。

A/D轉換部122係對自像素陣列121之各單位像素讀取之類比信號等進行A/D轉換，並輸出該數位資料。

垂直掃描部123控制像素陣列121之各單位像素之電晶體之動作。即，像素陣列121之各單位像素所累積之電荷係由垂直掃描部123控制且被讀取，並作為像素信號，以單位像素之每行，經由垂直信號線(VSL)供給至A/D轉換部122，被予以A/D轉換。

A/D轉換部122將該A/D轉換結果(各像素信號之數位資料(圖像資料)，以單位像素之每行，供給至形成於數位處理部112或數位處理部113之邏輯電路(數位電路)。

<像素陣列>

如圖4所示，於像素陣列121，形成有單位像素131-11至單位像素131-MN(M、N係任意之自然數)。於無須相互區分說明該單位像素131-11至單位像素131-MN之情形時，稱為單位像素131。即，如圖4所示，於像素陣列121，以矩陣狀(陣列狀)配置有M列N行單位像素131。

又，如圖4所示，於像素陣列121，形成有垂直信號線132-1至垂直信號線132-N、及控制線133-1至控制線133-M。於無須互相區分說明垂直信號線132-1至垂直信號線132-N之情形時，稱為垂直信號線132；於無須互相區分說明控制線133-1至控制線133-M之情形時，稱為控制線133。

於單位像素131，於每行(Column)連接有對應該行之垂直信號線132，於每列連接有對應該列之控制線133。經由各控制線133，自垂直掃描部123傳送對各單位像素(各列)133之控制信號。

根據經由控制線133自垂直掃描部123供給之控制信號而自單位像素131讀取之信號係經由垂直信號線132而傳送至A/D轉換部122。另，圖4中將各列之控制線133顯示為1條線，實際上係由單位像素131內之各種電晶體用之複數條控制線構成。

另，雖已說明於圖4中，於每行設置傳送像素信號之信號線，且於每列設置控制線，但單位像素、信號線、及控制線之配置不限定於該圖4之例。即，例如單位像素131之配置係任意，不限定於陣列狀。例如，單位像素131亦可以形成蜂窩構造之方式配置。又，例如，亦可於每列設置信號線，且將自各單位像素讀取之信號傳送於該每列；亦可設置於像素陣列121之每一區域，且將自各單位像素讀取之信號傳送至該每一區域。再者，例如，亦可將控制線以陣列狀設置，且於每個單位像素選擇控制對象。

<單位像素構成>

圖5係表示單位像素131之電路構成之主要構成例之圖。於圖5所示之例之情形時，單位像素131具有光電二極體(PD)141、傳送電晶體142、重設電晶體143、放大電晶體144、及選擇電晶體145。

光電二極體(PD)141係將所接收之光光電轉換為與該光量對應之電荷量之光電荷(此處為光電子)，並累積該光電荷。光電二極體(PD)141之陽極電極連接於像素區域之接地(像素接地)，陰極電極經由傳送電晶體142而連接於浮動擴散區(FD)。當然，亦可設為光電二極體(PD)141之陰極電極連接於像素區域之電源(像素電源)，陽極電極經由傳送電晶體142而連接於浮動擴散區(FD)，並將光電荷作為光電洞而讀取之方式。

傳送電晶體142控制來自光電二極體(PD)141之光電荷之讀取。傳送電晶體142其汲極電極連接於浮動擴散區，源極電極連接於光電二極體(PD)141之陰極電極。又，於傳送電晶體142之閘極電極，連接傳送自垂直掃描部123(圖3)供給之傳送控制信號之傳送控制線(TRG)。傳送控制線(TRG)(亦即，傳送電晶體142之閘極電位)為斷開狀態時，不進行來自光電二極體(PD)141之光電荷之傳送(於光電二極體(PD)141中累積光電荷)。傳送控制線(TRG)(亦即，傳送電晶體142之閘極電位)為導通狀態時，將光電二極體(PD)141所累積之光電荷傳送至浮動擴散區(FD)。

重設電晶體143重設浮動擴散區(FD)之電位。重設電晶體143其汲極電極連接於電源電位，源極電極連接於浮動擴散區(FD)。又，於重設電晶體143之閘極電極，連接傳送自垂直掃描部123(圖3)供給之重設控制信號之重設控制線(RST)。重設控制信號(亦即，重設電晶體143之閘極電位)為斷開狀態時，浮動擴散區(FD)與電源電位切斷。重設控制信號(亦即，重設電晶體143之閘極電位)為導通狀態時，浮動 擴散區(FD)之電荷被丟棄至電源電位，而重設浮動擴散區(FD)。

放大電晶體144放大浮動擴散區(FD)之電位變化，並作為電性信號(類比信號)而輸出。放大電晶體144其閘極電極連接於浮動擴散區(FD)，汲極電極連接於源極隨耦器電源電壓，源極電極連接於選擇電晶體145之汲極電極。例如，放大電晶體144將由重設電晶體143重設之浮動擴散區(FD)之電位，作為重設信號(重設位準)而輸出至選擇電晶體145。又，放大電晶體144將已由傳送電晶體142傳送光電荷之浮動擴散區(FD)之電位作為光累積信號(信號位準)，而輸出至選擇電晶體145。

選擇電晶體145控制自放大電晶體144供給之電性信號之對垂直信號線(VSL)132(亦即，A/D轉換部122)之輸出。選擇電晶體145其汲極電極連接於放大電晶體144之源極電極，源極電極連接於垂直信號線132。又，於選擇電晶體145之閘極電極，連接傳送自垂直掃描部123(圖3)供給之選擇控制信號之選擇控制線(SEL)。選擇控制信號(亦即，選擇電晶體145之閘極電位)為斷開狀態時，放大電晶體144與垂直信號線132電性切斷。因此，於該狀態時，不會自該單位像素131輸出重設信號或像素信號等。選擇控制信號(亦即，選擇電晶體145之閘極電位)為導通狀態時，該單位像素131成為選擇狀態。即，放大電晶體144與垂直信號線132電性連接，自放大電晶體144輸出之信號係作為該單位像素131之像素信號而被供給至垂直信號線132。即，自該單位像素131讀取重設信號或像素信號等。

另，單位像素131之構成係任意，不限定於圖5之例。

<導體迴路>

於如上述般之構成之像素/類比處理部111中，若選擇單位像素作為信號讀取等之對象，則由控制上述各種電晶體之控制線(控制線 133)、或垂直信號線132、類比電源配線、數位電源配線等形成各種導體迴路(迴路形狀(環狀)之導體)。藉由使自附近之電源配線等產生之磁通通過該導體迴路之迴路面內，而產生感應電動勢。

且，於像素陣列121之情形時，因導體迴路之尺寸係如圖1所示，依存於所選擇之像素位置，故當所選擇之像素位置發生變化時，導體迴路之尺寸(大小、形狀)亦發生變化，而產生於導體迴路中之感應電動勢亦發生變化。

<電源配線1>

作為使形成於此種像素陣列121之導體迴路中產生感應電動勢之導體，例如有形成於像素/類比處理部111、數位處理部112、及數位處理部113之電源配線。以下，以數位處理部112及數位處理部113之電源配線為例進行說明。

圖6係表示形成於數位處理部112及數位處理部113之電源配線之配置例之圖。

圖6A顯示有形成於數位處理部112之電源配線之配置例。於圖6A之例中，直線狀之電源配線(VDD)151-1至電源配線(VDD)151-5、及直線狀之電源配線(VSS)152-1至電源配線(VSS)152-3係相互大致平行地配置。於無須互相區分說明電源配線(VDD)151-1至電源配線(VDD)151-5之情形時，稱為電源配線(VDD)151。又，於無須互相區分說明電源配線(VSS)152-1至電源配線(VSS)152-3之情形時，稱為電源配線(VSS)152。

圖6B顯示有形成於數位處理部113之電源配線之配置例。於圖6B之例中，直線狀之電源配線(VDD)153-1至電源配線(VDD)153-5、及直線狀之電源配線(VSS)154-1至電源配線(VSS)154-3係相互大致平行地配置。

電源配線(VDD)153-1至電源配線(VDD)153-5分別配置於介隔特 定之絕緣層而重疊於電源配線(VDD)151-1至電源配線(VDD)151-5之位置。又，電源配線(VSS)154-1至電源配線(VSS)154-3分別配置於介隔特定之絕緣層而重疊於電源配線(VDD)151-1至電源配線(VDD)151-3之位置。

於無須互相區分說明電源配線(VDD)153-1至電源配線(VDD)153-5之情形時，稱為電源配線(VDD)153。又，於無須互相區分說明電源配線(VSS)154-1至電源配線(VSS)154-3之情形時，稱為電源配線(VSS)154。

於圖6A及圖6B中，右側之箭頭符號表示流通各導體之電流之方向。即，電源配線(VDD)151及電源配線(VDD)153之電流方向與電源配線(VSS)152及電源配線(VSS)154之電流方向係相互大致為反方向(不同方向)。

圖6A之虛線155-1與圖6B之虛線155-2表示自階層方向觀察數位處理部112及數位處理部113時之相同位置。當表示虛線155-1與虛線155-2兩者之情形時，稱為虛線155。將沿著該虛線155切斷邏輯晶片102及邏輯晶片103時之剖面圖之例顯示於圖6C。

於圖6C中，於顯示符號「×」之電源配線(VDD)151及電源配線(VDD)153中，電流向圖中內側流動。又，於顯示符號「●」之電源配線(VSS)152及電源配線(VSS)154中，電流向圖中近前側流動。

如圖6C所示，電源配線(VDD)151及電源配線(VSS)152之各配線係重疊於電源配線(VDD)153及電源配線(VSS)154之各配線而形成。

包含於形成有導體(電源配線)之2階層(於該例之情形時，為邏輯晶片102與邏輯晶片103)之階層方向上相鄰之2個導體(電源配線)之導體對之各導體之電流方向係彼此大致相同。例如，電源配線(VDD)151-1與電源配線(VDD)153-1係彼此於大致相同之方向流通電流。其他電源配線亦為同樣之情形。

<電源配線2>

圖7係表示形成於數位處理部112及數位處理部113之電源配線之其他配置例之圖。

圖7A顯示有形成於數位處理部112之電源配線之配置例。於圖7A之例中，直線狀之電源配線(VDD)161-1至電源配線(VDD)161-4、及直線狀之電源配線(VSS)162-1至電源配線(VSS)162-4係相互大致平行地配置。於無須互相區分說明電源配線(VDD)161-1至電源配線(VDD)161-4之情形時，稱為電源配線(VDD)161。又，於無須互相區分說明電源配線(VSS)162-1至電源配線(VSS)162-4之情形時，稱為電源配線(VSS)162。

圖7B顯示有形成於數位處理部113之電源配線之配置例。於圖7B之例中，直線狀之電源配線(VDD)163-1至電源配線(VDD)163-4、及直線狀之電源配線(VSS)164-1至電源配線(VSS)164-4係相互大致平行地配置。

電源配線(VDD)163-1至電源配線(VDD)163-4分別配置於介隔特定之絕緣層而重疊於電源配線(VDD)161-1至電源配線(VDD)161-4之位置。又，電源配線(VSS)164-1至電源配線(VSS)164-4分別配置於介隔特定之絕緣層而重疊於電源配線(VSS)162-1至電源配線(VSS)162-4之位置。

於無須互相區分說明電源配線(VDD)163-1至電源配線(VDD)163-4之情形時，稱為電源配線(VDD)163。又，於無須互相區分說明電源配線(VSS)164-1至電源配線(VSS)164-4之情形時，稱為電源配線(VSS)164。

於圖7A及圖7B中，右側之箭頭符號表示流通各導體之電流之方向。即，電源配線(VDD)161及電源配線(VDD)163之電流方向與電源配線(VSS)162及電源配線(VSS)164之電流方向係相互大致為反方向 (不同方向)。

又，如圖7A所示，電源配線(VDD)161及電源配線(VSS)162係交替地配置。同樣，如圖7B所示，電源配線(VDD)163及電源配線(VSS)164係交替地配置。

另，於圖7A中，電源配線(VDD)161-1至電源配線(VDD)161-4、及電源配線(VSS)162-1至電源配線(VSS)162-4分別顯示為單數條配線，但其等亦可分別由複數條配線形成。同樣，於圖7B中，電源配線(VDD)163-1至電源配線(VDD)163-4、及電源配線(VSS)164-1至電源配線(VSS)164-4分別顯示為單數條配線，但其等亦可分別由複數條配線形成。

圖7A之虛線165-1與圖7B之虛線165-2表示自階層方向觀察數位處理部112及數位處理部113時之相同位置。表示虛線165-1與虛線165-2兩者之情形時，稱為虛線165。將沿著該虛線165切斷邏輯晶片102及邏輯晶片103時之剖面圖之例顯示於圖7C。

於圖7C中，於顯示符號「×」之電源配線(VDD)161及電源配線(VDD)163中，電流向圖中內側流動。又，於顯示符號「●」之電源配線(VSS)162及電源配線(VSS)164中，電流向圖中近前側流動。

如圖7C所示，電源配線(VDD)161及電源配線(VSS)162之各配線係重疊於電源配線(VDD)163及電源配線(VSS)164之各配線而形成。且，於形成有導體(電源配線)之2階層(於該例之情形時，為邏輯晶片102與邏輯晶片103)之階層方向上相鄰之2個導體(電源配線)之電流方向係彼此大致相同。例如，於電源配線(VDD)161-1與電源配線(VDD)163-1中，彼此於大致相同之方向流通電流。其他電源配線亦為同樣之情形。

<電源配線3>

圖8係表示形成於數位處理部112及數位處理部113之電源配線之 進而另一配置例之圖。

圖8A顯示有形成於數位處理部112之電源配線之配置例。於圖8A之例中，直線狀之電源配線(VDD)171-1至電源配線(VDD)171-4、及直線狀之電源配線(VSS)172-1至電源配線(VSS)172-4係相互大致平行地配置。於無須互相區分說明電源配線(VDD)171-1至電源配線(VDD)171-4之情形時，稱為電源配線(VDD)171。又，於無須互相區分說明電源配線(VSS)172-1至電源配線(VSS)172-4之情形時，稱為電源配線(VSS)172。

圖8B顯示有形成於數位處理部113之電源配線之配置例。於圖7B之例中，直線狀之電源配線(VDD)173-1至電源配線(VDD)173-4、及直線狀之電源配線(VSS)174-1至電源配線(VSS)174-4係相互大致平行地配置。

電源配線(VDD)173-1至電源配線(VDD)173-4分別配置於介隔特定之絕緣層而重疊於電源配線(VSS)172-1至電源配線(VSS)172-4之位置。又，電源配線(VSS)174-1至電源配線(VSS)174-4分別配置於介隔特定之絕緣層而重疊於電源配線(VDD)171-1至電源配線(VDD)171-4之位置。

於無須互相區分說明電源配線(VDD)173-1至電源配線(VDD)173-4之情形時，稱為電源配線(VDD)173。又，於無須互相區分說明電源配線(VSS)174-1至電源配線(VSS)174-4之情形時，稱為電源配線(VSS)174。

於圖8A及圖8B中，右側之箭頭符號表示流通各導體之電流之方向。即，電源配線(VDD)171及電源配線(VDD)173之電流方向與電源配線(VSS)172及電源配線(VSS)174之電流方向係相互大致為反方向(不同方向)。

又，如圖8A所示，電源配線(VDD)171及電源配線(VSS)172係交 替地配置。同樣地，如圖8B所示，電源配線(VDD)173及電源配線(VSS)174係交替地配置。

另，於圖8A中，電源配線(VDD)171-1至電源配線(VDD)171-4、及電源配線(VSS)172-1至電源配線(VSS)172-4分別顯示為單數條配線，但其等亦可分別由複數條配線形成。同樣地，於圖8B中，電源配線(VDD)173-1至電源配線(VDD)173-4、及電源配線(VSS)174-1至電源配線(VSS)174-4分別顯示為單數條配線，但其等亦可分別由複數條配線形成。

圖8A之虛線175-1與圖8B之虛線175-2表示自階層方向觀察數位處理部112及數位處理部113時之相同位置。表示虛線175-1與虛線175-2兩者時，稱為虛線175。將沿著該虛線175切斷邏輯晶片102及邏輯晶片103時之剖面圖之例顯示於圖8C。

於圖8C中，於顯示符號「×」之電源配線(VDD)171及電源配線(VDD)173中，電流向圖中內側流動。又，於顯示符號「●」之電源配線(VSS)172及電源配線(VSS)174中，電流向圖中近前側流動。

如圖8C所示，電源配線(VDD)171及電源配線(VSS)172之各配線係重疊於電源配線(VSS)174及電源配線(VDD)173之各配線而形成。且，於形成導體(電源配線)之2階層(於該例之情形時，為邏輯晶片102與邏輯晶片103)之階層方向上相鄰之2個導體(電源配線)之電流方向係相互大致為反方向(電流方向彼此不同)。例如，於電源配線(VDD)171-1與電源配線(VSS)174-1中，電流彼此於大致反方向流通電流。其他電源配線亦為同樣之情形。

<電源配線4>

圖9係表示形成於數位處理部112及數位處理部113之電源配線之進而另一配置例之圖。

圖9A顯示有形成於數位處理部112之電源配線之配置例。於圖9A 之例中，電源配線(VSS)182-1至電源配線(VSS)182-4係相互大致平行地配置。於無須互相區分說明電源配線(VSS)182-1至電源配線(VSS)182-4之情形時，稱為電源配線(VSS)182。

如圖9A所示，各電源配線(VSS)182係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VSS)具有於其長邊方向上，形狀呈週期性變化之週期構造。

圖9B顯示有形成於數位處理部113之電源配線之配置例。於圖9B之例中，電源配線(VDD)183-1至電源配線(VDD)183-4係相互大致平行地配置。電源配線(VDD)183-1至電源配線(VDD)183-4分別配置於介隔特定之絕緣層而重疊於電源配線(VSS)182-1至電源配線(VSS)182-4之位置。於無須互相區分說明電源配線(VDD)183-1至電源配線(VDD)183-4之情形時，稱為電源配線(VDD)183。

如圖9B所示，各電源配線(VDD)183係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VDD)183具有於其長邊方向上，形狀呈週期性變化之週期構造。

於9A及圖9B中，右側之箭頭符號表示流通各導體之電流之方向。即，電源配線(VDD)183之電流方向與電源配線(VSS)182之電流方向係相互為大致反方向(不同方向)。

圖9A之虛線185-1與圖9B之虛線185-2表示自階層方向觀察數位處理部112及數位處理部113時之相同位置。表示虛線185-1與虛線185-2兩者之情形時，稱為虛線185。將沿著該虛線185切斷邏輯晶片102及邏輯晶片103時之剖面圖之例顯示於圖9C。

於圖9C中，於顯示符號「×」之電源配線(VDD)183中，電流向圖中內側流動。又，於顯示符號「●」之電源配線(VSS)182中，電流向圖中近前側流動。

如圖9A或圖9C所示，於邏輯晶片102(數位處理部112)之階層， 形成有電源配線(VSS)182，未形成電源配線(VDD)183。又，如圖9B或圖9C所示，於邏輯晶片103(數位處理部113)之階層，形成有電源配線(VDD)183，未形成電源配線(VSS)182。即，於同一階層內，鄰接之導體彼此之電流方向係相互大致相同。

又，如圖9C所示，電源配線(VSS)182與電源配線(VDD)183係於階層方向上鄰接。即，於階層方向上鄰接之導體彼此之電流方向係相互大致反方向(電流方向互不相同)。例如，於電源配線(VSS)182-1與電源配線(VDD)183-1中，相互於大致反方向流通電流。其他電源配線亦為同樣之情形。

另，於圖9C中，電源配線(VSS)182與電源配線(VDD)183非於相對於階層垂直之方向上鄰接，但因如圖9A或圖9B所示，其等係蜿蜒，故亦存在於相對於階層垂直之方向上鄰接之部分。又，於圖9C所示之切斷面中，兩配線之距離亦十分靠近。因此，可以說電源配線(VSS)182與電源配線(VDD)183係於階層方向上鄰接。

<電源配線5>

圖10係顯示形成於數位處理部112及數位處理部113之電源配線之進而另一配置例之圖。

圖10A顯示有形成於數位處理部112之電源配線之配置例。於圖10A之例中，電源配線(VSS)192-1至電源配線(VSS)192-4係相互大致平行地配置。於無須互相區分說明電源配線(VSS)192-1至電源配線(VSS)192-4之情形時，稱為電源配線(VSS)192。

如圖10A所示，各電源配線(VSS)192係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VSS)192具有於其長邊方向上，形狀呈週期性變化之週期構造。

另，於圖9A之例之情形時，各電源配線(VSS)182之週期構造之、電源配線(VSS)182之長邊方向之位置彼此相同，而於圖10A之例 之情形時，各電源配線(VSS)192之成為週期構造之起點之部分(亦稱為起點位置)之、電源配線(VSS)192之長邊方向之位置相互偏移。即，各電源配線(VSS)192之週期構造形成於電源配線(VSS)192之長邊方向之互不相同之位置。

圖10B顯示有形成於數位處理部113之電源配線之配置例。於圖10B之例中，電源配線(VDD)193-1至電源配線(VDD)193-4係相互大致平行地配置。電源配線(VDD)193-1至電源配線(VDD)193-4分別配置於介隔特定之絕緣層而重疊於電源配線(VSS)192-1至電源配線(VSS)192-4之位置。於無須互相區分說明電源配線(VDD)193-1至電源配線(VDD)193-4之情形時，稱為電源配線(VDD)193。

如圖10B所示，各電源配線(VDD)193係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VDD)193具有於其長邊方向上，形狀呈週期性變化之週期構造。

另，於圖9B之例之情形時，各電源配線(VDD)193之週期構造之、電源配線(VDD)193之長邊方向之位置彼此相同，圖10B之例之情形係與圖10A之例之情形相同，各電源配線(VDD)193之週期構造之起點位置之、電源配線(VDD)193之長邊方向之位置相互偏移。即，各電源配線(VDD)193之週期構造形成於電源配線(VDD)193之長邊方向之互不相同之位置。

於圖10A及圖10B中，右側之箭頭符號表示流通各導體之電流之方向。即，電源配線(VDD)193之電流方向與電源配線(VSS)192之電流方向係相互大致反方向(不同方向)。

且，於邏輯晶片102(數位處理部112)之階層，形成有電源配線(VSS)192，未形成電源配線(VDD)193。又，於邏輯晶片103(數位處理部113)之階層，形成有電源配線(VDD)193，未形成電源配線(VSS)192。

亦即，於同一階層內鄰接之導體彼此之電流方向係相互大致相同，於階層方向上鄰接之導體彼此之電流方向係相互大致反方向(電流方向互不相同)。

<配線佈局>

另，圖6至圖10所示之各例之電源配線係只要為由自身所產生之磁通通過形成於像素/類比處理部111之導體迴路之迴路面，而使導體迴路中產生感應電動勢之位置，則可形成於數位處理部112及數位處理部113之任意之位置。

例如，該等電源配線亦可形成於數位處理部112及數位處理部113之、重疊於形成於像素/類比處理部111之導體迴路之位置。當然，該等電源配線可不與導體迴路重疊。

又，上述各佈局之例係只要於形成於數位處理部112及數位處理部113之電源配線之至少一部分中形成即可。例如，只要將一部分電源配線配置成如上述之例之佈局即可。又，例如，只要使電源配線之一部分成為如上述之例之佈局即可。

且，各電源配線之長度或粗度係任意。又，電源配線之數量亦為任意。此外，雖已對電源配線為2階層之情形進行說明，但形成有電源配線之階層可為單層，亦可為3階層以上。

<磁場強度分佈之比較>

以下，對上述各佈局進行比較。首先，對各佈局例之電源配線所形成之磁場強度分佈進行比較。

圖11係表示由圖6之電源配線(VDD)151、電源配線(VSS)152、電源配線(VDD)153、及電源配線(VSS)154產生之磁場之強度分佈例之圖。圖11A顯示有於與圖6A或圖6B相同之階層方向上觀察之情形時之磁場強度分佈，圖11B顯示有與圖6C同樣於階層之剖面方向上觀察之情形時之磁場強度分佈。該情形時，顯示有於圖11A或圖11B之中央 部分之較窄之部位，濃度變得極濃，磁場強度之波峰集中於一部分而增強(磁通未充分抵消)。

圖12係表示由圖7之電源配線(VDD)161、電源配線(VSS)162、電源配線(VDD)163、及電源配線(VSS)164產生之磁場之強度分佈例之圖。圖12A顯示有於與圖7A或圖7B相同之階層方向上觀察之情形時之磁場強度分佈，圖12B顯示有與圖7C同樣於階層之剖面方向上觀察之情形時之磁場強度分佈。

於該情形時，顯示有圖12A或圖12B之中央部分之濃度較圖11之例更淡，磁場強度之波峰分散並被抑制。於圖7之例之佈局之情形時，電流方向相互大致為反方向之2種電源配線較圖6之例之情形更大範圍且更均勻地分佈。因此，如圖12所示，較圖11之例之情形於更大範圍內，磁通較好地抵消，磁場強度之波峰被抑制。

圖13係表示由圖8之電源配線(VDD)171、電源配線(VSS)172、電源配線(VDD)173、及電源配線(VSS)174產生之磁場之強度分佈例之圖。圖13A顯示有於與圖8A或圖8B相同之階層方向上觀察之情形時之磁場強度分佈，圖13B顯示有與圖8C同樣於階層之剖面方向上觀察之情形時之磁場強度分佈。

於該情形時，顯示有圖13A或圖13B之中央部分之濃度較圖12之例更淡，磁場強度之波峰被進一步抑制。圖8之例之佈局之情形與圖7之佈局例相比，進而於階層間亦鄰接之電源配線之電流方向相互大致反方向。因此，如圖13所示，較圖12之例之情形，磁通較好地抵消，磁場強度之波峰被進一步抑制。

圖14係表示由圖9之電源配線(VSS)182及電源配線(VDD)183產生之磁場之強度分佈例之圖。圖14A顯示有於與圖9A或圖9B相同之階層方向上觀察之情形時之磁場強度分佈，圖14B顯示有與圖9C同樣於階層之剖面方向上觀察之情形時之磁場強度分佈。

於該情形時，圖14A或圖14B之中央部分之濃度較圖11之例更淡，磁場強度之波峰分散並被抑制。於圖9之例之佈局之情形時，於階層方向上鄰接之2個電源配線形成導體對，藉由其等之週期構造(蜿蜒)，即便作為導體對，亦形成包含與電源配線彼此重疊之部分分離之部分之週期構造。且，於該週期構造之每半個週期，該導體對所形成之磁力線(磁通)之方向反轉。因此，導體對所形成之磁通較好地抵消，故如圖14所示，與圖11之例之情形相比，磁場強度之波峰分散並被抑制。

圖15所示之圖表係針對圖6至圖9之各例，顯示虛線155、虛線165、虛線175、虛線185之各自之磁場強度分佈之例者。於圖15中，實線251表示圖6之佈局例之電源配線所形成之虛線155上之磁場強度分佈。虛線252表示圖7之佈局例之電源配線所形成之虛線165上之磁場強度分佈。一點鏈線253表示圖8之佈局例之電源配線所形成之虛線175上之磁場強度分佈。兩點鏈線254表示圖9之佈局例之電源配線所形成之虛線185上之磁場強度分佈。如該圖表所示，虛線252、一點鏈線253及兩點鏈線254之波峰係與實線251相比更被抑制。

另，因圖10之佈局基本上與圖9之佈局相同，且自明的是，磁場強度之波峰可抑制在至少與圖9之佈局之情形同等以上，故而省略其說明。

如以上般，圖7至圖10之任一種佈局之情形，與圖6之例之情形相比，均可抑制磁場強度之波峰。若可抑制磁場強度之波峰，則可相應地降低導體迴路中所產生之感應電動勢。亦即，圖7至圖10之任一種佈局，與圖6之例之情形相比，均可抑制導體迴路中所產生之雜訊。

<相對於導體迴路之變化之磁通之比較>

接著，對相對於導體迴路之變化之各佈局例之磁通之比較進行 說明。於圖16A所示之形成於像素/類比處理部111之導體迴路260中，因圖6至圖10所示之各佈局例之電源配線所形成之磁通而產生感應電動勢。將該導體迴路260之特定方向(例如電源配線之長邊方向)之長度設為導體迴路長度L_LOOP，將另一特定方向(例如，垂直於該長邊方向之方向)之長度設為導體迴路寬度W_LOOP。

如圖16A所示，對圖6、圖7、圖9及圖10所示之各佈局例之電源配線所形成之通過導體迴路260之迴路面內之磁通之、與導體迴路寬度W_LOOP相應之變化進行比較。關於圖6、圖7、圖9、及圖10所示之各佈局例，利用以下之式(1)，算出通過導體迴路260之迴路面之磁通。

將此運算結果顯示於圖16B之圖表。亦即，於圖16B所示之圖表中，實線261表示圖6之佈局例之電源配線所形成之磁通之、與導體迴路寬度W_LOOP相應之變化。虛線262表示圖7之佈局例之電源配線所形成之磁通之、與導體迴路寬度W_LOOP相應之變化。一點鏈線263表示圖9之佈局例之電源配線所形成之磁通之、與導體迴路寬度W_LOOP相應之變化。兩點鏈線264表示圖10之佈局例之電源配線所形成之磁通之、與導體迴路寬度W_LOOP相應之變化。

如圖16B所示，虛線262、一點鏈線263、兩點鏈線264之任一者之波峰值皆較實線261更被抑制。

另，圖8之佈局基本上與圖7之佈局相同，且如上所述，圖6之磁場強度分佈之波峰亦較圖7更被抑制。因此，因自明的是，可將通過導體迴路260之迴路面之磁通之波峰抑制在至少與圖7之佈局之情形同等以上，故而省略其說明。

如以上般，圖7至圖10之任一種佈局之情形，與圖6之例之情形相比，均可抑制通過導體迴路260之迴路面內之磁通之波峰。若可抑制通過導體迴路260之迴路面內之磁通之波峰，則可相應地降低導體迴路260中所產生之感應電動勢。亦即，圖7至圖10之任一種佈局之情形，與圖6之佈局之情形相比，均可抑制藉由改變導體迴路寬度W_LOOP而產生於導體迴路260中之雜訊。

接著，如圖17A所示，對與導體迴路260之導體迴路長度L_LOOP相應之磁通進行比較。

如圖17A所示，對圖6、圖7、圖9及圖10所示之各佈局例之電源配線所形成之通過導體迴路260之迴路面內之磁通之、與導體迴路長度L_LOOP相應之變化進行比較。關於圖6、圖7、圖9、及圖10所示之各佈局例，利用上述之式(1)，算出通過導體迴路260之迴路面之磁通，並將該運算結果顯示於圖17B之圖表

即，於圖17B所示之圖表中，實線265表示圖6之佈局例之電源配線所形成之磁通之、與導體迴路長度L_LOOP相應之變化。虛線266表示圖7之佈局例之電源配線所形成之磁通之、與導體迴路長度L_LOOP相應之變化。一點鏈線267表示圖9之佈局例之電源配線所形成之磁通之、與導體迴路長度L_LOOP相應之變化。兩點鏈線268表示圖10之佈局例之電源配線所形成之磁通之、與導體迴路長度L_LOOP相應之變化。

如圖17B所示，虛線266、一點鏈線267及兩點鏈線268之任一者之波峰值皆較實線265更被限制。

另，圖8之佈局基本上與圖7之佈局相同，且如上所述，圖6之磁場強度分佈之波峰亦較圖7更被抑制。因此，因自明的是，可將通過導體迴路260之迴路面之磁通之波峰抑制在至少與圖7之佈局之情形同等以上，故而省略其說明。

如以上般，圖7至圖10之任一種佈局之情形，與圖6之例之情形 相比，均可抑制通過導體迴路260之迴路面內之磁通之波峰。若可抑制通過導體迴路260之迴路面內之磁通之波峰，則可相應地降低導體迴路260中所產生之感應電動勢。亦即，圖7至圖10之任一種佈局之情形，與圖6之佈局之情形相比，均可抑制因改變導體迴路長度L_LOOP而產生於導體迴路260中之雜訊。

即，作為形成於數位處理部112或數位處理部113之電源配線之佈局，藉由應用參照圖7至圖10所說明之佈局例之任一者，影像感測器100可抑制因導體迴路之變化而產生於像素信號中之雜訊，從而抑制於攝像圖像中產生條紋狀之圖像雜訊。即，可抑制攝像圖像之畫質之降低。

如此般，作為形成於因自身所產生之磁場而於尺寸可變之導體迴路中產生感應電動勢之位置，且具有抑制該導體迴路之尺寸變化所引起之感應電動勢之變化之構造的複數個導體，例如，亦可如圖7或圖8之電源配線般，一個或複數個導體形成於複數個其他導體之間，該1個或複數個導體之電流方向係於至少一部分中與其他導體之電流方向不同。

又，亦可如圖7之例之電源配線，包含由於階層方向上鄰接，且電流方向彼此相同之2個導體形成之導體對。例如，於圖7之佈局之情形時，於由各電源配線(VDD)161與各電源配線(VDD)163、或各電源配線(VSS)162與各電源配線(VSS)164形成之導體對中，各導體之電流方向彼此相同。

又，亦可如圖8至圖10之例之電源配線，包含由於階層方向上鄰接，且電流方向於至少一部分中彼此不同之2個導體形成之導體對。例如，於圖8之佈局之情形時，於由各電源配線(VDD)161與各電源配線(VSS)164、或各電源配線(VSS)162與各電源配線(VDD)163形成之導體對中，各導體之電流方向於至少一部分中彼此不同。進而，亦可 如圖8之例之電源配線，導體對之各導體之電流方向、及與該導體對之各導體於階層內方向上鄰接之其他導體之電流方向係於至少一部分中互不相同。

又，亦可如圖9或圖10之例，該導體對具有於其長邊方向上，形狀呈週期性變化之週期構造，而導體對所形成之磁力線方向係以該週期構造之每半個週期而變化。於圖9或圖10之例之情形時，各階層之電源配線係於至少一部分中具有蜿蜒形狀，藉此，即便作為導體對，亦具有導體彼此重疊或分離之週期構造。且，磁力線之方向(磁通之極性)係以該週期構造之每半個週期反轉。

又，亦可如圖10之例，包含複數個該導體對，且鄰接之導體對彼此之、各自之週期構造之起點位置互不相同。例如，於圖10之佈局之情形時，各導體對之週期構造之起點之、導體對之長邊方向之位置相互偏移。

另，如圖16B及圖17B所示，與圖9之佈局之情形相比，圖10之佈局之情形可抑制磁通之波峰。

於圖9之佈局例之情形時，於導體對之週期構造之各導體分離之部分中磁通增強，如圖18A所示，該部分之長邊方向之位置於導體對間一致。如圖18B所示，因磁通之方向係以該週期構造之每半個週期變化，故於N個週期(N為整數)之部分271所產生之磁通抵消，而於剩餘部分272所產生之磁通成為殘留磁通。

相對於此，於圖10之佈局例之情形時，如圖19A所示，各導體對之週期構造之磁通增強部分之、導體對之長邊方向之位置係以每個導體對偏移。因此，如圖19B所示，不但於N個週期(N為整數)之部分273所產生之磁通抵消，進而因於剩餘部分274亦產生極性相反之磁通，故而一部分之磁通抵消。相應地，磁通之波峰亦被抑制。因此，與圖9之佈局例之情形相比，圖10之佈局例之情形可抑制產生因導體 迴路之變化而產生於該導體迴路中之雜訊。即，影像感測器100係藉由應用圖10之佈局作為形成於數位處理部112或數位處理部113之電源配線之佈局，與應用圖9之佈局之情形相比，可抑制攝像圖像之畫質之降低。

<偏移量之比較>

因此，對此種導體對間之週期構造之偏移量進行研究。圖20係對偏移量為0之情形進行說明之圖。圖20A係示意性地顯示有電源配線之佈局情況。電源配線(VDD)281-1至電源配線(VDD)281-4、及電源配線(VSS)282-1至電源配線(VSS)282-4分別形成導體對；於各電源配線中，電流沿箭頭符號所示之方向流動。於該例之情形時，各導體對之週期構造之、導體對之長邊方向之位置相互一致。該等電源配線實際上係如圖20B所示配置。因此，磁場強度分佈成為如圖20C所示之分佈。

圖21係對偏移量為週期構造之四分之一個週期之情形進行說明之圖。圖21A係示意性地顯示有電源配線之佈局情況。於該例之情形時，各導體對之週期構造之、導體對之長邊方向之位置係以週期構造之四分之一個週期為單位而偏移。該等電源配線實際上係如圖21B所示配置。因此，磁場強度分佈成為如圖21C所示之分佈。

圖22係對偏移量為週期構造之二分之一個週期之情形進行說明之圖。圖22A係示意性地顯示有電源配線之佈局情況。於該例之情形時，各導體對之週期構造之、導體對之長邊方向之位置係以週期構造之二分之一個週期為單位而偏移。該等電源配線實際上係如圖22B所示配置。因此，磁場強度分佈成為如圖22C所示之分佈。

當導體對間之距離足夠寬之情形時，期望將偏移量設為週期構造之二分之一個週期，但實際上自佈局限制之角度而言，則難以確保此種配線間隔。因此，磁場強度分佈成為如圖20C、圖21C、及圖22C 所示般，偏移量越大，則磁場越集中於導體對中央附近。

圖23係表示對導體迴路之導體迴路寬度W_LOOP之變化所引起之磁通之變化，以每一偏移量進行比較之比較結果的圖表。於圖23之圖表中，實線291表示偏移量為0之情形時之磁通變化。又，虛線292表示偏移量為週期構造之十二分之二個週期之情形時之磁通變化。再者，一點鏈線293表示偏移量為週期構造之十二分之四個週期之情形時之磁通變化。又，兩點鏈線294表示偏移量為週期構造之十二分之六個週期之情形時之磁通變化。

如圖23所示，磁通之變化量係於實線291之情形時最大，除此以外，偏移量越大，則磁通之變化量亦越大。其理由係如上所述，偏移量越大，則局部磁場強度越大。

但，如以上般，藉由至少將偏移量設為週期構造之二分之一個週期以下，與偏移量為0之情形時相比，可抑制因改變導體迴路寬度W_LOOP而產生於導體迴路260中之雜訊。

另，導體迴路之尺寸變化所引起之磁通變化量並非僅由導體對間之週期構造之偏移量決定，而亦受除此以外之各種因素之影響。因此，期望根據實際之佈局，將該偏移量設為最佳值。該最佳值之求取方法係任意。例如，可改變導體迴路之導體迴路寬度W_LOOP，探索磁通最大位置，於該磁通最大位置，改變導體迴路之導體迴路長度L_LOOP，而決定最佳之偏移量。

例如，首先，將導體迴路之導體迴路長度L_LOOP暫設為特定長度，就各偏移量求取該導體迴路長度L_LOOP之、伴隨著導體迴路寬度W_LOOP之變化的磁通變化。圖24A係表示對如此求得之伴隨著導體迴路之導體迴路寬度W_LOOP之變化的磁通變化，以每一偏移量進行比較之比較結果之圖表例。於圖24A中，粗線301表示偏移量為0之情形時之磁通變化。虛線302表示偏移量為週期構造之十二分之一個週期之 情形時之磁通變化。一點鏈線303表示偏移量為週期構造之十二分之二個週期之情形時之磁通變化。兩點鏈線304表示偏移量為週期構造之十二分之三個週期之情形時之磁通變化。細線305表示偏移量為週期構造之十二分之四個週期之情形時之磁通變化。

其次，基於該種圖表，探索使磁通成為最大之導體迴路寬度W_LOOP作為磁通最大位置，求取該磁通最大位置(亦即，使磁通成為最大之導體迴路寬度W_LOOP)之伴隨著導體迴路長度L_LOOP之變化的磁通變化。

圖24B係表示對如此求得之伴隨著導體迴路之導體迴路長度L_LOOP之變化的磁通變化，以每一偏移量進行比較之比較結果之圖表例。於圖24B中，粗線306表示偏移量為0之情形時之磁通變化。虛線307表示偏移量為週期構造之十二分之一個週期之情形時之磁通變化。一點鏈線308表示偏移量為週期構造之十二分之二個週期之情形時之磁通變化。兩點鏈線309表示偏移量為週期構造之十二分之三個週期之情形時之磁通變化。細線310表示偏移量為週期構造之十二分之四個週期之情形時之磁通變化。

接著，只要基於該種圖表，決定可進一步抑制磁通之偏移量即可。藉由如此求出偏移量，可進一步增大磁通抵消效應，從而可抑制產生因該導體迴路之變化而產生於該導體迴路中之雜訊。即，藉由如此求取偏移量，影像感測器100可進一步抑制攝像圖像之畫質之降低。

另，一般而言，大多期望如圖25A之例般將偏移量設為週期構造之六分之一個週期左右。又，如影像感測器100般積層晶片之情形時，亦必須考慮晶片間之靜電電容，故大多不期望增大偏移量。於此種情形時，例如，可如圖25B之例，將偏移量設為各電源配線之配線寬度左右。

<導體對>

上述之導體對之構造不限定於上述之例。圖26至圖30中顯示導體對之例。於圖26至圖30中，導體對321至導體對324分別由電源配線(VDD)與電源配線(VSS)構成，且具有週期構造。

導體對之週期構造之週期長度(導體對之長邊方向之一個週期之長度)為任意。例如，亦可如圖26A所示，設為於複數個導體對中其週期構造之週期長度彼此相同。進而，亦可將形成於數位處理部112或數位處理部113之所有導體對之週期構造之週期長度設為相同。

於圖26A中，導體對321係由蜿蜒形狀之電源配線(VDD)321-1與蜿蜒形狀之電源配線(VSS)321-2構成，並由其等形成週期構造。又，導體對322係由蜿蜒形狀之電源配線(VDD)322-1與蜿蜒形狀之電源配線(VSS)322-2構成，並由其等形成週期構造。如雙箭頭符號325所示，導體對321之週期構造之週期長度、與導體對322之週期構造之週期長度彼此相同。

又，亦可如圖26B或圖26C之例，設為於複數個導體對中其週期構造之週期長度互不相同。即，亦可設為至少1個導體對之週期構造之週期長度與其他導體對之週期構造之週期長度不同。

例如，亦可設為如圖26B所示，於鄰接之導體對321與導體對322中，其週期構造之週期長度彼此不同。即便存在3個以上之導體對之情形時，亦可進行同樣設定。例如，亦可於如圖26C所示存在導體對321至導體對324之情形時，設為各者之週期構造之週期長度互不相同。當然，雖可如該例般將各導體對之週期構造之週期長度設為互不相同，但亦可設為一部分導體對具有與其他導體對相同之週期長度(即，週期長度之數可小於導體對之數)。

又，亦可設為如圖26D或圖26E之例，於導體對內週期長度發生變化。即，亦可設為導體對之一部分週期構造具有與該導體對之其他 部分之週期構造不同之週期長度。

例如，亦可設為如圖26D所示之導體對321或導體對322，於單一導體對內存在2種週期構造之週期長度。又，例如，亦可設為如圖26E所示之導體對321或導體對322，於單一導體對內存在3種以上之週期構造。

進而，亦可設為如圖26F之例，形成導體對之各導體(電源配線)之週期構造之週期長度互不相同。例如，亦可設為如圖26F所示，於形成導體對321之電源配線(VDD)321-1與電源配線(VSS)321-2中，其週期構造之週期長度互不相同。

又，於存在複數個導體對之情形時，亦可設為於所有導體對中，各導體之週期構造之週期長度互不相同。例如，如圖26F所示，於存在導體對321與導體對322之情形時，可不但如上所述設為於導體對321中各電源配線之週期構造之週期長度互不相同，且於導體對322中，其電源配線(VDD)322-1與電源配線(VSS)322-2之週期構造之週期長度亦互不相同。

當然，亦可設為存在包含週期構造之週期長度互不相同之導體之導體對、與包含週期構造之週期長度彼此相同之導體之導體對之兩者。

導體對之週期構造之、導體對之長邊方向之位置之偏移量或偏移之方向為任意。例如，亦可設為如圖27A或圖27B所示之導體對321至導體對324，於所有導體對間，週期構造之位置之偏移量及偏移之方向相同。另，偏移之方向係任意，可為上下左右、或其等之組合之任一者。例如，亦可設為如圖27B之例，朝與圖27A之例相反之方向偏移。

又，亦可設為如圖27C之例，於每一導體對間，週期構造之位置之偏移量不同。於圖27C之例之情形時，導體對321與導體對321間之 週期構造之位置之偏移量(即，導體對322之週期構造相對於導體對321之週期構造之、導體對322之長邊方向之相對位置)，導體對322與導體對323間之偏移量(即，導體對323之週期構造相對於導體對322之週期構造之、導體對323之長邊方向之相對位置)，及導體對323與導體對324間之偏移量(即，導體對324之週期構造相對於導體對323之週期構造之、導體對324之長邊方向之相對位置)互不相同。

當然，亦可設為一部分導體對間之偏移量與其他導體對間之偏移量相同(即，偏移量之數可小於導體對間之數)。

即，亦可設為至少1個導體對間之週期構造之偏移量與其他導體對間之週期構造之偏移量不同。

對於偏移方向，亦為同樣之情形。亦可設為如圖27D之例，於每一導體對間，週期構造位置之偏移方向不同。於圖27C之例之情形時，導體對322與導體對323間之週期構造之偏移方向係與導體對321與導體對322間之週期構造之偏移方向、或導體對323與導體對324間之週期構造之偏移方向為大致反方向。

即，亦可設為至少1個導體對間之週期構造之偏移方向與其他導體對間之週期構造之偏移方向不同。

當然，亦可設為於每一導體對間改變偏移量與偏移方向兩者。即，亦可設為至少1個導體對間之週期構造之偏移量及偏移方向與其他導體對間之週期構造之偏移量及偏移方向不同。

另，亦可設為如圖27E所示，於導體對之每個導體，週期構造之位置偏移量不同。又，亦可設為如圖27F所示，於導體對之每個導體，週期構造之偏移方向不同。

導體對之週期構造可採用由2個導體形成之蜿蜒形狀或扭曲形狀，亦可採用蜿蜒形狀及扭曲形狀之組合。

例如，亦可設為如圖28A所示之導體對321或導體對322，由上層 之蜿蜒形狀之電源配線(VSS)、與下層之蜿蜒形狀之電源配線(VDD)構成導體對。

又，例如，亦可設為如圖28B所示之導體對321或導體對322，由上層之蜿蜒形狀之電源配線(VDD)、與下層之蜿蜒形狀之電源配線(VSS)構成導體對。

進而，例如，亦可設為如圖28C所示之導體對321及導體對322，混存由上層之蜿蜒形狀之電源配線(VDD)、與下層之蜿蜒形狀之電源配線(VSS)構成之導體對，及由上層之蜿蜒形狀之電源配線(VSS)、與下層之蜿蜒形狀之電源配線(VDD)構成之導體對。

又，例如，亦可設為如圖28D所示之導體對321或導體對322，由使用上層及下層蜿蜒之扭曲形狀之電源配線(VDD)與電源配線(VSS)構成導體對。

另，亦可設為如圖28E所示之導體對321及導體對322，混存包含蜿蜒形狀之電源配線之導體對、及包含扭曲形狀之電源配線之導體對。

又，亦可設為如圖28F所示之導體對321或導體對322，由具有蜿蜒形狀之部分與扭曲形狀之部分之兩者之電源配線構成導體對。

導體對之各導體之電流方向係任意。

例如，亦可設為如圖29A或圖29B所示之導體對321及導體對322，於複數個導體對間，各導體之電流方向彼此相同。於該情形時，各導體中所流動之電流方向係任意，例如可為上下左右或其等之組合。

又，例如，亦可設為如圖29C所示之導體對321及導體對322，於鄰接之導體對彼此中，各導體之電流方向互不相同(為大致反方向)。於圖29C之例之情形時，導體對321之電源配線(VDD)321-1之電流方向與導體對322之電源配線(VDD)322-1之電流方向相互大致為反方 向。同樣，導體對321之電源配線(VSS)321-2之電流方向與導體對322之電源配線(VSS)322-2之電流方向相互為大致反方向。

進而，亦可設為如圖29D所示之導體對321至導體對324，於鄰接之每一導體對，各導體之電流方向反轉。

又，亦可設為如圖29E所示之導體對321或導體對322，於導體對內電流方向發生變化。即，亦可設為導體對之各導體之一部分之電流方向與其他部分之電流方向不同。另，電流方向發生變化之位置(導體對之長邊方向之位置)係任意。例如，亦可設為如圖29E之導體對321及導體對322，於複數個導體對中彼此同一位置，電流方向發生變化；亦可設為如圖29F所示之導體對321至導體對324，電流方向發生變化之位置係因導體對而異。

又，導體對之各導體(電源配線)中所流動之電流量係任意。於圖30中，以各導體之粗度表示各導體中所流動之電流量。

例如，亦可設為如圖30A之導體對321或導體對322，導體對之各導體之電流量均一。又，亦可設為於複數個導體對中，各導體之電流量均一。再者，亦可設為於鄰接之導體對中，各導體之電流量均一。

又，亦可設為如圖30B所示之導體對321及導體對322，電流量因導體對而異。例如，亦可設為於鄰接之導體對彼此中電流量不同。電流量與其他導體對不同之導體對可為複數個導體對內之一部分，亦可為全部。例如，亦可設為如圖30C所示之導體對321至導體對324，電流量互不相同。即，電流量可為3種以上。

又，該電流量亦可設為如圖30D所示之導體對321或導體對322，根據導體內之位置(導體之長邊方向之位置)而變化。再者，亦可設為如圖30E所示之導體對321或導體對322，構成導體對之各導體之電流量互不相同。

<遮光配線>

導體對係除了包含上述2個導體以外，亦可進而包含抑制光之通過之遮光配線。

圖31係表示於圖7之佈局例中，電源配線包含遮光配線之情形時之佈局例的圖。

如圖31A所示，上層(數位處理部112之階層)之佈局與圖7A相同。將下層(數位處理部113之階層)之佈局顯示於圖31B。如圖31B所示，電源配線(VDD)353-1至電源配線353-4係由以對上層之電源配線之隙縫遮光之方式配置之複數個導體形成。同樣，電源配線(VSS)354-2至電源配線354-4係由以對上層之電源配線之隙縫遮光之方式配置之複數個導體形成。

此種佈局之情形亦可獲得與圖7相同之效果。當然，圖8之佈局之情形亦可如圖31形成遮光配線。

圖32係表示於圖9之佈局例中，電源配線包含遮光配線之情形時之佈局例之圖。如圖32A所示，上層(數位處理部112之階層)之佈局係與圖9A相同。將下層(數位處理部113之階層)之佈局顯示於圖32B。如圖32B所示，電源配線(VDD)363-1採用如對上層之各電源配線(VSS)182之隙縫遮光的構造。此種佈局之情形亦可獲得與圖9相同之效果。

圖33係表示於圖10之佈局例中，電源配線包含遮光配線之情形時之佈局例之圖。如圖33A所示，上層(數位處理部112之階層)之佈局係與圖10A相同。將下層(數位處理部113之階層)之佈局顯示於圖33B。如圖33B所示，電源配線(VDD)373-1採用如對上層之各電源配線(VSS)192之隙縫遮光的構造。此種佈局之情形亦可獲得與圖10相同之效果。

<其他佈局例>

於圖9或圖10之佈局例中，已說明將形成各導體對之、蜿蜒形狀 之電源配線(VDD)與蜿蜒形狀之電源配線(VSS)彼此形成於不同階層，但並非限定於此。例如，亦可設為如圖34所示之例，將電源配線(VDD)與電源配線(VSS)彼此形成於同一階層。

圖34A顯示形成於數位處理部112之電源配線之配置例。於圖34A之例中，電源配線(VDD)391-1、電源配線(VDD)391-2、以及電源配線(VSS)392-1、及電源配線(VSS)392-2係相互大致平行地配置。於無須互相區分說明電源配線(VDD)391-1及電源配線(VDD)391-2之情形時，稱為電源配線(VDD)391。又，於無須互相區分說明電源配線(VSS)392-1及電源配線(VSS)392-2之情形時，稱為電源配線(VSS)392。

與圖9A之情形時同樣，各電源配線(VDD)391及各電源配線(VSS)392係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VDD)391及各電源配線(VSS)392具有於其長邊方向上，形狀呈週期性變化之週期構造。

圖34B顯示形成於數位處理部113之電源配線之配置例。於圖34B之例中，電源配線(VDD)393-1及電源配線(VDD)393-2、以及電源配線(VSS)394-1及電源配線(VSS)394-2係相互大致平行地配置。電源配線(VDD)393-1及電源配線(VDD)393-2分別配置於介隔特定之絕緣層而重疊於電源配線(VSS)392-1及電源配線(VSS)392-2之位置。同樣，電源配線(VSS)394-1及電源配線(VSS)394-2分別配置於介隔特定之絕緣層而重疊於電源配線(VDD)391-1及電源配線(VDD)391-2之位置。於無須互相區分說明電源配線(VDD)393-1及電源配線(VDD)393-2之情形時，稱為電源配線(VDD)393。又，於無須互相區分說明電源配線(VSS)394-1及電源配線(VSS)394-2之情形時，稱為電源配線(VSS)394。

與圖9B之情形時同樣，各電源配線(VDD)393及各電源配線 (VSS)394係至少其一部分蜿蜒，而形成蜿蜒形狀。即，各電源配線(VDD)393及各電源配線(VSS)394具有於其長邊方向上，形狀呈週期性變化之週期構造。

即，各電源配線(VDD)391與各電源配線(VSS)394形成導體對，各電源配線(VSS)392與各電源配線(VDD)393形成導體對。如此般，形成於上層(數位處理部112)之導體(電源配線)種類，與形成於下層(數位處理部113)之導體(電源配線)種類於每一導體對交替之情形時，如圖34之例，電源配線(VDD)與電源配線(VSS)形成於同一階層。

此種佈局之情形亦可獲得與圖9或圖10之情形時相同之效果。

<伴隨著導體迴路之變化之磁通變化之比較>

圖35係表示對伴隨著導體迴路之導體迴路長度L_LOOP之變化之、通過該導體迴路之迴路面之磁通變化，以每一偏移量進行比較之比較結果之圖表例。於圖35中，粗線381表示圖6之佈局之情形時之磁通變化。虛線382表示圖31之佈局之情形時之磁通變化。一點鏈線383表示圖34之佈局之情形時之磁通變化。兩點鏈線384表示圖32之佈局之情形時之磁通變化。細線385表示圖33之佈局之情形時之磁通變化。

如此般，圖6以外之任一種佈局之情形，較圖6之佈局之情形，均可抑制磁通之波峰。因此，可抑制因導體迴路之變化而產生於該導體迴路中之感應電動勢，從而抑制產生於導體迴路中之雜訊之產生。即，影像感測器100係藉由應用圖6以外之佈局作為形成於數位處理部112或數位處理部113之電源配線之佈局，較應用圖6之佈局之情形，可抑制攝像圖像之畫質之降低。

<構造應用例>

以上，作為產生通過導體迴路之迴路面之磁通的導體，已以電源配線為例進行說明，但該導體係任意，可為電源配線以外之任意之導體。例如，亦可為某種信號線。

又，該導體可與導體迴路重疊，亦可不重疊。再者，該導體可形成於3階層以上，亦可形成於單一階層。亦可與導體迴路形成於同一階層。例如，亦可形成於像素/類比處理部111。

又，參照圖2所說明之影像感測器100之複數個晶片亦可相互任意地重疊。例如，亦可如圖36A所示，將以每個晶片密封之封裝重疊；亦可如圖36B或圖36C之例，將複數個晶片於重疊之狀態下密封而封裝化。又，於該情形時，例如，亦可如圖36B所示，將對外部電極之焊接線連接於下層之晶片；亦可如圖36C之例，將對外部電極之焊接線連接於上層之晶片。

又，以上，作為應用本技術之電路基板之例，已以攝像元件(影像感測器100)為例進行說明，但並非限定於此，本技術亦可應用於攝像元件以外之任意裝置之電路基板。

又，以上，作為應用本技術之電路基板之例，已以半導體基板為例進行說明，但並非限定於此，本技術亦可應用於例如印刷基板等、除半導體基板以外之電路基板。

<2.第2實施形態>

<攝像裝置>

另，本技術亦可應用於攝像元件以外。例如，亦可將本技術應用於如攝像裝置之具有攝像元件之裝置(電子機器等)。圖37係表示作為應用本技術之電子機器之一例即攝像裝置之主要構成例的方塊圖。圖37所示之攝像裝置600係拍攝被攝體，並將該被攝體之圖像作為電性信號而輸出之裝置。

如圖37所示，攝像裝置600具有：光學部611、CMOS影像感測器612、圖像處理部613、顯示部614、編解碼處理部615、記憶部616、輸出部617、通訊部618、控制部621、操作部622、及驅動器623。

光學部611包含調整到達被攝體之焦點並使來自焦點對準之位置 之光聚集之透鏡、調整曝光之光圈、及控制攝像時機之快門等。光學部611透過來自被攝體之光(入射光)而供給至CMOS影像感測器612。

CMOS影像感測器612對入射光進行光電轉換，對每一像素之信號(像素信號)進行A/D轉換，並進行CDS等信號處理，且將處理後之攝像圖像資料供給至圖像處理部613。

圖像處理部613對藉由CMOS影像感測器612獲得之攝像圖像資料進行圖像處理。更具體而言，圖像處理部613對自CMOS影像感測器612供給之攝像圖像資料，實施例如混色修正、黑位準修正、白平衡調整、去馬賽克處理、矩陣處理、伽馬修正、及YC轉換等各種圖像處理。圖像處理部613將實施圖像處理後之攝像圖像資料供給至顯示部614。

顯示部614係例如構成作為液晶顯示器等，顯示自圖像處理部613供給之攝像圖像資料之圖像(例如，被攝體之圖像)。

圖像處理部613進而根據需要，將實施圖像處理後之攝像圖像資料供給至編解碼處理部615。

編解碼處理部615對自圖像處理部613供給之攝像圖像資料實施特定方式之編碼處理，並將所獲得之編碼資料供給至記憶部616。又，編解碼處理部615讀取記憶部616所記錄之編碼資料，進行解碼而產生解碼圖像資料，並將該解碼圖像資料供給至圖像處理部613。

圖像處理部613對自編解碼處理部615供給之解碼圖像資料實施特定之圖像處理。圖像處理部613將實施圖像處理後之解碼圖像資料供給至顯示部614。顯示部614係例如構成作為液晶顯示器等，顯示自圖像處理部613供給之解碼圖像資料之圖像。

又，編解碼處理部615亦可將對自圖像處理部613供給之攝像圖像資料進行編碼後之編碼資料、或自記憶部616讀取之攝像圖像資料之編碼資料供給至輸出部617，並輸出至攝像裝置600之外部。又，編 解碼處理部615亦可將編碼前之攝像圖像資料、或對自記憶部616讀取之編碼資料進行解碼而獲得之解碼圖像資料供給至輸出部617，並輸出至攝像裝置600之外部。

再者，編解碼處理部615亦可將攝像圖像資料、攝像圖像資料之編碼資料或解碼圖像資料，經由通訊部618而傳送至其他裝置。又，編解碼處理部615亦可經由通訊部618，取得攝像圖像資料或圖像資料之編碼資料。編解碼處理部615對經由通訊部618取得之攝像圖像資料或圖像資料之編碼資料，適當進行編碼或解碼等。編解碼處理部615亦可將所獲得之圖像資料或編碼資料，以上述方式供給至圖像處理部613，或輸出至記憶部616、輸出部617及通訊部618。

記憶部616記憶自編解碼處理部615供給之編碼資料等。儲存於記憶部616之編碼資料係根據需要，由編解碼處理部615讀取並解碼。藉由解碼處理而獲得之攝像圖像資料被供給至顯示部614，從而顯示與該攝像圖像資料對應之攝像圖像。

輸出部617具有外部輸出端子等外部輸出介面，將經由編解碼處理部615而供給之各種資料經由該外部輸出介面，輸出至攝像裝置600之外部。

通訊部618將自編解碼處理部615供給之圖像資料或編碼資料等各種資訊供給至特定通訊(有線通訊或無線通訊)之通訊對象，即其他裝置。又，通訊部618自特定通訊(有線通訊或無線通訊)之通訊對象即其他裝置，取得圖像資料或編碼資料等各種資訊，並將其供給至編解碼處理部615。

控制部621控制攝像裝置600之各處理部(虛線620內所示之各處理部、操作部622及驅動器623)之動作。

操作部622係例如由轉點通(商標)、鍵、按鈕或觸控面板等任意之輸入裝置構成，接收例如使用者等之操作輸入，而將與該操作輸入 對應之信號供給至控制部621。

驅動器623讀取自身所安裝之例如磁碟、光碟、磁光碟、或半導體記憶體等可移除式媒體624所記憶之資訊。驅動器623自可移除式媒體624讀取程式或資料等各種資訊，並將其供給至控制部621。又，驅動器623係於自身安裝有可寫入之可移除式媒體624之情形時，將經由控制部621而供給之例如圖像資料或編碼資料等各種資訊記憶於該可移除式媒體624。

作為如上之攝像裝置600之CMOS影像感測器612，於各實施形態中應用上述本技術。即，作為CMOS影像感測器612，使用上述影像感測器100。藉此，CMOS影像感測器612可抑制攝像圖像之畫質之降低。因此，攝像裝置600係藉由拍攝被攝體，可獲得更高畫質之攝像圖像。

上述之一連串處理可由硬體執行，亦可由軟體執行。由軟體執行上述之一連串處理之情形時，構成該軟體之程式係自網路或記錄媒體安裝。

該記錄媒體係例如如圖37所示，由與裝置本體分開之記錄有用於對使用者傳送程式而發佈之程式之可移除式媒體624構成。於該可移除式媒體624中，包含磁碟(包含軟性磁碟)、或光碟(包含CD-ROM或DVD)。進而，亦包含磁光碟(包含MD(Mini Disc：迷你光碟))或半導體記憶體等。

於該情形時，程式可藉由將該可移除式媒體624安裝於驅動器623，而安裝於記憶部616。

又，該程式亦可經由如局域網路、網際網路、數位衛星廣播等有線或無線之傳送媒體而提供。於該情形時，程式可由通訊部618接收而安裝於記憶部616。

此外，該程式亦可預先安裝於記憶部616或控制部621內之 ROM(Read Only Memory：唯讀記憶體)等。

另，電腦所執行之程式可為依照本說明書所說明之順序以時間序列進行處理之程式，亦可為並行或以進行呼叫時等必要之時序進行處理之程式。

又，於本說明書中，記述記錄於記錄媒體之程式的步驟當然包含依照所記載之順序以時間序列進行之處理，且亦包含未必以時間序列進行，而係並行或個別執行之處理。

又，上述之各步驟之處理可於上述各裝置、或上述各裝置以外之任意之裝置中執行。此情形時，執行該處理之裝置只要具有上述之執行該處理所必要之功能(功能區塊等)即可。又，只要將處理所必要之資訊適當傳送至該裝置即可。

又，於本說明書中，所謂系統，係指複數個構成要素(裝置、模組(零件)等)之集合，不論所有構成要素是否位於同一殼體內。因此，收納於不同殼體且經由網路而連接之複數個裝置、及於1個殼體中收納有複數個模組之1個裝置均為系統。

又，亦可分割以上作為1個裝置(或處理部)說明之構成，而作為複數個裝置(或處理部)構成。反之，亦可整合以上作為複數個裝置(或處理部)說明之構成，而作為1個裝置(或處理部)構成。此外，當然亦可對各裝置(或各處理部)之構成附加上述以外之構成。進而，若作為系統整體之構成或動作實質上相同，則亦可於其他裝置(或其他處理部)之構成中包含某一裝置(或處理部)之構成之一部分。

以上，雖已一面參照附加圖式，一面對本揭示之較佳實施形態進行詳細說明，但本揭示之技術範圍並非限定於所述之例。若為具有本揭示之技術領域之一般知識者，則應明瞭，於申請專利範圍所記載之技術思想之範疇內，顯然可設想各種變更例或修正例，關於其等，當然屬於本揭示之技術範圍。

例如，本技術可採用經由網路以複數個裝置分擔1個功能且共同進行處理之雲計算之構成。

又，以上述流程圖所說明之各步驟係除了由1個裝置執行以外，亦可由複數個裝置分擔執行。

再者，於1個步驟包含複數個處理之情形時，該1個步驟所包含之複數個處理係除了由1個裝置執行以外，亦可由複數個裝置分擔執行。

又，本技術並非限定於此，而亦可作為搭載於構成此種裝置或系統之裝置之所有構成、例如系統LSI(Large Scale Integration：大型積體電路)等之處理器、使用複數個處理器等之模組、使用複數個模組等之單元、及於單元進而附加有其他功能之組合等(即，裝置之一部分構成)而實施。

另，本技術亦可採用如下之構成。

(1)一種電路基板，其包含：電路，其係由導體形成，且可藉由上述導體而形成至少一部分之尺寸為可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述電路形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

(2)如技術方案(1)之電路基板，其中上述複數個導體係將1個或複數個導體形成於複數個其他導體之間；上述1個或複數個導體之電流方向係於至少一部分中與上述其他導體之電流方向不同。

(3)如技術方案(2)之電路基板，其中上述1個或複數個導體所形成之磁力線之、通過上述導體迴路之迴路面內之方向相對於上述其他導體所形成之磁力線之、通過上述導 體迴路之迴路面內之方向為反方向。

(4)如技術方案(2)或(3)之電路基板，其中上述1個或複數個導體所形成之上述導體迴路之迴路面內之磁通方向相對於上述其他導體所形成之上述導體迴路之迴路面內之磁通方向為反方向。

(5)如技術方案(1)至(4)之任一項之電路基板，其中上述複數個導體形成於複數個階層。

(6)如技術方案(5)之電路基板，其中上述複數個導體包含：導體對，其係由於階層方向上鄰接且電流方向彼此相同之2個導體形成。

(7)如技術方案(1)至(6)之任一項之電路基板，其中上述複數個導體包含：導體對，其係由於階層方向上鄰接且電流方向於至少一部分中彼此不同之2個導體形成。

(8)如技術方案(6)或(7)之電路基板，其中上述導體對之各導體之電流方向、及與上述導體對之各導體於階層內方向上鄰接之其他導體之電流方向係於至少一部分中互不相同。

(9)如技術方案(7)或(8)之電路基板，其中上述導體對之各導體之一部分之電流方向係與其他部分之電流方向不同。

(10)如技術方案(7)至(9)之任一項之電路基板，其中上述導體對具有形狀於長邊方向上呈週期性變化之週期構造；且上述導體對所形成之磁力線之方向係以上述週期構造之每半個週期而變化。

(11)如技術方案(10)之電路基板，其中上述複數個導體包含複數個上述導體對；且 鄰接之上述導體對彼此之、各自之上述週期構造之起點位置互不相同。

(12)如技術方案(11)之電路基板，其中鄰接之上述導體對彼此之、上述週期構造之上述起點位置之偏移量係上述導體對之上述週期構造之二分之一個週期以下。

(13)如技術方案(11)或(12)之電路基板，其中鄰接之上述導體對彼此之、上述週期構造之上述起點位置之位移量係與構成上述導體對之至少1個導體之導體寬度相同。

(14)如技術方案(11)至(13)之任一項之電路基板，其中至少1個上述導體對之上述週期構造之週期長度係與其他上述導體對之上述週期構造之週期長度不同。

(15)如技術方案(10)至(14)之任一項之電路基板，其中上述導體對之一部分之上述週期構造具有與上述導體對之其他部分之上述週期構造不同之週期長度。

(16)如技術方案(10)至(15)之任一項之電路基板，其中上述週期構造係由上述2個導體形成之蜿蜒形狀或扭曲形狀、或上述蜿蜒形狀及上述扭曲形狀之組合。

(17)如技術方案(7)至(16)之任一項之電路基板，其中上述導體對係除了上述2個導體以外，進而包含抑制光之通過之遮光配線。

(18)如技術方案(1)至(17)之任一項之電路基板，其中上述複數個導體形成於與上述電路不同階層之、與上述電路重疊之位置。

(19)一種攝像元件，其包含：像素部，其具有將來自被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及 形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

(20)一種電子機器，其包含：攝像部，其拍攝被攝體；及圖像處理部，其將藉由上述攝像部所進行之攝像而獲得之圖像資料進行圖像處理；且上述攝像部具有：像素部，其具有將來自上述被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。

Claims (20)

1. 一種電路基板，其包含：電路，其係由導體形成，且可藉由上述導體而形成至少一部分之尺寸為可變之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述電路形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。
2. 如請求項1之電路基板，其中上述複數個導體係將1個或複數個導體形成於複數個其他導體之間；上述1個或複數個導體之電流方向係於至少一部分中與上述其他導體之電流方向不同。
3. 如請求項2之電路基板，其中上述1個或複數個導體所形成之磁力線之、通過上述導體迴路之迴路面內之方向相對於上述其他導體所形成之磁力線之、通過上述導體迴路之迴路面內之方向為反方向。
4. 如請求項2之電路基板，其中上述1個或複數個導體所形成之上述導體迴路之迴路面內之磁通方向相對於上述其他導體所形成之上述導體迴路之迴路面內之磁通方向為反方向。
5. 如請求項1之電路基板，其中上述複數個導體形成於複數個階層。
6. 如請求項5之電路基板，其中上述複數個導體包含：導體對，其係由於階層方向上鄰接且電流方向彼此相同之2個導體形成。
7. 如請求項1之電路基板，其中上述複數個導體包含：導體對，其係由於階層方向上鄰接且電流方向於至少一部分中彼此不同之2個導體形成。
8. 如請求項7之電路基板，其中上述導體對之各導體之電流方向、及與上述導體對之各導體於階層內方向上鄰接之其他導體之電流方向係於至少一部分中互不相同。
9. 如請求項7之電路基板，其中上述導體對之各導體之一部分之電流方向係與其他部分之電流方向不同。
10. 如請求項7之電路基板，其中上述導體對具有形狀於長邊方向上呈週期性變化之週期構造；且上述導體對所形成之磁力線之方向係以上述週期構造之每半個週期而變化。
11. 如請求項10之電路基板，其中上述複數個導體包含複數個上述導體對；且鄰接之上述導體對彼此之、各自之上述週期構造之起點位置互不相同。
12. 如請求項11之電路基板，其中鄰接之上述導體對彼此之、上述週期構造之上述起點位置之偏移量係上述導體對之上述週期構造之二分之一個週期以下。
13. 如請求項11之電路基板，其中鄰接之上述導體對彼此之、上述週期構造之上述起點位置之位移量係與構成上述導體對之至少1個導體之導體寬度相同。
14. 如請求項11之電路基板，其中至少1個上述導體對之上述週期構造之週期長度係與其他上述導體對之上述週期構造之週期長度不同。
15. 如請求項10之電路基板，其中上述導體對之一部分之上述週期構造具有與上述導體對之其他部分之上述週期構造不同之週期長度。
16. 如請求項10之電路基板，其中上述週期構造係由上述2個導體形成之蜿蜒形狀或扭曲形狀、或上述蜿蜒形狀及上述扭曲形狀之組合。
17. 如請求項7之電路基板，其中上述導體對係除了上述2個導體以外，進而包含抑制光之通過之遮光配線。
18. 如請求項1之電路基板，其中上述複數個導體形成於與上述電路不同階層之、與上述電路重疊之位置。
19. 一種攝像元件，其包含：像素部，其具有將來自被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。
20. 一種電子機器，其包含：攝像部，其拍攝被攝體；及圖像處理部，其將藉由上述攝像部進行之攝像而獲得之圖像資料進行圖像處理；且上述攝像部具有：像素部，其具有將來自上述被攝體之光進行光電轉換之複數個像素，且實質構成與上述像素之選擇中所選擇之上述像素相應之大小及形狀之、包含導體之導體迴路；及複數個導體，其等形成於因自身所產生之磁場而於由上述像素部形成之上述導體迴路中產生感應電動勢之位置，且具有抑制上述導體迴路之尺寸變化所引起之感應電動勢之變化的構造。