JP5791571B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関し、特に、撮像素子を構成する回路の技術に関する。

従来、ＣＭＯＳＡＰＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）を撮像素子として使用し、撮影した画像を記録するデジタルカメラやデジタルビデオカメラなどの撮像装置が開発されている。撮像素子は画素部と周辺回路部を有する。周辺回路部では画素からの信号を読み出し、画像信号として外部に出力する。画素部はフォトダイオードで光電変換を行い、光電変換により得られた信号は、画素部に形成された画素回路で周辺回路部に読み出される。

近年は、画素の微細化に伴い、画素内は出来るだけ回路を少なくし、フォトダイオードの面積を増やして、撮像素子の性能を確保している。また、機能向上にともない、周辺回路部の面積も大きくなってきている。そこで、画素部と周辺回路部を別のチップに形成する技術の開発が行われている。例えば、特許文献１においては、画素はフォトダイオードと一部のスイッチのみにして、他のスイッチを別チップに構成する手法をとっている。

図２７は、従来の撮像素子の概略構成を説明するための図である。

撮像素子は、画素部１０１’、画素部１０１’における行を選択する垂直選択回路１０２’、画素部１０１’中の画素のうち垂直選択回路１０２’によって選択される行の画素の信号に所定の処理を施す列回路１０３’を有する。さらに、撮像素子は、列回路１０３’で処理された信号を列毎に保持する列メモリ１０４’、列メモリ１０４’で保持された信号の列を選択する水平選択回路１０５’、水平選択回路１０５’で選択された列の信号を出力回路１０７’に読み出す出力信号線１０６’を有する。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路１０２’、水平選択回路１０５’、列回路１０３’等にタイミング信号を提供するタイミングジェネレータ、制御回路等を有する。

垂直選択回路１０２’は、画素部１０１’の複数の行を順に選択し、列回路１０３’を介して、選択した信号を列メモリ１０４’に出力する。水平選択回路１０５’は、列メモリ１０４’に保持された信号を順に選択し、出力信号線１０６’を介して出力回路１０７’に出力する。画素部１０１’は、２次元の画像を提供するために、複数の画素を２次元アレイ状に配列して構成される。これらの回路は、１つの半導体基板上に形成され、半導体プロセスの微細化とともに、画素間隔の縮小化や周辺回路の面積縮小化が行われている。

図２８は、従来の撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

図２８に示すように、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状に配列して構成される。各画素２０１’は、フォトダイオード（以下「ＰＤ」とも記す）２０２’、転送スイッチ２０３’、フローティングディフュージョン部（以下「ＦＤ」とも記す）２０４’、リセットスイッチ２０７’、増幅ＭＯＳアンプ２０５’、選択スイッチ２０６’を含むように構成される。

ＰＤ２０２’は、光学系を通して入射する光を光電変換して電荷を発生する光電変換素子として機能する。ＰＤ２０２’のアノードは接地ラインに接続され、カソードは転送スイッチ２０３’のソースに接続される。転送スイッチ２０３’は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２’で発生した電荷をＦＤ２０４’に転送する。ＦＤ２０４’は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ２０５’は、ソースフォロアとして機能し、そのゲートにはＦＤ２０４’で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５’は、そのドレインが第１電位を供給する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６’に接続されている。選択スイッチ２０６’は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５’に接続され、そのソースが垂直信号線（列信号線）２０８’に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０６’が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２０８’に接続される。

リセットスイッチ２０７’は、そのドレインが第２電位（リセット電位）を供給する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ２０４’に接続されている。さらに、リセットスイッチ２０７’は、そのゲートに入力されるリセットパルスφＲＥＳによって駆動され、ＦＤ２０４’に蓄積されている電荷を除去する。

ＦＤ２０４’及び増幅ＭＯＳアンプ２０５’のほか、垂直信号線２０８’に定電流を供給する定電流源２０９’によってフローティングディフュージョンアンプが構成される。選択スイッチ２０６’で選択された行を構成する各画素において、ＰＤ２０２’からＦＤ２０４’に転送される電荷がＦＤ２０４’で電圧信号に変換されて、フローティングディフュージョンアンプを通じて列毎に設けられた垂直信号線（列信号線）２０８’に出力される。

垂直信号線（列信号線）２０８’の各々に接続された列回路１０３’は、ＣＤＳ（相関２重サンプリング）回路及びゲインアンプなどで構成される。また、列回路１０３’は、列毎に同様の構成の回路で形成される。列回路１０３’で処理された信号は、各々対応する列メモリ１０４’に保持される。列メモリ１０４’で保持された信号は、出力信号線１０６’を介して出力回路１０７’に転送される。出力回路１０７’は、入力された信号に対して増幅やインピーダンス変換などを行い、撮像素子の外に信号を出力する。

特開２００８−２１１２２０号公報

ところが特許文献１においては、画素の中でも信号量が微弱なフローティングディフュージョン（ＦＤ）で、チップ間の接続を行うため、ＦＤの製造上のばらつきが、ＦＤの容量値ばらつきとなる。その結果、ＰＲＮＵ（明時反応不均一性：Ｐｈｏｔｏ Ｒｅｓｐｏｎｓｅ Ｎｏｎ−Ｕｎｉｆｏｒｍｉｔｙ）やＤＳＮＵ（暗時出力不均一性：Ｄａｒｋ Ｓｉｇｎａｌ Ｎｏｎ−ｕｎｉｆｏｒｍｉｔｙ）の原因となってしまう。また、特許文献１には、読み出し回路の配置が記載されていないが、画素部と周辺回路部を別チップにしているので、従来に対し、効率的に読み出し回路を配置することが望まれる。また、最近では、列回路に列毎のＡＤ変換器を導入するなど、周辺回路に複数の機能を実現する回路を導入するが故に、周辺回路のチップ面積が増大している。その結果周辺回路で発生する熱が、画素のＰＤ２０２’に暗電流を発生させるだけでなく、周辺回路の配置に偏りがある場合には、暗電流が画面対応領域内で不均一になってしまうという課題が発生する。

本発明の目的は、画素部の性能を損なわず、かつ周辺回路のチップ面積増大を抑制してコストの増大を抑制できる撮像素子及び撮像装置を提供することにある。

また、本発明の目的は、さらに、画素部と周辺回路部が別領域に形成された撮像素子において、画素部の性能を損なわず、かつ効率的に周辺回路を配置しチップ面積増大を抑制し、かつ周辺回路の発熱による暗電流の画面対応領域内不均一性を抑えた撮像素子及び撮像装置を提供することにある。

上記目的を達成するために、請求項１記載の撮像素子は、互いに積層された第１の半導体基板および第２の半導体基板と、複数の画素が行列状に配列された画素部と、前記画素部の複数の画素から列毎に信号が出力される複数の列信号線と、列毎に設けられ、相関二重サンプリング回路、ゲインアンプ、ＡＤ変換器の少なくともいずれかを備えた複数の列回路と、を有する撮像素子において、前記撮像素子を光入射面側から見た場合に、前記複数の列回路が前記画素部の下に重なる位置になるように、前記画素部が前記第１の半導体基板の領域に形成されるとともに前記複数の列回路が前記第２の半導体基板の領域に形成され、前記第１の半導体基板の領域に形成された前記画素部の複数の画素の信号を前記第２の半導体基板の領域に形成された前記複数の列回路に出力するために前記第１の半導体基板の領域と前記第２の半導体基板の領域を電気的に接続する列毎の接続ポイントが、列に沿う方向において、少なくとも隣接する２列で異なる位置に設けられていることを特徴とする。

また、上記目的を達成するために、請求項１２記載の撮像装置は、請求項１乃至１１の何れか１項に記載の撮像素子を備えることを特徴とする。

本発明によれば、画素部の性能を損なわず、かつ周辺回路のチップ面積増大によるコストの増大を抑制できるという効果が得られる。

また、本発明によれば、画素部の性能を損なわず、かつ効率的に効率的な周辺回路の配置が可能となり、かつ周辺回路の発熱による暗電流の画面対応領域内不均一性を抑えることが可能となる。

本発明の第１の実施の形態に係る撮像素子の全体構成を説明するためのブロック図である。 第１の実施の形態に係る撮像素子における画素及びその画素から信号を読み出す回路構成を示す図である。 図２の回路構成の変形例を示す図である。 図２の回路構成の他の変形例を示す図である。 第１の実施の形態に係る撮像素子の断面構造を表わす図である。 図１に示す撮像素子の全体構成の変形例を示すブロック図である。 図１に示す撮像素子の全体構成の他の変形例を示すブロック図である。 本発明の第２の実施の形態に係る撮像素子の断面構造を表わす図である。 図１に示す撮像素子の全体構成のさらに他の変形例を示すブロック図である。 第1及び第２の実施の形態及びその変形例のいずれかに係る撮像素子を搭載した撮像装置の一例であるデジタルカメラの概略構成を示す図である。 本発明の第３の実施の形態に係る撮像素子における１画素の構成及びその画素から信号を読み出す回路構成を示す図である。 図１１の撮像素子の回路構成の変形例を示す図である。 図１１の撮像素子の回路構成の他の変形例を示す図である。 第３の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 第３の実施の形態の変形例の撮像素子の断面図である。 本発明の第５の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 第５の実施の形態の撮像素子の全体構成変形例を上から俯瞰した図である。 第５の実施の形態の撮像素子の全体構成他の変形例を上から俯瞰した図である。 本発明の第６の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 第６の実施の形態の撮像素子の全体構成の変形例を上から俯瞰した図である。 第６の実施の形態の撮像素子の全体構成の他の変形例を上から俯瞰した図である。 本発明の第７の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 本発明の第８の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 本発明の第９の実施の形態の撮像素子の全体構成を上から俯瞰した図である。 第９の実施の形態の撮像素子の全体構成の変形例を上から俯瞰した図である。 第９の実施の形態の撮像素子の全体構成の他の変形例を上から俯瞰した図である。 従来の撮像素子の概略構成を説明するための図である。 従来の撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

以下、本発明の実施の形態を図面を参照しながら詳述する。

図１は、本発明の第１の実施の形態に係る撮像素子の概略構成を説明するための図である。実際には、図示の領域１と領域２が上下方向に重なっているものとする。

図１において、撮像素子は、画素部１０１、画素部１０１における行を選択する垂直選択回路１０２、画素部１０１中の画素のうち垂直選択回路１０２によって選択される行の画素の信号を読み出して所定の処理を施す列回路１０３を有する。さらに、撮像素子は、列回路１０３で処理された信号を列毎に保持する列メモリ１０４、列メモリ１０４で保持された信号を選択する水平選択回路１０５、水平選択回路１０５で選択された列を出力回路１０７に読み出す出力信号線１０６を有する。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路１０２、水平選択回路１０５、列回路１０３等にタイミングを提供する後述のタイミングジェネレータ１００７、後述の制御回路１００９、ＤＡ変換器等が組み込まれていてもよいが、これらは、撮像素子と同じ基板上に設ける必要はなく、タイミングジェネレータ１００７及び制御回路１００９は、図１０におけるように、撮像素子とは別体に設けてもよい。

垂直選択回路１０２は、画素部１０１の複数の行を順に選択し、列回路１０３を介して、選択した行の信号を列メモリ１０４に出力する。水平選択回路１０５は、列メモリ１０４に保持された信号を順に選択し、出力信号線１０６を介して出力回路１０７に出力する。画素部１０１は、２次元の画像を提供するために、複数の画素を２次元アレイ状に配列して構成される。

領域１に含まれる画素部１０１、垂直選択回路１０２、及び出力回路１０７は、第１の半導体基板に形成される。一方、領域２に含まれる列回路１０３、列メモリ１０４、水平選択回路１０５、及び出力信号線１０６は、第２の半導体基板に形成される。第１の半導体基板と第２の半導体基板は、それぞれ別に形成され、電気的に接続が必要な配線を接続して積層されることにより、同一のパッケージに実装される。すなわち、撮像素子のパッケージの上面（画素部１０１の光入射面側）から俯瞰すると、第１の半導体基板の領域１に形成された画素部１０１の下部に、第２の半導体基板の領域２に形成された列回路１０３、列メモリ１０４、水平選択回路１０５、及び出力信号線１０６が重なるような位置に存在することになる。領域１にある垂直選択回路１０２や出力回路１０７の下の領域２に、タイミングジェネレータ１００７や制御回路１００９、ＤＡ変換器等を配置すると面積効率がよい。なお、以下に説明する複数の実施の形態では、第１の半導体基板と第２の半導体基板を備える構成を一例として説明するが、これに限らず、さらに別の半導体基板を備える構成でもかまわない。

図２は、第１の実施の形態に係る撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

図２に示すように、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状に配列して構成される。各画素２０１は、フォトダイオード（以下「ＰＤ」とも記す）２０２、転送スイッチ２０３、フローティングディフュージョン部（以下「ＦＤ」とも記す）２０４、リセットスイッチ２０７、増幅ＭＯＳアンプ２０５、選択スイッチ２０６を含むように構成される。

ＰＤ２０２は、光学系を通して入射する光を光電変換して電荷を発生する光電変換素子として機能する。ＰＤ２０２のアノードは接地ラインに接続され、カソードは転送スイッチ２０３のソースに接続される。転送スイッチ（転送ユニット）２０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ（増幅部）２０５は、ＭＯＳＦＥＴ等の増幅回路で構成され、ソースフォロアとして機能し、そのゲートにはＦＤ２０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５は、そのドレインが第１電位を供給する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６に接続されている。選択スイッチ２０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５に接続され、そのソースが垂直信号線２０８に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０６が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２０８に接続される。

リセットスイッチ（リセットユニット）２０７は、そのドレインが定電位である第２電位（リセット電位）を供給する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ２０４に接続されている。また、リセットスイッチ２０７は、そのゲートに入力されるリセットパルスφＲＥＳによって駆動され、ＦＤ２０４に蓄積されている電荷を除去する。φＴＸ、φＳＥＬ、及びφＲＥＳは、垂直選択回路１０２から供給される。

ＦＤ２０４及び増幅ＭＯＳアンプ２０５のほか、垂直信号線２０８に定電流を供給する定電流源２０９によってフローティングディフュージョンアンプが構成される。選択スイッチ２０６で選択された行を構成する各画素において、ＰＤ２０２からＦＤ２０４に転送される電荷がＦＤ２０４で電圧信号に変換されて、フローティングディフュージョンアンプを通じて列毎に設けられた垂直信号線（列信号線）２０８に出力される。

垂直信号線（列信号線）２０８の各々に接続された列回路１０３は、ＣＤＳ（相関２重サンプリング）回路やゲインアンプなどで構成される。ＣＤＳ回路は、垂直信号線２０８に出力された信号に相関２重サンプリング処理を施す。また、ゲインアンプは、垂直信号線２０８に出力された信号を所定の増幅率で増幅する。また、列回路１０３は、列毎に同様の構成の回路で形成される。列回路１０３で上記処理を施された信号は、各々対応する列メモリ１０４に保持される。列メモリ１０４で保持された信号は、出力信号線１０６を介して出力回路１０７に転送される。出力回路１０７は、入力された信号に対して増幅やインピーダンス変換などを行い、撮像素子の外部に信号を出力する。

列回路１０３、列メモリ１０４、及び出力回路１０７は、前述のような回路構成をとることもできるが、列回路１０３に列毎にＡＤ変換器をもったタイプでもよい。その場合は、列回路１０３は、ＣＤＳ回路やゲインアンプに加え、ＡＤ変換器を有する。また、その際の列メモリ１０４はデジタルのメモリであり、出力回路１０７には、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライバーなどの構成要素も含まれる。

図示の領域１すなわち第１半導体基板には、画素毎に設けられた、ＰＤ２０２、転送スイッチ２０３、ＦＤ２０４、リセットスイッチ２０７、増幅ＭＯＳアンプ２０５、及び選択スイッチ２０６、ならびに出力回路１０７を含むように構成されている。

図示の領域２すなわち第２半導体基板には、列毎に設けられた、垂直信号線２０８、定電流源２０９、列回路１０３、列メモリ１０４、及び出力信号線１０６を含むように構成されている。なお、垂直信号線（列信号線）２０８は、画素部１０１と列回路１０３を接続する配線であり、領域１または領域２のどちらに含まれていてもよい。また、選択スイッチ２０６は領域２に含まれていてもよい。

また、図３に示す回路構成の変形例のように、定電流源２０９は領域１にあってもよい。ただし、この場合は定電流源２０９を画素と同一の基板に配置するため、あまり面積効率はよくない。画素部の面積より、列回路１０３、列メモリ１０４、出力信号線１０６などの構成面積が大きい場合にのみ、有効である。

また、図４で示す回路構成の他の変形例のように、選択スイッチ２０６がない構成であってもよい。選択スイッチ２０６がない構成においては、ΦＲＥＳと第２電源線ＶＤＤ２の電位を制御することで、選択行と非選択行の設定を行う。

図５は、本発明の第１の実施形態に係る撮像素子の断面構造を表わす図である。第１半導体基板を表す領域１が第２半導体基板を表す領域２の上に積層された構造を示している。図２に示す構成要素と同じものについては同一の符合を付す。

第１半導体基板を表わす領域１は、半導体基板５０１上に形成される。領域１は、第１導電型の領域５０２、ＰＤの領域２０２、ＰＤ２０２の暗電流を抑制するための、第１導電型の領域５０３を備える。また、転送スイッチ２０３、ＦＤ２０４、増幅ＭＯＳアンプ２０５を備える。この他にも、リセットスイッチ２０７も含む。

さらに、素子分離領域５０４、多層に形成された配線層５０５、多層配線層５０５間の層間膜５０６を備える。スルーホール５０７は、配線間を電気的に接続する。領域１は画素部を含むため、色分離を行うカラーフィルター５０８や、光を集光するマイクロレンズ５０９も含む。

第１半導体基板以外の半導体基板として第２半導体基板を表わす領域２は、半導体基板５１０上に形成される。各スイッチ群５１１の複数種類のスイッチにより列回路１０３の各回路が形成される。また、領域２は、列メモリ１０４、出力信号線１０６なども含む。垂直信号線２０８の接続ポイント１１５は、マイクロバンプ等で領域１と領域２を電気的に接続する。また、垂直信号線２０８の接続ポイント１１５以外にも、電源や各種駆動パルスなどを供給する配線同士が、マイクロバンプ等の接続ポイント５１２で接続される。なお、本実施の形態では、裏面照射タイプで受光部を形成した第１半導体基板を図示したが、裏面照射タイプでなく、表面照射タイプでもよい。

本実施の形態では、図１のように、領域１に画素部１０１、垂直選択回路１０２、及び出力回路１０７を形成し、その他の駆動回路は領域２に配置したが、これに限定するものではない。例えば、図６の撮像素子の全体構成の変形例のように、出力回路１０７を領域２に配置してもよい。

また、図７の撮像素子の全体構成の他の変形例に示すように、垂直選択回路１０２の一部を領域１に、垂直選択回路１０２の残りを領域２に配置してもよい。また、その際には、上から俯瞰した際に略同一の箇所に配置することで、面積効率を上げることもできる。つまり、本発明においては、画素部１０１のうち、ＦＤ２０４を領域１および領域２に分断することがないように、少なくとも転送スイッチ２０３、ＦＤ２０４、リセットスイッチ２０７、増幅ＭＯＳアンプ２０５が領域１にあればよい。その他の駆動回路は半導体基板の面積効率に応じて、領域１に配置されていても、領域２に配置されていてもよい。

上記実施の形態では、図５に示すように、領域１を第１の半導体基板、領域２を第２の半導体基板としているが、これに限定するものではなく、図８に示すように、同一の半導体基板に形成してもよい。

図８は、本発明の第２の実施の形態に係る撮像素子の断面構造を表わす図である。図２に示す構成要素と図５に示す構成要素と同じものについては同一の符合を付してそれらの説明は省略する。

図８に示す第２の実施の形態においては、半導体基板５０１の表面（第１面または第２面）、裏面（第１面または第２面）にそれぞれ領域１、領域２が形成されている。本実施の形態では、領域１が形成された側を表面、領域２が形成された側を裏面として説明する。保護層８０１は、裏面の配線層５０５を保護する。プラグ８０２は、表面と裏面を電気的に接続する。

また、上記実施の形態では、領域１、領域２として説明したが、２つの領域に限定するものではなく、複数の領域に分割して、各構成要素を配置してもよい。例えば、図９に示す変形例のように、領域１に画素部１０１、垂直選択回路１０２を形成し、残りの駆動回路を領域２、領域３に分割して形成するように構成してもよい。図示例では、領域２に、垂直選択回路１０２の残りと列回路１０３が形成され、領域３に、列回路１０３の残りとその他の駆動回路が別々に形成されている。このように、複数の領域にまたがって各構成要素を別々に配置することで、列毎にＡＤ変換器などを搭載し、増大する列回路１０３の配置を有効に行うことが可能となる。なお、領域１、領域２、領域３をそれぞれ別々の半導体基板に形成してもかまわない。

図１０は、上述した実施の形態及び変形例のいずれかに係る撮像素子を搭載した撮像装置の一例であるデジタルカメラの概略構成を示す図である。

図１０において、被写体の光学像を固体撮像素子（実施の形態及び変形例のいずれかに係る撮像素子）１００５に結像させるレンズ部１００１は、レンズ駆動装置１００２によってズーム制御、フォーカス制御、絞り制御などが行われる。メカニカルシャッター１００３は、シャッター制御ユニット１００４によって制御される。固体撮像素子１００５は、レンズ部１００１で結像された被写体像を画像信号に変換して出力する。撮像信号処理回路１００６は、固体撮像素子１００５から出力される画像信号に各種の補正を行ったり、データを圧縮したりする。

タイミングジェネレータ１００７は、固体撮像素子１００５、撮像信号処理回路１００６に、各種タイミング信号を出力する駆動ユニットである。制御回路１００９は、各種演算と撮像装置全体を制御する。メモリ１００８は、画像データを一時的に記憶する。記録媒体制御インターフェース１０１０は、半導体メモリ等の着脱可能な記録媒体１０１１に記録または読み出しを行う。表示部１０１２は、各種情報や撮影画像を表示する。

次に、前述の構成を有するデジタルカメラの撮影時の動作について説明する。

不図示のメイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１００６などの撮像系回路の電源がオンされる。つづいて、不図示のレリーズボタンが押されると、測距装置１０１４から出力された信号をもとに、高周波成分を取り出し、被写体までの距離の演算を制御回路１００９で行う。その後、レンズ駆動装置１００２によりレンズ部１００１を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ部１００１を駆動して測距を行う。そして、合焦が確認された後に撮影動作が開始する。

撮影動作が終了すると、固体撮像素子１００５から出力された画像信号は、撮像信号処理回路１００６で画像処理され、制御回路１００９によりメモリ１００８に書き込まれる。メモリ１００８に蓄積されたデータは、制御回路１００９の制御により記録媒体制御Ｉ／Ｆ部１０１０を通り、半導体メモリ等の着脱可能な記録媒体１０１１に記録される。なお、図示しない外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

図１１は、本発明の第３の実施の形態の撮像素子における１画素の構成及びその画素から信号を読み出す回路構成を示す図である。領域１は、第１の半導体基板に形成された回路を有するチップであり、領域２は、第２の半導体基板に形成された回路を有するチップである。

領域１の中には、主に画素２０１を有し、領域２の中には、主に画素２０１からの信号を処理する列回路を有する。

領域１は、２次元の画像を提供する画素アレイとして、複数の画素２０１を２次元アレイ状に配列して構成される。各画素２０１は、フォトダイオード(以下、ＰＤとも記す)２０２、転送スイッチ２０３、フローティングディフュージョン部（以下、ＦＤとも記す）２０４、増幅ＭＯＳアンプ２０５、選択スイッチ２０６及び、リセットスイッチ２０７を含んで構成されうる。

ＰＤ２０２は、光学系を通して入射する光を光電変換して電荷を発生する光電変換部として機能する。ＰＤ２０２のアノードは接地ラインに接続され、カソードは転送スイッチ２０３のソースに接続される。転送スイッチ２０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ２０５は、ソースフォロアとして機能し、そのゲートにはＦＤ２０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５は、そのドレインが第１電位を供給する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６に接続されている。選択スイッチ２０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５に接続され、そのソースが垂直信号線２０８に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０６が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２０８に接続される。垂直信号線２０８は列を共有する複数の画素２０１で共有される。

リセットスイッチ２０７は、そのドレインが第２電位（リセット電位）を供給する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ２０４に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ２０４に蓄積されている電荷を除去する。

ＦＤ２０４及び増幅ＭＯＳアンプ２０５他、垂直信号線２０８に定電流を供給する定電流源２０９によってフローティングディフュージョンアンプが構成される。選択スイッチ２０６で選択された行を構成する各画素において、ＰＤ２０２からＦＤ２０４に転送される電荷がＦＤ２０４で電圧信号に変換されて、フローティングディフュージョンアンプを通じて列毎に設けられた垂直信号線（列信号線）２０８に出力される。φＴＸ、φＳＥＬ、φＲＥＳは後述する垂直選択回路から供給される。

垂直信号線（列信号線）２０８の各々に接続された列回路１０３は、列アンプ１１０などで構成される。列回路１０３は、各列同様の構成の回路で形成される。列回路１０３は、図１１で示した列アンプ１１０だけの構成であってもよいし、ＣＤＳ（相関２重サンプリング）回路などを含む構成であってもよい。

列回路１０３で各種処理を施された信号は、各々対応する列メモリ１０４に保持される。列メモリ１０４で保持された信号は、出力信号線１０６を介し、出力回路１０７に転送される。出力回路１０７は、増幅やインピーダンス変換などを行い、撮像素子の外部に信号を出力する。

領域１と領域２は垂直信号線（列信号線）２０８の接続ポイント１１５を介して、電気的に接続される。図１１に示すように接続ポイント１１５を増幅ＭＯＳアンプ２０５より後にすることで、ＰＲＮＵやＤＳＮＵを低減することが可能となる。定電流源２０９は領域２にあってもよいし、領域１にあってもよい。

図１２は、図１１の撮像素子回路の変形例を示す図である。

図１２では、列アンプ１１０の後に列ＡＤ１１１を搭載している。列ＡＤ１１１は、列毎のＡＤコンバーターであり、ＡＤ変換を行う。この場合、列回路１０３は列アンプ１１０、列ＡＤ１１１で構成される。また、前述したＣＤＳ回路等を含んでもよい。列ＡＤ１１１を有する構成の場合は、列メモリ１０４はデジタルのメモリであり、出力回路１０７は、ＬＶＤＳドライバーなどの構成要素も含まれる。

また、図１３で示すもう１つの変形例のように、選択スイッチ２０６がない構成でもよい。

図１４は、第３の実施の形態の撮像素子の概略を上から俯瞰した図である。領域１と領域２は、それぞれ別の半導体基板上に形成されたチップであり、電気的に接続が必要な配線を接続して、同一のパッケージに実装される。すなわちパッケージの上面から俯瞰すると、領域１の下に領域２が重なって配置されている。

領域１は、画素２０１が複数行、複数列にアレイ上に形成されている。画素２０１を駆動するための、前述のφＴＸ、φＳＥＬ、φＲＥＳが行毎に垂直選択回路１０２から供給される。画素から信号を取り出す垂直信号線２０８は同一列の画素毎に共有される。ここでは、１から４列目までの垂直信号線２０８を各々２０８＿１、２０８＿２、２０８＿３、２０８＿４と示している。領域１と領域２には垂直信号線２０８を列回路１０３に接続するための接続ポイント１１５を有する。垂直信号線２０８＿１が有する接続ポイント１１５を１１５＿１と示す。また、垂直信号線２０８＿１とつながる列回路１０３を１０３＿１と示し、列回路１０３＿１とつながる列メモリ１０４を１０４＿１と示す。領域２には、列メモリ１０４の信号を出力回路１０７に転送するための水平選択回路１０５を有する。水平選択回路１０５は列メモリ１０４の信号を時系列に出力回路１０７に転送する。

なお、図示しないが領域１および領域２のいずれかには、図示された構成要素以外にも、前述の定電流源２０９を有する。定電流源２０９は列回路１０３の中に含まれてもよい。また、他にも例えば、垂直選択回路１０２、水平選択回路１０５、列回路１０３等にタイミングを提供するタイミングジェネレータ或いは制御回路や、シリアル通信インターフェース、ＤＡ変換器等を有する。

水平選択回路１０５には、タイミングジェネレータ等より各種パルスが供給されるので、チップの端に近い所にあることが望ましい。図１４で示すように、接続ポイント１１５を列方向の中央付近にもってくることによって、水平選択回路１０５を上下方向に配置することが可能となる。なお、接続ポイント１１５を列方向の周辺付近にもってくることもできる。

本実施の形態に係る撮像素子の断面構造は、図５に示した第１の実施の形態のそれと略同一であるので、図示と説明を省略する。

図１４で示したように、接続ポイント１１５が各垂直信号線（列信号線）上で各列の画素によって共有されることによって、接続ポイントを画素毎に有した場合に対し、接続ポイント数が少ないので、接続ポイントの形成不良による歩留りが低減してしまう課題も解決することが可能となる。もちろん、接続ポイントは、１点でなく、歩留りを考慮して数点あってもよい。本実施の形態では領域１側の垂直信号線で画素を共有することによって、各画素毎に領域１と領域２をつなぐ必要がなくなっている。

なお、ここでは、裏面照射タイプで受光部を形成した第１半導体基板を図示したが、裏面照射タイプでなく、表面照射タイプでもよい。図１５は本実施の形態の変形例の表面照射タイプの断面構造を表わす図である。第２半導体基板を表す領域２の上に第１半導体基板を表す領域１が積層された構造を示している。図５と同一の符号の構成要素については説明を省略する。表面照射タイプの場合は、マイクロレンズ５０９が半導体基板５０１に対して、配線５０５の上部に設置される。表面照射タイプの場合は接続ポイント１１５と領域１の構成要素を接続するため、貫通ビア６０１を形成する。

表面照射タイプの領域１と領域２を同一基板５０１に形成した本発明の第４の実施の形態の断面構造は、図８に示した第２の実施の形態のそれと実質的に同じであるので、図示と説明を省略するが、前述したように、この場合は、接続ポイント１１５は垂直信号線２０８と裏面側の回路を接続するために、貫通ビア６０１となる。

図１６は、本発明の第５の実施の形態の撮像素子の全体構成を上から俯瞰した図である。図１７及び図１８は、その変形例をそれぞれ示した図である。

図１４で示した図と異なり、図１６に示す第５の実施の形態の撮像素子の全体構成では、接続ポイント１１５である１１５＿１、１１５＿２が列に沿う方向にずれることによって、列回路１０３＿１、１０３＿２の直近に接続ポイント１１５を配置することが可能となる。それによって、領域２での配線長が短くなり、さらに効率的に列回路１０３等を配置することが可能となる。

図１７の変形例では、接続ポイント１１５＿１、１１５＿２、１１５＿３、１１５＿４をずらすことによって、列回路１０３＿１から１１０＿４の配置をまばらに配置することが可能となる。図１４のように、列回路１０３が画面対応領域で偏った配置の場合は、列回路１０３の発熱が集中し、列回路１０３からの熱をうけたＰＤ２０２によって、撮影画像の画面対応領域内で暗電流の不均一性が発生してしまう。しかし、図１７のような構成、例えば、均等配置をとることによって、画面対応領域内で列回路１０３の発熱による暗電流の不均一性を低減することが可能となる。図１７では、列回路１０３＿１、列メモリ１０４＿１と列回路１０３＿３、列メモリ１０４＿３の配置を逆転させることによって、列回路１０３を分散している。そのため、列に沿う方向の中央にも出力信号線１０６を配置する工夫をしている。ただし、列回路１０３や列メモリ１０４が十分に小さい構成をとれる図１８のような場合においては、その必要はなく、列回路１０３＿１と１０３＿３は同一方向の配置でもよい。

上述したように、接続ポイント１１５を列毎にずらすことによって、効率的な配置と、列回路１０３の発熱の影響を軽減させる配置が可能となる。

図１９は、本発明の第６の実施の形態の撮像素子の全体構成を上から俯瞰した図である。図２０及び図２１は、その変形例をそれぞれ示した図である。

図１４、１６、１７、１８では、列回路１０３や列メモリ１０４は行に沿う方向に２列分の幅を有する回路として記載したが、本発明ではそれ以外の構成もとりうることが可能であり、その構成に限定されるものではない。たとえば図１９で示すように、行に沿う方向に１列分の幅の回路であってもよい。ただし、列回路１０３や列メモリ１０４が列に沿う方向に長さが増大した回路となってしまい、一層縦長になってしまう。列回路１０３や列メモリ１０４は隣の列回路１０３、列メモリ１０４に対して、素子分離領域で分離されるため、より正方形に近い領域で形成される方が、面積効率がよい。図２０の変形例では行に沿う方向に４列分の幅を有している。模式図上横長に見えるが、実際には正方形に近づけるために、接続ポイント１１５を列毎にずらすことによって、このようなレイアウトも可能である。図２１の変形例に示すように、行に沿う方向に列回路１０３と列メモリ１０４の幅を増やすことによって、複数の出力信号線１０６を配置することも可能となる。出力信号線１０６は電力を消費しないので、出力信号線１０６の本数を増やして、列回路１０３、列メモリ１０４の間に配置することで、発熱を分散させることが可能となる。

図２２は、本発明の第７の実施の形態の撮像素子の全体構成を上から俯瞰した図である。図２２の配置は図１７と同じ考え方の配置であるが、列回路１０３や列メモリ１１４が小さかった場合、各回路の間に隙間があくことになる。図１２で示したような列ＡＤを搭載している場合、デジタル回路１４０１を置くことができる。デジタル回路１４０１は、列メモリ１０４からの信号に対して、ガンマ補正処理などの各種補正処理やホワイトバランス調整等の画像処理を施すことも可能である。図１７や図２１の配置に限らず、列回路１０３を分散して配置しておくことによって、デジタル回路１４０１も分散配置となり、デジタル回路１４０１からの発熱による暗電流の不均一性も軽減することが可能となる。また、列ＡＤを搭載している場合は、水平選択回路１０５は必ずしも必要ではない。

図２３は、本発明の第８の実施の形態の撮像素子の全体構成を上から俯瞰した図である。図２３では接続ポイント１１５が上下に偏っている。この場合は、暗電流の不均一性の低減は出来ないが、図１５や図８で示したような貫通ビアを形成するためには有効である。貫通ビアを形成したがゆえに接続ポイント１１５近傍の画素２０１の特性が悪い時には、画面内で比較的目立ちにくい上下に接続ポイント１１５を寄せることによって、画像として目立ちにくくすることが可能となる。

図２４は、本発明の第９の実施の形態の撮像素子の概略を上から俯瞰した図である。図２５及び図２６は、その変形例をそれぞれ示した図である。

上述した構成では、垂直選択回路１０２は領域１に、出力回路１０７は領域２に構成されていたが、本発明ではこれに限定されない。図２４にあるように、出力回路１０７が領域１にあってもよい。この場合には、出力信号線１０６と出力回路１０７を領域１と領域２で接続する。図２４で模式的に示したように、領域１と領域２の大きさは同じでなくてもよい。また、図２５の変形例で示すように、垂直選択回路１０２の一部が領域１に一部が領域２にあってもよい。このような構成では、垂直選択回路１０２のうち、画素２０１を駆動する駆動バッファは領域１に、デジタル部を領域２にもってくることも可能となる。また、図２６で示すように、出力回路１０７を左右方向ではなく、上下方向にもってくることも可能である。列回路が垂直方向に小さい場合には、このような構成をとることで、領域１と領域２の大きさをほぼ同一にすることも可能である。

上記で説明した実施の形態及び変形例の撮像素子を使用した撮像装置であるデジタルカメラの構成や動作には、図１０を参照して前述したものと同様であるので、説明を省略する。

また、本発明の目的は、以下の処理を実行することによって達成される。即ち、上述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出す処理である。

この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。

また、プログラムコードを供給するための記憶媒体としては、次のものを用いることができる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等である。または、プログラムコードをネットワークを介してダウンロードしてもよい。

また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現される場合も本発明に含まれる。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。

更に、前述した実施形態の機能が以下の処理によって実現される場合も本発明に含まれる。即ち、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行う場合である。

１ 領域
２ 領域
１０１ 画素部
１０２ 垂直選択回路
１０３ 列読み出し回路
１０４ 列メモリ
１０５ 水平選択回路
１０６ 信号線
１０７ 出力回路

Claims (10)

1. 互いに積層された第１の半導体基板および第２の半導体基板と、
   複数の画素が行列状に配列された画素部と、
   前記画素部の複数の画素から列毎に信号が出力される複数の列信号線と、
   列毎に設けられ、相関二重サンプリング回路、ゲインアンプ、ＡＤ変換器の少なくともいずれかを備えた複数の列回路と、を有する撮像素子において、
   前記撮像素子を光入射面側から見た場合に、前記複数の列回路が前記画素部の下に重なる位置になるように、前記画素部が前記第１の半導体基板の領域に形成されるとともに前記複数の列回路が前記第２の半導体基板の領域に形成され、
   前記第１の半導体基板の領域に形成された前記画素部の複数の画素の信号を前記第２の半導体基板の領域に形成された前記複数の列回路に出力するために前記第１の半導体基板の領域と前記第２の半導体基板の領域を電気的に接続する列毎の接続ポイントが、列に沿う方向において、少なくとも隣接する２列で異なる位置に設けられていることを特徴とする撮像素子。
2. 前記列毎の接続ポイントがそれぞれ前記複数の列信号線にあることを特徴とする請求項１記載の撮像素子。
3. 前記複数の列回路が、列に沿う方向において、少なくとも隣接する２列で異なる位置に配置されていることを特徴とする請求項１記載の撮像素子。
4. 前記複数の列回路が、列に沿う方向において、均等に配置されていることを特徴とする請求項１記載の撮像素子。
5. 前記第２の半導体基板の領域に所定の画像処理を施すデジタル回路が配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
6. 前記画素部を駆動する駆動回路と、前記複数の列回路により所定の処理を施された信号を出力する出力回路とをさらに備え、
   前記駆動回路または前記出力回路の少なくとも一部が前記第１の半導体基板の領域及び前記第２の半導体基板の領域に別々に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 前記駆動回路または前記出力回路の少なくとも一部が前記第１の半導体基板の領域に形成されていることを特徴とする請求項６記載の撮像素子。
8. 前記画素部の前記複数の画素の各々は、光電変換により電荷を発生する光電変換素子と、前記光電変換素子で発生した電荷を一時的に蓄えるフローティングディフュージョン部と、前記フローティングディフュージョン部の電位に応じた信号を出力する増幅部とを備えることを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
9. 前記画素部の各々は、さらに、前記光電変換素子から前記フローティングディフュージョン部に電荷を転送する転送部と、前記フローティングディフュージョン部に接続され前記フローティングディフュージョン部をリセットするリセット部とを備えることを特徴とする請求項８記載の撮像素子。
10. 請求項１乃至９の何れか１項に記載の撮像素子を備えることを特徴とする撮像装置。

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