JP2013118345A - 固体撮像装置、カメラおよび固体撮像装置の設計方法 - Google Patents

Abstract

【課題】画素アレイを構成する回路が別の基板に分けて形成される固体撮像装置において、半導体領域に定電圧を供給するコンタクトプラグの有利な配置を提供することを目的とする。
【解決手段】画素アレイの一部を構成する第１回路が形成された第１半導体領域を有する第１半導体基板と、画素アレイの別の一部を構成する第２回路が形成された第２半導体領域を有する第２半導体基板とを備え、第１半導体基板と第２半導体基板とが重なって配置され、第１回路と第２回路とが電気的に接続された固体撮像装置が提供される。第１半導体基板は、第１半導体領域に第１定電圧を供給するための１つ以上の第１コンタクトプラグを有し、第２半導体基板は、第２半導体領域に第２定電圧を供給するための１つ以上の第２コンタクトプラグを有し、画素アレイ内にある第１コンタクトプラグの数と画素アレイ内にある第２コンタクトプラグの数とは互いに異なる。
【選択図】図２

Description

本発明は固体撮像装置、カメラおよび固体撮像装置の設計方法に関する。

固体撮像装置において、複数の回路を別の基板に分けて形成し、その複数の電気的に接続する構成が知られている。特許文献１に記載された固体撮像装置では、センサ基板にフォトダイオード、転送トランジスタ、リセットトランジスタ、および増幅トランジスタが形成され、周辺回路基板に選択トランジスタおよび周辺回路が形成される。

特開２００９−１７０４４８号公報

固体撮像装置では、回路素子が形成される半導体領域に電源電圧または接地電位を供給するために、電源線または接地線と半導体領域とがコンタクトプラグで接続される。特許文献１には画素アレイにおいてコンタクトプラグをどのように配置するかについて何ら提案されていない。そこで、本発明は、画素アレイを構成する回路が別の基板に分けて形成される固体撮像装置において、半導体領域に定電圧を供給するコンタクトプラグの有利な配置を提供することを目的とする。

上記課題に鑑みて、本発明の１つの実施形態は、画素アレイの一部を構成する第１回路が形成された第１半導体領域を有する第１半導体基板と、前記画素アレイの別の一部を構成する第２回路が形成された第２半導体領域を有する第２半導体基板とを備え、前記第１半導体基板と前記第２半導体基板とが重なって配置され、前記第１回路と前記第２回路とが電気的に接続された固体撮像装置であって、前記第１半導体基板は、前記第１半導体領域に第１定電圧を供給するための１つ以上の第１コンタクトプラグを有し、前記第２半導体基板は、前記第２半導体領域に第２定電圧を供給するための１つ以上の第２コンタクトプラグを有し、前記画素アレイ内にある前記第１コンタクトプラグの数と前記画素アレイ内にある前記第２コンタクトプラグの数とは互いに異なることを特徴とする固体撮像装置を提供する。

上記手段により、画素アレイを構成する回路が別の基板に分けて形成される固体撮像装置において、半導体領域に定電圧を供給するコンタクトプラグの有利な配置が提供される。

本発明の第１実施形態の固体撮像装置の１つの画素の等価回路の一例を説明する図。 本発明の第１実施形態の固体撮像装置の例示の概略断面図。 本発明の第１実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図。 本発明の第１実施形態の変型例の固体撮像装置の例示の概略断面図。 本発明の第２実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付して重複する説明を省略する。以下に説明する実施形態は、本発明の一部の実施形態であって、本発明はこれらに限定されるものではない。本明細書で特に図示または記載されない部分に関しては、当該技術分野の公知技術を適用しうる。

図１から図３を参照しつつ、本発明の第１実施形態の固体撮像装置を説明する。図１は本発明の第１実施形態の固体撮像装置の１つの画素の等価回路の一例を説明する図である。本実施形態に係る固体撮像装置は２枚の半導体基板を有し、画素アレイを構成する回路はそれぞれの半導体基板に分かれて形成される。図１に示す画素ＰＸは、第１半導体基板に形成される回路ＰＸａ（第１回路）と第２半導体基板に形成される回路ＰＸｂ（第２回路）とを有する。

回路ＰＸａは光電変換部１０１と、転送トランジスタ１０２と、フローティングディフュージョン（ＦＤ）１０２とを含みうる。光電変換部１０１は例えばフォトダイオードで構成され、光電変換により正孔と電子とが発生する。本実施形態では信号電荷として電子を用いる。光電変換部１０１には接地線１００からウェル領域およびコンタクトプラグを介して接地電位（第１定電圧）が供給される。転送トランジスタ１０２は光電変換部１０１で発生した電荷をフローティング状態のＦＤ１０３へ転送する転送部として機能し、例えばＮＭＯＳトランジスタが用いられる。転送トランジスタ１０２のゲートへは制御線１０６を通じて垂直走査回路（不図示）から駆動パルスが供給される。光電変換部１０１および転送トランジスタ１０２はＰ型のウェル領域（第１半導体領域）内に形成される。

回路ＰＸｂはリセットトランジスタ１０４と増幅トランジスタ１０５とを含みうる。リセットトランジスタ１０４は少なくともＦＤ１０３の電位を基準電位にリセットする画素リセット部として機能し、例えばＮＭＯＳトランジスタが用いられる。リセットトランジスタ１０４の一方の主電極はＦＤ１０３に電気的に接続され、他方の主電極は電圧源Ｖ１に電気的に接続される。これにより、リセットトランジスタ１０４は増幅トランジスタ１０５の入力ノードの電圧をリセットする。リセットトランジスタ１０４がオン状態にある間に転送トランジスタ１０２がオン状態になると、光電変換部１０１の電位も基準電位にリセットされる。リセットトランジスタ１０４のゲートへは制御線１０７を通じて垂直走査回路（不図示）から駆動パルスが供給される。増幅トランジスタ１０５は光電変換部１０１で発生した電子に基づく信号を増幅して信号線１０８へ出力する信号増幅部として機能し、例えばＮＭＯＳトランジスタが用いられる。増幅トランジスタ１０５のゲートはＦＤ１０３に電気的に接続される。増幅トランジスタ１０５の一方の主電極は電圧源Ｖ１に接続される。また、増幅トランジスタ１０５の他方の主電極へは信号線１０８を通じて電流源１０９からバイアス電流が供給され、このバイアス電流により増幅トランジスタ１０５はソースフォロアとして動作する。電流源１０９は電圧源Ｖ２に接続される。リセットトランジスタ１０４および増幅トランジスタ１０５はＰ型のウェル領域（第２半導体領域）内に形成される。リセットトランジスタ１０４および増幅トランジスタ１０５のそれぞれのバックゲートには接地線１１０からウェル領域およびコンタクトプラグを介して接地電位が供給される。

上述の例ではリセットトランジスタ１０４および増幅トランジスタ１０５としてＮＭＯＳトランジスタを用いるが、ＰＭＯＳトランジスタを用いてもよい。この場合に、リセットトランジスタ１０４および増幅トランジスタ１０５はＮ型のウェル領域内に形成される。リセットトランジスタ１０４および増幅トランジスタ１０５のバックゲートには電圧線から電源電圧（第２定電圧）が供給される。増幅トランジスタ１０５としてＰＭＯＳトランジスタが用いられる場合に、増幅トランジスタ１０５は信号電荷（上述の例では電子）と逆極性を有する。そのため、光電変換部１０１への入射光量が大きくなると、増幅トランジスタ１０５のゲート電位が下がり、これに応じて、増幅トランジスタ１０５のソース電位が上昇する。これにより、リセット時と比較して信号振幅が大きい場合の信号線１０８の駆動を駆動レベルが高い状態で行うことができ、増幅トランジスタ１０５としてＰＭＯＳトランジスタを用いる場合と比べて読み出し速度が向上しうる。

上述の例では信号電荷として電子を用いるが、正孔が用いられてもよい。この場合に、転送トランジスタ１０２としてＰＭＯＳトランジスタが用いられ、転送トランジスタ１０２はＮ型のウェル領域内に形成される。光電変換部１０１には電源地線からウェル領域およびコンタクトプラグを介して電源電圧が供給される。フォトダイオードのシリコン／酸化膜界面で発生する暗電流抑制のためにピニング層を形成する場合に、ピニング層の導電型もウェルと同様にＮ型としてもよい。この場合に、ピニング層としてシリコン／酸化膜界面の近傍に急峻な不純物プロファイルを形成することが可能な砒素や燐を用いることができるため、ピニング層にＰ型を用いた場合よりも暗電流を効果的に抑制できる。信号電荷として正孔が用いられる場合に、リセットトランジスタ１０４および増幅トランジスタ１０５として逆極性のＮＭＯＳトランジスタを用いることで、上述の読み出し速度が向上するという効果が得られうる。

図２は本発明の第１実施形態の固体撮像装置の例示の概略断面図である。固体撮像装置は半導体基板２０１および半導体基板２０２を有する。半導体基板２０１の主面（回路が形成された表面）と半導体基板２０２の主面とは対向して配置される。半導体基板２０１の領域２０１ａに形成された回路と半導体基板２０２の領域２０２ａに形成された回路によって固体撮像装置の画素アレイが形成される。この画素アレイには、図１を用いて説明された画素ＰＸが３行３列に配置されるが、画素数はこれに限られない。半導体基板２０１の領域２０１ａに各画素ＰＸの回路ＰＸａが形成され、半導体基板２０２の領域２０２ａに各画素ＰＸの回路ＰＸｂが形成される。また、半導体基板２０１の領域２０１ｂに形成された回路と半導体基板２０２の領域２０２ｂに形成された回路によって固体撮像装置の周辺回路が形成される。周辺回路は例えば画素アレイから出力された信号を処理する回路や画素アレイに制御信号を供給する回路などを含みうる。図２では図１で説明されたリセットトランジスタ１０４を省略しているが、例えば半導体基板２０２の領域２０２ａに形成されうる。

半導体基板２０１はウェル領域２０３を含み、ウェル領域２０３内に光電変換部１０１やＦＤ１０３が形成される。光電変換部１０１で発生する電子を信号電荷として用いる場合にウェル領域２０３はＰ型の半導体領域であり、正孔を信号電荷として用いる場合にウェル領域２０３はＮ型の半導体領域である。すなわち、ウェル領域２０３は信号電荷と反対の導電型を有する。図２ではすべての画素の光電変換部１０１が１つのウェル領域２０３に形成されるが、光電変換部１０１ごとに個別のウェル領域を有してもよい。ウェル領域２０３内のウェルコンタクト領域２０４にはコンタクトプラグ２０５の一端が接続され、コンタクトプラグ２０５の他端は接地線１００に接続される。これにより、コンタクトプラグ２０５を介してウェルコンタクト領域２０４に接地線１００から接地電位が供給される。ウェルコンタクト領域２０４はウェル領域２０３と同じ導電型を有する半導体領域であり、ウェル領域２０３よりも不純物濃度が高く、これによりウェル領域２０３に任意の電圧を供給する。半導体基板２０１の領域２０１ａの裏面にはマイクロレンズ２１４が形成され、このマイクロレンズ２１４を通じて光電変換部１０１へ光が照射される。

半導体基板２０２はウェル領域２０６を含み、ウェル領域２０６内に増幅トランジスタ１０５のソース領域およびドレイン領域が形成される。増幅トランジスタ１０５がＮＭＯＳトランジスタの場合にウェル領域２０６はＰ型の半導体領域であり、ＰＭＯＳトランジスタの場合にウェル領域２０６はＮ型の半導体領域である。すなわち、ウェル領域２０３は増幅トランジスタのソース電極およびドレイン電極と反対の導電型を有する。図２ではすべての画素の増幅トランジスタ１０５が１つのウェル領域２０６に形成されるが、増幅トランジスタ１０５ごとに個別のウェル領域を有してもよい。ウェル領域２０６内のウェルコンタクト領域２０７にはコンタクトプラグ２０８の一端が接続され、コンタクトプラグ２０８の他端は接地線１１０に接続される。これにより、コンタクトプラグ２０８を介してウェルコンタクト領域２０７に接地線１１０から接地電位が供給される。ウェルコンタクト領域２０７はウェル領域２０６と同じ導電型を有する半導体領域であり、ウェル領域２０６よりも不純物濃度が高く、これによりウェル領域２０６に任意の電圧を供給する。

半導体基板２０１は接続部２０９ａを有し、接続部２０９ａの一部が半導体基板２０１の主面から露出する。また、半導体基板２０２は接続部２０９ｂを有し、接続部２０９ｂの一部が半導体基板２０２の主面から露出する。半導体基板２０１の主面と半導体基板２０２の主面とが対向して配置された場合に、接続部２０９ａと接続部２０９ｂとが接続され、半導体基板２０１内の回路と半導体基板２０２内の回路とが電気的に接続される。例えば、接続部２０９ａおよび接続部２０９ｂを介してＦＤ１０３と増幅トランジスタ１０５のゲートとが電気的に接続される。接続部２０９ａと接続部２０９ｂとは物理的に接続されてもよいし、導電性接着剤を介して接続されてもよい。接続部２０９ａおよび接続部２０９ｂは各半導体基板の最上位配線層による導電パターンとして形成されてもよい。

半導体基板２０２の領域２０２ｂには、例えば読出し回路の一部を構成するＭＯＳトランジスタ２１０が形成される。読み出し回路の一例として、複数の画素列ごとに読み出された信号を並列に処理する並列処理回路が挙げられる。このような並列処理回路として、列増幅器、列アナログ・デジタル変換器などがある。周辺回路は並列処理回路以外の回路も含みうる。

半導体基板２０２の領域２０２ｂは並列処理回路を構成するＭＯＳトランジスタ２１０に定電圧を供給する電圧線を含む導電パターン２１１を有する。導電パターン２１１は、紙面奥行き方向に延在して、各並列処理回路のＭＯＳトランジスタ２１０に共通に定電圧を供給する。また、半導体基板２０１の領域２０１ｂは導電パターン２１２を有する。半導体基板２０１は接続部２１３ａを有し、半導体基板２０２は接続部２１３ｂを有する。導電パターン２１１と導電パターン２１２とは接続部２１３ａおよび接続部２１３ｂを介して電気的に接続される。接続部２１３ａおよび接続部２１３ｂは、接続部２０９ａおよび接続部２０９ｂと同様に最上位配線層の導電パターンにより形成されてもよい。半導体基板２０１の領域２０１ｂは半導体基板２０２の領域２０２ｂに比べて配置される回路素子の個数が少ない。場合によっては、半導体基板２０１の領域２０１ｂには回路素子が全く配置されない。従って、領域２０１ｂに導電パターン２１２を配置することによって、領域２０２ｂに配置する場合よりも導電パターン２１２を自由にレイアウトできるとともに、導電パターン２１２の面積を大きくすることができ、抵抗値を低下させることができる。

上述の例では増幅トランジスタ１０５としてＭＯＳトランジスタを用いたが、接合型電界効果型トランジスタ（ＪＦＥＴ）を用いてもよい。また、複数の光電変換部１０１で増幅トランジスタ１０５およびリセットトランジスタ１０４を共有してもよい。また、リセットトランジスタ１０４および増幅トランジスタ１０５のうちの少なくとも一方を半導体基板２０１に形成してもよい。また、画素アレイ内にリセットトランジスタ１０４および増幅トランジスタ１０５を形成せずに、光電変換部１０１の電荷を直接に信号線を介して周辺回路へ出力してもよい。

図３は本発明の第１実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図である。図３（ａ）は半導体基板２０２の画素アレイが形成された領域２０２ａにおけるコンタクトプラグ２０８の配置例を示し、図３（ｂ）は半導体基板２０１の画素アレイが形成された領域２０１ａにおけるコンタクトプラグ２０５の配置例を示す。図３において、参考のために画素ＰＸの境界を概念的に点線で示す。上述のように、画素アレイは３行３列に配置された９個の画素ＰＸを有する。図３ではコンタクトプラグの配置を説明するために必要な要素だけを示し、光電変換部１０１などの他の要素は省略する。

従来は画素アレイを構成する回路素子が同一の半導体基板に形成されるため、同一のウェル領域内に形成される複数の回路素子に対して同一のコンタクトプラグから接地電位が供給される。そのため、コンタクトプラグの配置の自由度が制限されていた。これに対して、本実施形態の固体撮像装置では、半導体基板２０１と半導体基板２０２とのそれぞれに画素アレイを構成する回路素子が分離して配置される。そのため、本実施形態では半導体基板２０１の画素アレイ内のウェル領域２０３に接地電位を供給するコンタクトプラグ２０５と半導体基板２０２の画素アレイ内のウェル領域２０６に接地電位を供給するコンタクトプラグ２０８とを独立して形成できる。そこで、本実施形態では、それぞれの半導体基板に形成される回路素子の特性に合わせてコンタクトプラグの配置を決定する。

設計方法として、まずそれぞれの半導体基板に形成する回路素子を決定する。本実施形態では、半導体基板２０１に光電変換部１０１と転送トランジスタ１０２とＦＤ１０３とが形成され、半導体基板２０２にリセットトランジスタ１０４と増幅トランジスタ１０５とが形成される。続いて、それぞれの半導体基板に形成するコンタクトプラグの配置を決定する。

本実施形態では、半導体基板２０１の画素アレイ内にある１つ以上のコンタクトプラグ２０５（第１コンタクトプラグ）の数が半導体基板２０２の画素アレイ内にある１つ以上のコンタクトプラグ２０８（第２コンタクトプラグ）の数よりも多い。具体的には半導体基板２０１では１画素ごとに１個の割合でコンタクトプラグ２０５が配され、半導体基板２０２では２画素ごとに１個の割合でコンタクトプラグ２０８が配されている。光電変換部１０１ごとにコンタクトプラグ２０５を配置することにより、光電変換部１０１の信号電荷が飽和状態を超えた際の溢れだしを抑制できる。また、カラーフィルタを用いた単板センサにおいて、光電変換部１０１の信号電荷が飽和状態を超えて溢れだした際に信号電荷が隣接する他の色の画素にそれぞれ不均等に混入することを抑制でき、高照度撮影時の画像における色再現性の劣化を防止できる。さらに、半導体基板２０２の画素アレイ内のウェル領域２０６へ接地電位を供給するコンタクトプラグ２０８の数を少なくすることによって、増幅トランジスタ１０５のゲート面積を大きくでき、ゲート面積に反比例する１／ｆノイズの発生を抑制できる。これにより、本実施形態では高照度撮影時の色再現性の向上と低照度撮影時のノイズ低減との両立を図ることができる。

図３の例では各画素行に１本の接地線１１０を配置しているが、ウェル領域２０６に所望の電圧を供給できれば複数の接地線１１０ごとに１本の接地線１１０を配置してもよい。また、半導体基板２０２においてコンタクトプラグ２０８を有する画素と有しない画素とが交互に配置されているが、このように周期的に配置するのではなく、ランダムに配置してもよい。また、半導体基板２０１において１つの画素に１つのコンタクトプラグ２０５が配置されているが、１つの画素に複数のコンタクトプラグ２０５が配置されてもよいし、複数の画素に対して１つのコンタクトプラグ２０５が配置されてもよい。

続いて、図４を用いて第１実施形態の変型例を説明する。図４は本発明の第１実施形態の変型例の固体撮像装置の例示の概略断面図である。この変型例では、半導体基板２０１は接続部４０９ａを有し、接続部４０９ａの一部が半導体基板２０１の主面から露出する。また、半導体基板２０２は接続部４０９ｂを有し、接続部４０９ｂの一部が半導体基板２０２の主面から露出する。半導体基板２０１の主面と半導体基板２０２の主面とが対向して配置された場合に、接続部４０９ａと接続部４０９ｂとが接続され、半導体基板２０１内の接地線１００と半導体基板２０２内のウェル領域２０６とが電気的に接続される。接続部４０９ａおよび接続部４０９ｂは、接続部２０９ａおよび接続部２０９ｂと同様に最上位配線層の導電パターンにより形成されてもよい。このように、半導体基板２０１にのみ接地線１００を形成し、半導体基板２０２には接地線１１０を形成しないことによって、半導体基板２０２のレイアウトの自由度を高めることができる。

半導体基板２０１、２０２を貼り合わせる際に僅かなずれがある場合や貼り合わせ面の平滑性が良くない場合に、接続部４０９ａと接続部４０９ｂとの間に接続不良が発生することがある。その結果、ウェル領域２０６に接地電位を供給できなくなる。本変型例では、コンタクトプラグの本数が少ない半導体基板２０２のウェル領域２０６へ接続部４０９ａ、４０９ｂを介して接地電位を供給するため、接続部４０９ａ、４０９ｂの数を少なくすることができ、接続不良が発生する確率を低減できる。第１実施形態について説明されてきた複数の変型例は組み合わせて適用することも可能である。

続いて、図５を参照しつつ、本発明の第２実施形態の固体撮像装置を説明する。図５は本発明の第２実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図である。以下では第１実施形態との相違点を中心に説明し、特に言及しない点は第１実施形態に準ずる。また、第１実施形態で説明した変型例は本実施形態にも適用可能である。

本実施形態では、半導体基板２０１の画素アレイ内にあるコンタクトプラグ２０５の数が半導体基板２０２の画素アレイ内にあるコンタクトプラグ２０８の数よりも少ない。具体的には半導体基板２０１では２画素ごとに１個の割合でコンタクトプラグ２０５が配され、半導体基板２０２では１画素ごとに１個の割合でコンタクトプラグ２０８が配されている。増幅トランジスタ１０５およびリセットトランジスタ１０４が形成されるウェル領域２０６の電位は各トランジスタの動作特性を決める上で重要である。このウェル領域２０６の電位が画素アレイ内の場所によって電位の分布が生じると、画素アレイごとに異なるオフセットとして信号にシェーディングが生じる場合がある。そのため、半導体基板２０２の画素アレイ内のウェル領域２０６に多くのコンタクトプラグ２０８を配置して、ウェル領域２０６に接地電位を供給することによってシェーディングを抑制できる。一方、光電変換部１０１が配置される半導体基板２０１のウェル領域２０３に多くのコンタクトプラグ２０５を配置すると、コンタクトプラグ２０５を介して光電変換部１０１へ暗電流が多く発生してしまう場合がある。光電変換部１０１への暗電流の発生は、特に暗時の画像に悪影響を与えてしまう。また、コンタクトプラグ２０５により光電変換部１０１の面積が圧迫され、受光できる光電変換部１０１の面積が減ってしまい、感度が低下する場合がある。そのため、半導体基板２０１の画素アレイ内のコンタクトプラグ２０５を間引いて配置することによって、光電変換部１０１の面積を圧迫することを抑えることができるとともに、暗電流の発生を抑制できる。これにより、本実施形態では暗電流の抑制および感度の向上、すなわち高いＳＮ比の実現と、シェーディングの抑制との両立を図ることができる。また、第１実施形態で説明した変型例と同様に、半導体基板２０２内の接地線１００から半導体基板２０１内のウェル領域２０３へ接地電位を供給してもよい。

以下、上記の各実施形態に係る固体撮像装置の応用例として、この固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末等）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、この固体撮像装置から出力される信号を処理する信号処理部とを含む。この信号処理部は、例えば、Ａ／Ｄ変換器と、このＡ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサとを含みうる。

Claims (10)

1. 画素アレイの一部を構成する第１回路が形成された第１半導体領域を有する第１半導体基板と、前記画素アレイの別の一部を構成する第２回路が形成された第２半導体領域を有する第２半導体基板とを備え、前記第１半導体基板と前記第２半導体基板とが重なって配置され、前記第１回路と前記第２回路とが電気的に接続された固体撮像装置であって、
   前記第１半導体基板は、前記第１半導体領域に第１定電圧を供給するための１つ以上の第１コンタクトプラグを有し、
   前記第２半導体基板は、前記第２半導体領域に第２定電圧を供給するための１つ以上の第２コンタクトプラグを有し、
   前記画素アレイ内にある前記第１コンタクトプラグの数と前記画素アレイ内にある前記第２コンタクトプラグの数とは互いに異なることを特徴とする固体撮像装置。
2. 前記第１回路は、光電変換部と、フローティングディフュージョンと、前記光電変換部で発生した電荷を前記フローティングディフュージョンへ転送するためのトランジスタとを含み、
   前記第２回路は、前記フローティングディフュージョンをリセットするためのトランジスタと、前記フローティングディフュージョンからの信号を増幅するためのトランジスタとの内の少なくとも一方を含むことを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素アレイ内にある前記第１コンタクトプラグの数は前記画素アレイ内にある前記第２コンタクトプラグの数よりも多いことを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記第１半導体基板は前記第１定電圧が供給される導電パターンを更に有し、
   前記第１コンタクトプラグは前記導電パターンに電気的に接続され、
   前記第１半導体基板は、前記第１半導体基板の表面から露出し、前記導電パターンに電気的に接続された接続部を更に有し、
   前記第２コンタクトプラグは前記接続部に電気的に接続され、前記導電パターンから供給される前記第１定電圧が前記第２コンタクトプラグを通じて前記第２定電圧として前記第２半導体基板に供給されることを特徴とする請求項３に記載の固体撮像装置。
5. 前記画素アレイ内にある前記第２コンタクトプラグの数は前記画素アレイ内にある前記第１コンタクトプラグの数よりも多いことを特徴とする請求項１又は２に記載の固体撮像装置。
6. 前記第２半導体基板は前記第２定電圧が供給される導電パターンを更に有し、
   前記第２コンタクトプラグは前記導電パターンに電気的に接続され、
   前記第２半導体基板は、前記第２半導体基板の表面から露出し、前記導電パターンに電気的に接続された接続部を更に有し、
   前記第１コンタクトプラグは前記接続部に電気的に接続され、前記導電パターンから供給される前記第２定電圧が前記第１コンタクトプラグを通じて前記第１定電圧として前記第１半導体基板に供給されることを特徴とする請求項５に記載の固体撮像装置。
7. 前記第１半導体領域と前記第２半導体領域とは同じ導電型であることを特徴とする請求項１乃至６の何れか１項に記載の固体撮像装置。
8. 前記第１半導体領域と前記第２半導体領域とは互いに異なる導電型であることを特徴とする請求項１、２、３及び５の何れか１項に記載の固体撮像装置。
9. 請求項１乃至８の何れか１項に記載の固体撮像装置と、
   前記固体撮像装置によって得られた信号を処理する信号処理部と、
   を備えることを特徴とするカメラ。
10. 画素アレイの一部を構成する第１回路が形成された第１半導体領域を有する第１半導体基板と、前記画素アレイの別の一部を構成する第２回路が形成された第２半導体領域を有する第２半導体基板とを備え、前記第１半導体基板と前記第２半導体基板とが重なって配置され、前記第１回路と前記第２回路とが電気的に接続された固体撮像装置の設計方法であって、
    前記第１回路に含まれる回路素子を決定する工程と、
    前記第２回路に含まれる回路素子を決定する工程と、
    前記第１半導体基板の前記第１半導体領域に第１定電圧を供給するための１つ以上の第１コンタクトプラグの配置を決定する工程と、
    前記第２半導体基板の前記第２半導体領域に第２定電圧を供給するための１つ以上の第２コンタクトプラグの配置を決定する工程と
    を有することを特徴とする設計方法。