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WO2008074688A1 - Procede de fabrication de capteur d'image a haute densite d'integration - Google Patents

Procede de fabrication de capteur d'image a haute densite d'integration Download PDF

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Publication number
WO2008074688A1
WO2008074688A1 PCT/EP2007/063664 EP2007063664W WO2008074688A1 WO 2008074688 A1 WO2008074688 A1 WO 2008074688A1 EP 2007063664 W EP2007063664 W EP 2007063664W WO 2008074688 A1 WO2008074688 A1 WO 2008074688A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive
substrate
pad
layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2007/063664
Other languages
English (en)
Inventor
Eric Pourquier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teledyne e2v Semiconductors SAS
Original Assignee
e2v Semiconductors SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by e2v Semiconductors SAS filed Critical e2v Semiconductors SAS
Priority to JP2009541977A priority Critical patent/JP5250911B2/ja
Priority to US12/518,456 priority patent/US8003433B2/en
Priority to FI20095796A priority patent/FI20095796A7/fi
Publication of WO2008074688A1 publication Critical patent/WO2008074688A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/018—Manufacture or treatment of image sensors covered by group H10F39/12 of hybrid image sensors
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    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
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    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/026—Wafer-level processing

Definitions

  • the invention relates to the manufacture of electronic image sensors with very high integration density, and in particular a thin silicon substrate image sensor.
  • the thin-film image sensors have been designed to improve the colorimetric performance of the sensors by allowing the illumination of the sensor by the back side of a very thin silicon layer; this arrangement makes it possible to avoid the scattering of photons and photogenerated electrons in the substrate and thus to avoid a crosstalk which would be very detrimental to the colorimetry since the neighboring image pixels correspond to different colors.
  • the manufacture of an image sensor on a thinned substrate generally comprises the following steps: starting from a normal silicon substrate, with a thickness of a few hundred micrometers, allowing industrial handling of collective slices of about ten to twenty centimeters in diameter, this substrate being coated on a front face of an epitaxial layer of monocrystalline silicon, optionally isolated from the rest of the substrate by an oxide layer in the case of substrates called SOI ("silicon on insulator" in English) . On the front face of this monocrystalline layer, the electronic circuitry necessary for the various functions of the sensor (essentially image capture) is produced.
  • the substrate is bonded, by its front face which carries this circuitry, on a transfer substrate of a sufficient thickness for industrial handling, and the starting silicon substrate is thinned to a thickness of a few micrometers.
  • the very fine thickness of silicon that results would not allow the industrial handling of the wafer, and this is the reason for the presence of the bonded substrate.
  • the signals from the electronic image-taking component thus produced are generally exploited by other electronic devices that are not part of the component.
  • One solution envisaged by the present invention is to glue face-to-face two integrated circuits, one of which is the thinned image sensor and the other is an integrated electronic circuit electrically connected to the thinned sensor.
  • an improved manufacturing method is proposed from the point of view of simplicity, leading to the production of a electronic component that combines both a thin silicon image sensor and an associated integrated circuit.
  • an electronic component comprising a thin-film image sensor and an associated integrated circuit, comprising the following operations:
  • the image sensor is made from the front face of a first semiconductor material substrate, the sensor comprising first conductive pads intended to establish contacts with corresponding second conductive pads of the associated integrated circuit;
  • the associated integrated circuit with its second conductive pads, is made on the front face of a second substrate, the second conductive pads of the second substrate not being covered by other conductive layers of the first or second substrate when the two substrates are superimposed on their final place;
  • the two substrates are bonded face-to-face
  • the first substrate is thinned to a thickness of approximately 2 to 30 microns; the semiconductor material of the first thinned substrate is locally etched over its entire thickness above the first conductive pads and above the second conductive pads;
  • Bonding of the two substrates is preferably done by molecular adhesion without the addition of adhesive material, the front faces of the two substrates being planarized before bonding.
  • the etching operation for exposing the tracks can be done in one or two steps depending on the nature of the layers to be etched.
  • the exposure of the thinned substrate sensor ranges may comprise an etching of several insulating layers deposited or thermally formed, while the step of exposing the associated circuit pads also comprises an etching of other layers, for example planarization layers of the two front faces; the two etching operations are not necessarily identical even though most of the insulating layers are of the same nature, in particular based on silicon oxide.
  • the first conductive contact pad may be connected directly to an external connection pad of the electronic component, this pad being part of or not part of the same conductive layer as the contact pad.
  • connection pad may come into contact over most of its surface with the first conductive pad or on the contrary be offset laterally with respect to the first conductive pad.
  • the opening which is formed in the thinned substrate above a first conductive pad and a second conductive pad to be electrically connected to the first pad may comprise either a single common opening above the two pads, or two separate openings laterally separated from each other.
  • the image sensor is preferably a thin silicon sensor to be illuminated by its rear face, and the associated integrated circuit may be an image processing circuit.
  • FIG. 2 represents the associated integrated circuit before the report of the image sensor
  • FIG. 3 represents the step of placing the sensor in front of the associated integrated circuit
  • FIG. 4 represents the assembly of the sensor and the associated circuit, the substrate of the sensor being thinned after transfer of the two substrates against each other;
  • FIG. 5 represents the step of etching an opening in the thinned silicon;
  • FIG. 6 represents the step of exposing the conductive areas to be connected together;
  • - Figure 7 shows the deposition of a conductive layer on the rear face of the thinned sensor;
  • FIG. 8 shows the etching of the conductive layer for the formation of bonds between the sensor and the associated integrated circuit, and the possible formation of external connection pads of the component;
  • FIG. 9 represents an alternative constitution of the electronic component according to the invention.
  • FIG. 10 shows a possible configuration with two openings in the silicon, respectively above a conductive pad of the sensor and above a conductive range of the associated circuit;
  • FIG. 12 represents an embodiment in which the connection pad is formed on the rear face of the monocrystalline silicon layer and not at the bottom of a dish hollowed out in the silicon;
  • - Figure 13 shows another variant in which the conductive region of the image sensor and the outer connection pad for the component are part of the same layer.
  • the invention will be described with regard to a silicon image sensor illuminated by its thinned back face, for the image capture visible at the wavelengths at which the silicon is sensitive.
  • the invention is however applicable to sensors on substrates of other materials and for other wavelengths (infrared for example).
  • FIG. 1 shows a silicon substrate 10 comprising a superficial epitaxial layer 12 in which the active elements of the integrated circuit, and in particular the photosensitive elements of the image sensor, will be made.
  • the electronic circuits of the sensor comprising, for example, an active photosensitive matrix and peripheral circuits, are manufactured by conventional operations of deposits, etchings, dopings, various insulating layers, conducting or semiconductors and all these operations are made from the front face of the substrate, namely the face on which is the epitaxial layer (face at the top in Figure 1).
  • the substrate 10 may be a solid monocrystalline silicon substrate or an SOI (silicon on insulator) type substrate having an epitaxial layer separated from the substrate by a thin layer of silicon oxide.
  • the figures are not to scale, either in thicknesses or widths, to simplify the representation.
  • the thickness of the substrate 10 is several hundred micrometers, sufficient to be able to manipulate industrially the silicon wafers on which collectively will be formed multiple individual sensors; the substrate 10 is at this stage a silicon wafer. Only later will it be divided into individual components.
  • the technology for producing the sensor may be a so-called CMOS technology in which not only the peripheral circuits but even the pixels of the photosensitive matrix are made from MOS transistors.
  • the epitaxial layer 12 is symbolically represented on the front face with a doped semiconductor zone 14 and, above the epitaxial layer 12, several levels of conductive layers 16, 18, 20, 22 superimposed, separated from each other. others by insulating layers.
  • the conductive layers are etched in desired patterns dictated by the functionality of the circuit, and may be connected in place to each other by conductive vias through the insulating layers.
  • the insulating layers are designated globally by the reference 24 without being distinguished from each other although they are deposited and etched successively alternating conductive layers and insulating layers.
  • the first conductive level 16 may be deposited in places on a relatively thick insulating layer (order of magnitude 1 micrometer) 26 formed by depositing or thermal oxidation of silicon. It can also be deposited on a thinner insulating layer, deposited or formed by thermal oxidation of silicon.
  • the different conductive levels can be mainly based on aluminum.
  • the insulating layers may be in particular silicon oxide, and / or silicon nitride.
  • the connections between levels can be made by vias through the insulating layers, these vias can be filled with conductive material such as tungsten.
  • Other conductive layers such as polychromine silicon layers may be present, for example for the formation of MOS transistor gates, and other types of N or P diffusions may be provided (sources and drains of transistors, photodiodes, etc. .). They are not represented. All these layers are formed from the front face of the silicon substrate, during the collective manufacturing steps on a whole slice.
  • the sensor is therefore generally, at the end of the manufacturing steps on the front face, as a silicon substrate 10 coated with an epitaxial layer 12 comprising in particular different doping patterns, this epitaxial layer being itself coated with an insulating layer 24 in which are embedded several etched conductive levels.
  • planarization layer 28 is then deposited on the front face to arrive at a perfectly flat front face, which does not have the microreliefs that can be generated by the preceding deposition and etching steps.
  • the planarization layer 28 is preferably of inorganic material (eg, silicon oxide or nitride) to withstand subsequent processing temperatures which can be high.
  • this integrated circuit comprises layers similar to those of the sensor of FIG. 1: for a symbolic purpose, a silicon substrate 30 has also been represented, on which, from the front face, diffused zones have been formed. 34, superposed conductive levels 36, 38, 40, 42 separated by a set of insulating layers 44, thick oxide zones 46.
  • the conductive layers are preferably based on aluminum and the insulating layers preferably silicon and / or silicon nitride.
  • an insulating planarization layer 48 is deposited on the front face to remove the microreliefs. It is also preferably of inorganic material such as oxide or silicon nitride.
  • the pattern of the conductive layers must allow one layer for connection with the thinned sensor to not be covered by another conductive layer at the location where the connection must be made. If the conductive layer to be used for the connection is the last conductive level 42 there is no particular precaution to take.
  • the thickness of the substrate 30 is again several hundred micrometers to allow the industrial handling of the wafer during the collective fabrication of multiple integrated circuits that will be associated with the multiple image sensors.
  • the dimensions of the sensor chip and the integrated circuit chip may be exactly the same (but not required) because it is not necessary, as will be seen, to provide an overflow of a chip with respect to the chip. other to leave room for connection pads to the outside of the component.
  • the integrated patterns in the chip and the integrated patterns in the associated integrated circuit must be designed in such a way that Conductors of one are precisely located with respect to ranges of the other in order to make a connection between them by the method which will now be described.
  • FIG 3 there is shown the substrate 30 of the associated integrated circuit, above which is placed, returned with its front face down, the substrate 10 of the image sensor.
  • the substrates are thus arranged front face against front face, the planarized layers 28 and 48 being vis-à-vis.
  • the two semiconductor wafers are precisely aligned with each other. Then they are applied against each other and solidarity with each other by simple molecular adhesion.
  • the phenomenon of molecular adhesion is a very important attraction force which is created between two surfaces applied against each other since these surfaces are very flat, that is to say without roughness. This is the reason why the manufacturing steps of the sensor and the associated integrated circuit include a planarization step. Planarization is done by deposition of insulating material, preferably silicon oxide, followed by mechanical and chemical polishing (CMP for "chemical mechanical polishing").
  • CMP chemical mechanical polishing
  • FIG. 4 represents the slices thus bonded without the addition of material between the insulating planarization layers 28 and 48.
  • the bonding is followed by a step of thinning the substrate 10 of the sensor in order to retain only a very thin thickness of silicon, in practice, the thickness of the epitaxial layer 12 in which the N- or P-type diffusions (such as 14) have been formed necessary for the operation of the sensor.
  • Figure 4 shows the glued slices after this thinning step.
  • Thinning is done by machining, for example mechanical lapping, followed by mechanical and / or chemical polishing.
  • the remaining silicon thickness is extremely small (for example from 3 to 5 micrometers for a CMOS sensor, a little more for a CCD sensor, and more for sensors sensitive to infrared wavelengths only for sensors sensitive to visible light).
  • the invention is of particular interest when thinning the substrate to less than 10 micrometers thickness of semiconductor material because of the ease with which it is then possible to dig openings in a very thin substrate by conventional lithography methods and to deposit a conductive metal in these openings.
  • the front face of the sensor and the front face of the associated integrated circuit are now inaccessible since the substrates 10 and 30 have been bonded by their front faces. Then, from the rear face of the epitaxial layer 12 (at the top in FIG. 4), different processing operations are carried out, and in particular the operations necessary for the electrical connection between each sensor and the associated integrated circuit located below, and, preferably simultaneously, the operations necessary for making connection pads for connecting the circuit with the outside.
  • P1 denotes a conductive contact pad forming part of one of the conductive layers formed on the sensor during manufacturing steps by the front face.
  • the range P1 is a part of the layer 16 which was initially formed on a thick thermal silicon oxide layer 26. It is therefore located, in FIG. 4, below this layer of oxide 26 since the substrate 10 has been turned forward face down.
  • the range P1 of the sensor will be used for the connection with a corresponding conductive pad P2 of the associated integrated circuit.
  • the P1 range is part of the first metallization level in the sensor manufacturing process and the P2 range is part of the last level of metallization in the manufacturing process of the associated integrated circuit.
  • the range P2 is here formed in a conductive layer 42.
  • the range P2 is not overhung by the beach P1, and moreover it is not overhung by any portion of conductive layer of the sensor or the associated integrated circuit.
  • the manufacturing process steps subsequent to the bonding of the two substrates by molecular adhesion comprise the following operations described with reference to FIGS. 5 to 8.
  • the silicon of the epitaxial layer 12 is etched over its entire thickness above the P1 range and above the P2 range.
  • the attack is made with a product that does not attack the insulating layers 24 or 26.
  • the silicon is opened over an entire area encompassing both the range P1 and P2 range.
  • This opening exposes the thick oxide layer 26 on which the conductive layer 16 had been deposited. If the conductive layer 16 had been deposited on another insulating layer (thin oxide or silicon nitride), it is this other layer which would be laid bare. The opening in the silicon also exposes the insulating layer 24 above the P2 range. It is recalled that the insulating layer 24 is in fact a superposition of insulating layers which have been deposited to isolate the superposed conductive layers 16 to 22 from each other. There are no conductive layer portions above the range. P2.
  • a conductive layer 50 which may be made of aluminum or copper in particular, which covers the whole of the rear face of the sensor and which comes into contact with the bare P1 beach and with the denuded P2 beach.
  • the conductive layer 50 is etched (FIG. 8) in order to define on the whole of the sensor the interconnections to be established between a contact pad P1 of the sensor and a contact pad P2 of the associated integrated circuit, and to define at the same time other possible uses of the conductive layer 50.
  • these other uses there is in particular the formation of connection pads and the formation of an optical masking grid on the rear face of the photosensitive matrix of the image sensor.
  • FIG. 8 shows an electrical connection established by the conductive layer 50 between the range P2 and the area P1, the layer 50 covering the area P1 in a whole area several tens of micrometers apart to form a connection pad external component PL1.
  • connection pad is thus constituted in this example by a portion of the bonding layer 50 and the pad is in contact over its entire surface or at least over most of its surface with the underlying conductive pad P1. It will be possible to weld a connection wire on this zone PL1 during the encapsulation of the component.
  • This GR layer portion may have a perforated grid configuration, allowing the light to pass to the pixels of FIG. the photosensitive matrix of the sensor and making it possible to put the rear of the epitaxial layer at a reference potential.
  • This GR layer part is then connected for example to a ground connection pad of the component.
  • the metal layer 50 which remains after etching must not go back to the silicon 12 of the active parts of the sensor (except possibly with regard to the ground connection). Indeed, since the method according to the invention is particularly simplified in the operations prior to thinning, it can be seen that the semiconductor silicon of the active parts of the sensor is exposed on the flanks of the openings and it is not necessary to not that the connection comes into direct contact with the silicon.
  • FIG. 9 shows a variant in which the dimension of the range P1 is much smaller than the dimension of the stud external connection PL1.
  • the connection pad PL1 formed in the layer 50 then rests on the oxide layer 26 and only a small opening is formed in this oxide layer in the step of FIG. 6 to allow the bonding layer 50 to come into contact with the beach P1.
  • FIG. 10 represents a configuration in which an internal contact to the component is established between a range P1 of the sensor and a range P2 of the associated integrated circuit, without this contact being associated with an external connection pad. There is therefore no PL1 zone associated with the two contact pads P1 and P2. In an electronic component produced according to the invention, it will be possible to find both links associated with external connection pads and links not associated with a connection pad.
  • FIGS. represented a single opening which includes both a contact pad P1 (or even an external connection pad PL1) and a contact pad P2. But two separate openings can be provided, one above the contact pad P1, the other above the contact pad P2, the conductive layer 50 which connects these two pads passing over the silicon 12 which separates these two openings. However, this portion of silicon separating the two openings must then be completely isolated from the rest of the silicon layer carrying the photosensitive elements, unless the connection is a connection to the ground potential. This is shown in FIG. 10.
  • the electrical contacts between the sensor and the associated integrated circuit will rather be at the periphery of the integrated circuit chips, especially if there is an associated external connection pad, but the principle of the invention is applicable for contacts located anywhere in the surface of the two circuits when space is available.
  • Figure 1 there is shown another configuration inspired by Figure 10, that is to say in which the opening formed in the layer 12 for the P1 range is separated from the opening for the P2 range. But, unlike FIG. 10, there is provided a contact pad, and this pad is located on the rear face of the monocrystalline silicon layer 12 and not in an opening made in this layer. In this case, it ensures that the pad PL1 is entirely surrounded by an open peripheral trench in the silicon 12.
  • the pad PL1 is thus formed on a silicon island 120 isolated from the rest of the silicon layer 12; the portion of the metal layer 50 which forms the stud and which is in contact on the one hand with the range P1 and on the other hand with the range P2 is in contact with the silicon of the island 120 but is not in contact with the remainder of the silicon layer 12 (except if it is a ground pad intended to fix the potential of this layer).
  • FIG. 12 shows an alternative embodiment of FIG. 8 in which the contact area P1 formed in the conductive layer 16 does not lie under a thick oxide layer (locos or other) but under a very insulating layer. thin (thickness of a MOS transistor gate oxide or a charge transfer gate oxide).
  • the principle of the invention is not modified, the insulation etching step of FIG. 5 being simplified because of the small thickness to be etched (one can practically be satisfied with a removal of insulation by etching. not masked).
  • Figure 13 shows an alternative embodiment of Figure 1 1, also applicable to Figure 8, that is to say independent of the fact that the insulating layer 26 in which is located the conductive layer 16 is thin or thicker.
  • the external connection pad PL1 is part of the same conductive layer 1 6 as the P1 range; it is not the layer 50 which serves to constitute the PL1 pad.
  • the layer 50 thus covers only a small portion of the layer 1 6 and it is this small part which constitutes the contact pad P1.
  • a large portion of the layer 16 also constitutes the external connection pad PL1. Therefore, in this embodiment, it is expected that the insulation etching of the step described in Figure 6 denuding not only the contact area P1 but also an entire area, adjacent or not to the beach P1, corresponding to the pad PL1 to achieve.
  • Figures 8 to 13 show some examples of the electronic component structure according to the invention at a near final stage of manufacture.
  • the last manufacturing steps include a passivation step consisting in covering the rear face with a protective insulating layer and opening this layer opposite external connection pads such as PL1.
  • a passivation step could have been performed before the deposition of the conductive layer 50, and even before opening the thick oxide layer 26 and the insulating layers 24, 28, 48, so between the step shown in Figure 5 and the step shown in Figure 6.
  • the exposed conductive contact pads then then includes a local removal operation of the passivation layer.
  • the slice of the semiconductor wafer is cut into individual chips each comprising an image sensor on a thinned substrate, illuminated by the rear face, superimposed on an associated integrated circuit chip with which the sensor is directly electrically connected.
  • the cut is a conventional cut, for example by sawing. It does not pose any particular problem.
  • the conventional steps of encapsulation are then carried out: for example a mounting of the chip in a housing and a soldering of connection wires between the connection pads PL1 and the housing.
  • the image sensor has been described as being a silicon substrate sensor intended to be illuminated by its rear face, silicon being the material most used for image sensors in visible light, and particularly image sensors. in colour.
  • the invention is however applicable to image sensors formed on other materials, for imaging in other ranges of wavelength (infrared, ultraviolet, X-rays in particular).
  • the substrate may be for example gallium arsenide or HgCdTe.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

L'invention concerne la fabrication de composants électroniques à très haute densité d'intégration, notamment un capteur d'image. Le composant comporte deux circuits intégrés superposés dont l'un (le capteur d'image) est formé sur la face avant d'un premier substrat de silicium aminci (12); l'autre est réalisé sur la face avant d'un deuxième 5 substrat (30), avec une couche de planarisation isolante (28, 48) interposée entre les faces avant des deux substrats. Le silicium (12) de la face arrière du substrat aminci est ouvert localement au-dessus d'une première plage conductrice (P1) située dans le substrat aminci et d'une deuxième plage conductrice (P2) située dans le deuxième substrat. Une portion de couche 10 conductrice (50), déposée sur les deux plages, les relie électriquement pour assurer l'interconnexion entre les deux circuits. Les plots de connexion extérieure (PL1) peuvent également être formés dans cette couche conductrice (50). Application à la connexion d'un capteur d'image sur silicium aminci 15 avec un circuit intégré de traitement d'image.

Description

PROCEDE DE FABRICATION DE CAPTEUR D'IMAGE A HAUTE DENSITE D'INTEGRATION
L'invention concerne la fabrication de capteurs d'image électroniques à très haute densité d'intégration, et notamment un capteur d'image sur substrat de silicium aminci.
Les capteurs d'image à substrat aminci ont été conçus pour améliorer les performances colorimétriques des capteurs en permettant l'éclairement du capteur par la face arrière d'une couche de silicium très mince ; cette disposition permet d'éviter la dispersion des photons et des électrons photogénérés dans le substrat et donc d'éviter une diaphotie qui nuirait beaucoup à la colorimétrie puisque les pixels d'image voisins correspondent à des couleurs différentes.
La fabrication d'un capteur d'image sur substrat aminci comprend généralement les étapes suivantes : on part d'un substrat de silicium normal, d'une épaisseur de quelques centaines de micromètres, permettant la manipulation industrielle de tranches collectives d'environ dix à vingt centimètres de diamètre, ce substrat étant revêtu sur une face avant d'une couche épitaxiale de silicium monocristallin, éventuellement isolée du reste du substrat par une couche d'oxyde dans le cas de substrats dits SOI ("silicon on insulator" en anglais). On réalise sur la face avant de cette couche monocristalline la circuiterie électronique nécessaire aux différentes fonctions du capteur (prise d'image essentiellement). Puis on colle le substrat, par sa face avant qui porte cette circuiterie, sur un substrat de report d'une épaisseur suffisante pour la manipulation industrielle, et on amincit le substrat de silicium de départ jusqu'à une épaisseur de quelques micromètres. L'épaisseur très fine de silicium qui en résulte ne permettrait pas la manipulation industrielle de la tranche, et c'est la raison de la présence du substrat de report collé.
Les signaux issus du composant électronique de prise d'image ainsi réalisé sont en général exploités par d'autres dispositifs électroniques qui ne font pas partie du composant.
Pour augmenter la complexité des tâches accomplies par le composant électronique de prise d'image sans augmenter la taille (donc le coût) du capteur aminci lui-même, il serait souhaitable d'associer au capteur aminci un circuit électronique auxiliaire d'une manière qui minimise l'encombrement et qui optimise la réalisation industrielle. Une solution envisagée par la présente invention est de coller face contre face deux circuits intégrés dont l'un est le capteur d'image aminci et l'autre est un circuit électronique intégré relié électriquement au capteur aminci.
Le problème de la liaison électrique entre les deux circuits n'est cependant pas facile à résoudre. Une solution qui paraît appropriée consisterait à utiliser la technique de connexion de type "flip-chip" par laquelle le capteur (avant amincissement) comporterait des plots métalliques de connexion extérieure, et le circuit intégré en vis-à-vis comporterait des métallisations exactement en regard, des billes d'indium étant prévues sur les métallisations de l'un des deux circuits. Par refusion des billes d'indium, on souderait plot contre plot le capteur et le circuit intégré auxiliaire. Ceci est nécessairement fait avant amincissement du capteur et la soudure doit être faite au cours du processus collectif sur tranche entière de silicium, c'est-à- dire avant découpage en puces de circuit intégré individuelles, aussi bien pour le capteur que pour le circuit intégré associé.
Outre que la réalisation de ces plots du capteur aminci n'est pas facile, il faut encore prévoir des plots pour la connexion vers l'extérieur de l'ensemble constitué par le capteur aminci et son circuit intégré associé. En effet, les plots du capteur qui ont servi à la soudure des deux tranches face contre face ne sont plus accessibles.
En outre, lorsqu'on procède à une soudure de cette manière, il y a des opérations qu'on ne peut plus effectuer sur la face arrière du capteur aminci, en particulier si ces opérations nécessitent des températures de traitement élevées incompatibles avec la présence de soudures à l'indium.
On connaît par ailleurs, par la publication de brevet US 2006/0043438 un procédé pour associer un capteur aminci et un substrat de circuit intégré CMOS. Ce procédé exige des opérations (notamment des ouvertures dans le silicium et un rebouchage par de l'oxyde) sur le capteur préalablement à son amincissement, pour pouvoir ensuite effectuer une connexion par des bouchons de cuivre dans les zones ainsi préparées.
On propose donc selon l'invention un procédé de fabrication amélioré du point de vue de la simplicité pour aboutir à la réalisation d'un composant électronique qui associe à la fois un capteur d'image sur silicium aminci et un circuit intégré associé.
Plus précisément, on propose selon l'invention un procédé de fabrication d'un composant électronique comportant un capteur d'image sur substrat aminci et un circuit intégré associé, comprenant les opérations suivantes :
- on réalise le capteur d'image à partir de la face avant d'un premier substrat en matériau semiconducteur, le capteur comprenant des premières plages conductrices destinées à l'établissement de contacts avec des deuxièmes plages conductrices correspondantes du circuit intégré associé ;
- on réalise le circuit intégré associé, avec ses deuxièmes plages conductrices, sur la face avant d'un deuxième substrat, les deuxièmes plages conductrices du deuxième substrat n'étant pas recouvertes par d'autres couches conductrices du premier ou du deuxième substrat lorsque les deux substrats sont superposés à leur place définitive ;
- on colle les deux substrats face avant contre face avant ;
- on amincit le premier substrat jusqu'à une épaisseur d'environ 2 à 30 micromètres ; - on grave localement le matériau semiconducteur du premier substrat aminci sur toute son épaisseur au-dessus des premières plages conductrices et au-dessus des deuxièmes plages conductrices ;
- on dénude localement les premières plages et les deuxièmes plages en enlevant les couches isolantes qui les recouvrent ; - on dépose une couche conductrice venant en contact avec les premières et deuxièmes plages dénudées ;
- et on grave la couche conductrice pour définir des liaisons électriques individuelles entre une première plage du capteur d'image et une deuxième plage du circuit intégré associé. Le collage des deux substrats est fait de préférence par adhérence moléculaire sans adjonction de matière adhésive, les faces avant des deux substrats étant planarisées avant collage.
L'opération de gravure pour la mise à nu des plages peut être faite en une ou deux étapes selon la nature des couches qui sont à graver. En effet, la mise à nu des plages du capteur à substrat aminci peut comprendre une gravure de plusieurs couches isolantes déposées ou formées thermiquement, alors que l'étape de mise à nu des plages du circuit associé comprend aussi une gravure d'autres couches, par exemple des couches de planarisation des deux faces avant ; les deux opérations de gravure ne sont donc pas forcément identiques même si le plus souvent la plupart des couches isolantes sont de même nature, notamment à base d'oxyde de silicium.
La première plage de contact conductrice peut être reliée directement à un plot de connexion extérieure du composant électronique, ce plot faisant partie ou ne faisant pas partie de la même couche conductrice que la plage de contact.
Le plot de connexion peut venir en contact sur la plus grande partie de sa surface avec la première plage conductrice ou au contraire être décalé latéralement par rapport à la première plage conductrice. L'ouverture qui est formée dans le substrat aminci au-dessus d'une première plage conductrice et d'une deuxième plage conductrice destinée à être reliée électriquement à la première peut comprendre soit une seule ouverture commune au-dessus des deux plages, soit deux ouvertures distinctes séparées latéralement l'une de l'autre.
Le capteur d'image est de préférence un capteur sur silicium aminci destiné à être éclairé par sa face arrière, et le circuit intégré associé peut être un circuit de traitement d'image.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels :
- la figure 1 représente un capteur d'image avant amincissement ;
- la figure 2 représente le circuit intégré associé avant report du capteur d'image ;
- la figure 3 représente l'étape de mise en place du capteur devant le circuit intégré associé ;
- la figure 4 représente l'ensemble du capteur et du circuit associé, le substrat du capteur étant aminci après report des deux substrats l'un contre l'autre ; - la figure 5 représente l'étape de gravure d'une ouverture dans le silicium aminci ;
- la figure 6 représente l'étape de mise à nu des plages conductrices à relier ensemble ; - la figure 7 représente le dépôt d'une couche conductrice sur la face arrière du capteur aminci ;
- la figure 8 représente la gravure de la couche conductrice pour la formation de liaisons entre le capteur et le circuit intégré associé, et la formation éventuelle de plots de connexion extérieure du composant ; - la figure 9 représente une variante de constitution du composant électronique selon l'invention ;
- la figure 10 représente une configuration possible avec deux ouvertures dans le silicium, respectivement au-dessus d'une plage conductrice du capteur et au-dessus d'une plage conductrice du circuit associé ;
- la figure 1 1 représente une variante de réalisation du composant;
- la figure 12 représente une réalisation dans laquelle le plot de connexion est formé sur la face arrière de la couche de silicium monocristallin et non au fond d'une cuvette creusée dans le silicium ; - la figure 13 représente une autre variante dans laquelle la plage conductrice du capteur d'image et le plot de connexion extérieure pour le composant font partie d'une même couche.
L'invention sera décrite à propos d'un capteur d'image sur silicium éclairé par sa face arrière amincie, pour la capture d'image visible aux longueurs d'onde auxquelles le silicium est sensible. L'invention est applicable cependant à des capteurs sur substrats d'autres matériaux et pour d'autres longueurs d'onde (infrarouge par exemple).
Sur la figure 1 on a représenté un substrat de silicium 10 comportant une couche épitaxiale superficielle 12 dans laquelle seront réalisés les éléments actifs du circuit intégré, et notamment les éléments photosensibles du capteur d'image. Les circuits électroniques du capteur, comprenant par exemple une matrice active photosensible et des circuits périphériques, sont fabriqués par des opérations classiques de dépôts, gravures, dopages, de différentes couches isolantes, conductrices ou semiconductrices et toutes ces opérations sont faites à partir de la face avant du substrat, à savoir la face sur laquelle se trouve la couche épitaxiale (face située en haut sur la figure 1 ). Le substrat 10 peut être un substrat de silicium monocristallin massif ou un substrat de type SOI (de l'anglais "silicon on insulator", silicium sur isolant) comportant une couche épitaxiale séparée du substrat par une fine couche d'oxyde de silicium.
Les figures ne sont pas à l'échelle, que ce soit en épaisseurs ou en largeurs, pour simplifier la représentation. L'épaisseur du substrat 10 est de plusieurs centaines de micromètres, suffisante pour qu'on puisse manipuler industriellement les tranches de silicium sur lesquelles on va former collectivement de multiples capteurs individuels ; le substrat 10 est donc à ce stade une tranche de silicium. Ce n'est qu'ultérieurement qu'il sera divisé en composants individuels.
La technologie de réalisation du capteur peut être une technologie dite CMOS dans laquelle non seulement les circuits périphériques mais même les pixels de la matrice photosensible sont réalisés à partir de transistors MOS.
On ne décrira pas l'ensemble des étapes de réalisation du capteur dans cette technologie étant donné que seules les étapes de connexion du capteur avec un autre circuit intégré associé font l'objet de la présente invention, mais, pour faciliter la compréhension, on a représenté sur les figures des exemples de couches qu'on peut trouver dans le capteur.
Ainsi, on a représenté symboliquement sur la face avant la couche épitaxiale 12 avec une zone semiconductrice dopée 14, et, au-dessus de la couche épitaxiale 12, plusieurs niveaux de couches conductrices 16, 18, 20, 22 superposés, séparés les uns des autres par des couches isolantes. Les couches conductrices sont gravées selon des motifs désirés dictés par la fonctionnalité du circuit, et peuvent être reliées par endroit les unes aux autres par des vias conducteurs à travers les couches isolantes. Les couches isolantes sont désignées globalement par la référence 24 sans qu'on les distingue les unes des autres bien qu'elles soient déposées et gravées successivement en alternant couches conductrices et couches isolantes.
Le premier niveau conducteur 16 peut être déposé par endroits sur une couche d'isolant relativement épais (ordre de grandeur 1 micromètre) 26 formée par dépôt ou oxydation thermique du silicium. Il peut aussi être déposé sur une couche isolante plus mince, déposée ou formée par oxydation thermique du silicium.
D'une manière générale, les différents niveaux conducteurs peuvent être principalement à base d'aluminium. Les couches isolantes peuvent être notamment en oxyde de silicium, et/ou en nitrure de silicium. Les liaisons entre niveaux peuvent être faites par des vias à travers les couches isolantes, ces vias pouvant être remplis de matériau conducteur tel que du tungstène. D'autres couches conductrices telles que des couches de silicium polychstallin peuvent être présentes, par exemple pour la formation de grilles de transistors MOS, et d'autres diffusions de type N ou P peuvent être prévues (sources et drains de transistors, photodiodes, etc.). Elles ne sont pas représentées. Toutes ces couches sont formées à partir de la face avant du substrat de silicium, lors des étapes de fabrication collective sur une tranche entière.
Le capteur se présente donc globalement, à la fin des étapes de fabrication sur la face avant, comme un substrat de silicium 10 revêtu d'une couche épitaxiale 12 comportant notamment des motifs de dopages différents, cette couche épitaxiale étant elle-même revêtue d'une couche isolante 24 dans laquelle sont noyés plusieurs niveaux conducteurs gravés.
Une couche de planarisation isolante 28 est alors déposée sur la face avant pour aboutir à une face avant parfaitement plane, ne présentant pas les microreliefs que peuvent engendrer les étapes de dépôt et gravure précédentes. La couche de planarisation 28 est de préférence en matériau inorganique (par exemple de l'oxyde ou du nitrure de silicium) pour résister à des températures de traitement ultérieur qui peuvent être élevées.
A ce stade, aucune opération spécifique n'a été effectuée pour préparer la connexion du capteur aminci avec un circuit intégré ; simplement, le dessin des couches conductrices 16, 18, 20 et 22 est fait de telle sorte qu'une couche conductrice avec laquelle une connexion sera faite ultérieurement avec le circuit intégré ne recouvre pas une autre couche conductrice à l'endroit où la connexion doit être établie. En effet, pour que la connexion avec une couche conductrice soit possible, la couche conductrice ne doit être séparée du substrat à l'endroit de la connexion que par des couches isolantes 24. Si la couche conductrice servant à la connexion est le premier niveau conducteur 1 6, il n'y a pas de précaution particulière à prendre dans le dessin. On réalise par ailleurs, toujours par un procédé de fabrication collective sur tranche, le circuit intégré qui sera associé au capteur pour former un composant électronique hybride à deux puces collées l'une contre l'autre. Sur la figure 2, ce circuit intégré comporte des couches similaires à celles du capteur de la figure 1 : à titre symbolique on a encore représenté un substrat de silicium 30, sur lequel on a formé, à partir de la face avant, des zones diffusées 34, des niveaux conducteurs superposés 36, 38, 40, 42 séparés par un ensemble de couches isolantes 44, des zones d'oxyde épais 46. Les couches conductrices sont de préférence à base d'aluminium et les couches isolantes de préférence en oxyde de silicium et/ou en nitrure de silicium. Enfin, une couche de planarisation isolante 48 est déposée sur la face avant pour faire disparaître les microreliefs. Elle est également de préférence en matériau inorganique tel que de l'oxyde ou du nitrure de silicium.
Là encore, il n'y a pas d'étape particulière préalable à effectuer, mais le dessin des couches conductrices doit permettre qu'une couche servant à une connexion avec le capteur aminci ne soit pas recouverte par une autre couche conductrice à l'endroit où la connexion doit être faite. Si la couche conductrice qui doit servir à la connexion est le dernier niveau conducteur 42 il n'y a pas de précaution particulière à prendre. L'épaisseur du substrat 30 (tranche de silicium) est là encore de plusieurs centaines de micromètres pour permettre la manipulation industrielle de la tranche pendant la fabrication collective de multiples circuits intégrés qui seront associés aux multiples capteurs d'image.
Les dimensions de la puce de capteur et de la puce de circuit intégré peuvent être exactement identiques (sans que ce soit obligatoire) car il n'est pas nécessaire, comme on le verra, de prévoir un débordement d'une puce par rapport à l'autre pour laisser la place à des plots de connexion vers l'extérieur du composant.
Les motifs intégrés dans la puce et les motifs intégrés dans le circuit intégré associé doivent être conçus de manière que des plages conductrices de l'une soient précisément localisées par rapport à des plages de l'autre en vue d'effectuer une connexion entre elles par le procédé qui va maintenant être décrit.
Sur la figure 3 on a représenté le substrat 30 du circuit intégré associé, au-dessus duquel on a placé, retourné avec sa face avant vers le bas, le substrat 10 du capteur d'image. Les substrats sont donc disposés face avant contre face avant, les couches planarisées 28 et 48 étant en vis- à-vis.
Les deux tranches semiconductrices sont alignées précisément l'une par rapport à l'autre. Puis elles sont appliquées l'une contre l'autre et se solidarisent l'une avec l'autre par simple adhérence moléculaire. Le phénomène d'adhérence moléculaire est une force d'attraction très importante qui se crée entre deux surfaces appliquées l'une contre l'autre dès lors que ces surfaces sont très planes, c'est-à-dire dépourvues de rugosités. C'est la raison pour laquelle les étapes de fabrication du capteur et du circuit intégré associé comportent une étape de planarisation. La planarisation est faite par dépôt de matière isolante, de préférence de l'oxyde de silicium, suivi d'un polissage mécanique et chimique (CMP pour "chemical mechanical polishing"). Le collage par adhérence moléculaire présente l'avantage de ne pas nécessiter un apport de matériau de collage, et en particulier il évite d'utiliser des colles organiques qui tiendraient difficilement lors des étapes de fabrication qui vont suivre.
La figure 4 représente les tranches ainsi collées sans apport de matière entre les couches de planarisation isolantes 28 et 48. Le collage est suivi d'une étape d'amincissement du substrat 10 du capteur pour ne conserver qu'une épaisseur très mince de silicium, en pratique l'épaisseur de la couche épitaxiale 12 dans laquelle on a formé les diffusions de type N ou P (telles que 14) nécessaires au fonctionnement du capteur. La figure 4 représente les tranches collées, après cette étape d'amincissement.
L'amincissement est fait par usinage, par exemple un rodage mécanique, suivi d'un polissage mécanique et/ou chimique.
L'épaisseur de silicium qui subsiste est extrêmement faible (par exemple de 3 à 5 micromètres pour un capteur de technologie CMOS, un peu plus pour un capteur CCD, et plus pour des capteurs sensibles à des longueurs d'onde infra rouge que pour des capteurs sensibles à la lumière visible). L'invention est particulièrement intéressante lorsqu'on amincit le substrat à moins de 10 micromètres d'épaisseur de matériau semiconducteur en raison de la facilité qu'on a alors pour creuser des ouvertures dans un substrat très mince par des procédés de lithographie classiques et pour déposer un métal conducteur dans ces ouvertures.
On comprend que les étapes de fabrication collective suivantes (sur tranche entière) ne sont possibles que par le fait que le substrat 30 du circuit intégré associé sert maintenant de support assurant la tenue mécanique des capteurs d'image qui ont été formés sur le substrat 10.
La face avant du capteur et la face avant du circuit intégré associé sont maintenant inaccessibles puisque les substrats 10 et 30 ont été collés par leurs faces avant. On effectue alors à partir de la face arrière de la couche épitaxiale 12 (en haut sur la figure 4), différentes opérations de traitement, et notamment les opérations nécessaires à la connexion électrique entre chaque capteur et le circuit intégré associé situé au-dessous, et, de préférence simultanément, les opérations nécessaires à la réalisation de plots de connexion pour la connexion du circuit avec l'extérieur.
Sur la figure 4, on a désigné par P1 une plage de contact conductrice faisant partie d'une des couches conductrices formées sur le capteur lors des étapes de fabrication par la face avant. Dans cet exemple, la plage P1 est une partie de la couche 16 qui a été formée au départ sur une couche d'oxyde de silicium thermique épais 26. Elle est donc située, sur la figure 4, au-dessous de cette couche d'oxyde 26 puisque le substrat 10 a été retourné face avant vers le bas.
La plage P1 du capteur servira à la connexion avec une plage conductrice correspondante P2 du circuit intégré associé. De préférence, la plage P1 fait partie du premier niveau de métallisation dans le processus de fabrication du capteur et la plage P2 fait partie du dernier niveau de métallisation dans le processus de fabrication du circuit intégré associé. La plage P2 est donc ici formée dans une couche conductrice 42.
La plage P2 n'est pas surplombée par la plage P1 , et de plus elle n'est pas surplombée par une quelconque portion de couche conductrice du capteur ou du circuit intégré associé. Les étapes de procédé de fabrication postérieures au collage des deux substrats par adhésion moléculaire comprennent les opérations suivantes décrites en référence aux figures 5 à 8.
Tout d'abord (figure 5) on attaque le silicium de la couche épitaxiale 12 sur la totalité de son épaisseur au-dessus de la plage P1 et au- dessus de la plage P2. L'attaque est faite avec un produit qui n'attaque pas les couches isolantes 24 ou 26. Dans l'exemple de la figure 5, on ouvre le silicium sur toute une zone englobant à la fois la plage P1 et la plage P2.
Cette ouverture met à nu la couche d'oxyde épais 26 sur laquelle avait été déposée la couche conductrice 16. Si la couche conductrice 16 avait été déposée sur une autre couche isolante (oxyde mince ou nitrure de silicium) c'est cette autre couche qui serait mise à nu. L'ouverture dans le silicium met aussi à nu la couche isolante 24 au-dessus de la plage P2. On rappelle que la couche isolante 24 est en fait une superposition de couches isolantes qui ont été déposées pour isoler les unes des autres les couches conductrices superposées 16 à 22. Il n'y a pas de portions de couches conductrices au-dessus de la plage P2.
Ensuite (figure 6) on attaque localement la couche isolante 26, à travers un masque de résine, dans toute la plage P1 que l'on souhaite dénuder ; on utilise un produit qui n'attaque pas le silicium ni les couches conductrices. On attaque également la couche isolante 24 sur toute sa profondeur, ainsi que la couche de planarisation 28, la couche de planarisation 48, et les couches éventuellement sous-jacentes jusqu'à la couche conductrice 42. Ces attaques mettent à nu localement la couche 16 (dans la plage P1 ) et la couche 42 (dans la plage P2). Elles peuvent se faire en une seule fois à travers un masque de résine ouvert au-dessus de la plage P1 et la plage P2, ou bien en deux fois à travers deux masques différents correspondant chacun à une des ouvertures, ou encore en deux fois à travers un masque ouvert au-dessus des plages P1 et P2 et un autre masque ouvert seulement au-dessus de la plage P2. Les attaques dans la zone P2 peuvent nécessiter plusieurs produits d'attaque successifs si les couches 24, 28, 48 ne peuvent pas être attaquée par un seul produit.
On dépose alors (figure 7) une couche conductrice 50, pouvant être en aluminium ou en cuivre notamment, qui vient recouvrir l'ensemble de la face arrière du capteur et qui vient en contact avec la plage P1 dénudée et avec la plage P2 dénudée.
Puis on grave (figure 8) la couche conductrice 50 pour définir sur l'ensemble du capteur les interconnexions à établir entre une plage de contact P1 du capteur et une plage de contact P2 du circuit intégré associé, et pour définir en même temps d'autres utilisations éventuelles de la couche conductrice 50. Parmi ces autres utilisations il y a notamment la formation de plots de connexion et la formation d'une grille de masquage optique sur la face arrière de la matrice photosensible du capteur d'image. Sur la figure 8, on a représenté une liaison électrique établie par la couche conductrice 50 entre la plage P2 et la plage P1 , la couche 50 recouvrant la plage P1 dans toute une zone de plusieurs dizaines de micromètres de côté pour constituer un plot de connexion extérieure PL1 du composant. Le plot de connexion est donc constitué dans cet exemple par une portion de la couche de liaison 50 et le plot est en contact sur toute sa surface ou tout au moins sur la majeure partie de sa surface avec la plage conductrice sous-jacente P1. On pourra souder un fil de connexion sur cette zone PL1 lors de l'encapsulation du composant.
On a représenté aussi sur la figure 8 une partie de couche 50 pouvant subsister, après gravure, à l'arrière de la couche épitaxiale 12. Cette partie de couche GR peut avoir une configuration de grille ajourée, laissant passer la lumière vers les pixels de la matrice photosensible du capteur et permettant de mettre l'arrière de la couche épitaxiale à un potentiel de référence. Cette partie de couche GR est alors reliée par exemple à un plot de connexion de masse du composant.
Il est important de noter que la couche métallique 50 qui subsiste après gravure ne doit pas remonter sur le silicium 12 des parties actives du capteur (sauf en ce qui concerne éventuellement la connexion de masse). En effet, étant donné que le procédé selon l'invention est particulièrement simplifié au niveau des opérations antérieures à l'amincissement, on peut voir que le silicium semiconducteur des parties actives du capteur est mis à nu sur les flancs des ouvertures et il ne faut pas que la connexion vienne en contact direct avec le silicium.
Sur la figure 9, on a représenté une variante dans laquelle la dimension de la plage P1 est beaucoup plus petite que la dimension du plot de connexion extérieure PL1. Le plot de connexion PL1 formé dans la couche 50 repose alors sur la couche d'oxyde 26 et seule une petite ouverture est formée dans cette couche d'oxyde à l'étape de la figure 6 pour permettre que la couche de liaison 50 vienne en contact avec la plage P1. La figure 10 représente une configuration dans laquelle un contact interne au composant est établi entre une plage P1 du capteur et une plage P2 du circuit intégré associé, sans que ce contact soit associé à un plot de connexion extérieure. Il n'y a donc pas de zone PL1 associé aux deux plages de contact P1 et P2. Dans un composant électronique réalisé selon l'invention on pourra trouver aussi bien des liaisons associées à des plots de connexion extérieure que des liaisons non associées à un plot de connexion.
Qu'il y ait un plot de connexion extérieure ou non, il peut être souhaitable de prévoir de minimiser les dimensions de l'ouverture creusée dans la couche épitaxiale à l'étape de la figure 5. Dans les figures 1 à 9, on a représenté une seule ouverture qui englobe à la fois une plage de contact P1 (voire même un plot de connexion extérieure PL1 ) et une plage de contact P2. Mais on peut prévoir deux ouvertures séparées, l'une au-dessus de la plage de contact P1 , l'autre au-dessus de la plage de contact P2, la couche conductrice 50 qui relie ces deux plages passant au-dessus du silicium 12 qui sépare ces deux ouvertures. Toutefois, cette partie de silicium qui sépare les deux ouvertures doit alors être entièrement isolée du reste de la couche de silicium portant les éléments photosensibles, sauf si la connexion est une connexion au potentiel de masse. C'est ce qui est représenté sur la figure 10. C'est particulièrement applicable au cas où il n'y a pas de plot de connexion extérieure puisqu'on peut alors faire des ouvertures de petites dimensions dans le silicium, mais c'est applicable aussi lorsqu'il y a un tel plot. Il est possible aussi par ce système de connecter une plage P1 du capteur et une plage P2 du circuit intégré associé même si ces plages ne sont pas très proches l'une de l'autre sur le composant. Pour des raisons de routage de connexions, on s'arrangera cependant de préférence pour qu'une plage P1 soit très proche d'une plage P2 à laquelle elle doit être reliée.
D'une manière générale, les contacts électriques entre capteur et circuit intégré associé se feront plutôt à la périphérie des puces de circuit intégré, surtout s'il y a un plot de connexion extérieure associé, mais le principe de l'invention est applicable pour des contacts situés n'importe où dans la surface des deux circuits dès lors que de la place est disponible.
A la figure 1 1 , on a représenté une autre configuration inspirée de la figure 10, c'est-à-dire dans laquelle l'ouverture formée dans la couche 12 pour la plage P1 est séparée de l'ouverture pour la plage P2. Mais, à la différence de la figure 10, on a prévu un plot de contact, et ce plot est situé sur la face arrière de la couche de silicium monocristallin 12 et non dans une ouverture creusée dans cette couche. Dans ce cas, on fait en sorte que le plot PL1 soit entièrement entouré par une tranchée périphérique ouverte dans le silicium 12. Le plot PL1 est ainsi formé sur un îlot de silicium 120 isolé du reste de la couche de silicium 12 ; la portion de couche métallique 50 qui forme le plot et qui est en contact d'une part avec la plage P1 et d'autre part avec la plage P2 est en contact avec le silicium de l'îlot 120 mais n'est pas en contact avec le reste de la couche de silicium 12 (sauf s'il s'agit d'un plot de masse destiné à fixer le potentiel de cette couche).
Sur la figure 12, on a représenté une variante de réalisation de la figure 8 dans laquelle la plage de contact P1 formée dans la couche conductrice 16 ne repose pas sous une couche d'oxyde épais (locos ou autre) mais sous une couche isolante très mince (épaisseur d'un oxyde de grille de transistor MOS ou d'un oxyde de grille de transfert de charges). Le principe de l'invention n'est pas modifié, l'étape de gravure d'isolant de la figure 5 étant simplifiée en raison de la faible épaisseur à graver (on peut pratiquement se contenter d'une élimination d'isolant par attaque chimique non masquée). La figure 13 représente une variante de réalisation de la figure 1 1 , applicable aussi à la figure 8, c'est-à-dire indépendante du fait que la couche isolante 26 sous laquelle est située la couche conductrice 16 est mince ou plus épaisse. Dans cette variante, le plot de connexion extérieure PL1 fait partie de la même couche conductrice 1 6 que la plage P1 ; ce n'est pas la couche 50 qui sert à constituer le plot PL1 . La couche 50 recouvre donc seulement une petite partie de la couche 1 6 et c'est cette petite partie qui constitue la plage de contact P1 . Une large portion de la couche 16 constitue par ailleurs le plot de connexion extérieure PL1 . Par conséquent, dans cette réalisation, on prévoit que la gravure d'isolant de l'étape décrite à la figure 6 dénude non seulement la plage de contact P1 mais aussi toute une zone, adjacente ou non à la plage P1 , correspondant au plot PL1 à réaliser.
Les figures 8 à 13 représentent quelques exemples de la structure de composant électronique selon l'invention à un stade presque final de fabrication.
Les dernières étapes de fabrication, non représentées, comportent une étape de passivation consistant à recouvrir la face arrière d'une couche isolante de protection et à ouvrir cette couche en regard des plots de connexion extérieure tels que PL1 . Toutefois, il faut préciser qu'une telle étape de passivation aurait pu être effectuée avant le dépôt de la couche conductrice 50, et même avant d'ouvrir la couche d'oxyde épais 26 et les couches isolantes 24, 28, 48, donc entre l'étape représentée à la figure 5 et l'étape représentée à la figure 6. La mise à nu des plages de contact conductrices comporte alors bien sûr une opération d'enlèvement local de la couche de passivation.
Il reste ensuite à mettre en place les filtres de couleur pour un capteur d'image en couleurs.
Enfin, on effectue la découpe de la tranche semiconductrice en puces individuelles comportant chacune un capteur d'image sur substrat aminci, à éclairement par la face arrière, superposé à une puce de circuit intégré associée avec laquelle le capteur est directement relié électriquement. La découpe est une découpe classique, par exemple par sciage. Elle ne pose pas de problème particulier. On effectue alors les étapes classiques d'encapsulation : par exemple un montage de la puce dans un boîtier et une soudure de fils de connexion entre les plots de connexion PL1 et le boîtier.
Le capteur d'image a été décrit comme étant un capteur sur substrat de silicium destiné à être éclairé par sa face arrière, le silicium étant le matériau le plus utilisé pour les capteurs d'image en lumière visible, et particulièrement les capteurs d'image en couleur. L'invention est cependant applicable à des capteurs d'image formés sur d'autres matériaux, pour la prise d'image dans d'autres gammes de longueur d'onde (infra rouge, ultraviolets, rayons X notamment). Le substrat peut être par exemple en arséniure de gallium ou en HgCdTe.

Claims

REVENDICATIONS
1 . Procédé de fabrication d'un composant électronique comportant un capteur d'image sur substrat aminci et un circuit intégré associé, comprenant les opérations suivantes :
-on réalise le capteur d'image à partir de la face avant d'un premier substrat (10, 12) en matériau semiconducteur, le capteur comprenant des premières plages conductrices (P1 ) destinées à rétablissement de contacts avec des deuxièmes plages conductrices (P2) correspondantes du circuit intégré associé ;
- on réalise le circuit intégré associé, avec ses deuxièmes plages conductrices, sur la face avant d'un deuxième substrat (30), les deuxièmes plages conductrices (P2) du deuxième substrat n'étant pas recouvertes par d'autres couches conductrices du premier ou du deuxième substrat lorsque les deux substrats sont superposés à leur place définitive ;
- on colle les deux substrats face avant contre face avant ; - on amincit le premier substrat jusqu'à une épaisseur d'environ 2 à 30 micromètres;
- on grave localement le matériau semiconducteur du premier substrat aminci sur toute son épaisseur au-dessus des premières plages conductrices et au-dessus des deuxièmes plages conductrices ; - on dénude localement les premières plages et les deuxièmes plages en enlevant les couches isolantes qui les recouvrent ;
- on dépose une couche conductrice (50) venant en contact avec les premières (P1 ) et deuxièmes plages (P2) dénudées ;
- et on grave la couche conductrice pour définir des liaisons électriques individuelles entre une première plage du capteur d'image et une deuxième plage du circuit intégré associé.
2. Procédé selon la revendication 1 , caractérisé en ce que le collage des deux substrats est fait par adhérence moléculaire après planarisation des faces avant de chacun des deux substrats.
3. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que la première plage conductrice (P1 ) appartient à une couche conductrice (16) qui forme par ailleurs un plot de connexion extérieure du composant (PU , fig. 12).
4. Procédé selon l'une des revendications 1 et 2, caractérisé en ce qu'au moins une première et une deuxième plages reliées entre elles sont reliées également à un plot de connexion extérieure du composant.
5. Procédé selon la revendication 4, caractérisé en ce que le plot de connexion (PL1 , fig. 8 et 1 1 ) vient en contact sur la plus grande partie de sa surface avec la première plage conductrice (P1 ).
6. Procédé selon la revendication 4, caractérisé en ce que le plot de connexion extérieure (PL1 , fig. 9 et 12) est décalé latéralement par rapport à la première plage conductrice.
7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que l'étape de gravure locale du premier substrat aminci au-dessus des premières plages conductrices et au-dessus des deuxièmes plages conductrices est suivie d'une étape de dépôt d'une couche de passivation et l'étape consistant à dénuder localement les premières plages et les deuxièmes plages comprend l'ouverture de la couche de passivation en regard des premières et deuxième plages.
8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que l'étape de gravure locale du premier substrat aminci au-dessus d'une première plage conductrice et d'une deuxième plage conductrice destinée à être reliée électriquement à la première comprend la formation de deux ouvertures distinctes séparées latéralement l'une de l'autre (fig. 10).
9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce que la première plage conductrice (P1 ) appartient à une couche conductrice (16) qui forme par ailleurs un plot de connexion extérieure du composant (PU . fig. 12).
10. Procédé selon l'une des revendications 1 à 8, caractérisé en ce qu'au moins une première et une deuxième plages reliées entre elles sont reliées également à un plot de connexion extérieure du composant.
1 1. Procédé selon la revendication 10, caractérisé en ce que le plot de connexion (PL1 , figure 8) vient en contact sur la plus grande partie de sa surface avec la première plage conductrice (P1 ).
12. Procédé selon la revendication 10, caractérisé en ce que le plot de connexion extérieure (PL1 , figure 9) est décalé latéralement par rapport à la première plage conductrice.
13. Procédé selon l'une des revendications 1 à 8 , caractérisé en ce que le plot de connexion (PL1 ) est formé sur un îlot de silicium entièrement isolé du reste du matériau de la face arrière par une tranchée creusée tout autour de l'îlot sur toute l'épaisseur du silicium constituant le matériau du deuxième substrat.
14. Procédé selon l'une des revendications 1 à 13, caractérisé en ce que le capteur est un capteur d'image sur silicium aminci, destiné à être éclairé par sa face arrière.
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