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TWI648986B - 攝像元件、電子機器 - Google Patents

攝像元件、電子機器 Download PDF

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TWI648986B
TWI648986B TW104105427A TW104105427A TWI648986B TW I648986 B TWI648986 B TW I648986B TW 104105427 A TW104105427 A TW 104105427A TW 104105427 A TW104105427 A TW 104105427A TW I648986 B TWI648986 B TW I648986B
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TW
Taiwan
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circuit
pixel array
layer
length
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TW104105427A
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TW201540072A (zh
Inventor
Tsutomu Nakajima
中島務
Atsushi Muto
武藤篤史
Original Assignee
Sony Corporation
日商新力股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW201540072A publication Critical patent/TW201540072A/zh
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Abstract

本技術係關於可於不降低攝像元件之性能之情形下進行小型化之攝像元件及電子機器。
本發明包含：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制像素陣列部之列掃描；及行處理部，其將自像素陣列部讀取之類比信號轉換為數位信號；像素陣列部配置於第1層之基板；列電路與行處理部分別配置於第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。本技術可應用於攝像元件。

Description

攝像元件、電子機器
本技術係關於攝像元件、電子機器。詳細而言，本技術係關於適合進行小型化時使用之攝像元件、電子機器。
先前以來，使用攝像元件記錄所拍攝圖像之數位相機、或視頻攝像機等攝像裝置不斷開發。攝像元件具有像素部與周邊電路部。周邊電路部讀取來自像素之信號，並將其作為圖像信號而輸出至外部。像素部以光電二極體進行光電轉換，並以形成於像素部之像素電路將藉由光電轉換而得之信號讀取至周邊電路部。
近年來，對於此種攝像裝置，除期望多像素畫化、高畫質化、高速化以外，亦期望能進一步小型化。作為可滿足此種需求之攝像裝置，提倡積層型之攝像裝置。積層型之攝像裝置係使用形成有信號處理電路之晶片替代攝像裝置之支持基板，並於其上重合像素部分構造。提倡藉由採用此種構成將攝像裝置小型化。(例如，參照專利文獻1至3)
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2013-051674號公報
[專利文獻2]日本特開2011-204915號公報
[專利文獻3]日本特開2011-159958號公報
採用將像素電路或周邊電路部劃分於複數片基板並積層之構成時，亦期望將像素區域與進行信號處理之邏輯電路形成為使其等能夠充分發揮自身性能，從而謀求高性能化及進一步小型化。
本技術係鑒於此種狀況而完成者，本技術係可將攝像元件進一步小型化者。
本技術之一態樣之第1攝像元件包括：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其將自上述像素陣列部讀取之類比信號轉換為數位信號；上述像素陣列部配置於第1層之基板；上述列電路與上述行處理部分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
上述列電路之垂直方向之長度可為上述像素陣列部之垂直方向之長度以上。
上述行處理部之水平方向之長度可為上述像素陣列部之水平方向之長度以上。
上述列電路係以已將配置有上述像素陣列部之第1基板與配置有上述列電路之第2基板積層時，上述像素陣列部之水平方向之中心軸與上述列電路之水平方向之中心軸處於偏離之位置之方式，配置於上述第2基板。
上述行處理部係以配置有上述像素陣列部之第1基板與配置有上述行處理部路之第2基板積層時，上述像素陣列部之垂直方向之中心軸與上述行處理部之垂直方向之中心軸處於偏離之位置之方式，配置於上述第2基板。
亦可將記憶體與上述列電路或上述行處理部配置於同一基板 上。
本技術之一態樣之第1電子機器包含：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其將自上述像素陣列部讀取之類比信號轉換為數位信號；上述像素陣列部配置於第1層之基板；上述列電路與上述行處理部分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板；該第1電子機器包含：攝像元件；及信號處理部，其對自上述攝像元件輸出之信號進行信號處理。
本技術之一態樣之第1攝像元件包含：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制像素陣列部之列掃描；及行處理部，其將自像素陣列部讀取之類比信號轉換為數位信號。上述像素陣列部配置於第1層之基板；上述列電路與上述行處理部分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
本技術之一態樣之第1電子機器設為包含上述第1攝像元件之構成。
本技術之一態樣之第2攝像元件包含：像素陣列部，其以二維配置有包含光電轉換元件之像素；上述像素陣列部配置於第1層之基板；控制上述像素陣列部之電路與處理來自上述像素陣列部之信號之電路中之處理類比信號之電路、與處理數位信號之電路，分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
將自上述像素陣列部讀取之類比信號轉換為數位信號之行處理部中之處理上述類比信號之電路、與處理上述數位信號之電路，可分別配置於上述不同之基板。
亦可於上述第1層之基板及上述第1層之基板的下位層之複數個 基板各者，配置僅由低耐壓電晶體或高耐壓電晶體構成之電路。
本技術之一態樣之第2電子機器包含：攝像元件；及信號處理部，其對自上述攝像元件輸出之信號進行信號處理；上述攝像元件具有像素陣列部，其以二維配置有包含光電轉換元件之像素；上述像素陣列部係配置於第1層之基板；控制上述像素陣列部之電路與處理來自上述像素陣列部之信號之電路中之處理類比信號之電路、與處理數位信號之電路，分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
本技術之一態樣之第2攝像元件包含像素陣列部，其以二維配置有包含光電轉換元件之像素。像素陣列部配置於第1層之基板；控制像素陣列部之電路與處理來自像素陣列部之信號之電路中之處理類比信號之電路、與處理數位信號之電路，分別配置於第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
本技術之一態樣之第2電子機器設為包含上述第2攝像元件之構成。
根據本技術之一態樣，可將攝像元件進一步小型化。
另，此處所記載之效果未必限定於此，亦可為本發明中所記載之任一種效果。
10‧‧‧攝像裝置
21‧‧‧鏡頭群
22‧‧‧固體攝像元件(攝像器件)
23‧‧‧DSP電路
24‧‧‧幀記憶體
25‧‧‧顯示部
26‧‧‧記錄部
27‧‧‧操作部
28‧‧‧電源部
29‧‧‧匯流排線
101‧‧‧像素陣列部
102‧‧‧垂直驅動電路
103‧‧‧垂直解碼器
104‧‧‧行處理部
104-1‧‧‧行處理部
104-2‧‧‧行處理部
105‧‧‧參照信號供給部
106‧‧‧水平掃描電路
107‧‧‧時序控制電路
108‧‧‧圖像信號處理部
109‧‧‧I/F系電路
130‧‧‧周邊電路
131‧‧‧列電路
150‧‧‧基板
151-1‧‧‧第1層之基板
151-2‧‧‧第2層之基板
152-1‧‧‧第1層之基板
152-2‧‧‧第2層之基板
153‧‧‧基板
153-1‧‧‧第1層之基板
153-2‧‧‧第2層之基板
154-1‧‧‧第1層之基板
154-2‧‧‧第2層之基板
154-3‧‧‧第3層之基板
155-2‧‧‧基板
156-1‧‧‧第1層之基板
156-2‧‧‧第2層之基板
156-3‧‧‧第3層之基板
157-1‧‧‧第1層之基板
157-2‧‧‧第2層之基板
158-2‧‧‧基板
159-1‧‧‧第1層之基板
159-2‧‧‧第2層之基板
159-3‧‧‧第3層之基板
170‧‧‧記憶體
200‧‧‧類比電路
210-1‧‧‧第1層之基板
210-2‧‧‧第2層之基板
211-1‧‧‧第1層之基板
211-2‧‧‧第2層之基板
212-1‧‧‧第1層之基板
212-2‧‧‧第2層之基板
212-3‧‧‧第3層之基板
400A‧‧‧內視鏡相機(膠囊型內視鏡相機)
400B‧‧‧插入型內視鏡相機
410‧‧‧光學系統
420‧‧‧快門裝置
430‧‧‧信號處理電路
440‧‧‧驅動電路
450‧‧‧資料發送部
460‧‧‧驅動用電池
470‧‧‧姿勢(方向、角度)感知用之陀螺儀電路
480‧‧‧驅動部
480a‧‧‧機械臂
490‧‧‧電纜
490A‧‧‧配線
490B‧‧‧配線
500‧‧‧視覺處理晶片
510‧‧‧信號處理電路
520‧‧‧刺激電極部
1041‧‧‧比較器
1042‧‧‧計數器電路
1081‧‧‧圖像信號處理電路
1082‧‧‧微處理器
1083‧‧‧記憶體
H1‧‧‧長度
H2‧‧‧長度
H11‧‧‧長度
H12‧‧‧長度
H32‧‧‧長度
LHR‧‧‧水平信號線
LSGN‧‧‧垂直信號線
V1‧‧‧長度
V12‧‧‧長度
Vref‧‧‧參照電壓
圖1係表示攝像裝置之構成之圖。
圖2係表示固體攝像元件之構成之圖。
圖3係用於對電路配置進行說明之圖。
圖4係用於對電路配置進行說明之圖。
圖5係用於對電路配置進行說明之圖。
圖6係用於對電路配置進行說明之圖。
圖7係用於對電路配置進行說明之圖。
圖8係用於對電路配置進行說明之圖。
圖9係用於對電路配置進行說明之圖。
圖10係用於對電路配置進行說明之圖。
圖11係用於對電路配置進行說明之圖。
圖12係用於對電路配置進行說明之圖。
圖13係用於對信號流之電路配置進行說明之圖。
圖14係用於對類比電路與數位電路之電路配置進行說明之圖。
圖15係用於對類比電路與數位電路之電路配置進行說明之圖。
圖16係用於對類比電路與數位電路之電路配置進行說明之圖。
圖17係用於對應用本技術之裝置之應用例進行說明之圖。
圖18係用於對應用本技術之裝置之應用例進行說明之圖。
圖19係用於對應用本技術之裝置之應用例進行說明之圖。
以下，對用於實施本技術之形態(以下，稱為實施形態)進行說明。另，說明係按以下順序進行。
1.關於攝像裝置之構成
2.關於攝像元件之構成
3.關於以複數層構成時之電路配置
4.關於信號流與電路配置
5.應用例
<攝像機器之構成>
以下所說明之本技術可應用於數位相機、視頻攝像機等攝像裝置，行動電話等具有攝像功能之行動終端裝置，或於圖像讀取部使用攝像元件之影印機等所有電子機器。
圖1係表示本技術之電子機器、例如攝像裝置之構成之一例的方 塊圖。如圖1所示，本技術之攝像裝置10包含：包含鏡頭群21等之光學系統、固體攝像元件(攝像器件)22、DSP(Digital Signal Processor：數位信號處理器)電路23、幀記憶體24、顯示部25、記錄部26、操作部27及電源部28等。又，DSP電路23、幀記憶體24、顯示部25、記錄部26、操作部27及電源部28係經由匯流排線29而相互連接。
鏡頭群21會聚來自被攝體之入射光(像光)而於固體攝像元件22之攝像面上成像。固體攝像元件22係以像素為單位，將由鏡頭群21成像於攝像面上之入射光之光量轉換為電性信號，並作為像素信號而輸出。
DSP電路23處理來自固體攝像元件22之信號。例如，詳細內容於後敘述，於固體攝像元件22中存在用於檢測焦點之像素，該固體攝像元件22處理來自此種像素之信號，進行焦點檢測處理。又，於固體像素元件22中存在用於建構所拍攝之被攝體圖像之像素，該固體攝像元件22亦處理來自此種像素之信號，並進行將其於幀記憶體24中展開之處理。
顯示部25包含液晶顯示裝置、或有機EL(electro Iuminescence：電致發光)顯示裝置等平板型顯示裝置，顯示由固體攝像元件22拍攝之動態圖像或靜態圖像。記錄部26將由固體攝像元件22拍攝之動態圖像或靜態圖像記錄於HDD(Hard Disk Drive：硬磁碟驅動器)等記錄媒體。
操作部27係在使用者之操作下，對本攝像裝置所具有之各種功能發出操作指令。電源部28係將成為DSP電路23、幀記憶體24、顯示部25、記錄部26及操作部27之動作電源之各種電源適當供應至該等供應對象。
上述構成之攝像裝置可用作數位相機、視頻攝像機、乃至專用於行動電話等移動設備之相機模組等攝像裝置。
<關於攝像元件之構成>
圖2係表示固體攝像元件22之構成之圖，且係表示例如X-Y尋址方式攝像裝置之一種、即CMOS影像感測器之構成概略之系統構成圖。此處，所謂CMOS影像感測器係運用CMOS製程，或部分使用CMOS製程而製成之影像感測器。
圖2之固體攝像元件22具有將多個包含光電轉換元件之單位像素(未圖示)按二維方式配置成矩陣狀(行列狀)之像素陣列部101。固體攝像元件22構成為包含：垂直驅動電路(列掃描電路)102、垂直解碼器103、行處理部104、參照信號供給部105、水平掃描電路(行掃描電路)106、時序控制電路107、及圖像信號處理部108。
固體攝像元件22進而具有I/F系電路109。行處理部104包含比較器1041、及計數器電路1042。
於該固體攝像元件22中，時序控制電路107基於主時脈，生成成為垂直驅動電路102、行處理部104、參照信號供給部105、及水平掃描電路106等之動作基準之時脈信號或控制信號等。
作為單位像素，此處雖省略圖示，但其具有光電轉換元件(例如光電二極體)。單位像素除光電轉換元件外，尚具有例如將由光電轉換元件進行光電轉換而獲得之電荷傳送至FD(浮動擴散)部之傳送電晶體。
單位像素亦可採用除傳送電晶體外，還具有控制FD部之電位之重置電晶體、及輸出與FD部之電位相應之信號之放大電晶體的3電晶體構成者。或者，單位像素亦可採用另具有進而用於進行像素選擇之選擇電晶體的4電晶體構成者等。
於像素陣列部101中，單位像素按二維方式僅配置m列n行，對該m列n行之像素配置，於每列配置列控制線，於每行配置行信號線。列控制線之各一端連接於與垂直驅動電路102之各列對應之各輸出 端。垂直驅動電路102係由移位暫存器等構成，藉由列控制線進行像素陣列部101之列位址或列掃描之控制。
行處理部104例如具有設置於像素陣列部101之每一像素列、即每條垂直信號線LSGN之ADC(Analog digital converter：類比數位轉換器)，以將自像素陣列部101之各單位像素對每行輸出之類比信號轉換為數位信號而輸出。
參照信號供給部105例如具有DAC(數位-類比轉換器)，作為生成隨著時間之經過其位準呈傾斜狀變化之所謂斜坡(RAMP)波形之參照電壓Vref的構件。
另，作為生成斜坡波形之參照電壓Vref的構件，並非限定於DAC。
DAC在自時序控制電路107賦予之控制信號之控制下，基於自時序控制電路107賦予之時脈，生成斜坡波形之參照電壓Vref，並供給至行處理部104之ADC。
另，ADC各者具有可選擇性進行與讀取所有單位像素之資訊之循序掃描方式下之一般幀率模式及高幀率模式之各動作模式對應之AD轉換動作之構成。
所謂高幀率模式係指與一般幀率模式相比，將單位像素之曝光時間設定為1/N，將訊框率提高N倍例如2倍之動作模式。該動作模式之切換係基於自時序控制電路107賦予之控制信號之控制而執行。 又，自外部之系統控制器(未圖示)，對時序控制電路107賦予用於切換一般幀率模式與高速幀率模式之各動作模式之指示資訊。
ADC全體為相同之構成，其係比較器1041、計數器電路1042。例如，其具有昇/降計數器、傳送開關、及記憶體裝置。
比較器1041將與自像素陣列部101之第n行之各單位像素輸出之信號對應之垂直信號線之信號電壓，與自參照信號供給部105供給之 斜坡波形之參照電壓Vref進行比較。
比較器1041例如於參照電壓Vref大於信號電壓時，其輸出Vco成為“H”位準，於參照電壓Vref為信號電壓Vx以下時，其輸出Vco成為“L”位準。
昇/降計數器即計算器電路1042係非同步計數器，於自時序控制電路107而被賦予之控制信號之控制下，與DAC同時自時序控制電路107被賦予時脈。計數器電路1042與該時脈同步進行降值(DOWN)計數或昇值(UP)計數，藉此計測自比較器開始比較動作至結束比較動作之比較時間。
如此，自像素陣列部101之各單位像素經由行信號線對每行供給之類比信號係藉由比較器1041及昇/降計數器電路1042之各動作而被轉換為N位元之數位資料並儲存於記憶裝置。
水平掃描電路106係由移位暫存器等構成，進行行處理部104之ADC之行位址或行掃描之控制。於該水平掃描電路106之控制下，由各ADC進行AD轉換後之N位元之數位信號依序被讀取至水平信號線LHR，並作為攝像資料經由該水平信號線LHR而被輸出至圖像信號處理部108。
像素信號處理部108係對攝像資料實施各種信號處理之電路，且構成為包含圖像信號處理電路(ISP：Image Signal Processor)1081、微處理器1082、及記憶體1083等。
<關於以複數層構成時之電路配置>
圖3係表示由1片基板構成圖2所示之固體攝像元件22時之電路配置例之圖。另，為做說明，於圖3以後之說明中，假設固體攝像元件22係由像素陣列部101、行處理部104、周邊電路130及列電路131構成而接續說明。
列電路131及行處理部104係藉由其動作選擇像素陣列部101中之 任意之像素者。行處理部104處理垂直信號線之資料，列電路控制像素控制信號。列電路131係包含垂直驅動電路102等之構成，並包含經由列控制線進行像素陣列部101之列位址或列掃描之控制之電路。周邊電路130係包含像素信號處理部108等之構成。
參照圖3，基板150之中央部分配置有像素陣列部101，於其左側配置有列電路131、於其下側配置有行處理部104、於其右側配置有周邊電路130。將像素陣列部11之垂直方向之長度設為長度V11、將水平方向之長度設為長度H12。列電路131之垂直方向之長度與像素陣列部101之垂直方向之長度相同，為長度V11。另，此處，雖假設列電路131之垂直方向之長度與像素陣列部101之垂直方向之長度相同而接續說明，但列電路131之垂直方向之長度亦可長於像素陣列部101之垂直方向之長度。
列電路131之水平方向之長度設為長度H11。行處理部104之水平方向之長度係與像素陣列部101之水平方向之長度相同，為長度H12。行處理部104之垂直方向之長度為長度V12。另，此處，雖假設行處理部104之水平方向之長度係與像素陣列部101之水平方向之長度相同而接續說明，但行處理部104之水平方向之長度亦可長於像素陣列部101之水平方向之長度。
像素陣列部101之像素佈局間距、行處理部104之佈局間距及列電路131之佈局間距相同，但較佳為行處理部104、列電路131之佈局間距大於像素佈局間距。關於其原因，可自以下說明明瞭。
周邊電路130可配置於行處理部104與列電路131配置於基板150後之剩餘部分，對其垂直方向與水平方向之長度不作規定而接續說明。
基板150之垂直方向之長度為長度V1，其係將列電路131之長度V11與行處理部104之長度V12相加所得的長度以上之長度。同樣地， 基板150之水平方向之長度為長度H1，其係將列電路131之長度H11與行處理部104之長度HV12相加所得的長度以上之長度。
然而，對於圖1所示之攝像裝置10等，期望固體攝像元件22之多像素化、高畫質化、高速化，乃至進一步小型化。作為滿足此種需求之固體攝像元件，可考慮藉由將基板積層而小型化。積層型之固體攝像元件22設為使用形成有信號處理電路之基板替代固體攝像元件22之支持基板，並於其上重疊像素部分之構造。藉由設為此種構成，可將固體攝像元件22小型化。
將圖3所示之固體攝像元件22採用積層構造之情形時，可設為如圖4所示之電路構成。
圖4係表示採用以2片基板構成固體攝像元件22，並將2片基板堆疊而成之構造即積層型時之各基板之電路構成例之圖。另，於以下說明中，所謂積層型係指將複數片基板堆疊之構造之晶片。
又，於以下說明中，進行第1層之基板、第2層之基板等之記載，但第1層意指配置於最上層，第2層意指配置於第1層之下側。第3層等亦相同，意指配置於第2層之下側。
圖4係用於對將圖3所示固體攝像元件22設為由2片基板積層而成之晶片時之電路配置進行說明之圖。
於第1層之基板151-1，配置有像素陣列部101與列電路131。於第2層之基板151-2，配置有行處理部104與周邊電路130。若將圖4所示之固體攝像元件22與圖3所示之固體攝像元件22進行比較，藉由設為2層，可將行處理部104與周邊電路130配置於第2層之基板151-2，從而可相應地縮小基板尺寸。
圖4所示之固體攝像元件22之第1層之基板151-1之垂直方向之長度為長度V2。長度V2比以1層構成固體攝像元件22時之垂直方向之長度即長度V1(圖3)至少短少相當於行處理部104之垂直方向之長度 V12。
又，圖4所示之固體攝像元件22之第1層之基板151-1之水平方向之長度為長度H2。長度H2比以1層構成固體攝像元件22時之水平方向之長度即長度H1(圖3)至少短少相當於周邊電路130之水平方向之長度。
如此，藉由將固體攝像元件22設為由2片基板積層而成之積層型，可使基板151-1(151-2)之垂直方向及水平方向之長度分別短於基板150(圖3)。亦即可將固體攝像元件22小型化。
然而，可藉由採用圖5所示之電路構成，將固體攝像元件22與圖4所示電路構成相比更加小型化。
圖5所示之固體攝像元件22與圖4所示之固體攝像元件22相同，係由2片基板積層而成之晶片，但其不同之處在於：將列電路131配置於第2層之基板152-2。即，於圖5所示之第1層之基板152-1，僅配置有像素陣列部101，於第2層之基板152-2，配置有行處理部104、周邊電路130、及列電路131。
如此，藉由於第1層之基板152-1僅配置像素陣列部101，可將基板152-1之大小與像素陣列部101之大小設成大致相同之尺寸。又，藉由亦將積層之基板152-2設成與基板152-1相同大小，而可將其設計成與像素陣列部101之大小設成大致相同之尺寸。
於該情形時，可將基板152-1、基板152-2之垂直方向之長度設為長度V2、將水平方向之長度設為長度H2。雖垂直方向之長度與圖4所示之情形相同，但水平方向之長度至少短少相當於列電路131之長度。因此，可將固體攝像元件22小型化。
如圖5所示之電路配置之情形時，由於基板152-2配置有行處理部104與列電路131，故行處理部104之水平方向之長度為長度H32。該長度H32之長度係較配置於圖4所示之基板151-2之行處理部104之長度 H12更短之長度。
換言之，於圖5所示之電路配置之情形下，配置於第2層之基板152-2之行處理部104之水平方向之長度H32短於配置於第1層之基板152-1之像素陣列部101之水平方向之長度H12。
由於該長度之不同，需要用於在像素陣列部101與行處理部104之間進行間距變更之配線區域。又，行處理部104係間距越窄佈局效率越差，而有可能導致面積增大。因此，將行處理部104小型化而縮小基板152-2之尺寸並非易事，或行處理部104之性能亦可能因縮小而劣化。
又，行處理部104所包含之ADC(未圖示)由於電晶體較多，而難以小型化。因此，若勉強將ADC小型化，需考量由複數個像素共用1個ADC。然而，採用由複數個像素共用1個ADC之構成時，需一面切換來自複數個像素之信號一面進行讀取控制。
因此，若1個ADC負責多個像素，則會導致被讀取之像素之時間差增大，於拍攝動態物體等之情形下，認為可能會出現拍攝到之該物體失真，或讀取1張圖像較為費時等問題。
如此，由於將行處理部104小型化，而有可能例如招致畫質劣化，或無法進行高速拍攝等，故於將行處理部104小型化時，例如以較像素陣列部101之水平方向之長度之更小之長度構成並不太理想。因此，較佳為以像素陣列部101之水平方向之長度H12以上之長度，設計行處理部104之水平方向之長度。
自該點而言，雖較佳為如圖4所示，將列電路131配置於第1層之基板151-2上，但若採用此種配置，與圖5所示之電路配置相比，會導致基板尺寸變大。
<3層積層構造之晶片之第1電路配置>
此處，如圖6所示設為3層構造。參照圖6，於第1層之基板153- 1，僅配置有像素陣列部101。於第2層之基板153-2，配置有行處理部104。於第3層之基板153-3，配置有周邊電路130與列電路131。
藉由設為此種構成，可將第1層之基板153-1之尺寸甚至設為與像素陣列部101之大小大致相同之尺寸。又，積層之基板153-2、基板153-3亦成為與基板153-1相同之大小。於該情形時，各基板153之大小係垂直方向為長度V2，水平方向為長度H3。
由於可將各基板153之大小設為與像素陣列部101相同程度之大小，故可將晶片小型化。另，圖6等係為做說明，而例如以基板153-1大於像素陣列部101之方式圖示，但亦可以相同程度之大小構成。
於圖6所示之晶片中，由於可設為第2層之基板153-2僅配置有行處理部104之構成，故例如可將行處理部104之尺寸設計成與像素陣列部101之尺寸相同之尺寸。如此便不會產生如上述般之問題，例如不會產生需要用於間距變更之配線區域之問題，亦不存在佈局效率降低等問題。因此，亦可防止如行處理部104之性能劣化的問題。
於圖6所示之晶片中，為進一步高速化而提高行電路之平行性之情形時，由於亦可設為於第2層之基板153-2僅配置行處理部104之構成，故例如亦可將行處理部104之尺寸設計成與像素陣列部101之尺寸相同之尺寸。
藉此，不會產生如上述般之問題，例如不會產生需要用於間距變更之配線區域之問題，亦不存在佈局效率降低之問題。因此，亦可防止如行處理部104之性能劣化的問題。此外，此情形對以下所說明之電路配置亦同樣適用，為可藉由應用本技術而獲得之效果。
於圖6所示之晶片中，可設定為：列電路131之垂直方向之長度為像素陣列部101之垂直方向之長度以上，行處理部104之水平方向之長度為像素陣列部101之水平方向之長度以上。
根據本技術，由於可將像素陣列部101、行處理部104及列電路 131分別配置於不同之基板，故可將其增大至收入配置有行處理部104或列電路131之基板內之大小。該基板係如上所述，為與配置像素陣列部101之基板同等之大小。因此，可使行處理部104之特定邊之長度或列電路131之特定邊之長度長於像素陣列部101之特定邊之長度。
如上所述，藉由將行處理部104小型化，雖存在如招致畫質劣化或無法進行高速拍攝等可能性，但由於無需將行處理部104或列電路131過度小型化，故可消除如招致畫質劣化或無法進行高速拍攝之可能性。
進而，於積層型晶片之情形時，設為使用形成有信號處理電路之晶片替代像素部分之支持基板，並於其上堆疊像素部分之構造。因此，即便採用如圖6所示之3層構造時，例如與圖3所示之1層構造之情形，或如圖4、圖5所示之2層構造之情形相比，晶片之厚度亦幾乎不變，亦不存在如積層導致厚度增加而難以小型化之問題。
據此，雖未圖示，但亦可採用3層以上之層數。例如，即便設為4層構造，並於第4層之基板配置記憶體等構成，亦可應用本技術。
<3層積層構造之晶片之第2電路配置>
又，如圖7所示，亦可為如於第3層配置記憶體170之構成。圖7所示之晶片與圖6所示之晶片相同，係將3片基板積層而成之晶片，於第1層之基板154-1上僅配置有像素陣列部101，於第2層之基板154-2上配置有行處理部104。
因此，圖7所示之電路配置之晶片亦可獲得與圖6所示之電路配置之晶片相同之效果。
於圖7所示之晶片之第3層之基板153-3上，配置有列電路131與記憶體170。如此，亦可將記憶體170配置於第3層。又，需要複數個記憶體170等時，雖未圖示，但可設為如亦於第4層之基板設置記憶體170之構成。周邊電路130(圖7中未圖式)可配置於第2層之基板154-2或 第3層之基板154-3之多餘部分、第4層之基板等。
另，所謂多餘部分係指於具有第1層之基板大小之第2層與第3層之基板上已配置行處理部104或列電路131之狀態下，未配置任何物之部分。
<3層積層構造之晶片之第3電路配置>
為將周邊電路130配置於基板上之多餘部分，可設為如圖8所示之電路配置。圖8所示之晶片與圖7所示之電路配置之晶片，配置於各層之電路基本相同。
與圖7所示之電路配置之晶片不同之處在於：配置於第2層之基板155-2之行處理部104之中心偏離基板155-2之中心。例如已揭示上述圖7所示之晶片中第2層之基板154-2之中心與行處理部104之中心一致之例。換言之，於已積層時，圖7所示之行處理部104配置於像素陣列部101之正下方之位置。
與此相對，圖8所示之行處理部104之中心與基板154-2之中心偏離。換言之，於已積層時，圖8所示之行處理部104配置於較像素陣列部101於水平方向偏離之位置。再換言之，於圖8所示之例中，配置於行處理部104之垂直方向之中心軸與基板155-2之垂直方向之中心軸(像素陣列部101之垂直方向之中心軸)偏離之位置。
於圖8所示之例中，藉由將行處理部104移至基板155-2之左側，而可於基板155-2之右側形成多餘部分。可將周邊電路130配置於該部分。即便於該情形時，由於是以行處理部104之水平方向之長度H12與像素陣列部101之水平方向之長度H12相同之狀態，配置於基板155-2上，故亦不存在例如導致行處理部104之性能劣化之問題。
另，雖已例舉於圖8所示之電路配置中，將行處理部104於水平方向朝左側偏移之情形，但亦可朝右側偏移而配置。
<3層積層構造之晶片之第4電路配置>
於圖6至圖8所示之晶片之電路配置中，已揭示將行處理部104配置於第2層之基板之例。但並非限定於行處理部104配置於第2層之基板之構成，亦可設為將行處理部104配置於第3層之基板之構成。圖9至圖11表示將行處理部104配置於第3層之基板之例。
圖9係表示3層積層構造之晶片之電路配置例之圖。於圖9所示之晶片之第1層之基板156-1，僅配置有像素陣列部101。於第2層之基板156-2，配置有周邊電路130與列電路131。於第3層之基板156-3，配置有行處理部104。
此種電路配置係將圖6所示之晶片之電路配置之第2層與第3層互換後之構成。由此可明瞭：即便互換第2層與第3層，將行處理部104配置於第3層之基板156-3，亦可獲得與將行處理部104配置於第2層之基板時(圖6所示之晶片)相同之效果，從而可將晶片小型化。
<3層積層構造之晶片之第5電路配置>
於圖10表示圖7所示之3層積層構造之晶片之電路配置中之第2層與第3層互換後之構成。於圖10所示之3層積層構造之晶片之電路配置例中，於第1層之基板157-1，僅配置有像素陣列部101；於第2層之基板157-2，配置有列電路131與記憶體170；於第3層之基板156-3，配置有行處理部104。
由此可明瞭：即便互換第2層與第3層，將行處理部104配置於第3層之基板156-3，亦可獲得與將行處理部104配置於第2層之基板時(圖7所示之晶片)相同之效果，從而可將晶片小型化。
<3層積層構造之晶片之第6電路配置>
於上述圖8所示之3層積層構造之晶片之電路配置中，已揭示將配置於第2層之基板155-2之行處理部104之中心設為與基板155-2之中心不同之位置。亦可設為將列電路131偏離而非行處理部104偏離之構成。
圖11所示之3層積層構造之晶片之電路配置與圖10所示之3層積層構造之晶片之電路配置相同，但配置於第2層之基板158-2之列電路131之配置位置不同。配置於第2層之基板158-2之列電路131之中心設為自基板158-2之中心偏離之位置。
圖11所示之列電路131之中心相對於基板158-2之中心，位於垂直方向之上方。圖11之基板158-2之左側所標示之長度V11之位置並非表示列電路131偏離之位置，而表示其位於如圖10所示之位置之情形時之位置。
於已積層時，圖11所示之列電路131配置於較像素陣列部101而於垂直方向偏離之位置。換言之，於圖11所示之例中，配置於列電路131之水平方向之中心軸與基板158-2之水平方向之中心軸(像素陣列部101之水平方向之中心軸)偏離之位置。
於圖11所示之例中，藉由將列電路131朝基板158-2之上側偏移，可於基板158-2之下側形成多餘部分，而可將周邊電路130配置於該部分。即便該情形時，由於是以列電路131之垂直方向之長度V11與像素陣列部101之垂直方向之長度V11相同之狀態配置於基板158-2上，故不會產生例如導致列電路131之性能劣化之問題。
另，於圖11所示之電路配置中，雖已例舉使列電路131在垂直方向上朝上側偏移之情形，但亦可朝下側偏移而配置。
又，亦可設為如圖8所示，將行處理部104之中心與基板中心偏離而配置，且如圖11所示，將列電路131之中心與基板中心偏離而配置之構成。
又，於圖8及圖11所示之例中，雖已揭示配置於第2層之基板之行處理部104或列電路131之位置相對於基板偏離之例，但亦可設為配置於第2層之基板之行處理部104或列電路131之位置相對於基板偏離之構成。
<3層積層構造之晶片之第7電路配置>
圖6至圖11雖已揭示由1個行處理部104構成之例，但亦可將行處理部104分割成複數個而配置於基板上。圖12中，於3層積層構造之晶片之電路配置中，於第1層之基板159-1，配置有像素陣列部101，於第2層之基板159-2，配置有列電路131與記憶體170。
又，行處理部104經分割後作為行處理部104-1與行處理部104-2配置於第3層之基板159-3。又，於第3層之基板上，於行處理部104-1與行處理部104-2之間配置有周邊電路130。
如此，亦可將行處理部104分割後配置於基板上。又，於圖12所示之例中，雖已揭示於第3層之基板159-3配置行處理部104-1與行處理部104-2之例，但亦可設為於第2層之基板159-2配置行處理部104-1與行處理部104-2之構成。
如此，藉由於第1層之基板配置像素陣列部101，並於與第1層之基板同尺寸之基板亦即第1層之下位層之不同基板上，分別配置行處理部104與列電路131，可在不使行處理部104與列電路131各自的性能劣化之情形下，將晶片小型化。
進而，根據本技術，藉由於第1層之基板配置像素陣列部101，而亦具有如下效果。例如，如參照圖4所說明般，於第1層之基板151-1配置有像素陣列部101與列電路131之情形時，無法將晶片尺寸設為最小。此外，還需要用於形成列電路131之P通道之電晶體。
然而，例如如圖6所示，藉由於第1層之基板153-1僅配置像素陣列部101，可如上述般將晶片尺寸設為最小。進而，可僅藉由高耐壓電晶體之N通道之電晶體之製程實現，從而可降低製作第1層基板所需之生產成本。
<關於信號流與電路配置>
接著，對3層積層構造之晶片之控制信號流與資料信號流進行說 明。圖13係為說明控制信號流與資料信號流而將圖2所示之固體攝像元件22之構成進行簡略化後之圖。於圖13中，細線箭頭表示控制信號，粗線箭頭表示資料信號。另，圖14至圖16亦為相同情形之圖示。
來自輸入I/F109之控制信號被供給至時序控制電路107。由時序控制電路107產生、且成為各部之動作基準之時脈信號或控制信號等被供給至垂直解碼器103、類比電路200、行處理部104、及圖像信號處理部108。
類比電路200係包含垂直驅動電路102、參照信號供給部105(圖2)等之電路，且為處理類比信號之電路。另，行處理部104中之比較器1041(圖2)係處理類比信號之電路，於參照圖15所後述之例中，揭示將行處理部104分成類比電路與數位電路而配置於不同基板之例。
根據需要，亦將來自時脈電路200之控制信號供給至垂直解碼器103。又，來自類比電路200之控制信號根據需要亦供給至行處理部104。來自垂直解碼器103之控制信號供給至像素陣列部101。
自構成像素陣列部101之像素所讀取之資料信號經由行處理部104而被供給至圖像信號處理部108，於實施特定處理後，供給至輸出I/F109。
於將具有此種控制信號流與資料信號流之晶片設為參照圖6至圖12而說明之3層積層構造之晶片時，參照圖14至圖16，對配置於第1層、第2層及第3層之各基板之電路進行說明。
參照圖6至圖12而說明之3層積層構造之晶片主要係將像素陣列部101配置於第1層之基板，將行處理部104與列電路131分別配置於積層之複數片基板中之不同基板之實施形態。
參照圖14至圖16所說明之3層積層構造之晶片根據所要處理之信號之種類，具體而言，根據是處理類比信號之電路還是處理數位信號之電路，而分別配置於積層之複數片基板中之不同基板。
圖14所示之晶片之電路配置係於第1層之基板210-1配置有像素陣列部101。又，於第2層之基板210-2，配置有垂直解碼器103、行處理部104、及類比電路200。再者，於第3層之基板210-3，配置有輸入I/F109、時序控制電路107、圖像信號處理部108、及輸出I/F109。
配置於第2層之基板210-2之垂直解碼器103、行處理部104及類比電路200係主要處理類比信號之類比電路。配置於第3層之基板210-3之輸入I/F109、時序控制電路107、圖像信號處理部108、及輸出I/F109係主要處理數位信號之數位電路。
如此，亦可於第2層之基板配置處理類比信號之電路，於第3層之基板配置處理數位信號之電路。
進而，由於行處理部104中共同存在類比電路與數位電路，故亦可如圖15所示，將行處理部104之類比部與數位部分別配置於不同基板上。
於圖15所示之例中，行處理部104之類比部配置於第2層之基板211-2，行處理部104之數位部配置於第3層之基板211-3。所謂行處理部104之類比部，係指例如圖2所示之比較器1041；所謂行處理部104之數位部，係指計數器電路1042。
即便於圖15所示之例中，第1層之基板211-1亦僅配置有像素陣列部101。於第2層之基板211-2，配置有垂直解碼器103、類比電路200、及類比部之行處理部104-1。於第3層之基板211-3，配置有輸入I/F109、時序控制電路107、圖像信號處理部108、輸出I/F109、及數位部之行處理部104-2。
如此，亦可將行處理部104劃分為類比部與數位部，而將類比系之電路配置於第2層之基板，將數位系之電路配置於第3層之基板。
進而，如圖16所示，亦可將行處理部104配置於第2層之基板212-2，將其他電路配置於第3層之基板212-3。即便該情形時，亦僅將像 素陣列部101配置第1層基板212-1。
又，於第2層之基板211-2，配置有類比電路200與行處理部104；於第3層之212-3，配置有垂直解碼器103、輸入I/F109、時序控制電路107、圖像信號處理部108、輸出I/F109、及行處理部104-2。
如此，亦可對第2層之基板主要配置類比系之電路，對第3層之基板配置數位系之電路。
另，此處雖已例舉於第2層之基板配置類比系之電路，於第3層之基板配置數位系之電路之情形進行說明，但亦可構成為於第2層之基板配置數位系之電路，於第3層之基板配置類比系之電路。
如此，藉由設為將類比系之電路與數位系之電路分別配置於不同之基板而成為基層構造，不但可將固體攝像元件22之晶片小型化，而且可望獲得如下效果。
首先，像素陣列部101可由高耐壓電晶體(HVTr.)構成，類比系之電路可由高耐壓電晶體(HVTr.)構成，數位系之電路可由低耐壓電晶體(LVTr.)構成。
即，如上所述，如為3層積層構造之晶片，可僅由高耐壓電晶體或低耐壓電晶體分別構成第1層、第2層、及第3層。
雖於類比系之電路中，微細電晶體之效果不大，但於數位系之電路中，藉由使用微細的電晶體，可獲得高速性與低耗電化之好處。然而，由於纖細的電晶體價格高，故而，藉由將類比系之電路與數位系之電路分別配置於不同基板，可削減成本。又，藉由使數位部與類比部位於不同基板，亦可抑制來自基板之雜訊等。
又，類比電路其性能可能有偏差。因而亦有難以縮小電晶體或降低電壓等弊端。相對於類比電路，數位電路較容易小型化或低電壓化。
據此，亦可將數位電路小型化，減小數位電路於基板上所佔之 區域，而將周邊電路130配置於基板上之剩餘部分。
由於小規模之數位電路與類比電路係於非常鄰近之狀態配置有多個，故而難以分別將電源電壓或電晶體之耐壓最佳化。然而，根據本技術，由於數位電路與類比電路分別配置於不同基板，故可避免較小之類比電路與數位電路鄰近而共存。
其結果，即便使類比與數位之邊界區域消除，亦可進行小型化，且從消除不同的電源接入造成混亂而產生浪費的方面而言，亦可進行小型化。
<應用例>
以下，對包含上述相位差檢測像素之焦點檢測裝置之應用例進行說明。上述實施形態之固體攝像元件22均可應用於各種領域之電子機器，除圖1所示之攝像裝置(照相機)外，此處，作為一例，對內視鏡相機、視覺處理晶片(Vision chip)(人工網膜)進行說明。
圖17係表示應用例之內視鏡相機(膠囊型內視鏡相機400A)之整體構成之功能方塊圖。膠囊型內視鏡相機400A具備：光學系統410、快門裝置420、固體攝像元件22、驅動電路440、信號處理電路430、資料發送部450、驅動用電池460、及姿勢(方向、角度)感測用之陀螺儀電路470。
光學系統410係包含將來自被攝體之像光(入射光)於固體攝像元件22之攝像面上成像之一或複數個攝像鏡頭者。快門裝置420係控制對固體攝像元件22之光照射時間(曝光時間)及遮光時間者。驅動電路440係進行快門裝置420之啟閉驅動，並驅動固體攝像元件22之曝光動作及信號讀取動作者。
信號處理部430係對來自固體攝像元件22之輸出信號，實施特定信號處理，例如解馬賽克處理或白平衡調整處理等各種修正處理者。
光學系統410較理想為可於四維空間之複數方位(例如全方位)進 行拍攝，其由1個或複數個鏡頭構成。惟於本例中，信號處理電路430之信號處理後之影像信號D1，及自陀螺儀電路470輸出之姿勢感知信號D2係透過資料發送部450，藉由無線通訊對外部機器發送。
另，作為可應用上述實施形態之影像感測器之內視鏡相機，並非限定於如上所述之膠囊型者，亦可為例如如圖18所示之插入型之內視鏡相機(插入型內視鏡相機400B)。
插入型內視鏡相機400B與上述膠囊型內視鏡相機400A之一部分之構成相同，其具備：光學系統410、快門裝置420、固體攝像元件22、驅動電路440、信號處理電路430、及資料發送部450。惟該插入型內視鏡相機400B進而附設有：可收納至裝置內部之機械臂480a、及驅動該機械臂480a之驅動部480。此種插入型內視鏡相機400B係連接於電纜490，該電纜490具有：用於對驅動部480傳送機械臂控制信號CTL之配線490A、及用於傳送基於拍攝圖像之影像信號Dout之配線490B。
圖19係表示其他應用例之視覺處理晶片(視覺處理晶片500)之整體構成之功能方塊圖。視覺處理晶片500係埋入眼睛之眼球E1內側之壁(具有視覺神經之網膜E2)之一部分而使用之人工網膜。該視覺處理晶片500例如埋設於網膜E2之神經節細胞C1、水平細胞C2及視細胞C3中之任一者之部分，例如具備固體攝像元件22、信號處理電路510、及刺激電極部520。
藉此，於固體攝像元件22中取得基於進入至眼睛之入射光之電性信號，並於信號處理電路510中處理該電性信號，藉此對刺激電極部520供給特定控制信號。刺激電極部520係具有根據所輸入之控制信號，對視覺神經賦予刺激(電性信號)之功能者。
本技術亦可應用於此種裝置。
另，本說明書中所記載之效果終究為例示，並非限制者，亦可 為其他效果。
另，本技術之實施形態並非限定於上述實施形態者，可在不脫離本技術之.要旨之範圍內，進行各種變更。
另，本技術亦可採用如下構成。
(1)
一種攝像元件，其包括：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其將自上述像素陣列部讀取之類比信號轉換為數位信號；上述像素陣列部配置於第1層之基板；且上述列電路與上述行處理部分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
(2)
如上述(1)之攝像元件，其中上述列電路之垂直方向之長度為上述像素陣列部之垂直方向之長度以上。
(3)
如上述(1)或上述(2)之攝像元件，其中上述行處理部之水平方向之長度為上述像素陣列部之水平方向之長度以上。
(4)
如上述(1)至(3)任一項之攝像元件，其中上述列電路係以已將配置有上述像素陣列部之第1基板與配置有上述列電路之第2基板積層時，上述像素陣列部之水平方向之中心軸與上述列電路之水平方向之中心軸處於偏離之位置之方式，配置於上 述第2基板。
(5)
如上述(1)至(4)任一項之攝像元件，其中上述行處理部係以配置有上述像素陣列部之第1基板與配置有上述行處理部路之第2基板積層時，上述像素陣列部之垂直方向之中心軸與上述行處理部之垂直方向之中心軸處於偏離之位置之方式，配置於上述第2基板。
(6)
如上述(1)至(5)任一項之攝像元件，其中將記憶體與上述列電路或上述行處理部配置於同一基板上。
(7)
一種電子機器，其包括：攝像元件；及信號處理部，其對自上述攝像元件輸出之信號進行信號處理；上述攝像元件具有：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其將自上述像素陣列部讀取之類比信號轉換為數位信號；上述像素陣列部係配置於第1層之基板；上述列電路與上述行處理部分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
(8)
一種攝像元件，其包含：像素陣列部，其以二維配置有包含光電轉換元件之像素； 上述像素陣列部配置於第1層之基板；且控制上述像素陣列部之電路與處理來自上述像素陣列部之信號之電路中之處理類比信號之電路、與處理數位信號之電路，分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板之基板。
(9)
如上述(8)之攝像元件，其中將自上述像素陣列部讀取之類比信號轉換為數位信號之行處理部中之處理上述類比信號之電路、與處理上述數位信號之電路，分別配置於上述不同基板。
(10)
如上述(8)或(9)之攝像元件，其中於上述第1層之基板及上述第1層之基板的下位層之複數片基板各者，配置有僅由低耐壓電晶體或高耐壓電晶體構成之電路。
(11)
一種電子機器，其包含：攝像元件；及信號處理部，其對自上述攝像元件輸出之信號，進行信號處理；上述攝像元件具有：像素陣列部，其以二維配置有包含光電轉換元件之像素；上述像素陣列部係配置於第1層之基板；控制上述像素陣列部之電路與處理來自上述像素陣列部之信號之電路中之處理類比信號之電路、與處理數位信號之電路，分別配置於上述第1層之基板的下位層之不同基板、即積層於上述第1層之基板 之基板。

Claims (16)

  1. 一種攝像元件，其包括：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其包括比較器及計數器，上述行處理部將自上述像素陣列部讀取之類比信號轉換為數位信號；且上述像素陣列部配置於第1基板；上述列電路配置於第2基板；上述行處理部配置於第3基板；上述第1基板、第2基板及第3基板係積層；上述比較器包括第1部分及第2部分；上述計數器包括第1部分及第2部分；上述比較器及上述計數器之上述第1部分係於上述第3基板之第1區域配置成彼此相鄰；上述比較器及上述計數器之上述第2部分係於上述第3基板之第2區域配置成彼此相鄰；於俯視時，上述第1部分與上述第2部分係於垂直方向彼此分離；上述第1部分與上述第2部分於水平方向之長度相等，且於垂直方向彼此排成直線。
  2. 如請求項1之攝像元件，其中上述列電路之上述垂直方向之長度為上述像素陣列部之上述垂直方向之長度以上。
  3. 如請求項1之攝像元件，其中上述行處理部之上述水平方向之長度為上述像素陣列部之上述水平方向之長度以上。
  4. 如請求項1之攝像元件，其中以使上述像素陣列部之上述水平方向之中心軸與上述列電路之上述水平方向之中心軸處於偏離之位置之方式，配置於上述第2基板。
  5. 如請求項1之攝像元件，其中以使上述像素陣列部之上述垂直方向之中心軸與上述行處理部之上述垂直方向之中心軸處於偏離之位置之方式，配置於上述第3基板。
  6. 如請求項1之攝像元件，其中將記憶體與上述第2基板或上述第3基板上。
  7. 如請求項1之攝像元件，其中上述第2基板係配置於上述第1基板與上述第3基板之間。
  8. 如請求項1之攝像元件，其中上述第3基板係配置於上述第1基板與上述第2基板之間。
  9. 如請求項1之攝像元件，其更包括：記憶體，其於俯視時鄰接上述列電路並配置於上述第2基板上，且上述記憶體包含複數之記憶胞，其與上述列電路之移位暫存器分離。
  10. 如請求項1之攝像元件，其更包括：圖像信號處理電路，其於俯視時配置於上述第3基板之上述第1區域與上述第2區域之間；且上述第1部分及上述第2部分於上述水平方向之長度係與上述像素陣列於上述水平方向之長度相等。
  11. 如請求項1之攝像元件，其更包括：圖像信號處理電路，其於俯視時配置於上述第3基板之上述第1區域與上述第2區域之間；及記憶體，其於俯視時鄰接上述列電路並配置於上述第2基板上。
  12. 如請求項11之攝像元件，其中於俯視時，上述記憶體之垂直方向之長度為上述列電路之上述垂直方向之長度以上。
  13. 如請求項11之攝像元件，其中於俯視時，第2基板上之上述記憶體係與第3基板上之上述行處理部重疊；於俯視時，第2基板上之上述記憶體係與第3基板上之上述圖像信號處理電路重疊。
  14. 如請求項11之攝像元件，其中於俯視時，上述像素陣列部之垂直方向之長度為上述記憶體之上述垂直方向之長度以上；且於俯視時，上述像素陣列部係與第2基板上之上述記憶體重疊。
  15. 如請求項1之攝像元件，其中上述比較器係耦合於垂直信號線及數位-類比轉換器。
  16. 一種電子機器，其包含：攝像元件；及圖像信號處理電路，其對自上述攝像元件輸出之信號進行信號處理；且上述攝像元件具有：像素陣列部，其以二維配置有包含光電轉換元件之像素；列電路，其控制上述像素陣列部之列掃描；及行處理部，其包括比較器及計數器，上述行處理部將自上述像素陣列部讀取之類比信號轉換為數位信號；上述像素陣列部係配置於第1基板；上述列電路係配置於第2基板；上述行處理部係配置於第3基板；上述第1基板、第2基板及第3基板係積層；上述比較器包括第1部分及第2部分；上述計數器包括第1部分及第2部分；上述比較器及上述計數器之上述第1部分係於上述第3基板之第1區域配置成彼此相鄰；上述比較器及上述計數器之上述第2部分係於上述第3基板之第2區域配置成彼此相鄰；於俯視時，上述第1部分與上述第2部分係於垂直方向彼此分離；上述第1部分與上述第2部分於水平方向之長度相等，且於垂直方向彼此排成直線。
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