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JP2008181978A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】チップ面積を縮小することができる、メモリ素子を３次元に配置した不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の不揮発性半導体記憶装置は、抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、メモリ素子群の複数のメモリ素子それぞれの一端にそれぞれ接続された複数のソース線と、を有する。複数のメモリ素子群の前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層である。
【選択図】図１

Description

本発明は電気的にデータの書き換えが可能な半導体記憶装置及びその製造方法に関する。
半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。
そこで、近年、メモリの集積度を高めるために、メモリ素子を３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至４及び非特許文献１）。
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセルを単純に積層していくものが多く、積層数の増加に伴うコスト増大が避けられない。
また、従来の積層型の不揮発性半導体記憶装置は、ワード線、ビット線及びソース線が階層毎にそれぞれ独立して存在している。よって、積層数が多くなるに従って、ワード線、ビット線及びソース線を駆動するドライバートランジスタの数が多くなり、チップ面積の増大が避けられない。
特開２００３−０７８０４４号 米国特許第５,５９９,７２４号 米国特許第５,７０７,８８５号 Endoh et al., "Novel Ultrahigh-Density Flash Memory With aStacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEEE TRANSACTIONSON ELECTRON DEVICES, VOL. 50, NO4, pp945-951, April 2003
本発明は、不揮発性メモリ素子を３次元に積層した新規な構造を有し、チップ面積を縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の一実施態様によれば、
抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、
前記メモリ素子群の前記複数のメモリ素子それぞれの一端にそれぞれ接続された複数のソース線と、
を有し、
前記複数のメモリ素子群の前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層であることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一実施態様によれば、
抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、
前記メモリ素子群の前記複数のメモリ素子それぞれの一端にソース及びドレインの一方がそれぞれ接続された複数の選択トランジスタと、
前記のメモリ素子群の前記複数のメモリ素子それぞれの他端にそれぞれ接続された複数のソース線と、
前記複数の選択トランジスタのソース及びドレインの他方がそれぞれ接続された複数のビット線と、
前記複数の選択トランジスタのゲートがそれぞれ接続された複数のワード線と、
を有し、
前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層であることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法によると、チップ面積を縮小した不揮発性半導体記憶装置を実現することができる。
以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施形態について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
（実施形態１）
（単極性動作の不揮発性半導体記憶装置１）
（ＯｘＲＲＡＭ：Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）
実施形態１に係る本発明の不揮発性半導体記憶装置１の概略構成図を図１に示す。本実施形態に係る本発明の不揮発性半導体記憶装置１は、メモリ素子領域３、複数のビット線５、ビット線駆動回路７、複数のソース線９、複数のワード線１１、ワード線駆動回路１３等を有している。実施形態１に係る本発明の不揮発性半導体記憶装置１のメッキ用配線部１７は、不揮発性半導体記憶装置１のメッキプロセスの後に切除された部分を示している。図１に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、メモリ素子領域３を構成するメモリ素子１５は、半導体層を複数積層することによって形成されている。図１に示すとおり、各層のソース線９は、ある領域で２次元的に広がっている。各層のソース線９は、それぞれ同一層からなる板状の平面構造を有している。本実施形態に係る不揮発性半導体記憶装置１は、メモリ素子１５に流れる電流の向きが一定である。本実施形態に係る不揮発性半導体記憶装置１を「単極性動作の不揮発性半導体記憶装置」という場合がある。
本実施形態に係る不揮発性半導体記憶装置１は、メモリ素子１５が金属酸化物を有する抵抗変化素子を有しているので、ＯｘＲＲＡＭ（Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）という場合がある。
図２（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３の一部の概略構成図である。図２（Ｃ）は、メモリ素子領域３の上面図である。図２（Ｃ）においては、説明の便宜上、一部は、その上部構造が剥離されて示されている。図２（Ａ）は、メモリ素子領域３の断面図であり、図２（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図２（Ｂ）は、メモリ素子領域３の断面図であり、図２（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図２に示すとおり、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５を有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであり、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図３（Ａ）は、図２（Ａ）と同様、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３の一部の断面図である。図３（Ｄ）は、メモリ素子１５の部分拡大図であり、図３（Ｅ）は、メモリ素子１５の等価回路図である。図３（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置１の一部の等価回路である。図３（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５が積層されている。本実施形態においては、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５からなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３は、図１に示すとおり、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、金属層１６３ａ、酸化遷移金属層１６０ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、金属層１６３ａ、酸化遷移金属層１６０ｂ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、金属層１６３ａ、酸化遷移金属層１６０ｃ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、金属層１６３ａ、酸化遷移金属層１６０ｄ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有するメモリ素子１５ｄを有している。
図３に示すメモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、それぞれに共通した金属層１６３ａを有しており、この金属層１６３ａによって、各メモリ素子１５ａ〜１５ｄの一端がそれぞれ電気的に接続されている。また、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、板状に形成されており、それぞれソース線９を構成する。本実施形態係る不揮発性半導体記憶装置１のメモリ素子領域３においては、全てのメモリストリングス２８は、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。同一のソース線９によって接続されている複数のメモリ素子をメモリ素子群という。なお、ソース線９は、メモリ素子に流れる電流の向きにより、ドレイン線となる。よって、ソース線９を単に配線という場合がある。
図３（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５ａは、金属層１６３ａ、酸化遷移金属層１６０ａ及び金属シリサイド層１５８ａでなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａでなるダイオード１５ａ２を有している。つまり、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５ａは、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄについてもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置１においては、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる、板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置１においては、図３に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図２及び図３においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置１においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置１における「読み出し動作」、「書き込み動作」及び「消去動作」について図４〜図９を参照しながら説明する。図４〜図９に示すとおり、本実施形態に係る本発明の不揮発性半導体記憶装置１における「読み出し動作」、「書き込み動作」及び「消去動作」を説明するにあたり、説明の便宜上、３本のビット線ＢＬ１〜ＢＬ３、３本のワード線ＷＬ１〜ＷＬ３及び３本のソース線ＳＬ１〜ＳＬ３によって選択される２７個のメモリ素子１５からなるメモリ素子領域３を例に採って説明する。ここでは、２７個のメモリ素子１５をＭ（ｉ，ｊ，ｋ）で示している。“ｉ”はワード線Ｗｉに、“ｊ”はビット線Ｂｉに対応し、“ｋ”はソース線Ｓｋに対応している。なお、本発明の不揮発性半導体記憶装置１のメモリ素子領域３は、図４〜図９に示されるものに限定されるわけではない。図４〜図６に示す本実施形態においては、それぞれのメモリ素子１５は、抵抗変化素子、及び当該抵抗変化素子の一端に接続され、抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。なお、図７〜図９に示すとおり、このダイオードの接続を反対にしてもよい。また、本実施形態においては、メモリ素子Ｍのことを「ビット」という場合もある。
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるメモリ素子のパラメータは、以下のとおりと仮定していが、これに限定されるわけではない。
書き込み電圧Ｖ_set＝０.５Ｖ
消去電圧Ｖ_reset＝１Ｖ
ダイオードのブレイクダウン電圧ＶBD＝２Ｖ
ここで、図８２に単極性動作のメモリ素子に電圧を印加した場合に流れる電流の大きさを示すグラフの例である。図８２においては、印加電圧（バイアス電圧）を横軸とし、電流を縦軸としている。点線はデータの書き込み時（Ｓｅｔ時）のグラフであり、実線はデータの消去時（Ｒｅｓｅｔ時）のグラフである。図８２に示すように、単極性動作のメモリ素子における印加電圧−電流特性は、データ書き込み時とデータ消去時とで流れる電流に差が生じる。
（本実施形態に係る不揮発性半導体記憶装置の読み出し動作（単極性の読み出し動作（Ｒｅａｄ動作）））
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータ（情報）の「読み出し動作」について、メモリ素子Ｍ（２，１，２）に記憶されているデータの読み出し動作を例にとって図４を参照して説明する。本実施形態に係る本発明の不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３それぞれに接続されたトランジスタをＯＮ又はＯＦＦすることによって、ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に信号を印加するようにしている。なお、ここで説明する本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの読み出し動作時のワード線、ビット線、ソース線等に印加する電圧のバイアス関係は一例であり、これに限定されるわけではない。
まず、データを読み出す選択メモリ素子Ｍ（２，１，２）に接続されているワード線ＷＬ２にＶon（例えば、Ｖon＝３Ｖ）を印加し、他のワード線ＷＬ１及びＷＬ３にＶoff（例えば、Ｖoff＝０Ｖ）を印加する。また、データを読み出す選択メモリ素子Ｍ（２，１，２）に接続されているソース線ＳＬ２にＶSLread（例えば、ＶSLread＝０Ｖ）を印加し、他のソース線ＳＬ１及びＳＬ３をフローティングにする。そして、データを読み出す選択メモリ素子Ｍ（２，１，２）に接続されているビット線ＢＬ１にＶBLread（例えば、ＶBLread＝０.２Ｖ）を印加し、他のビット線ＢＬ２及びＢＬ３をフローティングにする。ここで、ビット線ＢＬ１に流れる電流を検知することにより、メモリ素子Ｍ（２，１，２）に記憶されている情報を読み出すことができる。つまり、選択メモリ素子Ｍ（２，１，２）の抵抗値によって、ビット線ＢＬ１に流れる電流値が変化し、この電流値を検出することにより、メモリ素子Ｍ（２，１，２）に記憶されている情報を読み出すことができる。ここで、非選択メモリ素子Ｍについては、非選択メモリ素子Ｍを間に挟むビット線ＢＬとソース線ＳＬの間に逆バイアスに電圧設定されるダイオードが必ず存在する為、非選択メモリ素子には電流が流れない。
他のメモリ素子Ｍ（ｉ，ｊ，ｋ）に記憶されているデータを読み出す場合であっても、読み出したいメモリ素子Ｍ（ｉ，ｊ，ｋ）に接続されているワード線、ビット線及びソース線に、上述したメモリ素子Ｍ（２，１，２）に印加した信号と同様の信号を印加することによってメモリ素子Ｍ（ｉ，ｊ，ｋ）に記憶されているデータを読み出すことができる。
本実施形態においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。このダイオードの接続を反対にした例における選択メモリ素子Ｍ（２，１，２）のデータの読み出し動作のワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加される信号のバイアス条件を図７に示す。図７に示す例においては、図４に示す例におけるビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加する信号の極性を反転させることにより、選択メモリセルＭのデータを読み出すことができる。
（本実施形態に係る不揮発性半導体記憶装置の書き込み動作（単極性の書き込み動作（Ｓｅｔ動作）））
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの「書き込み動作」について、メモリ素子Ｍ（２，１，２）へのデータの書き込み動作を例にとって図５を参照して説明する。なお、ここで説明する本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの書き込み動作時のワード線、ビット線、ソース線等に印加する電圧のバイアス関係は一例であり、これに限定されるわけではない。
まず、データを書き込む選択メモリ素子Ｍ（２，１，２）に接続されているワード線ＷＬ２にＶon（例えば、Ｖon＝３Ｖ）を印加し、他のワード線ＷＬ１及びＷＬ３にＶoff（例えば、Ｖoff＝０Ｖ）を印加する。また、データを書き込む選択メモリ素子Ｍ（２，１，２）に接続されているソース線ＳＬ２にＶSLset（例えば、ＶSLset＝０Ｖ）を印加し、他のソース線ＳＬ１及びＳＬ３をフローティングにする。そして、データを書き込む選択メモリ素子Ｍ（２，１，２）に接続されているビット線ＢＬ１にＶBLset（例えば、ＶBLset＝０.７Ｖ）を印加し、他のビット線ＢＬ２及びＢＬ３をフローティングにする。この時、ビット線ＢＬ１には電流が流れ、選択メモリ素子Ｍ（２，１，２）の抵抗変化素子の抵抗値が、抵抗変化素子に流れる電流量に応じて変化する。このように、選択メモリ素子Ｍ（２，１，２）の抵抗値を変化させることにより、選択メモリ素子Ｍ（２，１，２）にデータを書き込むことができる。ここで、非選択メモリ素子Ｍについては、非選択メモリ素子Ｍを間に挟むビット線ＢＬとソース線ＳＬの間に逆バイアスに電圧設定されたダイオードが必ず存在する為、非選択メモリ素子には電流が流れない。
他のメモリ素子Ｍ（ｉ，ｊ，ｋ）にデータを書き込む場合であっても、データを書き込みたいメモリ素子Ｍ（ｉ，ｊ，ｋ）に接続されているワード線、ビット線及びソース線に、上述したメモリ素子Ｍ（２，１，２）に印加した信号と同様の信号を印加することによってメモリ素子Ｍ（ｉ，ｊ，ｋ）にデータを書き込むことができる。
本実施形態においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。このダイオードの接続を反対にした例における選択メモリ素子Ｍ（２，１，２）のデータの書き込み動作のワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加される信号のバイアス条件を図８に示す。図８に示す例においては、図５に示す例におけるビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加する信号の極性を反転させることにより、選択メモリセルＭにデータを書き込むことができる。
（本実施形態に係る不揮発性半導体記憶装置の消去動作（単極性の消去動作（Ｒｅｓｅｔ動作）））
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの「消去動作」について、図６を用いてメモリ素子Ｍ（２，１，２）のデータの消去動作を例にとって説明する。
まず、データを消去する選択メモリ素子Ｍ（２，１，２）に接続されているワード線ＷＬ２にＶon（例えば、Ｖon＝３Ｖ）を印加し、他のワード線ＷＬ１及びＷＬ３にＶoff（例えば、Ｖoff＝０Ｖ）を印加する。また、データを消去する選択メモリ素子Ｍ（２，１，２）に接続されているソース線ＳＬ２にＶSLreset（例えば、ＶSLreset＝０Ｖ）を印加し、他のソース線ＳＬ１及びＳＬ３をフローティングにする。そして、データを消去する選択メモリ素子Ｍ（２，１，２）に接続されているビット線ＢＬ１にＶBLreset（例えば、ＶBLreset＝１.５Ｖ）を印加し、他のビット線ＢＬ２及びＢＬ３をフローティングにする。
このようなバイアス状態を形成することにより、選択メモリ素子Ｍ（２，１，２）にデータ書き込み動作の時に流れる電流より大きな電流が流れ、メモリ素子Ｍ（２，１，２）の抵抗変化素子の抵抗値が変化し、メモリ素子Ｍ（２，１，２）のデータが消去される。データを消去する選択メモリ素子Ｍ（２，１，２）においては、メモリ素子Ｍ（２，１，２）のダイオードに対して順バイアス状態となるため、選択メモリ素子Ｍ（２，１，２）に電流が流れる。一方、非選択メモリ素子Ｍについては、非選択メモリ素子Ｍを間に挟むビット線ＢＬとソース線ＳＬの間に逆バイアスに電圧設定されたダイオードが必ず存在する為、非選択メモリ素子には電流が流れない。
他のメモリ素子Ｍ（ｉ，ｊ，ｋ）のデータを消去する場合であっても、データを消去するメモリ素子Ｍ（ｉ，ｊ，ｋ）に接続されているワード線、ビット線及びソース線に、上述したメモリ素子Ｍ（２，１，２）に印加した信号と同様の信号を印加することによってメモリ素子Ｍ（ｉ，ｊ，ｋ）のデータを消去することができる。
本実施形態においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。このダイオードの接続を反対にした例における選択メモリ素子Ｍ（２，１，２）のデータの消去動作のワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加される信号のバイアス条件を図９に示す。図９に示す例においては、図６に示す例におけるビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加する信号の極性を反転させることにより、選択メモリセルＭからデータを消去することができる。
次に、図１０〜図１２に本実施形態に係る本発明の不揮発性半導体記憶装置の別の例を示す。図１０〜図１２に示す例においては、メモリ素子部の上下両方に選択トランジスタ、ワード線及びビット線を設けた例である。下部側ワード線ＷＬ１１〜ＷＬ１３及び上部側ワード線ＷＬ２１〜ＷＬ２３、下部側ビット線ＢＬ１１〜ＢＬ１３及び上部側ビット線ＢＬ２１〜ＢＬ２３、並びにソース線ＳＬ１〜ＳＬ３それぞれに接続されたトランジスタをＯＮ又はＯＦＦすることによって、下部側ワード線ＷＬ１１〜ＷＬ１３及び上部側ワード線ＷＬ２１〜ＷＬ２３、下部側ビット線ＢＬ１１〜ＢＬ１３及び上部側ビット線ＢＬ２１〜ＢＬ２３、並びにソース線ＳＬ１〜ＳＬ３に信号を印加するようにしている。図１０〜図１２に示す例においては、データの読み出し、書き込み、消去の際に各メモリ素子Ｍ（ｉ，ｊ，ｋ）に印加するバイアス電圧を設定するために、以下の３つの方法がある。
（１）下部側ワード線ＷＬ１１〜ＷＬ１３、下部側ビット線ＢＬ１１〜ＢＬ１３及びソース線ＳＬ１〜ＳＬ３を選択する
（２）上部側ワード線ＷＬ２１〜ＷＬ２３、上部側ビット線ＢＬ２１〜ＢＬ２３及びソース線ＳＬ１〜ＳＬ３を選択する
（３）下部側ワード線ＷＬ１１〜ＷＬ１３及び上部側ワード線ＷＬ２１〜ＷＬ２３、下部側ビット線ＢＬ１１〜ＢＬ１３及び上部側ビット線ＢＬ２１〜ＢＬ２３、並びにソース線ＳＬ１〜ＳＬ３を選択する
図１０に示す例においてはメモリ素子Ｍ（２，１，２）のデータを読み出す場合のバイアス関係を示している。図１１に示す例においてはメモリ素子Ｍ（２，１，２）にデータを書き込む場合のバイアス関係を示している。図１２に示す例においてはメモリ素子Ｍ（２，１，２）のデータを消去する場合のバイアス関係を示している。なお、ここで説明する本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの読み出し動作時のワード線、ビット線、ソース線等に印加する電圧のバイアス関係は一例であり、これに限定されるわけではない。これら図１０〜図１２に示す本実施形態に係る本発明の不揮発性半導体記憶装置の「読み出し動作」、「書き込み動作」及び「消去動作」は、それぞれ、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」と同様であるので、ここでは、改めて説明しない。
なお、図１０〜図１２に示す例においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。上述したように、このダイオードの接続を反対にするようにしてもよい。
（実施形態１に係る単極性動作の不揮発性半導体記憶装置の製造プロセス）
（ＯｘＲＲＡＭ：Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）
本実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスについて、以下図１３〜図３７を参照しながら説明する。なお、図１３〜図３７においては、本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の一部が示されている。図１３（Ｃ）〜図３７（Ｃ）は、メモリ素子領域３の上面図である。図１３（Ａ）〜図３７（Ａ）は、メモリ素子領域３の断面図であり、図１３（Ｃ）〜図３７（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図１３（Ｂ）〜図３７（Ｂ）は、メモリ素子領域３の断面図であり、図１３（Ｃ）〜図３７（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。また、図１３（Ａ）〜図３７（Ａ）及び図１３（Ｃ）〜図３７（Ｃ）において、破線で示す右側の部分は、後述するメッキ処理用の配線部分を示している。なお、ここで説明する本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の製造プロセスは、本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の製造プロセスの一例に過ぎず、これに限定されるわけではない。
図１３に示すとおり、シリコン基板１００上に絶縁膜１０２を形成する。シリコン基板の替わりに、ポリシリコンや金属膜を形成したガラス基板や石英基板等を用いてもよい。本実施形態においては、絶縁膜１０２としてプラズマＣＶＤ法による酸化珪素膜（ＳｉＯ２）を用いる。また、絶縁膜１０２として、窒化珪素膜（ＳｉｘＮｙ）等を用いてもよい。次に、金属層１０４を形成する（図１３）。本実施形態においては、金属層１０４としてスパッタリング法によってタングステン（Ｗ）を形成する。
次に、レジストマスクを形成し（図示せず）、ドライエッチングを行うことにより金属層１０４及び絶縁膜１０２をパターンニングし、１０２ａ及び１０４ａからなるパターン、１０２ｂ及び１０４ｂからなるパターン、１０２ｃ及び１０４ｃからなるパターン、並びに１０２ｄ及び１０４ｄからなるパターンを形成する（図１４）。１０４ａ、１０４ｂ、１０４ｃ及び１０４ｄは、ビット線ＢＬとなる。
次に、層間絶縁膜１０６を形成し、平坦化することによって、層間絶縁膜１０６ａ、１０６ｂ、１０６ｃ及び１０６ｄを形成する（図１５）。本実施形態においては、層間絶縁膜１０６には、プラズマＣＶＤ法による酸化珪素膜（ＳｉＯ２）を用いる。プラズマＣＶＤ法によって酸化珪素膜（ＳｉＯ２）を形成する場合には、ＴＥＯＳ（テトラエトキシシラン）を用いてもよい。層間絶縁膜１０６の平坦化には、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いる。
次に、後にホールを形成する際のエッチングストッパー膜として窒化珪素膜１０８、絶縁膜として酸化珪素膜１１０、不純物が添加された導電性のポリシリコン膜１１２、絶縁膜として酸化珪素膜１１４を順に形成する（図１６）。本実施形態においては、ポリシリコン膜１１２として、ｐ型のポリシリコン膜１１２を形成する。
次に、レジストマスクを形成し（図示せず）、酸化珪素膜１１４、ポリシリコン膜１１２、酸化珪素膜１１０及び窒化珪素膜１０８をドライエッチングすることにより、ホール１１６ａ〜１１６ｈを形成する（図１７）。本実施形態においては、円柱状のホール１１６ａ〜１１６ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、絶縁膜１１８として酸化珪素膜１１８を形成する（図１８）。この酸化珪素膜１１８の一部は、縦型トランジスタ２０のゲート絶縁膜となる。
次に、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって、酸化珪素膜１１８の一部を金属層１０４ａ〜１０４ｄの表面が露出するまでエッチングし、酸化珪素膜１１８ａ〜１１８ｈを形成する（図１９）。
次に、不純物が添加された導電性ポリシリコン膜１２０を形成し、平坦化することによって、ポリシリコン膜１２０ａ〜１２０ｈを形成する（図２０）。本実施形態においては、ポリシリコン膜１２０ａ〜１２０ｈとして、ｎ型のポリシリコン膜を形成する。平坦化には、ＣＭＰ法を用いてもよいし、エッチバック法を用いてもよい。ポリシリコン膜１２０ａ〜１２０ｈは、後に、縦型トランジスタ２０のチャネル形成領域となる。
次に、レジストマスクを形成し（図示せず）、絶縁膜１１０、ポリシリコン膜１１２及び絶縁膜１１４の一部をエッチングすることにより（１２２ａ及び１２２ｂ）、パターンニングされたポリシリコン膜１２４ａ〜１２４ｃを形成する（図２１）。パターンニングされたポリシリコン膜１２４ａ〜１２４ｃは、後に、ワード線ＷＬとなる。
次に、層間絶縁膜１２６を形成し、平坦化することによって、層間絶縁膜１２６ａ及び１２６ｂを形成する（図２２）。本実施形態においては、層間絶縁膜１２６には、プラズマＣＶＤ法による酸化珪素膜（ＳｉＯ２）を用いる。プラズマＣＶＤ法によって酸化珪素膜（ＳｉＯ２）を形成する場合には、ＴＥＯＳを用いてもよい。層間絶縁膜１２６の平坦化には、例えばＣＭＰ法を用いる。
次に、後にホールを形成する際のエッチングストッパー膜として窒化珪素膜１２８を形成する（図２３）。そして、絶縁膜として酸化珪素膜とｎ型の不純物を添加した導電性のポリシリコン膜とを交互に形成し、酸化珪素膜１３０、ｎ型ポリシリコン膜１３２、酸化珪素膜１３４、ｎ型ポリシリコン膜１３６、酸化珪素膜１３８、ｎ型ポリシリコン膜１４０、酸化珪素膜１４２、ｎ型ポリシリコン膜１４４、及び酸化珪素膜１４６を形成する（図２３）。なお、ｎ型ポリシリコン膜１３２、ｎ型ポリシリコン膜１３６、ｎ型ポリシリコン膜１４０、ｎ型ポリシリコン膜１４４の代わりに、ｎ型のアモルファスシリコン膜を形成するようにしてもよい。
次に、レジストマスクを形成し（図示せず）、基板１００までエッチングすることにより、溝１４８を形成する（図２４）。
次に、ｎ型の不純物を添加した導電性のポリシリコン膜１５０を形成する（図２５）。
次に、反応性イオンエッチング法によって、ｎ型ポリシリコン膜１５０の一部を基板１００の表面が露出するまでエッチングし、ｎ型ポリシリコン膜１５０ａを形成する（図２６）。溝１４８に形成されるｎ型ポリシリコン膜１５０ａは、メモリ素子形成時のメッキ用配線となる。
次に、層間絶縁膜１５２を形成し、平坦化する（図２７）。本実施形態においては、層間絶縁膜１５２には、プラズマＣＶＤ法による酸化珪素膜（ＳｉＯ２）を用いる。プラズマＣＶＤ法によって酸化珪素膜（ＳｉＯ２）を形成する場合には、ＴＥＯＳを用いてもよい。層間絶縁膜１５２の平坦化には、ＣＭＰ法を用いてもよいし、エッチバック法を用いてもよい。
次に、レジストマスクを形成し（図示せず）、酸化珪素膜１３０、１３４、１３８、１４２及び１４６並びにｎ型ポリシリコン膜１３２、１３６、１４０及び１４４の一部をエッチングすることにより、ホール１５４ａ〜１５４ｈを形成する（図２８）。このとき、窒化珪素膜１２８がエッチングストッパー膜として機能する。なお、本実施形態においては、円柱状のホール１５４ａ〜１５４ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、例えば等方的なドライエッチングを行うことにより、ホール１５４ａ〜１５４ｈの側面のｎ型ポリシリコン１３２，１３６、１４０及び１４４を後退させ、ｎ型ポリシリコン１３２ａ，１３６ａ、１４０ａ及び１４４ａを形成する（図２９）。
次に、ｐ型不純物を含んだガス雰囲気で基板１００を高温処理することにより、ｐ型不純物を１３２ａ，１３６ａ、１４０ａ及び１４４ａさせ、浅いｐ型拡散領域１５６ａ〜１５６ｔを形成する（図３０）。これら浅いｐ型拡散領域１５６ａ〜１５６ｔとｎ型ポリシリコン１３２ａ，１３６ａ、１４０ａ及び１４４ａとが、それぞれ、ＰＮ接合を形成し、ダイオードを構成する。
次に、浅いｐ型拡散領域１５６ａ〜１５６ｔの表面をプラチナ（Ｐｔ）でシリサイド化することにより、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを形成する（図３１）。
次に、基板１００を一方の電極とし、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを他方の電極とし、電界メッキ法によりプラチナ（Ｐｔ）をプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に形成する（図３２）。電界メッキ法を用いる場合は、メッキ溶液との間で電子のやり取りを行う電極となる部分に金属が堆積する。ここでは、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔがメッキ溶液との間で電子のやり取りを行う電極となり、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）が形成される。基板１００を電極とするには、基板１００の裏側やbevel部に電流を流せばよい。このとき、図３２の矢印（ｃｕｒｒｅｎｔ ｐａｔｈ）で示すとおり、基板１００からｎ型ポリシリコン層１５０ａを介してプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔへ電流が流れる。なお、本実施形態においては、電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）でなる電極保護膜を形成したが、無電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に電極を形成するようにしてもよい。無電界メッキ法によれば、基板１００からプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔへ電流を流すためのｎ型ポリシリコン層１５０ａのような配線が不要となる。
次に、基板１００全面に遷移金属層を形成し、遷移金属層を酸化することにより、酸化遷移金属層１６０を形成する（図３３）。本実施形態においては、酸化遷移金属層１６０として、酸化ニッケル（ＮｉＯ）を用いる。酸化遷移金属層１６０としては、ＮｉＯ、ＭｎＯ、Ｃｒ２Ｏ３、Ｍｎ２Ｏ３、Ｆｅ２Ｏ３、Ａｌ２Ｏ３、ＣｕＯ２、ＴｉＯ２、ＺｒＯ２、ＺｎＯ等を用いてもよい。
次に、反応性イオンエッチングにより、酸化遷移金属層１６０の一部及び窒化珪素膜１２８の一部をエッチング除去し、ホール１６２ａ〜１６２ｈを形成する（図３４）。
次に、金属層としてプラチナ層１６３を形成する（図３５）。その後、ホール１６２ａ〜１６２ｈを埋めるように窒化チタン（ＴｉＮ）層１６４を形成する（図３５）。金属層として、プラチナ以外に、ＲｅＯ３、ＩｒＯ２、ＯｓＯ２、ＲｈＯ２、ＮＭｏＯ２、ＲｕＯ２、ＴｉＮ等を用いてもよい。また、窒化チタン層１６４の替わりに、Ｗ等を用いてもよい。その後、プラチナ層１６３及び窒化チタン層１６４に対しＣＭＰやエッチバック等による平坦化処理を行い、酸化珪素膜１４６の表面を露出させる。
本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の完成時に、ポリシリコン層１５０ａが残っていると全てのソース線が導通してしまう。よって、レジストマスクを形成し（図示せず）、図３６（Ａ）のＤで示す部分をエッチング除去する（図３６）。この工程によって、電界メッキ法によって、電極保護膜を形成するために用いた配線（ポリシリコン層１５０ａ）を除去し、ソース線をそれぞれ電気的に絶縁する。
その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３が完成する（図１）。
また、図３５で示す工程後、レジストマスクを形成し（図示せず）、図３７（Ａ）のＥで示す部分をエッチング除去し、ソース線をそれぞれ電気的に絶縁するようにしてもよい（図３７）。この場合、メッキ用の配線（ポリシリコン層１５０ａ）部は残存することになる。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３が完成する（図３８）。
（実施形態２）
（双極性動作の不揮発性半導体記憶装置１）
（ＯｘＲＲＡＭ：Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）
本実施形態２に係る不揮発性半導体記憶装置１は、メモリ素子１５に流れる電流の向きが双方向である。ここでは、メモリ素子１５に流れる電流の向きが双方向である本実施形態に係る不揮発性半導体記憶装置１を「双極性動作の不揮発性半導体記憶装置」という場合がある。
本実施形態２に係る不揮発性半導体記憶装置１は、メモリ素子１５が金属酸化物を有する抵抗変化素子を有しているＯｘＲＲＡＭ（Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）を例にとって説明する。なお、本実施形態２に係る不揮発性半導体記憶装置１と実施形態１に係る不揮発性半導体記憶装置１とは、同様の構造を有しているので、ここでは、改めて説明しない。しかし、本実施形態２に係る不揮発性半導体記憶装置１においては、メモリ素子１５に流れる電流の向きが双方向であり、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに印加される信号のバイアス条件が異なる。
本実施形態に係る本発明の不揮発性半導体記憶装置１における「消去動作」について図３９を参照しながら説明する。本実施形態に係る本発明の不揮発性半導体記憶装置１における「読み出し動作」及び「書き込み動作」は、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１（単極性動作の不揮発性半導体記憶装置）の「読み出し動作」及び「書き込み動作」と同様であるので、ここでは、改めて説明しない。
図３９に示すとおり、実施形態１と同様、本実施形態２に係る本発明の不揮発性半導体記憶装置１における「読み出し動作」、「書き込み動作」及び「消去動作」を説明するにあたり、説明の便宜上、３本のビット線ＢＬ１〜ＢＬ３、３本のワード線ＷＬ１〜ＷＬ３及び３本のソース線ＳＬ１〜ＳＬ３によって選択される２７個のメモリ素子１５からなるメモリ素子領域３を例に採って説明する。ここでは、２７個のメモリ素子１５をＭ（ｉ，ｊ，ｋ）で示している。図３９に示す本実施形態２においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。本実施形態に係る不揮発性半導体記憶装置１のメモリ素子、抵抗変化素子とダイオード１５とが直列に接続されている。なお、図４０に示すとおり、このダイオードの接続を反対にしてもよい。
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるメモリ素子のパラメータは、以下のとおりと仮定していが、これに限定されるわけではない。
書き込み電圧Ｖ_set＝０.５Ｖ
消去電圧Ｖ_reset＝−０.５Ｖ
ダイオードのブレイクダウン電圧ＶBD＝1Ｖ
（本実施形態に係る双極性動作の不揮発性半導体記憶装置の消去動作）
本実施形態に係る本発明の不揮発性半導体記憶装置１におけるデータの「消去動作」について、メモリ素子Ｍ（２，１，２）のデータの消去動作を例にとって説明する。
本実施形態２に係る本発明の不揮発性半導体記憶装置１においては、メモリ素子Ｍは、抵抗変化素子に流れる電流の向きが変化する両極性のメモリ素子Ｍである。両極性のメモリ素子Ｍのデータを消去するためには、データを消去する選択メモリ素子Ｍに接続されているダイオードに逆方向の電流を流す必要がある。つまり、選択メモリ素子Ｍに接続されているダイオードをブレイクダウン（降伏）させる必要がある。また、このとき、選択メモリ素子Ｍ以外の非選択メモリ素子Ｍから選択ビット線ＢＬへの電流の回り込みを防ぐために、非選択メモリ素子Ｍのダイオードには、電流が流れないようにしなければならない。つまり、非選択メモリ素子Ｍのダイオードに逆バイアスの電圧が印加されていても、ブレイクダウンしないようなバイアス条件を設定しなければならない。このバイアス条件を実現するため、ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３及びソース線ＳＬ１〜ＳＬ３には、例えば、次のように電圧を印加する。
まず、データを消去する選択メモリ素子Ｍ（２，１，２）に接続されているワード線ＷＬ２にＶon（例えば、Ｖon＝３Ｖ）を印加し、他のワード線ＷＬ１及びＷＬ３にＶoff（例えば、Ｖoff＝０Ｖ）を印加する。また、選択メモリ素子Ｍ（２，１，２）に接続されているソース線ＳＬ２にＶSLreset1（例えば、ＶSLreset1＝１.２Ｖ）を印加し、他のソース線ＳＬ１及びＳＬ３にＶSLreset2（例えば、ＶSLreset2＝０.６Ｖ。）を印加する。そして、選択メモリ素子Ｍ（２，１，２）に接続されているビット線ＢＬ１にＶBLreset（例えば、ＶBLreset＝０Ｖ。）を印加し、他のビット線ＢＬ２及びＢＬ３をフローティングにする。このとき、選択メモリ素子及び非選択メモリ素子Ｍのブレイクダウン電圧をＶBD（例えば、ＶBD＝1Ｖと仮定する）であるとする。
このようなバイアス状態を形成することにより、選択メモリ素子Ｍ（２，１，２）にデータ書き込み動作の時に流れる電流より大きな電流が流れ、メモリ素子Ｍ（２，１，２）の抵抗変化素子の抵抗値が変化し、メモリ素子Ｍ（２，１，２）のデータが消去される。データを消去する選択メモリ素子Ｍ（２，１，２）においては、メモリ素子Ｍ（２，１，２）のダイオードに対して逆バイアス状態となるが、ダイオードにブレイクダウン電圧以上の電圧が印加されるため、選択メモリ素子Ｍ（２，１，２）に電流が流れる。一方、非選択メモリ素子Ｍ（ｉ，ｊ，ｋ）においては、非選択メモリ素子Ｍ（ｉ，ｊ，ｋ）のダイオードに対して逆バイアス状態となるが、選択メモリ素子とは異なり、印加される電圧がブレイクダウン電圧以下ため、非選択メモリ素子Ｍ（ｉ，ｊ，ｋ）には電流は流れない。
他のメモリ素子Ｍ（ｉ，ｊ，ｋ）のデータを消去する場合であっても、データを消去するメモリ素子Ｍ（ｉ，ｊ，ｋ）に接続されているワード線、ビット線及びソース線に、上述したメモリ素子Ｍ（２，１，２）に印加した信号と同様の信号を印加することによってメモリ素子Ｍ（ｉ，ｊ，ｋ）のデータを消去することができる。
本実施形態においては、それぞれのメモリ素子１５は、抵抗変化素子、及び抵抗変化素子の一端に接続され、当該抵抗変化素子からソース線へ流れる電流の向きを順方向とするダイオードを有している。このダイオードの接続を反対にした例における選択メモリ素子Ｍ（２，１，２）のデータの消去動作のワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加される信号のバイアス条件を図４０に示す。図４０に示す例においては、図３９に示す例におけるビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３に印加する信号の極性を反転させることにより、選択メモリセルＭからデータを消去することができる。
なお、本実施形態に係る本発明の双極性動作の不揮発性半導体記憶装置においても、図１０〜図１２に示したように、メモリ素子部の上下両方に選択トランジスタ、ワード線及びビット線を設けるようにしてもよい。
（実施形態３）
（単極性動作の不揮発性半導体記憶装置の製造プロセス）
（ＯｘＲＲＡＭ：Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）
本実施形態に係る本発明の不揮発性半導体記憶装置１の別の製造プロセスについて、以下図４１〜図４８を参照しながら説明する。本実施形態においては、メモリ素子１５を構成する抵抗変化素子を形成する際に、抵抗変化素子を構成する窒化チタン（ＴｉＮ）シリサイドの表面を酸化する。また、本実施形態においては、実施形態１で説明したようなメッキプロセスを必要としないので、メッキ配線を形成する必要がない。
図４１〜図４８においては、実施形態１と同様、本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の一部が示されている。図４１（Ｃ）〜図４８（Ｃ）は、メモリ素子領域３の上面図である。図４１（Ａ）〜図４８（Ａ）は、メモリ素子領域３の断面図であり、図４１（Ｃ）〜図４８（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図４１（Ｂ）〜図４８（Ｂ）は、メモリ素子領域３の断面図であり、図４１（Ｃ）〜図４８（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。なお、ここで説明する本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の製造プロセスは、本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の製造プロセスの一例に過ぎず、これに限定されるわけではない。
本実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスは、実施形態１に係る本発明の不揮発性半導体記憶装置１の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図２８に示す工程と同様、レジストマスクを形成し（図示せず）、酸化珪素膜１３０、１３４、１３８、１４２及び１４６並びにｎ型ポリシリコン膜１３２、１３６、１４０及び１４４の一部をエッチングすることにより、ホール１５４ａ〜１５４ｈを形成する。本実施形態においては、円柱状のホール１５４ａ〜１５４ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、図４１に示すとおり、例えば等方的なドライエッチングを行うことにより、ホール１５４ａ〜１５４ｈの側面のｎ型ポリシリコン１３２、１３６、１４０及び１４４を後退させ、ｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａを形成する（図４１）。
次に、ｐ型不純物を含んだガス雰囲気で基板１００を高温処理することにより、ｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａにｐ型不純物を拡散させ、浅いｐ型拡散領域１５６ａ〜１５６ｔを形成する（図４２）。これら浅いｐ型拡散領域１５６ａ〜１５６ｔとｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａとが、それぞれ、ＰＮ接合を形成し、ダイオードを構成する。
次に、浅いｐ型拡散領域１５６ａ〜１５６ｔの表面に窒化チタン（ＴｉＮ）１５８ａ〜１５８ｔを形成する（図４３）。その後、加熱処理を行うことにより、窒化チタン１５８ａ〜１５８ｔをシリサイド化し、窒化チタンシリサイド（ＴｉＮＳｉ）１５８ａ〜１５８ｔを形成する（図４３）。
次に、基板全体を酸素雰囲気化で加熱することにより、窒化チタンシリサイド１５８ａ〜１５８ｔの表面を酸化し、酸化チタン層１５９ａ〜１５９ｔを形成する（図４４）。
次に、メモリ素子の保護膜として遷移金属層１６０を形成する（図４６）。本実施形態においては、このメモリ素子の保護膜としては、プラチナ（Ｐｔ）を用いたが、プラチナ以外には、ＲｅＯ３、ＩｒＯ２、ＯｓＯ２、ＲｈＯ２、ＮＭｏＯ２、ＲｕＯ２、ＴｉＮ等を用いることができる。
次に、反応性イオンエッチングにより、遷移金属層１６０の一部及び窒化珪素膜１２８の一部をエッチング除去し、ホール１６２ａ〜１６２ｈを形成する（図４６）。
次に、ホール１６２ａ〜１６２ｈを埋めるように窒化チタン（ＴｉＮ）層１６４を形成する（図４７）。窒化チタン層１６４の替わりに、Ｗ等を用いてもよい。
次に、窒化チタン層１６４をＣＭＰやエッチバック法を用いて平坦化する（図４８）。
その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３が完成する（図１）。
本実施形態における本発明の不揮発性半導体記憶装置１の製造工程によると、実施形態１で用いたようなメッキプロセスが不要であるので、より簡略な製造方法によって本発明の不揮発性半導体記憶装置１を製造することができる。
（実施形態４）
（ＰＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）
本実施形態４においては、単極性動作の本発明の不揮発性半導体記憶装置の例として、ＧＳＴ（ＧｅＳｂＴｅ）等の相変化膜を用いた相変化型の不揮発性半導体記憶装置（ＰＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）について説明する。
本実施形態４に係る本発明の不揮発性半導体記憶装置２００の概略構成図を図４９に示す。本実施形態４に係る本発明の不揮発性半導体記憶装置２００は、メモリ素子領域３、複数のビット線５、ビット線駆動回路７、複数のソース線９、複数のワード線１１、ワード線駆動回路１３等を有している。実施形態４に係る本発明の不揮発性半導体記憶装置２００のメッキ用配線部１７は、本実施形態に係る不揮発性半導体記憶装置２００を製造する際に行うメッキプロセスの後に切除された部分を示している。図４９に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置２００においては、メモリ素子領域３を構成するメモリ素子１５は、半導体層を複数積層することによって形成されている。
本実施形態に係る本発明の不揮発性半導体記憶装置２００は、メモリ素子領域３の構成以外は、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１と同様である。よって、本実施形態に係る本発明の不揮発性半導体記憶装置２００の各構成要素については、改めて説明しない場合がある。
本実施形態に係る不揮発性半導体記憶装置２００は、各メモリ素子１５がＧＳＴ（ＧｅＳｂＴｅ）等の相変化膜を有している。相変化膜は、それに流れる電流によって結晶状態が変化し、その抵抗値が変化する膜である。本実施形態に係る不揮発性半導体記憶装置２００においては、各メモリ素子１５に電流を流すことにより相変化膜の結晶状態を変化させ、メモリ素子１５の抵抗値を変化させる。このメモリ素子１５の抵抗値の変化を利用して情報を記憶するようにしている。
図５０（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３の一部の概略構成図である。図５０（Ｃ）は、メモリ素子領域３の上面図である。図５０（Ｃ）においては、図２と同様、説明の便宜上、一部は、その上部構造が剥離されて示されている。図５０（Ａ）は、メモリ素子領域３の断面図であり、図５０（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図５０（Ｂ）は、メモリ素子領域３の断面図であり、図５０（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図５０に示すとおり、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５ａ〜１５ｄを有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであるので、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図５１（Ａ）は、図５０（Ａ）と同様、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３の一部の断面図である。図５１（Ｄ）は、メモリ素子１５の部分拡大図であり、図５１（Ｅ）は、メモリ素子１５の等価回路図である。図５１（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置２００の一部の等価回路である。図５１（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄが積層されている。本実施形態においても、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄからなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３は、図４９に示すとおり、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、金属層２１２ａ、ＧＳＴ層２１０ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、金属層２１２ａ、ＧＳＴ層２１０ａ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、金属層２１２ａ、ＧＳＴ層２１０ａ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、金属層２１２ａ、ＧＳＴ層２１０ａ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有している。
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、共通した金属層２１２ａを有しており、この金属層２１２ａによって、各メモリ素子１５ａ〜１５ｄの一端がそれぞれ電気的に接続されている。また、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、それぞれ、ソース線９を構成し、それぞれ板状に形成されている。本実施形態係る不揮発性半導体記憶装置２００のメモリ素子領域３においては、全てのメモリストリングス２８は、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
図５１（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子１５ａは、金属層２１２ａ、相変化膜であるＧＳＴ層ａ及び金属シリサイド層１５８ａでなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン膜１５６ａ及びｎ型ポリシリコン膜１４４ａでなるダイオード１５ａ２を有している。他の実施形態と同様、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子１５ａは、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置２００においては、実施形態１と同様、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置２００においては、実施形態１と同様、図５１に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図５０及び図５１においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置２００においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置２００は、単極性動作の不揮発性半導体記憶装置である。本実施形態に係る本発明の不揮発性半導体記憶装置２００におけるデータの読み出し動作、書き込み動作、消去動作は、実施形態１で説明した動作と同様であるので、ここでは改めて説明しない。以下、本実施形態にかかる本発明の不揮発性半導体記憶装置２００において、実施形態１と同様、メモリ素子Ｍのパラメータの例と、メモリ素子Ｍ（２，１，２）を選択する場合のワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ１〜ＳＬ３、ビット線ＢＬ１〜ＢＬ３に印加する電圧の例を示す。
（メモリ素子のパラメータ）
書き込み電圧Ｖ_set＝０.５Ｖ
消去電圧Ｖ_reset＝１Ｖ
ダイオードのブレイクダウン電圧ＶBD＝２Ｖ
（読み出し動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLread＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLread＝０.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（書き込み動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０.７Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（消去動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝１.５Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
以下、本実施形態に係る本発明の不揮発性半導体記憶装置２００の製造プロセスについて説明する。本実施形態に係る本発明の不揮発性半導体記憶装置２００の製造プロセスにおいては、実施形態１に係る本発明の不揮発性半導体記憶装置１の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図２５に示す工程と同様、レジストマスクを形成し（図示せず）、酸化珪素膜１３０、１３４、１３８、１４２及び１４６並びにｎ型ポリシリコン膜１３２、１３６、１４０及び１４４の一部をエッチングすることにより、ホール１５４ａ〜１５４ｈを形成する。本実施形態においても、円柱状のホール１５４ａ〜１５４ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、実施形態１の図２６に示す工程と同様、フッ酸等を用いたウェットエッチングを行うことにより、ホール１５４ａ〜１５４ｈの側面のｎ型ポリシリコン１３２、１３６、１４０及び１４４を後退させ、ｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａを形成する。
次に、実施形態１の図２７に示す工程と同様、その後、ｐ型不純物を含んだガス雰囲気で基板１００を高温処理することにより、ｐ型不純物をｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａに拡散させ、浅いｐ型拡散領域１５６ａ〜１５６ｔを形成する。これら浅いｐ型拡散領域１５６ａ〜１５６ｔとｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａとが、それぞれ、ＰＮ接合を形成し、ダイオードを構成する。
次に、浅いｐ型拡散領域１５６ａ〜１５６ｔの表面をプラチナ（Ｐｔ）でシリサイド化することにより、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを形成する（図５２）。
次に、実施形態１の図３２において説明した電界メッキ法と同様、基板１００を一方の電極とし、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを他方の電極とし、電界メッキ法によりプラチナ（Ｐｔ）をプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に形成する（図５２）。ここでは、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔがメッキ溶液との間で電子のやり取りを行う電極となり、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）が形成される。なお、本実施形態においては、電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）でなる電極を形成したが、無電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に電極を形成するようにしてもよい。実施形態１でも説明したとおり、無電界メッキ法によれば、基板１００からプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔへ電流を流すためのｎ型ポリシリコン層１５０ａのような配線が不要となる。
次に、基板１００全面に相変化膜２１０を形成する（図５３）。本実施形態においては、相変化膜２１０としてＧＳＴ（ＧｅＳｂＴｅ）膜を用いる。なお、相変化膜２１０としては、ＧＳＴの他、ＧｅＴｅ、Ａｇ-Ｉｎ-Ｓｂ-Ｔｅ、Ｔｂ-Ｓｂ-Ｔｅ-Ｇｅ等を用いることができる。
次に、反応性イオンエッチングにより、相変化膜２１０の一部及び窒化珪素膜１２８の一部をエッチング除去することにより、相変化膜２１０ａ〜２１０ｅを形成する（図５４）。
次に、相変化膜２１０ａ〜２１０ｅによって囲われたホールを埋めるように窒化チタン（ＴｉＮ）層を形成し、ＣＭＰやエッチバック法を用いて平坦化することによって、窒化チタン層２１２ａ〜２１２ｅを形成する（図５５）。
次に、レジストマスクを形成し（図示せず）、図５６（Ａ）のＧで示す部分をエッチング除去する（図５６）。この工程によって、電界メッキ法によって、電極保護膜を形成するために用いた配線（ポリシリコン層１５０ａ）を除去し、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔをそれぞれ電気的に絶縁する。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３が完成する（図４９）。
また、図５５で示す工程後、レジストマスクを形成し（図示せず）、図５７（Ａ）のＨで示す部分をエッチング除去し、ソース線をそれぞれ電気的に絶縁するようにしてもよい（図５７）。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３が完成する。
（実施形態５）
（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ）
本実施形態５においては、双極性動作の本発明の不揮発性半導体記憶装置の例として、ＣｏＦｅ等の強磁性体層を用いた不揮発性半導体記憶装置（ＭＲＡＭ：ｍａｇｎｅｔｉｃ ＲＡＭ）について説明する。
本実施形態５に係る本発明の不揮発性半導体記憶装置３００は、メモリ素子領域３の構成以外は、上述の実施形態１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００と同様である。よって、本実施形態に係る本発明の不揮発性半導体記憶装置３００の各構成要素については、改めて説明しない場合がある。
本実施形態に係る不揮発性半導体記憶装置３００は、各メモリ素子１５が絶縁体を挟んで一対のＣｏＦｅ等の強磁性体層（膜）を有している。本実施形態に係る不揮発性半導体記憶装置３００においては、各メモリ素子１５において、一対の強磁性体層のうち一方の層の磁化の向きは一定で、他方の磁化の向きを強磁性体材料から放出されたＳｐｉｎ偏曲した電子によって変えることができるようになっている。一方の強磁性体層の磁化の向きが変化することにより、各メモリ素子１５を構成する強磁性体層の電気抵抗値が磁化の向きによって変化する。このメモリ素子１５の電気抵抗値の変化を利用して情報を記憶するようにしている。
図５８（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３の一部の概略構成図である。図５８（Ｃ）は、メモリ素子領域３の上面図である。図５８（Ｃ）においては、図２と同様、説明の便宜上、一部は、その上部構造が剥離されて示されている。図５８（Ａ）は、メモリ素子領域３の断面図であり、図５８（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図５８（Ｂ）は、メモリ素子領域３の断面図であり、図５８（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図５８に示すとおり、上述の実施形態１乃至４と同様、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５ａ〜１５ｄを有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであるので、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図５９（Ａ）は、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３の一部の断面図である。図５９（Ｄ）は、メモリ素子１５の部分拡大図であり、図５９（Ｅ）は、メモリ素子１５の等価回路図である。図５９（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置３００の一部の等価回路である。図５９（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄが積層されている。本実施形態においても、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄからなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３は、図４９に示すとおり、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、強磁性体層１８６ａ、酸化金属層１８４ａ、強磁性体層１８２ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、強磁性体層１８６ａ、酸化金属層１８４ｂ、強磁性体層１８２ｂ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、強磁性体層１８６ａ、酸化金属層１８４ｃ、強磁性体層１８２ｃ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、強磁性体層１８６ａ、酸化金属層１８４ｄ、強磁性体層１８２ｄ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有している。
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、共通した強磁性体層１８６ａを有している。また、各メモリ素子１５ａ〜１５ｄは、金属層１９０ａによって電気的に接続されている。ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、それぞれ、ソース線９を構成し、それぞれ板状に形成されている。本実施形態係る不揮発性半導体記憶装置３００のメモリ素子領域３においては、全てのメモリストリングス２８は、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
図５９（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子１５ａは、強磁性体層１８６ａ、スピンフィルター１８４ａ及び強磁性体層１８２ａでなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン膜１５６ａ及びｎ型ポリシリコン膜１４４ａでなるダイオード１５ａ２を有している。他の実施形態と同様、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子１５は、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置３００においては、実施形態１と同様、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる平面構造を有しており、板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置３００においては、実施形態１と同様、図５９に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図５８及び図５９においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置３００においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置３００は、双極性動作の不揮発性半導体記憶装置である。本実施形態に係る本発明の不揮発性半導体記憶装置３００におけるデータの読み出し動作、書き込み動作、消去動作は、実施形態２で説明した動作と同様であるので、ここでは改めて説明しない。以下、本実施形態にかかる本発明の不揮発性半導体記憶装置３００において、実施形態２と同様、メモリ素子Ｍのパラメータの例と、メモリ素子Ｍ（２，１，２）を選択する場合のワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ１〜ＳＬ３、ビット線ＢＬ１〜ＢＬ３に印加する電圧の例を示す。
（メモリ素子のパラメータ）
書き込み電圧Ｖ_set＝１Ｖ
消去電圧Ｖ_reset＝−１Ｖ
ダイオードのブレイクダウン電圧ＶBD＝２Ｖ
（読み出し動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLread＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLread＝０.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（書き込み動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝１.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（消去動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝２.５Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：１.５Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
以下、本実施形態に係る本発明の不揮発性半導体記憶装置３００の製造プロセスについて説明する。本実施形態に係る本発明の不揮発性半導体記憶装置３００の製造プロセスにおいては、実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図２５に示す工程と同様、レジストマスクを形成し（図示せず）、酸化珪素膜１３０、１３４、１３８、１４２及び１４６並びにｎ型ポリシリコン膜１３２、１３６、１４０及び１４４の一部をエッチングすることにより、ホール１５４ａ〜１５４ｈを形成する。本実施形態においても、円柱状のホール１５４ａ〜１５４ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、実施形態１の図２６に示す工程と同様、例えば等方的なドライエッチングを行うことにより、ホール１５４ａ〜１５４ｈの側面のｎ型ポリシリコン１３２、１３６、１４０及び１４４を後退させ、ｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａを形成する（図６０）。
次に、ｐ型不純物を含んだガス雰囲気で基板１００を高温処理することにより、ｐ型不純物をｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａに拡散させ、浅いｐ型拡散領域１５６ａ〜１５６ｔを形成する（図６１）。これら浅いｐ型拡散領域１５６ａ〜１５６ｔとｎ型ポリシリコン１３２ａ、１３６ａ、１４０ａ及び１４４ａとが、それぞれ、ＰＮ接合を形成し、ダイオードを構成する。
次に、反応性イオンエッチングにより、窒化珪素膜１２８の一部をエッチング除去し、ポリシリコン膜１２０ａ〜１２０ｅを露出する（図６２）。
次に、浅いｐ型拡散領域１５６ａ〜１５６ｔの表面をプラチナ（Ｐｔ）でシリサイド化することにより、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを形成する（図６３）。
次に、実施形態１の図２９において説明した電界メッキ法と同様、基板１００を一方の電極とし、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔを他方の電極とし、電界メッキ法によりプラチナ（Ｐｔ）をプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に形成する（図６４）。ここでは、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔとメッキ溶液との間で電子のやりが行われ、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）が形成される。なお、本実施形態においては、電界メッキ法によって、ラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）でなる電極を形成したが、無電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に電極を形成するようにしてもよい。実施形態１でも説明したとおり、無電界メッキ法によれば、基板１００からプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔへ電流を流すためのｎ型ポリシリコン層１５０ａのような配線が不要となる。
次に、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に形成されたプラチナの表面に強磁性体層１８２ａ〜１８２ｔを無電界メッキ法により形成する。本実施形態においては、強磁性体層１８２ａ〜１８２ｔとしてコバルト鉄（ＣｏＦｅ）を用いるが、これに限定されるわけではなく、強磁性体層１８２ａ〜１８２ｔとしては、ＣｏＦｅＢ等を用いてもよい。また、本実施形態においては、無電界メッキ法によって強磁性体層であるＣｏＦｅ層を形成したが、これに限定されるわけではない。
次に、強磁性体層１８２ａ〜１８２ｔの表面に金属層を無電界メッキ法によって形成した後、酸素雰囲気中で加熱することにより、スピンフィルターとなる酸化金属層１８４ａ〜１８４ｔを形成する。
次に、基板全面に強磁性体層１８６をスッパタリング法によって形成する。本実施形態においては、強磁性体層１８６としてコバルト鉄（ＣｏＦｅ）を用いるが、これに限定されるわけではなく、強磁性体層１８６としては、ＣｏＦｅＢ等を用いてもよい。
次に、反応性イオンエッチングにより、強磁性体層１８６の一部をエッチング除去し、ポリシリコン膜１２０ａ〜１２０ｅを露出し、強磁性体層１８６ａ〜１８６ｅを形成する（図６８）。
次に、強磁性体層１８６ａ〜１８６ｅによって囲われたホール１８８ａ〜１８８ｅを埋めるように窒化チタン（ＴｉＮ）層を形成し、ＣＭＰ処理を行うことによって、窒化チタン層１９０ａ〜１９０ｅを形成する（図６９）。
次に、レジストマスクを形成し（図示せず）、図７０（Ａ）のＨで示す部分をエッチング除去する。この工程によって、電界メッキ法によって、電極を形成するために用いた配線（ポリシリコン層１５０ａ）を除去し、ソース線をそれぞれ電気的に絶縁する。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３が完成する。
また、図６９で示す工程後、レジストマスクを形成し（図示せず）、上述の実施形態４の図５７で説明した工程と同様のエッチング工程を行いソース線をそれぞれ電気的に絶縁するようにしてもよい。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３が完成する。
（実施形態６）
（ＲＲＡＭ：Ｒｅｓｉｓｉｔｉｖｅ ＲＡＭ）
本実施形態６においては、双極性動作の本発明の不揮発性半導体記憶装置の例として、Ｐｒ0.7Ｃａ0.3ＭｎＯ3等の電界誘起抵抗変化（ＣＥＲ）効果を有する材料を用いた不揮発性半導体記憶装置（ＲＲＡＭ：Ｒｅｓｉｓｉｔｉｖｅ ＲＡＭ）について説明する。
本実施形態６に係る本発明の不揮発性半導体記憶装置４００は、メモリ素子領域３の構成以外は、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００と同様である。よって、本実施形態に係る本発明の不揮発性半導体記憶装置４００の各構成要素については、改めて説明しない場合がある。
本実施形態に係る不揮発性半導体記憶装置４００は、各メモリ素子１５が、Ｐｒ0.7Ｃａ0.3ＭｎＯ3等の電界誘起抵抗変化（ＣＥＲ）効果を有する材料（以下「ＣＥＲ材料」という。）を有している。電界誘起抵抗変化（ＣＥＲ）効果とは、電界を印加することによってその電気抵抗値が変化する現象であって、本実施形態に係る本発明の不揮発性半導体記憶装置４００は、このメモリ素子１５の電気抵抗値の変化を利用して情報を記憶するようにしている。なお、各メモリ素子１５を構成するＣＥＲ材料の電気抵抗は、電界を取り去った後は、変化しない。よって、各メモリ素子は、電界を取り去った後にでも、その情報を記憶し続ける。
本実施形態に係る本発明の不揮発性半導体記憶装置４００は、双極性動作の不揮発性半導体記憶装置である。
図７１（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３の一部の概略構成図である。図７１（Ｃ）は、メモリ素子領域３の上面図である。図７１（Ｃ）においては、図２と同様、説明の便宜上、一部は、その上部構造が剥離されて示されている。図７１（Ａ）は、メモリ素子領域３の断面図であり、図７１（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図７１（Ｂ）は、メモリ素子領域３の断面図であり、図７１（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図７１に示すとおり、上述の実施形態１乃至５と同様、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５ａ〜１５ｄを有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであるので、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図７２（Ａ）は、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３の一部の断面図である。図７２（Ｄ）は、メモリ素子１５の部分拡大図であり、図７２（Ｅ）は、メモリ素子１５の等価回路図である。図７２（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置４００の一部の等価回路である。図７２（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄが積層されている。本実施形態においても、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄからなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３は、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、金属層１７１ａ、ＣＥＲ層１７０ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、金属層１７１ａ、ＣＥＲ層１７０ａ、金属シリサイド層１５８ｂ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、金属層１７１ａ、ＣＥＲ層１７０ａ、金属シリサイド層１５８ｃ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、金属層１７１ａ、ＣＥＲ層１７０ａ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有している。
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、共通した金属層１７１ａ及びＣＥＲ層１７０ａを有している。また、各メモリ素子１５ａ〜１５ｄは、金属層１７１ａによって電気的に接続されている。ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、それぞれ、ソース線９を構成し、それぞれ板状に形成されている。本実施形態係る不揮発性半導体記憶装置４００のメモリ素子領域３においては、全てのメモリストリングス２８は、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
図７２（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子１５ａは、金属層１７１ａ、ＣＥＲ層１７０ａ、金属シリサイド層でなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン膜１５６ａ及びｎ型ポリシリコン膜１４４ａでなるダイオード１５ａ２を有している。他の実施形態と同様、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子１５は、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置４００のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置４００においては、実施形態１と同様、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置４００においては、実施形態１と同様、図７２に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図７１及び図７２においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置４００においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置４００は、双極性動作の不揮発性半導体記憶装置である。本実施形態に係る本発明の不揮発性半導体記憶装置４００におけるデータの読み出し動作、書き込み動作、消去動作は、実施形態２で説明した動作と同様であるので、ここでは改めて説明しない。以下、本実施形態にかかる本発明の不揮発性半導体記憶装置４００において、実施形態２と同様、メモリ素子Ｍのパラメータの例と、メモリ素子Ｍ（２，１，２）を選択する場合のワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ１〜ＳＬ３、ビット線ＢＬ１〜ＢＬ３に印加する電圧の例を示す。
（メモリ素子のパラメータ）
書き込み電圧Ｖ_set＝０.５Ｖ
消去電圧Ｖ_reset＝−０.５Ｖ
ダイオードのブレイクダウン電圧ＶBD＝１Ｖ
（読み出し動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLread＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLread＝０.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（書き込み動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０.７Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（消去動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝１.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：０.６Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
以下、本実施形態に係る本発明の不揮発性半導体記憶装置４００の製造プロセスについて説明する。本実施形態に係る本発明の不揮発性半導体記憶装置４００の製造プロセスにおいては、実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図３２に示す工程と同様の工程の後、基板全面にＣＥＲ層１７０を形成する（図７３）。
次に、反応性イオンエッチングによって、ＣＥＲ層１７０の一部及び窒化珪素膜１２８の一部を除去する。この工程によって、ポリシリコン膜１２０ａ〜１２０ｅが露出し、且つＣＥＲ層１７０ａ〜１７０ｅが形成される（図７４）。
次に、基板全面に金属層としてプラチナ（Ｐｔ）層１７１を形成する。その後、ホール１６２ａ〜１６２ｈを埋めるように窒化チタン（ＴｉＮ）層１７２を形成する（図７５）。金属層として、プラチナ以外に、ＲｅＯ３、ＩｒＯ２、ＯｓＯ２、ＲｈＯ２、ＮＭｏＯ２、ＲｕＯ２、ＴｉＮ等を用いてもよい。また、窒化チタン層１７２の替わりに、Ｗを用いてもよい。次に、ＣＭＰやエッチバック法を用いて基板全面を平坦化し、プラチナ層１７１ａ〜１７１ｈ、窒化チタン層１７２ａ〜１７２ｈを形成する（図７６）。
その後、レジストマスクを形成し（図示せず）、図７６（Ａ）のＦで示す部分をエッチング除去する（図７６）。この工程によって、電界メッキ法によって、電極保護膜を形成するために用いた配線（ポリシリコン層１５０ａ）を除去し、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔをそれぞれ電気的に絶縁する。
その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３が完成する。
また、図７５で示す工程後、レジストマスクを形成し（図示せず）、図７５（Ａ）のＧで示す部分をエッチング除去し、ソース線をそれぞれ電気的に絶縁するようにしてもよい（図７５）。この場合、メッキ用の配線（ポリシリコン層１５０ａ）部は残存することになる。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３が完成する。
（実施形態７）
（ＰＭＣＲＡＭ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｔａｌｌｉｚａｔｉｏｎ ＲＡＭ）
本実施形態７においては、双極性動作の本発明の不揮発性半導体記憶装置の例として、ＣｕＳ、ＡｇＧｅＳ、ＣｕＧｅＳ、ＡｇＧｅＳｅ等の電解質材料を用いた不揮発性半導体記憶装置（ＰＭＣＲＡＭ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｔａｌｌｉｚａｔｉｏｎ ＲＡＭ）について説明する。
本実施形態７に係る本発明の不揮発性半導体記憶装置５００は、メモリ素子領域３の構成以外は、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００と同様である。よって、本実施形態に係る本発明の不揮発性半導体記憶装置５００の各構成要素については、改めて説明しない場合がある。
本実施形態に係る不揮発性半導体記憶装置５００は、各メモリ素子１５がＣｕＳ、ＡｇＧｅＳ、ＣｕＧｅＳ、ＡｇＧｅＳｅ等の電解質材料を有している。本実施形態に係る不揮発性半導体記憶装置５００においては、各メモリ素子１５に電圧を印加することにより電解質材料（コロイド）中をＡｇ＋やＣｕ＋等の金属イオンが移動し、電解質材料中に金属的な「橋」を形成することによりメモリ素子１５の抵抗値を変化させる。このメモリ素子１５の抵抗値の変化を利用して情報を記憶するようにしている。
図７８（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３の一部の概略構成図である。図７８（Ｃ）は、メモリ素子領域３の上面図である。図７８（Ｃ）においては、上述の実施形態１で説明したと同様、説明の便宜上、一部は、その上部構造が剥離されて示されている。図７８（Ａ）は、メモリ素子領域３の断面図であり、図７８（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図７８（Ｂ）は、メモリ素子領域３の断面図であり、図７８（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図７８に示すとおり、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５ａ〜１５ｄを有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであるので、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図７９（Ａ）は、図７８（Ａ）と同様、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３の一部の断面図である。図７９（Ｄ）は、メモリ素子１５の部分拡大図であり、図７９（Ｅ）は、メモリ素子１５の等価回路図である。図７９（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置５００の一部の等価回路である。図７９（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄが積層されている。本実施形態においても、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄからなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３は、図４９に示すものと同様、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、電解質材料２０２ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、電解質材料２０２ａ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、電解質材料２０２ａ、電解質材料２０２ａ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、電解質材料２０２ａ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有している。
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、共通した電解質材料２０２ａを有している。また、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、それぞれ、ソース線９を構成し、それぞれ板状に形成されている。本実施形態係る不揮発性半導体記憶装置５００のメモリ素子領域３においては、全てのメモリストリングス２８は、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
図７９（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子１５ａは、電解質材料２０２ａ及び金属シリサイド層１５８ａでなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン膜１５６ａ及びｎ型ポリシリコン膜１４４ａでなるダイオード１５ａ２を有している。他の実施形態と同様、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子１５は、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、他の実施形態と同様、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、他の実施形態と同様、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置５００においては、実施形態１と同様、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置５００においては、実施形態１と同様、図７９に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図７８及び図７９においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置５００においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置５００は、双極性動作の不揮発性半導体記憶装置である。本実施形態に係る本発明の不揮発性半導体記憶装置５００におけるデータの読み出し動作、書き込み動作、消去動作は、実施形態２で説明した動作と同様であるので、ここでは改めて説明しない。以下、本実施形態にかかる本発明の不揮発性半導体記憶装置５００において、実施形態２と同様、メモリ素子Ｍのパラメータの例と、メモリ素子Ｍ（２，１，２）を選択する場合のワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ１〜ＳＬ３、ビット線ＢＬ１〜ＢＬ３に印加する電圧の例を示す。
（メモリ素子のパラメータ）
書き込み電圧Ｖ_set＝０.５Ｖ
消去電圧Ｖ_reset＝−０.５Ｖ
ダイオードのブレイクダウン電圧ＶBD＝１Ｖ
（読み出し動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLread＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLread＝０.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（書き込み動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０.７Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（消去動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝１.２Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：０.６Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
以下、本実施形態に係る本発明の不揮発性半導体記憶装置５００の製造プロセスについて説明する。本実施形態に係る本発明の不揮発性半導体記憶装置５００の製造プロセスにおいては、実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図３２において説明した電界メッキ法と同様、電界メッキ法によりプラチナ（Ｐｔ）をプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に形成する。ここでは、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔとメッキ溶液との間で電子のやり取りが行われ、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）が形成される。なお、本実施形態においては、電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面にプラチナ（Ｐｔ）でなる電極を形成したが、無電界メッキ法によって、プラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔの表面に電極を形成するようにしてもよい。実施形態１でも説明したとおり、無電界メッキ法によれば、基板１００からプラチナシリサイド（ＰｔＳｉ）１５８ａ〜１５８ｔへ電流を流すためのｎ型ポリシリコン層１５０ａのような配線が不要となる。
次に、基板１００全面に電解質材料２０２を堆積し、ＣＭＰもしくはエッチバック法を用いることで電解質層２０２ａ〜２０２ｈを形成する（図８０）。本実施形態においては、電解質材料２０２としてＣｕＳを用いる。なお、電解質材料２０２としては、ＣｕＳの他、ＣｕＳ、ＡｇＧｅＳ、ＣｕＧｅＳ、ＡｇＧｅＳｅ等を用いることができる。
次に、レジストマスクを形成し（図示せず）、図８１（Ａ）のＧで示す部分をエッチング除去する（図８１）。この工程によって、電界メッキ法によって、電極保護膜を形成するために用いた配線（ポリシリコン層１５０ａ）を除去し、ソース線をそれぞれ電気的に絶縁する。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３が完成する。
また、図８０で示す工程後、レジストマスクを形成し（図示せず）、実施形態１の図３４のＥで示す部分をエッチング除去し、ソース線をそれぞれ電気的に絶縁するようにしてもよい。この場合、メッキ用の配線（ポリシリコン層１５０ａ）部は残存することになる。その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３が完成する。
（実施形態８）
（ＯＴＰ Ｍｅｍｏｒｙ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＭＭｅｍｏｒｙ）
本実施形態８においては、本発明の不揮発性半導体記憶装置の例として、各メモリ素子１５がＰＮ接合の間に酸化膜等の絶縁膜を有する不揮発性半導体記憶装置（ＯＴＰ Ｍｅｍｏｒｙ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｍｏｒｙ）について説明する。
本実施形態８に係る本発明の不揮発性半導体記憶装置６００は、メモリ素子領域３の構成以外は、上述の実施形態１に係る本発明の不揮発性半導体記憶装置１又は実施形態４に係る本発明の不揮発性半導体記憶装置２００と同様である。よって、本実施形態に係る本発明の不揮発性半導体記憶装置６００の各構成要素については、改めて説明しない場合がある。
本実施形態に係る不揮発性半導体記憶装置６００は、各メモリ素子１５がＰＮ接合の間に酸化膜等の絶縁膜を有している。本実施形態に係る不揮発性半導体記憶装置６００においては、データを書き込むときに、メモリ素子１５に大きな電流を流し、メモリ素子１５のＰＮ接合の間に存在する絶縁膜を絶縁破壊する。絶縁膜が絶縁破壊することにより、メモリ素子１５はダイオードとして動作する。一方、絶縁膜が絶縁破壊していないメモリ素子１５は電流がほとんど流れない。このように、絶縁膜が絶縁破壊しているかどうかによってメモリ素子１５に流れる電流量に大きな際が生じる。メモリ素子１５に流れる電流量を検知することにより、メモリ素子に記憶されたデータを読み出すようにする。
図８３（Ａ）、（Ｂ）及び（Ｃ）は、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３の一部の概略構成図である。図８３（Ｃ）は、メモリ素子領域３の上面図である。図８３（Ｃ）においては、上述の実施形態１で説明したと同様、説明の便宜上、一部は、その上部構造が剥離されて示されている。図８３（Ａ）は、メモリ素子領域３の断面図であり、図８３（Ｃ）に示すＡ−Ａ’の断面に相当する図である。図８３（Ｂ）は、メモリ素子領域３の断面図であり、図８３（Ｃ）に示すＢ−Ｂ’の断面に相当する図である。図８３に示すとおり、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３は、縦方向に積層された複数のメモリ素子１５ａ〜１５ｄを有するメモリ素子ストリングス２８がマトリクス状に配列した構成を有している。本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであるので、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図８４（Ａ）は、図８３（Ａ）と同様、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３の一部の断面図である。図８４（Ｄ）は、メモリ素子１５の部分拡大図であり、図８４（Ｅ）は、メモリ素子１５の等価回路図である。図８４（Ｆ）は、本実施形態に係る不揮発性半導体記憶装置６００の一部の等価回路である。図８４（Ａ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄが積層されている。本実施形態においても、縦型トランジスタ２０の上に積層された複数の（本実施形態においては４個の）メモリ素子１５ａ〜１５ｄからなる構成をメモリ素子ストリングス２８という。本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３は、図１又は図４９に示すものと同様、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
本実施形態においては、メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、ｎ型ポリシリコン層２１２ａ、絶縁膜２１０ａ及びｐ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、ｎ型ポリシリコン層２１２ａ、絶縁膜２１０ａ及びｐ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、ｎ型ポリシリコン層２１２ａ、絶縁膜２１０ａ及びｐ型ポリシリコン層１４４ｃを有している。メモリ素子１５ａは、ｎ型ポリシリコン層２１２ａ、絶縁膜２１０ａ及びｐ型ポリシリコン層１４４ｄを有している。
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、共通したｎ型ポリシリコン層２１２ａ及び絶縁膜２１０ａを有している。また、ｐ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、それぞれ、ソース線９を構成し、それぞれ板状に形成されている。本実施形態係る不揮発性半導体記憶装置６００のメモリ素子領域３においては、全てのメモリストリングス２８は、ｐ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
図８４（Ｄ）に示すとおり、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子１５ａは、ｎ型ポリシリコン層２１２ａ、絶縁膜２１０ａ及びｐ型ポリシリコン膜１４４ａでなるＰＮ接合の間に酸化膜等の絶縁膜が挟まれた構造を有している。上述したとおり、メモリ素子１５ａは、ｎ型ポリシリコン層２１２ａとｐ型ポリシリコン層１４４ａとの間に絶縁膜２１０ａが挟まれている構造を有している。なお、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子１５ａにおいては、他の実施形態と同様、ＰＮ接合が反対になるように、ポリシリコン層２１２ａをｐ型とし、ポリシリコン層１４４ａをｎ型として形成するようにしてもよい。
本実施形態に係る不揮発性半導体記憶装置６００においては、実施形態１と同様、メモリ素子１５の一端は、ソース線選択トランジスタ２６を介してソース線９（ＳＬ）に接続されている。上述したとおり、ソース線９は、それぞれ同一層からなる平面構造を有しており、板状の平面構造を有している。また、メモリ素子１５の他端は、縦型トランジスタ２０を介してビット線５（ＢＬ）に接続されている。ビット線５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線１１（ＷＬ）に信号が印加される。
本実施形態に係る不揮発性半導体記憶装置６００においては、実施形態１と同様、図８４に示すとおり、縦方向に積層された複数のメモリ素子１５の一端がそれぞれ接続されており、縦型トランジスタ２０を介してワード線１１（ＷＬ）に接続されている。
図８３及び図８４においては、１つのメモリ素子ストリングス２８について説明したが、本実施形態に係る不揮発性半導体記憶装置６００においては、全てのメモリストリングス２８が同様の構成を有している。また、メモリストリングス２８の数及びメモリストリングス２８を構成するメモリ素子１５の数は、メモリ容量に応じて任意の数に適宜変更することが可能である。
本実施形態に係る本発明の不揮発性半導体記憶装置５００は、消去動作を行うことができないという特性以外は、上述の実施形態１で説明した単極性動作の不揮発性半導体記憶装置と同様に考えることができる。本実施形態に係る本発明の不揮発性半導体記憶装置６００におけるデータの読み出し動作及び書き込み動作は、実施形態１で説明した動作と同様であるので、ここでは改めて説明しない。以下、本実施形態にかかる本発明の不揮発性半導体記憶装置６００において、実施形態２と同様、メモリ素子Ｍのパラメータの例と、メモリ素子Ｍ（２，１，２）を選択する場合のワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ１〜ＳＬ３、ビット線ＢＬ１〜ＢＬ３に印加する電圧の例を示す。
（メモリ素子のパラメータ）
書き込み電圧Ｖ_set＝４.０Ｖ
ダイオードのブレイクダウン電圧ＶBD＝２Ｖ
（読み出し動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLread＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLread＝１.０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
（書き込み動作時）
選択メモリ素子Ｍ（２，１，２）に接続されているワード線の電位：Ｖon＝３Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているワード線以外のワード線の電位：Ｖoff＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線の電位：ＶSLset＝０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているソース線以外のソース線の電位：フローティング
選択メモリ素子Ｍ（２，１，２）に接続されているビット線の電位：ＶBLset＝５.０Ｖ
選択メモリ素子Ｍ（２，１，２）に接続されているビット線以外のビット線の電位：フローティング
以下、本実施形態に係る本発明の不揮発性半導体記憶装置６００の製造プロセスについて説明する。本実施形態に係る本発明の不揮発性半導体記憶装置６００の製造プロセスにおいては、実施形態１に係る本発明の不揮発性半導体記憶装置１の製造プロセスと同様な部分については、ここでは再度の説明を省略する。
実施形態１の図２８において説明した工程と同様、レジストマスクを形成し（図示せず）、酸化珪素膜１３０、１３４、１３８、１４２及び１４６並びにｐ型ポリシリコン膜１３２、１３６、１４０及び１４４の一部をエッチングすることにより、ホール１５４ａ〜１５４ｈ及びｐ型ポリシリコン膜１３２ａ、１３６ａ、１４０ａ及び１４４ａを形成する（図８５）。このとき、窒化珪素膜１２８がエッチングストッパー膜として機能する。なお、本実施形態においては、円柱状のホール１５４ａ〜１５４ｈを形成するようにしたが、これに限定されるわけではなく、角柱状、楕円柱状等種々の形状のホールを形成するようにしてもよい。
次に、基板１００全面に絶縁膜２１０を形成する。本実施形態においては、約２ｎｍの酸化珪素膜を形成したが、絶縁膜の厚さ及び材料は、これに限定されるわけではない。
次に、反応性イオンエッチングにより、絶縁膜２１０の一部及び窒化珪素膜１２８の一部をエッチング除去する（図８７）。次に、基板１００全面にｎ型ポリシリコン２１２を堆積し、ＣＭＰもしくはエッチバック法を用いることによってｎ型ポリシリコン層２１０ａ〜２１０ｈを形成する（図８７）。本実施形態においては、ｎ型ポリシリコンを形成したが、ｎ型のアモルファスシリコンを形成し、アニールすることによってｎ型のポリシリコン層を形成するようにしてもよい。
その後、種々の配線を形成し、本実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３が完成する。
（実施形態９）
上述の実施形態１〜実施形態８においては、メモリ素子領域３の選択トランジスタ２０をメモリ素子の下部に配置する例について説明した。本実施形態においては、メモリ素子領域３の選択トランジスタ２０をメモリ素子の上部に配置する例、並びに選択トランジスタ２０を上部及び下部の両側に配置する例ついて説明する。本実施形態の選択トランジスタの配置例は、上述の全ての実施形態に適用することができる。
図８８を参照する。ここでは、実施形態１に係る本発明の不揮発性半導体記憶装置１を例に採って説明している。図８８（Ａ）は、上述の実施形態１〜実施形態８において説明したとおり、メモリ素子領域３の選択トランジスタ２０をメモリ素子の下部に配置する構成例である。
図８８（Ｂ）は、メモリ素子領域３の選択トランジスタ２０をメモリ素子の上部に配置する構成例である。図８８（Ｂ）に示す例においては、メモリ素子１５ａ〜１５ｄを形成した後、選択トランジスタ２０を形成する。
図８９（Ａ）は、メモリ素子領域３の選択トランジスタ２０をメモリ素子の上部に配置する構成例である。図８９（Ａ）に示す例においては、下部の選択２２０を形成し、メモリ素子１５ａ〜１５ｄを形成した後、上部の選択トランジスタ２０を形成する。図８９（Ａ）に示す構造を採用することによって、図１０〜図１２で説明した回路構成を実現することができる。
（実施形態１０）
上述の実施形態１〜実施形態８においては、メモリ素子領域３のメモリ素子１５及び選択トランジスタ２０がワード線ＷＬの幅よりも小さく、上部から見たとき、メモリ素子１５及び選択トランジスタ２０がワード線内に配置されている例について説明した。本実施形態においては、メモリ素子領域３のメモリ素子１５及び選択トランジスタ２０がワード線ＷＬの幅よりも小さく、上部から見たとき、メモリ素子１５がワード線からはみ出して配置されている例について説明する。本実施形態のメモリ素子１５及び選択トランジスタ２０の配置例は、上述の全ての実施形態に適用することができる。
図９０を参照する。ここでは、実施形態１に係る本発明の不揮発性半導体記憶装置１を例に採って説明している。図９０（Ａ）は、上述の実施形態１で説明した図２（Ｃ）に相当する図である。図９０（Ａ）においても、説明の便宜上、一部は、その上部構造が剥離されて示されている。図９０（Ｂ）は、選択トランジスタ２０部の構造を示す上面図である。図９０（Ａ）及び（Ｂ）に示す例においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは３Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであり、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は６Ｆ２／ｎとなる。
図９１を参照する。図９１（Ａ）は、図９０（Ａ）と同様、実施形態１に係る本発明の不揮発性半導体記憶装置１のメモリ素子領域３の上面図である。図９１（Ａ）においても、説明の便宜上、一部は、その上部構造が剥離されて示されている。図９１（Ｂ）は、選択トランジスタ２０部の構造を示す上面図である。おいては、メモリ素子領域３のメモリ素子１５及び選択トランジスタ２０がワード線ＷＬの幅よりも小さく、上部から見たとき、メモリ素子１５がワード線からはみ出して配置されている。図９１（Ａ）及び（Ｂ）に示す例においては、最小加工寸法をＦとすると、メモリ素子１５のＡ−Ａ’方向の長さは２Ｆであり、且つ、Ｂ−Ｂ’方向の長さは２Ｆであり、１つのメモリストリングスがｎ個のメモリ素子１５を有する場合（ｎ個のメモリ素子が積層されている場合）、メモリ素子１５の面積は４Ｆ２／ｎとなる。よって、図９１（Ａ）及び（Ｂ）に示すメモリ素子及び選択トランジスタの配置構造を採用することにより、より面積効率に優れた不揮発性半導体記憶装置を実現することができる。
一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置１のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置１の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の読み出し動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の書き込み動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の読み出し動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の書き込み動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の書き込み動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の読み出し動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。 一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。 一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。 一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作におけるバイアス条件を示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置２００の概略構成図である。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置２００のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置２００のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置２００のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置２００の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置３００のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置３００のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置３００のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置３００の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置４００のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置４００のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置４００のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置４００の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置５００のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置５００のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置５００のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置５００の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の単極性動作のメモリ素子に電圧を印加した場合に流れる電流の大きさを示すグラフである。 （Ａ）、（Ｂ）及び（Ｃ）は、一実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３の一部の概略構成図である。 （Ａ）は一実施形態に係る不揮発性半導体記憶装置６００のメモリ素子領域３の一部の断面図である。（Ｄ）は、一実施形態に係る不揮発性半導体記憶装置６００のメモリ素子１５の部分拡大図である。（Ｅ）は、一実施形態に係る不揮発性半導体記憶装置６００のメモリ素子１５の等価回路図である。（Ｆ）は、一実施形態に係る不揮発性半導体記憶装置６００の一部の等価回路である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 一実施形態に係る本発明の不揮発性半導体記憶装置の製造プロセスを示す図である。 （Ａ）及び（Ｂ）は一実施形態に係る本発明の不揮発性半導体記憶装置のメモリ素子領域の断面図である。 （Ａ）は一実施形態に係る本発明の不揮発性半導体記憶装置のメモリ素子領域の断面図である。 （Ａ）は一実施形態に係る本発明の不揮発性半導体記憶装置のメモリ素子領域３の上面図である。（Ｂ）は一実施形態に係る本発明の不揮発性半導体記憶装置の選択トランジスタ部の上面図である。 （Ａ）は一実施形態に係る本発明の不揮発性半導体記憶装置のメモリ素子領域３の上面図である。（Ｂ）は一実施形態に係る本発明の不揮発性半導体記憶装置の選択トランジスタ部の上面図である。
符号の説明
１ 不揮発性半導体記憶装置
３ メモリ素子領域
５ ビット線
７ ビット線駆動回路
９ ソース線
１１ ワード線
１３ ワード線駆動回路
１５ メモリ素子

Claims (5)

  1. 抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、
    前記メモリ素子群の前記複数のメモリ素子それぞれの一端にそれぞれ接続された複数のソース線と、
    を有し、
    前記複数のメモリ素子群の前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層であることを特徴とする不揮発性半導体記憶装置。
  2. 抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、
    前記メモリ素子群の前記複数のメモリ素子それぞれの一端にソース及びドレインの一方がそれぞれ接続された複数の選択トランジスタと、
    前記のメモリ素子群の前記複数のメモリ素子それぞれの他端にそれぞれ接続された複数のソース線と、
    前記複数の選択トランジスタのソース及びドレインの他方がそれぞれ接続された複数のビット線と、
    前記複数の選択トランジスタのゲートがそれぞれ接続された複数のワード線と、
    を有し、
    前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層であることを特徴とする不揮発性半導体記憶装置。
  3. 前記メモリ素子群の前記複数のメモリ素子は、同一面内に配置されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記複数のメモリ素子群は、それぞれ、絶縁体を介して積層されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  5. 前記抵抗変化素子は、金属酸化物、相変化膜、電界誘起抵抗変化効果を有する材料、又は電解質材料を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
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