JP2014170610A - 半導体記憶装置 - Google Patents

Abstract

【課題】正確にデータを制御できる半導体記憶装置を提供する。
【解決手段】メモリセルアレイは、互いに交差する複数の第１配線及び複数の第２配線、並びに、複数の第１配線及び複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有する。制御回路は、選択した第１配線及び選択した第２配線の電圧を制御する。複数の第１配線は、基板に対して垂直な第１方向に所定ピッチをもって並ぶとともに、基板に対して平行な第２方向に延びる。複数の第２配線は、第２方向に所定ピッチをもって並ぶとともに、第１方向に延びる。制御回路は、第１配線の第１方向の位置に応じて、第１配線及びそれに対応する第２配線に印加する電圧を変化させる。
【選択図】図１

Description

本実施の形態は、半導体記憶装置に関する。

近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。しかしながら、この製造プロセスにおいて、ＲｅＲＡＭの特性にはバラツキが生じる。

特開２０１１−１２９６３９号公報

本実施の形態は、正確にデータを制御できる半導体記憶装置を提供する。

実施の形態に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、互いに交差する複数の第１配線及び複数の第２配線、並びに、複数の第１配線及び複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有する。制御回路は、選択した第１配線及び選択した第２配線の電圧を制御する。複数の第１配線は、基板に対して垂直な第１方向に所定ピッチをもって並ぶとともに、基板に対して平行な第２方向に延びる。複数の第２配線は、第２方向に所定ピッチをもって並ぶとともに、第１方向に延びる。制御回路は、第１配線の第１方向の位置に応じて、第１配線及びそれに対応する第２配線に印加する電圧を変化させる。

第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の回路図の一例である。 第１の実施の形態に係る電圧調整回路１２１の回路図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。 図４をＸ方向からみた図である。 図４の上面図である。 図４のＡ−Ａ線で切った断面図である。 第２の実施の形態に係る半導体記憶装置に書き込まれる１データ長を示す図の一例である。 第２の実施の形態に係るワード線ドライバ１２を示す図の一例である。 第３の実施の形態に係る半導体記憶装置のブロック図の一例である。 第４の実施の形態に係る半導体記憶装置に書き込まれる１データ長を示す図の一例である。

［第１の実施の形態］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、ワード線ドライバ１２、ビット線ドライバ１３、ＲＯＭ領域１４、及び制御回路１５を有する。

メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。ワード線ドライバ１２は、アクセス（データ消去／書き込み／読み出し／フォーミング）時にワード線ＷＬを選択する。ワード線ドライバ１２は、それぞれのワード線ＷＬに印加する電圧を調整する電圧調整回路１２１を有する。ビット線ドライバ１３は、アクセス時にビット線ＢＬを選択し、またビット線ＢＬの電圧に基づきデータを読み出す。ビット線ドライバ１３は、それぞれのビット線ＢＬに印加する電圧を調整する電圧調整回路１３１を有する。

ＲＯＭ領域１４は、テスト書き込みの結果等を記憶する。制御回路１５はワード線ドライバ１２、ビット線ドライバ１３、及びＲＯＭ領域１４を制御することができる。また、制御回路１５は電圧調整回路１２１及び電圧調整回路１３１を制御することができる。半導体記憶装置は、ホストまたはメモリコントローラからセット又はリセットコマンド、及びアドレスなどを受け入れて動作する。

次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。

メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。

ワード線ＷＬ１〜ＷＬ４は、図２に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。

メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶することができる。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。また、金属酸化膜で構成される可変抵抗素子ＶＲの多くは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。

選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。

次に、図３を参照して、電圧調整回路１２１の具体的構成について説明する。なお、電圧調整回路１３１は、電圧調整回路１２１と同様の構成であるため、その説明を省略する。電圧調整回路１２１は、図３に示すように、電圧を供給される配線Ｗとワード線ＷＬとの間に設けられたパス回路１２１ａ、１２１ｂを有する。パス回路１２１ａは、並列接続されたｎ型トランジスタｎＴａ、及びｐ型トランジスタｐＴａにより構成される。同様に、パス回路１２１ｂは、並列接続されたｎ型トランジスタｎＴｂ、及びｐ型トランジスタｐＴｂにより構成される。ワード線ＷＬに電圧を転送する際、制御回路１５はパス回路１２１ａを導通状態にする。そして、ワード線ＷＬに電圧を転送する際、制御回路１５は各ワード線ＷＬ１〜ＷＬ４毎に、パス回路１２１ｂのｎ型トランジスタｎＴｂ、及びｐ型トランジスタｐＴｂのゲートに印加する電圧を変化させる。すなわち、パス回路１２１ｂにより各ワード線ＷＬ１〜ＷＬ４毎に電圧降下量を変化させて、ワード線ＷＬ１〜ＷＬ４に配線Ｗの電圧を転送する。これにより、電圧調整回路１２１は、それぞれのワード線ＷＬに印加する電圧を調整することができる。

次に、図４、図５及び図６を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は、メモリセルアレイ１１の積層構造を示す斜視図の一例である。図５は図４をＸ方向からみた図（Ｚ−Ｙ平面図）であり、図６は図４の上面図である。なお、図４及び図６において層間絶縁層は省略している。

メモリセルアレイ１１は、図４及び図５に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０には選択トランジスタＳＴｒが複数配置され、メモリ層４０にはメモリセルＭＣが複数配置されている。

選択トランジスタ層３０は、図４及び図５に示すように、導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４を有する。これら導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。

導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる（図６参照）。層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる（図６参照）。層間絶縁層３４は、導電層３３の側面及び上面を覆う。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁層３２、３４は酸化シリコン（ＳｉＯ_２）により構成される。

また、選択トランジスタ層３０は、図４及び図５に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。

柱状半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、柱状半導体層３５は、積層されたＮ型半導体層３５ａ、Ｐ型半導体層３５ｂ、及びＮ型半導体層３５ｃを有する。

Ｎ型半導体層３５ａは、図４及び図５に示すように、そのＹ方向の側面にて層間絶縁層３２に接する。Ｐ型半導体層３５ｂは、そのＹ方向の側面にて導電層３３の側面に接する。Ｎ型半導体層３５ｃは、そのＹ方向の側面にて層間絶縁層３４に接する。Ｎ型半導体層３５ａ、３５ｃはＮ型の不純物を注入されたポリシリコンにより構成され、Ｐ型半導体層３５ｂはＰ型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ_２）により構成される。

メモリ層４０は、図４及び図５に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、それぞれＸ方向に対向する一対の櫛歯形状を有する（図６参照）。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ_２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコン、シリサイド、または、金属にて構成される。

また、導電層４２ａ〜４２ｄの厚みは異なっても良い。例えば、本実施の形態の一つにおいては、図５に示すように、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みは厚い。すなわち、導電層４２ｄのＺ方向の厚みＬａ４は、その下層の導電層４２ｃのＺ方向の厚みＬａ３よりも厚い。同様に、導電層４２ｃのＺ方向の厚みＬａ３は、その下層の導電層４２ｂのＺ方向の厚みＬａ２よりも厚く、導電層４２ｂのＺ方向の厚みＬａ２は、その下層の導電層４２ａのＺ方向の厚みＬａ１よりも厚い。

また、メモリ層４０は、図４及び図５に示すように、柱状導電層４３、及び可変抵抗層４４を有する。柱状導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。

柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４は、柱状導電層４３のＹ方向の側面と層間絶縁層４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、柱状導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。柱状導電層４３は例えば不純物イオンを注入されたポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯ_Ｘ、Ａｌ_２Ｏ_Ｘ、ＴｉＯ_Ｘ、ＮｉＯ_Ｘ、ＷＯ_Ｘ、Ｔａ_２Ｏ_Ｘ等）により構成される。

次に、図７を参照して、柱状半導体層４３と導電層４２ａ〜４２ｄの形状についてより具体的に説明する。図７は、図４のＡ−Ａ線で切った断面図（Ｚ−Ｘ平面図）である。なお、図７において、層間絶縁層４１ａ〜４１ｄ、及び可変抵抗層４４は省略している。

図７に示すように、柱状半導体層４３は、Ｙ方向からみてテーパ状に形成されている。すなわち、柱状半導体層４３のＹ方向の側面のＸ方向の幅は、−Ｚ方向（図７の下方向）に進むにつれて広がる。この柱状半導体層４３のテーパ形状は、製造時のエッチング条件を調整することにより形成することができる。上述したように本実施の形態において、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みは厚い。ここで、仮に導電層４２ａ〜４２ｄのＺ方向の厚みが均一であるとすると、導電層４２ａと柱状半導体層４３との対向面積が最も大きく、導電層４２ｄと柱状半導体層４３との対向面積が最も小さくなる。これにより、導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）と柱状半導体層４３（ビット線ＢＬ）の間に形成される可変抵抗素子ＶＲの特性にばらつきが生じる。

本実施の形態においては、柱状半導体層４３のテーパ形状に対応して、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みは厚い。したがって、導電層４２ａ〜４２ｄと柱状半導体層４３との対向面積を略一定にすることができる。

また、本実施の形態における電圧調整回路１２１，１３１は、ワード線ＷＬ（導電層４２）のＺ方向の位置に応じて、そのワード線ＷＬ及びそれに対応するビット線ＢＬに印加する電圧を変化させることができる。例えば、各ワード線ＷＬ１〜ＷＬ４に印加する電圧は、テスト書込みの結果に基づき決定する。ここで、テスト書込みは、例えば、ワード線ＷＬ及びそれに対応するビット線ＢＬに電圧を印加し、これによる可変抵抗素子ＶＲの抵抗値の変化を検出する動作である。例えば、テスター、または、内部テスト回路は各ワード線ＷＬ１〜ＷＬ４に接続される可変抵抗素子ＶＲのうちの数個を抽出して、セット動作、または、リセット動作を行う。その結果、テスター、または、内部テスト回路はそれぞれのワード線ＷＬ１〜ＷＬ４に抵抗値の変化量を算出する。すなわち、テスト書込みの結果は、テスト書込みによるそれぞれの可変抵抗素子ＶＲの抵抗値の変化量として現れる。このテスト書き込みの結果は、半導体記憶装置のＲＯＭ領域１４などに記憶することができる。

次に、再び図３を参照して、電圧調整回路１２１によって、上記のようにＺ方向の位置に応じてワード線ＷＬの電圧を変化させる方法を説明する。ワード線ＷＬに電圧を転送する際、パス回路１２１ａは導通状態とさせる。パス回路１２１ａは、ｎ型トランジスタｎＴａとｐ型トランジスタｐＴａから構成されている為、０Ｖからセット電圧・リセット電圧（０Ｖより大きい）までの転送が可能である。そして、配線Ｗからワード線ＷＬに電圧を転送する際、ワード線ＷＬのＺ方向の位置に応じて、パス回路１２１ｂのｎ型トランジスタｎＴｂ、及びｐ型トランジスタｐＴｂのゲートに印加する電圧を変化させる。例えば、ワード線ＷＬ４に接続する抵抗変化素子ＶＲの抵抗値が、ワード線ＷＬ１に接続する抵抗変化素子ＶＲの抵抗値よりも高くなる場合を考える。この場合、制御回路１５は、ワード線ＷＬ１に接続する抵抗変化素子ＶＲを選択したとき、パス回路１２１ｂの電圧降下量を大きくする。すなわち、パス回路１２１ｂによりワード線ＷＬのＺ方向の位置に応じて電圧降下量を変化させて、ワード線ＷＬに配線Ｗの電圧を転送する。これによって、ワード線ＷＬのＺ方向の位置に応じてワード線ＷＬに印加する電圧が変化する。なお、電圧調整回路１３１によるビット線ＢＬの電圧を変化させる方法は電圧調整回路１２１と略同様であるので、その説明は省略する。

ここで、導電層４２ａ〜４２ｄのＺ方向の厚みが互いに異なれば、導電層４２ａ〜４２ｄが有する結晶粒界の特性は変化する場合もある。したがって、導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）に同じ電圧を印加してセット動作・リセット動作を行っても、可変抵抗層４４（可変抵抗素子ＶＲ）の抵抗値はばらつく場合がある。このような場合であっても、上記のようにワード線ＷＬまたはビット線ＢＬの電圧を変化させることによって、本実施の形態は、ワード線ＷＬのＺ方向の位置に関わらず、セット動作・リセット動作において可変抵抗素子ＶＲの抵抗値を均一に変化させることができる。

また、導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）に同じ電圧を印加して読み出し動作を行っても、可変抵抗層４４（可変抵抗素子ＶＲ）の抵抗値はばらつく。このような場合であっても、上記のようにワード線ＷＬまたはビット線ＢＬの電圧を変化させることによって、本実施の形態は、ワード線ＷＬのＺ方向の位置に関わらず、読み出し動作において可変抵抗素子ＶＲの抵抗値を正確に読み出すことができる。

なお、上記実施の形態において、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みは厚い。なお、導電層４２ａ〜４２ｄは、互いに均一の厚みを有するものであっても、本実施の形態を適用することができる。

［第２の実施の形態］
次に、図８及び図９を参照して第２の実施の形態に係る半導体記憶装置について説明する。第２の実施の形態に係る半導体記憶装置は、電圧調整回路１２１，１３１を有し、この点で第１の実施の形態と共通する。一方、第２の実施の形態は、データをメモリセルＭＣに記憶させる際、制御回路１５はそのデータの符号長に基づきワード線ＷＬを選択する構成を有しており、この点で第１の実施の形態と異なる。

第２の実施の形態に係る半導体記憶装置は、主に、データの符号長がグローバルビット線ＧＢＬの数よりも多い場合に適応される。例えば、図８に示すように、データの符号長がグローバルビット線ＧＢＬの数よりも多い時、第２の実施の形態に係る半導体記憶装置は、ワード線ＷＬ１を選択し、データの一部をワード線ＷＬ１に接続されたメモリセルＭＣに書込むと共に、ワード線ＷＬ２を選択し、データの残りの一部をワード線ＷＬ２に接続されたメモリセルＭＣに書込む。

上記制御を実行するため、第２の実施の形態におけるビット線ドライバ１３は、図９に示すように、シフトレジスタＳＲ１、ＳＲ２、及びトランジスタＴｒを有する。シフトレジスタＳＲ１、ＳＲ２はそれぞれ複数のデータラッチＤＬ１−１〜ＤＬ１−ｎ，ＤＬ２−１〜ＤＬ２−ｎを有している。シフトレジスタＳＲ１、ＳＲ２に記憶可能なビット数、すなわちデータラッチＤＬの数ｎは、メモリセルアレイ１１中のグローバルビット線ＧＢＬの数と等しい。なお、メモリセルアレイ１１中のグローバルビット線ＧＢＬの数とは、メモリセルアレイ１１が複数のブロックに分かれていた場合、１つのブロック中のグローバルビット線ＧＢＬの数とすることができる。

ここで、シフトレジスタＳＲ１、ＳＲ２へデータが入力される例を説明する。１データの符号長（１データ長）はシフトレジスタＳＲ１のデータラッチＤＬ１−１に入力される。例えば、外部から１データずつクロックパルスに従って、シフトレジスタＳＲ１にデータが順次入力される。すなわち、シフトレジスタＳＲ１に入力されたデータは、クロックパルスに従ってデータＤＬ１−１から順にデータラッチＤＬ１−２、・・・データラッチＤＬ１−ｎに移動する。

制御回路１５がデータの符号長がシフトレジスタＳＲ１、ＳＲ２に記憶可能なビット数より小さいと判断した場合（データの符号長がグローバルビット線ＧＢＬの数よりも小さい場合）、トランジスタＴｒは非導通状態とされる。その結果、シフトレジスタＳＲ１内に１データ長の全てが入力される。

一方、制御回路１５がデータの符号長がシフトレジスタＳＲ１、ＳＲ２に記憶可能なビット数より大きいと判断した場合（データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合）、トランジスタＴｒは導通状態とされる。すなわち、シフトレジスタのデータラッチＤＬの数が拡張されたと言える。１データ長がシフトレジスタＳＲ１の全データラッチＤＬ１−１〜ＤＬ１−ｎに入力された後、例えば、クロックパルスに従い、シフトレジスタＳＲ１のデータラッチＤＬ１−ｎからトランジスタＴｒを介してシフトレジスタＳＲ２のデータラッチＤＬ２−１にデータが転送される。このとき同時に、シフトレジスタＳＲ１のデータラッチに入力できなかった１データ長のデータは、シフトレジスタＳＲ１のデータラッチＤＬ１からクロックパルスに従って入力される。その後、１データ長の全てがシフトレジスタＳＲ１、ＳＲ２に保持されまでデータの入力が行われる。

制御回路１５は、シフトレジスタＳＲ１に入力されたデータＳＲ１ＤをデータバッファＤＢに移動させる。データバッファＤＢは複数のデータラッチを有している。データバッファＤＢのデータラッチはそれぞれグローバルビット線ＧＢＬに接続されている。データＳＲ１Ｄはそれぞれ、データバッファＤＢの複数のデータラッチに保持される。その後、制御回路１５は、例えば、ワード線ＷＬ１を選択し、データＳＲ１Ｄのそれぞれを、グローバルビット線ＧＢＬを通じてワード線ＷＬ１に接続されたメモリセルＭＣに書込む。

ここで、１データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合、シフトレジスタＳＲ２にも１データ長の一部が保持されている。そこで、制御回路１５は、シフトレジスタＳＲ２に入力されたデータＳＲ２ＤをデータバッファＤＢに移動させる。データＳＲ２Ｄはそれぞれ、データバッファＤＢの複数のデータラッチに保持される。その後、制御回路１５は、例えば、ワード線ＷＬ２を選択し、データＳＲ２Ｄのそれぞれを、グローバルビット線ＧＢＬを通じてワード線ＷＬ２に接続されたメモリセルＭＣに書込む。図８に示す例では、シフトレジスタＳＲ１に入力された上位ビット「０１０１１…０１１０」がワード線ＷＬ１に接続されたメモリセルＭＣに書込まれる。また、シフトレジスタＳＲ２に入力された下位ビット「１０１…１１０１」がワード線ＷＬ２に接続されたメモリセルＭＣに書込まれる。

その結果、１データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合であっても、複数のワード線ＷＬに接続されたメモリセルＭＣにデータを記憶させることができる。ここで、第２の実施の形態には、第１の実施の形態のデータ書き込み方法を容易に適用することができる。例えば、制御回路１５が、シフトレジスタＳＲ１に入力されたデータＳＲ１Ｄをワード線ＷＬ１に接続されたメモリセルＭＣに記憶させ、シフトレジスタＳＲ２に入力されたデータＳＲ２Ｄをワード線ＷＬ１の上層に当たるワード線ＷＬ２に接続されたメモリセルＭＣに記憶させる場合を考える。

制御回路１５は、ワード線ＷＬ１にデータＳＲ１Ｄを書き込む場合と、ワード線ＷＬ２にデータＳＲ２Ｄを書き込む場合とで、ワード線ＷＬまたはビット線ＢＬの電圧を変化させる。その結果、データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合であっても、第２の実施の形態はデータを正確にメモリセルＭＣに記憶させることができる。

［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置について説明する。上述した積層構造によって、可変抵抗素子ＶＲは、Ｚ方向の位置によって異なるデータ保持特性を有する。そこで、第３の実施の形態に係る半導体記憶装置は、図１０に示すように、複数のＥＣＣ回路１６［１］〜１６［ｋ］、及び切り替え回路１７を有する。ｋは２以上の整数である。ここで、それぞれのＥＣＣ回路１６［１］〜１６［ｋ］は訂正能力が異なっている。例えば、訂正能力の強さは弱い方から、ＥＣＣ回路１６［１］、ＥＣＣ回路１６［２］、・・・、ＥＣＣ回路１６［ｋ］となっている。

ＥＣＣ回路１６［１］〜１６［ｋ］は、各々、異なる方式によりデータの誤りを訂正する。例えば、ワード線ＷＬ１〜ＷＬ４に接続されるメモリセルは特性が異なる。すなわち、下層に位置するワード線ＷＬに接続されるメモリセルの特性が悪い場合、中層のワード線ＷＬに接続されるメモリセルの特性が悪い場合、上層のワード線ＷＬに接続されるメモリセルの特性が悪い場合、など種々の場合が考えられる。

そこで、切り替え回路１７は、選択ワード線ＷＬのＺ方向の位置に応じて誤り訂正に用いるＥＣＣ回路１６［１］〜１６［ｋ］を選択する。これら複数のＥＣＣ回路１６［１］〜１６［ｋ］、及び切り替え回路１７により、第３の実施の形態は、可変抵抗素子ＶＲのデータ保持特性に応じて正確に誤り訂正を実行できる。

また、第３の実施の形態には、第１の実施の形態のデータ書き込み方法を容易に適用することができる。例えば、制御回路１５が、ワード線ＷＬ１及びワード線ＷＬ１の上層にあたるワード線ＷＬ２に接続されたメモリセルＭＣからデータを読み出す場合を考える。制御回路１５はワード線ＷＬ１を選択し、ワード線ＷＬまたはビット線ＢＬの電圧を第１条件で読み出し、切り替え回路１７はＥＣＣ回路１６［１］を選択して誤り訂正を行う。次に、制御回路１５はワード線ＷＬ２を選択し、ワード線ＷＬまたはビット線ＢＬの電圧を第１条件とは異なる第２条件で読み出し、切り替え回路１７はＥＣＣ回路１６［２］を選択して誤り訂正を行う。

このように、制御回路１５は、ワード線ＷＬ１からデータを読み出す場合と、ワード線ＷＬ２からデータを読み出す場合とで、ワード線ＷＬまたはビット線ＢＬの電圧を変化させ、切り替え回路１７はワード線の選択に対応させるようにＥＣＣ回路１６を選択することができる。このように、選択するワード線ＷＬに応じて制御回路１５及び切り替え回路１７を動作させることにより、可変抵抗素子ＶＲのデータ保持特性に応じて正確にデータを読み出すことができる。なお、データ読み出しを例に挙げて説明したが、第３の実施の形態をデータ書き込みに適用することも可能である。

［第４の実施の形態］
次に、図１１を参照して第４の実施の形態に係る半導体記憶装置について説明する。第４の実施の形態に係る半導体記憶装置は、複数のＥＣＣ回路１６［１］〜１６［ｋ］、及び切り替え回路１７を有し、この点で第３の実施の形態と共通する。一方、第４の実施の形態は、データをメモリセルＭＣに記憶させる際、制御回路１５はそのデータの符号長に基づきワード線ＷＬを選択する構成を有しており、この点で第３の実施の形態と異なる。

第４の実施の形態に係る半導体記憶装置は、主に、実データとパリティデータを含む１データの符号長がグローバルビット線ＧＢＬの数よりも多い場合に適応される。例えば、図１１に示すように、１データの符号長がグローバルビット線ＧＢＬの数よりも多い時、第４の実施の形態に係る半導体記憶装置は、ワード線ＷＬ１を選択し、データの一部をワード線ＷＬ１に接続されたメモリセルＭＣに書込むと共に、ワード線ＷＬ２を選択し、データの残りの一部をワード線ＷＬ２に接続されたメモリセルＭＣに書込む。

上記制御を実行するため、第４の実施の形態に係るビット線ドライバ１３は、図９と同様の構成を有する。

ここで、１データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合、シフトレジスタＳＲ２にも１データの符号長の一部が保持されている。そこで、制御回路１５は、シフトレジスタＳＲ２に入力されたデータＳＲ２ＤをデータバッファＤＢに移動させる。データＳＲ２Ｄはそれぞれ、データバッファＤＢの複数のデータラッチに保持される。その後、制御回路１５は、例えば、ワード線ＷＬ２を選択し、データＳＲ２Ｄａのそれぞれを、グローバルビット線ＧＢＬを通じてワード線ＷＬ２に接続されたメモリセルＭＣに書込む。図１１に示す例では、シフトレジスタＳＲ１に入力された上位ビット「０１０１１…０１１０」がワード線ＷＬ１に接続されたメモリセルＭＣに書込まれる。また、シフトレジスタＳＲ２に入力された下位ビット「１０１…１１０１」がワード線ＷＬ２に接続されたメモリセルＭＣに書込まれる。

その結果、１データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合であっても、複数のワード線ＷＬに接続されたメモリセルＭＣにデータを記憶させることができる。ここで、第４の実施の形態には、第１の実施の形態のデータ書き込み方法を容易に適用することができる。例えば、制御回路１５が、シフトレジスタＳＲ１に入力されたデータＳＲ１Ｄをワード線ＷＬ１に接続されたメモリセルＭＣに記憶させ、シフトレジスタＳＲ２に入力されたデータＳＲ２Ｄａをワード線ＷＬ１の上層に当たるワード線ＷＬ２に接続されたメモリセルＭＣに記憶させる場合を考える。

制御回路１５は、ワード線ＷＬ１にデータＳＲ１Ｄを書き込む場合と、ワード線ＷＬ２にデータＳＲ２Ｄを書き込む場合とで、ワード線ＷＬまたはビット線ＢＬの電圧を変化させる。その結果、データの符号長がグローバルビット線ＧＢＬの数よりも大きい場合であっても、第４の実施の形態はデータを正確にメモリセルＭＣに記憶させることができる。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、以下のような態様も、本発明の範囲に含まれる。
（態様１）
互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
選択した第１配線及び選択した第２配線の電圧を制御する制御回路とを備え、
前記複数の第１配線は、基板に対して垂直な第１方向に所定ピッチをもって並ぶとともに、前記基板に対して平行な第２方向に延び、
前記複数の第２配線は、前記第２方向に所定ピッチをもって並ぶとともに、前記第１方向に延び、
前記制御回路は、
データの誤りを訂正し、訂正能力がそれぞれ異なる複数のＥＣＣ回路と、
第１配線の前記第１方向の位置に応じて誤り訂正に用いるＥＣＣ回路を選択する切り替え回路とを備える
ことを特徴とする半導体記憶装置。
（態様２）
前記制御回路は、データの符号長に基づき前記データを記憶させるメモリセルを選択する
ことを特徴とする（態様１）の半導体記憶装置。
（態様３）
前記制御回路は、
１つのデータの一部を格納する第１のシフトレジスタと、
前記データの他の一部を格納する第２のシフトレジスタと、
前記第１のシフトレジスタと前記第２のシフトレジスタとの間の設けられたトランジスタと
を備えることを特徴とする（態様２）の半導体記憶装置。
（態様４）
前記メモリセルアレイは、
前記第１配線として機能する導電層と、
前記複数の導電層の側面に共通に設けられ且つ前記可変抵抗素子として機能する可変抵抗層と、
前記可変抵抗層を介して前記導電層の側面に接し、前記第２配線として機能する柱状導電層とを備える
ことを特徴とする（態様１）の半導体記憶装置。

１１…メモリセルアレイ、 １２…ワード線ドライバ、 １３…ビット線ドライバ、 １４…ＲＯＭ領域、 １５…制御回路、 １６［１］〜１６［ｋ］…ＥＣＣ回路、 １７…切り替え回路、 ２０…基板、 ３０…選択トランジスタ層、 ４０…メモリ層、 １２１，１３１…電圧調整回路。

Claims (8)

1. 互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
   選択した第１配線及び選択した第２配線の電圧を制御する制御回路とを備え、
   前記複数の第１配線は、基板に対して垂直な第１方向に所定ピッチをもって並ぶとともに、前記基板に対して平行な第２方向に延び、
   前記複数の第２配線は、前記第２方向に所定ピッチをもって並ぶとともに、前記第１方向に延び、
   前記制御回路は、第１配線の前記第１方向の位置に応じて、前記第１配線及びそれに対応する第２配線に印加する電圧を変化させる
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、データを前記メモリセルに記憶させる際、前記データの符号長に基づき前記第１配線を選択する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、
   データの第１の部分を格納する第１のシフトレジスタと、
   前記データの第２の部分を格納する第２のシフトレジスタと、
   前記第１のシフトレジスタと前記第２のシフトレジスタとの間の設けられたトランジスタと
   を備えることを特徴とする請求項２記載の半導体記憶装置。
4. 前記制御回路は、
   データの誤りを訂正し、訂正能力がそれぞれ異なる複数のＥＣＣ回路と、
   第１配線の前記第１方向の位置に応じて、誤り訂正に用いるＥＣＣ回路を選択する切り替え回路とを備える
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記制御回路は、データの符号長に基づき前記データを記憶させるメモリセルを選択する
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記制御回路は、
   データの一部を格納する第１のシフトレジスタと、
   前記データの他の一部を格納する第２のシフトレジスタと、
   前記第１のシフトレジスタと前記第２のシフトレジスタとの間の設けられたトランジスタと
   を備えることを特徴とする請求項５記載の半導体記憶装置。
7. 前記制御回路は、
   第１電圧を供給される第３配線と、
   前記第１配線と前記第３配線との間に接続されたパストランジスタとを備え、
   前記第１配線の前記第１方向の位置に応じて、前記パストランジスタのゲートに印加する電圧を変化させる
   ことを特徴とする請求項１記載の半導体記憶装置。
8. 前記メモリセルアレイは、
   前記第１配線として機能する導電層と、
   前記複数の導電層の側面に共通に設けられ且つ前記可変抵抗素子として機能する可変抵抗層と、
   前記可変抵抗層を介して前記導電層の側面に接し、前記第２配線として機能する柱状導電層とを備える
   ことを特徴とする請求項１記載の半導体記憶装置。

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