JP2018164070A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、第１方向(X方向)に沿って複数並行に配列された第１配線SGDと、隣り合う第１配線SGD間を分離する第１絶縁膜SLT2と、隣り合う第１配線SGD間を跨ぐようにして設けられた第１ピラーMPとを含む第１領域BLKと、第１領域BLKを、第２方向(Y方向)で挟むように位置し、第２絶縁膜を含む第２、第３領域SLT1とを備える。第１ピラーMPは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む。第１領域BLK内に設けられる第１配線SGDの本数は奇数本である。
【選択図】図３

Description

実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列された半導体メモリが知られている。

米国特許第８，２５０，４３７号明細書

動作信頼性を向上出来る半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、半導体基板上方に設けられ、半導体基板の面内方向である第１方向に沿って複数並行に配列された第１配線と、隣り合う第１配線間を分離する第１絶縁膜と、隣り合う第１配線間を跨ぐようにして設けられた第１ピラーとを含む第１領域と、第１領域を、半導体基板の面内方向であって第１方向と異なる第２方向で挟むように位置し、半導体基板上から第１配線の高さまで設けられた第２絶縁膜を含む第２、第３領域とを具備する。第１ピラーは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む。
第１領域内に設けられる第１配線の本数は奇数本である。

図１は、第１実施形態に係る半導体記憶装置のブロック図。 図２は、第１実施形態に係るメモリセルアレイの回路図。 図３は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図４は、第１実施形態に係るワード線の平面レイアウト。 図５は、第１実施形態に係るブロックの断面図。 図６は、第１実施形態に係るブロックの断面図。 図７は、第１実施形態に係るメモリセルトランジスタの断面図。 図８は、第１実施形態に係るメモリセルトランジスタの断面図。 図９は、第１実施形態に係るメモリセルトランジスタの断面図。 図１０は、第１実施形態に係るメモリセルトランジスタの断面図。 図１１は、第１実施形態に係るメモリピラーの等価回路図。 図１２は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図１３は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図１４は、第１実施形態に係る読み出し動作時における各種信号のタイミングチャート。 図１５は、第１実施形態の第１変形例に係るセレクトゲート線の平面レイアウト。 図１６は、第２実施形態に係る書き込み動作時における各種信号のタイミングチャート。 図１７は、第２実施形態に係る書き込み動作時における各種信号のタイミングチャート。 図１８は、第３実施形態に係るセレクトゲート線の平面レイアウト。 図１９は、第３実施形態に係るセレクトゲート線の平面レイアウト。 図２０は、第３実施形態に係るセレクトゲート線の平面レイアウト。 図２１は、第３実施形態に係るセレクトゲート線の平面レイアウト。 図２２は、第３実施形態の第１変形例に係るセレクトゲート線の平面レイアウト。 図２３は、第３実施形態の第２変形例に係るセレクトゲート線の平面レイアウト。 図２４は、第４実施形態に係るセレクトゲート線の平面レイアウト。 図２５は、第４実施形態の第１変形例に係るセレクトゲート線の平面レイアウト。 図２６は、第４実施形態の第２変形例に係るセレクトゲート線の平面レイアウト。 図２７は、第１乃至第４実施形態の第１変形例に係るワード線の平面レイアウト。 図２８は、第１乃至第４実施形態の第２変形例に係るメモリピラーの等価回路図。 図２９は、第１乃至第４実施形態の第３変形例に係るメモリピラーの一部領域の断面図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。

１．１ 構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリの構成について説明する。

１．１．１ 全体構成について
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリの大まかな全体構成について、図１を用いて説明する。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、及びセンスアンプ４を備えている。

メモリセルアレイ２は、複数のブロックＢＬＫを備えている。図１では４つのブロックＢＬＫ０〜ＢＬＫ３のみを示しているが、その数は限定されない。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルを含む。また、ブロックＢＬＫは半導体基板上に設けられ、隣り合うブロック間にはスリットＳＬＴ１が設けられる。メモリセルアレイ２の構成の詳細については後述する。

ロウデコーダ３は、外部から受信したロウアドレスをデコードする。そしてロウデコーダ３は、デコード結果に基づいてメモリセルアレイ２のロウ方向を選択する。より具体的には、ロウ方向を選択するための種々の配線に電圧を与える。

センスアンプ４は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ２に与える。

１．１．２ メモリセルアレイ２の構成について
次に、本実施形態に係るメモリセルアレイ２の構成について説明する。

＜回路構成について＞
まず、メモリセルアレイ２の回路構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、…）を含む。また各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下では、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、…）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、…）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。

ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

メモリグループＭＧｅの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ３によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｅに共通接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、例えば共通に接続されても良いし、独立に制御可能であっても良い。

また、同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０〜ＷＬｅ７）に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０〜ＷＬｏ７）に共通接続される。セレクトゲート線ＷＬｅ及びＷＬｏは、ロウデコーダ３によって独立に制御される。

ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。

更に、メモリセルアレイ２内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりメモリグループＭＧは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。そしてメモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ２内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。

＜メモリセルアレイの平面レイアウトについて＞
次に、メモリセルアレイ２の平面構成について説明する。図３は、あるブロックＢＬＫの、半導体基板面内（これをＸＹ平面と呼ぶ）における、セレクトゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが８本含まれる場合について説明する。

図示するように、Ｘ方向に延びる９個の導電層１０（１０−０〜１０−７、但し１０−０は１０−０ａと１０−０ｂとを含む）が、Ｘ方向に直交するＹ方向に沿って配列されている。各導電層１０は、セレクトゲート線ＳＧＤとして機能する。図３の例であると、ブロックＢＬＫ内においてＹ方向に沿った両端に位置する２つの配線層１０−０ａ及び１０−０ｂがセレクトゲート線ＳＧＤ０として機能する。すなわち、Ｙ方向における両端に位置する２つの配線層１０は、互いに共通に接続されるか、あるいはロウデコーダ３によって同じように制御される。そしてこれらの間にある７本の配線層１０−１〜１０−７が、それぞれセレクトゲート線ＳＧＤ１〜ＳＧＤ７として機能する。従って、ブロックＢＬＫ内においてＸＹ平面で見た場合、メモリグループＭＧ１〜ＭＧ７がＹ方向に沿って配列され、その両側にメモリグループＭＧ０が配置される。

ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ２内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域が、図１で述べたスリットＳＬＴ１である。スリットＳＬＴ１もＳＬＴ２と同様である。

更に、Ｙ方向で隣り合う配線層１０間には、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０〜ＭＰ１５）が設けられる。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。

具体的には、配線層１０−１と１０−２との間にはメモリピラーＭＰ０及びＭＰ８が設けられ、配線層１０−３と１０−４との間にはメモリピラーＭＰ１及びＭＰ９が設けられ、配線層１０−５と１０−６との間にはメモリピラーＭＰ２及びＭＰ１０が設けられ、配線層１０−７と１０−０ｂとの間にはメモリピラーＭＰ３及びＭＰ１１が設けられる。メモリピラーＭＰは、選択トランジスタＳＴ１及びＳＴ２並びにメモリセルトランジスタＭＴを形成する構造体であり、その詳細は後述する。

メモリピラーＭＰ０〜ＭＰ３は、Ｙ方向に沿って配列されている。またメモリピラーＭＰ８〜ＭＰ１１は、メモリピラーＭＰ０〜ＭＰ３にＸ方向で隣り合うようにして、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０〜ＭＰ３と、メモリピラーＭＰ８〜ＭＰ１１とが並行に配列されている。

そして、ビット線ＢＬ０が配線層１０の上方に、メモリピラーＭＰ０〜ＭＰ３に共通に接続されるようにして設けられる。またビット線ＢＬ２が配線層１０の上方に、メモリピラーＭＰ８〜ＭＰ１１に共通に接続されるようにして設けられる。以下では、メモリピラーＭＰ０〜ＭＰ３及びメモリピラーＭＰ８〜ＭＰ１１、並びにビット線ＢＬ０及びＢＬ２をグループＧＲ１と呼ぶことがある。

また、配線層１０−０ａと１０−１との間にはメモリピラーＭＰ４及びＭＰ１２が設けられ、配線層１０−２と１０−３との間にはメモリピラーＭＰ５及びＭＰ１３が設けられ、配線層１０−４と１０−５との間にはメモリピラーＭＰ６及びＭＰ１４が設けられ、配線層１０−６と１０−７との間にはメモリピラーＭＰ７及びＭＰ１５が設けられる。

メモリピラーＭＰ４〜ＭＰ７はＹ方向に沿って配列され、メモリピラーＭＰ１２〜ＭＰ１５もまたＹ方向に沿って配列される。そして、メモリピラーＭＰ４〜ＭＰ７は、Ｘ方向においてメモリピラーＭＰ０〜ＭＰ３とメモリピラーＭＰ８〜ＭＰ１１との間に位置する。またメモリピラーＭＰ１２〜ＭＰ１５は、Ｘ方向においてメモリピラーＭＰ４〜ＭＰ７と共にメモリピラーＭＰ８〜ＭＰ１１を挟むようにして位置する。つまり、メモリピラーＭＰ４〜ＭＰ７と、メモリピラーＭＰ１２〜ＭＰ１５とが並行に配列されている。

そして、ビット線ＢＬ１が配線層１０の上方に、メモリピラーＭＰ４〜ＭＰ７に共通に接続されるようにして設けられる。またビット線ＢＬ３が配線層１０の上方に、メモリピラーＭＰ１２〜ＭＰ１５に共通に接続されるようにして設けられる。以下では、メモリピラーＭＰ４〜ＭＰ７及びメモリピラーＭＰ１２〜ＭＰ１５、並びにビット線ＢＬ１及びＢＬ３をグループＧＲ２と呼ぶことがある。

すなわち、メモリピラーＭＰは、Ｙ方向では２つの配線層１０を跨ぎ、且ついずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。そして、グループＧＲ１に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ２に属する２つのメモリピラーＭＰ間に位置し、グループＧＲ２に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ１に属する２つのメモリピラーＭＰ間に位置する。

なお、スリットＳＬＴ１を挟んで隣り合う配線層１０−０ａと１０−０ｂとの間には、メモリピラーＭＰは設けられない。

図４は、図３と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図４は図３の１ブロック分の領域に対応しており、図３で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。

図示するように、Ｘ方向に延びる９個の導電層１１（１１−０〜１１−７、但し１１−０は１１−０ａと１１−０ｂとを含む）が、Ｙ方向に沿って配列されている。各配線層１１−０〜１１−７は、配線層１０−０〜１０−７の直下に、絶縁膜を介在して設けられる。

各導電層１０は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０〜ＷＬ６も同様である。図４の例であると、配線層１１−０ａ、１１−３、１１−５、１１−７、及び１１−０ｂがワード線ＷＬｏ７として機能する。そして、これらの配線層１１−０ａ、１１−３、１１−５、１１−７、及び１１−０ｂは、Ｘ方向に沿った端部（これを第１接続部と呼ぶ）まで引き出され、互いに共通に接続される。そして、第１接続部において、配線層１１−０ａ、１１−３、１１−５、１１−７、及び１１−０ｂは、ロウデコーダ３に接続される。

また、配線層１１−１、１１−３、１１−５、及び１１−７が、ワード線ＷＬｅ７として機能する。そして、これらの配線層１１−１、１１−３、１１−５、及び１１−７は、Ｘ方向において第１接続部とは反対側に位置する第２接続部まで引き出され、互いに共通に接続される。そして第２接続部において、配線層１１−１、１１−３、１１−５、及び１１−７は、ロウデコーダ３に接続される。

そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層１１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０〜ＭＰ１５が設けられている。

上記構成は、その他のワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。

＜メモリセルアレイの断面構造について＞
次に、メモリセルアレイ２の断面構造について説明する。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるビット線ＢＬ０に沿った領域の断面構造を示している。

図示するように、半導体基板（例えばｐ型ウェル領域）１３の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。これらの配線１１及び１２の平面レイアウトが図４である。そして配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは図３で説明した通りである。

そして、配線層１０から半導体基板１３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとが、Ｙ方向に沿って交互に設けられる。前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ２内に設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。

そして、配線層１２は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで、交互にセレクトゲート線ＳＧＳｏまたはＳＧＳｅとして機能する。同様に配線層１１は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで交互に、ワード線ＷＬｏまたはＷＬｅとして機能する。

また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１の実体も絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグあるは溝形状の導体が設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。

そして、メモリピラーＭＰ上にはコンタクトプラグ１６が設けられ、これらのコンタクトプラグ１６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層１５がＹ方向に沿って設けられる。

図６は、Ｘ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるセレクトゲート線ＳＧＤ３に沿い、且つメモリピラーＭＰ５及びＭＰ１３を通過する領域の断面構造を示している。図５で説明したように、半導体基板１３上方には、配線層１２、１１、及び１０が順次設けられている。メモリセル部については図５を用いて説明した通りである。

第１接続部では、配線層１０〜１２が例えば階段状に引き出されている。つまり、ＸＹ平面で見た時に、７層の配線層１０及び配線層１２の端部上面が第１接続部において露出される。そして、この露出された領域上に、コンタクトプラグ１７が設けられ、コンタクトプラグ１７は金属配線層１８に接続される。そして、この金属配線層１８によって、偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数ワード線ＷＬｏ、及び偶数セレクトゲート線ＳＧＳｏとして機能する配線層１０〜１２が、ロウデコーダ３に電気的に接続される。

他方で第２接続部では、同じように配線層１１及び１２が例えば階段状に引き出されている。そして、配線層１１及び１２の露出された領域上にコンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。そして、この金属配線層２０によって、奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数ワード線ＷＬｅ及び奇数セレクトゲート線ＳＧＳｅとして機能する配線層１１及び１２が、ロウデコーダ３に電気的に接続される。なお、配線層１０は、第１接続部の代わりに第２接続部を介してロウデコーダ３に電気的に接続されても良いし、第１接続部及び第２接続部の両方を介して接続されても良い。

＜メモリピラー及びメモリセルトランジスタの構造について＞
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。

・第１の例について
まず、第１の例について、図７及び図８を用いて説明する。図７は、メモリピラーＭＰのＸＹ平面における断面図であり、図８はＹＺ平面における断面図であり、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。また第１の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁膜を用いたものである。

図示するようにメモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。絶縁層３０は、例えばシリコン酸化膜である。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層である。絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜である。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれている。絶縁層３７は、例えばシリコン酸化膜である。

そして、上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲に、例えばバリアメタル層（ＴｉＮ膜等）３６が形成される。バリアメタル層３６の周囲に、ワード線ＷＬとして機能する導電層１１が設けられる。導電層１１は例えばタングステンを材料に設けられる。

上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。

・第２の例について
次に第２の例について、図９及び図１０を用いて説明する。図９はメモリピラーＭＰのＸＹ平面における断面図であり、図１０はＹＺ平面における断面図であり、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に導電膜を用いたものである。

図示するようにメモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ〜４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜である。半導体層４０は、絶縁層４３−１の周囲を取り囲むようにして設けられる。半導体層４０は例えば多結晶シリコン層であり、メモリセルトランジスタＭＴのチャネルが形成される領域として機能し、図７の例と同様に、同一メモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されていない。絶縁層４１は、導電層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。すなわち、絶縁層４１は、図９に示すＸＹ平面内において、２つの領域に分離され、それぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば多結晶シリコン層であり、分離された２つの領域はそれぞれ、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。また絶縁層４３は例えばシリコン酸化膜である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、及び４６ｃが順次設けられる。絶縁層４６ａ及び４６ｃは例えばシリコン酸化膜であり、絶縁層４６ｂは例えばシリコン窒化膜であり、これらはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。これらの絶縁層４６ａ〜４６ｂもまた、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化膜である。

そして、上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。更にＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ膜等）４７が形成される。そして、バリアメタル層４７の周囲に、ワード線ＷＬとして機能する導電層１１が設けられる。

上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。なお、Ｚ方向で隣り合うメモリセルトランジスタ間には図示せぬ絶縁層が設けられ、この絶縁層と絶縁層４３及び４６によって、電荷蓄積層４２は個々のメモリセルトランジスタ毎に絶縁されている。

・等価回路について
図１１は、上記構成のメモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ及び５０ｅが形成されている。すなわち、同一のメモリピラーＭＰに設けられた選択トランジスタＳＴ１は、互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴは、互いに異なるワード線ＷＬｏ及びＷＬｅに接続され、選択トランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｏ及びＳＧＳｅに接続されている。そして、同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ及び５０ｅは、同一のビット線ＢＬに接続され、また同一のソース線ＳＬに接続される。但し、互いに電流経路は電気的に分離されている。

１．２ 読み出し動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し方法について説明する。

まず、セレクトゲート線ＳＧＤが選択される様子について、図１２及び図１３を用いて説明する。図１２及び図１３は、先に説明した図３に対応するＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウト図であり、選択されるセレクトゲート線ＳＧＤに対応する配線層１０に斜線を付して示している。

図１２に示すように、セレクトゲート線ＳＧＤ１〜ＳＧＤ７のいずれかが選択される際には、対応する１本の配線層１０−１〜１０−７のいずれかが選択される。図１２では、セレクトゲート線ＳＧＤ１が選択される場合を示している。配線層１０−１が選択されることにより、メモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２に設けられた４つのメモリセルトランジスタＭＴが選択される。つまり、配線層１０−１直下に設けられたいずれかのワード線ＷＬに対応する配線層１１−１に属する４つのメモリセルトランジスタＭＴによって、１ページが形成される。このことは、セレクトゲート線ＳＧＤ２〜ＳＧＤ７が選択される場合も同様である。

これに対して、ブロックＢＬＫ内において両端に位置する配線層１０−０ａ及び１０−０ｂは、両方が同時に選択される。これは、セレクトゲート線ＳＧＤ０が選択される場合に相当する。この様子を図１３に示す。

図示するように、セレクトゲート線ＳＧＤ０が選択される際には、配線層１０−０ａ直下に位置し、メモリピラーＭＰ４及びＭＰ１２に設けられた２つのメモリセルトランジスタＭＴと、配線層１０−０ｂ直下に位置し、メモリピラーＭＰ３及びＭＰ１１に設けられた２つのメモリセルトランジスタＭＴとが選択される。つまり、これらの４つのメモリセルトランジスタＭＴによって、１ページが形成される。

図１４は、奇数番目のセレクトゲート線ＳＧＤｏ（すなわち奇数番目のメモリグループＭＧ）及びワード線ＷＬｏ０が選択される際の、各種配線の電圧変化を示すタイミングチャートである。

図示するように、まず時刻ｔ１において、選択ブロックＢＬＫにおける全セレクトゲート線ＳＧＤに電圧ＶＳＧが印加されて、選択トランジスタＳＴ１がオン状態とされる。更に、全ワード線に電圧ＶＲＥＡＤが印加されて、メモリセルトランジスタＭＴが保持データに関わらずオン状態とされる。更に、全セレクトゲート線ＳＧＳに電圧ＶＳＧが印加されて、選択トランジスタＳＴ２がオン状態とされる。これにより、選択ブロックＢＬＫにおいて全ＮＡＮＤストリング５０が導通状態となり、チャネルにＶＳＳ（例えば０Ｖ）が転送される。

次に、時刻ｔ３において、センスアンプ４がビット線ＢＬをプリチャージする。この際、グループＧＲ１に属する偶数ビット線ＢＬ０及びＢＬ２は電圧ＶＢＬ２にプリチャージされ、グループＧＲ２に属する奇数ビット線ＢＬ１及びＢＬ３は、電圧ＶＢＬ２より大きい電圧ＶＢＬ１にプリチャージされる。

そして、時刻ｔ４において、選択されたセレクトゲート線ＳＧＤ及びＳＧＳｏに電圧ＶＳＧが印加され、選択ワード線ＷＬｏ０に読み出し電圧ＶＣＧＲＶが印加され、非選択ワード線ＷＬｅ０に電圧ＶＮＥＧが印加され、その他の非選択ワード線ＷＬ１〜ＷＬ７が印加される。電圧ＶＣＧＲＶは、読み出しレベルに応じた電圧であり、選択されたメモリセルトランジスタＭＴの保持データが“０”であるか“１”であるかを判断するための電圧である。電圧ＶＮＥＧは、例えば負電圧または０Ｖであり、メモリセルトランジスタＭＴをオフさせるための電圧である。

以上の結果、選択されたメモリセルトランジスタＭＴがオンすれば、ビット線ＢＬからソース線ＳＬに電流が流れ、オフすれば電流は流れない。これにより、選択されたメモリセルトランジスタＭＴの保持データを判断出来る。

１．３ 本実施形態に係る効果
本実施形態によれば、メモリグループＭＧ間のメモリセル特性のバラツキを補正し、半導体記憶装置の動作信頼性を向上出来る。本効果につき、以下説明する。

本実施形態に係る半導体記憶装置であると、図３及び図４で説明したように、１本のメモリピラーＭＰが、ＸＹ平面内に並ぶ２本のセレクトゲート線ＳＧＤ及び２本のワード線ＷＬを跨ぐようにして設けられる。そして、このメモリピラーＭＰ内に２つのメモリセルトランジスタＭＴが設けられ、上記２本のセレクトゲート線ＳＧＤ及びワード線ＷＬによって制御される。

そして本構成であると、メモリピラーＭＰと、対応する２本ワード線ＷＬ（及びセレクトゲート線ＳＧＤ）との位置関係にはずれが生じる場合がある。より具体的には、図３及び図４において、あるメモリピラーＭＰに着目した場合、メモリピラーＭＰのＹ方向における中央部は、対応する２本のワード線のちょうど間に位置することが望ましい。なぜなら、このようにメモリピラーＭＰを配置することで、対応する２本のワード線ＷＬによって制御される２つのメモリセルトランジスタＭＴのサイズが等しくなるからである。

しかし、メモリピラーＭＰの位置がずれると、対応する２つのメモリセルトランジスタＭＴのサイズが異なる。例えば図３及び図４の例であると、メモリピラーＭＰは、Ｙ方向に沿って、配線層１０−０ａ側にずれている。その結果、配線層１０−１及び１１−１とメモリピラーＭＰ０及びＭＰ４とに着目すると、メモリピラーＭＰ０は、配線層１０−１及び１１−１に距離ｄ１だけ重なり、メモリピラーＭＰ４は、配線層１０−１及び１１−１に距離ｄ２だけ重なり、ｄ１＞ｄ２なる関係がある。これは、メモリピラーＭＰ８及びＭＰ１２との間でも同様の関係がある。

つまり、メモリグループＭＧ１に着目した場合、偶数ビット線ＢＬｅに接続されたメモリセルトランジスタＭＴは、そのセルサイズが大きく、奇数ビット線ＢＬｏに接続されたメモリセルトランジスタＭＴは、そのセルサイズが小さい。セルサイズの大小は、メモリセルトランジスタＭＴの電流駆動能力の大小と言い換えても良い。

つまり、図３から明らかなように、偶数番目のセレクトゲート線ＳＧＤｅが選択された場合には、ビット線ＢＬ０及びＢＬ２に接続されたメモリセルトランジスタＭＴ、すなわちグループＧＲ１に属するメモリセルトランジスタＭＴは、そのサイズが小さい。他方でビット線ＢＬ１及びＢＬ３に接続されたメモリセルトランジスタＭＴ、すなわちグループＧＲ２に属するメモリセルトランジスタは、そのサイズが大きい。

逆に、奇数番目のセレクトゲート線ＳＧＤｏが選択された場合には、ビット線ＢＬ０及びＢＬ２に接続されたメモリセルトランジスタＭＴ、すなわちグループＧＲ１に属するメモリセルトランジスタＭＴは、そのサイズが大きい。他方でビット線ＢＬ１及びＢＬ３に接続されたメモリセルトランジスタＭＴ、すなわちグループＧＲ２に属するメモリセルトランジスタは、そのサイズが小さい。

このように、メモリピラーＭＰの位置がずれると、同一ページ内に、サイズの異なるメモリセルトランジスタＭＴが交互に配列されることになる。従って本実施形態では、選択されるメモリセルトランジスタＭＴのサイズに応じて、読み出し動作時のプリチャージ電位をセンスアンプ４が制御する。

より具体的には、偶数番目のセレクトゲート線ＳＧＤｅ、すなわち偶数番目のメモリグループＭＧｅが選択される際には、センスアンプ４はグループＧＲ１のビット線ＢＬには大きなプリチャージ電位ＶＢＬ１を印加し、グループＧＲ２のビット線ＢＬには小さいプリチャージ電位ＶＢＬ２を印加する。他方で、奇数番目のセレクトゲート線ＳＧＤｏ、すなわち奇数番目のメモリグループＭＧｏが選択される際には、センスアンプ４はグループＧＲ１のビット線ＢＬには小さいプリチャージ電位ＶＢＬ２を印加し、グループＧＲ２のビット線ＢＬには大きいプリチャージ電位ＶＢＬ１を印加する。

その結果、メモリセルトランジスタＭＴのセルサイズによる電流駆動力の差を、プリチャージ電位によって相殺し、読み出し動作時にビット線ＢＬに流れるセル電流のビット線間での差分を小さく出来る。つまり、セル電流の流れにくいメモリセルトランジスタＭＴに対しては十分に大きなセル電流が流れる条件を与え、セル電流の流れやすいメモリセルトランジスタＭＴに対してはセル電流を抑制する条件を与える。これにより、特にセル電流の流れにくいメモリセルトランジスタＭＴからの誤読み出しの発生を抑制し、半導体記憶装置の動作信頼性を向上出来る。

また、本実施形態に係る構成であると、図３に示すように、ブロックＢＬＫの両端部に位置する配線層１０−０ａ及び１０−０ｂは同時に選択され、共にセレクトゲート線ＳＧＤ０として機能する。これは、その他の配線層１０−１〜１０−７には各々４つのメモリピラーＭＰ（メモリセルトランジスタＭＴ）が形成されるのに対し、配線層１０−０ａ及び１０−０ｂの各々には２つのメモリピラーＭＰ（メモリセルトランジスタＭＴ）しか形成されないからである。そこで、ブロックＢＬＫの両端部に関しては、２本の配線層１０−０ａ及び１０−０ｂを、電気的に１本のセレクトゲート線ＳＧＤとして機能させることで、セレクトゲート線ＳＧＤ０を選択した際でも、１ページのサイズを、その他のセレクトゲート線ＳＧＤ１〜ＳＧＤ７を選択した場合と同じにすることが出来る。

そして、上記のようにページサイズを揃えた結果、図３に示すように、１つのブロックＢＬＫ内においてセレクトゲート線ＳＧＤとして機能する配線層１０の本数は、ＸＹ平面内において奇数本となる。このことは、図４に示すようにワード線ＷＬとして機能する配線層１１についても同様である。言い換えれば、ＸＹ平面で見た時に、スリットＳＬＴ１間に位置する配線層の数が奇数本となる。

なお、メモリピラーＭＰのずれ方は、図３及び図４とは逆の場合であっても良い。この場合の様子を図１５に示す。図１５は、本実施形態の変形例に係る、セレクトゲート線ＳＧＤの平面レイアウトを示している。図示するように、本例はメモリピラーＭＰの位置が、図３の場合とは逆に、Ｙ方向に沿って配線層１０−０ｂ側にずれている。その結果、配線層１０−１及び１１−１とメモリピラーＭＰ０及びＭＰ４とに着目すると、メモリピラーＭＰ０は、配線層１０−１及び１１−１に距離ｄ２だけ重なり、メモリピラーＭＰ４は、配線層１０−１及び１１−１に距離ｄ１だけ重なる。この場合には、読み出し時にビット線ＢＬに印加する電圧は、上記実施形態の場合とは逆になる。

つまり、偶数番目のセレクトゲート線ＳＧＤｅ、すなわち偶数番目のメモリグループＭＧｅが選択される際には、センスアンプ４はグループＧＲ１のビット線ＢＬには小さいプリチャージ電位ＶＢＬ２を印加し、グループＧＲ２のビット線ＢＬには大きいプリチャージ電位ＶＢＬ１を印加する。他方で、奇数番目のセレクトゲート線ＳＧＤｏ、すなわち奇数番目のメモリグループＭＧｏが選択される際には、センスアンプ４はグループＧＲ１のビット線ＢＬには大きいプリチャージ電位ＶＢＬ１を印加し、グループＧＲ２のビット線ＢＬには小さいプリチャージ電位ＶＢＬ２を印加する。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態における書き込み動作に関する。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ 第１の例
まず、第１の例について説明する。データの書き込み動作は、電荷蓄積層に電子を注入して閾値を変化させるプログラム動作と、プログラム動作の結果、閾値が規定値に達したか否かを確認するプログラムベリファイ動作とを含む。第１の例は、プログラム動作において、ビット線ＢＬに印加する電圧をグループＧＲ１とＧＲ２とで異ならせるものである。

図１６は、データ書き込み時における、奇数番目のセレクトゲート線ＳＧＤｏ（すなわち奇数番目のメモリグループＭＧ）及びワード線ＷＬｏ０が選択される際の、各種配線の電圧変化を示すタイミングチャートである。

図１２、および図１３に図示するように、奇数番目のセレクトゲート線ＳＧＤｏが選択される場合、グループＧＲ１（ＢＬ０、ＢＬ２）に属するメモリセルトランジスタＭＴは、そのサイズが大きく、グループＧＲ２（ＢＬ１、ＢＬ３）に属するメモリセルトランジスタＭＴは小さい。メモリセルトランジスタＭＴの書き込み速度は、ワード線ＷＬとメモリピラーＭＰとのオーバーラップ面積が大きいほどカップリング比が大きくなるので、速くなる。つまり、グループＧＲ１は書き込み速度が速く、グループＧＲ２は遅い。

従ってセンスアンプ４は、時刻ｔ２において、グループＧＲ１に属するビット線ＢＬ０及びＢＬ２に比較的高い電圧ＶＣＨ２を印加し、グループＧＲ２に属するビット線ＢＬ１及びＢＬ３には低い電圧ＶＣＨ１を印加する。もちろん、ＶＣＨ２＞ＶＣＨ１である。

引き続き、ロウデコーダ３は、時刻ｔ３において、全ワード線ＷＬ０〜ＷＬ７に電圧ＶＰＡＳＳを印加し、更に時刻ｔ５において選択ワード線ＷＬｏ０の電圧をＶＰＡＳＳからＶＰＧＭに上昇させる。電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせ、且つ非選択のＮＡＮＤストリング５０においてはカップリングによりチャネル電位を十分に上昇させることが可能な電圧である。また電圧ＶＰＧＭは、ＦＮトンネリングにより、電子を電荷蓄積層に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。

本方法によれば、書き込み速度の高いメモリセルトランジスタＭＴに対応するビット線電圧を高くすることで、その書き込み速度を低下させることが出来る。これにより、グループＧＲ１とＧＲ２との間での書き込み速度の差を低減出来る。

２．２ 第２の例
次に、第２の例について説明する。第２の例は、プログラム動作時に、グループＧＲ１とＧＲ２とで、選択ワード線ＷＬに印加する電圧ＶＰＧＭの値を変えるものである。

図１７は、本例に係る選択ワード線ＷＬ及びビット線ＢＬの電位変化を示すタイミングチャートであり、偶数番目のメモリグループＭＧ、すなわち偶数番目のセレクトゲート線ＳＧＤｅを選択した場合について示している。

前述の通り、書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。この組み合わせをプログラムループと呼ぶ。そして書き込み動作では、プログラムループを複数回繰り返すことによって、１ページ分のデータが書き込まれる。

本例であると、プログラム動作時において、選択ワード線ＷＬには２種類のプログラム電圧ＶＰＧＭ１及びＶＰＧＭ２が印加され、ＶＰＧＭ２＞ＶＰＧＭ１の関係がある。偶数番目のメモリグループＭＧを選択した場合、グループＧＲ１（ＢＬ０、ＢＬ２）に属するメモリセルトランジスタＭＴの書き込み速度が遅く、グループＧＲ２（ＢＬ１、ＢＬ３）に属するメモリセルトランジスタＭＴの書き込み速度が速い。従って、電圧ＶＰＧＭ１は、グループＧＲ２用のプログラム電圧として使用され、電圧ＶＰＧＭ２は、グループＧＲ１用のプログラム電圧として使用される。

具体的には、電圧ＶＰＧＭ１が印加されている期間は、グループＧＲ１のビット線ＢＬ０、ＢＬ２には書き込み禁止電圧ＶＢＬが印加され、グループＧＲ２のビット線ＢＬ１、ＢＬ３には書き込み電圧（例えば０Ｖであり、ＶＢＬより小さい電圧）が印加される。この結果、ビット線ＢＬ１及びＢＬ３に接続されたメモリセルトランジスタＭＴにデータがプログラムされる。

他方で、電圧ＶＰＧＭ２が印加されている期間は、グループＧＲ２のビット線ＢＬ１、ＢＬ３には書き込み禁止電圧ＶＢＬが印加され、グループＧＲ１のビット線ＢＬ０、ＢＬ２には書き込み電圧が印加される。この結果、ビット線ＢＬ０及びＢＬ２に接続されたメモリセルトランジスタＭＴにデータがプログラムされる。

本方法によれば、書き込み速度の遅いメモリセルトランジスタＭＴに対しては高いプログラム電圧を使用し、書き込み速度の速いメモリセルトランジスタに対しては低いプログラム電圧を使用する。これにより、グループＧＲ１とＧＲ２との間での書き込み速度の差を低減出来る。なお、グループＧＲ１とＧＲ２とで、プログラム電圧ＶＰＧＭのステップアップ幅ΔＶＰＧＭを変えても良い。もちろん、書き込み速度の遅いグループにおいて、ΔＶＰＧＭが大きくされる。

２．３ 第３の例
次に第３の例について説明する。第３の例は、プログラムベリファイ動作時において、書き込み速度の遅いグループに対するプリチャージ電位を低くすることで、セル電流を相対的に減少させるものである。すなわち、ビット線ＢＬへの電圧印加方法は、第１実施形態で説明した図１４と同様である。

本方法によれば、書き込み速度の遅いメモリセルトランジスタでは、プログラムループを複数繰り返すに従い、セルの閾値が高くなり、セル電流が流れにくくなるので、プログラムベリファイにパスしやすくなる。その結果、グループＧＲ１とＧＲ２との間での書き込み速度の差を低減出来る。

２．４ 本実施形態に係る効果
本実施形態によれば、同一ページに属するメモリセルトランジスタ間で書き込み速度が異なる場合であっても、これらがプログラムベリファイにパスするのに要するプログラムループ数を同程度にすることが出来る。従って、プログラムループ回数を削減でき、買い込み速度を向上出来る。また、書き込み速度の速いメモリセルトランジスタが速やかにプログラムベリファイにパスし、その後、長時間にわたって、書き込み速度の遅いメモリセルトランジスタへの書き込み動作によるディスターブを受けること等を抑制出来、書き込み動作信頼性も向上出来る。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態と異なる平面レイアウトに関するものであり、一例として１つのメモリピラー上に２本のビット線を設けたものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。

３．１ 平面レイアウトについて
図１８及び図１９は、あるブロックＢＬＫのＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウトを示している。図１８は、第１実施形態で説明した図３に対応し、ビット線ＢＬの様子も示している。図１９では、メモリセル部の図示を簡略化し、特に第１接続部及び第２接続部の構成に着目したものである。また本例では、１つのブロックＢＬＫ内に４本のセレクトゲート線ＳＧＤが含まれる場合について説明する。

図示するように本例でも、図３で説明した構成と同様に、Ｘ方向に延びる９個の導電層１０を含む。但し本例では、図３で説明した配線層１０−１〜１０−７及び１０−０ｂを、それぞれ配線層１０−１ａ、１０−２ａ、１０−３ａ、１０−０ｂ、１０−１ｂ、１０−２ｂ、１０−３ｂ、及び１０−０ｃと読み替える。各配線層１０の間にスリットＳＬＴ２が設けられている点も第１実施形態と同様である。

そして、ブロックＢＬＫ内においてＹ方向に沿った両端に位置する２つの配線層１０−０ａ及び１０−０ｃ並びに中央に位置する配線層１０−０ｂがセレクトゲート線ＳＧＤ０として機能する。これらの３つの配線層１０−０は、図１９に示すように、例えば第１接続部において、コンタクトプラグ４９及び金属配線層５１によって互いに共通に接続される、更にロウデコーダ３に接続される。また、配線層１０−１ａと１０−２ｂとが、第２接続部においてコンタクトプラグ５２及び金属配線層５３によって共通に接続され、更にロウデコーダ３に接続される。更に、配線層１０−２ａと１０−２ｂとが、第２接続部においてコンタクトプラグ５２及び金属配線層５３によって共通に接続され、更にロウデコーダ３に接続される。そして、配線層１０−３ａと１０−３ｂとが、第１接続部においてコンタクトプラグ４９及び金属配線層５１によって共通に接続され、更にロウデコーダ３に接続される。

また図１８に示すように、１つのメモリピラーＭＰ上方を、２本のビット線ＢＬが通過する。但し、この２本のビット線ＢＬのうち、メモリピラーＭＰに接続されるのはいずれか一方のみである。

すなわち、メモリピラーＭＰ０〜ＭＰ３の上方には、２本のビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続され、ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。またメモリピラーＭＰ４〜ＭＰ７の上方には、２本のビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続され、ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。更にメモリピラーＭＰ８〜ＭＰ１１の上方には、２本のビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続され、ビット線ＢＬ５はメモリピラーＭＰ８及びＭＰ１１に共通に接続される。そしてメモリピラーＭＰ１２〜ＭＰ１５の上方には、２本のビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続され、ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。従って本例の場合、ビット線ＢＬ０、ＢＬ１、ＢＬ４、及びＢＬ５、並びにメモリピラーＭＰ０〜ＭＰ３及びＭＰ８〜ＭＰ１１がグループＧＲ１に属し、ビット線ＢＬ２、ＢＬ３、ＢＬ６、及びＢＬ７、並びにメモリピラーＭＰ４〜ＭＰ７及びＭＰ１２〜ＭＰ１５がグループＧＲ２に属する。

その他の構成は第１実施形態で説明した通りである。

３．２ ページ選択方法
次に、データの読み出し時及び書き込み時におけるページの選択方法について説明する。

上記３．１で説明したように、本例では２本または３本の配線層１０が共通に接続される。従って、共通に接続された複数の配線層１０が同時に選択される。図２０及び図２１は、先に説明した図１８に対応するＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウト図であり、選択されるセレクトゲート線ＳＧＤに対応する配線層１０に斜線を付して示している。

図２０に示すように、セレクトゲート線ＳＧＤ１〜ＳＧＤ３のいずれかが選択される際には、対応する２本の配線層１０が選択される。図２０では、セレクトゲート線ＳＧＤ１が選択される場合を示している。この場合、２本の配線層１０−１ａ及び１０−１ｂが選択されることにより、メモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２並びにメモリピラーＭＰ２、ＭＰ６、ＭＰ１０、及びＭＰ１４に設けられた８個のメモリセルトランジスタＭＴが選択される。つまり、配線層１０−１ａ及び１０−１ｂ直下に設けられたいずれかのワード線ＷＬに対応する配線層１１−１ａ及び１１−１ｂに属する８個のメモリセルトランジスタＭＴによって、１ページが形成される。このことは、セレクトゲート線ＳＧＤ２及びＳＧＤ３が選択される場合も同様である。

これに対して、セレクトゲート線ＳＧＤ０が選択される場合には、図２１に示すように、ブロックＢＬＫ内において両端に位置する配線層１０−０ａ及び１０−０ｃに加えて、ブロックＢＬＫ中央に位置する配線層１０−０ｂの３本の配線層１０が同時に選択される。これにより、配線層１０−０ａ直下に位置し、メモリピラーＭＰ４及びＭＰ１２に設けられた２つのメモリセルトランジスタＭＴと、配線層１０−０ｃ直下に位置し、メモリピラーＭＰ３及びＭＰ１１に設けられた２つのメモリセルトランジスタＭＴと、配線層１０−０ｂ直下に位置し、メモリピラーＭＰ１、ＭＰ６、ＭＰ９、及びＭＰ１４に設けられた４つのメモリセルトランジスタＭＴとが選択される。つまり、これらの８個のメモリセルトランジスタＭＴによって、１ページが形成される。

データの読み出し方法及び書き込み方法は、第１及び第２実施形態で説明した通りである。

３．３ 本実施形態に係る効果
本実施形態によれば、２本以上の配線層１０を１本のセレクトゲート線ＳＧＤとして機能させることで、１ページのサイズを大きくすることが出来る。また、本例に係るセレクトゲート線ＳＧＤの結線方法であると、複数の配線層１０を選択した際に、各配線層に関連付けられたメモリセルトランジスタＭＴの受けるセル間での干渉効果（容量や抵抗の影響を含む）が、配線層間でほぼ等しく出来る。

例えば図１９において、セレクトゲート線ＳＧＤ２を選択した場合、配線層１０−２ａ及び１０−２ｂが駆動される。配線層１０−２ａにＹ方向で隣り合う配線層１０は、セレクトゲート線ＳＧＤ１として機能する配線層ＳＧＤ３として機能する配線層１０−１ａ及び１０−３ａである。そして、同時に選択されるもう１本の配線層１０−２ｂにＹ方向で隣り合う配線層１０もまた、セレクトゲート線ＳＧＤ１及びＳＧＤ３として機能する配線層１０−１ｂ及び１０−３ｂである。このように、１本のセレクトゲート線ＳＧＤは、メモリセル部において２本の配線に分離されているが、Ｙ方向で隣り合うセレクトゲート線の組み合わせは、分離されたこの２本の配線間で共通である。つまり、分離された２本の配線が、隣り合う配線から受ける影響はほぼ同じである。これは、いずれのセレクトゲート線ＳＧＤが選択された場合でも同様である。従って、セレクトゲート線ＳＧＤ間での特性バラツキを抑制し、動作信頼性を向上出来る。

図２２は、本実施形態の変形例に係るセレクトゲート線ＳＧＤのＸＹ平面における平面図である。図示するように、本例は１ブロックＢＬＫ内の配線１０の数を１７本にした場合の例を示している。図示するように、Ｙ方向に沿って例えば配線層１０−０ａ、１０−１ａ、１０−２ａ、１０−３ａ、１０−４ａ、１０−５ａ、１０−６ａ、１０−７ａ、１０−０ｂ、１０−１ｂ、１０−２ｂ、１０−３ｂ、１０−４ｂ、１０−５ｂ、１０−６ｂ、１０−７ｂ、及び１０−０ｃが順次配列されている。そして、両端に位置する配線層１０−０ａ及び１０−０ｃ並びに中央に位置する配線層１０−ｂが、セレクトゲート線ＳＧＤ０として機能する。また、配線層１０−１ａ及び１０−１ｂがセレクトゲート線ＳＧＤ１として機能し、配線層１０−２ａ及び１０−２ｂがセレクトゲート線ＳＧＤ２として機能し、以下、同様である。このように、配線層１０の本数は適宜増やすことが出来る。

一般化して表現するならば、図２３のように言うことが出来る。図２３もセレクトゲート線ＳＧＤの平面レイアウトである。図示するように、Ｙ方向に沿って（２ｎ＋１）本の配線層１０−１〜１０−（２ｎ＋１）が配列されている。但しｎは２以上の自然数である。そして、１番目の配線層１０−１と、中央に位置する配線層１０−（ｎ＋１）と、最後の配線層１０−（２ｎ＋１）が共通に接続される。残りの配線層１０は、ｉ番目と、（ｉ＋ｎ）番目とが共通に接続される。但し、ｉは２〜ｎの自然数である。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、セレクトゲート線ＳＧＤとして機能する配線層１０の結線方法として、上記第３実施形態と異なる例に関するものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。

４．１ 平面レイアウトについて
図２４は、あるブロックＢＬＫのＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウトであり、第３実施形態で説明した図１９に対応する。ビット線ＢＬの図示は省略しているが、第３実施形態と同様である。

図示するように、本例に係るレイアウトであると、Ｙ方向に沿った２本の配線層１０−０ａ及び１０−０ｃと、両端の配線層１０−０ａまたは１０−０ｃに、１本の配線層１０を挟んでＹ方向に沿って隣り合う１本の配線層１０−０ｂとが、第１接続部まで引き出されて共通接続される。そして、この３本の配線層１０−０ａ、１０−０ｂ、及び１０−０ｃが、セレクトゲート線ＳＧＤ０として機能する。残りの配線層１０は、１本の配線層１０を挟んでＹ方向に沿って隣り合う２本同士が、接続部において共通接続される。すなわち、図２４に示すように、配線層１０−１ａと１０−１ｂは第２接続部まで引き出されて共通接続され、セレクトゲート線ＳＧＤ１として機能する。また配線層１０−２ａと１０−２ｂは第１接続部まで引き出されて共通接続され、セレクトゲート線ＳＧＤ２として機能する。そしてまた配線層１０−３ａと１０−３ｂは第２接続部まで引き出されて共通接続され、セレクトゲート線ＳＧＤ３として機能する。

読み出し時及び書き込み時には、第１接続部または第２接続部において共通に接続された２本または３本の配線層１０が同時に駆動される。

４．２ 本実施形態に係る効果
以上のように、第３実施形態で説明したセレクトゲート線ＳＧＤの結線方法は、本実施形態のような方法を用いても良い。そして本実施形態によれば、複数の配線層１０が互いに交差することが無いため、配線層１０のレイヤで、複数の配線層１０を共通に接続することが出来る。すなわち、図１９のように、コンタクトプラグと金属配線層により別レイヤを利用する必要が無い。よって、製造方法を簡略化出来る。

図２５は、本実施形態の変形例に係るセレクトゲート線ＳＧＤの平面レイアウトであり、図２２と同様に１ブロックＢＬＫ内の配線層１０の数を１７本にした場合の例を示している。図示するように、Ｙ方向に沿った両端の２本の配線層１０と、Ｙ方向における端部から３番目の配線層１０とが第１接続部まで引き出されて、セレクトゲート線ＳＧＤ０として機能する。他の配線層は、図２４と同様であり、ある配線層１０を挟んでＹ方向で隣り合う２本の配線層１０が、第１接続部または第２接続部で共通に接続される。

図２６は、Ｙ方向に沿ってＹ方向に沿って（２ｎ＋１）本の配線層１０−１〜１０−（２ｎ＋１）が配列されている様子を示している。但しｎは２以上の自然数である。そして、１番目の配線層１０−１と、３番目の配線層１０−３と、最後の配線層１０−（２ｎ＋１）が共通に接続される。残りの配線層１０は、ｋ番目と、（ｋ＋２）番目とが共通に接続される。但し、ｋは２、５、６、７、１０、…１０−（２ｎ−３）、及び１０−（２ｎ−２）である。

５．変形例等
以上のように、上記実施形態に係る半導体記憶装置は、半導体基板上方に設けられ、半導体基板の面内方向である第１方向(X方向 in 図3)に沿って複数並行に配列された第１配線(SGD in 図3)と、隣り合う第１配線(SGD in 図3)間を分離する第１絶縁膜(SLT2 in FIG3)と、隣り合う前記第１配線(SGD in 図3)間を跨ぐようにして設けられた第１ピラー(MP in 図3)とを含む第１領域(BLK in 図3)と、第１領域(BLK)を、半導体基板の面内方向であって第１方向と異なる第２方向(Y方向 in 図3)で挟むように位置し、半導体基板上から第１配線(SGD in FIG3)の高さまで設けられた第２絶縁膜を含む第２、第３領域(SLT1 in 図3)とを具備する。第１ピラー(MP)は、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む(図7-10)。第１領域(BLK in 図3)内に設けられる第１配線(SGD)の本数は奇数本である(図3)。

本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。

例えば、上記実施形態ではメモリピラーＭＰ上を通過するビット線ＢＬが１本または２本の場合を例に説明したが、３本や４本、またはそれ以上であっても良い。また、セレクトゲート線ＳＧＤの本数も、９本や１７本の場合に限られない。更に、メモリピラーＭＰ内に２つのＮＡＮＤストリングが設けられる構成は、上記第１実施形態で説明した構造に限定されない。このような構造に関しては、例えば、“SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME”という2015年8月6日に出願された米国特許出願14/819,706号に記載されており、この特許出願は、その全体が本願明細書において参照により援用されている。

また、上記実施形態ではワード線ＷＬの平面レイアウトとして図４を用いて説明した。しかし、１ブロックＢＬＫに含まれるワード線ＷＬの本数は適宜選択出来、ワード線ＷＬの接続方法も適宜選択出来る。また、例えば図２７に示すように、図４に示す構成がＹ方向に２段、配列された構成であっても良い。本構成であると、スリットＳＬＴ１は、１ブロックＢＬＫのＹ方向に沿った両端だけでなく、ブロックＢＬＫ中央にも設けられる。そして図２７の例であると、スリットＳＬＴ１を挟んだ一方側では、４本のワード線ＷＬが第１接続部で共通に接続され、残りの３本のワード線ＷＬが第２接続部で共通に接続される。他方で、スリットＳＬＴ１を挟んだ他方側では、４本のワード線ＷＬが第２接続部で共通に接続され、残りの３本のワード線ＷＬが第１接続部で共通に接続される。そして、スリットＳＬＴ１を挟んだ２組のワード線ＷＬ群が、配線層６０及び６１によって接続される。本構成であると、第１接続部側から駆動するワード線ＷＬの本数（図２７では９本）と、第２接続部側から駆動するワード線ＷＬの本数とを等しく出来る。

更に、選択トランジスタＳＴ２は、例えば２つのトランジスタ構造を含んでいても良い。図２８は、１つのメモリピラーＭＰに相当する等価回路図である。図示するように、選択トランジスタＳＴ２は、共通接続された２つのトランジスタＳＴ２−１とＳＴ２−２を含んでいても良い。図２９は、選択トランジスタＳＴ２の断面図である。図示するように、選択トランジスタＳＴ２−１はメモリピラーＭＰに形成されるが、選択トランジスタ２−２はｐ型ウェル領域１３上に形成される。すなわち、ウェル領域１３上にゲート絶縁膜７０が形成され、ゲート絶縁膜７０上にゲート電極１２が設けられる。更に、ウェル領域１３内には、ソース領域として機能するｎ型不純物拡散層７１が設けられる。本構成によれば、例えば拡散層７１等を利用して、トランジスタＳＴ２−２のバックゲートに電位を与えることが出来る。

なお、本発明に関する各実施形態において、
（１）例えばメモリセルトランジスタＭＴが２ビットデータを保持可能であって、その閾値電圧が低いものから順に“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”レベルであって、“Ｅｒ”レベルが消去状態であった場合に、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、１０〜１２、１５、１８、１９…配線層、１６、１７、１９…コンタクトプラグ、３０、３２〜３５、４１、４３、４５、４６ａ〜４６ｃ…絶縁層、３１、３６、４０、４２、４７…導電層、５０…ＮＡＮＤストリング

Claims (9)

1. 半導体基板上方に設けられ、前記半導体基板の面内方向である第１方向に沿って複数並行に配列された第１配線と、隣り合う前記第１配線間を分離する第１絶縁膜と、隣り合う前記第１配線間を跨ぐようにして設けられた第１ピラーとを含む第１領域と、
   前記第１領域を、前記半導体基板の面内方向であって前記第１方向と異なる第２方向で挟むように位置し、前記半導体基板上から前記第１配線の高さまで設けられた第２絶縁膜を含む第２、第３領域と
   を具備し、前記第１ピラーは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含み、
   前記第１領域内に設けられる前記第１配線の本数は奇数本である、半導体記憶装置。
2. 前記複数の第１配線のうち、前記第２方向における両端に位置する２本の第１配線は、電気的に互いに接続されている、請求項１記載の半導体記憶装置。
3. 前記両端に位置する２本の第１配線は更に、前記奇数本の第１配線のうちの前記第２方向において中央に位置する第１配線と、電気的に互いに接続されている、請求項２記載の半導体記憶装置。
4. 前記両端に位置する２本の第１配線は更に、前記第２方向において一端に位置する第１配線から２本目に位置する第１配線と、電気的に互いに接続されている、請求項２記載の半導体記憶装置。
5. 前記第１ピラーにおいて、前記隣り合う第１配線を跨ぐ領域では、前記隣り合う第１配線をそれぞれのゲート電極として用いる第１選択トランジスタ及び第２選択トランジスタが設けられ、
   前記第１選択トランジスタにおいて前記第１配線と前記電荷蓄積層とが対向する面積は、前記第２選択トランジスタにおいて前記第１配線と前記電荷蓄積層とが対向する面積と異なる、請求項１乃至４いずれか１項記載の半導体記憶装置。
6. 前記第１領域は、
   前記半導体基板上方であって且つ前記第１配線下方に、前記第１方向に沿って複数並行に配列された第２配線と、隣り合う前記第２配線間を分離する第１絶縁膜と
   を更に備え、前記第１ピラーは、前記第１配線と第２配線の積層方向に沿って設けられ、且つ隣り合う前記第２配線を跨ぐようにして設けられる、請求項５記載の半導体記憶装置。
7. 前記第１ピラーにおいて、前記隣り合う第２配線を跨ぐ領域では、前記隣り合う第２配線をそれぞれのゲート電極として用いる第１メモリセルトランジスタ及び第２メモリセルトランジスタが設けられ、
   前記第１メモリセルトランジスタにおいて前記第２配線と前記電荷蓄積層とが対向する面積は、前記第２メモリセルトランジスタにおいて前記第２配線と前記電荷蓄積層とが対向する面積と異なる、請求項６記載の半導体記憶装置。
8. 前記第２領域は、隣り合う第１配線間を跨ぐようにして設けられた第２ピラーを更に備え、
   前記半導体記憶装置は、前記第１ピラーに電気的に接続された第１ビット線と、
   前記第２ピラーに接続された第２ビット線と
   を更に備え、前記第１ピラーが跨ぐ前記隣り合う２本の第１配線との一方と、前記第２ピラーが跨ぐ前記隣り合う２本の第１配線の一方とは共通の配線であり、他方は異なる配線であり、
   読み出し動作時における前記第１ビット線及び第２ビット線のプリチャージ電位が異なる、請求項７記載の半導体記憶装置。
9. 前記第２ピラーにおいて、前記隣り合う第１配線を跨ぐ領域では、前記隣り合う第１配線をそれぞれのゲート電極として用いる第３選択トランジスタ及び第４選択トランジスタが設けられ、
   前記第１選択トランジスタと、前記第３選択トランジスタとは、ゲート電極を共通とし、
   前記第１選択トランジスタにおいて前記第１配線と前記電荷蓄積層とが対向する面積は、前記第２選択トランジスタにおいて前記第１配線と前記電荷蓄積層とが対向する面積より大きく、
   前記第１ビット線の前記プリチャージ電位は、前記第２ビット線のプリチャージ電位よりも小さい、請求項８記載の半導体記憶装置。