JP2013120618A - 記憶装置 - Google Patents

Abstract

【課題】集積度を向上出来る記憶装置を提供すること。
【解決手段】実施形態の記憶装置は、第１〜第３配線GBL, WL, BLと、メモリセルMCと、セレクタSSとを備える。第１〜第３配線は、それぞれ第１〜第３方向に沿って設けられる。メモリセルは、第３配線の、第１方向で対向する２つの側面に形成された抵抗変化層を含む。セレクタは、第３配線を第１配線に接続する。セレクタSSは、対応する第３配線と、対応する第１配線との間に設けられた半導体層6と、半導体層6の、第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲートSSGとを含む。
【選択図】図２

Description

本発明の実施形態は記憶装置に関する。

近年、ダイオードに代表される非オーミック素子と抵抗変化材料とでメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴを使用しない。従って、従来のトレンドを上回る高集積化が可能であると、期待されている。

米国特許第８，０８４，８３０号明細書

集積度を向上出来る記憶装置を提供する。

実施形態の記憶装置は、各々が第１方向に沿って設けられた複数の第１配線と、各々が前記第１方向と異なる第２方向に沿って設けられた複数の第２配線と、各々が前記第１、第２方向と異なる第３方向に沿って設けられた複数の第３配線と、前記第３配線の、前記第１方向で対向する２つの側面に形成され、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、前記第３配線を前記第１配線に接続する複数のセレクタとを具備する。前記セレクタは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲートとを含む。

第１実施形態に係るメモリセルアレイの斜視図。 第１実施形態に係るメモリセルアレイの断面図。 第１実施形態に係るメモリセルアレイの平面図。 第１実施形態に係る記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係る記憶装置の外観図。 第１実施形態に係る記憶装置の動作時のバイアスを示すダイアグラム。 第１実施形態に係るメモリセルアレイの断面図。 第１実施形態に係るメモリセルアレイの平面図。 第１実施形態に係るメモリセルアレイの平面図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第２実施形態に係る記憶装置の製造工程を示す斜視図。 第３実施形態に係るメモリセルアレイの平面図。 第３実施形態に係るメモリセルアレイの平面図。 第３実施形態に係るデータ書き込み方法のフローチャート。 第３実施形態に係るデータ変換例の模式図。 第３実施形態に係るデータ変換例の模式図。 第３実施形態に係るメモリセルアレイの平面図。 第３実施形態に係るメモリセルアレイの断面図。 第３実施形態に係るメモリセルアレイの断面図。 第３実施形態に係るメモリセルアレイの断面図。 メモリセルのドレイン電圧対ドレイン電流特性のグラフ。 メモリセルのドレイン電圧対ドレイン電流特性のグラフ。 第４実施形態に係るデータ書き込み方法のフローチャート。 第４実施形態に係るメモリセルアレイの回路図。 第４実施形態に係るメモリセルアレイの平面図。 第４実施形態に係るメモリセルアレイの平面図。 第４実施形態に係るメモリセルアレイの回路図。 比較例に係るデータ書き込み方法のフローチャート。 第４実施形態に係るデータ書き込み方法のフローチャート。 第４実施形態に係るデータ書き込み方法のフローチャート。 第４実施形態に係るデータ書き込み方法のフローチャート。 第４実施形態に係るデータ書き込み方法のフローチャート。 第５実施形態に係るページレジスタのアドレス空間の模式図。 第５実施形態に係るデータ割り当て方法の模式図。 第５実施形態に係るデータ割り当て方法の模式図。 第５実施形態に係るデータ割り当て方法の模式図。 第６実施形態に係るワード線パターンの模式図。 第６実施形態に係るメモリセルアレイの断面図。 第６実施形態に係るワード線パターンの模式図。 第６実施形態に係るワード線パターンの模式図。 第６実施形態に係るワード線パターンの模式図。 第７実施形態に係るメモリセルアレイの斜視図。 第７実施形態に係るメモリセルアレイの断面図。 第７実施形態に係る選択素子の模式図。 第７実施形態に係るメモリセルアレイの回路図。 第７実施形態に係るメモリセルアレイの断面図。 第７実施形態に係る選択素子の模式図。 第７実施形態に係る選択素子の模式図。 第８実施形態に係るメモリセルアレイの斜視図。 第８実施形態に係るメモリセルアレイの断面図。 第８実施形態に係るメモリセルアレイの回路図。 第８実施形態に係るメモリセルアレイの断面図。 第８実施形態に係る選択素子の模式図。 第９実施形態に係るメモリセルアレイの斜視図。 第９実施形態に係るメモリセルアレイの断面図。 第９実施形態に係るメモリセルアレイの回路図。 第９実施形態に係るメモリセルアレイの平面図。 第９実施形態に係る選択素子の製造工程を示す平面図。 第９実施形態に係る選択素子の製造工程を示す平面図。 第９実施形態に係る選択素子の製造工程を示す平面図。 第１０実施形態に係るセンスアンプの回路図。 第１０実施形態に係る各種信号のタイミングチャート。 第１０実施形態に係るメモリセルアレイの断面図。 第１０実施形態に係るメモリセルアレイの断面図。 第１０実施形態に係るメモリセルアレイの断面図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
第１実施形態に係る記憶装置について、ＲｅＲＡＭを例に挙げて、以下説明する。

１．メモリセルアレイの構成について
図１は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。

図示するように、メモリセルアレイ内には複数の大域列線１、行線２、及び列線３が設けられている。複数の大域列線１は、それぞれが第１方向に沿って互いに平行に形成され、そしてメモリセルアレイの最下層に配置されている。複数の行線２は、それぞれ第１方向に直交する第２方向に沿って互いに平行に形成され、そして大域列線１よりも高い位置に設けられている。そして、この複数の行線２の層（図１の第１レイヤ、第２レイヤ、第３レイヤ、…）が、第１方向及び第２方向の両方に直交する第３方向（大域列線１が配列される面の法線方向）に、複数、設けられている。列線３は、隣接する行線２間に、第３方向に沿って互いに平行に形成される。そして列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第１方向と第２方向で形成される二次元平面内において、第１方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。

そして、各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが形成されている。本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が形成されており、これがメモリセルＭＣとして機能する。なお、本例における抵抗変化材４は、ビット線３の側面の対向する２つの組のうち、第１方向で対向する２つの側面（行線２に対向する２つの側面）に設けられ、第２方向で対向する２つの側面（行線２に対向しない２つの側面）には設けられない。

大域列線１と、それに対応する列線との間には選択素子（シートセレクタ）ＳＳが設けられている。選択素子ＳＳは、大域列線１上に形成されたソース領域５と、ソース領域５上に形成されたシリコン層（チャネル領域）６と、シリコン層６上に形成されたドレイン領域７とを備えている。また、隣接するシリコン層６間に、第２方向に沿った選択ゲート線８が形成されている。選択ゲート線８は、行線２と平行に配列されている。更に、選択ゲート線８とシリコン層６との間には、ゲート絶縁膜９が形成されている。

なお、以下では大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称することにする。

図２はメモリセルアレイの断面図及びその一部領域の等価回路であり、図１の第１方向と第３方向とで形成される面内の一部領域の構造を示している。図示するように、１本のグローバルビット線ＧＢＬ上には、選択素子ＳＳを形成するためのソース領域５、チャネル領域６、及びドレイン領域７が順次積層されている。そして、この積層構造の側面にはゲート絶縁膜９が形成されている。また、第１方向で隣接するチャネル領域６間には、選択ゲート線８（ＳＳＧ）が設けられている。このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁膜９、及び選択ゲート線８（ＳＳＧ）により、選択素子ＳＳとなるＭＯＳトランジスタが形成されている。すなわち選択素子ＳＳは、ソース領域５、チャネル領域６、及びドレイン領域の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備えている。言い換えれば、１本のビット線ＢＬにつき、２つのＭＯＳトランジスタが設けられ、これらはソース領域５、チャネル領域６、及びドレイン領域７を共有しているが、ゲートは異なる選択ゲート線ＳＳＧに接続されている、と言うことが出来る。また、異なるビット線ＢＬに関連付けられ、且つ第１方向で隣接する選択素子ＳＳは、ゲート（選択ゲート線ＳＳＧ）を共有している。

各選択素子ＳＳのソース領域７上には、柱状のビット線ＢＬが形成されている。またビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が形成されている。更に、第１方向で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが形成されている。抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように、例えばＨｆＯを材料に用いて形成される。このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧印加でなされるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ_２、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＳｒＺｒＯ_３、及びＰｒ_０．７Ｃａ_０．３ＭｎＯ_３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。

以上により、ワード線２とビット線３との間に設けられた抵抗変化材４とを含むメモリセルＭＣが、メモリセルアレイ内に例えば三次元マトリクス状に配置されている。本構造では、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンである。そしてワード線ＷＬとビット線ＢＬとは、直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ^２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。

図３はメモリセルアレイの平面図であり、図１の第１方向と第２方向とで形成される面内の一部領域の構造を示し、特にワード線ＷＬの平面パターンを説明するための図である。すなわち図３は、図１の複数のレイヤのうちの、いずれか１つのレイヤ内におけるワード線ＷＬのパターンを示す。図３において、斜線を付した領域がワード線ＷＬを示す。

図示するように、ワード線ＷＬは、１本おきに共通に接続されている。言い換えれば、メモリセルアレイは、櫛形構造を有する２組のワード線ＷＬを有し、ワード線ＷＬの第２方向に沿った直線上の領域は、いずれかの櫛形構造に交互に属している。更に本構成は次のように言い換えることも出来る。すなわち、複数のワード線ＷＬを、図３を記載した紙面の右側から順にＷＬ０、ＷＬ１、ＷＬ２、…ＷＬ７と呼んだ場合、奇数ワード線ＷＬ１、ＷＬ３、…ＷＬ７に対しては、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。他方、偶数ワード線ＷＬ０、ＷＬ２、…ＷＬ６に対しても、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。そして、奇数ワード線と偶数ワード線との間では、異なる電圧が印加可能とされる（あるいは、奇数ワード線と偶数ワード線は、分離される）。以下では、奇数ワード線の組をワード線グループＷＬcomb_aと呼び、偶数ワード線の組をワード線グループＷＬcomb_bと呼ぶ。また、両者を区別しない場合には単にワード線グループＷＬcombと呼ぶ。

なお、図３では８本のワード線、５本のグローバルビット線ＧＢＬ、４５本のビット線ＢＬを含む場合を示しているが、これは例示に過ぎず、これらの本数は適宜選択出来る。

２．半導体記憶装置の全体構成について
次に、本実施形態に係る半導体記憶装置の全体構成について、図４を用いて説明する。図４は、本実施形態に係る半導体記憶装置のブロック図である。

図示するように半導体記憶装置２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、コントローラ２５、及び電源２６を備えている。

メモリセルアレイ２１は、図１及び図２で説明した構成を有している。図５は、メモリセルアレイ２１の等価回路図である。図示するように、メモリセルアレイ２１中には、可変抵抗素子（図１及び図２の抵抗変化材４）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端はいずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端はいずれかのワード線グループＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。なお、図５においては、ワード線グループＷＬcomb_a、ＷＬcomb_bをそれぞれＷＬcomb_aｉ、ＷＬcomb_bｉと表記しているが、このｉは、当該ワード線グループが形成されるレイヤの番号（何層目かを示し、１層目ならｉ＝１、２層目ならｉ＝２、以下同様）を示す。また、各ビット線ＢＬは、対応する選択素子ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、…）を介して、対応するグローバルビット線ＧＢＬに接続される。更に、隣接する選択素子ＳＳのゲートは共通の選択ゲート線ＳＳＧｊ（ｊは自然数）に接続されている。選択素子ＳＳは、ソースとドレインを共通にする２つの並列接続されたＭＯＳトランジスタＴＲ１、ＴＲ２の集合とみなすことが出来る。そして、ある選択素子ＳＳのトランジスタＴＲ１は、隣接する選択素子ＳＳのトランジスタＴＲ２とゲートを共有し、トランジスタＴＲ２は、隣接する別の選択素子ＳＳのトランジスタＴＲ１とゲートを共有する。但し、最も端部に位置する選択素子ＳＳは、トランジスタＴＲ１とＴＲ２とのいずれかのみで構成される。

図１の三次元積層型メモリセルアレイは、図５の構成を複数有している。すなわち、図５は、図１において、第１方向と第３方向で形成される二次元平面内に含まれるメモリセル配列を示したものに相当する。このメモリセル配列は、第２方向に沿って複数配置されている。このとき、複数の図５に示されるようなメモリセル配列間では、ワード線WLcomb_aｉ同士、WLcomb_bｉ同士、及び選択ゲート線ＳＳＧｊ同士は共通に接続される。反対に、ビット線ＢＬ及びグローバルビット線ＧＢＬは、メモリセル配列間で分離されている。

図４に戻って説明を続ける。ＷＬデコーダ２２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。

ＧＢＬデコーダ２３は、グローバルビット線選択部及びグローバルビット線ドライバを含む。そしてグローバルビット線選択部は、コントローラ２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。そして、グローバルビット線ドライバが、選択グローバルビット線及び非選択グローバルビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。

セレクタデコーダ２４は、セレクタ選択部及び選択ゲート線ドライバを含む。そしてセレクタ選択部は、コントローラ２５から受信したシートアドレスに基づいて、選択ゲート線ＳＳＧを選択する。そして、選択ゲート線ドライバが、選択した選択ゲート線及び非選択の選択ゲート線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。

なお、「シート」とは、いずれかの選択ゲート線によって選択されるメモリセルの集合を指す。つまり、図１において第２方向と第３方向とで形成される平面内にあるメモリセルの集合がシートである。

コントローラ２５は、半導体記憶装置２０全体の動作を制御する。また前述のように、必要なアドレスを、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に送信する。またコントローラ２５は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。更にコントローラ２５は、図示せぬセンスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータをセンスアンプによりセンス・増幅する。

電源２６は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。電源２６で生成された電圧が、ワード線ＷＬ及びビット線ＢＬに与えられる。例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。

図６は、本実施形態に係る半導体記憶装置の外観図である。図示するように、シリコン基板３１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路３２が形成される。そしてＣＭＯＳ回路３２上に、複数のメモリセル部３４を含む層３３が形成されている。図６の個々のメモリセル部３４は図１のメモリセルアレイに対応し、例えば２４ｎｍのデザインルールで配線が形成されている。また、図４のデコーダ２２〜２４及びコントローラ２５を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図６のＣＭＯＳ回路３２に含まれている。

なお、ＣＭＯＳ回路３２は、メモリセル部３４との接続部を除き、メモリセル部３４よりも緩い、例えば９０ｎｍデザインルールで設計製作されることが出来る。そして層３３は、ＣＭＯＳ回路３２との電気的接続部を、各メモリセル部３４の周囲に有し、これらのメモリセル部３４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、層３３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路３２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部３５が、層３３の端部に形成されている。

このような構成により、ＣＭＯＳ回路３２の保護膜に相当する機能を、メモリセル部３４に形成される絶縁膜が果たすことが出来る。一方、メモリセル部３４とＣＭＯＳ回路３２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部３５は、通常の半導体装置と同様に、パッケージ工程においてリードフレームにボンディングされる。

３．動作について
次に、本実施形態に係る半導体記憶装置の動作について説明する。図７は、本実施形態に係る半導体記憶装置の動作時における各信号線のバイアス状態を示す。また図８は、メモリセルアレイの断面図であり、図１における第１方向と第３方向で形成される面を示している。

以下の説明において、グローバルビット線ＧＢＬのうち、選択されたものをＧＢＬ_sと呼び、非選択のものをＧＢＬ_uと呼ぶ。またワードＷＬのうち、選択されたものをＷＬ_sと呼び、非選択のものをＷＬ_uと呼ぶ。更に、選択ゲート線ＳＳＧのうち、選択メモリセルＭＣが接続されたビット線ＢＬに対応する２本の選択素子ＳＳが選択され、これをＳＳＧ_s及びＳＳＧ_nと呼ぶ。その他の選択ゲート線ＳＳＧは非選択とされ、これをＳＳＧ_uと呼ぶ。

３．１ 書き込み動作
まず、メモリセルに情報を記憶する書き込み動作について説明する。

書き込み動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sに書き込み電圧Ｖw（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_uに書き込み電圧の半分（Ｖw／２）を印加する。

またＷＬデコーダ２２は、選択ワード線ＷＬ_sに０Ｖを印加し、非選択ワード線ＷＬ_uに（Ｖw／２）を印加する。

更にセレクタデコーダ２４は、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に書き込みゲート電圧Ｖg_w（＞０Ｖ）を印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。

この結果、選択ビット線ＢＬに接続された選択素子ＳＳでは、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nによってチャネルが形成され、ＧＢＬ_sから選択メモリセルＭＣに対して書き込み電圧Ｖwが転送される。他方、ＷＬ_sからは選択メモリセルＭＣに対して０Ｖが転送される。このように、メモリセルＭＣの可変抵抗素子の両端にＶwの電位差が与えられることで、データがメモリセルＭＣに書き込まれる。

３．２ 消去動作
次に、メモリセルに保持された情報の消去動作について、引き続き図７及び図８を用いて説明する。

消去動作時には、素子がバイポーラ動作することを考慮して、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに対して、消去電圧Ｖeにオフセット電圧１Ｖを加えた電圧（Ｖe＋１）を印加し、非選択ワード線ＷＬ_uには（(Ｖe／２)＋１）を印加する。

またＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sにオフセット電圧１Ｖを印加し、非選択グローバルビット線ＧＢＬ_uには（(Ｖe／２)＋１）を印加する。

更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に消去ゲート電圧Ｖg_eを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。

この結果、書き込み時で説明したのと同じように電圧Ｖeが選択メモリセルＭＣに転送される。そして可変抵抗素子の両端にＶeの電位差が与えられることで、データが消去される。

３．３ 読み出し動作
次に、メモリセルからの情報の読み出し動作について、引き続き図７及び図８を用いて説明する。

読み出し動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_s及び非選択グローバルビット線ＧＢＬ_uに対して、読み出し電圧Ｖrにオフセット電圧Ｖoを加えた電圧（Ｖr＋Ｖo）を印加する。

またＷＬデコーダ２２は、選択ワード線ＷＬ_sに対してオフセット電圧Ｖoを印加し、非選択ワード線ＷＬ_uに（Ｖr＋Ｖo）を印加する。

更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に読み出しゲート電圧Ｖg_rを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。

この結果、書き込み時で説明したのと同じように電圧Ｖrが選択メモリセルＭＣに転送される。そして、選択メモリセルＭＣから読み出されたデータが選択素子ＳＳを介してＧＢＬ_sに転送される。

４．本実施形態の効果
本実施形態に係る構成であると、メモリセルアレイの集積度を向上出来る。本効果につき、以下に詳細に説明する。

近年、半導体装置の高集積化に伴い、ＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化は、単に線幅の縮小化だけでなく、パターンの寸法精度や位置精度の向上も要請する。このことはメモリ装置に関しても例外ではない。メモリ装置では、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定量の電荷を、より狭い領域で保持することが要請され続けている。

従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されている。これらのメモリは全て、一定量の電荷を保持することでデータを記憶している。そのため、パターンの微細化に伴い、メモリセル間のばらつき等には厳しい制約がある。これに伴い、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、これがリソグラフィ工程コストを上昇させる要因となっている。そしてリソグラフィ工程コストは、現在の量産コストの多くの部分を占めている。そのため、上記リソグラフィ工程に対する負荷が、そのまま製品コストの上昇要因となっている。

一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、ＭＯＳＦＥＴをメモリセルに使用する必要が無いため、従来のトレンドを上回る高集積化が可能であると期待されている。更に、ＲｅＲＡＭは三次元積層が容易な構成であるため、従来の二次元平面のみを利用するメモリと比較すると、大幅に集積度を向上出来ることが期待される。

図９は、本実施形態に係るメモリセルＭＣの平面図であり、図１の第１方向と第２方向で形成される平面に相当する。図示するようにワード線の線幅と間隔、並びにビット線ＢＬの第２方向に沿った幅を、フォトリソグラフィ技術の最小加工寸法Ｆで形成した場合、１つのメモリセルＭＣのサイズは、図９において縦が２Ｆ、横がＦの２Ｆ^２となる。

しかしながら、複数のビット線をグローバルビット線に接続する階層ビット線構造を用いた場合、実際には、メモリセルを２Ｆ^２のサイズで形成することは困難である。これは、選択素子ＳＳが原因である。選択素子ＳＳは、ビット線ＢＬとグローバルビット線ＧＢＬとの間の接続をスイッチングするためのものであり、通常はＭＯＳトランジスタによって実現される。

選択素子ＳＳはメモリセルＭＣの直下に位置するので、もしメモリセルＭＣを２Ｆ^２のサイズで形成しようとすれば、それに応じて選択素子ＳＳのサイズも縮小しなければならない。しかし、通常のプレーナ型ＭＯＳトランジスタで選択素子ＳＳを実現した場合、この要求を満たすことは困難であった。

しかしながら本実施形態では、ソース領域５、チャネル領域６、及びドレイン領域７をビット線ＢＬと同じ幅で積層し、その側面にゲートＳＳＧを設けることで、選択素子ＳＳを実現している。その結果、１本のビット線ＢＬあたりの選択素子ＳＳのサイズは４Ｆ^２となる。この様子を図１０に示す。図１０は本実施形態に係る選択素子ＳＳの平面図であり、図１の第１方向と第２方向で形成される平面に相当する。図示するように、選択素子ＳＳのサイズは４Ｆ^２となる。そしてこれが占める領域は、２つのメモリセルＭＣが配列される領域に対応する。

このように選択素子ＳＳのサイズを縮小することで、メモリセルＭＣのサイズも小さく出来、メモリセルアレイの集積度を向上出来る。

また本実施形態によれば、負電圧を使用することなく動作信頼性を向上出来る。これは、上記３．２で説明したように、消去動作時にオフセット電圧を用いることによる。すなわち、選択素子ＳＳの特性上、ＧＢＬ_sの電位をＳＳＧ_uよりも１Ｖ程度低高い値に設定することにより、非選択セルへのリーク電流を大幅に削減することが可能となる。この際、バイアスの基準を０Ｖから１Ｖの正電圧に設定することで、負電圧の使用を回避出来る。負電圧を使用する場合には、負電圧発生用の回路が必要となり、その回路面積は比較的大きい。しかし本実施形態であると、この負電圧発生回路を使用することなくリーク電流を低減し、半導体記憶装置の動作信頼性を向上出来る。なお、消去時のオフセット電圧は１Ｖに限定されるものでは無く、要求される性能等に応じて適宜選択出来る。

更に本実施形態によれば、消費電力の低減及び／または動作速度の向上を実現出来る。これは、上記３．３で説明したように、読み出し動作時にオフセット電圧を用いることによる。通常、書き込みや消去を行った直後に、当該メモリセルの読み出しを行い、当該メモリセルが所望の抵抗値となっているかが確認される。その結果、もし所望の抵抗値の範囲と異なる場合には、追加の書き込みや消去が行われる。そして通常、書き込み及び消去に必要な電圧は、読み出しに必要な電圧よりも大きい。

この点、本実施形態であると、読み出し時のバイアスの基準を０Ｖから正電圧Ｖoに設定している。つまり、読み出し時に使用する電圧の値を、書き込み及び消去に使用する電圧に近づけている。従って、書き込み及び消去動作から読み出し動作に移行する際、またはその逆の場合に、両者のバイアス条件の間に大きな電圧差が生じることを防止し、また寄生容量の大きなノードの電圧変化を低減出来る。そのため、不要な消費電力の増大や動作時間の遅延を抑制出来る。

なお、本実施形態ではグローバルビット線ＧＢＬの寄生容量が一番大きい。そのため、グローバルビット線ＧＢＬに印加する電圧が、書き込みや消去の時と読み出しの時の間で、できる限り同じ値となるように設定することが望ましい。

更に望ましくは、選択グローバルビット線よりも非選択グローバルビット線の方が、数が多い。そのため、非選択グローバルビット線の電位が大きく変化しない様に、書き込み時には（Ｖw／２）と（Ｖr＋Ｖo）がほぼ等しく、消去時には（(Ｖｅ／２)＋１）と（Ｖr＋Ｖo）がほぼ等しくなるように、オフセット電圧Ｖoを設定すると良い。

なお、通常、ワード線ＷＬはメモリセルアレイにつき１本のみが選択されるが、グローバルビット線ＧＢＬは複数本を同時に選択してもかまわない。これにより同時に書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上することが可能となる。

［第２実施形態］
次に、第２実施形態に係る記憶装置について説明する。本実施形態は、上記第１実施形態で説明したＲｅＲＡＭの製造方法に関するものである。

１．第１の製造方法について
まず、第１の製造方法について図１１〜図２３を用いて説明する。図１１〜図２３は、第１実施形態で説明したＲｅＲＡＭのメモリセルアレイの製造工程を順次示す斜視図である。

まず例えばシリコン基板３１上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路３２が形成され、次にＣＭＯＳ回路３２を被覆するようにして、層間絶縁膜がシリコン基板３１上に形成される。図１１〜図２３は、この層間絶縁膜よりも上層に位置する構造について示している。

次に図１１に示すように、層間絶縁膜上に、グローバルビット線膜４０が形成される。グローバルビット線膜は、図１で説明したグローバルビット線ＧＢＬに対応する。一例として、グローバルビット線膜４０は、タングステン（Ｗ）と、バリアメタルとしてのＴｉＮ膜とを材料に用いて形成される。その後、グローバルビット線膜４０は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。なお、グローバルビット線ＧＢＬの線幅及び隣接間隔は例えば２４ｎｍ程度であり、膜厚は例えば１５０ｎｍ程度であり、シート抵抗は例えば１．５オーム程度である。

次に図１２に示すように、全面に層間絶縁膜４１が形成される。引き続き、層間絶縁膜４１はＣＭＰ法等により研磨され、グローバルビット線４０の上面が露出される。本工程により、隣接するグローバルビット線４０の間の領域は層間絶縁膜４１で埋め込まれる。引き続き、グローバルビット線４０及び層間絶縁膜４１上に、ｎ^＋型シリコン層４２、ｐ⁻型シリコン層４３、及びｎ^＋型シリコン層４４が順次形成される。シリコン層４２〜４４は、図１で説明したソース領域５、チャネル領域６、及びドレイン領域７にそれぞれ相当する。シリコン層４２、４４は、例えば約１×１０^２０ｃｍ^−３の不純物濃度を有し、その膜厚は例えば約４０ｎｍである。シリコン層４３は、例えば約１×１０^１８ｃｍ^−３の不純物濃度を有し、その膜厚は例えば約１２０ｎｍである。その後、例えば約７５０℃、６０秒の条件でアニールを行い、シリコン層４２〜４４を結晶化させる。

次に図１３に示すように、シリコン層４２〜４３が、フォトリソグラフィ技術及びＲＩＥ技術を用いて第２方向（Ｄ２）に沿ったストライプ形状にパターニングされる。なお、このパターニング工程は、例えば線幅が約１９ｎｍ、隣接間隔が約２９ｎｍの条件で行われる（ハーフピッチは２４ｎｍ）。本工程によって形成された溝４５の底部には、グローバルビット線４０及び層間絶縁膜４１が露出される。

次に図１４に示すように、全面に絶縁膜４６（例えばシリコン酸化膜）が形成される。引き続き、絶縁膜４６がエッチバックされることにより、絶縁膜４６が溝４５底部にのみ残存される。残存された絶縁膜４６の膜厚は、例えば約３０ｎｍである。よって溝４５内部には、シリコン層４２の一部、及びシリコン層４３、４４の側面が露出される。

次に図１５に示すように、全面に絶縁膜４７が形成される。絶縁膜４７は、図１で説明したゲート絶縁膜９に相当する。引き続き、シリコン層４４の上面、及び絶縁膜４６上の絶縁膜４７が除去されることで、絶縁膜４７は溝４５の側面にのみ残存される。

次に図１６に示すように、溝４５内部が導電膜４８で埋め込まれる。導電膜４８は、例えばｎ^＋型の多結晶シリコン層であり、図１で説明した選択ゲート線ＳＳＧに相当する。その後、導電膜４８の上面がエッチバックされて、導電膜４８の膜厚は例えば約１４０ｎｍにされる。本工程により、導電膜４８の底面は、シリコン層４２、４３の界面よりも低く、導電膜４８の上面は、シリコン層４３、４４の界面よりも高くされる。

次に図１７に示すように、全面に絶縁膜４９（例えばシリコン酸化膜）が形成される。その後、絶縁膜４９は例えばＣＭＰ法によりを研磨され、溝４５内にのみ残存される。この結果、シリコン層４４の上面が露出される。

次に図１８に示すように、シリコン層４２〜４３が、フォトリソグラフィ技術及びＲＩＥ技術を用いてピラー状にパターニングされる。本パターニング工程は、例えば線幅及び隣接間隔が共に約２４ｎｍの条件で行われる。また本工程は、下層のグローバルビット線ＧＢＬ上にシリコン層４２〜４３が残存するようにして行われる。本工程の結果、シリコン層４２〜４３が、選択素子ＳＳ毎に分離される。

次に図１９に示すように、図１８の工程で生じた溝内部に絶縁膜５０が埋め込まれる。引き続き、シリコン層４３及び絶縁膜４９、５０上に、例えば２０ｎｍの膜厚の絶縁膜５１（例えばシリコン酸化膜）が形成される。その後、絶縁膜５１上に１６層のワード線膜５２が形成される。ワード線膜５２は、図１で説明したワード線ＷＬに相当する。またワード線膜５２は、例えばＴｉＮを材料に用いて形成され、その膜厚は例えば約１０ｎｍである。また、積層されるワード線膜５２の間には、例えば膜厚７ｎｍの絶縁膜５３（例えばシリコン酸化膜）が形成される。引き続き、最上層（本例では１６層目）のワード線膜５２上に、例えば膜厚１３ｎｍの絶縁膜５４（例えばシリコン酸化膜）が形成される。

次に図２０に示すように、絶縁膜５４、５３、５１及びワード線膜５２が、フォトリソグラフィ技術とＲＩＥ技術により、第２方向に沿ったストライプ形状にパターニングされる。本パターニング工程は、例えば線幅が約２０ｎｍ、隣接間隔が約２８ｎｍの条件（ハーフピッチは２４ｎｍ）で行われる。また本工程は、下層の絶縁膜４９上に絶縁膜５４、５３、５１及びワード線膜５２が残存するようにして行われる。本工程の結果、ワード線ＷＬが形成されると共に、パターニングにより生じた溝５５底部に、シリコン層４４及び絶縁膜５０、４７の上面が露出される。

次に図２１に示すように、溝５５の底面及び側面並びに絶縁膜５４の上面上に、抵抗変化材５６が形成される。抵抗変化材５６は、図１で説明した抵抗変化材４に相当する。抵抗変化材は、例えば約４ｎｍの膜厚で形成され、溝５５内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、溝５５底部及び絶縁膜５４の上面上の抵抗変化材５６が除去される。その結果、溝５５の底部には、シリコン層４４及び絶縁膜５０、４７の上面が再び露出される。

次に図２２に示すように、全面にビット線膜５７を形成し、ＣＭＰ法により研磨することで、ビット線膜５７を溝５５内部にのみ残存させる。ビット線膜５７は、図１で説明したビット線ＢＬに相当し、例えばｎ^＋型多結晶シリコンを材料に用いて形成される。

次に図２３に示すように、ビット線膜５７が、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングされる。本パターニング工程は、例えば線幅及び隣接間隔が共に約２４ｎｍの条件で行われる。また本工程は、下層のシリコン層４４上にビット線膜５７が残存するようにして行われる。本工程の結果、ビット線ＢＬが完成する。

その後は、隣接するビット線ＢＬ間の溝に層間絶縁膜が埋め込まれて、メモリセルアレイが完成する。引き続き、ワード線ＷＬ及びビット線ＢＬとＣＭＯＳ回路３２等とを接続する工程等が行われる。更に通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、第１実施形態で説明したＲｅＲＡＭが完成する。

２．第２の製造方法について
次に、第１の製造方法と異なる第２の製造方法について図２４〜図３０を用いて説明する。図２４〜図３０は、第１実施形態で説明したＲｅＲＡＭのメモリセルアレイの製造工程を順次示す斜視図である。本方法は、上記第１の製造方法において、シリコン層４２〜４４を形成した後で、シリコン層４２〜４４と共にグローバルビット線膜４０をパターニングするものである。以下では第１の製造方法と異なる点についてのみ説明する。

まず図２４に示すように、第１の製造方法と同様にグローバルビット線膜４０が形成される。その後、グローバルビット線膜４０をパターニングする前に、シリコン層４２〜４４をグローバルビット線膜４０上に形成する。各層の膜厚や材料等は、第１の製造方法と同様である。

次に図２５に示すように、シリコン層４２〜４４及びグローバルビット線膜４０は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされる。これにより、第１方向に沿ったストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。本パターニング工程は、線幅及び隣接間隔が例えば２４ｎｍ程度の条件で行われる。

次に図２６に示すように、全面に層間絶縁膜５８が形成される。その後、層間絶縁膜５８はＣＭＰ法等により研磨され、シリコン層４４の上面が露出される。本工程により、図２５の工程で生じた溝部が、層間絶縁膜５８によって埋め込まれる。引き続き、シリコン層４４、４３、４２のパターニングが行われる。本工程は、第１の製造方法で説明した図１３のパターニング工程と同様である。

次に図２７〜図３０に示すように、絶縁膜４６、４７、導電膜４８、絶縁膜４９が順次形成される。これらの工程は、上記説明した図１４〜図１７と同様である。その後は、図１９〜図２３の工程が行われる。

［第３実施形態］
次に、第３実施形態に係る記憶装置について説明する。本実施形態は、上記第１実施形態で説明したＲｅＲＡＭの、データの読み出し方法及び書き込み方法に関するものである。

１．データの書き込み方法
まず、本実施形態に係るデータの書き込み方法について説明する。図３１及び図３２はメモリセルアレイの平面図であり、図３と同様に第１方向と第２方向で形成される平面を示す。

第１実施形態で説明した通り、ワード線グループWＬcomb_aが選択された場合には、例えば奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、…ＷＬ（ｎ−１）（ｎは４以上の偶数)が選択される。他方で、ワード線グループWＬcomb_bが選択された場合には、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、…ＷＬ（ｎ−２）が選択される。そして、１本のグローバルビット線ＧＢＬと１本のワード線ＷＬとの間には２つのメモリセルＭＣが接続されている。従って、（ｎ／２）本のワード線ＷＬを含む１つのワード線グループＷＬcombが選択されることによって、ｎ個のメモリセルＭＣ０〜ＭＣ（ｎ−１）が選択される。

ｎ個のメモリセルＭＣは、例えば順番にデータが書き込まれる。図３１及び図３２のｃ０〜ｃ（ｎ−１）は、実際にメモリセルＭＣ０〜ＭＣ（ｎ−１）に書き込まれるデータを示し、例えばｃ０からｃ（ｎ−１）の順番にメモリセルに書き込まれる。そして図３１はワード線グループWＬcomb_aが選択された場合を示し、図３２はワード線グループWＬcomb_bが選択された場合を示す。

図示するように、ワード線ＷＬは交互にワード線グループWＬcomb_a、WＬcomb_aに属する。従って、一方のワード線グループＷＬcombの両端のワード線の一方は、他方のワード線グループＷＬcombの２本のワード線に挟まれ、他方は挟まれない。より具体的には、ワード線グループＷＬcomb_aに属するワード線の両端のワード線は、ワード線ＷＬ１、ＷＬ（ｎ−１）である。このうちの一方（ＷＬ１）は、別のワード線グループＷＬcomb_bに属する２本のワード線ＷＬ０、ＷＬ２に挟まれる。しかし、もう一方（ＷＬ（ｎ−１））は、ＷＬcomb_bに属するワード線ＷＬ（ｎ−２）に隣接するのみで、挟まれることは無い。

このような構成のもと、データｃ０は、あるワード線グループＷＬcombの端部のワード線ＷＬに接続されると共に、他方のワード線グループＷＬcombの内側に位置するメモリセルＭＣ０に書き込まれる。言い換えれば、あるワード線グループ（例えばＷＬcomb_a）の端部のワード線（ＷＬ１）の側面に形成され、且つ他方のワード線グループ（ＷＬcomb_b）の端部のワード線（ＷＬ０）に相対するメモリセルＭＣ０に、データｃ０は書き込まれる。更に言い換えれば、あるワード線グループ（例えばＷＬcomb_a）の端部のワード線（ＷＬ１）の側面に形成され、このワード線（ＷＬ１）と、他方のワード線グループ（ＷＬcomb_b）の端部のワード線（ＷＬ０）との間に位置するメモリセルＭＣ０に、データｃ０は書き込まれる。そしてデータ（ｃ０、ｃ１、…ｃ（ｎ−１））のうち、データｃ０が最初に書き込まれる。

データ（ｃ１、ｃ２、…ｃ（ｎ−１））は、ワード線ＷＬの番号に従って選択されるメモリセルＭＣ順に書き込まれるデータである。

図３３は、本実施形態に係るデータの書き込み方法を示すフローチャートである。図示するように、例えばコントローラ２５は、ホスト機器から書き込みデータを受信する（ステップＳ１０）。なお、メモリセルＭＣ０〜ＭＣ（ｎ−１）に対してホスト機器から与えられたデータを、それぞれデータ（ｄ０、ｄ１、…ｄ（ｎ−１））とする。

次にコントローラ２５は、データｄ０〜ｄ（ｎ−１）を変換する（ステップＳ１１）。この変換ルールは以下の通りである。
ｃ０＝ｄ０（ステップＳ１２、ＹＥＳ、Ｓ１３）、
ｃ（ｋ＋１）＝ｄ（ｋ＋１）−ｃｋ（ステップＳ１２、ＮＯ、Ｓ１４）
但しｋは整数であり、（ｋ＋１）＝１〜（ｎ−１）である。

つまり、データｃ０は、ホスト機器から与えられたデータｄ０そのものである。これに対してデータ（ｃ１、ｃ２、…ｃ（ｎ−１））は、ホスト機器から与えられたデータ（ｄ１、ｄ２、…ｄ（ｎ−１））から、隣接するワード線に関するデータ（ｃ０、ｃ１、…ｃ（ｎ−２））を減算した値である。このようにして、コントローラ２５はデータ（ｃ０、ｃ１、…ｃ（ｎ−１））を得る。但し、ステップＳ１３、Ｓ１４の演算結果が負になる場合や、データｄの最大値（１ビットデータの場合は“２”、２ビットデータの場合は“４”、３ビットデータの場合は“８”）以上となる場合には、データｄの最大値を加算あるいは減算する（数学的にはｍｏｄ（データ値の最大値））手続きを行う。

そしてコントローラ２５は、得られたデータ（ｃ０、ｃ１、…ｃ（ｎ−１））をメモリセルＭＣに書き込む（ステップＳ１５）。

図３４は上記データの変換例であり、書き込みデータが１ビットである場合（メモリセルがＳＬＣ（single level cell）の場合）を示している。以下では、ホスト機器から受信された書き込みデータを「データ値ｄ」、コントローラ２５のデータ変換によって得られた、実際にメモリセルに書き込まれるデータを「セル値ｃ」と呼ぶ。図中の「読み出し値」は、セル値ｃを読み出した際に得られる値であり、この点については後述する読み出し動作で説明する。

図中の例１は、データ値（ｄ０、ｄ１、…ｄ７）＝（１、１、０、０、１、１、０、１）の場合について示している。この場合、セル値（ｃ０、ｃ１、…ｃ７）＝（１、０、０、０、１、０、０、１）となる。

図中の例２は、データ値（ｄ０、ｄ１、…ｄ７）＝（１、０、０、１、１、０、１、０）の場合について示している。この場合、セル値（ｃ０、ｃ１、…ｃ７）＝（１、１、１、０、１、１、０、０）となる。図中の丸印で囲った値は、ステップＳ１４で示す式では“−１”となる場合に相当する。しかし、１ビットデータの最大値の“２”を加算する（mod(2)の演算を行う）ことで“１”とされる。

図３５も変換例を示し、書き込みデータが２ビットである場合（メモリセルがＭＬＣ（multi-level cell）の場合）を示している。

図中の例３は、データ値（ｄ０、ｄ１、…ｄ７）＝（１、３、１、２、３、０、２、０）の場合について示している。この場合、セル値（ｃ０、ｃ１、…ｃ７）＝（１、２、３、３、０、０、２、２）となる。図中の丸印で囲った値は、ステップＳ１４で示す式では負の値となる場合に相当する。しかし、２ビットデータの最大値の“４”を加算する（mod(4)の演算を行う）ことで、３以下の正の値とされる。

なお、データを書き込む際の各配線のバイアスは、第１実施形態で説明した図７の通りである。

２．データの読み出し方法
次に、データの読み出し方法について説明する。データの読み出し方法は、第１実施形態で図７を用いて説明した方法において、以下の点が異なる。

・選択ビット線ＢＬに接続された選択素子ＳＳに関する１本の選択ゲート線ＳＳＧのみが選択され（Ｖg_r）、それ以外は非選択（０Ｖ）とされる。１つの選択素子ＳＳには２本の選択ゲート線ＳＳＧが設けられている。この２本のうちで選択されるのは、選択メモリセルＭＣに書き込まれているセル値をｃ（ｋ＋１）とすれば、セル値ｃｋが書き込まれたメモリセル側の選択ゲート線ＳＳＧであり、セル値ｃ（ｋ＋２）が書き込まれたメモリセル側の選択ゲート線ＳＳＧは非選択とされる。
・読み出しデータの値が負になる場合、及び読み出しデータの値がデータ値の最大値以上となる場合には、データ値の最大値を加算あるいは減算する（数学的にはｍｏｄ（データ値の最大値））手続きを行う。例えばデータ値が２値（０と１の２進数）の場合には、読み出しデータ＝−１となった場合には２を加えて読み出しデータ＝１とする。また、読み出しデータ＝２の場合には２を引いて、読み出しデータ＝０とする。

３．具体例について
次に、上記書き込み動作及び読み出し動作につき、具体例を挙げて説明する。図３６は、メモリセルアレイの断面図である。一例として、ワード線グループＷＬcomb_aに接続された５つのメモリセルＭＣ０〜ＭＣ４に１ビットデータが書き込まれ、次にこれらのメモリセルＭＣ０〜ＭＣ４からデータを読み出す場合について説明する。

３．１ 書き込み動作
まず書き込み動作について説明する。例えば図３６に示すように、ホスト機器から受信したデータ値（ｄ０、ｄ１、ｄ２、ｄ３、ｄ４）が（１、１、０、０、１）であったとする。すると、セル値は以下のようになる。

ｃ０＝ｄ０＝１
ｃ１＝ｄ１−ｃ０＝１−１＝０
ｃ２＝ｄ２−ｃ１＝０−０＝０
ｃ３＝ｄ３−ｃ２＝０−０＝０
ｃ４＝ｄ４−ｃ３＝１−０＝１
従って、（ｃ０、ｃ１、ｃ２、ｃ３、ｃ４）＝（１、０、０、０、１）が、メモリセルＭＣ０〜ＭＣ４にそれぞれ書き込まれる。

３．２ 読み出し動作
次に読み出し動作について説明する。まず、メモリセルＭＣ０からデータを読み出す場合について、図３７を参照しつつ説明する。図３７は、メモリセルアレイの断面図であり、第１方向と第３方向で形成される平面を示している。

図示するように、メモリセルＭＣ０からデータを読み出す際には、選択ビット線ＢＬ０に対応する選択素子ＳＳ０の２本の選択ゲート線ＳＳＧ０、ＳＳＧ１のうち、選択ゲート線ＳＳＧ０が選択されて、読み出し電圧Ｖg_rが印加される。その他の選択ゲート線ＳＳＧ１〜ＳＳＧ（ｎ−１）は非選択とされて、０Ｖが印加される。その他の電圧は図７で説明した通りである。

この結果、選択素子ＳＳ０には、選択ゲート線ＳＳＧ０によってチャネルが形成される。これにより、ビット線ＢＬ０はグローバルビット線ＧＢＬに電気的に接続される。その他の選択素子ＳＳ１〜ＳＳ（ｎ−１）にはチャネルが形成されないため、その他のビット線ＢＬ１〜ＢＬｎは、グローバルビット線ＧＢＬから電気的に分離される。

よって、グローバルビット線ＧＢＬから、選択メモリセルＭＣ０の抵抗変化材４を介してワード線ＷＬ１に電流Ｉ０が流れる。この電流Ｉ０は、メモリセルＭＣ０に書き込まれたデータｃ０（＝ｄ０）に応じた値を有する。この電流がセンス・増幅されることで、読み出しデータ＝“１”（＝ｄ０）が読み出される。

次に、メモリセルＭＣ１からデータを読み出す場合について、図３８を参照しつつ説明する。図３８は、メモリセルアレイの断面図であり、第１方向と第３方向で形成される平面を示している。

図示するように、メモリセルＭＣ１からデータを読み出す際には、選択ビット線ＢＬ１に対応する選択素子ＳＳ１の２本の選択ゲート線ＳＳＧ１、ＳＳＧ２のうち、選択ゲート線ＳＳＧ１（セル値ｃ０が書き込まれたメモリセルＭＣ０に近い側の選択ゲート線）が選択されて、読み出し電圧Ｖg_rが印加される。その他の選択ゲート線ＳＳＧ０、ＳＳＧ２〜ＳＳＧ（ｎ−１）は非選択とされて、０Ｖが印加される。その他の電圧は図７で説明した通りである。

すると、選択素子ＳＳ１だけでなく、非選択ビット線ＢＬ０に接続された選択素子ＳＳ０にもチャネルが形成される。これにより、２本のビット線ＢＬ０、ＢＬ１が、グローバルビット線ＧＢＬに電気的に接続される。

よって、グローバルビット線ＧＢＬから、非選択メモリセルＭＣ０の抵抗変化材４を介してワード線ＷＬ１に電流Ｉ０が流れる。この電流Ｉ０は、メモリセルＭＣ０に書き込まれたデータｃ０（＝ｄ０）に応じた値を有する。更に、グローバルビット線ＧＢＬから、選択メモリセルＭＣ１の抵抗変化材４を介してワード線ＷＬ１に電流Ｉ１が流れる。この電流Ｉ１は、メモリセルＭＣ１に書き込まれたデータｃ１（＝ｄ１−ｃ０）に応じた値を有する。

そしてコントローラ２５は、上記２つの電流Ｉ０とＩ１の和をセンス・増幅する。すると図３６に示すように、Ｉ０＝ｃ０、Ｉ１＝（ｄ１−ｃ０）とすれば、Ｉ０＋Ｉ１＝ｃ０＋（ｄ１−ｃ０）＝ｄ１となり、読み出しデータ＝“１”（＝ｄ１）が読み出される。

次に、メモリセルＭＣ２からデータを読み出す場合について、図３９を参照しつつ説明する。図３９は、メモリセルアレイの断面図であり、第１方向と第３方向で形成される平面を示している。

図示するように、メモリセルＭＣ２からデータを読み出す際には、選択ビット線ＢＬ２に対応する選択素子ＳＳ２の２本の選択ゲート線ＳＳＧ２、ＳＳＧ３のうち、選択ゲート線ＳＳＧ２（セル値ｃ１が書き込まれたメモリセルＭＣ１に近い側の選択ゲート線）が選択されて、読み出し電圧Ｖg_rが印加される。その他の選択ゲート線ＳＳＧ０、ＳＳＧ１、ＳＳＧ３〜ＳＳＧ（ｎ−１）は非選択とされて、０Ｖが印加される。その他の電圧は図７で説明した通りである。

すると、選択ゲート線ＳＳＧ２が選択されることにより、選択素子ＳＳ２だけでなく、非選択ビット線ＢＬ１に接続された選択素子ＳＳ１にもチャネルが形成される。これにより、２本のビット線ＢＬ１、ＢＬ２が、グローバルビット線ＧＢＬに電気的に接続される。

よって、グローバルビット線ＧＢＬから、非選択のメモリセルＭＣ１の抵抗変化材４を介してワード線ＷＬ１に電流Ｉ１が流れる。この電流Ｉ１は、メモリセルＭＣ１に書き込まれたデータｃ１（＝ｄ１−ｃ０）に応じた値を有する。更に、グローバルビット線ＧＢＬから、選択メモリセルＭＣ２の抵抗変化材４を介してワード線ＷＬ２に電流Ｉ２が流れる。この電流Ｉ２は、メモリセルＭＣ２に書き込まれたデータｃ２（＝ｄ２−ｃ１）に応じた値を有する。

そしてコントローラ２５は、上記２つの電流Ｉ１とＩ２の和をセンス・増幅する。すると図３６に示すように、Ｉ１＝ｃ１、Ｉ２＝（ｄ２−ｃ１）とすれば、Ｉ１＋Ｉ２＝ｃ１＋（ｄ２−ｃ１）＝ｄ２となり、読み出しデータ＝“０”（＝ｄ２）が読み出される。

その他のメモリセルＭＣ３、ＭＣ５、…からデータが読み出される場合は図３８と同様であり、メモリセルＭＣ４、ＭＣ６、…からデータが読み出される場合は図３９と同様である。

以上の結果、図３６に示すように、セル値（ｃ０、ｃ１、ｃ２、ｃ３、ｃ４）＝（１、０、０、０、１）は、データ値（ｄ０、ｄ１、ｄ２、ｄ３、ｄ４）＝（１、１、０、０、１）として読み出される。

４．本実施形態による効果
本実施形態によれば、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。

先に説明した第１実施形態に係る方法によれば、２本の選択ゲート線ＳＳＧ_s、ＳＳＧ_nに対して電圧Ｖg_rが印加される。このような方法によっても、データの読み出しは可能である。このような方法を用いた場合には、選択素子ＳＳは、その２本の選択ゲート線ＳＳＧの電圧状態によって次の３種類の状態のいずれかとなる。

・チャネル領域６の両側の選択ゲート線ＳＳＧが高電位となっている状態。このような選択素子ＳＳを、ＯＮ素子と呼ぶことにする。
・チャネル領域６の両側の選択ゲート線ＳＳＧが低電位となっている状態。このような選択素子を、ＯＦＦ２素子と呼ぶことにする。
・チャネル領域６の片側の選択ゲート線ＳＳＧが高電位であり、反対側の選択ゲート線ＳＳＧが低電位となっている状態。このような選択素子を、ＯＦＦ１素子と呼ぶことにする。

ＯＦＦ２素子においては、前述のとおり、グローバルビット線よりも１Ｖ以上低い電位が必ず両側の選択ゲート線に供給されている。そのため、ＯＦＦ２素子は完全なＯＦＦ状態となり、ｐＡオーダーのリーク電流しか流れることができない。

他方、ＯＮ素子とＯＦＦ１素子では、高電位とされた選択ゲート線によってチャネルが形成される。そのため、ある程度大きな電流が流れる。図４０は、ＯＮ素子及びＯＦＦ１素子のＩd−Ｖd特性及び負荷曲線を示すグラフであり、選択素子ＳＳのＳｉチャネル長が１２０ｎｍ、チャネル厚さが２０ｎｍ、チャネル幅が２４ｎｍ、ゲート酸化膜厚が５ｎｍ、高電位ゲート電圧が２Ｖ、低電位ゲート電圧が−１Ｖの場合について示している。また図４１は、図４０における原点近傍の領域Ａ１の拡大図である。

また図４０及び図４１のグラフＧ１はＯＮ素子を示し、グラフＧ２はＯＦＦ１素子を示し、グラフＧ３は書き込み及び消去時の負荷線であり、グラフＧ４は読み出し時の低抵抗状態のメモリセルの負荷線であり、グラフＧ５は読み出し時の高抵抗状態のメモリセルの負荷線である。

データの書き込み及び消去の際には、半選択セルにも半分の電圧が印加され、半選択電流が流れる。そのため図４０に示すように、書き込み・消去の際の負荷曲線は、比較的Ｖd、Ｉdの大きな領域で交差する。このため、ＯＮ素子とＯＦＦ１素子の動作電流の差は約２．５倍にもなる。この選択比により、選択セル以外のセルへの誤書き込み等を抑制することが可能となる。

一方、読み出しの際には、セルに印加される電圧・電流は、書き込み・消去の際の電圧・電流よりも十分に小さく設定される。これは、いわゆるread disturbを抑制するためである。加えて、できる限りＩd−Ｖd特性の傾きの大きい領域を用いることが望ましい。なぜなら、選択素子のＩd−Ｖd特性の傾きが小さい領域（いわゆる飽和領域）を動作点とすると、セルの抵抗値の差に対する検出電流の差が小さくなってしまい、検出感度が低下してしまうからである。そのため、図４１に示すように、読み出しの際には、電圧の大部分はセルに印加され、セルの抵抗値が検出電流を主に決めている状況となる。

図４１に示すとおり、このような低電圧・低電流領域であっても、ＯＮ素子とＯＦＦ１素子のＩd自体には２．５倍以上の選択比が存在する。しかし、実際にメモリセルアレイの外側にて検出される電流は、セル抵抗が同一であれば、ＯＮ素子とＯＦＦ１素子の間で大差ない状況となる場合があり得る。

例えば図８の例では、ＳＳＧ_uとＳＳＧ_sに接続された選択素子ＳＳ、及びＳＳＧ_uとＳＳＧ_nに接続された選択素子ＳＳがＯＦＦ１素子である。ＳＳＧ_uに接続され、ＳＳＧ_sにもＳＳＧ_nにも接続されない選択素子ＳＳがＯＦＦ２素子である。また、ＯＦＦ１素子に接続され、且つ選択ワード線ＷＬ_sに接続されたメモリセルＭＣが半選択セルである。

すると、ＯＦＦ２素子を介して流れる電流は極めて小さく、無視することが可能である。したがって、グローバルビット線ＧＢＬに流れる電流は、ＯＮ素子を介して選択セルを流れる電流と、ＯＦＦ１素子を介して２つの半選択セル（これは非選択セルとなるべきメモリセルである）を流れる電流の和となる。当然ではあるが、回路として検知可能なのはグローバルビット線ＧＢＬにアレイ外部から流入する電流の値のみなので、ＯＦＦ１素子を介して流れる電流はバックグラウンドノイズとなる。

前述のとおり、読み出しのバイアス条件では、セル抵抗が比較的大きく、また選択素子ＳＳの抵抗が比較的小さい。そのため、選択素子ＳＳがＯＮ素子かＯＦＦ１素子かに依存せず、主にセル抵抗の大きさで電流値が決まってしまう場合が生じ得る。例えば、選択セルが高抵抗であっても、ＯＦＦ１素子を介して流れる電流経路の半選択セルが低抵抗であると、グローバルビット線で検知される電流値は高電流となるかもしれない。このことは、誤読み出しの原因になりかねない。

この点、本実施形態によれば、ＯＦＦ１素子を介して流れる電流経路の無いメモリセルＭＣ（図３６のメモリセルＭＣ０）に対しては、ホスト機器から受信したデータｄ０をそのまま書き込む。しかし、ＯＦＦ１素子の影響を受けるそれ以外のメモリセルＭＣに対しては、ｃ(k+1)＝ｄ(k+1)−ｃkの関係が成り立つように書き込みが行われている。

そして読み出し時には、図３８及び図３９で説明したように、選択セルの属するビット線ＢＬに直接接続されている選択素子ＳＳの２本の選択ゲート線ＳＳＧのうちの一方のみを高電位とした状態で、グローバルビット線ＧＢＬに流れる電流を測定する。そしてグローバルビット線ＧＢＬを流れる電流値は、高電位とされた１本の選択ゲート線ＳＳＧを共有する２つのメモリセルＭＣを流れる電流の和となる。

この際、高電位とされる選択ゲート線ＳＳＧは、次の条件を満たすものである。すなわち、読み出し対象となるメモリセルＭＣに書き込まれたデータをセル値ｃ（ｋ＋１）とする。またこのメモリセルをＭＣ（ｋ＋１）と呼ぶ。すると、次の２つの条件を共に満たす選択ゲート線ＳＳＧが選択される。

・選択メモリセルＭＣ（ｋ＋１）とグローバルビット線ＧＢＬとの間の選択素子ＳＳに電流経路を形成する。
・選択メモリセルＭＣ（ｋ＋１）と同一のワード線グループＷＬcombに接続され、且つセル値ｃkが書き込まれたメモリセルＭＣｋと、グローバルビット線ＧＢＬとの間に電流経路を形成する。

すなわち、選択メモリセルＭＣ（ｋ＋１）が接続されたビット線ＢＬをＢＬ（ｋ’＋１）とすれば、ビット線ＢＬ（ｋ’＋１）とＢＬｋ’との間に位置する選択ゲート線ＳＳＧが高電位とされる。

よって、グローバルビット線ＧＢＬを流れる電流は、メモリセルＭＣ（ｋ＋１）とＭＣｋのデータに応じた値である。すなわち、（ｃ（ｋ＋１）＋ｃｋ）に対応する。すると、ｄ（ｋ＋１）＝ｃ（ｋ＋１）＋ｃｋなる関係があるので、グローバルビット線ＧＢＬを流れるこの電流値は、そのままデータ値ｄ（ｋ＋１）に対応する。すなわち、一度の電流検知で、隣接する非選択メモリセル（半選択セル）の影響を抑制しつつ、各データ値を読み出すことが可能となる。よって、高精度で高速な読み出し動作が可能となる。

なお、データの書き込み及び消去時において高電位（Ｖg_w、Ｖg_e）が印加される選択ゲート線ＳＳＧは、第１実施形態で説明した２本の選択ゲート線であっても良いし、あるいは本実施形態の読み出し時で説明した１本の選択ゲート線であっても良い。

［第４実施形態］
次に、第４実施形態に係る記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態で説明したＲｅＲＡＭの、データの書き込み方法に関するものであり、データを書き込むメモリセルＭＣの順番に関する。

１．書き込み方法について
図４２は、本実施形態に係るデータの書き込み方法を示すフローチャートである。まず、データの書き込みにあたってコントローラ２５は、メモリセルアレイ内の全ての配線を、非選択電位に設定する。そして図示するように、コントローラ２５は、ＧＢＬデコーダ２３にグローバルビット線アドレスを設定する。これによりＧＢＬデコーダ２３は、グローバルビット線ＧＢＬを選択する（ステップＳ２０）。そしてＧＢＬデコーダ２３は、選択したグローバルビット線ＧＢＬ_sに書き込み電圧Ｖwを印加する（ステップＳ２１）。また、非選択のグローバルビット線ＧＢＬ_uにはＶw／２を印加する。

更にコントローラ２５は、ＷＬデコーダ２２にワード線アドレスを設定する。これによりＷＬデコーダ２２は、ワード線ＷＬを選択する（ステップＳ２２）。そしてＷＬデコーダ２２は、選択したワード線ＷＬ_sに０Ｖを印加する（ステップＳ２３）。更に、非選択ワード線ＷＬ_uにＶw／２を印加する。

また、コントローラ２５は、第３実施形態で説明したように、書き込みデータを変換する（ステップＳ２４）。すなわちコントローラ２５は、ホスト機器から受信したデータ値ｄをセル値ｃに変換する。

そしてコントローラ２５は、セレクタデコーダ２４に選択ゲート線アドレス（シートセレクタアドレス）を設定する。これによりセレクタデコーダ２４は、選択ゲート線ＳＳＧ（選択素子ＳＳ））を選択する（ステップＳ２５）。この選択／非選択は、ステップＳ２４で得られたセル値に応じて行われる。そしてセレクタデコーダ２４は、選択した選択ゲート線ＳＳＧにＶg_wを、所定のパルス時間、印加する（ステップＳ２６）。非選択の選択ゲート線ＳＳＧの電位は０Ｖとされる。すると、選択ゲート線ＳＳＧにＶg_wが印加されると、これに対応する選択素子ＳＳがオン状態となる。よって、選択メモリセルの抵抗変化材４には電位差Ｖwが与えられて、データが書き込まれる。なお、選択素子ＳＳに十分な電流供給能力を持たせ、かつ、非選択セルへの誤書き込みを防止するため、２本の選択ゲート線ＳＳＧ_s、ＳＳＧ_nに高電位が印加された状態を利用することが望ましい。

コントローラ２５は、上記ステップＳ２５、Ｓ２６によるデータの書き込みを、選択ワード線ＷＬ（選択ワード線グループＷＬcomb）に接続されたメモリセルＭＣに対して順次行う（ステップＳ２７）。そして、当該ワード線グループＷＬcombに接続された全てのメモリセルＭＣに対する書き込みが完了すると（ステップＳ２７、ＹＥＳ）、コントローラ２５は別のワード線グループＷＬcombを選択して（ステップＳ２８）、同様にデータの書き込みを行う（ステップＳ２２〜Ｓ２７）。この際、同一のlayerにあるワード線グループＷＬcombだけでなく、異なるレイヤにあるワード線グループＷＬcombが選択されても良い。但し、選択ワード線グループＷＬcombが変化した際でも、選択グローバルビット線ＧＢＬは不変である。

選択グローバルビット線ＧＢＬにつき所定のワード線グループＷＬcombへの書き込みが終了すると（ステップＳ２８、ＹＥＳ）、コントローラ２５は、データが正しく書き込まれたか確認（verify）して（ステップＳ２９）、書き込み動作を終了する。

なおステップＳ２９の後、あるいはステップＳ２９の前（ステップＳ２８の後）、別のグローバルビット線ＧＢＬを選択して、書き込みを行っても良い。すなわち、ステップＳ２８またはＳ２９の後に、ステップＳ２０に戻っても良い。

２．具体例について
図４２で説明した上記書き込み方法について、具体例を挙げて説明する。図４３は、メモリセルアレイの回路図である。図中のＧ０、Ｇ１、Ｇ２は、例えば図１において第１方向と第３方向で形成される面内に配列されたメモリセルＭＣのグループである。言い換えれば、１本のグローバルビット線ＧＢＬによって選択可能なメモリセルのグループである。従って、メモリセルアレイ内に含まれるグループＧ０、Ｇ１、Ｇ２、…の数は、グローバルビット線ＧＢＬの本数に等しい。

図示するように、まずグローバルビット線ＧＢＬ０が選択される。その状態で、ワード線グループＷＬcomb_a1、ＷＬcomb_b1、ＷＬcomb_a2、ＷＬcomb_b2が順次選択される。図中の（１）〜（４）は、これらのワード線グループＷＬcombが同時に選択されるのでは無く、順次選択されることを示している。各ワード線グループＷＬcombが選択された際には、そのたびに選択ゲート線ＳＳＧがセル値に応じて選択されて、これによりメモリセルＭＣにセル値ｃが書き込まれる。

データがメモリセルＭＣに書き込まれる様子を図４４及び図４５に示す。図４４及び図４５はそれぞれメモリセルアレイの平面図であり、第１方向と第２方向で形成される面内の構造を示す。

図４４は、ワード線グループＷＬcomb_a1が選択された際の様子を示す。図示するように、グローバルビット線ＧＢＬ０が選択され、ワード線グループＷＬcomb_a1が選択された状態で、選択ゲート線ＳＳＧがセル値に応じて順次、選択される。図４５は、ワード線グループＷＬcomb_b1が選択された際の様子を示す。図４４に示す書き込みが完了すると、次にワード線グループＷＬcomb_b1が選択される。そして、この状態で選択ゲート線ＳＳＧがセル値に応じて順次、選択される。

その後は同様にして、第２層目及びそれより上層のワード線グループＷＬcombが選択されて、これに接続されたメモリセルＭＣに対してデータが書き込まれる。この際も、グローバルビット線ＧＢＬ０が選択されたままである。

グループＧ０につき、所定のメモリセルＭＣに対するデータの書き込みが完了すると、次にグループＧ１内の所定のメモリセルＭＣに対してデータが書き込まれる。この様子を図４６に示す。図４６は図４３と同様にメモリセルアレイの回路図である。

図示するように、まずグローバルビット線ＧＢＬ１が選択される。その状態で、ワード線グループＷＬcomb_a1、ＷＬcomb_b1、ＷＬcomb_a2、ＷＬcomb_b2が順次選択される。そして、図４３〜図４５で説明したように、各ワード線グループＷＬcombが選択された際には、そのたびに選択ゲート線ＳＳＧがセル値に応じて選択されて、これによりメモリセルＭＣにセル値ｃが書き込まれる。

このように、メモリセルＭＣを選択するためには、グローバルビット線ＧＢＬ、ワード線グループＷＬcomb、及び選択ゲート線ＳＳＧを選択する必要がある。この際、本実施形態では、グローバルビット線ＧＢＬが最後に選択される。

３．本実施形態の効果
本実施形態によれば、書き込み動作を高速化出来る。本効果につき、以下説明する。

グローバルビット線は、多数のメモリセル配列を跨ぎ、チップ全体（あるいは半分、１／４等、ブロック構成の領域）に延伸して配置される。しかも、チップの集積度を上げるために、ほぼ最小寸法で構成される。そのため、グローバルビット線は、数ｍｍ以上の長さで、数十ｎｍ以下の線幅及び隣接間隔の配線となる。従って、その寄生容量と配線抵抗の積は、概ね数百ｎｓｅｃの大きさとなる（例えば、配線長が３．２ｍｍ、配線幅及び隣接間隔が２４ｎｍ、シート抵抗が１．５Ω／□の時、線間容量は〜１．６ｐＦ、配線抵抗は〜２００ｋΩとなる。よって、ＣＲ積は〜３２０ｎｓｅｃとなる）。

これに対し、ワード線グループや選択ゲート線は、ローカルあるいは準ローカル（高々数百μｍ以内）の配線を用いている。そのため、その配線抵抗と寄生容量の積は、概ね百ｎｓｅｃ以内となり、グローバルビット線の数分の１以下となる。

従って、グローバルビット線の電位を変化させた際に、その電位が安定するまでに必要な時間は、ワード線や選択ゲート線の電位を変化させた際に、その電位が安定するまでに必要な時間よりもかなり長い。

このような状況のもと、本実施形態に係る方法では、あるグローバルビット線ＧＢＬを選択すると、当該グローバルビット線ＧＢＬの選択状態を維持したまま、必要なメモリセルの全てを順次選択するようにワード線グループＷＬcomb及び選択ゲート線ＳＳＧを選択する。そして、当該グローバルビット線ＧＢＬに接続され、且つデータを書き込む必要のある全てのメモリセルＭＣを選択した後で、次のグローバルビット線ＧＢＬを選択する。つまり、グローバルビット線ＧＢＬの電位を変化させる回数を、ワード線グループＷＬcomb及び選択ゲート線ＳＳＧの電位を変化させる回数に比べて可能な限り少なくしている。そのため、配線の電位が安定するまでの待ち時間を削減し、書き込み動作を高速化出来る。

以下、比較例を挙げつつ、具体的に説明する。図４７は比較例となる書き込み動作のフローチャートである。図示するように比較例では、まずワード線が選択され、電圧が印加される（ステップＳ３０、Ｓ３１）。次に選択ゲート線のアドレスが選択される（ステップＳ３２）。次にグローバルビット線が選択され、電圧が印加される（ステップＳ３３、Ｓ３４）。次に選択ゲート線に書き込みパルス時間に相当する電圧が印加される（ステップ３５）。そして、選択されたワード線のアドレスと電圧、および選択ゲート線のアドレスはそのままに、複数のグローバルビット線を順次選択し、選択ゲート線へパルス電圧が印加される（ステップＳ３６）。必要な全てのグローバルビット線が選択された後（ステップＳ３６、ＹＥＳ）、次に別のシートを選択する（ステップＳ３７、ＮＯ、Ｓ３２）。そして、選択したシート内において、複数のグローバルビット線を順次選択しつつ、データを書き込む（ステップＳ３３〜Ｓ３６）。所定のシートにつきデータの書き込みが完了すると（ステップＳ３７、ＹＥＳ）、書き込みデータの確認が行われる。また、必要に応じて別のワード線を選択して、ステップＳ３１〜Ｓ３７を繰り返す。

このような比較例において、説明を簡単にするためにデータ構造の詳細を無視し、単純に、１つのメモリセルアレイ内の全てのメモリセルにデータを書き込む場合を考える。すると、比較例の方法を用いた場合、全てのメモリセルにデータを書き込むために必要な時間は、ほぼ以下の式で表される。
ＮＷ（ＮＳ（ＮＧ（ｔＧ＋ｔＰ）＋ｔＳ）＋ｔＷ）
但し、ＮＧはメモリセルアレイ内のグローバルビット線の本数、ＮＳは選択ゲート線の本数、ＮＷはワード線グループの数（＝ワード線のレイヤ数×２）、ｔＧ、ｔＳ、ｔＷはそれぞれグローバルビット線、選択ゲート線、及びワード線グループの電位が安定するまでに必要な時間、ｔＰがパルス印加時間である。

前述の通り、ｔＧ、ｔＳ、ｔＷのうち、ｔＧが最も長い。そして比較例の方法であると、ｔＧの（Ｎｗ×ＮＳ×ＮＧ）倍の時間を少なくとも必要とし、データの書き込みに非常に長い時間がかかる。

これに対して本実施形態の方法であると、全てのメモリセルにデータを書き込むために必要な時間は、ほぼ以下の式で表される。
ＮＧ（ＮＷ（ＮＳ（ｔS ＋ｔＰ）＋ｔＷ）＋ｔＧ）
すなわち、電位が安定するまでの時間が最も長いｔＧの係数はＮＧのみとなる。そのため、比較例に対して大幅に短縮化を図ることが可能となる。

より具体的には、ＮＧ＝７２、ＮＳ＝１６、ＮＷ＝３２、ｔＧ＝３００ｎｓｅｃ、ｔＳ＝１００ｎｓｅｃ、ｔＷ＝１００ｎｓｅｃ、ｔＰ＝５０ｎｓｅｃとして、所要時間を見積もると、比較例の場合では約１３．０ｍｓｅｃを必要とするのに対し、本実施形態では約５．８ｍｓｅｃとなり、半分以下の時間ですむことがわかる。

４．本実施形態の変形例
以下では、本実施形態の変形例について説明する。図４８は、図４２で説明したフローチャートを簡略化したものである。図示するように、電圧を印加すべき配線は、複数のグローバルビット線ＧＢＬ、複数のワード線ＷＬ、及び複数の選択ゲート線ＳＳＧの３種類である。そして、これらの３種類の配線群が、各々順次選択される。ここで、本実施形態の方法では、グローバルビット線ＧＢＬに関するループ処理（ステップＳ４０、Ｓ４７、Ｓ４８）が最も外側に位置し、その内側にワード線ＷＬに関するループ処理（ステップＳ４１、Ｓ４５、Ｓ４６）が位置し、その内側に選択ゲート線ＳＳＧに関するループ処理（ステップＳ４２、Ｓ４３、Ｓ４４）が位置する。従って、選択ゲート線ＳＳＧの電位が最も頻繁に変更され、グローバルビット線ＧＢＬの電位の変更頻度が最も低い。

しかしながら、図４９に示すようなフローであっても良い。すなわち、ワード線ＷＬに関するループ処理が、選択ゲート線に関するループ処理の内側にあっても良い。この場合であっても、電位の変更頻度はグローバルビット線ＧＢＬが最も低い。

また、必ずしもグローバルビット線ＧＢＬに関するループ処理が最も外側になければならないわけではない。図５０及び図５１は、このような場合のフローチャートを示す。図５０に示す方法では、ワード線ＷＬに関するループ処理が最も外側に位置し、その内側にグローバルビット線ＧＢＬに関するループ処理が位置し、その内側に選択ゲート線ＳＳＧに関するループ処理が位置する。図５１は、図５０においてワード線ＷＬに関するループ処理と選択ゲート線ＳＳＧに関するループ処理を入れ替えたものである。このような方法であっても、グローバルビット線ＧＢＬに関するループ処理が最も内側のループである場合に比べて、書き込み時間を短縮出来る。

また、上記実施形態では、第３実施形態で説明したデータの書き込み方法及び読み出し方法を適用する場合を例に説明した。すなわち、ステップＳ２４においてデータ変換が行われる。しかし、第３実施形態で説明した方法では無く、第１実施形態で説明した方法を適用しても良い。この場合には、ステップＳ２４は不要である。

［第５実施形態］
次に、第５実施形態に係る記憶装置について説明する。本実施形態は、上記第３実施形態で説明したＲｅＲＡＭの、ページ単位でのデータの書き込み及び読み出しを行う際のデータマッピングに関する。

１．データのマッピングについて
図５２は、本実施形態に係るＲｅＲＡＭの備えるページレジスタのアドレス空間の模式図であり、各ページのデータ構造を示す。図示するように、１ページのデータは、ＥＣＣ用のビットを含めて例えば（５１２＋６４）バイト＝４６０８ビットで形成されており（ＥＣＣデータが６４バイト）、ｉ、ｊ、ｋの三個のインデックスを用いて一つのビットが特定される。すなわち、４６０８ビットのデータは、先頭から順に（ｉ、ｊ、ｋ）＝（０、０、０）から始まり、（１、０、０）、（２、０、０）、…、（１７、０、０）、（０、１、０）、（１、１、０）、…、（１７、１、０）、（０、２、０）、（１、２、０）、…、（１７、１５、０）、（０、０、１）、（１、０、１）、…、（１７、１５、１５）の順で特定される。すなわち、ｉ［０：１７］、ｊ［０：１５］、ｋ［０：１５］を順に一つずつ増加させて、対応するビット値が格納される。なお、当然ながら、本説明で使用する変数ｉ、ｊ、ｋは、第１実施形態において図５の説明で用いた変数ｉ、ｊ、及び第３実施形態において図３３の説明で用いた変数ｋとは異なる変数である。

図５３は、本実施形態に係るメモリセルアレイの模式図であり、各ページのデータと、実際のメモリセルとの対応とを示している。図示するようにメモリセルアレイは、複数のブロックを備えている。各ブロックは、一組のワード線グループを含む。また図５３の例では、一つのブロックには、６４本のグローバルビット線ＧＢＬが含まれ、これに対応して、各ワード線は６４セル分の長さを有する。各ブロック内の各ワード線グループは８本のワード線ＷＬを備え、これに対応して選択ゲート線ＳＳＧは、このワード線ＷＬの本数の２倍の１６本で形成される。また、ワード線ＷＬのlayer数は１６層である。そして、メモリセルアレイは、ブロックを縦４０９６個×横４６０８個並べて形成されている。

このメモリセルアレイ上に、図５２を用いて説明した１ページのデータをマッピングする例を説明する。また以下の例では、同時にアクセス可能なブロック数が、書き込み時には１６個、読み出し時には２８８個である場合について説明する。

先ず、メモリセルアレイにおいて同一行にあるブロックが選択される（これを選択ブロック行（selected blocks row）と呼ぶ）。具体的には、グローバルワード線を用いて選択される。グローバルワード線は、同一行にあるブロックのワード線グループＷＬcomb_a、及びＷＬcomb_bのドライバとなるMOSFETのゲートを共通に接続する配線である。選択ブロック行には、前述のとおり４６０８個のブロックが含まれている。この４６０８個のブロックは、２８８ブロックずつの１６個のグループに分けられる。各グループに含まれるブロック数は、読み出し時において同時アクセス可能なブロック数（本例では２８８個）である。更に、各グループに含まれる２８８個のブロックは、１６ブロックずつの１８本のカラムに分けられる。各カラムに含まれるブロック数は、書き込み時において同時アクセス可能なブロック数（本例では１６個）である。

一つのページデータは、メモリセルアレイの選択ブロック行［０：４０９５］、選択グループ［０：１５］、選択グローバルビット線［０：６３］、選択ワード線［０：３１］（各ブロックにおいてワード線グループＷＬcombの数は２組であり、ワード線ＷＬのレイヤ数は１６層であるので）、で指定される領域内において、選択カラム［０：１７］、選択ブロック［０：１５］、及び選択シートセレクタ（選択ゲート線）［０：１５］で指定されるビット群にマッピングされる。この際、選択カラムアドレスをページデータ・インデックスのｉに、選択ブロックアドレスをページデータ・インデックスのｊに、選択ゲート線アドレスをページデータ・インデックスのｋに対応させる。

上記のグループとカラムについて、図５４を用いて具体的に説明する。図５４は、いずれかの選択ブロック行に属する４６０８個のブロックＢＬＫ０〜ＢＬＫ４６０７と、これらのグループ及びカラムへの割り当てを示す模式図である。

図示するように、グループ数は１６個である。そして、グループＧＲｇ（ｇ＝０〜１５）には、ブロックＢＬＫ（１６ｈ＋ｇ）が割り当てられる（ｈ＝０〜２８７）。従って、グループＧＲ０には、２８８個のブロックＢＬＫ０、ＢＬＫ１６、ＢＬＫ３２、…ＢＬＫ４５９２のが属する。グループＧＲ１には、２８８個のブロックＢＬＫ１、ＢＬＫ１７、ＢＬＫ３３、…ＢＬＫ４５９３が属する。グループＧＲ２には、２８８個のブロックＢＬＫ２、ＢＬＫ１８、ＢＬＫ３４、…ＢＬＫ４５９４が属する。以下同様にして、最終グループＧＲ１５には、２８８個のブロックＢＬＫ１５、ＢＬＫ３１、ＢＬＫ４７、…ＢＬＫ４６０７が属する。

そして、それぞれのグループにおいて、各ブロックが１６個単位でカラムＣｑ（ｑ＝０〜１７）に割り当てられる。カラムＣｑには、ブロックＢＬＫ（２８８ｒ＋１６ｑ＋ｇ）が割り当てられる（ｒ＝０〜１５）。従って、グループＧＲ０のカラムＣ０には、１６個のブロックＢＬＫ０、ＢＬＫ２８８、ＢＬＫ５７６、…ＢＬＫ４３２０が割り当てられる。グループＧＲ０のカラムＣ１には、１６個のブロックＢＬＫ１６、ＢＬＫ３０４、ＢＬＫ５９２、…ＢＬＫ４３３６が割り当てられる。グループＧＲ０のカラムＣ２には、１６個のブロックＢＬＫ３２、ＢＬＫ３２０、ＢＬＫ６０８、…ＢＬＫ４３４２が割り当てられる。以下、同様にして、グループＧＲ０の最終カラムＣ１７には、１６個のブロックＢＬＫ２７２、ＢＬＫ５６０、ＢＬＫ８４８、…ＢＬＫ４５９２が割り当てられる。

また、グループＧＲ１のカラムＣ０には、１６個のブロックＢＬＫ１、ＢＬＫ２８９、ＢＬＫ５７７、…ＢＬＫ４３２１が割り当てられる。グループＧＲ１のカラムＣ１には、１６個のブロックＢＬＫ１７、ＢＬＫ３０５、ＢＬＫ５９３、…ＢＬＫ４３３７が割り当てられる。グループＧＲ１のカラムＣ２には、１６個のブロックＢＬＫ３３、ＢＬＫ３２１、ＢＬＫ６０９、…ＢＬＫ４３４３が割り当てられる。以下、同様にして、グループＧＲ１の最終カラムＣ１７には、１６個のブロックＢＬＫ２７３、ＢＬＫ５６１、ＢＬＫ８４９、…ＢＬＫ４５９３が割り当てられる。

その他のグループＧＲ３〜ＧＲ１５についても同様である。

２．データの書き込み動作について
上記のようなマッピングを用いた際のデータの書き込み動作について説明する。

書き込み時には、選択カラム内においてある選択ゲート線に属する１６ビットのデータが、同時に書き込まれる。この際、１ページのデータは、一旦チップ内のページレジスタ（例えばコントローラ２５内に含まれる）に格納され、対応するインデックスを付けられた後に、対応するデータ順、すなわち、同一の（ｉ、ｋ）に属するｊ［０：１５］の１６ビット毎のデータとして取り出される。その後、データ値とセル値の変換が行われた後に、同一選択ゲート線に属する１６ビットのセルに書き込まれる。これを当該選択ゲート線のループの後に、選択カラムのループで処理することで、１ページのデータの書き込みが終了する。

データの書き込みの様子を図５５に示す。図５５は、グループＧＲ０のカラムＣ０にデータが書き込まれる様子を示している。図示するように、１６個のブロックＢＬＫ０、ＢＬＫ２８８、…ＢＬＫ４３２０に対応するグローバルビット線ＧＢＬ０、ＧＢＬ１８４３２、…ＧＢＬ２７６４８０が選択される。また、１６層のワード線ＷＬcomb_a、ＷＬcomb_bのいずれかが選択される。そして、選択ゲート線ＳＳＧ０〜ＳＳＧ１５が順次選択されて、各ブロックＢＬＫ内においてセル値ｃ０〜Ｃ１５がメモリセルＭＣに書き込まれる。

複数ページのデータを書き込む場合には、一連の処理を、順に異なる選択ワード線のループ、選択グローバルビット線のループ、選択グループのループ、選択ブロック行のループと拡張して行けばよい。

３．データの読み出し動作について
次に読み出し動作について説明する。読み出し時には、ある選択ゲート線ＳＳＧに属する２８８ビットのデータが同時に読み出され、また選択ゲート線アドレス順にページデータが順次読み出される。前述のとおり、ページデータは、選択ゲート線アドレスに対応し、インデックスｋの順に構成されている。そのため、選択ゲート線のループを回す事により、１ページのデータを元の順序で再構成することができる。

複数ページのデータを読み出す場合には、書き込みの際と同じく、一連の処理を、順に異なる選択ワード線のループ、選択グローバルビット線のループ、選択グループのループ、選択ブロック行のループと拡張して行けばよい。

４．本実施形態の効果
１ページを構成するデータが、書き込み時と読み出し時に、異なる同時並列ブロック数で処理され、かつ、第4実施様態のように、書き込み時と読み出し時に、最も内側のループにより順次選択されるセルが、並列ブロックの方向と異なる（ＧＢＬに沿った）方向に並んでいる場合には、本実施形態のようなマッピングを行うことが望ましい。すなわち、読み出し時に、ページデータの先頭ビットから順にデータを取り出すことが可能となるため、読み出しlatencyを短くすることが可能となる。

なお、図４２のステップＳ２９のように、データの書き込み直後に当該データを読み出して、そのデータ内容が書き込みデータと一致しているかを確認しても良い。そして、両者が不一致であった場合には、当該データの再書き込みを行っても良い。これにより、メモリ動作の信頼性を向上出来る。

この場合、前述の１ページのデータを単位とし、各ページのデータを書き込んだ後に同一ページを読み出す。そして、読み出し結果を別のページレジスタに格納し、両ページレジスタの値を比較すれば良い。そして、不一致部分があれば、そのデータの再書き込みを行う。必要に応じて、この再書き込み処理を繰り返した後、次のページ（選択ワード線ループ、選択グローバルビット線ループ、選択グループループ、選択ブロック行ループ）の処理へと進めば良い。

［第６実施形態］
次に、第６実施形態に係る記憶装置について説明する。本実施形態は、上記第３実施形態とは異なり、ワード線グループＷＬcombを２つから３つ以上に増やすことで誤読み出しの発生を抑制するものである。

１．ワード線ＷＬの構成について
図５６は、上記第１実施形態の場合と比較しつつ、本実施形態に係るワード線ＷＬを示す模式図である。

図示するように、第１実施形態で説明した構成であると、例えば図３に示すように、ブロック内の複数のワード線は、２つのワード線グループＷＬcomb_a、ＷＬcomb_bのいずれかの属する。従って、ワード線グループＷＬcomb_aに属するいずれかのワード線ＷＬは、他方のワード線グループＷＬcomb_bに属するいずれか２本のワード線ＷＬに挟まれる。

これに対して本実施形態の構成であると、ブロック内の複数のワード線は、４つのワード線グループＷＬcomb_a、ＷＬcomb_b、ＷＬcomb_c、ＷＬcomb_dのいずれかに属する。そして、同一のワード線グループＷＬcomb_aに属する２本のワード線ＷＬは、別のワード線グループＷＬcomb_b、ＷＬcomb_cにそれぞれ属する２本のワード線ＷＬを挟んで隣接する。ワード線グループＷＬcomb_b、ＷＬcomb_c、ＷＬcomb_dに属するワード線ＷＬについても同様である。言い換えれば、あるワード線グループＷＬcombに属するワード線がその両側を別のワード線によって挟まれる場合、当該ワード線を挟む２本のワード線は、当該ワード線が属するワード線グループＷＬcombと異なり、且つ互いに異なるワード線グループＷＬcombに属する。

例えば図５６の例では、ブロック内に８本のワード線ＷＬ０〜ＷＬ７が含まれる。このうち、ワード線ＷＬ０、ＷＬ５は互いに共通に接続され、これらはワード線グループＷＬcomb_aに属する。ワード線ＷＬ１、ＷＬ４は互いに共通に接続され、これらはワード線グループＷＬcomb_bに属する。ワード線ＷＬ２、ＷＬ７は互いに共通に接続され、これらはワード線グループＷＬcomb_cに属する。ワード線ＷＬ３、ＷＬ６は互いに共通に接続され、これらはワード線グループＷＬcomb_dに属する。すなわち、ブロック内において隣接する３本のワード線ＷＬは、互いに異なるワード線グループＷＬcombに属することになる。

２．データの読み出し方法について
次に、データの読み出し方法について説明する。データの読み出し時における各配線のバイアスは第３実施形態と同様である。また選択される選択ゲート線ＳＳＧは、選択ビット線ＢＬを挟んで選択メモリセルＭＣと第１方向で対向する選択ゲート線ＳＳＧが選択される。

言い換えれば、選択ビット線ＢＬに接続された選択素子ＳＳの２本の選択ゲート線のうち、選択ワード線ＷＬと非選択ビット線ＢＬとの間のメモリセルＭＣとグローバルビット線ＧＢＬとの間に電流経路を形成する選択ゲート線ＳＳＧは非選択とされ、非選択ワード線ＷＬと非選択ビット線ＢＬとの間のメモリセルＭＣとグローバルビット線ＧＢＬとの間に電流経路を形成する選択ゲート線ＳＳＧが選択される。

図５７はメモリセルアレイの断面図であり、第１方向と第３方向で形成される面を示している。図５７の例では、ワード線ＷＬ０、ＷＬ５がワード線グループＷＬcomb_aに属し、ワード線ＷＬ１、ＷＬ４がワード線グループＷＬcomb_bに属し、ワード線ＷＬ２がワード線グループＷＬcomb_cに属し、ワード線ＷＬ３がワード線グループＷＬcomb_dに属する。

本例では、ワード線ＷＬ１とビット線ＢＬ１とに接続されたメモリセルＭＣからデータが読み出される。このビット線ＢＬ１に接続された選択素子ＳＳにチャネルを形成する選択ゲート線は、選択ゲート線ＳＳＧ１とＳＳＧ２の２本である。このうち、当該ビット線ＢＬ１を挟んで選択メモリセルと第１方向で対向する選択ゲート線は選択ゲート線ＳＳＧ２である。すなわち、選択ワード線ＷＬ１と非選択ビット線ＢＬ０との間のメモリセルとグローバルビット線ＧＢＬとの間に電流経路は、選択ゲート線ＳＳＧ１によって形成されるが、選択ゲート線ＳＳＧ２によっては形成されない。従ってセレクタデコーダ２４は、選択ゲート線ＳＳＧ２を選択して、例えば電圧Ｖg_rを印加し、その他の選択ゲート線には０Ｖを印加する。

この結果、セル電流は、グローバルビット線ＧＢＬから、選択ゲート線ＳＳＧ２によって形成されたチャネル、ビット線ＢＬ１、及び選択メモリセルＭＣを介して、選択ワード線ＷＬ１に流れる。

３．データの書き込み方法及び消去方法について
データの書き込み方法は、データの変換を不要とする以外は第３実施形態と同様である。すなわち、選択ゲート線ＳＳＧは、上記２で説明した１本のみが選択されれば良い。消去時も同様である。もちろん、第１実施形態と同様に２本の選択ゲート線ＳＳＧが選択されても良い。

４．本実施形態の効果
本実施形態によっても、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。

本例では、隣接する３本のワード線は、互いに異なるワード線グループＷＬcombに属する。言い換えれば、これらは異なるワード線ドライバによって電圧を与えられる。

データの読み出し時において１本の選択ゲート線ＳＳＧを選択した場合、２本のビット線ＢＬとグローバルビット線ＧＢＬとの間に電流経路が形成される。そしてこの２本のビット線ＢＬは、３本のワード線ＷＬに関連付けられる。しかし、これらの３本のワード線ＷＬは、互いに異なるワード線グループＷＬcombに属し、且つそのうちの２本は非選択とされる。従って、非選択メモリセルＭＣについて形成された電流経路に電位差は生じず、この電流経路には電流は実質的に流れない。そして選択メモリセルＭＣについて形成された電流経路にのみ、実質的に電流が流れる。

この点を、再度図５７を用いて説明する。図５７の例のように選択ゲート線ＳＳＧ２が選択されると、２本のビット線ＢＬ１、ＢＬ２にそれぞれ接続された２つの選択素子ＳＳ１、ＳＳ２にチャネルが形成される。従って、選択ワード線ＷＬ１とビット線ＢＬ１とに接続された選択メモリセルＭＣだけでなく、非選択ワード線ＷＬ２とビット線ＢＬ１とに接続された非選択メモリセルＭＣ、非選択ワード線ＷＬ２とビット線ＢＬ２とに接続された非選択メモリセルＭＣ、及び非選択ワード線ＷＬ３とビット線ＢＬ２とに接続された非選択メモリセルＭＣについても、グローバルビット線ＧＢＬに達する電流経路が形成される。しかし、２本の非選択ワード線ＷＬ２、ＷＬ３には非選択電位が印加される。このようなバイアス関係が可能なのは、隣接する３本のワード線ＷＬ１〜ＷＬ３が、互いに異なるワード線グループＷＬcombに属するからである。これにより、非選択ワード線ＷＬ２、ＷＬ３は、選択グローバルビット線ＧＢＬと同電位とされる。

この結果、非選択ワード線ＷＬ２とビット線ＢＬ１とに接続された非選択メモリセルＭＣ、非選択ワード線ＷＬ２とビット線ＢＬ２とに接続された非選択メモリセルＭＣ、及び非選択ワード線ＷＬ３とビット線ＢＬ２とに接続された非選択メモリセルＭＣの両端の電位は同電位となり、これらについての電流経路には電流は流れない。すなわち、選択ゲート線ＳＳＧ２を選択した際に電流が流れる電流経路は、選択メモリセルＭＣについての電流経路（選択グローバルビット線ＧＢＬから、ビット線ＢＬ１及びメモリセルＭＣを介して選択ワード線ＷＬ１に達する経路）のみである。

このように本例であると、第３実施形態のようにデータを変換する必要無く、選択メモリセルＭＣに隣接する非選択メモリセルＭＣの影響を受けることなく読み出し電流を検出出来る。

５．本実施形態の変形例
以下では、本実施形態の変形例について説明する。図５６の例では、１つのブロック内のワード線ＷＬは、４つのワード線グループＷＬcomb_a〜ＷＬcomb_dに属する。しかし、ワード線ＷＬが４つ以上のワード線グループＷＬcombに属する場合であっても良い。

図５８は、ワード線ＷＬ０〜ＷＬ１３が、６つのワード線グループＷＬcomb_a〜ＷＬcomb_fに属する例を示している。より具体的には、ワード線ＷＬ０、ＷＬ５、ＷＬ１０は、第１のワード線グループＷＬcomb_aに属する。ワード線ＷＬ１、ＷＬ４、ＷＬ７は、第２のワード線グループＷＬcomb_aに属する。ワード線ＷＬ２は、第３のワード線グループＷＬcomb_cに属する。ワード線ＷＬ３、ＷＬ８、ＷＬ１３は、第４のワード線グループＷＬcomb_dに属する。ワード線ＷＬ６、ＷＬ９、ＷＬ１２は、第５のワード線グループＷＬcomb_eに属する。ワード線ＷＬ１１は、第６のワード線グループＷＬcomb_fに属する。なお、ワード線ＷＬ２、ＷＬ１１が同一のワード線グループＷＬcombに属していても良い。

図５９は、ワード線ＷＬ０〜ＷＬ２９が、１０個のワード線グループＷＬcomb_a〜ＷＬcomb_jに属する例を示している。また図６０は、ワード線ＷＬ０〜ＷＬ８が、３つのワード線グループＷＬcomb_a〜ＷＬcomb_cに属する例を示している。

ワード線ＷＬとワード線グループＷＬcombとの関係は適宜選択することが出来、隣接する３本のワード線が異なるワード線グループＷＬcombに属するような配置であれば、上記の例に限定されるものでは無い。

［第７実施形態］
次に、第７実施形態に係る記憶装置について説明する。本実施形態は、上記第３、第６実施形態とは異なり、選択素子ＳＳを配置する位置をシフトすることによって、誤読み出しの発生を抑制するものである。

１．選択素子ＳＳの構成について
図６１は、本実施形態に係るメモリセルアレイの斜視図であり、図６２は選択素子ＳＳとビット線ＢＬとの接続部を拡大した断面図である。

図示するように、本実施形態の構成では、選択素子ＳＳの位置が、第１実施形態で説明した図１の構成において、第１方向でシフトされている。より具体的には、選択素子ＳＳのドレイン領域７が各ビット線ＢＬ直下に形成される。またチャネル領域６は、第１方向で隣接する２本のビット線ＢＬ直下のドレイン領域７に接するように形成される。ソース領域５は、チャネル領域６の直下に形成される。そして、選択ゲート線ＳＳＧは、ゲート絶縁膜９を介在してドレイン領域７直下に形成される。

図６３は、本実施形態に係る１つの選択素子ＳＳの等価的な断面図である。図示するように、１つの選択素子ＳＳは、並列接続された２つのＭＯＳトランジスタＴＲ１、ＴＲ２として機能し、且つ、これらの２つのＭＯＳトランジスタは、ゲートが異なる選択ゲート線ＳＳＧに接続され、更にドレインが異なるビット線ＢＬに接続されたものと見なすことが出来る。

図６４は、本実施形態に係るメモリセルアレイの等価回路図である。図示するように、本例であると、１本のビット線ＢＬには、２つのＭＯＳトランジスタＴＲ１、ＴＲ２が接続される。この２つのＭＯＳトランジスタＴＲ１、ＴＲ２は、互いに異なる選択素子ＳＳに含まれるトランジスタであり、且つ互いのゲートが同一の選択ゲート線ＳＳＧに接続されている。言い換えれば、隣接する２本のビット線ＢＬに接続されたＭＯＳトランジスタＴＲ１、ＴＲ２は、選択ゲート線ＳＳＧを共有しない。 従って、読み出しの際にいずれか１本の選択ゲート線ＳＳＧを選択した際には、それに対応する１本のビット線ＢＬのみが、グローバルビット線ＧＢＬに接続される。

２．データの読み出し方法について
次に、データの読み出し方法について説明する。データの読み出し時における各配線のバイアスは第３実施形態と同様である。また選択される選択ゲート線ＳＳＧは、選択ビット線ＢＬ直下の選択ゲート線ＳＳＧである。言い換えれば、選択ビット線ＢＬに接続されたトランジスタＴＲ１、ＴＲ２が共有するゲートに接続された選択ゲート線ＳＳＧである。

図６５はメモリセルアレイの断面図であり、第１方向と第３方向で形成される面を示している。図６５の例では、ワード線ＷＬ１、ＷＬ３、ＷＬ５がワード線グループＷＬcomb_aに属し、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６がワード線グループＷＬcomb_bに属する。

本例では、ワード線ＷＬ２とビット線ＢＬ２とに接続されたメモリセルＭＣ２からデータが読み出される。従ってセレクタデコーダ２４は、ビット線ＢＬ２の直下に位置する選択ゲート線ＳＳＧ２を選択して、例えば電圧Ｖg_rを印加し、その他の選択ゲート線には０Ｖを印加する。

この結果、セル電流は、グローバルビット線ＧＢＬから、選択ゲート線ＳＳＧ２によって形成されたチャネル、ビット線ＢＬ１、及び選択メモリセルＭＣを介して、選択ワード線ＷＬ２に流れる。

３．データの書き込み方法及び消去方法について
データの書き込み方法は、データの変換を不要とする以外は第３実施形態と同様である。すなわち、選択ゲート線ＳＳＧは、上記２で説明した１本のみが選択されれば良い。消去時も同様である。

４．本実施形態の効果
本実施形態によっても、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。

本例では、１本の選択ゲート線ＳＳＧは、１本のビット線ＢＬ（第２方向に配列された１列のビット線ＢＬ）に対応付けられている。従って、非選択の選択ゲート線ＳＳＧに対応するその他のビット線ＢＬ（第２方向に配列されたその他のビット線列）については、グローバルビット線ＧＢＬとの間に電流経路が形成されない。

例えば図６５の例であると、選択ゲート線ＳＳＧ２に対応するビット線ＢＬ２（第２方向に沿って配列された複数のビット線ＢＬ２）のみが、グローバルビット線ＧＢＬに接続される。これは、いずれかの選択ゲート線ＳＳＧを選択した際には、必ずしも対応するシリコン層６の全領域にチャネルが形成されるわけではないからである。実際には、電位が印加された選択ゲート線ＳＳＧ近傍の数ｎｍの領域のみにチャネルが形成されるからである。

そのため、con1＞con2＞con3の関係が得られる。con1は、例えば選択状態の選択ゲート線ＳＳＧ２によって形成されたチャネルを流れる電流の大きさである。またcon2は、選択ゲート線ＳＳＧ２の電位の影響を受けて、選択ゲート線ＳＳＧ２とＳＳＧ３との間のシリコン層６を介してビット線ＢＬ３からグローバルビット線ＧＢＬに流れるリーク電流である。更にcon3は、非選択状態の選択ゲート線間のシリコン層６を介して流れるリーク電流である。

このように、選択ビット線ＢＬ２を流れる電流con1が最も大きくなるため、隣接セルの影響を抑制出来る。また、素子サイズによっては、リーク電流con2は、リーク電流con3と同程度まで低くすることが出来る。図６６は、本実施形態の選択素子ＳＳの模式図である。図中の左側に示すように、本例の選択素子ＳＳは並列接続された２つのＭＯＳトランジスタを含む。しかしながら、シリコン層６の幅が十数ｎｍ以上であれば、非選択側のＭＯＳトランジスタ（図６６の例ではトランジスタＴＲ１）は空乏化されたシリコンからなる厚い誘電体膜６０を介して選択ゲート線（図６６の例では左側のＳＳＧ）からチャネル電荷を誘起された状態と見なすことが出来る。よって、よく知られているＭＯＳＦＥＴの動作原理に基づき、この状態では、非選択側のＭＯＳトランジスタのチャネルには、極めてわずかの電荷しか誘起されないので、リーク電流con2を極めて低くすることが出来、より一層、データの読み出し精度を向上出来る。

なお、本実施形態は、第１実施形態の選択素子ＳＳの位置を第１方向に沿ってシフトさせてドレイン領域７を２つのビット線ＢＬに接続したもの、と捉えると、図６４に示すように、１つの選択素子ＳＳは、ゲートが異なる２本の選択ゲート線に接続された２つのトランジスタＴＲ１、ＴＲ２で形成される。しかしながら本実施形態に係る選択素子ＳＳは、図６４において、ゲートが同一の選択ゲート線ＳＳＧに接続され、ドレインが同一のビット線ＢＬに接続された２つのトランジスタＴＲ１、ＴＲ２の組である、と捉えることも可能である。

５．本実施形態の変形例
図６７は、本実施形態の変形例に係る選択素子ＳＳの断面図である。図示するように、ドレイン領域７の一部がシリコン層６内部に侵入していても良い。本構成は、例えばドレイン領域７内の不純物を活性化するための熱工程や、その他の工程において、ドレイン領域７内部の不純物がシリコン層６に拡散されることによって、得られる。本構成であると、ドレイン領域７においてソース領域５と対向する部分は、シリコン層６の上面よりも低く位置する。または選択ゲート線ＳＳＧの上面よりも低く位置する。

また、本実施形態に係る構成であると、選択ゲート線ＳＳＧがビット線ＢＬ直下に形成されると共に、ドレイン領域７は２箇所でシリコン層６に接する。従って、ビット線ＢＬ（あるいはドレイン領域７）の第１方向に沿った線幅は、選択ゲート線ＳＳＧの第１方向に沿った線幅よりも大きくされる。この際、ビット線ＢＬ（あるいはドレイン領域７）の第１方向に沿った線幅は、最小加工寸法Ｆ（ハーフピッチ）よりも大きくても良い。この場合には、例えば側壁加工技術等を用いて、隣接するビット線ＢＬの間隔（言い換えればワード線ＷＬの第１方向に沿った線幅）を最小加工寸法Ｆ（ハーフピッチ）未満とする。そして、１本のワード線ＷＬと１本のビット線ＢＬとの組の第１方向に沿った幅（周期あるいはピッチ）が２Ｆとなるようにすることが好ましい。これにより、１つのメモリセルＭＣのサイズを２Ｆ^２とすることが出来る。

［第８実施形態］
次に、第８実施形態に係る記憶装置について説明する。本実施形態は、上記第７実施形態とは異なる位置に選択素子ＳＳをシフトすることによって、誤読み出しの発生を抑制するものである。

１．選択素子ＳＳの構成について
図６８は、本実施形態に係るメモリセルアレイの斜視図であり、図６９は選択素子ＳＳとビット線ＢＬとの接続部を拡大した断面図である。

図示するように、本実施形態に係る選択素子ＳＳは、シリコン層６、ソース領域５、及び選択ゲート線ＳＳＧの第１方向に沿ったシフト量が第７実施形態と異なる。より具体的には、１つの選択素子ＳＳのシリコン層６は、１本のビット線ＢＬにのみ接続される。シリコン層６は、その両側で選択ゲート線ＳＳＧにゲート絶縁膜９を介して接している。このうち、一方の選択ゲート線ＳＳＧによってチャネルが形成される領域がドレイン領域７に接し、対応するビット線ＢＬとグローバルビット線ＧＢＬとの間の電流経路として機能する。他方の選択ゲート線ＳＳＧによってチャネルが形成される領域はドレイン領域７に接しない。そのため、当該領域は、セル電流の電流経路として機能しない。また、この一方の選択ゲート線ＳＳＧは、対応するビット線ＢＬの直下に位置し、他方の選択ゲート線ＳＳＧは、別のビット線ＢＬの直下に位置する。

図７０は、本実施形態に係るメモリセルアレイの等価回路図である。上述のように本例であると、１つのシリコン層６には、１本の選択ゲート線ＳＳＧによって形成される２つのチャネルのうちの１つだけが、ビット線ＢＬとグローバルビット線ＧＢＬとの間の電流経路として機能する。つまり、第７実施形態で説明した図６４の等価回路において、トランジスタＴＲ１、ＴＲ２のいずれか一方のみが設けられる構成に相当する。

従って図７０に示すように、本例では１本のビット線ＢＬは、選択素子ＳＳとなる１つのＭＯＳトランジスタを介してグローバルビット線ＧＢＬに接続される。そして、各ＭＯＳトランジスタのゲートは、互いに異なる選択ゲート線ＳＳＧによって制御される。従って、読み出しの際にいずれか１本の選択ゲート線ＳＳＧを選択した際には、それに対応する１本のビット線ＢＬのみが、グローバルビット線ＧＢＬに接続される。

２．データの読み出し方法について
次に、データの読み出し方法について説明する。データの読み出し時における各配線のバイアスは第３実施形態と同様である。すなわち、図７において、選択ゲート線ＳＳＧ_nの電位は、ＳＳＧ_uと同じ電位とされる。また選択される選択ゲート線ＳＳＧは、選択ビット線ＢＬの直下に位置し、当該選択ビット線ＢＬとグローバルビット線ＧＢＬとの間に電流経路を形成する１本の選択ゲート線のみである。

図７１はメモリセルアレイの断面図であり、第１方向と第３方向で形成される面を示している。図７１の例では、ワード線ＷＬ１、ＷＬ３、ＷＬ５がワード線グループＷＬcomb_aに属し、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６がワード線グループＷＬcomb_bに属する。

本例では、ワード線ＷＬ２とビット線ＢＬ２とに接続されたメモリセルＭＣ２からデータが読み出される。従ってセレクタデコーダ２４は、ビット線ＢＬ２の直下に位置する選択ゲート線ＳＳＧ２を選択して、例えば電圧Ｖg_rを印加し、その他の選択ゲート線には０Ｖを印加する。

この結果、セル電流は、グローバルビット線ＧＢＬから、選択ゲート線ＳＳＧ２によって形成されたチャネル、ビット線ＢＬ２、及び選択メモリセルＭＣを介して、選択ワード線ＷＬ２に流れる。第７実施形態と異なるのは、選択素子ＳＳ２における電流経路が１本だけ、という点である。

３．データの書き込み方法及び消去方法について
データの書き込み方法は、データの変換を不要とする以外は第３実施形態と同様である。すなわち、選択ゲート線ＳＳＧは、上記２で説明した１本のみが選択されれば良い。消去時も同様である。

４．本実施形態の効果
本実施形態によっても、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。

本例では、第７実施形態と同様に、１本の選択ゲート線ＳＳＧは、１本のビット線ＢＬ（第２方向に配列された１列のビット線ＢＬ）に対応付けられている。従って、非選択の選択ゲート線ＳＳＧに対応するその他のビット線ＢＬ（第２方向に配列されたその他のビット線列）については、グローバルビット線ＧＢＬとの間に実質的に電流経路が形成されない（すなわち、effective current pathが形成されない）。

例えば図７１の例であると、選択ゲート線ＳＳＧ２に対応する選択ビット線ＢＬ２（第２方向に沿って配列された複数のビット線ＢＬ２）のみが、選択ゲート線ＳＳＧ２とＳＳＧ１との間のシリコン層６内に形成されたチャネルによって、グローバルビット線ＧＢＬに接続される。もちろん、選択ゲート線ＳＳＧ２とＳＳＧ３との間のシリコン層６にもチャネルは形成される。しかし、このチャネルは選択ゲート線ＳＳＧ２の近傍に形成されるので、ビット線ＢＬ３とは電気的に接続されない。すなわち、このチャネルによってビット線ＢＬ３がグローバルビット線ＧＢＬに接続される、ということは生じない。

このように、グローバルビット線ＧＢＬには、実質的に選択ビット線ＢＬ２のみが接続される。従って、その他の非選択ビット線を流れるリーク電流の影響を極めて低くすることが出来、より一層、データの読み出し精度を向上出来る。

５．本実施形態の変形例
図７２は、本実施形態の変形例に係る選択素子ＳＳの断面図である。図示するように、第７実施形態の図６７と同様、本実施形態においても、ドレイン領域７はシリコン層６内に拡散されても良い。

但し、ドレイン領域７の拡散の程度は、非選択ビット線ＢＬに対応する選択素子ＳＳにおいて、２本の選択ゲートのうち一方が選択状態とされる際に、この選択状態とされた選択ゲート線ＳＳＧにより形成されるチャネルがドレイン領域７に接しない程度とする。なぜなら、このチャネルがドレイン領域７に接してしまうと、非選択ビット線とグローバルビット線ＧＢＬとの間に電流経路が生じてしまうからである。

なお本例では、隣接するビット線ＢＬの間隔は、最小加工寸法Ｆで形成されても良いし、それ未満で形成されても良い。

［第９実施形態］
次に、第９実施形態に係る記憶装置について説明する。本実施形態は、上記第３、第６、第７、第８実施形態とは異なり、選択ゲート線ＳＳＧを２つの選択素子ＳＳで共有するのではなく、選択素子ＳＳ毎に分離することによって、誤読み出しを抑制するものである。

１．選択素子ＳＳの構成について
図７３は本実施形態に係るメモリセルアレイの斜視図であり、図７４は選択素子ＳＳとビット線ＢＬとの接続部を拡大した断面図である。

図示するように本実施形態は、第１実施形態で説明した図１及び図２において、第１方向で隣接する２つの選択素子ＳＳで共有されていた１本の選択ゲート線ＳＳＧを、各選択素子ＳＳに関連付けられた２つの選択ゲート線ＳＳＧに分割し、互いに独立して選択可能にしたものである。従って、１つの選択素子ＳＳの２つの選択ゲートＳＳＧは、共に当該選択素子ＳＳを選択するために用いられ、当該選択ゲートＳＳＧによって他の選択素子ＳＳにチャネルが形成されることは無い。

図７５は、本実施形態に係るメモリセルアレイの等価回路図である。図示するように、本例であると、１本のビット線ＢＬには、２つのＭＯＳトランジスタＴＲ１、ＴＲ２が接続される。この２つのＭＯＳトランジスタＴＲ１、ＴＲ２は同一の選択素子ＳＳに含まれるトランジスタである。そして、両者のドレインは、対応する同一のビット線ＢＬに接続され、ソースはグローバルビット線ＧＢＬに接続され、ゲートは、対応する同一の選択ゲート線ＳＳＧに接続されている。そして、隣接する２本のビット線ＢＬに対応する２つの選択素子ＳＳは、選択ゲート線ＳＳＧを共有しない。従って、読み出しの際にいずれか１本の選択ゲート線ＳＳＧを選択した際には、それに対応する１本のビット線ＢＬのみが、グローバルビット線ＧＢＬに接続される。従って本構成は、第７実施形態で説明した図６４と等価である、と言うことが出来る。

図７６は、本実施形態に係る選択ゲート線ＳＳＧの平面パターンを示し、第１方向と第２方向とで形成される平面に相当する。図中において、斜線を付した領域が選択ゲート線ＳＳＧである。図示するように、メモリセルアレイ内において選択ゲート線ＳＳＧは、対応する複数のチャネル領域６を取り囲むようなリング状の形状を有している。

更に選択ゲート線ＳＳＧは、メモリセルアレイ外部のフックアップ（hook up）領域にまで引き出されている。フックアップ領域は、選択ゲート線ＳＳＧやワード線ＷＬ等の配線を、デコーダ等の周辺回路と接続するための領域である。フックアップ領域内においても、選択ゲート線ＳＳＧはリング状の形状とされる。

２．データの書き込み、消去、及び読み出し方法について
データの書き込み方法は、データの変換を不要とする以外は第３実施形態と同様である。すなわち、選択ゲート線ＳＳＧは、選択ビット線ＢＬに接続された選択素子ＳＳの１本の選択ゲート線ＳＳＧのみが選択されれば良い。

データの消去及び読み出し時のバイアスは、第１実施形態と同様である。しかし、選択ゲート線ＳＳＧは、選択ビット線ＢＬに接続された選択素子ＳＳの１本の選択ゲート線ＳＳＧのみが選択される。

３．選択ゲート線の製造方法について
次に、本実施形態に係る選択ゲート線ＳＳＧの製造方法について、図７７〜図７９を用いて説明する。図７７〜図７９は、選択ゲート線ＳＳＧの製造方法を順次示す平面図である。

まず、第２実施形態で説明した方法により、図２５の構成を得る。その後、図２６で説明したように、全面に絶縁膜５８を形成する。絶縁膜５８は、メモリセルアレイ内だけでなくフックアップ領域内にも形成される。引き続き、図２６で説明したパターニング工程が行われる。この際、図７７に示すように、フックアップ領域内にも絶縁膜５８が残存される。絶縁膜５８の線幅及び隣接間隔は最小加工寸法Ｆとされる。

次に図７８に示すように、図２７及び図２８の工程を経ることでゲート絶縁膜４７が形成される。図７８ではゲート絶縁膜４７はメモリセルアレイ内にのみ形成されているが、更にフックアップ領域内の絶縁膜５８の側壁に形成されても良い。

次に図７９に示すように、図２９で説明した工程により選択ゲート線４８が形成される。この際、図７９に示すように選択ゲート線４８は、溝４５を埋め込まないような膜厚で形成される。これはフックアップ領域でも同様である。但し、フックアップ領域において絶縁膜５８の側壁に形成された選択ゲート線４８は、第２方向で隣接するもの同士で互いに接するように形成される。また、フックアップ領域内の選択ゲート線４８とメモリセルアレイ内の選択ゲート線４８も接する。言い換えれば、絶縁膜５８の第２方向に沿った隣接間隔は、選択ゲート線４８の膜厚の２倍未満とされる。

その後、選択ゲート線４８をエッチバックすることで、図７６に示すような選択ゲート線ＳＳＧが完成する。

４．本実施形態の効果
本実施形態によっても、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。

本例では、第１実施形態において２つの選択素子ＳＳによって共有されていた１本の選択ゲート線ＳＳＧを、２本の選択ゲート線ＳＳＧに分割している。そして、分割によって得られた１本の選択ゲート線ＳＳＧは、１つの選択素子ＳＳ（第２方向に沿って配列された１列の選択素子ＳＳ）のゲート電極として用いられ、その他の選択素子ＳＳ（第２方向に沿って配列されたその他の列の選択素子ＳＳ）のゲート電極としては用いられない。

従って、データの読み出し時にある選択ゲート線ＳＳＧを選択した際には、当該選択素子ＳＳに対応する選択ビット線ＢＬとグローバルビット線ＧＢＬとの間にのみ電流経路が形成され、非選択ビット線ＢＬとグローバルビット線ＧＢＬとの間には電流経路は形成されない。そのため、その他の非選択ビット線ＢＬを流れるリーク電流の影響を極めて低くすることが出来、より一層、データの読み出し精度を向上出来る。

［第１０実施形態］
次に、第１０実施形態に係る記憶装置について説明する。本実施形態は、上記第３、第６、第７、第８、第９実施形態と異なり、複数回の読み出し動作を行うことにより読み出しデータを確定させることで、誤読み出しを抑制するものである。

１．センスアンプの構成について
本実施形態に係るメモリセルアレイは、第１実施形態で説明した図１及び図２の通りである。第１実施形態と異なる点は、例えばＧＢＬデコーダ２３に含まれるセンスアンプの構成である。

図８０は、本実施形態に係るセンスアンプ７０の回路図である。図示するようにセンスアンプ７０は、ｐチャネルＭＯＳトランジスタ７１〜７８、ｎチャネルＭＯＳトランジスタ７９〜８４、キャパシタ素子Ｃ２、Ｃ３、スイッチ素子ＳＷ１、及びオペアンプＯＰ１、ＯＰ２を備えている。

トランジスタ７１、７２はゲートが共通接続されてカレントミラー回路ＣＭ１を形成する。トランジスタ７１、７２のソースは電源電位Ｖddに接続される。トランジスタ７１のドレインは、そのゲート及び対応するグローバルビット線ＧＢＬに接続される。トランジスタ７２のドレインは、スイッチ素子ＳＷ１によってノードＰ１〜Ｐ３のいずれかに接続される。スイッチ素子ＳＷ１の動作は、例えばコントローラ２５によって制御される。

トランジスタ７９、８０はゲートが共通接続されてカレントミラー回路ＣＭ２−１を形成する。トランジスタ７９、８０のソースは接地される。トランジスタ７９のドレインは、そのゲート及びノードＰ１に接続される。トランジスタ８１、８２はゲートが共通接続されてカレントミラー回路ＣＭ２−２を形成する。トランジスタ８１、８２のソースは接地される。トランジスタ８１のドレインは、そのゲート及びノードＰ２に接続される。キャパシタ素子Ｃ２は、その一方電極がトランジスタ８１、８２のゲートに接続され、他方電極が接地される。トランジスタ８３、８４はゲートが共通接続されてカレントミラー回路ＣＭ２−３を形成する。トランジスタ８３、８４のソースは接地される。トランジスタ８３のドレインは、そのゲート及びノードＰ３に接続される。キャパシタ素子Ｃ３は、その一方電極がトランジスタ８３、８４のゲートに接続され、他方電極が接地される。

トランジスタ７７、７８はゲートが共通接続されてカレントミラー回路ＣＭ３−１を形成する。トランジスタ７７、７８のソースは電源電位Ｖddに接続される。トランジスタ７７のドレインは、そのゲート及びトランジスタ８０のドレインに接続される。トランジスタ７５、７６はゲートが共通接続されてカレントミラー回路ＣＭ３−２を形成する。トランジスタ７５、７６のソースは電源電位Ｖddに接続される。トランジスタ７５のドレインは、そのゲート及びトランジスタ８２のドレインに接続される。トランジスタ７３、７４はゲートが共通接続されてカレントミラー回路ＣＭ３−３を形成する。トランジスタ７３、７４のソースは電源電位Ｖddに接続される。トランジスタ７３のドレインは、そのゲート及びトランジスタ８４のドレインに接続される。

オペアンプＯＰ１は、その非反転入力端子にトランジスタ７６、７４のドレインが接続される。オペアンプＯＰ２は、反転入力端子にトランジスタ７８のドレインが接続され、非反転入力端子にオペアンプＯＰ１の出力端子が接続される。

２．読み出し動作について
次に、本実施形態に係るデータの読み出し方法について、図８０及び図８１を用いて説明する。図８１は、信号線ＧＢＬ_s、ＷＬ_u、ＷＬ_s、ＳＳＧ_s、及びＳＳＧ_nの電位、並びにスイッチ素子ＳＷ１の状態を示すタイミングチャートであり、図中におけるＰ１〜Ｐ３は、それが“Ｈ”レベルである際に、それぞれノードＰ１〜Ｐ３がトランジスタ７２に接続されていることを意味する。

図示するように、先ず初めに、例えばコントローラ２５が選択グローバルビット線ＧＢＬ_sをセンスアンプ７０（ＭＯＳトランジスタ７１のドレイン）に接続し、ＧＢＬデコーダ２３がＧＢＬ_sに所定の読み出しバイアス（例えばＶr＋Ｖo）を印加する。この時、ＷＬデコーダ２２は、測定対象セル配列の選択ワード線ＷＬ_s及び非選択ワード線ＷＬ_uに、共に所定の読み出しバイアス（Ｖr＋Ｖo）を印加する。引き続き、ＷＬデコーダ２２は、選択ワード線（ＷＬ_s：一つのセル配列では一つのＷＬcombのみ選択される）の電圧を、所定の読み出し選択電圧（例えばＶo）まで引き下げる。この状態において、おおまかには以下の３ステップにより、データが読み出される。

（第１ステップ）
まずコントローラ２５は、スイッチ素子ＳＷ１をノードＰ３に接続する。またセレクタデコーダ２４は、選択ゲート線ＳＳＧ＿ｎに選択ゲート電圧（例えばＶg_r）を印加する。ＳＳＧ_s及びＳＳＧ_uは０Ｖとされる。これにより、グローバルビット線ＧＢＬを流れる電流Ｉ３が、１段目のカレントミラー回路ＣＭ１を介して２段目のカレントミラー回路ＣＭ２−３に転送される。そして、キャパシタ素子Ｃ３には、電流Ｉ３に対応したゲート電圧が保持される。

（第２ステップ）
次にコントローラ２５は、スイッチ素子ＳＷ１をノードＰ２に接続する。そしてセレクトゲートデコーダ２４は、第１ステップで選択ゲート電圧を印加した選択ゲート線ＳＳＧ_nに０Ｖを印加し、ＳＳＧ_sに選択ゲート電圧を印加する。もちろん、ＳＳＧ_uは０Ｖである。これにより、グローバルビット線ＧＢＬを流れる電流Ｉ２は、１段目のカレントミラー回路ＣＭ１を介して２段目のカレントミラー回路ＣＭ２−２に転送される。そしてキャパシタ素子Ｃ２には、グローバルビット線ＧＢＬを流れる電流Ｉ２に対応したゲート電圧が保持される。

（第３ステップ）
最後にコントローラ２５は、スイッチ素子ＳＷ１をノードＰ１に接続する。そしてセレクトゲートデコーダ２４は、２本の選択ゲート線ＳＳＧ_s、ＳＳＧ_nに選択ゲート電圧を印加する。これにより、グローバルビット線ＧＢＬを流れる電流Ｉ１は、１段目のカレントミラー回路ＣＭ１を介して２段目のカレントミラー回路ＣＭ２−１に転送される。

この時、２段目のカレントミラー回路ＣＭ２−３、ＣＭ２−２は、キャパシタ素子Ｃ３及びＣ２に蓄えられた電荷により、電流Ｉ３及びＩ２と等価な電流を出力する。従って、この電流Ｉ３及びＩ２は、３段目のカレントミラー回路ＣＭ３−３、ＣＭ３−２にそれぞれ転送される。この結果、加算回路として構成されているオペアンプＯＰ１の出力は、電流Ｉ３とＩ２の和と等価になっている。

そして、３段目のカレントミラー回路ＣＭ３−１の入力には２段目のカレントミラー回路ＣＭ２−１の出力が転送されているので、カレントミラー回路ＣＭ３−１の出力は電流Ｉ１となっている。この結果、差動増幅回路として構成されているオペアンプＯＰ２の出力は、電流（Ｉ２＋Ｉ３−Ｉ１）の値と等価になる。

なお必要に応じて、上記の動作を異なる選択ワード線に対して繰り返して行うことで、同一グローバルビット線上のセルの記憶値を次々と読み出すことも可能である。また、複数のグローバルビット線上のセルの記憶値を、複数の読み出し回路を用いて並行に行うことも可能である。

３．本実施形態の効果
本実施形態によっても、隣接セルの干渉を抑制して、データの読み出し精度を向上出来る。本効果につき、以下詳細に説明する。図８２〜図８４はメモリセルアレイの断面図である。

図８２は、書き込みや消去の際と同様に、選択メモリセルＭＣの接続されたビット線ＢＬに直接接続されている選択素子ＳＳの両方の選択ゲートＳＳＧ_s、ＳＳＧ_nを高電位とした状態で読み出しを行った場合を示している。

第３実施形態で説明した通り、ＯＦＦ２素子を介して流れる電流は極めて小さく、無視することが可能である。従って、グローバルビット線ＧＢＬに流れる電流Ｉ１は、ＯＮ素子を介して選択メモリセルＭＣを流れる電流Ｉaと、ＯＦＦ１素子を介して非選択メモリセルを流れる電流ＩbとＩcとの和となる。そして前述の通り、ＯＦＦ１素子を介して流れる電流Ｉb及びＩcはバックグラウンドノイズとなる。

この点、本実施形態では、図８２の読み出しだけでなく、バイアス条件を変えて更に２回、合計３回の読み出しを行うことで、このノイズを除去している。すなわち、選択ゲート線ＳＳＧ_s、ＳＳＧ_nの両方に電圧Ｖg_rを印加した状態で電流Ｉ１を検出する。また、選択ゲート線ＳＳＧ_sのみに電圧Ｖg_rを印加しつつ（選択ゲート線ＳＳＧ_nに０Ｖを印加する）データを読み出し、更に選択ゲート線ＳＳＧ_nのみに電圧Ｖg_rを印加しつつ（選択ゲート線ＳＳＧ_sに０Ｖを印加する）データを読み出す。

図８３は、選択ゲート線ＳＳＧ_sのみに電圧Ｖg_rを印加しつつデータを読み出す様子を示している。この場合、グローバルビット線ＧＢＬに流れる電流Ｉ２は、電流ＩaとＩbとの和となる。また図８４は、選択ゲート線ＳＳＧ_nのみに電圧Ｖg_rを印加しつつデータを読み出す様子を示している。この場合、グローバルビット線ＧＢＬに流れる電流Ｉ３は、電流ＩaとＩcとの和となる。

このとき、図８２の電流Ｉbと図８３の電流Ｉbとは、セル抵抗と選択素子ＳＳ状態が全く同一であるので、同じ電流値となる。同様に、図８２の電流Ｉcと図８４の電流Ｉcも同じ電流値となる。更に、読み出しのバイアス条件では、選択素子がＯＮ素子であるかＯＦＦ１素子であるかに依存せず、主にセル抵抗の大きさで電流値が決まることがある。この条件下では、図８２〜図８４の選択セル電流Ｉaは、ほぼ等しい大きさとなる。

このため、（Ｉ２＋Ｉ３−Ｉ１）＝（(Ｉa＋Ｉb)＋(Ｉa＋Ｉc)−(Ｉa＋Ｉb＋Ｉc)）を検出することで、選択メモリセルを流れる電流以外をキャンセルし、選択メモリセルを流れる電流Ｉaのみを検出出来る。すなわち、バックグラウンドノイズをキャンセルし、データの読み出し精度を向上出来る。

なお、本実施形態では、（Ｉ２＋Ｉ３−Ｉ１）の検出にアナログ的な回路を用いる方法を利用した。しかし、各Ｉ１、Ｉ２、Ｉ３の検出段階でデジタル化（４値化）を行い、最後にデジタル的に（Ｉ２＋Ｉ３−Ｉ１）を演算する方法を用いることも可能である。

［変形例等］
以上のように、上記第１〜第１０実施形態に係る記憶装置は、複数の第１配線(GBL@図1)と、複数の第２配線(WL@図1)と、複数の第３配線(BL@図1)と、メモリセル(MC@図1)と、複数のセレクタ(SS@図1)とを備えている。第１配線GBLの各々は、第１方向に沿って設けられる。第２配線WLの各々は、第１方向と異なる第２方向に沿って設けられる。第３配線BLの各々は、第１、第２方向と異なる第３方向に沿って設けられる。メモリセルMCは、第３配線の、第１方向で対向する２つの側面に形成され、互いに異なる第２配線に接続された抵抗変化層４を含む。セレクタSSは、第３配線を第１配線に接続する。セレクタSSは、対応する第３配線と、対応する第１配線との間に設けられた半導体層(Si層6@図1)と、この半導体層の、第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲート(SSG@図1)とを含む。

実施形態は、上記説明した態様に限定されるものではなく、種々の変形が可能である。例えば、各実施形態は適宜組み合わせることが出来、また単独で実施することも出来る。例えば、上記第３〜第１０実施形態の動作の説明では、第１実施形態と同様にオフセット電圧Ｖo、１Ｖを使用することを前提として説明したが、オフセット電圧を使用しない場合であっても良い。また、第４実施形態で説明した書き込み方法は、その他の実施形態に適用しても良い。更に、第６実施形態で説明したワード線のパターンは、第７〜第１０実施形態に適用されても良い。

また、第３実施形態においては、データは必ずしもメモリセルＭＣ０〜ＭＣ（ｎ−１）の順に書き込まれなければならないわけではない。書き込み順序は特に限定されず、メモリセルＭＣ０〜ＭＣ（ｎ−１）に対して、上記で説明したルールに基づいて変換されたセル値ｃ０〜ｃ（ｎ−１）が書き込まれれば良い。従って、例えばまずメモリセルＭＣ（ｎ−１）にセル値ｃ（ｎ−１）が書き込まれ、その後でメモリセルＭＣ０にセル値ｃ０が書き込まれるような場合であっても良い。このことは読み出し時も同様であり、メモリセルＭＣ０〜ＭＣ（ｎ−１）の順序で読み出されなければならない必要は無い。どのような順序で読み出す場合であっても、隣接セルの影響は抑制される。

また、第２、第１０実施形態で説明した製造方法は、可能な限り順番を入れ替えることが可能であり、また複数の工程を同時に行っても良い。更に、上記説明中の材料や膜厚等の具体的な値も適宜変更出来る。

また、ビット線、ワード線、及びグローバルビット線は必ずしも直交する必要は無く、その向きが互いに異なっていれば良い。またメモリセルの積層構造の断面形状及び／または平面形状は四角形に限らず、その他の多角形や円形であっても良い。

更に、上記実施形態で説明した回路図等は一例に過ぎず、各実施形態の機能が実現出来れば限定されるものでは無い。例えば図８０の回路も一例であり、（Ｉ２＋Ｉ３−Ｉ１）が算出出来る構成であれば良い。また読み出し順序も図８１に限られない。例えばカレントミラー回路ＣＭ２−１にキャパシタ素子を設ければ、電流Ｉ１の検出を第１ステップまたは第２ステップで行うことも出来る。

なお、上記実施形態は、以下の形態を含み得る。
[1] A memory device comprising：
各々が第１方向に沿って設けられた複数の第１配線(GBL@図1)；
各々が前記第１方向と異なる第２方向に沿って設けられた複数の第２配線(WL@図1)；
各々が前記第１、第２方向と異なる第３方向に沿って設けられた複数の第３配線(BL@図1)；
前記第３配線の、前記第１方向で対向する２つの側面に形成され、互いに異なる前記第２配線に接続された抵抗変化層(可変抵抗素子@図１)を含むメモリセル(MC@図1)； and
前記第３配線を前記第１配線に接続する複数のセレクタ(SS@図1)、
wherein one of the セレクタ(SS@図1)は、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層(Si6@図1)と、
前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲート(SSG@図1)とを含む。
[2] The device according to [1], wherein the セレクタは、隣接する別の前記セレクタとの間で前記ゲートの一方を共有する。
[3] The device according to [2], wherein データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加される(図37-39)。
[4] The device according to [3], wherein the 第２配線は、１つおきに同一の配線グループ(WLcomb_a or WLcomb_b@図3)に属し、
前記同一の配線グループに属するtwo or more of 前記第２配線に対しては、動作時において同一の電圧が印加される。
[5] The device according to [4], further comprising 前記メモリセルへのデータの書き込み動作を制御するコントローラ、
wherein the コントローラは、メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））への書き込みデータとしてデータ値（ｄ０、ｄ１、…ｄ（ｎ−１））をホスト機器から受信した際に、次の式に従って得られたセル値（ｃ０、ｃ１、…ｃ（ｎ−１））を前記メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））に書き込む(図33)、
ｃ０＝ｄ０
ｃ（ｋ＋１）＝ｄ（ｋ＋１）＋ｃｋ
但し、（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））は、前記同一の配線グループに属する前記第２配線に接続されたメモリセルであり、且つメモリセルＭＣ０から順に、最も端部に位置する前記メモリセルから順番に配列されたメモリセルを示す、and
ｎは２以上の自然数であり、（ｋ＋１）は、１〜（ｎ−１）の自然数である。
[6] The device according to [5], wherein the メモリセルＭＣ０が接続される前記第２配線(WL)は、異なる前記配線グループに属する別の２本の前記第２配線に挟まれる(図31-32)。
[7] The device according to [6], wherein データの読み出し時において、読み出し対象となる前記メモリセルをＭＣ（ｋ＋１）とした場合、
前記メモリセルＭＣ（ｋ＋１）に接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタの２つの前記ゲートのうち、メモリセルＭＣｋと前記第１配線との間にチャネルを形成する前記ゲートに、前記選択電圧が印加される(図38-39)。
[8] The device according to [5], wherein the コントローラは、いずれかの前記配線グループ(WLcomb)についての前記メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））へデータを書き込んだ後、異なる前記配線グループ(WLcomb)について前記データの書き込みを繰り返す(steps S41-46@図48)。
[9] The device according to [8], wherein the コントローラは、前記配線グループ(WLcomb)についての前記データの書き込みの繰り返しを、異なる前記第１配線(GBL)について繰り返す(steps S40 and S47-48@図48)。
[10] The device according to [5], wherein the コントローラは、いずれかの前記配線グループ(WLcomb)についての前記メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））へデータを書き込んだ後、異なる前記第１配線(GBL)について前記データの書き込みを繰り返す(図50)。
[11] The device according to [10], wherein the コントローラは、前記第１配線(GBL)についての前記データの書き込みの繰り返しを、異なる前記配線グループ(WLcomb)について繰り返す(図50)。
[12] The device according to [2], wherein the 第２配線の各々は、３つ以上の配線グループのいずれか(WLcomb_a〜WLcomb_d@図56)に属し、
前記同一の配線グループに属するone or more of the 第２配線に対しては、動作時において同一の電圧が印加され、
隣接する３つの前記第２配線は、互いに異なる配線グループに属する。
[13] The device according to [12], wherein データの読み出し時において、読み出し対象となる前記メモリセルに接続されたいずれかの前記第３配線(BL1@図57)に対応するいずれかの前記セレクタ(SS1@図57)の２つの前記ゲート(SSG1,SSG2 @図57)のうち、選択された前記第２配線(WL1@図57)に接続されない前記第３配線(BL2@図57)に対応する前記セレクタ(SSG2@図57)にチャネルを形成する前記ゲート(SSG2@図57)に、前記選択電圧が印加される。
[14] The device according to [2], wherein the セレクタは、隣接する２つの前記第３配線間で共用される(図61-62)。
[15] The device according to [14], wherein the セレクタは、対応する前記第１配線に接続されたソース領域と、前記ソース領域上に積層された前記半導体層と、隣接する２つの前記第３配線に接続された第１ドレイン領域及び第２ドレイン領域とを更に備え、
前記ゲートは、前記第３配線直下に設けられる(図61-62)。
[16] The device according to [15], wherein データの読み出し時において、読み出し対象となる前記メモリセルに接続されたいずれかの前記第３配線(BL2@図65)の直下に位置する前記ゲート(SSG2@図65)に、選択電圧が印加される。
[17] The device according to [16], wherein the 選択電圧が印加された前記ゲートにより、２つの前記セレクタ(SS1,SS2@図65)が、前記読み出し対象となる前記メモリセルに接続されたいずれかの前記第３配線(BL2@図65)と前記第１配線(GBL@図65)との間に電流経路を提供する。
[18] The device according to [2], wherein the セレクタは、対応する前記第１配線に接続されたソース領域と、前記ソース領域上に設けられた前記半導体層と、前記半導体層上に設けられ、対応する前記第３配線に接続されたドレイン領域とを更に備え、
前記ドレイン領域と前記半導体層は、前記第１方向において一部領域でのみ重なり合う(図68-69)。
[19] The device according to [18], wherein the 半導体層は、前記２つの側面に形成されるゲートの一方によって第１チャネルが形成され、該第１チャネルによって前記ドレイン領域と前記ソース領域との間に電流経路が形成される第１領域と、
前記２つの側面に形成されるゲートの他方によって第２チャネルが形成され、該第２チャネルが前記ドレイン領域と離隔されている第２領域と
を備える(図69)。
[20] The device according to [19], wherein データの読み出し時には、読み出し対象となる前記メモリセルに接続されたいずれかの前記第３配線(BL2@図71)に対応する前記セレクタ(SS2@図71)において、前記第１領域に前記第１チャネルを形成する前記ゲート(SSG2@図71)に、前記選択電圧が印加される。
[21] The device according to [20], wherein the 第２チャネルは、前記第３配線(BL2@図69)と前記第１配線(GBL@図69)との間の実効的な電流経路として機能しない。
[22] The device according to [1], wherein the セレクタの各々において前記半導体層の側面に設けられたゲート(SSG@図76)は第２方向に沿って互いに共通に接続され、
前記セレクタ間では、前記ゲートは独立している。
[23] The device according to [22], wherein the ゲートの前記第１方向に沿ったサイズは、前記第２配線の前記第１方向に沿ったサイズの１／２よりも小さい(図73-74,76)。
[24] The device according to [23], wherein the ゲートの前記第１方向に沿ったサイズは、フォトリソグラフィ技術における最小加工寸法よりも小さい(図73-74,76)。
[25] The device according to [2], further comprising 前記メモリセルからのデータの読み出し動作を制御するコントローラ、
wherein the コントローラは、
読み出し対象となるいずれかの前記メモリセルに対応する前記セレクタの２つの前記ゲートを選択状態とした際に前記第１配線に流れる第１電流(I1@図82)と、
前記ゲートのいずれか一方を選択状態、他方を非選択状態とした際に前記第１配線に流れる第２電流(I2@図83)と、
前記ゲートの前記一方を非選択状態、前記他方を選択状態とした際に前記第１配線に流れる第３電流(I3@図84)と
を検出し、前記第１乃至第３電流に基づいて、読み出しデータを判別する。
[26] The device according to [25], wherein the コントローラは、前記第２電流と前記第３電流の和から、前記第１電流を減算することにより、読み出しデータを判別する(図80-84)。
[27] The device according to [1], wherein the 第２配線の各々は、２つ以上の配線グループのいずれか(WLcomb_a,WLcomb_b@図43-46)に属し、
前記同一の配線グループに属するone or more of the 第２配線に対しては、動作時において同一の電圧が印加され、
wherein the コントローラは、いずれかの前記配線グループ(WLcomb_a1@図43-46)についての複数の前記メモリセルへデータを書き込んだ後、異なる前記配線グループ(WLcomb_b1@図43-46)について前記データの書き込みを繰り返す。
[28] The device according to [27], wherein the コントローラは、前記配線グループ(WLcomb_a,WLcomb_b@図43-46)についての前記データの書き込みの繰り返しを、異なる前記第１配線(GBL@図43-46)について繰り返す。
[29] The device according to [1], wherein the 第２配線の各々は、２つ以上の配線グループのいずれか(WLcomb_a,WLcomb_b@図43-46)に属し、
前記同一の配線グループに属するone or more of the 第２配線に対しては、動作時において同一の電圧が印加され、
wherein the コントローラは、いずれかの前記配線グループ(WLcomb_a, WLcomb_b)についての前記メモリセルへデータを書き込んだ後、異なる前記第１配線(GBL)について前記データの書き込みを繰り返す。
[30] The device according to [29], wherein the コントローラは、前記第１配線(GBL)についての前記データの書き込みの繰り返しを、異なる前記配線グループ(WLcomb_a,WLcomb_b)について繰り返す。
[31] A fabricating method of memory device comprising：
各々が第１方向に沿った複数のグローバルビット線を形成すること(図11)；
前記グローバルビット線上に、半導体層を形成すること(図12)；
第１方向に直交する第２方向に沿って前記半導体層をパターニングすること(図13)；
前記パターニングされた半導体層の側面に、ゲート絶縁膜を形成すること(図15)；
前記パターニングされた半導体層の側面に、ゲート電極を形成すること(図16)；
前記パターニングされた半導体層上に複数層のワード線を形成すること(図19-20)；
前記ワード線の側面に、抵抗変化材を形成すること(図21)； and
前記抵抗変化材と、前記半導体層の上面とに接するビット線を形成すること(図23)。
[32] A fabricating method of memory device comprising：
グローバルビット線膜及び半導体層を順次形成すること(図24)；
前記グローバルビット線膜及び半導体層を、第１方向に沿ってパターニングすること(図25)；
前記パターニングによって生じた溝内を絶縁膜で埋め込むこと(図26)；
前記半導体層及び絶縁膜を、前記第１方向に直交する第２方向に沿ってパターニングすること(図26)；
前記パターニングされた半導体層の側面に、ゲート絶縁膜を形成すること(図28)；
前記パターニングされた半導体層の側面に、ゲート電極を形成すること(図29)；
前記パターニングされた半導体層上に複数層のワード線を形成すること(図19-20)；
前記ワード線の側面に、抵抗変化材を形成すること(図21)； and
前記抵抗変化材と、前記半導体層の上面とに接するビット線を形成すること(図23)。
[33] The method according to [32], wherein the ゲート電極は、隣接するpatterned 半導体層間の溝を埋め込む(図16)。
[34] The method according to [32], wherein the ゲート電極は、隣接するpatterned 半導体層間の溝を埋め込まない(図79)。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…グローバルビット線、２…ワード線、３…ビット線、４…抵抗変化材、５…ソース領域、６…チャネル領域、７…ドレイン領域、８…選択ゲート線、９…ゲート絶縁膜、２０…半導体記憶装置、２１…メモリセルアレイ、２２〜２４…デコーダ、２５…コントローラ、２６…電源

Claims (10)

1. 各々が第１方向に沿って設けられた複数の第１配線と、
   各々が前記第１方向と異なる第２方向に沿って設けられた複数の第２配線と、
   各々が前記第１、第２方向と異なる第３方向に沿って設けられた複数の第３配線と、
   前記第３配線の、前記第１方向で対向する２つの側面に形成され、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
   前記第３配線を前記第１配線に接続する複数のセレクタと、
   前記メモリセルへのデータの書き込み動作を制御するコントローラと
   を具備し、前記セレクタは、
   対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
   前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲートと
   を含み、前記セレクタは、隣接する別の前記セレクタとの間で前記ゲートの一方を共有し、データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、
   前記第２配線は、１つおきに同一の配線グループに属し、
   前記同一の配線グループに属する２つまたはそれ以上の前記第２配線に対しては、動作時において同一の電圧が印加され、
   前記コントローラは、メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））への書き込みデータとしてデータ値（ｄ０、ｄ１、…ｄ（ｎ−１））をホスト機器から受信した際に、次の式に従って得られたセル値（ｃ０、ｃ１、…ｃ（ｎ−１））を前記メモリセル（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））に書き込む、
   ｃ０＝ｄ０
   ｃ（ｋ＋１）＝ｄ（ｋ＋１）＋ｃｋ
   但し、（ＭＣ０、ＭＣ１、…ＭＣ（ｎ−１））は、前記同一の配線グループに属する前記第２配線に接続されたメモリセルであり、且つメモリセルＭＣ０から順に、最も端部に位置する前記メモリセルから順番に配列されたメモリセルを示し、
   ｎは２以上の自然数であり、（ｋ＋１）は、１〜（ｎ−１）の自然数である
   ことを特徴とする記憶装置。
2. 各々が第１方向に沿って設けられた複数の第１配線と、
   各々が前記第１方向と異なる第２方向に沿って設けられた複数の第２配線と、
   各々が前記第１、第２方向と異なる第３方向に沿って設けられた複数の第３配線と、
   前記第３配線の、前記第１方向で対向する２つの側面に形成され、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
   前記第３配線を前記第１配線に接続する複数のセレクタと
   を具備し、前記セレクタは、
   対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
   前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して形成されたゲートと
   を含むことを特徴とする記憶装置。
3. 前記セレクタは、隣接する別の前記セレクタとの間で前記ゲートの一方を共有する
   ことを特徴とする請求項２記載の記憶装置。
4. データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、
   前記第２配線は、１つおきに同一の配線グループに属し、
   前記同一の配線グループに属する２つまたはそれ以上の前記第２配線に対しては、動作時において同一の電圧が印加される
   ことを特徴とする請求項３記載の記憶装置。
5. 前記メモリセルからのデータの読み出し動作を制御するコントローラを更に備え、
   前記コントローラは、
   読み出し対象となるいずれかの前記メモリセルに対応する前記セレクタの２つの前記ゲートを選択状態とした際に前記第１配線に流れる第１電流と、
   前記ゲートのいずれか一方を選択状態、他方を非選択状態とした際に前記第１配線に流れる第２電流と、
   前記ゲートの前記一方を非選択状態、前記他方を選択状態とした際に前記第１配線に流れる第３電流と
   を検出し、前記第１乃至第３電流に基づいて、読み出しデータを判別する
   ことを特徴とする請求項３記載の記憶装置。
6. 前記コントローラは、前記第２電流と前記第３電流の和から、前記第１電流を減算することにより、読み出しデータを判別する
   ことを特徴とする請求項５記載の記憶装置。
7. 前記メモリセルからのデータの読み出し動作を制御するコントローラを更に備え、
   前記第２配線の各々は、２つ以上の配線グループのいずれかに属し、
   前記同一の配線グループに属する１つまたはそれ以上の第２配線に対しては、動作時において同一の電圧が印加され、
   前記コントローラは、いずれかの前記配線グループについての複数の前記メモリセルへデータを書き込んだ後、異なる前記配線グループについて前記データの書き込みを繰り返す
   ことを特徴とする請求項２記載の記憶装置。
8. 前記コントローラは、前記配線グループについての前記データの書き込みの繰り返しを、異なる前記第１配線について繰り返す
   ことを特徴とする請求項７記載の記憶装置。
9. 前記メモリセルからのデータの読み出し動作を制御するコントローラを更に備え、
   前記第２配線の各々は、２つ以上の配線グループのいずれかに属し、
   前記同一の配線グループに属する１つまたはそれ以上の第２配線に対しては、動作時において同一の電圧が印加され、
   前記コントローラは、いずれかの前記配線グループについての前記メモリセルへデータを書き込んだ後、異なる前記第１配線について前記データの書き込みを繰り返す
   ことを特徴とする請求項２記載の記憶装置。
10. 前記コントローラは、前記第１配線についての前記データの書き込みの繰り返しを、異なる前記配線グループについて繰り返す
    ことを特徴とする請求項９記載の記憶装置。

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