JP2001168185A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 ターゲット等、光学的に位置検出するための
大きな面積のパターン領域での表面平坦性を向上する。 【解決手段】 ウェハのスクライブ領域ＳＲに形成され
るターゲットＴ２領域の下層に大面積ダミーパターンＤ
Ｌを形成する。また、製品領域ＰＲおよびスクライブ領
域ＳＲの素子として機能するパターン（活性領域Ｌ１，
Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペース
が広い領域に下層の小面積ダミーパターンと上層の小面
積ダミーパターンＤｓ２を配置する。このとき、上層の
小面積ダミーパターンＤｓ２は、下層の小面積ダミーパ
ターンＤｓに対してハーフピッチシフトさせて形成す
る。
大きな面積のパターン領域での表面平坦性を向上する。 【解決手段】 ウェハのスクライブ領域ＳＲに形成され
るターゲットＴ２領域の下層に大面積ダミーパターンＤ
Ｌを形成する。また、製品領域ＰＲおよびスクライブ領
域ＳＲの素子として機能するパターン（活性領域Ｌ１，
Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペース
が広い領域に下層の小面積ダミーパターンと上層の小面
積ダミーパターンＤｓ２を配置する。このとき、上層の
小面積ダミーパターンＤｓ２は、下層の小面積ダミーパ
ターンＤｓに対してハーフピッチシフトさせて形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、化学機械研磨（ＣＭＰ：Ch
emical Mechanical Polishing ）法を用いて表面を平坦
化する工程を有する半導体装置に適用して有効な技術に
関する。
その製造技術に関し、特に、化学機械研磨（ＣＭＰ：Ch
emical Mechanical Polishing ）法を用いて表面を平坦
化する工程を有する半導体装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）等の半導体装置において、近年の微細化、高集積化
の要求は周知の通りである。半導体装置の微細化要求か
ら多層配線等の積層化構造は避けることができず、多層
構造を用いれば、下地部材の凹凸を反映して上層の表面
に凹凸が形成される。表面に凹凸が存在する状態でフォ
トリソグラフィを行えば、露光工程における焦点深度の
余裕が十分にとれず、解像不良の原因となる。そこで、
ＣＭＰ法を用いて表面を平坦化し、その表面上に形成す
る部材のフォトリソグラフィマージンを向上するように
している。
ry）等の半導体装置において、近年の微細化、高集積化
の要求は周知の通りである。半導体装置の微細化要求か
ら多層配線等の積層化構造は避けることができず、多層
構造を用いれば、下地部材の凹凸を反映して上層の表面
に凹凸が形成される。表面に凹凸が存在する状態でフォ
トリソグラフィを行えば、露光工程における焦点深度の
余裕が十分にとれず、解像不良の原因となる。そこで、
ＣＭＰ法を用いて表面を平坦化し、その表面上に形成す
る部材のフォトリソグラフィマージンを向上するように
している。
【０００３】また、素子分離領域を形成する際にもＣＭ
Ｐ法が用いられる。従来多用されていたＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法では、バーズビークが存
在するため一定以上の微細化を図ることが難しい。そこ
で、半導体基板の主面に浅溝を形成し、この浅溝をシリ
コン酸化膜で埋め込んで溝以外の領域のシリコン酸化膜
をＣＭＰ法で除去し、浅溝素子分離を形成する。浅溝素
子分離であれば、素子分離領域の周辺部が鋭く形成され
るため、周辺部も有効に素子部として活用でき、微細化
が図りやすくなる。
Ｐ法が用いられる。従来多用されていたＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法では、バーズビークが存
在するため一定以上の微細化を図ることが難しい。そこ
で、半導体基板の主面に浅溝を形成し、この浅溝をシリ
コン酸化膜で埋め込んで溝以外の領域のシリコン酸化膜
をＣＭＰ法で除去し、浅溝素子分離を形成する。浅溝素
子分離であれば、素子分離領域の周辺部が鋭く形成され
るため、周辺部も有効に素子部として活用でき、微細化
が図りやすくなる。
【０００４】ところが、ＣＭＰ法による研磨では、表面
の凹凸を完全には除去することができない。被研磨面に
凹凸が存在する場合には、被研磨面表面の凹凸の履歴が
ある程度残る。また、被研磨面に研磨されやすい部分と
研磨され難い部分とが混在する場合には、研磨されやす
い部分にディッシング（研磨による窪み）が生じる。Ｃ
ＭＰ法の研磨特性から、これら凹凸の履歴やディッシン
グは、その凹凸あるいは研磨されやすい部分の面積が広
い場合に顕著に生じる。つまり、ＣＭＰ法による研磨で
は、微細な凹凸等に対しては比較的良好に平坦化するこ
とができるが、大きなパターン（通常数μｍオーダー以
上）の繰り返し等に対しては、広い面積に渡ってのうね
り（グローバルなうねり）が残存し、表面を完全に平坦
化することが困難となる。
の凹凸を完全には除去することができない。被研磨面に
凹凸が存在する場合には、被研磨面表面の凹凸の履歴が
ある程度残る。また、被研磨面に研磨されやすい部分と
研磨され難い部分とが混在する場合には、研磨されやす
い部分にディッシング（研磨による窪み）が生じる。Ｃ
ＭＰ法の研磨特性から、これら凹凸の履歴やディッシン
グは、その凹凸あるいは研磨されやすい部分の面積が広
い場合に顕著に生じる。つまり、ＣＭＰ法による研磨で
は、微細な凹凸等に対しては比較的良好に平坦化するこ
とができるが、大きなパターン（通常数μｍオーダー以
上）の繰り返し等に対しては、広い面積に渡ってのうね
り（グローバルなうねり）が残存し、表面を完全に平坦
化することが困難となる。
【０００５】そこで、大きなパターンやパターン間隔が
広い領域にダミーパターンを配置する対策が提案されて
いる。ダミーパターンによりパターン間隔を小さくし、
前記したような広い領域（グローバルな）ディッシング
あるいはうねりを抑制する手法である。たとえば、特開
平１０−３３５３３３号公報には、パターン間隔が広い
領域にダミーパターンを配置し、パターンを埋め込む絶
縁膜の表面の平坦性を向上する技術が開示されている。
広い領域にダミーパターンを配置する対策が提案されて
いる。ダミーパターンによりパターン間隔を小さくし、
前記したような広い領域（グローバルな）ディッシング
あるいはうねりを抑制する手法である。たとえば、特開
平１０−３３５３３３号公報には、パターン間隔が広い
領域にダミーパターンを配置し、パターンを埋め込む絶
縁膜の表面の平坦性を向上する技術が開示されている。
【０００６】
【発明が解決しようとする課題】前記のようにパターン
間の距離が大きな領域にダミーパターンを配置してパタ
ーン間隔を小さくすることにより、広い面積でのディッ
シング（窪み）あるいはうねりの対策をすることは可能
である。ディッシングはその面積が広いほど中心部分の
窪み位置が低くなるため、ダミーパターンを配置してデ
ィッシングの生じる面積を小さくし、相対的に窪み量を
小さくすることが可能である。
間の距離が大きな領域にダミーパターンを配置してパタ
ーン間隔を小さくすることにより、広い面積でのディッ
シング（窪み）あるいはうねりの対策をすることは可能
である。ディッシングはその面積が広いほど中心部分の
窪み位置が低くなるため、ダミーパターンを配置してデ
ィッシングの生じる面積を小さくし、相対的に窪み量を
小さくすることが可能である。
【０００７】ところが、いかにパターン間隔を小さくし
てもディッシングを完全になくすことはできない。問題
とする平坦化面が単層の場合には、大面積部分のディッ
シングい比較して窪み量は大幅に改善されるが、平坦化
層が複数層積層される場合には、パターンの配置により
ディッシング（窪み）が重畳されて、上層でのディッシ
ングが大きく生じるという問題がある。このような場
合、上層でのフォトリソグラフィ工程における焦点余裕
度の低下、エッチング工程におけるオーバーエッチ量の
増加が生じ、歩留まり低下等の不具合を生じる。
てもディッシングを完全になくすことはできない。問題
とする平坦化面が単層の場合には、大面積部分のディッ
シングい比較して窪み量は大幅に改善されるが、平坦化
層が複数層積層される場合には、パターンの配置により
ディッシング（窪み）が重畳されて、上層でのディッシ
ングが大きく生じるという問題がある。このような場
合、上層でのフォトリソグラフィ工程における焦点余裕
度の低下、エッチング工程におけるオーバーエッチ量の
増加が生じ、歩留まり低下等の不具合を生じる。
【０００８】また、通常スクライブ領域等製品となる素
子が形成されない領域には、フォトリソグラフィで用い
る露光装置（スッテッパ等）の位置合わせ用ターゲット
が形成されている。このようなターゲットの周辺には、
パターンを認識する必要からダミーパターンを配置する
ことができない。そして、ターゲットの面積は通常μｍ
オーダー以上のサイズを有する。よって、このような大
きな（大面積）パターン領域にダミーパターンを配置し
ないと、前記のようにディッシングが生じる。従来はこ
のような大面積パターンはスクライブ領域に形成されて
おり、製品領域に形成されているわけではないので特に
問題視されなかった。ところが、スクライブ領域でのデ
ィッシングの影響が製品領域にまで及んでおり、微細化
の進展により露光工程での焦点深度余裕度が厳しくなっ
ている状況から、製品領域（特に周辺部）での平坦性の
低下が問題を生じるようになっている。
子が形成されない領域には、フォトリソグラフィで用い
る露光装置（スッテッパ等）の位置合わせ用ターゲット
が形成されている。このようなターゲットの周辺には、
パターンを認識する必要からダミーパターンを配置する
ことができない。そして、ターゲットの面積は通常μｍ
オーダー以上のサイズを有する。よって、このような大
きな（大面積）パターン領域にダミーパターンを配置し
ないと、前記のようにディッシングが生じる。従来はこ
のような大面積パターンはスクライブ領域に形成されて
おり、製品領域に形成されているわけではないので特に
問題視されなかった。ところが、スクライブ領域でのデ
ィッシングの影響が製品領域にまで及んでおり、微細化
の進展により露光工程での焦点深度余裕度が厳しくなっ
ている状況から、製品領域（特に周辺部）での平坦性の
低下が問題を生じるようになっている。
【０００９】本発明の目的は、複数積層した平坦化面で
のディッシングを抑制することにある。
のディッシングを抑制することにある。
【００１０】また、本発明の目的は、ターゲット等、光
学的に位置検出するための大きな面積のパターン領域で
の表面平坦性を向上することにある。
学的に位置検出するための大きな面積のパターン領域で
の表面平坦性を向上することにある。
【００１１】また、本発明の目的は、複数積層された平
坦化面、あるいは、ターゲット等の大面積パターンの平
坦性を向上して、フォトリソグラフィ工程、エッチング
工程における加工マージンを向上することにある。
坦化面、あるいは、ターゲット等の大面積パターンの平
坦性を向上して、フォトリソグラフィ工程、エッチング
工程における加工マージンを向上することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明の半導体装置は、主面に半導体素子
が形成された半導体基板と、主面または主面上の何れか
の層に形成されたダミーパターンを含む第１パターン
と、第１パターンの上層に形成され、光学的パターン認
識の対象となるパターンを含む第２パターンとを有し、
光学的パターン認識の対象となるパターンは、ダミーパ
ターンの平面形状内に内包されるように形成されている
ものである。このような半導体装置によれば、光学的パ
ターン認識の対象となるパターン下にダミーパターンを
配置することとなり、このパターン領域でのグローバル
な平坦性の低下を抑制することができる。
が形成された半導体基板と、主面または主面上の何れか
の層に形成されたダミーパターンを含む第１パターン
と、第１パターンの上層に形成され、光学的パターン認
識の対象となるパターンを含む第２パターンとを有し、
光学的パターン認識の対象となるパターンは、ダミーパ
ターンの平面形状内に内包されるように形成されている
ものである。このような半導体装置によれば、光学的パ
ターン認識の対象となるパターン下にダミーパターンを
配置することとなり、このパターン領域でのグローバル
な平坦性の低下を抑制することができる。
【００１５】なお、第１パターンには、ダミーパターン
よりも小さい面積を有する他のダミーパターンが含まれ
てもよい。また、ダミーパターンおよび他のダミーパタ
ーンは、スクライブ領域に形成されてもよい。さらに、
他のダミーパターンは、製品領域およびスクライブ領域
に形成されてもよい。
よりも小さい面積を有する他のダミーパターンが含まれ
てもよい。また、ダミーパターンおよび他のダミーパタ
ーンは、スクライブ領域に形成されてもよい。さらに、
他のダミーパターンは、製品領域およびスクライブ領域
に形成されてもよい。
【００１６】また、ダミーパターンは、光学的パターン
認識の対象となるパターン周辺のパターン配置禁止領域
以上の面積で形成されている。これにより前記パターン
の光学的パターン認識の認識率の低下を防止できる。
認識の対象となるパターン周辺のパターン配置禁止領域
以上の面積で形成されている。これにより前記パターン
の光学的パターン認識の認識率の低下を防止できる。
【００１７】また、第１パターンには、半導体素子の設
計ルールと同一オーダーの加工寸法を有し、かつ、ダミ
ーパターンよりも小さな面積を有する他のダミーパター
ンが含まれ、パターン配置禁止領域には、他のダミーパ
ターンが配置されていない。これにより、光学的パター
ン認識の対象となるパターンの近傍以外に小面積ダミー
パターンを配置して、それら領域の平坦性を向上し、ま
た、このパターン近傍への小面積ダミーパターンの配置
を禁止して光学的パターン認識の対象となるパターンの
パターン認識率の低下を防止できる。
計ルールと同一オーダーの加工寸法を有し、かつ、ダミ
ーパターンよりも小さな面積を有する他のダミーパター
ンが含まれ、パターン配置禁止領域には、他のダミーパ
ターンが配置されていない。これにより、光学的パター
ン認識の対象となるパターンの近傍以外に小面積ダミー
パターンを配置して、それら領域の平坦性を向上し、ま
た、このパターン近傍への小面積ダミーパターンの配置
を禁止して光学的パターン認識の対象となるパターンの
パターン認識率の低下を防止できる。
【００１８】また、ダミーパターンは、半導体ウェハの
スクライブ領域に形成され、他のダミーパターンは、半
導体ウェハの製品領域およびスクライブ領域に形成され
る。これにより、製品領域のみならずスクライブ領域で
の平坦性も向上して、製品領域とスクライブ領域の境界
近傍での平坦性を向上し、製品歩留まりの向上に寄与で
きる。
スクライブ領域に形成され、他のダミーパターンは、半
導体ウェハの製品領域およびスクライブ領域に形成され
る。これにより、製品領域のみならずスクライブ領域で
の平坦性も向上して、製品領域とスクライブ領域の境界
近傍での平坦性を向上し、製品歩留まりの向上に寄与で
きる。
【００１９】本発明の半導体装置は、主面に半導体素子
が形成された半導体基板と、主面または主面上の何れか
の層に形成された第１パターンと、第１パターンの上層
に形成された第２パターンとを有する半導体装置であっ
て、第１パターンには第１ダミーパターンが含まれ、第
２パターンには、第１ダミーパターンと同一設計寸法の
パターンピッチおよびパターン幅を有する第２ダミーパ
ターンが含まれ、第２ダミーパターンは、その平面位置
において第１ダミーパターンのスペース上に形成されて
いる。このとき、第２ダミーパターンの何れかの端辺
は、その平面位置において、第１ダミーパターンに重な
って形成されているか、あるいは、第１ダミーパターン
と第２ダミーパターンとは、その平面位置において、ピ
ッチの半分の距離だけずれている。このような半導体装
置によれば、第１小面積ダミーパターンのパターン間に
はディッシングが生じるが、そのディッシングの生じた
部分の上層には第２小面積ダミーパターンが形成されて
おり、第２小面積ダミーパターン間に形成されるディッ
シングとの重なりを防止することができる。このため、
上下層間でのディッシングの重畳を抑制し、平坦性を向
上できる。
が形成された半導体基板と、主面または主面上の何れか
の層に形成された第１パターンと、第１パターンの上層
に形成された第２パターンとを有する半導体装置であっ
て、第１パターンには第１ダミーパターンが含まれ、第
２パターンには、第１ダミーパターンと同一設計寸法の
パターンピッチおよびパターン幅を有する第２ダミーパ
ターンが含まれ、第２ダミーパターンは、その平面位置
において第１ダミーパターンのスペース上に形成されて
いる。このとき、第２ダミーパターンの何れかの端辺
は、その平面位置において、第１ダミーパターンに重な
って形成されているか、あるいは、第１ダミーパターン
と第２ダミーパターンとは、その平面位置において、ピ
ッチの半分の距離だけずれている。このような半導体装
置によれば、第１小面積ダミーパターンのパターン間に
はディッシングが生じるが、そのディッシングの生じた
部分の上層には第２小面積ダミーパターンが形成されて
おり、第２小面積ダミーパターン間に形成されるディッ
シングとの重なりを防止することができる。このため、
上下層間でのディッシングの重畳を抑制し、平坦性を向
上できる。
【００２０】なお、前記半導体装置において、第１パタ
ーンには、さらに第１ダミーパターンよりも大きい面積
を有する他のダミーパターンが含まれ、第２パターンに
は、さらに光学的パターン認識の対象となるパターンが
含まれ、光学的パターン認識の対象となるパターンは、
他のダミーパターンの平面形状内に内包されるように形
成されてもよい。また、他のダミーパターンは、光学的
パターン認識の対象となるパターン周辺のパターン配置
禁止領域以上の面積で形成され、パターン配置禁止領域
には、第１ダミーパターンが配置されていない。また、
他のダミーパターンは、半導体ウェハのスクライブ領域
に形成され、第１および第２ダミーパターンは、半導体
ウェハの製品領域およびスクライブ領域に形成されても
よい。
ーンには、さらに第１ダミーパターンよりも大きい面積
を有する他のダミーパターンが含まれ、第２パターンに
は、さらに光学的パターン認識の対象となるパターンが
含まれ、光学的パターン認識の対象となるパターンは、
他のダミーパターンの平面形状内に内包されるように形
成されてもよい。また、他のダミーパターンは、光学的
パターン認識の対象となるパターン周辺のパターン配置
禁止領域以上の面積で形成され、パターン配置禁止領域
には、第１ダミーパターンが配置されていない。また、
他のダミーパターンは、半導体ウェハのスクライブ領域
に形成され、第１および第２ダミーパターンは、半導体
ウェハの製品領域およびスクライブ領域に形成されても
よい。
【００２１】また、前記何れの半導体装置においても、
第１パターンは、主面に形成された活性領域パターンで
あり、第２パターンは、半導体素子を構成するゲート電
極と同層に形成されたパターンとすることができる。
第１パターンは、主面に形成された活性領域パターンで
あり、第２パターンは、半導体素子を構成するゲート電
極と同層に形成されたパターンとすることができる。
【００２２】本発明の半導体装置の製造方法は、（ａ）
半導体基板の主面上または主面上の何れかの部材層上に
ダミーパターンが含まれた第１パターンを形成する工程
と、（ｂ）第１パターンが形成された主面上または第１
パターンにパターニングされた部材上に絶縁膜を堆積
し、絶縁膜に研磨を施して表面を平坦化する工程と、
（ｃ）平坦化された表面の上層に光学的パターン認識の
対象となるパターンが含まれた第２パターンを形成する
工程とを有し、光学的パターン認識の対象となるパター
ンは、ダミーパターンの平面形状内に内包されるように
形成する。
半導体基板の主面上または主面上の何れかの部材層上に
ダミーパターンが含まれた第１パターンを形成する工程
と、（ｂ）第１パターンが形成された主面上または第１
パターンにパターニングされた部材上に絶縁膜を堆積
し、絶縁膜に研磨を施して表面を平坦化する工程と、
（ｃ）平坦化された表面の上層に光学的パターン認識の
対象となるパターンが含まれた第２パターンを形成する
工程とを有し、光学的パターン認識の対象となるパター
ンは、ダミーパターンの平面形状内に内包されるように
形成する。
【００２３】前記製造方法において、さらに、光学的パ
ターン認識の対象となるパターンを光学的に検出して、
半導体基体の位置合わせを行う工程を有することができ
る。
ターン認識の対象となるパターンを光学的に検出して、
半導体基体の位置合わせを行う工程を有することができ
る。
【００２４】また、本発明の半導体装置の製造方法は、
（ａ）半導体基体の主面上または主面上のいずれかの部
材層上にダミーパターンが含まれた第１パターンを形成
する工程と、（ｂ）第１パターンの上層に光学的パター
ン認識の対象となるパターンが含まれた第２パターンを
形成する工程と、（ｃ）光学的パターン認識の対象とな
るパターンを光学的に検出して、半導体基体の位置合わ
せを行う工程とを有し、光学的パターン認識の対象とな
るパターンは、ダミーパターンの平面形状内に内包され
るように形成する。
（ａ）半導体基体の主面上または主面上のいずれかの部
材層上にダミーパターンが含まれた第１パターンを形成
する工程と、（ｂ）第１パターンの上層に光学的パター
ン認識の対象となるパターンが含まれた第２パターンを
形成する工程と、（ｃ）光学的パターン認識の対象とな
るパターンを光学的に検出して、半導体基体の位置合わ
せを行う工程とを有し、光学的パターン認識の対象とな
るパターンは、ダミーパターンの平面形状内に内包され
るように形成する。
【００２５】なお、何れの製造方法においても、ダミー
パターンは、光学的パターン認識の対象となるパターン
周辺のパターン配置禁止領域以上の面積で形成すること
ができる。
パターンは、光学的パターン認識の対象となるパターン
周辺のパターン配置禁止領域以上の面積で形成すること
ができる。
【００２６】また、第１パターンには、さらに第１ダミ
ーパターンが含まれ、第２パターンには、さらに第１ダ
ミーパターンと同一設計寸法のパターンピッチおよびパ
ターン幅を有する第２ダミーパターンが含まれ、第２ダ
ミーパターンは、その平面位置において第１ダミーパタ
ーンのスペース上に形成することができる。
ーパターンが含まれ、第２パターンには、さらに第１ダ
ミーパターンと同一設計寸法のパターンピッチおよびパ
ターン幅を有する第２ダミーパターンが含まれ、第２ダ
ミーパターンは、その平面位置において第１ダミーパタ
ーンのスペース上に形成することができる。
【００２７】また、第２ダミーパターンの何れかの端辺
は、その平面位置において、第１ダミーパターンに重な
るように形成するか、もしくは、第１ダミーパターンと
第２ダミーパターンとは、その平面位置において、ピッ
チの半分の距離だけずらして形成することができる。
は、その平面位置において、第１ダミーパターンに重な
るように形成するか、もしくは、第１ダミーパターンと
第２ダミーパターンとは、その平面位置において、ピッ
チの半分の距離だけずらして形成することができる。
【００２８】また、ダミーパターンを半導体ウェハのス
クライブ領域に形成し、第１および第２ダミーパターン
を半導体ウェハの製品領域およびスクライブ領域に形成
することができる。
クライブ領域に形成し、第１および第２ダミーパターン
を半導体ウェハの製品領域およびスクライブ領域に形成
することができる。
【００２９】また、第１パターンが転写される部材は半
導体基板であり、第２パターンが転写されて形成される
部材はゲート電極とすることができる。
導体基板であり、第２パターンが転写されて形成される
部材はゲート電極とすることができる。
【００３０】これら半導体装置の製造方法により、前記
した半導体装置を製造できる。
した半導体装置を製造できる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００３２】図１は、本実施の形態において半導体装置
の製造に用いるシリコンウェハを示した平面図である。
単結晶シリコンのウェハ１ｗには、ノッチ１ｎが付けら
れ、ウェハ１ｗの面指数の目印となる。ウェハ１ｗには
チップ１ｃが形成される。チップ１ｃはウェハ１ｗ内の
有効処理面積内に形成され、有効処理面積から逸脱した
チップ領域１ｇは利用されない。
の製造に用いるシリコンウェハを示した平面図である。
単結晶シリコンのウェハ１ｗには、ノッチ１ｎが付けら
れ、ウェハ１ｗの面指数の目印となる。ウェハ１ｗには
チップ１ｃが形成される。チップ１ｃはウェハ１ｗ内の
有効処理面積内に形成され、有効処理面積から逸脱した
チップ領域１ｇは利用されない。
【００３３】図２は、ウェハ１ｗのチップ１ｃを拡大し
て示した平面図である。チップ１ｃは、後にスクライブ
ラインＳＬでスクライブされ、分断される。以下に説明
する工程では、ウェハ１ｗの状態で各工程が実施され、
チップ１ｃに分断されるのは最終工程においてである。
て示した平面図である。チップ１ｃは、後にスクライブ
ラインＳＬでスクライブされ、分断される。以下に説明
する工程では、ウェハ１ｗの状態で各工程が実施され、
チップ１ｃに分断されるのは最終工程においてである。
【００３４】本実施の形態では、代表的なＤＲＡＭのチ
ップ１ｃを例示する。他の製品、たとえばＣＰＵ等のロ
ジック製品、ＳＲＡＭ（static Random Access Memory
）、一括消去型電気的書き換え可能メモリ（いわゆる
フラッシュＥＥＰＲＯＭ：Electrical Erasable Read O
nly Memory）等のメモリ素子、ロジック回路とメモリ素
子とを１チップ上に混在させたシステムＬＳＩ等であっ
てもよい。チップ１ｃ内には、メモリセルアレイＭＡ、
直接周辺回路ＰＣｄ、間接周辺回路ＰＣｉが形成されて
いる。メモリセルアレイＭＡには、ＤＲＡＭのメモリセ
ルが形成されている。メモリセルＭＡの周辺には、直接
周辺回路ＰＣｄが形成されている。チップ１ｃの中心領
域には間接周辺回路ＰＣｉが形成されている。
ップ１ｃを例示する。他の製品、たとえばＣＰＵ等のロ
ジック製品、ＳＲＡＭ（static Random Access Memory
）、一括消去型電気的書き換え可能メモリ（いわゆる
フラッシュＥＥＰＲＯＭ：Electrical Erasable Read O
nly Memory）等のメモリ素子、ロジック回路とメモリ素
子とを１チップ上に混在させたシステムＬＳＩ等であっ
てもよい。チップ１ｃ内には、メモリセルアレイＭＡ、
直接周辺回路ＰＣｄ、間接周辺回路ＰＣｉが形成されて
いる。メモリセルアレイＭＡには、ＤＲＡＭのメモリセ
ルが形成されている。メモリセルＭＡの周辺には、直接
周辺回路ＰＣｄが形成されている。チップ１ｃの中心領
域には間接周辺回路ＰＣｉが形成されている。
【００３５】図３は、スクライブラインＳＬの領域を含
むチップ１ｃの端部領域を示した平面図である。図３に
おいては、半導体基板１（ウェハ１ｗ、チップ１ｃ）に
素子分離領域が形成された段階の様子を示している。な
お、スクライブ領域ＳＲ以外は製品領域ＰＲである。
むチップ１ｃの端部領域を示した平面図である。図３に
おいては、半導体基板１（ウェハ１ｗ、チップ１ｃ）に
素子分離領域が形成された段階の様子を示している。な
お、スクライブ領域ＳＲ以外は製品領域ＰＲである。
【００３６】スクライブ領域ＳＲには、素子分離領域の
形成の際に同時に形成されるターゲットパターンＴ１、
大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓ
が形成されている。スクライブ領域ＳＲには、その他Ｔ
ＥＧ（Test Equipment Group）用の素子等が形成されて
いるが、図では省略している。ターゲットパターンＴ１
は、素子分離領域パターンが形成される工程で同時に形
成されるパターンであり、後に説明するゲート電極パタ
ーンを形成する際の露光工程における位置合わせで用い
る。つまり、ゲート電極パターンのマスク合わせを行う
際の位置検出用のターゲットとして用いる。露光装置で
は、たとえばターゲットを光学的にパターン認識してウ
ェハに対するマスクの位置合わせを行なった後、フォト
レジスト膜を露光する。
形成の際に同時に形成されるターゲットパターンＴ１、
大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓ
が形成されている。スクライブ領域ＳＲには、その他Ｔ
ＥＧ（Test Equipment Group）用の素子等が形成されて
いるが、図では省略している。ターゲットパターンＴ１
は、素子分離領域パターンが形成される工程で同時に形
成されるパターンであり、後に説明するゲート電極パタ
ーンを形成する際の露光工程における位置合わせで用い
る。つまり、ゲート電極パターンのマスク合わせを行う
際の位置検出用のターゲットとして用いる。露光装置で
は、たとえばターゲットを光学的にパターン認識してウ
ェハに対するマスクの位置合わせを行なった後、フォト
レジスト膜を露光する。
【００３７】大面積ダミーパターンＤＬおよび小面積ダ
ミーパターンＤｓも素子分離領域パターンが形成される
工程で同時に形成されるパターンである。大面積ダミー
パターンＤＬ上には、ゲート電極パターンと同時に形成
されるターゲットパターンＴ２が形成される。ターゲッ
トパターンＴ２はさらに上層のパターン、たとえば配線
パターンや接続孔パターンを形成する際の露光工程にお
ける位置合わせで用いる。大面積ダミーパターンＤＬを
配置することによりターゲットパターン領域のディッシ
ングを防止して、ターゲットパターンの認識率を向上
し、微細加工を有利に行える。従来ターゲットパターン
周辺にはダミーパターンを配置しておらず、このためタ
ーゲットパターン周辺の表面平坦性が阻害されていた
が、ターゲットパターン下部に大面積ダミーパターンＤ
Ｌを配置することにより平坦性を向上し、ターゲットパ
ターンの認識率を向上できるようにしたものである。な
お、大面積ダミーパターンＤＬはターゲットパターンを
内包できるようにターゲットパターンよりも大きく形成
される。すなわち、光学的にパターン認識するターゲッ
トパターン領域の下には、大面積ダミーパターンＤＬが
存在するので、ディッシングを防止してターゲットパタ
ーンの認識率を向上できる。またターゲットパターンの
周辺には、ターゲットのパターン認識を阻害しないよう
にあらゆるパターンの配置が禁止される領域が存在す
る。大面積ダミーパターンＤＬはこのようなパターン配
置禁止領域以上の面積で形成される。このため、大面積
ダミーパターンＤＬは、露光装置にとってはパターンと
して認識されず、ターゲットパターンＴ１、Ｔ２の認識
率を低下させることがない。
ミーパターンＤｓも素子分離領域パターンが形成される
工程で同時に形成されるパターンである。大面積ダミー
パターンＤＬ上には、ゲート電極パターンと同時に形成
されるターゲットパターンＴ２が形成される。ターゲッ
トパターンＴ２はさらに上層のパターン、たとえば配線
パターンや接続孔パターンを形成する際の露光工程にお
ける位置合わせで用いる。大面積ダミーパターンＤＬを
配置することによりターゲットパターン領域のディッシ
ングを防止して、ターゲットパターンの認識率を向上
し、微細加工を有利に行える。従来ターゲットパターン
周辺にはダミーパターンを配置しておらず、このためタ
ーゲットパターン周辺の表面平坦性が阻害されていた
が、ターゲットパターン下部に大面積ダミーパターンＤ
Ｌを配置することにより平坦性を向上し、ターゲットパ
ターンの認識率を向上できるようにしたものである。な
お、大面積ダミーパターンＤＬはターゲットパターンを
内包できるようにターゲットパターンよりも大きく形成
される。すなわち、光学的にパターン認識するターゲッ
トパターン領域の下には、大面積ダミーパターンＤＬが
存在するので、ディッシングを防止してターゲットパタ
ーンの認識率を向上できる。またターゲットパターンの
周辺には、ターゲットのパターン認識を阻害しないよう
にあらゆるパターンの配置が禁止される領域が存在す
る。大面積ダミーパターンＤＬはこのようなパターン配
置禁止領域以上の面積で形成される。このため、大面積
ダミーパターンＤＬは、露光装置にとってはパターンと
して認識されず、ターゲットパターンＴ１、Ｔ２の認識
率を低下させることがない。
【００３８】小面積ダミーパターンＤｓは、スクライブ
領域ＳＲおよび製品領域ＰＲに形成されている。すなわ
ち、ウェハＷの全面に形成されている。このように、小
面積ダミーパターンＤｓは、本来素子として機能するパ
ターンの間隔が広い領域に配置される。素子として機能
するパターン間の間隔が広く、このような広いパターン
間に小面積ダミーパターンＤｓが配置されない場合は、
パターン間でディッシングが生じる。このディッシング
はパターン間が広いほど大きな窪み量となるため、平坦
性が大きく阻害される。このような広いパターン間スペ
ースに小面積ダミーパターンＤｓを配置して平坦性を向
上する。小面積ダミーパターンＤｓのパターンサイズお
よびパターン間スペースは、素子を構成するパターンと
ほぼ同じオーダーの寸法で形成されるため、パターン間
隔が狭く、狭いパターン間隔に応じた小さなディッシン
グが生じる。このような状況は、ダミーパターンを配置
しない場合より窪み量を大幅に改善でき、平坦性を向上
できる。なお、小面積ダミーパターンＤｓのパターンサ
イズは、素子設計ルールと同一オーダーであるが、フォ
トリソグラフィの容易性と、ディッシング抑制に対する
効果から適当な値が選択される。素子設計ルールがたと
えば０．２μｍ程度である場合には、小面積ダミーパタ
ーンＤｓのパターンサイズも０．２μｍ程度にすること
ができる。しかし、露光光源にＫｒＦエキシマレーザを
用いる場合にはレベンソンマスク等を用いた解像度向上
手法を用いる必要が生じる。そのためマスク作成の容易
さを優先して小面積ダミーパターンＤｓのパターンサイ
ズ１μｍ程度、パターン間スペースを０．４μｍ程度に
することができる。その他フォトリソグラフィ工程の要
請から他の数値を選択することが可能であることはいう
までもない。ただし、あまりに大きなパターンサイズお
よびパターン間スペースであればパターン間スペースで
のディッシングが顕著となり好ましくない。
領域ＳＲおよび製品領域ＰＲに形成されている。すなわ
ち、ウェハＷの全面に形成されている。このように、小
面積ダミーパターンＤｓは、本来素子として機能するパ
ターンの間隔が広い領域に配置される。素子として機能
するパターン間の間隔が広く、このような広いパターン
間に小面積ダミーパターンＤｓが配置されない場合は、
パターン間でディッシングが生じる。このディッシング
はパターン間が広いほど大きな窪み量となるため、平坦
性が大きく阻害される。このような広いパターン間スペ
ースに小面積ダミーパターンＤｓを配置して平坦性を向
上する。小面積ダミーパターンＤｓのパターンサイズお
よびパターン間スペースは、素子を構成するパターンと
ほぼ同じオーダーの寸法で形成されるため、パターン間
隔が狭く、狭いパターン間隔に応じた小さなディッシン
グが生じる。このような状況は、ダミーパターンを配置
しない場合より窪み量を大幅に改善でき、平坦性を向上
できる。なお、小面積ダミーパターンＤｓのパターンサ
イズは、素子設計ルールと同一オーダーであるが、フォ
トリソグラフィの容易性と、ディッシング抑制に対する
効果から適当な値が選択される。素子設計ルールがたと
えば０．２μｍ程度である場合には、小面積ダミーパタ
ーンＤｓのパターンサイズも０．２μｍ程度にすること
ができる。しかし、露光光源にＫｒＦエキシマレーザを
用いる場合にはレベンソンマスク等を用いた解像度向上
手法を用いる必要が生じる。そのためマスク作成の容易
さを優先して小面積ダミーパターンＤｓのパターンサイ
ズ１μｍ程度、パターン間スペースを０．４μｍ程度に
することができる。その他フォトリソグラフィ工程の要
請から他の数値を選択することが可能であることはいう
までもない。ただし、あまりに大きなパターンサイズお
よびパターン間スペースであればパターン間スペースで
のディッシングが顕著となり好ましくない。
【００３９】なお、スクライブ領域ＳＲの幅は約１００
μｍである。
μｍである。
【００４０】図３において製品領域ＰＲには、前記小面
積ダミーパターンＤｓの他に、素子を構成する活性領域
が形成される。本実施の形態では、ＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transistor
）のチャネル領域を形成する活性領域Ｌ１、ウェル給
電用の活性領域Ｌ２、ガードバンド給電用の活性領域Ｌ
３を例示している。その他の活性領域が形成されても良
いことはいうまでもない。活性領域Ｌ１、Ｌ２、Ｌ３の
パターン間には、前記の通りの小面積ダミーパターンＤ
ｓが形成されている。なお、製品領域ＰＲにも前記同様
の大面積ダミーパターンＤＬが形成されていても良い。
積ダミーパターンＤｓの他に、素子を構成する活性領域
が形成される。本実施の形態では、ＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transistor
）のチャネル領域を形成する活性領域Ｌ１、ウェル給
電用の活性領域Ｌ２、ガードバンド給電用の活性領域Ｌ
３を例示している。その他の活性領域が形成されても良
いことはいうまでもない。活性領域Ｌ１、Ｌ２、Ｌ３の
パターン間には、前記の通りの小面積ダミーパターンＤ
ｓが形成されている。なお、製品領域ＰＲにも前記同様
の大面積ダミーパターンＤＬが形成されていても良い。
【００４１】図４は、製品領域ＰＲの活性領域Ｌ１、Ｌ
２を含む領域を拡大して示した平面図である。前記の通
り活性領域Ｌ１、Ｌ２のパターン間に小面積ダミーパタ
ーンＤｓが多数配置されている。前記したとおり、小面
積ダミーパターンＤｓのパターンサイズｄ１は約１μｍ
であり、パターン間隔Ｓ１は約０．４μｍである。
２を含む領域を拡大して示した平面図である。前記の通
り活性領域Ｌ１、Ｌ２のパターン間に小面積ダミーパタ
ーンＤｓが多数配置されている。前記したとおり、小面
積ダミーパターンＤｓのパターンサイズｄ１は約１μｍ
であり、パターン間隔Ｓ１は約０．４μｍである。
【００４２】小面積ダミーパターンＤｓは、パターンピ
ッチ（本実施の形態の場合１．４μｍ）の格子（グリッ
ド）に前記サイズのパターンが自動生成されて形成され
る。このとき、各格子点において、既に素子を構成する
活性領域Ｌ１、Ｌ２等が存在する部分には小面積ダミー
パターンＤｓが生成されないようにする。つまり、マス
ク設計装置において、活性領域Ｌ１、Ｌ２等のパターン
を拡大（expand）する図形演算を施す。この拡大された
パターン領域が小面積ダミーパターンＤｓの配置禁止領
域Ｒ１となる。次に、前記格子点のうち、配置禁止領域
Ｒ１内にある格子を図形演算で除外し、残った格子点に
小面積ダミーパターンＤｓを生成させ、この生成された
小面積ダミーパターンＤｓと活性領域Ｌ１、Ｌ２、Ｌ３
との加算（add ）をとって、マスク作成のデータとす
る。なお、大面積ダミーパターンＤＬについてもその周
辺に小面積ダミーパターンＤｓの配置禁止領域Ｒ１を形
成する。このため、expandの対象となるパターンに大面
積ダミーパターンＤＬも含める。このようにして容易に
ダミーパターンが配置されたマスクパターンを自動生成
できる。なお、手動あるいは配置禁止領域Ｒ１に相当す
る層（パターン配置レイヤー）を設けて、自動でその他
小面積ダミーパターンＤｓを配置したくない場所を特定
してこれを除外することも可能である。
ッチ（本実施の形態の場合１．４μｍ）の格子（グリッ
ド）に前記サイズのパターンが自動生成されて形成され
る。このとき、各格子点において、既に素子を構成する
活性領域Ｌ１、Ｌ２等が存在する部分には小面積ダミー
パターンＤｓが生成されないようにする。つまり、マス
ク設計装置において、活性領域Ｌ１、Ｌ２等のパターン
を拡大（expand）する図形演算を施す。この拡大された
パターン領域が小面積ダミーパターンＤｓの配置禁止領
域Ｒ１となる。次に、前記格子点のうち、配置禁止領域
Ｒ１内にある格子を図形演算で除外し、残った格子点に
小面積ダミーパターンＤｓを生成させ、この生成された
小面積ダミーパターンＤｓと活性領域Ｌ１、Ｌ２、Ｌ３
との加算（add ）をとって、マスク作成のデータとす
る。なお、大面積ダミーパターンＤＬについてもその周
辺に小面積ダミーパターンＤｓの配置禁止領域Ｒ１を形
成する。このため、expandの対象となるパターンに大面
積ダミーパターンＤＬも含める。このようにして容易に
ダミーパターンが配置されたマスクパターンを自動生成
できる。なお、手動あるいは配置禁止領域Ｒ１に相当す
る層（パターン配置レイヤー）を設けて、自動でその他
小面積ダミーパターンＤｓを配置したくない場所を特定
してこれを除外することも可能である。
【００４３】次に、前記した活性領域およびダミー領域
（素子分離領域）ＤＲの形成工程を含めて、本実施の形
態の半導体装置の製造方法を説明する。
（素子分離領域）ＤＲの形成工程を含めて、本実施の形
態の半導体装置の製造方法を説明する。
【００４４】図５〜図２３（図１７、図１８を除く）
は、本実施の形態の半導体装置の製造方法の一例を工程
順に示した断面図である。なお、以下の断面図におい
て、（ａ）は図３および図４におけるＡ−Ａ線断面を示
し、（ｂ）はＢ−Ｂ線断面を示す。また、（ａ）におい
て、ダミーパターンが形成されるダミー領域ＤＲ、回路
領域ＣＲ、給電用パターンが形成される給電領域ＳＲを
各々示す。回路領域ＣＲ、給電領域ＳＲでは小面積ダミ
ーパターンの形成が禁止される。（ｂ）において、ター
ゲットパターンが形成されるターゲット領域ＴＲ、小面
積ダミーパターン禁止領域ＩＲ、およびダミー領域ＤＲ
を各々示す。
は、本実施の形態の半導体装置の製造方法の一例を工程
順に示した断面図である。なお、以下の断面図におい
て、（ａ）は図３および図４におけるＡ−Ａ線断面を示
し、（ｂ）はＢ−Ｂ線断面を示す。また、（ａ）におい
て、ダミーパターンが形成されるダミー領域ＤＲ、回路
領域ＣＲ、給電用パターンが形成される給電領域ＳＲを
各々示す。回路領域ＣＲ、給電領域ＳＲでは小面積ダミ
ーパターンの形成が禁止される。（ｂ）において、ター
ゲットパターンが形成されるターゲット領域ＴＲ、小面
積ダミーパターン禁止領域ＩＲ、およびダミー領域ＤＲ
を各々示す。
【００４５】図５に示すように、半導体基板１（ウェハ
１ｗ）を用意し、薄いシリコン酸化（ＳｉＯ）膜２、シ
リコン窒化（ＳｉＮ）膜３を形成する。半導体基板１は
たとえばｐ型不純物が導入された数Ωｃｍ程度の抵抗率
を有する単結晶シリコンウェハである。シリコン酸化膜
２は、シリコン窒化膜３と半導体基板１との間のストレ
スを緩和するための犠牲膜であり、たとえば熱酸化法に
より形成される。シリコン窒化膜３は、後に説明する溝
を形成するためのマスクに用いる。シリコン窒化膜３の
膜厚は数百ｎｍとし、たとえばＣＶＤ（Chemical Vapor
Deposition ）法により形成する。
１ｗ）を用意し、薄いシリコン酸化（ＳｉＯ）膜２、シ
リコン窒化（ＳｉＮ）膜３を形成する。半導体基板１は
たとえばｐ型不純物が導入された数Ωｃｍ程度の抵抗率
を有する単結晶シリコンウェハである。シリコン酸化膜
２は、シリコン窒化膜３と半導体基板１との間のストレ
スを緩和するための犠牲膜であり、たとえば熱酸化法に
より形成される。シリコン窒化膜３は、後に説明する溝
を形成するためのマスクに用いる。シリコン窒化膜３の
膜厚は数百ｎｍとし、たとえばＣＶＤ（Chemical Vapor
Deposition ）法により形成する。
【００４６】次に、図６に示すように、シリコン窒化膜
３上にフォトレジスト膜４を形成する。フォトレジスト
膜４は、図３および図４で説明した活性領域Ｌ１、Ｌ
２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパ
ターンＤｓが形成される各領域を覆うように形成する。
前記したとおり、小面積ダミーパターンＤｓのサイズは
レベンソンマスクを用いる程の微細加工が要求されない
ため、小面積ダミーパターンＤｓの形成領域について
は、レベンソン方式等超解像技術に伴う焦点裕度の低下
による加工性の悪化が生じない。これによりマスク設計
を簡略化できる。
３上にフォトレジスト膜４を形成する。フォトレジスト
膜４は、図３および図４で説明した活性領域Ｌ１、Ｌ
２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパ
ターンＤｓが形成される各領域を覆うように形成する。
前記したとおり、小面積ダミーパターンＤｓのサイズは
レベンソンマスクを用いる程の微細加工が要求されない
ため、小面積ダミーパターンＤｓの形成領域について
は、レベンソン方式等超解像技術に伴う焦点裕度の低下
による加工性の悪化が生じない。これによりマスク設計
を簡略化できる。
【００４７】次に、図７に示すように、フォトレジスト
膜４の存在下でドライエッチングを施し、シリコン窒化
膜３およびシリコン酸化膜２をエッチングして除去す
る。
膜４の存在下でドライエッチングを施し、シリコン窒化
膜３およびシリコン酸化膜２をエッチングして除去す
る。
【００４８】フォトレジスト膜４を除去した後、図８に
示すように、シリコン窒化膜３の存在下でドライエッチ
ング（異方性エッチング）を施し、半導体基板１をエッ
チングして溝５を形成する。溝５の深さは数百ｎｍとす
る。本工程で形成された溝５のパターンは、前記図３お
よび図４で示した活性領域Ｌ１等のパターンの逆パター
ンである。
示すように、シリコン窒化膜３の存在下でドライエッチ
ング（異方性エッチング）を施し、半導体基板１をエッ
チングして溝５を形成する。溝５の深さは数百ｎｍとす
る。本工程で形成された溝５のパターンは、前記図３お
よび図４で示した活性領域Ｌ１等のパターンの逆パター
ンである。
【００４９】なお、本工程では、パターニングされたシ
リコン窒化膜３をハードマスクに用いている。このよう
に薄い膜厚のシリコン窒化膜３をハードマスクに用いる
ことによりエッチング特性を改善し、微細加工を容易に
することができる。シリコン窒化膜３をハードマスクに
用いることに代えて、フォトレジスト膜４の存在下で半
導体基板１にエッチングを施し溝５を形成しても良い。
この場合、工程が簡略化できる。
リコン窒化膜３をハードマスクに用いている。このよう
に薄い膜厚のシリコン窒化膜３をハードマスクに用いる
ことによりエッチング特性を改善し、微細加工を容易に
することができる。シリコン窒化膜３をハードマスクに
用いることに代えて、フォトレジスト膜４の存在下で半
導体基板１にエッチングを施し溝５を形成しても良い。
この場合、工程が簡略化できる。
【００５０】次に、図９に示すように、溝５の内部を含
む半導体基板１の全面にシリコン酸化膜６を形成する。
シリコン酸化膜６は、たとえばＴＥＯＳ（テトラエトキ
シシラン）ガスとオゾン（Ｏ3 ）を原料ガスとしたＣＶ
Ｄ法により形成できる。シリコン酸化膜６の膜厚は溝５
を埋め込むのに十分な膜厚とする。
む半導体基板１の全面にシリコン酸化膜６を形成する。
シリコン酸化膜６は、たとえばＴＥＯＳ（テトラエトキ
シシラン）ガスとオゾン（Ｏ3 ）を原料ガスとしたＣＶ
Ｄ法により形成できる。シリコン酸化膜６の膜厚は溝５
を埋め込むのに十分な膜厚とする。
【００５１】次に、図１０に示すように、ＣＭＰ法を用
いてシリコン酸化膜６を研磨する。研磨はシリコン窒化
膜３の表面が露出するまで行う。これにより溝５の領域
にのみシリコン酸化膜６を残存させて素子分離領域７を
形成する。
いてシリコン酸化膜６を研磨する。研磨はシリコン窒化
膜３の表面が露出するまで行う。これにより溝５の領域
にのみシリコン酸化膜６を残存させて素子分離領域７を
形成する。
【００５２】このとき、ダミー領域ＤＲでは、小面積ダ
ミーパターンＤｓが形成されているため、ディッシング
は小面積ダミーパターンＤｓのパターン間にのみわずか
に発生し、ダミーパターンが存在しない場合と比較して
格段に平坦性を向上できる。また、ターゲット領域ＴＲ
にも大面積ダミーパターンＤＬが形成されるため、グロ
ーバルなディッシングが防止され、当該領域での平坦性
を向上できる。ターゲット領域ＴＲは、本実施の形態の
場合スクライブ領域ＳＲに形成されており、ターゲット
領域ＴＲの平坦性の劣化は、時にターゲット領域ＴＲに
隣接する製品領域ＰＲの平坦性を低下させる。しかし、
本実施の形態では、ターゲット領域ＴＲに大面積ダミー
パターンＤＬが形成されるため、このような製品領域Ｐ
Ｒへの悪影響は発生しない。
ミーパターンＤｓが形成されているため、ディッシング
は小面積ダミーパターンＤｓのパターン間にのみわずか
に発生し、ダミーパターンが存在しない場合と比較して
格段に平坦性を向上できる。また、ターゲット領域ＴＲ
にも大面積ダミーパターンＤＬが形成されるため、グロ
ーバルなディッシングが防止され、当該領域での平坦性
を向上できる。ターゲット領域ＴＲは、本実施の形態の
場合スクライブ領域ＳＲに形成されており、ターゲット
領域ＴＲの平坦性の劣化は、時にターゲット領域ＴＲに
隣接する製品領域ＰＲの平坦性を低下させる。しかし、
本実施の形態では、ターゲット領域ＴＲに大面積ダミー
パターンＤＬが形成されるため、このような製品領域Ｐ
Ｒへの悪影響は発生しない。
【００５３】次に、図１１に示すように、シリコン窒化
膜３およびシリコン酸化膜２を除去して活性領域Ｌ１、
Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミー
パターンＤｓの表面を露出させる。前記図３および図４
の状態は、本工程が終了した段階を示している。シリコ
ン窒化膜３の除去には、たとえば熱リン酸を用いたウェ
ットエッチングを用いる。その後、フッ化水素（ＨＦ）
を用いてシリコン酸化膜２と素子分離領域７の表面を適
度にエッチングして、図１１に示すようなほぼ平坦な表
面が実現される。
膜３およびシリコン酸化膜２を除去して活性領域Ｌ１、
Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミー
パターンＤｓの表面を露出させる。前記図３および図４
の状態は、本工程が終了した段階を示している。シリコ
ン窒化膜３の除去には、たとえば熱リン酸を用いたウェ
ットエッチングを用いる。その後、フッ化水素（ＨＦ）
を用いてシリコン酸化膜２と素子分離領域７の表面を適
度にエッチングして、図１１に示すようなほぼ平坦な表
面が実現される。
【００５４】次に、図１２に示すように、図示しないフ
ォトレジスト膜を形成し、ｐ型あるいはｎ型の不純物を
イオン注入して、ディープウェル８、ｎ型ウェル９、ｐ
型ウェル１０を形成する。ディープウェル（deep well
）８は、ｐ型ウェル１０を半導体基板１から電気的に
分離する機能がある。
ォトレジスト膜を形成し、ｐ型あるいはｎ型の不純物を
イオン注入して、ディープウェル８、ｎ型ウェル９、ｐ
型ウェル１０を形成する。ディープウェル（deep well
）８は、ｐ型ウェル１０を半導体基板１から電気的に
分離する機能がある。
【００５５】次に、図１３に示すように、ゲート絶縁膜
となるシリコン酸化膜１１、ゲート電極となる多結晶シ
リコン膜１２およびタングステンシリサイド（ＷＳｉ）
膜１３、キャップ絶縁膜となるシリコン窒化膜１４を堆
積する。シリコン酸化膜１１は、たとえば熱酸化あるい
は熱ＣＶＤ法により形成され、数ｎｍの膜厚を有する。
多結晶シリコン膜１２は、たとえばＣＶＤ法で形成さ
れ、ｎ型またはｐ型の不純物が導入される。膜厚は数百
ｎｍである。タングステンシリサイド膜１３は、ＣＶＤ
法、またはスパッタ法により形成され、同様に膜厚は数
百ｎｍである。タングステンシリサイド膜１３は、ゲー
ト電極（ゲート配線）のシート抵抗を低減し、素子の応
答速度の向上に寄与する。シリコン窒化膜１４は、たと
えばＣＶＤ法により形成され、膜厚は数百ｎｍである。
となるシリコン酸化膜１１、ゲート電極となる多結晶シ
リコン膜１２およびタングステンシリサイド（ＷＳｉ）
膜１３、キャップ絶縁膜となるシリコン窒化膜１４を堆
積する。シリコン酸化膜１１は、たとえば熱酸化あるい
は熱ＣＶＤ法により形成され、数ｎｍの膜厚を有する。
多結晶シリコン膜１２は、たとえばＣＶＤ法で形成さ
れ、ｎ型またはｐ型の不純物が導入される。膜厚は数百
ｎｍである。タングステンシリサイド膜１３は、ＣＶＤ
法、またはスパッタ法により形成され、同様に膜厚は数
百ｎｍである。タングステンシリサイド膜１３は、ゲー
ト電極（ゲート配線）のシート抵抗を低減し、素子の応
答速度の向上に寄与する。シリコン窒化膜１４は、たと
えばＣＶＤ法により形成され、膜厚は数百ｎｍである。
【００５６】なお、ここではタングステンシリサイド膜
１３を例示しているが、チタンシリサイド（ＴｉＳｉ）
膜、コバルトシリサイド（ＣｏＳｉ）膜等他の金属シリ
サイド膜を用いることができる。また、タングステンシ
リサイド膜１３と多結晶シリコン膜１２との積層膜を例
示しているが、多結晶シリコン膜、バリア膜、タングス
テン（Ｗ）等金属膜の積層膜であってもよい。この場合
さらにゲート電極（ゲート配線）の抵抗率を低減でき
る。バリア膜には窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）、窒化タンタル（ＴａＮ）等窒化金属膜を
用いることができる。金属膜にはタングステンの他、タ
ンタル（Ｔａ）、チタン（Ｔｉ）等を用いることができ
る。
１３を例示しているが、チタンシリサイド（ＴｉＳｉ）
膜、コバルトシリサイド（ＣｏＳｉ）膜等他の金属シリ
サイド膜を用いることができる。また、タングステンシ
リサイド膜１３と多結晶シリコン膜１２との積層膜を例
示しているが、多結晶シリコン膜、バリア膜、タングス
テン（Ｗ）等金属膜の積層膜であってもよい。この場合
さらにゲート電極（ゲート配線）の抵抗率を低減でき
る。バリア膜には窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）、窒化タンタル（ＴａＮ）等窒化金属膜を
用いることができる。金属膜にはタングステンの他、タ
ンタル（Ｔａ）、チタン（Ｔｉ）等を用いることができ
る。
【００５７】次に、図１４に示すように、シリコン窒化
膜１４上にフォトレジスト膜１５を形成し、ドライエッ
チング（異方性エッチング）を施して、図１５に示すよ
うに、シリコン窒化膜１４をパターニングする。これに
よりキャップ絶縁膜１６を形成する。このキャップ絶縁
膜１６のパターンについては後に説明する。なお、フォ
トレジスト膜１５を形成するための露光工程では、前記
ターゲットＴ１がマスク合わせの位置検出に用いられ
る。
膜１４上にフォトレジスト膜１５を形成し、ドライエッ
チング（異方性エッチング）を施して、図１５に示すよ
うに、シリコン窒化膜１４をパターニングする。これに
よりキャップ絶縁膜１６を形成する。このキャップ絶縁
膜１６のパターンについては後に説明する。なお、フォ
トレジスト膜１５を形成するための露光工程では、前記
ターゲットＴ１がマスク合わせの位置検出に用いられ
る。
【００５８】次に、フォトレジスト膜１５をアッシング
等で除去し、図１６に示すように、キャップ絶縁膜１６
の存在下でタングステンシリサイド膜１３，多結晶シリ
コン膜１２、シリコン酸化膜１１にエッチング（異方性
エッチング）を施し、ゲート電極１７を形成する。
等で除去し、図１６に示すように、キャップ絶縁膜１６
の存在下でタングステンシリサイド膜１３，多結晶シリ
コン膜１２、シリコン酸化膜１１にエッチング（異方性
エッチング）を施し、ゲート電極１７を形成する。
【００５９】このとき、ゲート電極１７と同時に第２小
面積ダミーパターンＤｓ２とターゲットＴ２が形成され
る。
面積ダミーパターンＤｓ２とターゲットＴ２が形成され
る。
【００６０】図１７はこの段階での状態を示す平面図で
あり図３に相当する。また、図１８は、図４に相当する
拡大平面図である。
あり図３に相当する。また、図１８は、図４に相当する
拡大平面図である。
【００６１】図１７に示すように、スクライブ領域ＳＲ
には小面積ダミーパターンＤｓ２の他にターゲットＴ２
が形成される。ターゲットＴ２は後の工程、たとえば配
線形成あるいは接続孔形成工程の露光の際に用いられ
る。ターゲットＴ２は、大面積ダミーパターンＤＬ上に
形成され、それに内包されるように形成される。また、
ターゲットＴ２の周辺には、後にターゲットＴ２が用い
られる際に認識率の低下を防ぐためにパターン配置禁止
領域Ｒ２が設けられるが、大面積ダミーパターンＤＬは
このパターン配置禁止領域Ｒ２よりも大きく形成され
る。これによりパターン配置禁止領域Ｒ２内にはターゲ
ットＴ２を除きパターンが形成されない状態となり、タ
ーゲットＴ２の認識を正確に行うことができる。また、
大面積ダミーパターンＤＬ上にターゲットＴ２が形成さ
れるため、ターゲットＴ２は窪んだ下地上に形成される
のではなく、平坦化された下地上に形成される。このた
め、後にターゲットＴ２を用いる露光工程において、タ
ーゲットＴ２の認識を正確に行え、マスク合わせ精度を
向上できる。さらに、ターゲットＴ２の下部に大面積ダ
ミーパターンＤＬが形成されているため、当該領域の平
坦性が向上し、その周辺、特にターゲットＴ２に近接す
る製品領域ＰＲの平坦性を向上してフォトリソグラフィ
マージンを向上し、エッチング加工を容易にできる。
には小面積ダミーパターンＤｓ２の他にターゲットＴ２
が形成される。ターゲットＴ２は後の工程、たとえば配
線形成あるいは接続孔形成工程の露光の際に用いられ
る。ターゲットＴ２は、大面積ダミーパターンＤＬ上に
形成され、それに内包されるように形成される。また、
ターゲットＴ２の周辺には、後にターゲットＴ２が用い
られる際に認識率の低下を防ぐためにパターン配置禁止
領域Ｒ２が設けられるが、大面積ダミーパターンＤＬは
このパターン配置禁止領域Ｒ２よりも大きく形成され
る。これによりパターン配置禁止領域Ｒ２内にはターゲ
ットＴ２を除きパターンが形成されない状態となり、タ
ーゲットＴ２の認識を正確に行うことができる。また、
大面積ダミーパターンＤＬ上にターゲットＴ２が形成さ
れるため、ターゲットＴ２は窪んだ下地上に形成される
のではなく、平坦化された下地上に形成される。このた
め、後にターゲットＴ２を用いる露光工程において、タ
ーゲットＴ２の認識を正確に行え、マスク合わせ精度を
向上できる。さらに、ターゲットＴ２の下部に大面積ダ
ミーパターンＤＬが形成されているため、当該領域の平
坦性が向上し、その周辺、特にターゲットＴ２に近接す
る製品領域ＰＲの平坦性を向上してフォトリソグラフィ
マージンを向上し、エッチング加工を容易にできる。
【００６２】なお、スクライブ領域ＳＲには、小面積ダ
ミーパターンＤｓ２も形成される。これにより、当該領
域の平坦性を向上できる。但し、小面積ダミーパターン
の配置禁止領域Ｒ１には配置されない。小面積ダミーパ
ターンＤｓ２については後に説明する。
ミーパターンＤｓ２も形成される。これにより、当該領
域の平坦性を向上できる。但し、小面積ダミーパターン
の配置禁止領域Ｒ１には配置されない。小面積ダミーパ
ターンＤｓ２については後に説明する。
【００６３】製品領域ＰＲには、ゲート電極１７が形成
される。また、ゲート電極１７のパターン間には小面積
ダミーパターンＤｓ２が多数配置される。図３の場合と
同様に、小面積ダミーパターンの配置禁止領域Ｒ１には
配置されない。配置禁止領域Ｒ１の生成法については前
記と同様である。
される。また、ゲート電極１７のパターン間には小面積
ダミーパターンＤｓ２が多数配置される。図３の場合と
同様に、小面積ダミーパターンの配置禁止領域Ｒ１には
配置されない。配置禁止領域Ｒ１の生成法については前
記と同様である。
【００６４】図１８に示すように、小面積ダミーパター
ンＤｓ２は、下層の小面積ダミーパターンＤｓのパター
ン間スペース上に形成される。すなわち、小面積ダミー
パターンＤｓ２と下層の小面積ダミーパターンＤｓとの
パターンはそのピッチが半分だけずれた状態で形成され
る。つまり、小面積ダミーパターンＤｓ２は小面積ダミ
ーパターンＤｓに対してｘ方向にＰｘだけ、またｙ方向
にＰｙだけずらして形成する。Ｐｘ、Ｐｙともにたとえ
ば０．７μｍである。このようにハーフピッチだけずら
して小面積ダミーパターンＤｓ２を形成することによ
り、下層で発生したディッシングの影響をなくして平坦
性の向上を図れる。すなわち、下層のディッシングは小
面積ダミーパターンＤｓのスペース部に生じ、その上部
には小面積ダミーパターンＤＳ２が形成されるため、デ
ィッシングが重畳されることがない。小面積ダミーパタ
ーンＤｓ２によるディッシングはそのスペース部で生じ
るが、この下層には小面積ダミーパターンＤｓが形成さ
れており、そもそもディッシングは生じていない。つま
り、本実施の形態のように小面積ダミーパターンＤｓ、
Ｄｓ２を配置すると、下層でディッシングの生じている
領域の上層ではディッシングを生じず、上層でディッシ
ングを生じる部分は、下層でディッシングを生じない領
域上に形成される。これにより、２つの層を総合したデ
ィッシング量を低減して、全体の平坦性を低減できる。
ンＤｓ２は、下層の小面積ダミーパターンＤｓのパター
ン間スペース上に形成される。すなわち、小面積ダミー
パターンＤｓ２と下層の小面積ダミーパターンＤｓとの
パターンはそのピッチが半分だけずれた状態で形成され
る。つまり、小面積ダミーパターンＤｓ２は小面積ダミ
ーパターンＤｓに対してｘ方向にＰｘだけ、またｙ方向
にＰｙだけずらして形成する。Ｐｘ、Ｐｙともにたとえ
ば０．７μｍである。このようにハーフピッチだけずら
して小面積ダミーパターンＤｓ２を形成することによ
り、下層で発生したディッシングの影響をなくして平坦
性の向上を図れる。すなわち、下層のディッシングは小
面積ダミーパターンＤｓのスペース部に生じ、その上部
には小面積ダミーパターンＤＳ２が形成されるため、デ
ィッシングが重畳されることがない。小面積ダミーパタ
ーンＤｓ２によるディッシングはそのスペース部で生じ
るが、この下層には小面積ダミーパターンＤｓが形成さ
れており、そもそもディッシングは生じていない。つま
り、本実施の形態のように小面積ダミーパターンＤｓ、
Ｄｓ２を配置すると、下層でディッシングの生じている
領域の上層ではディッシングを生じず、上層でディッシ
ングを生じる部分は、下層でディッシングを生じない領
域上に形成される。これにより、２つの層を総合したデ
ィッシング量を低減して、全体の平坦性を低減できる。
【００６５】なお、上層の小面積ダミーパターンＤｓ２
がパターン配置禁止領域Ｒ１に形成されないことは小面
積ダミーパターンＤｓの場合と同様である。また、小面
積ダミーパターンＤｓ２の発生方法も、格子位置をハー
フピッチシフトさせる点を除き小面積ダミーパターンＤ
ｓの場合と同様である。
がパターン配置禁止領域Ｒ１に形成されないことは小面
積ダミーパターンＤｓの場合と同様である。また、小面
積ダミーパターンＤｓ２の発生方法も、格子位置をハー
フピッチシフトさせる点を除き小面積ダミーパターンＤ
ｓの場合と同様である。
【００６６】また、ここでは小面積ダミーパターンＤｓ
とＤｓ２とをハーフピッチシフトさせた例を説明した
が、シフト量は、Ｄｓ２の端辺がＤｓ１に重なるように
形成される限り任意である。すなわち、Ｄｓ２はＤｓ１
のスペース部の上部に形成されていればよい。
とＤｓ２とをハーフピッチシフトさせた例を説明した
が、シフト量は、Ｄｓ２の端辺がＤｓ１に重なるように
形成される限り任意である。すなわち、Ｄｓ２はＤｓ１
のスペース部の上部に形成されていればよい。
【００６７】次に、図１９に示すように、不純物をイオ
ン注入して不純物半導体領域１９を形成する。不純物半
導体領域１９には低濃度の不純物を導入する。なお、注
入される不純物の導電型は、形成されるＭＩＳＦＥＴの
チャネル型により打ち分けられる。ｎ型ウェル領域には
ｐ型不純物が注入され、ｐチャネルＭＩＳＦＥＴが形成
される。ｐウェル領域にはｎ型不純物が導入され、ｎチ
ャネルＭＩＳＦＥＴが形成される。
ン注入して不純物半導体領域１９を形成する。不純物半
導体領域１９には低濃度の不純物を導入する。なお、注
入される不純物の導電型は、形成されるＭＩＳＦＥＴの
チャネル型により打ち分けられる。ｎ型ウェル領域には
ｐ型不純物が注入され、ｐチャネルＭＩＳＦＥＴが形成
される。ｐウェル領域にはｎ型不純物が導入され、ｎチ
ャネルＭＩＳＦＥＴが形成される。
【００６８】次に、図２０に示すように、半導体基板１
の全面にたとえばシリコン窒化膜を形成し、これに異方
性エッチングを施して、サイドウォールスペーサ２０を
形成する。その後、イオン注入を行って、不純物半導体
領域２１を形成する。不純物半導体領域２１は、前記同
様に領域によってその導電型が適当になるように不純物
イオンを打ち分ける。不純物半導体領域２１には高濃度
の不純物が挿入され、不純物半導体領域１９とともにＬ
ＤＤ（Lightly Doped Drain ）構造のソース・ドレイン
を構成する。
の全面にたとえばシリコン窒化膜を形成し、これに異方
性エッチングを施して、サイドウォールスペーサ２０を
形成する。その後、イオン注入を行って、不純物半導体
領域２１を形成する。不純物半導体領域２１は、前記同
様に領域によってその導電型が適当になるように不純物
イオンを打ち分ける。不純物半導体領域２１には高濃度
の不純物が挿入され、不純物半導体領域１９とともにＬ
ＤＤ（Lightly Doped Drain ）構造のソース・ドレイン
を構成する。
【００６９】次に、図２１に示すように、ゲート電極パ
ターンを埋め込むシリコン酸化膜２２を形成し、図２２
に示すように、シリコン酸化膜２２にＣＭＰ法による研
磨を施してその表面を平坦化する。この平坦化の際、ゲ
ート電極パターンと同層に小面積ダミーパターンＤｓ２
が形成されているため、平坦性の向上が図れる。特に、
下層の小面積ダミーパターンＤｓに対してハーフピッチ
ずらして上層の小面積ダミーパターンＤｓ２が形成され
ているため、パターン間スペースでのディッシングを２
層間に渡り重畳させることがない。このためディッシン
グの重なりによる平坦性の低下を抑制できる。また、タ
ーゲットＴ２の領域にはその下層に大面積ダミーパター
ンＤＬが形成されているため、グローバルなディッシン
グを生じず、スクライブ領域ＳＲにおいても平坦性を向
上できる。これにより製品領域ＰＲに悪影響を生じず、
歩留まり等の向上を図れる。なお、スクライブ領域ＳＲ
にも小面積ダミーパターンＤｓ２が配置されているので
製品領域ＰＲと同様に平坦性を改善できる。
ターンを埋め込むシリコン酸化膜２２を形成し、図２２
に示すように、シリコン酸化膜２２にＣＭＰ法による研
磨を施してその表面を平坦化する。この平坦化の際、ゲ
ート電極パターンと同層に小面積ダミーパターンＤｓ２
が形成されているため、平坦性の向上が図れる。特に、
下層の小面積ダミーパターンＤｓに対してハーフピッチ
ずらして上層の小面積ダミーパターンＤｓ２が形成され
ているため、パターン間スペースでのディッシングを２
層間に渡り重畳させることがない。このためディッシン
グの重なりによる平坦性の低下を抑制できる。また、タ
ーゲットＴ２の領域にはその下層に大面積ダミーパター
ンＤＬが形成されているため、グローバルなディッシン
グを生じず、スクライブ領域ＳＲにおいても平坦性を向
上できる。これにより製品領域ＰＲに悪影響を生じず、
歩留まり等の向上を図れる。なお、スクライブ領域ＳＲ
にも小面積ダミーパターンＤｓ２が配置されているので
製品領域ＰＲと同様に平坦性を改善できる。
【００７０】ここでは、スクライブ領域ＳＲにターゲッ
トＴ２を形成した例を示しているが、ターゲットＴ２は
製品領域ＰＲに形成されてもよい。また、パターン認識
の必要なパターンとして、ここではターゲットパターン
を例示したが、その他、光学的パターン認識の対象とな
るパターンであれば本発明を適用できることはもちろん
である。たとえばマスク合わせの品質管理のために用い
る検査用パターン、膜厚をモニタするための検査パター
ン、レーザ救済に用いるための位置検出用パターン等で
あってもよい。
トＴ２を形成した例を示しているが、ターゲットＴ２は
製品領域ＰＲに形成されてもよい。また、パターン認識
の必要なパターンとして、ここではターゲットパターン
を例示したが、その他、光学的パターン認識の対象とな
るパターンであれば本発明を適用できることはもちろん
である。たとえばマスク合わせの品質管理のために用い
る検査用パターン、膜厚をモニタするための検査パター
ン、レーザ救済に用いるための位置検出用パターン等で
あってもよい。
【００７１】次に、図２３に示すように、シリコン酸化
膜２２に接続孔２３を形成し、接続孔２３内に接続プラ
グ２４を形成する。さらにシリコン酸化膜２２上に配線
２５を形成する。
膜２２に接続孔２３を形成し、接続孔２３内に接続プラ
グ２４を形成する。さらにシリコン酸化膜２２上に配線
２５を形成する。
【００７２】接続孔２３の形成は、フォトレジスト膜
（図示せず）をマスクとして異方性エッチングにより行
える。このフォトレジスト膜の形成の際、つまり、本工
程での露光には、前記したターゲットＴ２をマスク合わ
せの位置検出に用いることができる。接続プラグには、
たとえば多結晶シリコンの他、窒化チタン膜、タングス
テン膜の積層膜を用いることができる。接続プラグの形
成には、接続孔の開口後これを埋め込む導電材料を形成
し、ＣＭＰ法を用いて接続孔以外の領域の導電膜を除去
することにより行える。
（図示せず）をマスクとして異方性エッチングにより行
える。このフォトレジスト膜の形成の際、つまり、本工
程での露光には、前記したターゲットＴ２をマスク合わ
せの位置検出に用いることができる。接続プラグには、
たとえば多結晶シリコンの他、窒化チタン膜、タングス
テン膜の積層膜を用いることができる。接続プラグの形
成には、接続孔の開口後これを埋め込む導電材料を形成
し、ＣＭＰ法を用いて接続孔以外の領域の導電膜を除去
することにより行える。
【００７３】配線２５の形成は、同様にフォトレジスト
膜（図示せず）をマスクとして異方性エッチングにより
行える。このフォトレジスト膜の形成の際、つまり、本
工程での露光には、前記したターゲットＴ２をマスク合
わせの位置検出に用いることができる。配線２５には、
たとえばタングステン、窒化チタンとタングステンとの
積層膜等金属材料を用いることができる。配線２５の形
成には、前記金属材料の成膜後、これをパターニングす
ることにより行える。
膜（図示せず）をマスクとして異方性エッチングにより
行える。このフォトレジスト膜の形成の際、つまり、本
工程での露光には、前記したターゲットＴ２をマスク合
わせの位置検出に用いることができる。配線２５には、
たとえばタングステン、窒化チタンとタングステンとの
積層膜等金属材料を用いることができる。配線２５の形
成には、前記金属材料の成膜後、これをパターニングす
ることにより行える。
【００７４】さらに、第２層、第３層等上層の配線を形
成して多層配線構造にすることができるが、前記配線２
５の場合と同様に形成できるのでその説明は省略する。
成して多層配線構造にすることができるが、前記配線２
５の場合と同様に形成できるのでその説明は省略する。
【００７５】図２４は、ウェハプロセスが終了した後
に、スクライブ領域ＳＲをスクライブした段階の状態を
示す平面図である。スクライブラインＳＬによりウェハ
１ｗが分断され、チップ１ｃが形成される。スクライブ
ラインＳＬの幅は、ブレード幅（たとえば３５μｍ）に
遊びが加わった寸法となる。このため、チップ１ｃで
は、製品領域ＰＲ端部からチップ１ｃの端部までの距離
として数十μｍ程度の領域が残存する。この残存領域に
前記したターゲットＴ１、Ｔ２、大面積ダミーパターン
ＤＬ、の一部が残存する。なお、図２４においては、タ
ーゲットＴ３が表示されている。これは第１層の配線２
５をパターニング際に同時に形成されたターゲットパタ
ーンである。ターゲットＴ３はその上層の配線あるいは
スルーホールの形成に用いられる。
に、スクライブ領域ＳＲをスクライブした段階の状態を
示す平面図である。スクライブラインＳＬによりウェハ
１ｗが分断され、チップ１ｃが形成される。スクライブ
ラインＳＬの幅は、ブレード幅（たとえば３５μｍ）に
遊びが加わった寸法となる。このため、チップ１ｃで
は、製品領域ＰＲ端部からチップ１ｃの端部までの距離
として数十μｍ程度の領域が残存する。この残存領域に
前記したターゲットＴ１、Ｔ２、大面積ダミーパターン
ＤＬ、の一部が残存する。なお、図２４においては、タ
ーゲットＴ３が表示されている。これは第１層の配線２
５をパターニング際に同時に形成されたターゲットパタ
ーンである。ターゲットＴ３はその上層の配線あるいは
スルーホールの形成に用いられる。
【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７７】たとえば、実施の形態では、小面積ダミー
パターンＤｓとＤｓ２とのズレをｘ方向とｙ方向との双
方に設けた例を示したが、何れか一方のズレであっても
よい。
パターンＤｓとＤｓ２とのズレをｘ方向とｙ方向との双
方に設けた例を示したが、何れか一方のズレであっても
よい。
【００７８】また、小面積ダミーパターンＤｓ、Ｄｓ２
として方形形状を例示したが、長方形等の他の形状であ
ってもよい。たとえば、図２５および図２６に示すよう
に、格子状のダミーパターンであってもよい。つまり、
図２５に示すように、格子状のパターン２６を活性領域
Ｌ１等と同時に形成し、図２６に示すように、格子状の
パターン２７をパターン２６に対してハーフピッチシフ
トさせてゲート電極１７と同時に形成しても良い。ま
た、小面積ダミーパターンＤｓ、Ｄｓ２に代えて、図２
７および図２８に示すように、ライン状のダミーパター
ンであってもよい。つまり、図２７に示すように、ライ
ン状のパターン２８を活性領域Ｌ１等と同時に形成し、
図２８に示すように、ライン状のパターン２９をパター
ン２８に対してハーフピッチシフトさせてゲート電極１
７と同時に形成しても良い。これらダミーのパターン２
６，２７，２８，２９がパターン配置禁止領域Ｒ１に形
成されないことは実施の形態と同様である。また、これ
らパターン２６，２７，２８，２９のサイズも実施の形
態と同様である。
として方形形状を例示したが、長方形等の他の形状であ
ってもよい。たとえば、図２５および図２６に示すよう
に、格子状のダミーパターンであってもよい。つまり、
図２５に示すように、格子状のパターン２６を活性領域
Ｌ１等と同時に形成し、図２６に示すように、格子状の
パターン２７をパターン２６に対してハーフピッチシフ
トさせてゲート電極１７と同時に形成しても良い。ま
た、小面積ダミーパターンＤｓ、Ｄｓ２に代えて、図２
７および図２８に示すように、ライン状のダミーパター
ンであってもよい。つまり、図２７に示すように、ライ
ン状のパターン２８を活性領域Ｌ１等と同時に形成し、
図２８に示すように、ライン状のパターン２９をパター
ン２８に対してハーフピッチシフトさせてゲート電極１
７と同時に形成しても良い。これらダミーのパターン２
６，２７，２８，２９がパターン配置禁止領域Ｒ１に形
成されないことは実施の形態と同様である。また、これ
らパターン２６，２７，２８，２９のサイズも実施の形
態と同様である。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８０】（１）複数積層した平坦化面でのディッシ
ングを抑制できる。
ングを抑制できる。
【００８１】（２）ターゲット等、光学的に位置検出す
るための大きな面積のパターン領域での表面平坦性を向
上できる。
るための大きな面積のパターン領域での表面平坦性を向
上できる。
【００８２】（３）複数積層された平坦化面、あるい
は、ターゲット等の大面積パターンの平坦性を向上し
て、フォトリソグラフィ工程、エッチング工程における
加工マージンを向上できる。
は、ターゲット等の大面積パターンの平坦性を向上し
て、フォトリソグラフィ工程、エッチング工程における
加工マージンを向上できる。
【図１】本発明の一実施の形態である半導体装置の製造
に用いるシリコンウェハを示した平面図である。
に用いるシリコンウェハを示した平面図である。
【図２】実施の形態のウェハのチップ部分を拡大して示
した平面図である。
した平面図である。
【図３】スクライブラインの領域を含むチップの端部領
域を示した平面図である。
域を示した平面図である。
【図４】チップの製品領域を拡大して示した平面図であ
る。
る。
【図５】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図６】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図７】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図８】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図９】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図１０】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１１】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１２】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１３】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１４】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１５】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１６】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１７】実施の形態の半導体装置の製造方法の一例を
工程順に示した平面図である。
工程順に示した平面図である。
【図１８】図１７の拡大平面図である。
【図１９】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２０】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２１】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２２】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２３】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２４】実施の形態の半導体装置の製造方法の一例を
工程順に示した平面図である。
工程順に示した平面図である。
【図２５】実施の形態の半導体装置の他の例を示す拡大
平面図である。
平面図である。
【図２６】実施の形態の半導体装置の他の例を示す拡大
平面図である。
平面図である。
【図２７】実施の形態の半導体装置のさらに他の例を示
す拡大平面図である。
す拡大平面図である。
【図２８】実施の形態の半導体装置のさらに他の例を示
す拡大平面図である。
す拡大平面図である。
１ 半導体基板 １ｃ チップ １ｎ ノッチ １ｗ ウェハ ２ シリコン酸化膜 ３ シリコン窒化膜 ４ フォトレジスト膜 ５ 溝 ６ シリコン酸化膜 ７ 素子分離領域 ８ ディープウェル ９ ｎ型ウェル １０ ｐ型ウェル １１ シリコン酸化膜 １２ 多結晶シリコン膜 １３ タングステンシリサイド膜 １４ シリコン窒化膜 １５ フォトレジスト膜 １６ キャップ絶縁膜 １７ ゲート電極 １９ 低濃度不純物半導体領域 ２０ サイドウォールスペーサ ２１ 高濃度不純物半導体領域 ２２ シリコン酸化膜 ２３ 接続孔 ２４ 接続プラグ ２５ 配線 ＤＬ 大面積ダミーパターン Ｄｓ，Ｄｓ２ 小面積ダミーパターン Ｌ１〜Ｌ３ 活性領域 ＰＲ 製品領域 ＳＲ スクライブ領域 ＤＲ ダミー領域 ＣＲ 回路領域 ＳＲ 給電領域 ＴＲ ターゲット領域 ＩＲ 小面積ダミー禁止領域 ＭＡ メモリセルアレイ Ｒ１、Ｒ２ パターン配置禁止領域 ＳＬ スクライブライン Ｔ１、Ｔ２、Ｔ３ ターゲット（ターゲットパターン） ＰＣｄ 直接周辺回路 ＰＣｉ 間接周辺回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茶木原 啓 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 一瀬 晃之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 神永 道台 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F032 AA35 AA44 AA77 BA01 CA17 DA33 DA78 5F033 HH04 HH18 HH19 HH21 HH25 HH27 HH28 HH32 HH33 HH34 JJ04 JJ19 JJ33 MM05 MM07 MM08 MM13 NN06 QQ01 QQ16 QQ37 QQ48 RR04 VV02 XX01
Claims (22)
- 【請求項１】 その主面に半導体素子が形成された半導
体基板と、前記主面または前記主面上の何れかの層に形
成された第１パターンと、前記第１パターンの上層に形
成された第２パターンとを有する半導体装置であって、 前記第１パターンにはダミーパターンが含まれ、前記第
２パターンには光学的パターン認識の対象となるパター
ンが含まれ、 前記光学的パターン認識の対象となるパターンは、前記
ダミーパターンの平面形状内に内包されるように形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記第１パターンには、前記ダミーパターンよりも小さ
い面積を有する他のダミーパターンが含まれていること
を特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置であって、 前記ダミーパターンおよび他のダミーパターンは、スク
ライブ領域に形成されていることを特徴とする半導体装
置。 - 【請求項４】 請求項２または３記載の半導体装置であ
って、 前記他のダミーパターンは、製品領域およびスクライブ
領域に形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置であって、 前記ダミーパターンは、前記光学的パターン認識の対象
となるパターン周辺のパターン配置禁止領域以上の面積
で形成されていることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置であって、 前記第１パターンには、前記半導体素子の設計ルールと
同一オーダーの加工寸法を有し、かつ、前記ダミーパタ
ーンよりも小さな面積を有する他のダミーパターンが含
まれ、前記パターン配置禁止領域には、前記他のダミー
パターンが配置されていないことを特徴とする半導体装
置。 - 【請求項７】 請求項６記載の半導体装置であって、 前記ダミーパターンは、半導体ウェハのスクライブ領域
に形成され、前記他のダミーパターンは、前記半導体ウ
ェハの製品領域およびスクライブ領域に形成されている
ことを特徴とする半導体装置。 - 【請求項８】 その主面に半導体素子が形成された半導
体基板と、前記主面または前記主面上の何れかの層に形
成された第１パターンと、前記第１パターンの上層に形
成された第２パターンとを有する半導体装置であって、 前記第１パターンには第１ダミーパターンが含まれ、前
記第２パターンには、前記第１ダミーパターンと同一設
計寸法のパターンピッチおよびパターン幅を有する第２
ダミーパターンが含まれ、 前記第２ダミーパターンは、その平面位置において前記
第１ダミーパターンのスペース上に形成されていること
を特徴とする半導体装置。 - 【請求項９】 請求項８記載の半導体装置であって、 前記第２ダミーパターンの何れかの端辺は、その平面位
置において、前記第１ダミーパターンに重なって形成さ
れていることを特徴とする半導体装置。 - 【請求項１０】 請求項８記載の半導体装置であって、 前記第１ダミーパターンと前記第２ダミーパターンと
は、その平面位置において、ピッチの半分の距離だけず
れていることを特徴とする半導体装置。 - 【請求項１１】 請求項８〜１０の何れか一項に記載の
半導体装置であって、 前記第１パターンには、さらに前記第１ダミーパターン
よりも大きい面積を有する他のダミーパターンが含ま
れ、前記第２パターンには、さらに光学的パターン認識
の対象となるパターンが含まれ、 前記光学的パターン認識の対象となるパターンは、前記
他のダミーパターンの平面形状内に内包されるように形
成されていることを特徴とする半導体装置。 - 【請求項１２】 請求項１１記載の半導体装置であっ
て、 前記他のダミーパターンは、前記光学的パターン認識の
対象となるパターン周辺のパターン配置禁止領域以上の
面積で形成され、 前記パターン配置禁止領域には、前記第１ダミーパター
ンが配置されていないことを特徴とする半導体装置。 - 【請求項１３】 請求項１１または１２記載の半導体装
置であって、 前記他のダミーパターンは、半導体ウェハのスクライブ
領域に形成され、前記第１および第２ダミーパターン
は、前記半導体ウェハの製品領域およびスクライブ領域
に形成されていることを特徴とする半導体装置。 - 【請求項１４】 請求項１〜１３の何れか一項に記載の
半導体装置であって、 前記第１パターンは、前記主面に形成された活性領域パ
ターンであり、前記第２パターンは、前記半導体素子を
構成するゲート電極と同層に形成されたパターンである
ことを特徴とする半導体装置。 - 【請求項１５】 （ａ）半導体基板の主面上または前記
主面上の何れかの部材層上にダミーパターンが含まれた
第１パターンを形成する工程と、 （ｂ）前記第１パターンが形成された前記主面上または
前記第１パターンにパターニングされた部材上に絶縁膜
を堆積し、前記絶縁膜に研磨を施して表面を平坦化する
工程と、 （ｃ）前記平坦化された表面の上層に光学的パターン認
識の対象となるパターンが含まれた第２パターンを形成
する工程と、 を有し、前記光学的パターン認識の対象となるパターン
は、前記ダミーパターンの平面形状内に内包されるよう
に形成することを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１５記載の半導体装置の製造方
法であって、さらに、 前記光学的パターン認識の対象となるパターンを光学的
に検出して、前記半導体基体の位置合わせを行う工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項１７】 （ａ）半導体基体の主面上または前記
主面上のいずれかの部材層上にダミーパターンが含まれ
た第１パターンを形成する工程と、 （ｂ）前記第１パターンの上層に光学的パターン認識の
対象となるパターンが含まれた第２パターンを形成する
工程と、 （ｃ）前記光学的パターン認識の対象となるパターンを
光学的に検出して、前記半導体基体の位置合わせを行う
工程と、 を有し、前記光学的パターン認識の対象となるパターン
は、前記ダミーパターンの平面形状内に内包されるよう
に形成することを特徴とする半導体装置の製造方法。 - 【請求項１８】 請求項１５〜１７の何れか一項に記載
の半導体装置の製造方法であって、 前記ダミーパターンは、前記光学的パターン認識の対象
となるパターン周辺のパターン配置禁止領域以上の面積
で形成することを特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１５〜１８の何れか一項に記載
の半導体装置の製造方法であって、 前記第１パターンには、さらに第１ダミーパターンが含
まれ、前記第２パターンには、さらに前記第１ダミーパ
ターンと同一設計寸法のパターンピッチおよびパターン
幅を有する第２ダミーパターンが含まれ、 前記第２ダミーパターンは、その平面位置において前記
第１ダミーパターンのスペース上に形成することを特徴
とする半導体装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造方
法であって、 前記第２ダミーパターンの何れかの端辺は、その平面位
置において、前記第１ダミーパターンに重なるように形
成する第１の構成、 前記第１ダミーパターンと前記第２ダミーパターンと
は、その平面位置において、ピッチの半分の距離だけず
らして形成する第２の構成、 の何れかの構成を有することを特徴とする半導体装置の
製造方法。 - 【請求項２１】 請求項１５〜２０の何れか一項に記載
の半導体装置の製造方法であって、 前記ダミーパターンを半導体ウェハのスクライブ領域に
形成し、前記第１および第２ダミーパターンを前記半導
体ウェハの製品領域およびスクライブ領域に形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２２】 請求項１５〜２１の何れか一項に記載
の半導体装置の製造方法であって、 前記第１パターンが転写される部材は半導体基板であ
り、前記第２パターンが転写されて形成される部材はゲ
ート電極であることを特徴とする半導体装置の製造方
法。
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