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JP2002158278A - 半導体装置およびその製造方法ならびに設計方法 - Google Patents

半導体装置およびその製造方法ならびに設計方法

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Publication number
JP2002158278A
JP2002158278A JP2000353045A JP2000353045A JP2002158278A JP 2002158278 A JP2002158278 A JP 2002158278A JP 2000353045 A JP2000353045 A JP 2000353045A JP 2000353045 A JP2000353045 A JP 2000353045A JP 2002158278 A JP2002158278 A JP 2002158278A
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JP
Japan
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dummy
dummy pattern
region
insulating film
semiconductor device
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JP2000353045A
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Kenichi Kuroda
謙一 黒田
Kozo Watabe
浩三 渡部
Hirohiko Yamamoto
裕彦 山本
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Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 製造工程時間の増加を招くことなく、複数の
凹部に埋め込まれた部材表面の平坦性を向上することの
できる技術を提供する。 【解決手段】 相対的に面積の大きい第１ダミーパター
ンＤＰ1と相対的に面積の小さい第２ダミーパターンＤ
Ｐ2とをダミー領域ＦＡに配置することによって、素子
形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダ
ミーパターンを配置することができる。これにより、分
離溝内に埋め込まれた酸化シリコン膜の表面の平坦性を
ダミー領域ＦＡの全域において向上することができる。
さらに、ダミー領域ＦＡのうち相対的に広い領域を上記
第１ダミーパターンＤＰ1で占めることで、マスクのデ
ータ量の増加を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、その製造工程にＣＭＰ（ch
emical mechanical polishing）法を用いた平坦化工程
を含む半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】隣接する半導体素子を互いに電気的に分
離するアイソレーションの一つに、素子分離領域となる
半導体基板に溝を設け、これに絶縁膜を埋め込むことに
より形成されるトレンチアイソレーション（trench iso
lation）がある。
【０００３】このトレンチアイソレーションは、たとえ
ば以下の方法で形成される。まず、半導体基板の素子分
離領域にドライエッチングによって、たとえば０.４μ
ｍ程度の深さの溝を形成し、次いで半導体基板に熱酸化
処理を施すことによって、半導体基板の露出している表
面に、たとえば２０ｎｍ程度の厚さの第１絶縁膜を形成
する。この後、半導体基板上に第２絶縁膜を堆積して溝
の内部を埋め込んだ後、この第２絶縁膜の表面を、たと
えばＣＭＰ法で研磨することによって溝の外部の第２絶
縁膜を除去し、溝の内部にのみ第２絶縁膜を残すことで
トレンチアイソレーションが形成される。
【０００４】ところで、素子分離領域の幅が相対的に大
きくなると、ＣＭＰ工程において局所的に第２絶縁膜の
研磨が速くなり、溝の中央部が窪む、いわゆるディッシ
ング（dishing）現象が生じやすくなる。しかし、この
ディッシング現象を抑えて素子分離領域における第２絶
縁膜の表面の平坦性を向上する方法としては、いくつか
の方法が提案されており、その一つにダミーパターンを
設ける方法がある。
【０００５】たとえば、特開平１０−９２９２１号公報
には、アクティブデバイスのない部分とアクティブデバ
イスのある部分との占有密度が等しくなるように、各ダ
ミー構造体が、アクティブデバイスのない部分に配置さ
れ、それにより半導体基板の表面に亘って研磨速度を均
等にする方法が開示されている。
【０００６】また、本発明者は、素子分離領域に、規則
的にダミーパターンを配置する方法について検討した。
以下は、本発明者によって検討された技術であり、その
概要は次のとおりである。
【０００７】図２８は、本発明者が検討した第１のダミ
ーパターン配置方法を示す。半導体素子が形成される素
子形成領域（図中、破線枠内の領域）ＤＡ以外の半導体
素子が形成されないダミー領域（図中、破線枠外の領
域）ＦＡに、複数のダミーパターンＤＰＡ1が規則的に
配置されている。複数のダミーパターンＤＰＡ1は、同
一形状、同一寸法であって、これらがダミー領域ＦＡに
同一間隔で敷き詰められている。
【０００８】活性領域ＡＣ以外の素子形成領域ＤＡおよ
びダミー領域ＦＡが素子分離領域ＩＳであって、通常
は、この分離領域ＩＳ全体にトレンチアイソレーション
が形成される。このため、特に、活性領域ＡＣから離れ
たダミー領域ＦＡにおいて、前記ＣＭＰ工程でのディッ
シングが生じやすく、埋め込み絶縁膜の表面の平坦性が
得られにくいという問題があった。しかし、複数のダミ
ーパターンＤＰ1を配置することによって、ダミー領域
ＦＡにおけるディッシングを防ぐことが可能となり、ダ
ミー領域ＦＡにおける埋め込み絶縁膜の表面の平坦性を
向上することができる。
【０００９】図２９は、本発明者が検討した第２のダミ
ーパターン配置方法を示す。前記図２８と同様に、半導
体素子が形成される素子形成領域ＤＡ以外の半導体素子
が形成されないダミー領域ＦＡに、複数のダミーパター
ンＤＰＡ2が規則的に配置されており、ダミー領域ＦＡ
におけるディッシングを防ぐことが可能である。ダミー
パターンＤＰＡ2の寸法は、前記ダミーパターンＤＰＡ1
の寸法と比して小さく、素子形成領域ＤＡとダミー領域
ＦＡとの境界ＢＬ（図中、枠線で示す）近くのダミー領
域ＦＡにまで、ダミーパターンＤＰＡ2を配置すること
ができる。
【００１０】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、前記アクティブデバイスのない部
分にダミー構造体を配置する場合、そのダミー構造体の
中には形状が複雑となるものがあり、特に区画している
ダミー構造体の内部に絶縁膜が完全に埋め込まれないと
いう問題が生じた。また、形成するには小さすぎるダミ
ー構造体を除去する工程が必要となるため、製造工程に
要する時間が増加することも考えられた。
【００１１】さらに、前記第１のダミーパターン配置方
法および前記第２のダミーパターン配置方法において
は、以下の課題があることを本発明者は見いだした。
【００１２】まず、第１のダミーパターン配置方法で
は、ダミーパターンＤＰＡ1の寸法が相対的に大きいた
め、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬに
近いダミー領域ＦＡにおいて、ダミーパターンＤＰＡ1
を配置することができない領域が生じ、この領域が相対
的に広くなった場合には、ディッシングが生ずることが
明らかとなった。
【００１３】第２のダミーパターン配置方法では、ダミ
ーパターンＤＰＡ2の寸法が相対的に小さいことから、
素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くま
でダミーパターンＤＰＡ2を配置することができる。こ
れにより、前記ダミーパターンＤＰＡ1が配置できなか
った領域にも、ダミーパターンＤＰＡ2を配置すること
ができるので、第２のダミーパターン配置方法では、第
１のダミーパターン配置方法と比して、境界ＢＬに近い
ダミー領域ＦＡにまで埋め込み絶縁膜の表面の平坦性を
向上することができる。
【００１４】しかしながら、第２のダミーパターン配置
方法を用いると、ダミー領域ＦＡに配置されるダミーパ
ターンＤＰＡ2の数が多くなり、マスクを作成する際の
座標データ量が著しく増加してしまう。これにより、計
算機での演算処理時間が増加し、さらにマスク基板上へ
パターンを描画する時間が増加するため、マスクの作成
のスループットが著しく低下するという問題が生ずる。
特に、ＡＳＩＣ（application specific integrated ci
rcuit：特定用途向き集積回路）に、第２のダミーパタ
ーン配置方法を採用すると、マスクの作成に要する時間
が増えるため、短期間でのＡＳＩＣの開発に支障を来す
という問題がある。
【００１５】本発明の目的は、複数の凹部に埋め込まれ
た部材表面の平坦性を向上することのできる技術を提供
することにある。
【００１６】また、本発明の目的は、半導体装置の製造
工程に要する時間を増加させることなく、複数の凹部に
埋め込まれた部材表面の平坦性を向上することのできる
技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置は、回路素子が境界によって
規定された素子形成領域と、境界に隣接する回路素子が
形成されないダミー領域とからなり、ダミー領域は少な
くとも２つのダミーパターン群を有し、各々のダミーパ
ターン群には、平面的に占有する形状が互いに同一形状
および互いに同一寸法の複数のダミーパターンが互いに
行列状に離間して配置されており、複数のダミーパター
ンの行方向および／または列方向の寸法が各々のダミー
パターン群の間で異なるものである。 （２）本発明の半導体装置の製造方法は、回路素子が形
成される素子形成領域と、回路素子が形成されないダミ
ー領域とが境界によって規定され、ダミー領域に少なく
とも２つのダミーパターン群を形成する半導体装置の製
造方法であって、半導体基板の主面に、素子形成領域の
活性領域を規定する第１分離溝と、ダミー領域の各々の
ダミーパターン群をなす複数のダミーパターンを行列状
に分割する第２分離溝とを形成する工程と、第１分離溝
および第２分離溝を埋め込むように、素子形成領域およ
びダミー領域を覆って絶縁膜を堆積する工程と、絶縁膜
の表面を研磨して第１分離溝および第２分離溝の外部の
絶縁膜を除去する工程とを有し、各々のダミーパターン
群には、平面的に占有する形状が互いに同一形状および
互いに同一寸法の複数のダミーパターンが形成される
が、ダミーパターンの行方向および／または列方向の寸
法は各々のダミーパターン群の間で異なるものである。 （３）本発明の半導体装置の設計方法は、回路素子が境
界によって規定された素子形成領域と、境界に隣接する
回路素子が形成されないダミー領域とからなり、ダミー
領域は少なくとも２つのダミーパターン群を有し、各々
のダミーパターン群には、平面的に占有する形状が互い
に同一形状および互いに同一寸法の複数のダミーパター
ンが互いに行列状に離間して配置されており、複数のダ
ミーパターンの行方向および／または列方向の寸法が各
々のダミーパターン群の間で異なる半導体装置の設計方
法であって、素子形成領域とダミー領域とを境界によっ
て規定した後に、各々のダミーパターン群毎に複数のダ
ミーパターンを配置する工程を含み、各々のダミーパタ
ーン群毎に、そのダミーパターン群を構成するダミーパ
ターンの一辺の寸法と隣接するダミーパターン間のスペ
ース寸法とを合わせた寸法のメッシュを作成し、ダミー
パターン配置禁止領域以外のメッシュ内にダミーパター
ンを配置するものである。
【００１９】上記した手段によれば、素子形成領域とダ
ミー領域との境界近くまで複数のダミーパターンを配置
することが可能となる。これにより、分離溝内に埋め込
まれた絶縁膜の表面の平坦性をダミー領域全域において
向上することができる。
【００２０】さらに、ダミー領域のうち相対的に広い領
域を相対的に面積の大きい複数のダミーパターンで占
め、残りの相対的に狭い領域を相対的に面積の小さい複
数のダミーパターンで占めることができるので、ダミー
パターンの配置数の増加を抑えることが可能となる。こ
れにより、マスクを作成する際の座標データ量の増加を
抑えることが可能となり、計算機での演算処理時間、マ
スク基板上へのパターン描画時間などの増加を抑えるこ
とができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２２】本実施の形態において説明された形状にお
いて、「正方形」「長方形」などの形状表現は、設計思
考上の形状、マスクパターンのデータ上の形状、マスク
上の形状およびパターニングされた集積回路装置上の実
パターンの形状を含み、リソグラフィなどの加工上の問
題などでコーナ部などが幾何学上の形状から若干変形さ
れているものも実質的に含むものとする。
【００２３】（実施の形態１）本実施の形態１であるダ
ミーパターンの配置例を図１〜図５によって説明する。
図１は、ロジック集積回路装置の一例を示した要部平面
図、図２は、図１のＡ−Ａ線の断面図、図３は、ダミー
パターンのピッチおよび寸法を説明するための平面図、
図４は、ダミーパターンの配置の一例を説明するための
平面図、図５は、ダミーパターンの作成方法の一例を示
す工程図である。
【００２４】図１に示すように、破線で示す境界ＢＬの
内側が、半導体素子が形成される素子形成領域ＤＡであ
り、境界ＢＬの外側が、半導体素子が形成されないダミ
ー領域ＦＡである。
【００２５】素子形成領域ＤＡとダミー領域ＦＡとの境
界ＢＬは、素子分離領域ＩＳ上に延在する導体膜のレイ
アウトおよび活性領域ＡＣのレイアウトから決められ
る。導体膜の下方にダミーパターンが形成されると容量
負荷が増加するなどの問題が生じるため、導体膜とダミ
ーパターンが重ならないように上記境界ＢＬを決める必
要がある。本実施の形態１では、素子分離領域ＩＳ上に
延在する導体膜のレイアウトおよび活性領域ＡＣのレイ
アウトを基に、これに容量負荷を低減するに必要な余裕
寸法、リソグラフィ技術における合わせ精度などを考慮
して、上記境界ＢＬが決定される。
【００２６】素子形成領域ＤＡには、図１および図２に
示すように、ＣＭＯＳＦＥＴ（complementary metal ox
ide semiconductor Field effect transistor）Ｃ1，Ｃ
2，Ｃ3が形成されている。半導体基板１の主面に形成さ
れた分離溝２ａに酸化シリコン膜３が埋め込まれた素子
分離領域ＩＳによって、活性領域ＡＣが規定されてい
る。
【００２７】半導体基板１の主面にはｐ型ウェル４およ
びｎ型ウェル５が形成されており、ｐ型ウェル４にはｎ
チャネルＭＩＳＦＥＴ（metal insulator semiconducto
r FET）、ｎ型ウェル５にはｐチャネルＭＩＳＦＥＴが
形成される。半導体基板１の主面上にはｎチャネルＭＩ
ＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート絶縁膜
６を介してゲート電極７が形成されている。ゲート絶縁
膜６は、たとえば熱酸化法により形成された酸化シリコ
ン膜とすることができ、ゲート電極７は、たとえばＣＶ
Ｄ（chemical vapor deposition）法により形成された
多結晶シリコン膜とすることができる。多結晶シリコン
膜の表面には、電気抵抗低減のためのシリサイド層が形
成されていてもよい。また、ゲート電極７は活性領域Ａ
Ｃから素子分離領域ＩＳ上に延在するように形成されて
いる。
【００２８】ｎチャネルＭＩＳＦＥＴおよびｐチャネル
ＭＩＳＦＥＴのゲート電極７の側壁にはサイドウォール
スペーサ８が形成されている。このサイドウォールスペ
ーサ８は、たとえば酸化シリコン膜または窒化シリコン
膜とすることができる。また、ｎチャネルＭＩＳＦＥＴ
のゲート電極７の両側のｐ型ウェル４にはチャネル領域
を挟んでソース、ドレイン拡張領域９ａが形成され、さ
らにソース、ドレイン拡張領域９ａの外側にはソース、
ドレイン拡散領域９ｂが形成されている。同様に、図示
はしないが、ｐチャネルＭＩＳＦＥＴのゲート電極７の
両側のｎ型ウェル５にはチャネル領域を挟んでソース、
ドレイン拡張領域が形成され、さらにソース、ドレイン
拡張領域の外側にはソース、ドレイン拡散領域が形成さ
れている。ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭ
ＩＳＦＥＴのソース、ドレインは、いわゆるＬＤＤ（li
ghtly doped drain）構造をなしている。
【００２９】素子形成領域ＤＡに形成されたＣＭＯＳＦ
ＥＴＣ1，Ｃ2，Ｃ3は層間絶縁膜１０で覆われており、
この層間絶縁膜１０には活性領域ＡＣのｐ型ウェル４お
よびｎ型ウェル５、さらにゲート電極７に達するコンタ
クトホール１１が形成されている。層間絶縁膜１０は、
たとえば酸化シリコン膜とすることができ、その表面は
エッチバック法またはＣＭＰ法により平坦化されている
ことが好ましい。層間絶縁膜１０上には配線が形成され
るが、その図示は省略する。
【００３０】ダミー領域ＦＡには、複数の相対的に面積
の大きい第１ダミーパターンＤＰ1（図１中、相対的に
薄い網掛けのハッチングで示す）および複数の相対的に
面積の小さい第２ダミーパターンＤＰ2（図１中、相対
的に濃い網掛けのハッチングで示す半導体島）が規則的
に配置されている。図３に示すように、第１ダミーパタ
ーンＤＰ1は、一辺の寸法が行方向、列方向共にＬａで
あって、活性領域ＡＣに相当する正方形の半導体島で構
成され、ダミー領域のうち相対的に広い領域を占めてい
る。第２ダミーパターンＤＰ2は、一辺の寸法が行方
向、列方向共にＬｂであって、活性領域ＡＣに相当する
正方形の半導体島で構成され、ダミー領域のうち相対的
に狭い領域に配置されている。
【００３１】ここで、第１ダミーパターンＤＰ1の一辺
の寸法Ｌａは第２ダミーパターンＤＰ2の一辺の寸法Ｌ
ｂよりも大きく設定されるが、隣接する第１ダミーパタ
ーンＤＰ1間のスペース寸法と隣接する第２ダミーパタ
ーンＤＰ2間のスペース寸法とは同じスペース寸法Ｓａ
に設定されており、第１ダミーパターンＤＰ1および第
２ダミーパターンＤＰ2はお互いに同じ間隔で離れてい
る。
【００３２】また、図４に示すうように、第１ダミーパ
ターンＤＰ1の一辺の寸法Ｌａにスペース寸法Ｓａを加
えたパターンサイズは、行方向、列方向共に第２ダミー
パターンＤＰ2の一辺の寸法Ｌｂにスペース寸法Ｓａを
加えたパターンサイズの整数倍となっており、Ｌａ＋Ｓ
ａ＝Ｎ×（Ｌｂ＋Ｓａ）（Ｎ≧１の整数）の関係を満た
している。これにより、ダミー領域ＦＡに寸法の異なる
第１ダミーパターンＤＰ1および第２ダミーパターンＤ
Ｐ2を規則的に複数配置することができるので、マスク
を作成する際の座標データが増加しても、計算機での演
算処理時間の増加を抑えることが可能となる。
【００３３】また、第１ダミーパターンＤＰ1の寸法Ｌ
ａ、第２ダミーパターンＤＰ2の寸法Ｌｂおよびスペー
ス寸法Ｓａは、最小許容寸法（パターン設計上許される
最小寸法）以上に設定されている。これらの値が最小許
容寸法よりも小さくなると、素子分離領域ＩＳを形成す
る際、レジストパターンの剥離、ドライエッチング工程
での分離溝の加工不良、または分離溝内への酸化シリコ
ン膜の埋め込み不良などの問題が生ずるためである。た
とえば第１ダミーパターンＤＰ1の一辺の寸法Ｌａは２.
０μｍ、第２ダミーパターンＤＰ2の一辺の寸法Ｌｂは
０.８μｍ、スペース寸法Ｓａは０.４μｍに設定され
る。
【００３４】次に、図５を用いて、ダミーパターンの配
置方法を説明する。ダミーパターンは、まず計算機で自
動プログラムを用いてその配置データが作成される。次
いで、この配置データを基にマスク基板上にダミーパタ
ーンが描画され、マスクを介してダミーパターンが半導
体基板に転写される。ここでは、自動プラグラムを用い
た第１ダミーパターンＤＰ1および第２ダミーパターン
ＤＰ2の配置データの作成方法を説明する。
【００３５】まず、第１ダミーパターンＤＰ1および第
２ダミーパターンＤＰ2の配置禁止領域（素子形成領域
ＤＡ）を求める（図５の工程１００）。前述したよう
に、素子分離領域ＩＳ上に延在する導体膜のレイアウト
および活性領域ＡＣのレイアウトを基に、これに容量負
荷を低減するに必要な余裕寸法、リソグラフィ技術にお
ける合わせ精度などを考慮して、上記配置禁止領域が決
定される。すなわち、素子分離領域ＩＳ上に延在する導
体膜の座標データおよび活性領域ＡＣの座標データにそ
れぞれ規格寸法データが加えられ、得られた全てのデー
タのｏｒをとることで配置禁止領域の座標データが求め
られる。たとえば、ＣＭＯＳＦＥＴＣ1，Ｃ2，Ｃ3が形
成される活性領域ＡＣから２μｍ離れた領域を第１配置
禁止領域とし、ＣＭＯＳＦＥＴＣ1，Ｃ2，Ｃ3のゲート
電極から１μｍ離れた領域を第２配置禁止領域とし、上
記第１配置禁止領域と上記第２配置禁止領域のｏｒ領域
を第１ダミーパターンＤＰ1および第２ダミーパターン
ＤＰ2の配置禁止領域とする。
【００３６】次に、相対的に面積の大きい第１ダミーパ
ターンＤＰ1をダミー領域ＦＡの大部分に敷きつめる
（図５の工程１０１）。たとえば半導体基板１の全面に
第１ピッチでメッシュを作成した後、第１ダミーパター
ンＤＰ1および第２ダミーパターンＤＰ2の配置禁止領域
に掛かるメッシュを除去する。または、半導体基板１の
全面に第１ピッチでメッシュを作成した後、第１ダミー
パターンＤＰ1および第２ダミーパターンＤＰ2の配置禁
止領域のメッシュを除去し、さらに最小許容寸法以下の
メッシュを除去する。この後、メッシュに第１ダミーパ
ターンＤＰ1を配置する。なお、ここでの第１ピッチと
は、第１ダミーパターンＤＰ1の一辺の寸法Ｌａにスペ
ース寸法Ｓａを加えたパターンサイズ（Ｌａ＋Ｓａ）で
ある。
【００３７】次に、相対的に面積の小さい第２ダミーパ
ターンＤＰ2の配置禁止領域を求める（図５の工程１０
２）。前記工程１００で求めた第１ダミーパターンＤＰ
1および第２ダミーパターンＤＰ2の配置禁止領域に、前
記工程１０１で第１ダミーパターンＤＰ1が敷き詰めら
れた領域を加えて、第２ダミーパターンＤＰ2の配置禁
止領域とする。
【００３８】次に、相対的に面積の小さい第２ダミーパ
ターンＤＰ2をダミー領域ＦＡに敷きつめる（図５の工
程１０３）。たとえば半導体基板１の全面に第２ピッチ
でメッシュを作成した後、第２ダミーパターンＤＰ2の
配置禁止領域に掛かるメッシュを除去する。または、半
導体基板１の全面に第２ピッチでメッシュを作成した
後、第２ダミーパターンＤＰ2の配置禁止領域のメッシ
ュを除去し、さらに最小許容寸法以下のメッシュを除去
する。この後、メッシュに第２ダミーパターンＤＰ2を
配置する。なお、ここでの第２ピッチとは、第２ダミー
パターンＤＰ2の一辺の寸法Ｌｂにスペース寸法Ｓａを
加えたパターンサイズ（Ｌｂ＋Ｓａ）であって、さらに
第２ダミーパターンＤＰ2の第２ピッチは、第１ダミー
パターンＤＰ1の第１ピッチの整数（Ｎ）分の１、すな
わち１／２となっている。第２ダミーパターンＤＰ2の
配置の容易さなどからも、第２ダミーパターンＤＰ2の
第２ピッチを第１ダミーパターンＤＰ1の第１ピッチの
整数分の１とするのが好ましい。
【００３９】なお、本実施の形態１では、素子形成領域
ＤＡから離れたダミー領域ＦＡに複数の第１ダミーパタ
ーンＤＰ1を配置し、素子形成領域ＤＡに近いダミー領
域ＦＡに複数の第１ダミーパターンＤＰ2を配置してい
るが、これに限定されないことは言うまでもない。たと
えば素子形成領域ＤＡに近いダミー領域ＦＡに複数の第
１ダミーパターンＤＰ1を配置し、素子形成領域ＤＡか
ら遠いダミー領域ＦＡに複数の第２ダミーパターンＤＰ
2を配置してもよく、あるいはダミー領域ＦＡのほぼ全
面に複数の第１ダミーパターンＤＰ1を配置し、第２ピ
ッチが生じた隣接する第１ダミーパターンＤＰ1の間に
複数の第２ダミーパターンＤＰ2を配置してもよい。
【００４０】また、本実施の形態１では、素子形成領域
ＤＡに形成された半導体素子として、ＣＭＯＳＦＥＴＣ
1，Ｃ2，Ｃ3を例示したが、他の半導体素子、たとえば
Ｂｉ−ＣＭＯＳトランジスタであってもよい。
【００４１】このように、本実施の形態１によれば、素
子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまで
第１ダミーパターンＤＰ1および第２ダミーパターンＤ
Ｐ2を配置することができるので、分離溝２，２ａ内に
埋め込まれた酸化シリコン膜３の表面の平坦性をダミー
領域ＦＡの全域において向上することができる。
【００４２】さらに、ダミー領域ＦＡのうち相対的に広
い領域を相対的に面積の大きい第１ダミーパターンＤＰ
1で占めることで、相対的に面積の小さい第２ダミーパ
ターンＤＰ2の配置数が相対的に少なくなり、マスクの
データ量の増加を抑えることができる。また、第１ダミ
ーパターンＤＰ1および第２ダミーパターンＤＰ2の形状
を正方形とすることにより、第１ダミーパターンＤＰ1
および第２ダミーパターンＤＰ2は原点座標およびＸＹ
座標の最も少ないデータ量で表現することができる。こ
れらにより、マスクを作成する際の座標データ量の増加
を抑えることが可能となり、計算機での演算処理時間、
マスク基板上へのパターン描画時間などの増加を抑える
ことができる。
【００４３】次に、本実施の形態１のロジック集積回路
装置の製造方法の一例を図６〜図１６を用いて工程順に
説明する。
【００４４】まず、図６に示すように、たとえばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に膜厚１０
ｎｍ程度の薄い酸化シリコン膜１２を形成し、次いでそ
の上層にＣＶＤ法で膜厚１２０〜２００ｎｍ程度の窒化
シリコン膜１３を堆積した後、レジストパターンをマス
クとして窒化シリコン膜１３、酸化シリコン膜１２およ
び半導体基板１を順次ドライエッチングすることによ
り、半導体基板１に深さ０.３〜０.４μｍ程度の分離溝
２，２ａを形成する。ダミー領域ＦＡには、その全領域
が分離溝とならないように第１ダミーパターンＤＰ1お
よび第２ダミーパターンＤＰ2が設けられている。
【００４５】次に、分離溝２，２ａの内壁の界面状態を
清浄するために、半導体基板１に熱酸化処理を施して、
図示はしないが、半導体基板１の露出している表面に１
０〜３０ｎｍ程度の薄い酸化シリコン膜を形成する。続
いて、図７に示すように、半導体基板１上にＣＶＤ法ま
たはプラズマＣＶＤ法で酸化シリコン膜３を堆積する。
この酸化シリコン膜３の膜厚は、たとえば６００〜７０
０ｎｍ程度であって、境界ＢＬまたは素子形成領域ＤＡ
に形成されやすい相対的に大きい分離溝２ａに埋め込ま
れた酸化シリコン膜３の表面が窒化シリコン膜１３の表
面よりも高くなるように形成されている。
【００４６】次に、分離溝２の反転パターンのマスクを
用意する。なお、このマスク上には、上記反転パターン
のうち、境界ＢＬまたは素子形成領域ＤＡに形成されや
すい相対的に大きい分離溝２ａのみのパターンが描画さ
れており、たとえば、０.６μｍの特定寸法以下のパタ
ーンは除去される。このマスクを用いて酸化シリコン膜
３上にレジストパターン１４を形成し、図８に示すよう
に、レジストパターン１４をマスクとして酸化シリコン
膜３をその膜厚の約１／２程度（たとえば３００ｎｍ程
度）エッチング除去する。これにより、後のＣＭＰ工程
において、境界ＢＬまたは素子形成領域ＤＡに形成され
やすい相対的に大きい分離溝２ａに埋め込まれる酸化シ
リコン膜３の表面の平坦性を向上することができる。な
お、レジストパターン１４の下の酸化シリコン膜３には
角状の突起が形成されるが、この突起は後のＣＭＰ工程
で研磨される。
【００４７】次に、図９に示すように、レジストパター
ン１４を除去した後、図１０に示すように、ＣＭＰ法で
酸化シリコン膜３を研磨して、分離溝２，２ａの内部に
酸化シリコン膜３を残す。この時、窒化シリコン膜１３
と酸化シリコン膜３との研磨速度を利用し、窒化シリコ
ン膜１３を研磨時のストッパ層として機能させて、窒化
シリコン膜１３が削り取られないようにする。窒化シリ
コン膜１３の削れ量は、たとえば６０ｎｍ程度に抑えら
れる。続いて、半導体基板１を約１０００℃で熱処理す
ることにより、分離溝２に埋め込んだ酸化シリコン膜３
をデンシファイ（焼き締め）する。次に、図１１に示す
ように、熱リン酸を用いたウェットエッチングで窒化シ
リコン膜１３を除去し、続いてその下層の酸化シリコン
膜１２を除去する。
【００４８】次に、図１２に示すように、半導体基板１
のｎチャネルＭＩＳＦＥＴの形成領域にｐ型ウェル４を
形成するためのｐ型不純物、たとえばボロン（Ｂ）をイ
オン注入し、ｐチャネルＭＩＳＦＥＴの形成領域にｎ型
ウェル５を形成するためのｎ型不純物、たとえばリン
（Ｐ）をイオン注入する。さらに、図示はしないが、チ
ャネル領域に不純物をイオン注入する。この後、半導体
基板１を熱酸化して、半導体基板１の表面にゲート絶縁
膜６を、たとえば２ｎｍ程度の厚さで形成する。
【００４９】次に、図１３に示すように、半導体基板１
上に多結晶シリコン膜をＣＶＤ法で堆積した後、レジス
トパターンをマスクとして多結晶シリコン膜をエッチン
グし、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳ
ＦＥＴのゲート電極７を形成する。続いて、半導体基板
１に、たとえば８００℃程度のドライ酸化処理を施す。
【００５０】次いで、ｎ型ウェル５をレジスト膜で覆っ
た後、ｎチャネルＭＩＳＦＥＴのゲート電極７をマスク
としてｐ型ウェル４にｎ型不純物、たとえばヒ素（Ａ
ｓ）をイオン注入し、ｎチャネルＭＩＳＦＥＴのソー
ス、ドレイン拡張領域９ａを形成する。同様に、ｐ型ウ
ェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥ
Ｔのゲート電極７をマスクとしてｎ型ウェル５にｐ型不
純物、たとえばフッ化ボロン（ＢＦ2）をイオン注入
し、ｐチャネルＭＩＳＦＥＴのソース、ドレイン拡張領
域１５ａを形成する。
【００５１】次に、図１４に示すように、半導体基板１
上に絶縁膜、たとえば酸化シリコン膜または窒化シリコ
ン膜をＣＶＤ法で堆積した後、この絶縁膜をＲＩＥ（re
active ion etching）法で異方性エッチングし、ｎチャ
ネルＭＩＳＦＥＴのゲート電極７およびｐチャネルＭＩ
ＳＦＥＴのゲート電極７のそれぞれの側壁に、絶縁膜か
らなるサイドウォールスペーサ８を形成する。
【００５２】次いで、ｎ型ウェル５をレジスト膜で覆っ
た後、ｎチャネルＭＩＳＦＥＴのゲート電極７およびサ
イドウォールスペーサ８をマスクとしてｐ型ウェル４に
ｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネル
ＭＩＳＦＥＴのソース、ドレイン拡散領域９ｂを形成す
る。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐ
チャネルＭＩＳＦＥＴのゲート電極７をマスクとしてｎ
型ウェル５にｐ型不純物、たとえばフッ化ボロンをイオ
ン注入し、ｐチャネルＭＩＳＦＥＴのソース、ドレイン
拡散領域１５ｂを形成する。
【００５３】次に、図１５に示すように、半導体基板１
上に、たとえば酸化シリコン膜で構成される層間絶縁膜
１０を形成した後、この層間絶縁膜１０の表面をエッチ
バック法またはＣＭＰ法を用いて平坦化する。次いで、
レジストパターンをマスクとして層間絶縁膜１０をエッ
チングし、ｎチャネルＭＩＳＦＥＴのソース、ドレイン
拡散領域９ｂおよびｐチャネルＭＩＳＦＥＴのソース、
ドレイン拡散領域１５ｂに達するコンタクトホール１１
を開孔する。なお、図示はしないが、同時にｎチャネル
ＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電
極７に達するコンタクトホールが形成される。
【００５４】次いで、図１６に示すように、層間絶縁膜
１０の上層に金属膜、たとえばタングステン（Ｗ）膜を
堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化
することによって、上記コンタクトホール１１の内部に
金属膜を埋め込みプラグ１６を形成する。その後、層間
絶縁膜１０の上層に堆積した金属膜をエッチングして第
１層配線１７を形成する。
【００５５】この後、第１層配線１７よりも上層の配線
を形成し、さらに表面保護膜を形成することによって、
ロジック集積回路装置が略完成する。
【００５６】（実施の形態２）本実施の形態２は、前記
実施の形態１で説明した図１の構造を形成する場合の他
の製造方法を説明するものである。
【００５７】本実施の形態２を説明する図１７および図
１８は、前記実施の形態１において図６〜図７で説明し
た製造工程を経た後の半導体基板の要部断面図を示して
いる。
【００５８】ここでは、まず、半導体基板１に深さ０.
３〜０.４μｍ程度の分離溝２，２ａを形成し、次いで
半導体基板１上にＣＶＤ法またはプラズマＣＶＤ法で酸
化シリコン膜３を堆積する。
【００５９】次に、図１７に示すように、酸化シリコン
膜３の上層に塗布性絶縁膜１８、たとえばＳＯＧ（spin
on glass）膜を形成する。この塗布性絶縁膜１８は、
その流動性から微細な段差がある場合にも、その表面を
平坦化することができる。従って、上記酸化シリコン膜
３の表面に窪みが生じた場合でも、塗布性絶縁膜１８の
表面は平坦化される。続いて半導体基板１に熱処理を施
して、塗布性絶縁膜１８中の溶剤を除去するとともに緻
密化させる。この熱処理温度は、炉体アニールの場合
は、たとえば４００〜５００℃程度、ＲＴＡ（rapid th
ermal annealing）の場合は、たとえば７００〜８００
℃程度とすることができる。
【００６０】次に、図１８に示すように、エッチバック
法で塗布性絶縁膜１８をエッチングする。この際、酸化
シリコン膜３のエッチング速度と塗布性絶縁膜１８のエ
ッチング速度とがほぼ同じとなる条件を用いて、塗布性
絶縁膜１８がほぼ全て除去するまでエッチングを行い、
酸化シリコン膜３の表面を平坦化する。次いで、前記図
１０に示したように、ＣＭＰ法で窒化シリコン膜２上の
酸化シリコン膜３を研磨して、分離溝２，２ａの内部に
酸化シリコン膜３を残す。
【００６１】これ以降は、前記実施の形態１の図１１以
降の図を用いて説明したのと同じなので説明を省略す
る。
【００６２】このように、本実施の形態２によれば、境
界ＢＬまたは素子形成領域ＤＡに形成されやすい相対的
に大きい分離溝２ａに埋め込まれる酸化シリコン膜３の
表面の平坦性を向上することができる。また、前記実施
の形態１で酸化シリコン膜３の表面の平坦化に用いたレ
ジストパターン１４を転写するマスクが不要となるの
で、前記実施の形態１と比べて製造コストを抑えること
ができる。
【００６３】（実施の形態３）本実施の形態３は、前記
実施の形態１で説明した図１の構造を形成する場合の他
の製造方法を図１９〜図２２を用いて説明するものであ
る。
【００６４】まず、図１９に示すように、たとえばｐ型
の単結晶シリコンからなる半導体基板１を熱酸化してそ
の表面に膜厚２〜３ｎｍ程度の薄い酸化シリコン膜から
なるゲート絶縁膜１９を形成する。次いでその上層にＣ
ＶＤ法で膜厚５０ｎｍ程度の第１シリコン膜２０および
１２０〜２００ｎｍ程度の窒化シリコン膜２１を順次堆
積した後、レジストパターンをマスクとして窒化シリコ
ン膜２１、第１シリコン膜２０およびゲート絶縁膜１９
を順次ドライエッチングする。上記第１シリコン膜２０
は非晶質シリコンまたは多結晶シリコンからなる。続い
て上記レジストパターンを除去した後、窒化シリコン膜
２１をマスクとして半導体基板１をドライエッチングす
ることにより、半導体基板１に深さ０.３〜０.４μｍ程
度の分離溝２，２ａを形成する。ダミー領域ＦＡには、
その全領域が分離溝とならないように第１ダミーパター
ンＤＰ1および第２ダミーパターンＤＰ2が設けられてい
る。
【００６５】次に、図示はしないが、半導体基板１の露
出している表面に１０〜３０ｎｍ程度の薄い酸化シリコ
ン膜を形成した後、図２０に示すように、半導体基板１
上にＣＶＤ法またはプラズマＣＶＤ法で膜厚６００〜７
００ｎｍ程度の酸化シリコン膜３を堆積する。次いで、
図２１に示すように、たとえば前記実施の形態１の図８
〜図１０を用いて説明した製造方法と同様にして、分離
溝２，２ａの内部に酸化シリコン膜３を残す。
【００６６】次に、図２２に示すように、熱リン酸を用
いたウェットエッチングで窒化シリコン膜２１を除去す
る。この時、第１シリコン膜２０は除去せず、ＣＭＯＳ
ＦＥＴＣ1，Ｃ2，Ｃ3のゲート電極の一部として用い
る。次いで、半導体基板１のｎチャネルＭＩＳＦＥＴの
形成領域にｐ型ウェル４を形成するためのｐ型不純物を
イオン注入し、ｐチャネルＭＩＳＦＥＴの形成領域にｎ
型ウェル５を形成するためのｎ型不純物をイオン注入す
る。さらに、図示はしないが、チャネル領域に不純物を
イオン注入する。この後、半導体基板１上に第２シリコ
ン膜２２を形成し、第１シリコン膜２０および第２シリ
コン膜２２からなる積層膜によって、ＣＭＯＳＦＥＴＣ
1，Ｃ2，Ｃ3のゲート電極が構成される。
【００６７】これ以降は、前記実施の形態１の図１３以
降の図を用いて説明したのと同じなので説明を省略す
る。
【００６８】このように、本実施の形態３によれば、素
子分離領域ＩＳの形成に用いた第１シリコン膜をＣＭＯ
ＳＦＥＴＣ1，Ｃ2，Ｃ3のゲート電極の一部に用いるこ
とにより、素子分離領域ＩＳに埋め込まれた酸化シリコ
ン膜３の落ち込みによる分離溝の端部の丸みに起因した
ドレイン電流−ゲート電圧特性に生じるキンクを防止す
ることができる。
【００６９】（実施の形態４）本実施の形態４である他
のダミーパターンの配置例を図２３および図２４によっ
て説明する。図２３は、ロジック集積回路装置の他の例
を示した要部平面図、図２４は、ダミーパターンのピッ
チおよび寸法を説明するための平面図である。
【００７０】図２３に示すように、前記実施の形態１と
同様に、破線で示す境界ＢＬの内側が、半導体素子が形
成される素子形成領域ＤＡであって、この領域にはＣＭ
ＯＳＦＥＴＣ1，Ｃ2，Ｃ3が形成されている。さらに境
界ＢＬの外側が、半導体素子が形成されないダミー領域
ＦＡである。
【００７１】ダミー領域ＦＡには、前記実施の形態１で
説明した第１ダミーパターンＤＰ1および第２ダミーパ
ターンＤＰ2に加えて、さらにこれらよりも面積が大き
い長方形の第３ダミーパターンＤＰ3が配置されてい
る。すなわち、ダミー領域ＦＡには形状、面積の異なる
３種類のダミーパターン（第１ダミーパターンＤＰ1，
第２ダミーパターンＤＰ2，第３ダミーパターンＤＰ3）
が規則的に配置されている。上記第３ダミーパターンＤ
Ｐ3は、活性領域ＡＣに相当する長方形の半導体島（図
２３中、相対的に薄い網掛けのハッチングで示す）で構
成されている。
【００７２】図２４に示すように、第３ダミーパターン
ＤＰ3の長辺の寸法Ｌａａおよび短辺の寸法Ｌａは、第
２ダミーパターンＤＰ2の一辺の寸法Ｌｂよりも大きく
設定されるが、隣接する第３ダミーパターンＤＰ3間の
スペース寸法は、隣接する第２ダミーパターンＤＰ2間
のスペース寸法Ｓａと同じである。
【００７３】また、第３ダミーパターンＤＰ3の一辺の
寸法は、行方向、列方向共に第２ダミーパターンＤＰ2
の一辺の寸法Ｌｂにスペース寸法Ｓａを加えたパターン
サイズの整数倍となっており、Ｌａａ＋Ｓａ＝Ｎ１（Ｌ
ｂ＋Ｓａ），Ｌａ＋Ｓａ＝Ｎ２×（Ｌｂ＋Ｓａ）（Ｎ
１，Ｎ２≧１の整数）の関係を満たしている。これによ
り、ダミー領域ＦＡに寸法の異なる第１ダミーパターン
ＤＰ1、第２ダミーパターンＤＰ2および第３ダミーパタ
ーンＤＰ3を規則的に複数配置することができるので、
マスクを作成する際の座標データが増加しても、計算機
での演算処理時間の増加を抑えることが可能となる。
【００７４】第１ダミーパターンＤＰ1、第２ダミーパ
ターンＤＰ2および第３ダミーパターンＤＰ3の配置デー
タの作成は、前記実施の形態１で図５の工程図を用いて
説明した第１ダミーパターンＤＰ1および第２ダミーパ
ターンＤＰ2の配置データの作成方法と同様に行われ
る。
【００７５】まず、第１ダミーパターンＤＰ1、第２ダ
ミーパターンＤＰ2および第３ダミーパターンＤＰ3の配
置禁止領域（素子形成領域ＤＡ）を求める。次いで、第
３ダミーパターンＤＰ3をダミー領域ＦＡの大部分に敷
きつめる。たとえば半導体基板１の全面に第３ピッチで
メッシュを作成した後、第１ダミーパターンＤＰ1、第
２ダミーパターンＤＰ2および第３ダミーパターンＤＰ3
の配置禁止領域に掛かるメッシュを除去する。この後、
メッシュに第３ダミーパターンＤＰ3を配置する。な
お、ここでの第３ピッチとは、一辺が第３ダミーパター
ンＤＰ3の長辺の寸法Ｌａａにスペース寸法Ｓａを加え
たパターンサイズ（Ｌａａ＋Ｓａ）、他辺が第３ダミー
パターンＤＰ3の短辺の寸法Ｌａにスペース寸法Ｓａを
加えたパターンサイズ（Ｌａ＋Ｓａ）である。
【００７６】次に、第１ダミーパターンＤＰ1の配置禁
止領域を求める。第１ダミーパターンＤＰ1、第２ダミ
ーパターンＤＰ2および第３ダミーパターンＤＰ3の配置
禁止領域に、第３ダミーパターンＤＰ3が敷き詰められ
た領域を加えて、第１ダミーパターンＤＰ1の配置禁止
領域とする。次いで、第１ダミーパターンＤＰ1をダミ
ー領域ＦＡに敷きつめる。たとえば半導体基板１の全面
に第１ピッチでメッシュを作成した後、第１ダミーパタ
ーンＤＰ1の配置禁止領域に掛かるメッシュを除去す
る。この後、メッシュに第１ダミーパターンＤＰ1を配
置する。なお、ここでの第１ピッチとは、第１ダミーパ
ターンＤＰ1の一辺の寸法Ｌａにスペース寸法Ｓａを加
えたパターンサイズ（Ｌａ＋Ｓａ）である。
【００７７】次に、第２ダミーパターンＤＰ2の配置禁
止領域を求める。第１ダミーパターンＤＰ1、第２ダミ
ーパターンＤＰ2および第３ダミーパターンＤＰ3の配置
禁止領域に、第１ダミーパターンＤＰ1および第３ダミ
ーパターンＤＰ3が敷き詰められた領域を加えて、第２
ダミーパターンＤＰ2の配置禁止領域とする。次いで、
第２ダミーパターンＤＰ2をダミー領域ＦＡに敷きつめ
る。たとえば半導体基板１の全面に第２ピッチでメッシ
ュを作成した後、第２ダミーパターンＤＰ2の配置禁止
領域に掛かるメッシュを除去する。この後、メッシュに
第２ダミーパターンＤＰ2を配置する。なお、ここでの
第２ピッチとは、第２ダミーパターンＤＰ2の一辺の寸
法Ｌｂにスペース寸法Ｓａを加えたパターンサイズ（Ｌ
ｂ＋Ｓａ）である。
【００７８】このように、本実施の形態１によれば、ダ
ミーパターンはその面積の大小に関わらず、任意の形状
を選択することができ、また３種類あるいはそれ以上の
ダミーパターンを組み合わせることができる。これによ
り、ダミーパターンの配置の自由度が増して、分離溝
２，２ａ内に埋め込まれた酸化シリコン膜３の表面の平
坦性を向上することができる。さらに、相対的に面積の
大きいダミーパターンＤＰ3の配置数を増やすことで、
マスクのデータ量の増加を抑えることができる。
【００７９】（実施の形態５）本実施の形態５である配
線のダミーパターンの配置例を図２５〜図２７によって
説明する。図２５は、配線のダミーパターンの一例を示
す要部平面図、図２６は、配線のダミーパターンのピッ
チおよび寸法を説明するための平面図、図２７は、配線
にダミーパターンを用いたロジック集積回路装置の一例
を示す要部断面図である。
【００８０】配線工程における表面段差に起因した不都
合を克服するための方法の一つに配線ダミー方式があ
る。この方式は、配線と同じ材料からなるダミーパター
ン（導電島）を配線の間に敷きつめる方法であって、配
線を被覆する絶縁膜の平坦化、さらには表面段差の緩和
に有効な手段である。この配線ダミー方式に本発明を適
用した実施の形態５を以下に説明する。
【００８１】図２５に示すように、破線で示す境界ＢＬ
の内側が、配線ＭＬが形成される素子形成領域ＤＡであ
り、境界ＢＬの外側が、配線ＭＬが形成されないダミー
領域ＦＡである。
【００８２】ダミー領域ＦＡには、配線ＭＬと同一の導
電層からなる複数の相対的に面積の大きい第１ダミー配
線ＤＭＬ1および複数の相対的に面積の小さい第２ダミ
ー配線ＤＭＬ2が規則的に配置されている。
【００８３】図２６に示すように、ダミー領域ＦＡのう
ち相対的に広い領域を占める第１ダミー配線ＤＭＬ
1は、長辺の寸法がＬｃａ、短辺の寸法がＬｃの長方形
の導電島（図２５中、相対的に薄い網掛けのハッチング
で示す）で構成され、第２ダミー配線ＤＭＬ2は、一辺
の寸法が行方向、列方向共にＬｄの正方形の導電島（図
２５中、相対的に濃い網掛けのハッチングで示す）で構
成されている。
【００８４】また、隣接する第１ダミー配線ＤＭＬ1間
の行間スペース寸法と隣接する第２ダミー配線ＤＭＬ2
間の行間スペース寸法とは同じスペース寸法Ｓｃに設定
され、隣接する第１ダミー配線ＤＭＬ1間の列間スペー
ス寸法と隣接する第２ダミー配線ＤＭＬ2間の行間スペ
ース寸法とは同じスペース寸法Ｓｄに設定される。第１
ダミー配線ＤＭＬ1の幅Ｌｃａ，Ｌｃおよび第２ダミー
配線ＤＭＬ2の幅Ｌｄは、リソグラフィ技術およびドラ
イエッチング技術で要求される最小ライン幅以上とし、
スペースＳｃ，Ｓｄは、リソグラフィ技術およびドライ
エッチング技術で要求される最小スペース幅以上とす
る。
【００８５】ここで、第１ダミー配線ＤＭＬ1の長辺の
寸法Ｌｃａにスペース寸法Ｓｃを加えたパターンサイズ
は、第２ダミー配線ＤＭＬ2の一辺の寸法Ｌｄにスペー
ス寸法Ｓｃを加えたパターンサイズの整数倍となってお
り、Ｌｃａ＋Ｓｃ＝Ｎ（Ｌｄ＋Ｓｃ）（Ｎ≧１の整数）
の関係を満たしている。同様に、第１ダミー配線ＤＭＬ
1の短辺の寸法Ｌｃにスペース寸法Ｓｄを加えたパター
ンサイズは、第２ダミー配線ＤＭＬ2の一辺の寸法Ｌｄ
にスペース寸法Ｓｄを加えたパターンサイズの整数倍と
なっており、Ｌｃ＋Ｓｄ＝Ｎ（Ｌｄ＋Ｓｄ）（Ｎ≧１の
整数）の関係を満たしている。
【００８６】図２７に、本実施の形態５の配線ダミー方
式を適用したロジック集積回路装置の一例を示す半導体
基板の要部断面図を示す。
【００８７】たとえば前記実施の形態１の図２に記載し
たＣＭＯＳＦＥＴＣ1，Ｃ2，Ｃ3を覆って層間絶縁膜１
０が形成され、層間絶縁膜１０上に、第１層配線１７が
形成されている。層間絶縁膜１０の表面はＣＭＰ法また
はエッチバック法などによって平坦化されている。さら
に、第１層配線１７は層間絶縁膜２３によって覆われ
る。層間絶縁膜２３の表面はエッチバック法などによっ
て平坦化されている。
【００８８】層間絶縁膜２３の上層には、第２層配線２
４およびダミー配線２５が形成されている。ここで、ダ
ミー配線２５に、たとえば前記第１ダミー配線ＤＭＬ1
および前記第２ダミー配線ＤＭＬ2が用いられる。第２
層配線２４およびダミー配線２５は、同一の材料からな
り同一工程で形成されるものである。材料としては、た
とえばアルミニウム（Ａｌ）または銅（Ｃｕ）などの金
属を例示することができる。
【００８９】第２層配線２４およびダミー配線２５は層
間絶縁膜２６によって覆われる。層間絶縁膜２６は、た
とえば酸化シリコン膜、ＳＯＧ（spin on glass）およ
び酸化シリコン膜からなる積層膜であり、上記酸化シリ
コン膜はＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ
（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用い
てプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜とする
ことができる。層間絶縁膜２６の表面は、ＣＭＰ法によ
り研磨されたものであり、ダミー配線２５（第１ダミー
配線ＤＭＬ1，第２ダミー配線ＤＭＬ2）を用いること
で、その表面は平坦化されている。
【００９０】さらに層間絶縁膜２６の上層に第３層配線
２７が形成され、図示はしないが、最上層絶縁膜である
パッシベーション膜が形成されている。
【００９１】なお、本実施の形態５では、第２層配線２
４の形成工程でダミー配線２５を配置したが、第１層配
線１７または第３層配線２７の形成工程でダミー配線を
配置してもよい。また、第３層配線２７よりも上層の配
線を形成した場合でも、これら配線の形成工程でダミー
配線を配置することも可能である。
【００９２】このように、本実施の形態５によれば、相
対的に面積の大きい第１ダミー配線ＤＭＬ1と相対的に
面積の小さい第２ダミー配線ＤＭＬ2とを用いることに
より、ダミー領域ＦＡの全域にダミー配線２５が配置で
きるので、第２層配線２４の上層に形成される層間絶縁
膜２６の表面の平坦性が向上する。さらに、ダミー領域
ＦＡのうち相対的に広い領域を相対的に面積の大きい第
１ダミー配線ＤＭＬ1で占めることで、相対的に面積の
小さい第２ダミー配線ＤＭＬ2の配置数が相対的に少な
くなり、マスクのデータ量の増加を抑えることができ
る。
【００９３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９４】たとえば、前記実施の形態では、ダミーパ
ターンの形状を正方形または長方形としているが、これ
に限られるものではなく、三角系、台形、円あるいは他
の多角形としてもよい。
【００９５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９６】本発明によれば、少なくとも２つのダミー
パターン群を配置することにより、複数の凹部に埋め込
まれた部材表面の平坦性を向上することが可能となる。
【００９７】さらに、ダミー領域のうち相対的に広い領
域を相対的に面積の大きいダミーパターンで占めること
で、マスクを作成する際の座標データ量の増加を抑えて
マスク作成に要する時間の増加を抑えることができる。
これにより、半導体装置の製造工程に要する時間を増加
させることなく、複数の凹部に埋め込まれた部材表面の
平坦性を向上することが可能となる。
【図面の簡単な説明】
【図１】本実施の形態１のロジック集積回路装置の一例
を示した要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】ダミーパターンのピッチおよび寸法を説明する
ための平面図である。
【図４】ダミーパターンの配置の一例を説明するための
平面図である。
【図５】ダミーパターンの作成方法の一例を示す工程図
である。
【図６】本実施の形態１であるロジック集積回路装置の
製造方法の一例を工程順に示す半導体基板の要部断面図
である。
【図７】本実施の形態１であるロジック集積回路装置の
製造方法の一例を工程順に示す半導体基板の要部断面図
である。
【図８】本実施の形態１であるロジック集積回路装置の
製造方法の一例を工程順に示す半導体基板の要部断面図
である。
【図９】本実施の形態１であるロジック集積回路装置の
製造方法の一例を工程順に示す半導体基板の要部断面図
である。
【図１０】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１１】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１２】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１３】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１４】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１５】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１６】本実施の形態１であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１７】本実施の形態２であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１８】本実施の形態２であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１９】本実施の形態３であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図２０】本実施の形態３であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図２１】本実施の形態３であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図２２】本実施の形態３であるロジック集積回路装置
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図２３】本実施の形態４の他のロジック集積回路装置
の一例を示した要部平面図である。
【図２４】ダミーパターンのピッチおよび寸法を説明す
るための平面図である。
【図２５】本実施の形態５の配線のダミーパターンの一
例を示す要部平面図である。
【図２６】配線のダミーパターンのピッチおよび寸法を
説明するための平面図である。
【図２７】本実施の形態５の配線にダミーパターンを用
いたロジック集積回路装置の一例を示す要部断面図であ
る。
【図２８】本発明者が検討した第１のダミーパターンの
配置方法を示す平面図である。
【図２９】本発明者が検討した第２のダミーパターンの
配置方法を示す平面図である。
【符号の説明】
１ 半導体基板 ２ 分離溝 ２ａ 分離溝 ３ 酸化シリコン膜 ４ ｐ型ウェル ５ ｎ型ウェル ６ ゲート絶縁膜 ７ ゲート電極 ８ サイドウォールスペーサ ９ａ ソース、ドレイン拡張領域 ９ｂ ソース、ドレイン拡散領域 １０ 層間絶縁膜 １１ コンタクトホール １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ レジストパターン １５ａ ソース、ドレイン拡張領域 １５ｂ ソース、ドレイン拡散領域 １６ プラグ １７ 第１層配線 １８ 塗布性絶縁膜 １９ ゲート絶縁膜 ２０ 第１シリコン膜 ２１ 窒化シリコン膜 ２２ 第２シリコン膜 ２３ 層間絶縁膜 ２４ 第２層配線 ２５ ダミー配線 ２６ 層間絶縁膜 ２７ 第３層配線 ＤＡ 素子形成領域 ＦＡ ダミー領域 ＡＣ 活性領域 ＩＳ 素子分離領域 ＢＬ 境界 ＭＬ 配線 ＤＰ1 第１ダミーパターン ＤＰ2 第２ダミーパターン ＤＰ3 第３ダミーパターン ＤＭＬ1 第１ダミー配線 ＤＭＬ2 第２ダミー配線 ＤＰＡ1 ダミーパターン ＤＰＡ2 ダミーパターン Ｃ1 ＣＭＯＳＦＥＴ Ｃ2 ＣＭＯＳＦＥＴ Ｃ3 ＣＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/88 Ｋ (72)発明者 渡部 浩三 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 山本 裕彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F032 AA34 BA02 BA08 CA03 CA17 CA20 DA02 DA04 DA10 DA24 DA33 5F033 HH08 HH11 QQ09 QQ31 QQ48 RR04 RR09 SS01 SS04 SS15 UU01 VV02 XX01 5F048 AA04 AB03 AC03 BA01 BB05 BB08 BC06 BE03 BF07 BG13 DA25 DA27

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に回路素子が境界に
    よって規定された素子形成領域と、前記境界に隣接する
    回路素子が形成されないダミー領域とを有する半導体装
    置であって、 前記ダミー領域は少なくとも２つのダミーパターン群を
    有し、各々のダミーパターン群には、平面的に占有する
    形状が互いに同一形状および互いに同一寸法の複数のパ
    ターンが互いに行列状に離間して配置されており、前記
    複数のパターンの行方向および／または列方向の寸法が
    前記各々のダミーパターン群の間で異なることを特徴と
    する半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記各々のダミーパターン群のうち第１のダミーパターン
    群をなす複数のパターンの行方向および／または列方向
    の寸法が最も小さい場合、前記第１のダミーパターン群
    における一つのパターンの一辺の寸法と隣接するパター
    ン間のスペース寸法とを合わせた寸法が、行方向および
    列方向ともに他のダミーパターン群における一つのパタ
    ーンの一辺の寸法と隣接するパターン間のスペース寸法
    とを合わせた寸法の整数分の一に規定されてなることを
    特徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置にお
    いて、隣接するパターン間の行方向のスペース寸法が前
    記各々のダミーパターン群の間で同じであり、隣接する
    パターン間の列方向のスペース寸法が前記各々のダミー
    パターン群の間で同じであることを特徴とする半導体装
    置。
  4. 【請求項４】 請求項１または２記載の半導体装置にお
    いて、前記複数のパターンの形状が正方形または長方形
    であることを特徴とする半導体装置。
  5. 【請求項５】 請求項１または２記載の半導体装置にお
    いて、前記複数のパターンは、前記半導体基板の主面に
    形成された分離溝によって互いに分離された半導体島で
    あることを特徴とする半導体装置。
  6. 【請求項６】 請求項１または２記載の半導体装置にお
    いて、前記複数のパターンは、前記半導体基板の主面上
    に設けられた配線と同一の導電層によって形成された導
    電体島であることを特徴とする半導体装置。
  7. 【請求項７】 半導体基板の主面上に回路素子が境界に
    よって規定された素子形成領域と、前記境界に隣接する
    回路素子が形成されないダミー領域とを有する半導体装
    置であって、 前記ダミー領域は少なくとも２つのダミーパターン群を
    有し、各々のダミーパターン群には、平面的に占有する
    形状が互いに同一形状および互いに同一寸法の複数の半
    導体島が、絶縁膜が埋め込まれた分離溝によって互いに
    行列状に離間して配置されており、前記複数の半導体島
    の行方向および／または列方向の寸法が前記各々のダミ
    ーパターン群の間で異なることを特徴とする半導体装
    置。
  8. 【請求項８】 半導体基板の主面上に配線が境界によっ
    て規定された素子形成領域と、前記境界に隣接する配線
    が形成されないダミー領域とを有する半導体装置であっ
    て、 前記ダミー領域は少なくとも２つのダミーパターン群を
    有し、各々のダミーパターン群には、平面的に占有する
    形状が互いに同一形状および互いに同一寸法であって、
    前記配線と同一の導電層によって形成された複数の導電
    島が、その間を絶縁膜によって互いに行列状に離間して
    配置されており、前記複数の導電島の行方向および／ま
    たは列方向の寸法が前記各々のダミーパターン群の間で
    異なることを特徴とする半導体装置。
  9. 【請求項９】 回路素子が形成される素子形成領域と回
    路素子が形成されないダミー領域とが境界によって規定
    され、前記ダミー領域に少なくとも２つのダミーパター
    ン群を形成する半導体装置の製造方法であって、（ａ）
    半導体基板の主面に、前記素子形成領域の活性領域を規
    定する第１分離溝と、前記ダミー領域の前記各々のダミ
    ーパターン群をなす複数の半導体島を行列状に分割する
    第２分離溝とを形成する工程と、（ｂ）前記第１分離溝
    および前記第２分離溝を埋め込むように、前記素子形成
    領域および前記ダミー領域を覆って絶縁膜を堆積する工
    程と、（ｃ）前記絶縁膜を研磨して前記第１分離溝およ
    び前記第２分離溝の外部の前記絶縁膜を除去する工程と
    を有し、前記各々のダミーパターン群には、平面的に占
    有する形状が互いに同一形状および互いに同一寸法の前
    記複数の半導体島が形成されるが、前記複数の半導体島
    の行方向および／または列方向の寸法は前記各々のダミ
    ーパターン群の間で異なることを特徴とする半導体素子
    の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、前記（ｃ）工程に先立ち、相対的に広い分離
    溝を覆うレジストパターンを形成し、このレジストパタ
    ーンで覆われていない前記絶縁膜の上部をエッチングす
    る工程とをさらに含むことを特徴とする半導体素子の製
    造方法。
  11. 【請求項１１】 回路素子が形成される素子形成領域と
    回路素子が形成されないダミー領域とが境界によって規
    定され、前記ダミー領域に少なくとも２つのダミーパタ
    ーン群を形成する半導体装置の製造方法であって、
    （ａ）半導体基板の主面に、前記素子形成領域の活性領
    域を規定する第１分離溝と、前記ダミー領域の前記各々
    のダミーパターン群をなす複数の半導体島を行列状に分
    割する第２分離溝とを形成する工程と、（ｂ）前記第１
    分離溝および前記第２分離溝を埋め込むように、前記素
    子形成領域および前記ダミー領域を覆って絶縁膜を堆積
    した後、前記絶縁膜の上層に塗布性絶縁膜を堆積する工
    程と、（ｃ）エッチバック法で前記塗布性絶縁膜を除去
    し、さらに前記絶縁膜の表面を平坦化する工程と、
    （ｄ）前記絶縁膜を研磨して前記第１分離溝および前記
    第２分離溝の外部の前記絶縁膜を除去する工程とを有
    し、前記各々のダミーパターン群には、平面的に占有す
    る形状が互いに同一形状および互いに同一寸法の前記複
    数の半導体島が形成されるが、前記複数の半導体島の行
    方向および／または列方向の寸法は前記各々のダミーパ
    ターン群の間で異なることを特徴とする半導体素子の製
    造方法。
  12. 【請求項１２】 回路素子が形成される素子形成領域と
    回路素子が形成されないダミー領域とが境界によって規
    定され、前記ダミー領域に少なくとも２つのダミーパタ
    ーン群を形成する半導体装置の製造方法であって、
    （ａ）半導体基板上にゲート絶縁膜をなす第１絶縁膜、
    第１シリコン膜および第２絶縁膜を堆積する工程と、
    （ｂ）前記第２絶縁膜、前記第１シリコン膜、前記第１
    絶縁膜および前記半導体基板をエッチングして、前記素
    子形成領域の活性領域を規定する第１分離溝と、前記ダ
    ミー領域の前記各々のダミーパターン群をなす複数の半
    導体島を行列状に分割する第２分離溝とを形成する工程
    と、（ｃ）前記第１分離溝および前記第２分離溝を埋め
    込むように、前記素子形成領域および前記ダミー領域を
    覆って第３絶縁膜を堆積する工程と、（ｄ）前記第３絶
    縁膜を研磨して前記第１分離溝および前記第２の分離溝
    の外部の前記第３絶縁膜を除去する工程と、（ｅ）前記
    第２絶縁膜を除去した後、前記半導体基板上に第２シリ
    コン膜を堆積する工程と、（ｆ）前記第２シリコン膜お
    よび前記第１シリコン膜を加工して、ゲート電極を形成
    する工程とを有し、前記各々のダミーパターン群には、
    平面的に占有する形状が互いに同一形状および互いに同
    一寸法の前記複数の半導体島が形成されるが、前記複数
    の半導体島の行方向および／または列方向の寸法は前記
    各々のダミーパターン群の間で異なることを特徴とする
    半導体装置の製造方法。
  13. 【請求項１３】 請求項９〜１２のいずれか１項に記載
    の半導体装置の製造方法において、前記各々のダミーパ
    ターン群のうち第１のダミーパターン群をなす複数の半
    導体島の行方向および／または列方向の寸法が最も小さ
    い場合、前記第１のダミーパターン群における一つの半
    導体島の一辺の寸法と隣接する半導体島間のスペース寸
    法とを合わせた寸法が、行方向および列方向ともに他の
    ダミーパターン群における一つの半導体島の一辺の寸法
    と隣接する半導体島間のスペース寸法とを合わせた寸法
    の整数分の一に規定されてなることを特徴とする半導体
    装置の製造方法。
  14. 【請求項１４】 請求項９、１０または１１記載の半導
    体装置の製造方法において、前記絶縁膜の下には酸化シ
    リコン膜および窒化シリコン膜が下層から順に形成され
    ており、前記窒化シリコン膜は、前記絶縁膜の研磨工程
    におけるストッパ層として機能することを特徴とする半
    導体装置の製造方法。
  15. 【請求項１５】 請求項１２記載の半導体装置の製造方
    法において、前記第２絶縁膜は窒化シリコン膜で構成さ
    れ、前記第２絶縁膜は、前記第３絶縁膜の研磨工程にお
    けるストッパ層として機能することを特徴とする半導体
    装置の製造方法。
  16. 【請求項１６】 配線が形成される素子形成領域と、配
    線が形成されないダミー領域とが境界によって規定さ
    れ、前記ダミー領域に少なくとも２つのダミーパターン
    群を形成する半導体装置の製造方法であって、（ａ）半
    導体基板上に堆積された導電膜をパターニングして、前
    記素子形成領域に配線を形成し、前記ダミー領域に前記
    各々のダミーパターン群をなす行列状に配置される複数
    の導電島を形成する工程と、（ｂ）前記配線および前記
    複数の導電島を覆って絶縁膜を堆積する工程と、（ｃ）
    前記絶縁膜の表面を平坦化する工程とを有し、前記各々
    のダミーパターン群には、平面的に占有する形状が互い
    に同一形状および互いに同一寸法の前記複数の導電島が
    配置されるが、前記複数の導電島の行方向および／また
    は列方向の寸法は前記各々のダミーパターン群の間で異
    なることを特徴とする半導体素子の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法において、前記各々のダミーパターン群のうち第１の
    ダミーパターン群をなす複数の導電島の行方向および／
    または列方向の寸法が最も小さい場合、前記第１のダミ
    ーパターン群における一つの導電島の一辺の寸法と隣接
    する導電島間のスペース寸法とを合わせた寸法が、行方
    向および列方向ともに他のダミーパターン群における一
    つの導電島の一辺の寸法と隣接する導電島間のスペース
    寸法とを合わせた寸法の整数分の一に規定されてなるこ
    とを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 半導体基板の主面上に回路素子が境界
    によって規定された素子形成領域と、前記境界に隣接す
    る回路素子が形成されないダミー領域とを有しており、 前記ダミー領域は少なくとも２つのダミーパターン群を
    有し、各々のダミーパターン群には、平面的に占有する
    形状が互いに同一形状および互いに同一寸法の複数のパ
    ターンが互いに行列状に離間して配置されており、前記
    複数のパターンの行方向および／または列方向の寸法が
    前記各々のダミーパターン群の間で異なる半導体装置の
    設計方法であって、 前記素子形成領域と前記ダミー領域とを境界によって規
    定した後に、前記各々のダミーパターン群毎に複数のパ
    ターンを配置する工程を含み、 前記各々のダミーパターン群毎に、そのダミーパターン
    群を構成するパターンの一辺の寸法と隣接するパターン
    間のスペース寸法とを合わせた寸法のメッシュを作成
    し、パターン配置禁止領域以外の前記メッシュ内にパタ
    ーンを配置することを特徴とする半導体装置の設計方
    法。
  19. 【請求項１９】 請求項１８記載の半導体装置の設計方
    法において、前記各々のダミーパターン群のうち第１の
    ダミーパターン群をなす複数のパターンの行方向および
    ／または列方向の寸法が最も小さい場合、前記第１のダ
    ミーパターン群における一つのパターンの一辺の寸法と
    隣接するパターン間のスペース寸法とを合わせた寸法
    が、行方向および列方向ともに他のダミーパターン群に
    おける一つのパターンの一辺の寸法と隣接するパターン
    間のスペース寸法とを合わせた寸法の整数分の一に規定
    されてなることを特徴とする半導体装置の設計方法。
  20. 【請求項２０】 請求項１８または１９記載の半導体装
    置の設計方法において、隣接するパターン間の行方向の
    スペース寸法が前記各々のダミーパターン群の間で同じ
    であり、隣接するパターン間の列方向のスペース寸法が
    前記各々のダミーパターン群の間で同じであることを特
    徴とする半導体装置の設計方法。
  21. 【請求項２１】 請求項１８または１９記載の半導体装
    置の設計方法において、前記複数のパターンの形状が正
    方形または長方形であることを特徴とする半導体装置の
    設計方法。
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