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TW201507109A - 半導體裝置之製造方法 - Google Patents

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TW201507109A
TW201507109A TW103116847A TW103116847A TW201507109A TW 201507109 A TW201507109 A TW 201507109A TW 103116847 A TW103116847 A TW 103116847A TW 103116847 A TW103116847 A TW 103116847A TW 201507109 A TW201507109 A TW 201507109A
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TW
Taiwan
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film
concentration
semiconductor device
ruthenium
manufacturing
Prior art date
Application number
TW103116847A
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English (en)
Inventor
十七里和昭
藤樫勇気
Original Assignee
Ｐｓ４盧克斯科公司
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Filing date
Publication date
Application filed by Ｐｓ４盧克斯科公司 filed Critical Ｐｓ４盧克斯科公司
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Abstract

本發明係一種半導體裝置之製造方法，其中，將由第1及第2線圖案(52,53)所區劃之第1空間部，由對於標準的插塞不純物濃度(第3濃度)而言為高的不純物濃度(第1濃度)之第1矽膜(55)與低的不純物濃度(第2濃度)之第2矽膜(57)之層積膜而埋入，由使用第2線圖案(53)側壁之光罩膜(58)而形成溝(59)，進行分割者，加以抑制僅形成於低濃度之第2矽膜(57)之接縫的擴張。之後，埋入分離絕緣膜於溝，經由熱處理而不純物擴散，進行分割之插塞(60)全體，作為第3濃度。

Description

半導體裝置之製造方法
本發明係有關半導體裝置之製造方法，而詳細係有關細微接觸塞的製造方法。
在半導體裝置，例如，DRAM(Dynamic Random Access Memory)等之單元中，係伴隨著裝置之細微化而有必要形成細微接觸塞。對於專利文獻1，係揭示有形成鄰接之2個細微接觸塞(以下，稱作雙接觸塞)之方法。
揭示於專利文獻1之雙接觸塞的形成方法係首先，於配線間，將接點兩個分之大的空間進行開口，埋設摻雜多晶矽等之接觸塞材料。此時，將實際的接觸塞部作為光罩，進行蝕刻分離，於分離部埋設絕緣膜(稱做分離絕緣膜)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-243960號公報
在以往技術中，形成於配線間之空間部分係成形成2個分的接點於配線之延伸存在方向地，加以形成為矩形形狀。另一方面，摻雜多晶矽係容易成膜為共形，而當埋設接點2個分之空間部分時，於配線延伸存在方向，容易加以形成稱做接縫之接口。對於形成分割用之光罩，為了露出高度較配線為高之絕緣線圖案的側壁，將摻雜多晶矽，呈成為較絕緣線圖案的上面為低地進行回蝕。此時，接縫部分係較其他部分容易被蝕刻，而產生在其中央部之接縫則被蝕刻，形成有縫隙(空隙)。當以絕緣膜而形成分離用光罩時，絕緣膜則進入至空隙而加以形成。因此，空隙的長度則較分離寬度為長時，殘留有進入至空隙之絕緣膜，而分離之接點的上面面積則減少，有著產生有經由接觸阻抗的上升之高阻抗不良的情況。如此，對於以往技術係應更有改善的餘地。
在本發明中，為了解決上述課題，對於配線間之空間部，由作為高濃度之多晶矽與低濃度之多晶矽之2層構成，抑制縫隙變大之情況者，抑制絕緣膜殘留，進而抑制接觸面積之減少。
即，如根據本發明之一實施形態，提供有具備：由延伸存在於第1方向之複數的第1線圖案，和對於與前述第1方向交叉之第2方向，跨越在前述複數之第1線圖案上而延伸存在之複數的第2線圖案，劃定第1空間部的工程，和將含有第1濃度之不純物的第1矽膜，以未埋設前述第1空間部之厚度而加以成膜之工程，和將含有第2濃度之不純物的第2矽膜，以埋設前述第1空間部，埋設前述第2線圖案間之厚度而加以成膜之工程，和將前述第1及第2矽膜，呈成為較前述第2線圖案之上面為低地進行回蝕，形成矽埋設體之工程，和對於各前述第2線圖案之側壁，將光罩膜，呈露出有前述矽埋設體之一部分地加以形成之工程，和在前述光罩膜，於光罩，選擇性地除去前述矽埋設體而形成溝之工程，和於前述溝，埋入分離絕緣膜之工程，和將前述光罩膜，前述分離絕緣膜之一部分，及前述第2線圖案之一部份，呈露出有以前述分離絕緣膜所分離之前述矽埋設體的上面地加以除去之工程，和在形成溝於前述矽埋設體之後，將進行熱處理而前述所分離之矽埋設中之不純物濃度，作為第3濃度之工程， 前述第1濃度係較前述第3濃度為高濃度，且前述第2濃度係較前述第3濃度為低濃度之半導體裝置之製造方法。
如根據本發明之一實施形態，將較標準的矽插塞中的不純物濃度之第3濃度為高之第1濃度的第1矽膜，作為基底膜，於其上方，將較第3濃度為低之第2濃度之第2矽膜，作為埋入膜而埋入插塞2個分以上的空間，之後，分割成2個插塞。其結果，對於分割面係由僅露出有第2濃度之第2矽膜之接口者，較埋設第3濃度之矽膜之情況，抑制了接口之側蝕刻，而縮小空隙之形成，之後即使埋設分離絕緣膜，亦可減少進入至小空隙之絕緣膜量而抑制接觸面積的減少。
1‧‧‧半導體基板
1P‧‧‧半導體柱
2‧‧‧元件分離膜
2P‧‧‧絕緣體柱
3‧‧‧擴散層
3S‧‧‧源極擴散層(第3擴散範圍)
3D‧‧‧汲極擴散層
3D1-L‧‧‧汲極擴散層(第1擴散範圍)
3D2-R‧‧‧汲極擴散層(第2擴散範圍)
4‧‧‧光罩絕緣膜
5‧‧‧第1光阻膜光罩
5A‧‧‧第1光阻膜開口部
6‧‧‧閘極凹槽
7‧‧‧閘極絕緣膜
8‧‧‧埋入閘極電極
8B‧‧‧阻障層
8M‧‧‧金屬層
9‧‧‧埋入氮化膜
10‧‧‧第2光阻膜光罩
11‧‧‧位元線接觸開口部
12‧‧‧位元線
12a‧‧‧位元線多晶矽膜
12b‧‧‧位元線氮化鎢膜
12c‧‧‧位元線鎢膜
13‧‧‧位元線硬光罩
15‧‧‧第1側壁
16‧‧‧第1層間膜
16F‧‧‧第1層間膜翼片
17‧‧‧第3光阻膜光罩
18‧‧‧汲極連接孔
19‧‧‧第2側壁
20a‧‧‧第1矽膜
20b‧‧‧第2矽膜
20B‧‧‧矽埋設體
20T‧‧‧矽溝
20SX，20SY‧‧‧接縫
20SL‧‧‧縫隙
20V‧‧‧空隙
21‧‧‧第3側壁膜
21SW‧‧‧第3側壁
21A‧‧‧第3側壁開口部
22‧‧‧汲極接觸塞
22A‧‧‧第1接觸塞
22B‧‧‧第2接觸塞
23‧‧‧分離絕緣膜
25‧‧‧矽化物膜
26‧‧‧汲極接觸墊片
26B‧‧‧汲極接觸阻障材
26M‧‧‧汲極接觸墊片材
27‧‧‧停止膜
28‧‧‧下部電極
29‧‧‧電容絕緣膜
30‧‧‧上部電極
51‧‧‧基板
52‧‧‧第1線圖案
53‧‧‧第2線圖案
54‧‧‧第1空間部
55，55’‧‧‧第1矽膜
56‧‧‧第2空間部
57，57’‧‧‧第2矽膜
57SX‧‧‧第1接縫
57SY‧‧‧第2接縫
57SL‧‧‧縫隙
58‧‧‧光罩側壁
59‧‧‧矽溝
60，60’‧‧‧接觸塞
60A，60A’‧‧‧第1接觸塞
60B，60B’‧‧‧第2接觸塞
61‧‧‧分離絕緣膜
100‧‧‧半導體裝置
S20‧‧‧矽溝的底部寬度
S21‧‧‧第3側壁開口寬度
W21‧‧‧第3側壁寬度
圖1係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖2係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖3係說明成為本發明之一實施形態之雙插塞的製造 工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖4係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖5係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖6係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖7係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖8係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖9係說明成為本發明之一實施形態之雙插塞的製造工程的圖，(a)係(c)之X-X’剖面圖，(b)係(c)之Y-Y’剖面圖，(c)係顯示上面圖。
圖10係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖11係說明成為本發明之一實施形態例之半導體裝 置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖12係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖13係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖14係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖15係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖16係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖17係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖18係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係 顯示上面圖。
圖19係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖20係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖21係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖22係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)或(D)之X1-X1’剖面圖，(B1)係(C)或(D)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係上面圖，(D)係顯示(A)之Z1-Z1’剖面圖。
圖23係顯示從圖19(A)的Q方向而視之矽埋設體20B的分割面之擴大圖(a1)，其側面圖(a2)，埋入以往例之摻雜多晶矽35之比較例的分割面擴大圖(b1)及其側面圖(b2)。
圖24係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(D)之X1-X1’剖面圖，(B1)係(D)之Y1-Y1’剖面圖，(B2)係(D)之Y2-Y2’剖面圖，(D)係 顯示(A)Z1-Z1’剖面圖。
圖25係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖26係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B1)係(C)之Y1-Y1’剖面圖，(B2)係(C)之Y2-Y2’剖面圖，(C)係顯示上面圖。
圖27係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖28係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(C)之X1-X1’剖面圖，(B)係(C)之Y1-Y1’剖面圖，(C)係顯示上面圖。
圖29係說明成為本發明之一實施形態例之半導體裝置的製造工程的圖，(A)係(E)之X1-X1’剖面圖，(E)係顯示透過絕緣膜之一部分的上面圖。
圖30係顯示說明成為本發明之一實施形態例的變形例之半導體裝置之製造工程的擴大剖面圖。
以下，對於本發明之實施形態，參照圖面加以說明。
圖1~9係有關本發明之一實施形態的半導體裝置，特別是顯示雙插塞的形成方法，而各圖(c)係顯示在各工程之上面圖，各圖(a)係顯示各圖(c)係X-X’剖面圖，各圖(b)係顯示各圖(c)係Y-Y’剖面圖。
首先，如圖1所示，於基板51上，形成延伸存在於X方向(第1方向)之複數的第1線圖案52，更且，於Y方向(第2方向)，形成跨過第1線圖案52而延伸存在之複數的第2線圖案53。第2線圖案53係在之後工程，對於犧牲膜之溝形成用的光罩側壁的寬度呈最佳地，調整其高度。由鄰接之2個第1線圖案52與鄰接之2個第2線圖案53所圍繞之基板露出部分，稱作第1空間部54。然而，第1線圖案52與第2線圖案53的表面係從接觸於最終加以形成之雙插塞(後述之第1及第2接觸塞)之情況者，由絕緣材料所構成。例如，第1線圖案52，係可使用以絕緣膜而被覆形成於基板51上之配線的上面及兩側面之配線圖案者。另外，對於第1空間部54之底部，也就是基板51之表面部係存在有各加以連接雙插塞之下層導體，但在圖中係省略。另外，在圖中，第1線圖案52與第2線圖案53係對於同時具有垂直之壁面的情況加以說明，但不論一方或雙方則具有朝向於上方而擴散之傾斜的壁面亦可。加上，顯示第1線圖案52與第2線圖案53正交的例則不限定於此。然而，在第1空間部54之X方向的寬度(第2線圖案53之間隙W2)與Y方向的寬度(第1線圖案52之間隙W1)之關係，係通常將在之後工程 所形成之矽溝的X方向之寬度作為WS時，由成為W2-WS>W1者，成為課題之接縫則成為露出於矽溝之壁面者。理想係W2≧1.5×W1，而WS係光微影解像界限之最小加工尺寸F以下的寬度。在此，W1，W2，WS係顯示在同一平面之各寬度。
接著，如圖2所示，將第1矽膜55，以未埋設第1空間部54之厚度而形成。第1矽膜55係包含第1濃度不純物之摻雜矽膜，而作為非晶形矽膜或多晶矽膜而加以成膜。第1濃度係理想為作為較導入至通常的矽插塞之不純物量(稱作第3濃度)為高濃度。將形成第1矽膜55後之凹陷作為第2空間部56。第1矽膜55之膜厚係作為第1空間部54之短方向的寬度(W1)之1/4以下者為佳。其結果，第2空間部56係對於原來的第1空間部54而言，可在短方向確保1/2以上的寬度，可抑制在接下來工程之第2矽膜的埋入性下降者。但當作為過薄時，因對於在接下來工程所形成之第2矽膜的不純物擴散量產生下降之故，作為過於太薄之情況係不理想。作為第1空間部54之短方向的寬度之1/10以上之膜厚者為理想。當考慮在晶圓面內之膜厚均一性時，第1矽膜之厚度係為5nm以上為佳。
接著，如圖3，圖4所示，埋入第2空間部56而形成第2矽膜57。第2矽膜57係作為較第3濃度為低濃度之非晶質矽膜或多晶矽膜而加以成膜。第2矽膜57中之不純物濃度稱作第2濃度。對於第2濃度係實質 上不含不純物，即亦含有未摻雜之情況。然而，對於第1~第3濃度係加以後述之。對於第2矽膜57係加以形成有成膜時之接口(接縫)。首先，成膜至埋設第2空間部56之膜厚為止時，如圖3所示，加以形成有延伸存在於經由對於第1圖案52間之側面方向的成長之X方向的第1接縫57SX。接著，又持續成膜時，於第1接縫57SX上一旦形成未有接縫的膜之後，如圖4所示，加以形成有延伸存在於經由對於第2圖案53間之側面方向的成長之Y方向的第2接縫57SY。
接著，如圖5所示，成露出有第2線圖案53的上部地，回蝕第2矽膜57及第1矽膜55。在此，係顯示回蝕至未露出有第1線圖案52上面之程度為止的例，但亦可使第1線圖案52之上面露出。另外，第1矽膜55係比較於第2矽膜57，包含許多不純物之故，而容易加以蝕刻而加以形成有階差。第1濃度與第3濃度之濃度差則越大，階差則有變大之傾向。在圖中係強調階差而顯示。此時，第2接縫57SY係完全加以除去，露出有第1接縫57SX，於第1接縫57SX之上部加以形成有縫隙57SL。
接著，如圖6所示，作為分割第2矽膜57及第1矽膜55而為了形成寬度WS之矽溝的光罩膜，於第2線圖案53之側壁，形成光罩側壁58。
接著，如圖7所示，選擇性地除去將光罩側壁58作為光罩而露出於光罩側壁58間的第2矽膜57及 第1矽膜55，形成矽溝59。經由矽溝59而於第1空間部54內，係分割為2個接觸塞60(第1接觸塞60A及第2接觸塞60B)。
如背景技術，在一階段而將特定濃度(第3濃度)的摻雜矽膜進行成膜之情況，係在此溝形成的階段，亦於露出於溝的側壁之接縫部分，進行有側蝕刻而加以形成有空隙，但在本發明中，從接縫係僅加以形成於不純物量少之第2矽膜之情況，在接縫部分之側蝕刻的影響為少，抑制空隙的產生。
接著，如圖8所示，於全面形成分離絕緣膜61，埋入溝59。
接著，如圖9所示，回蝕分離絕緣膜61，光罩側壁58，第2線圖案53，使接觸塞60A及60B之上面露出，更經由熱處理，進行從第1矽膜55對於第2矽膜57之不純物擴散。將不純物擴散後之第1矽膜55，第2矽膜57，各作為第1矽膜55’，第2矽膜57’，將接觸塞60作為接觸塞60’。由如此作為，於第1空間部54內，可完成第1及第2接觸塞60A’，60B’者。
然而，從第1矽膜55對於第2矽膜57之不純物擴散，係在圖6所示的溝59形成後之任一階段進行亦可，而即使設置不純物擴散用之個別的熱處理工程，亦可利用其他的熱處理工程。在圖9工程中，顯示在熱處理後實施回蝕之情況，第1矽膜55’與第2矽膜57’中的不純物濃度係由均一化為第3濃度者，未有階差而加以回 蝕。另一方面，當於熱處理前進行回蝕時，第1矽膜55之迴蝕量則變多，而可於表面，形成具有特徵的階差之接觸塞。
接著，對於第1~第3濃度係加以說明。第1~第3濃度係具有以下的關係。
第1濃度=C1、第2濃度=C2、第3濃度=C3(atom/cm3)在最終的接觸塞之第1矽膜的體積比例=V1(%)在最終的接觸塞之第2矽膜的體積比例=V2(%)C1>C3>C2 V1+V2=100% C1×V1+C2×V2=C3
例如，從最終的接觸塞則作為50×50×200nm之直方體，將第1矽膜作為10nm厚度時，第2矽膜部分係成為30×40×190nm之情況，成為V1=54.4% V2=45.6%。
將C3作為7E20(atom/cm3)，將C2作為5E20(atom/cm3)時，C1係成為8.7E20(atom/cm3)程度。
在本發明中，由使用對於在以往之一段所形成之摻雜矽膜(C3)而言不易被蝕刻之第2矽膜(C2)者，加以抑制縫隙之擴張，而蝕刻速率係經由矽膜之狀態(非晶形矽或多晶矽)，導入之離子種或蝕刻方法，而一概無法限定，但C2係對於C3而言作為15%以上，理想為作為20% 以上低濃度時，抑制縫隙之擴張的效果變高。導入之離子種為磷(P)之情況，通常，C3係6E20(atom/cm3)以上、理想為7E20(atom/cm3)以上、C2係不足6E20(atom/cm3)、理想為5E20(atom/cm3)以下為佳。另外，第2矽膜係如前述，實質上亦可作為未摻雜(C2=0)，但其部分，產生有必須提高第1矽膜中之不純物濃度(C1)。經由接觸塞之形成部位，係有無法充分提高第1矽膜中之不純物濃度(C1)之情況。例如，如後述之實施形態例所示，連接於DRAM之單元接觸塞等之半導體基板的擴散層之情況，過剩地提高第1矽膜中之不純物濃度(C1)時，在對於第2矽膜之不純物的熱擴散時，對於基板側擴散層亦產生有不純物擴散，而產生有接觸層之接合變深等之弊害。隨之，對於如此之情況，係作為呈對於第2矽膜亦導入某種程度之不純物，對於第1矽膜之不純物導入量則未極端變高者為佳。
特別是在本發明中，在形成之接觸塞的短邊長度成為最小加工尺寸(F值)之附近之細微接觸的形成中，對於稍微之接觸面積之下降成為問題之情況為有利的方法。
對於本發明之實施形態例，參照圖面而加以詳細說明。在以下的實施形態例中，對於在記憶體單元之單元接觸塞之製造的情況加以說明，但本發明係並不限定於此，而接觸塞的上層與下層之間距不同之情況，或對於必須以細微間距而形成之接觸塞之任一，均可適用者。
[實施形態例1]
參照圖10~圖29，說明本發明之實施形態例1之製造方法。
在半導體基板而言平行之平面上中，將X方向，正交於X方向之Y方向，如圖9(C)所示地加以定義。將記憶體單元之元件形成範圍A則所延伸存在之方向，作為α方向，正交於α方向之β方向，如各圖9(C)地加以定義。另外，對於半導體基板而言垂直之方向，作為Z方向。然而，在本發明中，將X方向定義為第1方向之情況，將Y方向作為第2方向，將α方向作為第3方向，將β方向作為第4方向。
在圖10~圖22，圖25~圖28之分圖(C)係顯示在各工程之上面圖。
圖22(D)、圖24(D)、圖25(D)係顯示平行於以各圖22(A)、圖24(A)、圖25(A)之Z1-Z1’切開之半導體體積板的剖面圖。
在圖10~圖22，圖24~圖28中，(A)係顯示垂直於以沿著各圖(C)或(D)所示之Y方向的Y1-Y1’線切開之半導體基板的剖面圖。各圖(B)或(B1)係顯示沿著各圖(C)或(D)所示之X方向的X1-X1’線切開之半導體基板的剖面圖。各圖(B2)係顯示沿著各圖(C)或(D)所示之X方向的X2-X2’線切開之半導體基板的剖面圖。圖29(A)係顯示垂直於以圖29(E)之X1-X1’線切開之半導體基板之剖面圖，圖29(E)係顯示透過絕緣膜之一部分之上面圖。
[圖10工程]
於半導體基板1，形成元件分離膜2所成之元件分離範圍I。對於半導體基板1，係使用矽基板，而對於元件分離膜2，係使用矽氧化膜。經由元件分離範圍I所區劃，加以劃定半導體基板1所成之元件形成範圍A。元件形成範圍A係平面上，具有延伸存在於從X方向傾斜之α方向之形狀，於β方向，以特定間隔加以反覆配置。然而，在本實施例中，作為使用P型之半導體基板。在平面而視，將元件分離範圍之寬度W1-I作為50nm，而將元件分離範圍之寬度W1-A作為50nm。另外，元件分離膜2的深度係作為300nm。
[圖11工程]
於元件形成範圍A之表面範圍，導入不純物，形成電晶體之源極或汲極之擴散層3。對於不純物係使用磷，經由離子注入法，而以能量30KeV、劑量2×1013atoms/cm2導入。擴散層3之深度係在完成時，呈成為與埋入閘極電極之上面的位置相同程度之位置地，加以調整劑量，能量。之後，於基板上，形成光罩絕緣膜4。材料係為矽氧化膜，膜厚係作為50nm。更且，形成為了形成閘極凹槽於半導體基板之形成有第1光阻膜開口部5A之第1光阻膜光罩5。第1光阻膜開口部5A之圖案係具有：於X方向具有開口寬度S4=40nm，延伸存在於Y方向而加以開口 的形狀，於X方向，以間距80nm加以配列。對於鄰接之第1光阻膜開口部之間，係加以形成有以寬度L4=40nm，延伸存在於Y方向之第1光阻膜光罩5。然而，在本實施形態1中，將最小加工尺寸F作為40nm，第1光阻膜光罩5係以使用F值之線與空間圖案加以形成。使用第1光阻膜光罩5，蝕刻光罩絕緣膜4。在元件形成範圍A中，露出有半導體基板1(擴散層3)，在元件分離範圍I中，露出有元件分離膜2。
接著，蝕刻露出之半導體基板1，元件分離膜2，形成凹槽。將此凹槽，稱作閘極凹槽6。閘極凹槽6係從半導體基板1至元件分離膜2，連續性地加以形成。形成於元件形成範圍A之閘極凹槽6A，和形成於元件分離範圍I之閘極凹槽6I係呈成為略相同深度地加以形成，從半導體基板主表面形成至200nm之深度。
延伸存在於α方向而加以形成之元件形成範圍A係經由閘極凹槽6A而分離於X方向，分離成具有平面形狀為平行四邊形之柱狀的半導體(稱作半導體柱1P)。同樣地，延伸存在於α方向而加以形成之元件分離範圍I係經由閘極凹槽6I而分離於X方向，分離成具有平面形狀為平行四邊形之柱狀的元件分離膜(稱作絕緣體柱2P)之半導體柱1P與絕緣體柱2P，係於Y方向，交互排列成列狀而加以形成。在此，將圖11(C)之紙面中央的閘極凹槽，稱作分離部閘極凹槽6S，將其他2條之閘極凹槽，稱作Tr部閘極凹槽6T。
[圖12工程]
除去第1光阻膜光罩5。於露出於閘極凹槽6內之半導體基板表面，形成閘極絕緣膜7。閘極絕緣膜7係以矽氧化膜，熱氧化法而形成5nm。然而，閘極絕緣膜7之材料係不限於此等，而亦可使用矽氧氮化膜或高電介率膜等。另外，形成方法係未加以限定於熱氧化法，而亦可使用CVD法，ALD法等。
作為閘極電極材料，依序形成作為阻障層之氮化鈦膜與作為金屬層之鎢膜。膜厚係各形成5nm，60nm。在此，將氮化鈦膜，稱作閘極氮化鈦膜8B，將鎢膜作為閘極鎢膜8M。然而，作為閘極電極材料，係未加以限定為此等，而亦可使用摻雜矽膜，其他的高熔點金屬膜，或另外此等層積膜等。
依序回蝕閘極鎢膜8M與閘極氮化鈦膜8B，形成埋入閘極電極8。此回蝕係閘極鎢膜8M上面及閘極氮化鈦膜8B面之位置則從半導體基板主表面，成作為略100nm切口地進行。自埋入閘極電極8之閘極凹槽6底部的高度係加以形成為100nm。
呈埋入加以形成於閘極凹槽6內之埋入閘極電極8上之切口部分地，形成矽氮化膜50nm。將此矽氮化膜稱作埋入氮化膜9。接著，回蝕埋入氮化膜9，於閘極凹槽6之埋入閘極電極8上，由埋入埋入氮化膜9，而除去光罩絕緣膜4上之埋入氮化膜9。在平面而視時，寬 度40nm之埋入氮化膜9，和寬度40nm之光罩絕緣膜4則加以交互形成於X方向。Tr部閘極凹槽6T內之埋入閘極電極8係各鄰接之擴散層3同時地構成電晶體。分離部閘極凹槽6S內之埋入閘極電極8係元件分離用之虛擬閘極。
[圖13工程]
蝕刻光罩絕緣膜4，存在於光罩絕緣膜4之下方的Tr部閘極凹槽6T間的源極擴散層3S(第3擴散範圍)上面，形成使元件分離膜2之上面露出之開口部。將此開口部，稱作位元線接觸開口部11。蝕刻係以具有矽氮化膜與矽氧化膜之蝕刻速度大概相同速度之條件進行，與蝕刻光罩絕緣膜4之同時，亦蝕刻除去在第2光阻膜光罩10所開口之埋入氮化膜9，加以蝕刻之埋入氮化膜9之上面與源極擴散層3S上面呈成為相同高度地進行蝕刻。蝕刻之剖面形狀係如圖13(A)所示，呈成為推拔狀地進行者為佳。此係為了防止在接下來所形成之位元線則在階差部產生斷線，更於位元線之圖案化時，為了抑制在階差部產生蝕刻殘留者。
[圖14工程]
在除去第2光阻膜光罩10之後，作為位元線12材料，依序將多晶矽膜，氮化鎢膜，鎢膜，形成40nm，10nm，40nm(各稱作位元線多晶矽膜12a，位元線氮化鎢 膜12b，位元線鎢膜12c)，於其上方形成150nm矽氮化膜所成之硬光罩(稱作位元線硬光罩13)。加以電性連接在經由此所開口之位元線接觸開口部所露出之源極擴散層3，和位元線多晶矽膜12a。然而，位元線硬光罩13之膜厚係呈得到在之後工程所形成之汲極接觸塞之上面及下面的中心位置的所期望偏移量地，加以適宜調整。
之後，將位元線硬光罩13作為光罩，依序蝕刻位元線鎢膜12c，位元線氮化鎢膜12，位元線多晶矽膜12a，形成位元線12。
[圖15工程]
從位元線12的表面，被覆在基板上，形成10nm矽氮化膜。將此矽氮化膜稱作第1側壁膜。蝕刻第1側壁膜，於位元線之側壁，形成具有寬度10nm之第1側壁15。
之後，呈埋入位元線間地，將矽氧化膜成長300nm。將此矽氧化膜稱作第1層間膜16。經由CMP法而研磨第1層間膜，平坦化表面。於位元線硬光罩13上，呈殘留有100nm之厚度之第1層間膜16地加以形成。貫穿第1層間膜16，而為了形成使擴散層3上面露出之汲極連接孔18，而於第1層間膜16上，形成光阻膜光罩。光阻膜光罩係於位元線接觸開口部11上方，形成為延伸存在於Y方向之線圖案。將此光阻膜光罩稱作第3光阻膜光罩17。
[圖16工程]
使用第3光阻膜光罩17而蝕刻形成延伸存在於Y方向的溝(第1溝)於第1層間膜16，對於位元線而言，自我整合地形成開口部。將此開口部，稱作凹槽連接孔18。此蝕刻係對於矽氮化膜而言，使用可得到選擇比之條件而進行，使位元線12之上面的位元線硬光罩13，呈位元線之側壁的第1側壁15殘存而未露出位元線12地進行。在基板上，加以露出有光罩絕緣膜4，埋入氮化膜9上面。
汲極擴散層3D係在平面而視，於左右則經由Tr部閘極凹槽6T與分離部閘極凹槽6S所劃定，上下則經由位元線所劃定之範圍加以形成。並且，汲極擴散層係呈夾持分離部閘極凹槽6S而加以連接於X方向，成為對地加以形成。此相互鄰接之汲極擴散層彼此係將分離部閘極凹槽6S之X方向的中央線上之特定位置作為中心，形成為點稱對。將作為此鄰接所形成之2個汲極擴散層(例如，3D1-R(第1擴散範圍)與3D2-L(第2擴散範圍))，稱作鄰接汲極擴散層對(3D-Pair)。鄰接汲極擴散層對係於Y方向，以相同間距，反覆加以配置。對於鄰接汲極擴散層對之中央，係具有寬度F之分離部閘極凹槽6S則呈直線狀地延伸存在於Y方向地橫切，鄰接汲極擴散層係經由分離部閘極凹槽6S而加以分離。分離部閘極凹槽6S之X方向之長度係由F加以形成之故，鄰接汲極擴散層間的分離寬度係由F加以形成。
將作為如此鄰接加以形成為對狀之鄰接汲極擴散層對3D-Pair上面，在一個開口部進行開口。此開口部係對於Y方向係使用對於位元線而言，自我整合地加以開口之方法，對於Y方向係以未在光阻膜光罩使其劃定而進行。開口部之X方向係蝕刻在第3光阻膜光罩17加以開口之部分而進行開口。此第3光阻膜光罩17之開口部係呈從鄰接汲極擴散層對的中心位置，於左右X方向，光阻膜開口部端來到成為等距離地加以形成。
在開口部之X方向的端部中，呈未露出有源極擴散層3S地加以形成。當露出有源極擴散層3S時，將引起在接下來所形成之墊片多晶矽膜與源極擴散層3S電性短路之故。在本實施例中，開口部之X方向的剖面形狀係開口寬度則呈較上部底部變小地加以進行，殘留於第3光阻膜光罩17之下方之第1層間膜16之剖面形狀則呈成為台形狀之下擺拉長地加以形成。將殘存於此第3光阻膜光罩17之下方之第1層間膜16，稱作第1層間膜翼片16F。第1層間膜翼片16F係X方向剖面為台形狀，對於Y方向係跨越在位元線12上而延伸存在加以形成。在位元線上之部分的第1層間膜翼片16F係於位元線硬光罩13上，具有100nm之高度。
在此，由將第1層間膜16之蝕刻條件作為最佳化者，可至45°程度為止調節為所期望之推拔角者。其結果，開口部係Y方向則由以第1側壁15所被覆之位元線12所夾持，而X方向係由矽氧化膜所成之第1層間膜 翼片16F所夾持而加以形成，對於底部係鄰接汲極擴散層對3D-pair上之光罩絕緣膜4與分離部閘極凹槽6S上之埋入氮化膜9與Tr部閘極凹槽6T上之埋入氮化膜9則露出。
開口部內，位元線12上，呈被覆第1層間膜翼片16F上地，形成5nm矽氮化膜。將此矽氮化膜稱作第2側壁膜。回蝕第2側壁膜，於位元線12之第1側壁15側壁，第1層間膜翼片16F之側壁，形成第2側壁19之同時，除去光罩絕緣膜4，使鄰接汲極擴散層對3D-pair上面露出。另外，此時，亦加以除去埋入氮化膜9之一部分。然而，除去此光罩絕緣膜4而鄰接汲極擴散層對3D-pair上面的露出係在第2側壁膜成膜前之第1層間膜16的蝕刻時進行亦可。
此第2側壁19係在形成接下來的墊片多晶矽埋設體之工程的洗淨處理中，為了防止蝕刻第1層間膜翼片16F而膜減少所加以形成。然而，對於未有經由洗淨處理之第1層間膜翼片16F之膜減少的問題之情況，未形成第2側壁19即可。
歷經此工程，Y方向係由以矽氮化膜(第2側壁19)所被覆之位元線12所夾持，而X方向係由矽氧化膜所成之第1層間膜翼片16F所夾持而加以形成第1空間部18。第1空間部18係從於底部露出有鄰接汲極擴散層對3D-pair上面，元件分離膜2上面，分離部閘極凹槽上之埋入氮化膜9，Tr部閘極凹槽上之埋入氮化膜9之情 況，在之後的說明中，將第1空間部18，稱作汲極連接孔18。對於各汲極連接孔18之底部，係加以形成有一個鄰接汲極擴散層對。在圖16(C)之中央部中，露出有構成鄰接汲極擴散層對之汲極擴散層3D1-R與汲極擴散層3D2-L之上面。汲極連接孔18係加以形成為底部之Y方向的寬度為約50nm，X方向的寬度為約150nm之矩形狀。
[圖17工程]
為了除去基板上之蝕刻殘渣，進行洗淨處理之後，於汲極連接孔18之內壁上，將作為不純物而高濃度地含有P(磷)之第1矽膜(基底層)20a，形成為未埋設汲極連接孔18之膜厚，例如，10nm之厚度。含有於第1矽膜20a內之不純物濃度係例如，作為7E20~1.5E21(atoms/cm3)。第1矽膜20a係使用DOPOS(Doped Polysilicon)，以及形成未摻雜之多晶矽膜之後，經由注入不純物而可形成。第1矽膜20a係亦可為摻雜非晶質矽。將形成第1矽膜20a之後的汲極連接孔18，表示為第2空間部18'。第2空間部18'係加以形成為底部之Y方向的寬度為約30nm，X方向的寬度為約130nm之略矩形狀。
[圖18工程]
接著，以較第1矽膜20a，不純物濃度低之第2矽膜(埋入層)20b，埋入第2空間部18'。在此，在第1層間膜 翼片16F上面之第1矽膜20a上，至成為100nm厚度為止，進行第2矽膜20b之成膜。含有於第2矽膜20b內之不純物濃度係作為較第1矽膜20a為低濃度，例如，作為4E20~5E20(atoms/cm3)。歷經此工程，於露出於汲極連接孔18底部之汲極擴散層3D上面，加以形成有第1矽膜20a及第2矽膜20b之層積構造。對於第2矽膜20b加以形成有成膜時之接口(接縫)20SX及20SY。
[圖19工程]
將第1矽膜20a及第2矽膜20b，呈露出有位元線的上部之位元線硬光罩13上面地，進行回蝕，於以第1層間膜翼片16F與位元線12所區劃之範圍內，埋入第1矽膜20a及第2矽膜20b。此回蝕係例如，以將溴化氫(HBr)100sccm、氯(Cl2)100sccm、氧(O2)10sccm，作為蝕刻氣體，而將壓力0.5Pa、高頻率功率500W、偏壓功率-150W、作為條件之電漿環境加以實施。將此埋入之第1矽膜20a及第2矽膜20b，稱作矽埋設體20B。於各汲極連接孔18內，加以形成有矽埋設體20B，而在鄰接之汲極連接孔18間，矽埋設體20B係加以電性分離。另外，加以形成於第2矽膜20b上部之接縫20SY係全部加以除去，露出有所埋入之接縫20SX。
對於矽埋設體20B上面，係在將第2矽膜20b成膜時之接縫20SX則由進行回蝕者而變大，作為縫隙20SL而顯現。另外，構成矽埋設體20B之第1矽膜 20a係高濃度地含有不純物，而第2矽膜20b係中濃度地含有不純物之故，第1矽膜20a係由較第2矽膜20b為高之蝕刻速率加以蝕刻。其結果，對於矽埋設體20B係形成有在第1矽膜20a上面作為切口之部分。
在基板上面，突出有第1層間膜翼片16F之上部約100nm之部分，此突出之第1層間膜翼片16F係延伸存在於Y方向而加以形成。然而，此時，位元線硬光罩13之側面的第2側壁19的側面係作為呈不過於露出。當露出量多時，在接下工程形成之第3側壁膜21則由殘留於位元線硬光罩13之側方之情況，矽埋設體20B之分割則成為不完全。
[圖20工程]
從露出之高度約100nm之第1層間膜翼片16F側面，上面，呈被覆在位元線12上，矽埋設體20B上地，形成60nm矽氧化膜。將此矽氧化膜稱作第3側壁膜21。第3側壁膜21係以形成有凹部21C於鄰接於X方向之第1層間膜翼片16F間之膜厚而加以形成。然而，第3側壁膜21之膜厚係因應在圖21工程形成之矽溝20T之開口寬度而調整。
[圖21工程]
回蝕第3側壁膜21，於第1層間膜翼片16F側壁，形成第3側壁21SW。第3側壁21SW之X方向的寬度 W21係加以形成為60nm。夾持於第3側壁21SW，於矽埋設體20B之上面，加以露出有X方向開口寬度S21則具有40nm之部分。將此開口部稱作第3側壁開口部21A。第3側壁開口部21A係延伸存在於Y方向而加以開口，在開口部中，露出有矽埋設體20B上面及縫隙20SL，位元線12上之位元線硬光罩13。矽埋設體20B係由接觸於形成在位元線側面之側壁19的第1矽膜20a與接觸於第1矽膜20a之第2矽膜20b所構成。隨之，矽埋設體20B之上面係由接觸於被覆鄰接於第1方向(Y方向)而延伸存在於第2方向(X方向)之位元線側面的第2側壁19，對向於Y方向之兩個第1矽膜20a之上面，和位置於對向於Y方向之兩個第1矽膜20a之間之第2矽膜20b的上面所構成。
[圖22工程]
將第3側壁21SW，第1層間膜翼片16F，位元線硬光罩13作為光罩，以向異性條件而乾蝕刻露出於第3側壁開口部21A之矽埋設體20B，於矽埋設體20B，形成溝部。此蝕刻係例如，以將溴化氫(HBr)100sccm、氯(Cl2)100sccm、氧(O2)10sccm，作為蝕刻氣體，而將壓力0.5Pa、高頻率功率500W、偏壓功率150W、作為條件之電漿環境加以實施。由如上述作為，將形成於矽埋設體20B之溝部，稱作矽溝20T。矽埋設體20B係經由矽溝20T而分離2個於X方向左右。將所分離之各矽埋設體， 稱作汲極接觸塞22。在第3側壁開口部21A中，位置於鄰接之位元線間之中央的縫隙20SL係第2矽膜20b之蝕刻速率為慢之故，而未大擴散，停留在矽溝20T之中，幾乎未產生於汲極接觸塞22之中。其結果，在除去未由第3側壁21SW所被覆之矽埋設體20B的中央部之時點，亦加以除去其下方之接縫20S，蝕刻後之插塞面積的減少係成為些微，可防止經由汲極接觸阻抗之上升的高阻抗不良。然而，第2矽膜20b係中濃度之不純物含有量，但經由較圖22，在之後的工程進行退火處理等之時，第1矽膜20a中之不純物則擴散至第2矽膜20b中，接觸阻抗則更下降。退火處理係為了對於第2矽膜20b之不純物擴散而設置單獨之工程亦可，而亦可同時進行於在半導體裝置之其他製造工程的熱處理時。
歷經此工程，對於汲極連接孔18內，係加以形成有在X方向中央部分而分離於左右之2個汲極接觸塞22，於一個汲極擴散層3D，加以連接有一個汲極接觸塞22。如此，所分離之矽埋設體20B係成為連接於汲極擴散層3D之接觸塞22。將連接於汲極擴散層3D1-R之接觸塞22，稱作第1接觸塞22A，將連接於汲極擴散層3D2-L之接觸塞22，稱作第2接觸塞22B。如此，於一個之汲極連接孔18，加以形成有第1接觸塞22A，與第2接觸塞22B之兩個接觸塞(雙插塞)。
在此，將從圖22(A)之Q方向而視之多晶矽埋設體20B之分割面的擴大圖，示於圖23(a1)，另外，將側 面圖，示於圖23(a2)。更且，作為比較例，將以往例之摻雜多晶矽35(第2濃度)，以1次埋設於汲極連接孔18，同樣地分割之情況的分割面之擴大圖與其側面圖，示於圖23(b1)，(b2)。在分割面中，沿著露出之接縫20SX而僅進行有側蝕刻，而形成小的空隙20V之情況。以往之摻雜多晶矽35之情況，有著以第3側壁膜21之形成前的回蝕而形成有長而大的縫隙35SL，更且在分割時，沿著接縫35S而進行大的側蝕刻，形成有大的空隙35V之情況。之後，由放入接下工程之分離絕緣膜於此空隙35V者，接觸面積則減少。在本發明中，即使作為加以形成有小的空隙20V，分離絕緣膜之放入則少，接觸面積的減少係變為極少。然而，第1矽膜20a之分割面係較第2矽膜20b之分割面而容易接受到側蝕刻，但未如摻雜多晶矽35之接縫35S有很大的後退者，而對於接觸面積的影響為少。另外，第1矽膜20a與第2矽膜20b之接合面係無空隙而加以形成之故，未有在接合面的側蝕刻之進行。
在本發明中，經由調整第3側壁膜21之厚度之時，可較光微影技術之最小加工尺寸F值而縮小形成矽溝20T之寬度者，如此一來，成為可較F值而縮小形成鄰接而加以形成之接觸塞22的分離寬度者。
在DRAM之記憶體單元陣列中，使用接近光微影技術之最小加工尺寸F值之尺寸，加以形成有各要素部分。在本實施例中，鄰接於X方向之汲極擴散層之分離寬度係由1F而加以形成。在與如此之汲極擴散層連接之 接點的形成中，以往，於一個汲極擴散層上，形成一個球狀的光阻膜光罩開口部，將此作為光罩而蝕刻開口連接孔，形成接點。
但將鄰接所形成之連接孔之分離寬度，縮小至F值以下而形成之情況係為困難之故，鄰接連接孔之分離寬度係以1F所加以形成。因此，當發生有校準偏移時，引起接點與汲極擴散層之接觸面積的減少。另外，在以往的蝕刻開口中，連接孔則容易形成為推拔形狀之故，連接孔之底部口徑則容易變小，更且成為容易招致接觸面積下降之情況。
在本發明中，連接於各2個鄰接之擴散層之接觸塞則可將分離寬度，縮小至F值以下而形成，如此一來，可充分確保擴散層與接觸塞之接觸面積，成為可降低接觸阻抗。另外，矽埋設體20B係自2層所形成，在為了分離矽埋設體20B之蝕刻時，下層的第1矽膜20a係加以設定為具有較上層之第2矽膜20b為高之蝕刻速率的條件。因此，經由蝕刻而有效果地除去第1矽膜20a及第2矽膜20b，於汲極連接孔18的底部產生有蝕刻殘渣，可防止蝕刻後之第1及第2接觸塞間產生短路之情況。
另外，在本發明中，可未進行新的光微影工程之追加而形成，進而可廉價地進行生產者。
另外，經由本發明之連接孔的開口圖案，係從具有在以往技術所形成之連接孔的2個分以上的開口寬度情況，可緩和開口間距，加以擴大曝光解像邊界而製造 產率則提升。也就是，可使用解像度和緩之曝光技術，亦有壓低製造成本之利點。
[圖24工程]
呈埋入矽溝20T地，形成50nm矽氮化膜。將此矽氮化膜稱作分離絕緣膜23。形成分離絕緣膜23時，於汲極接觸塞22，幾乎未產生有空隙之故，而成為未放入有分離絕緣膜23，減少了插塞面積者，可防止經由汲極接觸阻抗之上升的高阻抗不良。
[圖25工程]
以CMP研磨分離絕緣膜23，進行平坦化。之後，以相同蝕刻速率而回蝕矽氮化膜(分離絕緣膜23，第2側壁19，第1側壁15，位元線硬光罩13)及矽氧化膜(第3側壁21SW，第1層間膜翼片16F)，使汲極接觸塞22的表面露出。
[圖26工程]
回蝕露出之汲極接觸塞22的表面，形成接觸墊片用的凹陷。在此係作為依然而顯示熱處理前之蝕刻狀態，顯示將第1矽膜20a較第2矽膜20b為深而加以蝕刻之狀態，但在此工程之前，施以熱處理，從第1矽膜20a對於第2矽膜20b中，使不純物擴散而作為均一化之情況，係未加以形成如圖示之階差。
[圖27工程]
於汲極連接孔18內之汲極接觸塞22上，形成矽化物膜25。矽化物膜25係將鈷膜成膜於全面之後，進行熱處理，使汲極接觸塞22與鈷反映而作為鈷矽化物(CoSi2)。經由熱處理，從第1矽膜20a對於第2矽膜20b中擴散有不純物。不純物擴散後之接觸塞，稱作22’(第1接觸塞22A'，第2接觸塞22B')。絕緣膜上之未反應的鈷膜係由使用酸之濕蝕刻而除去。
[圖28工程]
更且，於矽化物膜25上，依序作為汲極接觸阻障材26B，而將氮化鈦膜成膜5nm，而作為汲極接觸墊片材26M，而將鎢膜成膜50nm。之後，形成未圖示之光罩，由將汲極接觸墊片材26M及汲極接觸阻障材26B，至露出有第1層間膜翼片16F，位元線硬光罩13為止進行回蝕者，形成延伸存在於第1層間膜翼片16F上之汲極接觸墊片26。
[圖29工程]
呈被覆汲極接觸墊片26地，使用矽氮化膜而形成停止膜27。於汲極接觸墊片26上，以氮化鈦等，形成電容器元件之缸狀的下部電極28。下部電極28係歷經於停止膜27上形成犧牲層間膜之工程，於犧牲層間膜形成缸孔 之工程，形成下部電極28之工程，及除去犧牲層間膜之工程而加以形成。
並且，呈被覆下部電極28的表面地形成電容絕緣膜29之後，以氮化鈦等而形成電容器元件之上部電極30。
之後，雖未有圖示，但由反覆配線形成工程者而形成多層配線，形成半導體裝置100。
如本實施形態例所示，在圖27工程中，在形成矽化物膜25時，在先前技術中，放入於空隙之分離絕緣膜則成為矽化物化之阻礙要因，但在本發明中，從放入有分離絕緣膜之空隙則幾乎未加以形成之情況，於接觸塞上面全面，加以形成有矽化物膜25。此結果，成為可更降低接觸阻抗。然而，矽化物膜25係並非必須，而亦可適宜省略者。
在本實施形態例中，如圖22所示，矽溝20T之壁面係顯示加以形成為略垂直(推拔角≒0°)的例，但如圖30之變形例所示，形成為推拔狀亦可。通常，由矽溝20T之壁面的推拔角係成為較第1層間膜翼片16F之壁面的推拔角為小者，所形成之接觸塞的上面係成為較下面，面積為大。然而，圖30係對應於圖22(A)之擴大剖面圖。
如此之蝕刻係以對於矽氮化膜，矽氧化膜而言，可得到選擇比的條件進行，而由第2側壁19所包圍之位元線12，第1層間膜翼片16F係呈殘存地進行。對於矽溝20T之底部，係加以露出有分離部閘極凹槽上部之 埋入氮化膜9。多晶矽溝20T之底部的開口寬度S20係呈未露出有汲極擴散層3D地形成為佳。經由呈未露出汲極擴散層3D地形成之時，第1及第2汲極接觸塞22A，22B係可於各汲極擴散層3D1-R、3D2-L，在X方向作最大限度接觸，而可降低化接觸阻抗之故。理想係即使引起校準偏移，亦呈未露出在汲極擴散層3D上地，縮小形成開口寬度S20。在本變形例中，呈可對準充裕10nm地，對於第3側壁21SW的開口寬度S21=40nm而言，形成為為底部之開口寬度S20=20nm。
51‧‧‧基板
52‧‧‧第1線圖案
53‧‧‧第2線圖案
55‧‧‧第1矽膜
57‧‧‧第2矽膜
58‧‧‧光罩側壁
59‧‧‧矽溝
60‧‧‧接觸塞
60A‧‧‧第1接觸塞
60B‧‧‧第2接觸塞

Claims (19)

  1. 一種半導體裝置之製造方法，其特徵為具備：由延伸存在於第1方向之複數的第1線圖案，和對於與前述第1方向交叉之第2方向，跨越在前述複數之第1線圖案上而延伸存在之複數的第2線圖案，劃定第1空間部的工程，和將含有第1濃度之不純物的第1矽膜，以未埋設前述第1空間部之厚度而加以成膜之工程，和將含有第2濃度之不純物的第2矽膜，以埋設前述第1空間部，埋設前述第2線圖案間之厚度而加以成膜之工程，將前述第1及第2矽膜，呈成為較前述第2線圖案之上面為低地進行回蝕，形成矽埋設體之工程，和對於各前述第2線圖案之側壁，將光罩膜，呈露出有前述矽埋設體之一部分地加以形成之工程，和在前述光罩膜，於光罩，選擇性地除去前述矽埋設體而形成溝之工程，和於前述溝，埋入分離絕緣膜之工程，和將前述光罩膜，前述分離絕緣膜之一部分，及前述第2線圖案之一部份，呈露出有以前述分離絕緣膜所分離之前述矽埋設體的上面地加以除去之工程，和在形成溝於前述矽埋設體之後，將進行熱處理而前述所分離之矽埋設體中之不純物濃度，作為第3濃度之工程， 前述第1濃度係較前述第3濃度為高濃度，且前述第2濃度係較前述第3濃度為低濃度者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述溝係露出在前述第2矽膜之前述第1空間部中央部之接口所形成者。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，將前述第1線圖案間的間隙，作為W1，而將前述第2線圖案間的間隙，作為W2，將前述溝的寬度作為WS(但，W1，W2，WS係各顯示在同一平面的值)時，具有W2-WS>W1的關係。
  4. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，前述第1矽膜係前述第1線圖案間的間隙W1之1/4以下的膜厚。
  5. 如申請專利範圍第1項乃至第4項任一項記載之半導體裝置之製造方法，其中，前述第3濃度係對於由前述所分離之矽埋設體所構成之最終的矽插塞賦予必要的導電性之充分之不純物濃度者。
  6. 如申請專利範圍第5項記載之半導體裝置之製造方法，其中，前述第2濃度係較前述第3濃度為15%以上之低濃度者。
  7. 如申請專利範圍第5項或第6項記載之半導體裝置之製造方法，其中，將在前述最終的矽插塞之第1矽膜的體積比例，作為V1(%)、將前述第1濃度，作為C1，將在前述最終的矽插塞之第2矽膜的體積比例，作為 V2(%)、將前述第2濃度，作為C2，將前述第3濃度，作為C3時，滿足V1+V2=100% C1×V1+C2×V2=C3的關係者。
  8. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述第1濃度為7E20~1.5E21atoms/cm3，而前述第2濃度為4E20~5E20atoms/cm3。
  9. 如申請專利範圍第1項乃至第8項任一項記載之半導體裝置之製造方法，其中，將前述矽埋設體中之不純物濃度作為第3濃度之工程係兼具在其他製造工程之熱處理者。
  10. 如申請專利範圍第1項乃至第9項任一項記載之半導體裝置之製造方法，其中，前述第2線圖案係在前述第1方向中，上部則呈成為較底部為寬之傾斜之側面形狀地加以形成。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述溝係底部之寬度較開口上部的寬度為窄者。
  12. 如申請專利範圍第1項乃至第11項任一項記載之半導體裝置之製造方法，其中，前述第1空間部係加以形成於半導體基板上，露出相互加以隔離之第1及第2擴散範圍所形成者。
  13. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，前述第1線圖案係包含連接於形成在前述 半導體基板上之第3擴散範圍的配線者。
  14. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中，具備：於前述半導體基板上，形成延伸存在於與前述第1及第2方向不同之第3方向之複數的元件分離範圍，於前述元件分離範圍間，規定延伸存在於前述第3方向之活性範圍的工程，和於前述活性範圍表面，注入與前述半導體基板相反之導電型的不純物，形成擴散範圍之工程，和形成延伸存在於前述第2方向之複數的埋入字元線，將前述擴散範圍，依前述第1，第3及第2擴散範圍的順序，反覆分離之工程，和作為前述第1線圖案，形成加以連接於前述第3擴散範圍，以絕緣膜而被覆上部及側面之位元線的工程，和將被覆前述位元線之絕緣膜加以成膜，從鄰接之第1擴散範圍除去第2擴散範圍上之前述絕緣膜，殘留前述第3擴散範圍上方之絕緣膜，形成前述第2線圖案之工程者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，具有將前述所分離之矽埋設體的上面，作為較殘存之前述第1及第2線圖案上面為低之工程者。
  16. 如申請專利範圍第14項或第15項記載之半導體裝置之製造方法，其中，更具有：於前述所分離之矽埋設體的露出之上面，將矽化物可能之金屬膜成膜，進行熱處理而形成矽化物膜之工程。
  17. 如申請專利範圍第14項乃至第16項任一項記載之半導體裝置之製造方法，其中，更具有：於前述所分離之矽埋設體的上面，各形成加以電性連接之墊片電極之工程者。
  18. 如申請專利範圍第17項記載之半導體裝置之製造方法，其中，更具有形成接觸於前述墊片電極之電容器之工程者。
  19. 如申請專利範圍第18項記載之半導體裝置之製造方法，其中，前述電容器形成之工程，係包含接觸於前述墊片電極之缸狀之下部電極的形成工程者。
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