JP2006080562A - 半導体装置 - Google Patents
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Abstract
【課題】ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上する。
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。
【選択図】図１７
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。
【選択図】図１７
Description
本発明は、半導体装置およびその製造技術に関し、特に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing ）法を用いて表面を平坦化する工程を有する半導体装置に適用して有効な技術に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、近年の微細化、高集積化の要求は周知の通りである。半導体装置の微細化要求から多層配線等の積層化構造は避けることができず、多層構造を用いれば、下地部材の凹凸を反映して上層の表面に凹凸が形成される。表面に凹凸が存在する状態でフォトリソグラフィを行えば、露光工程における焦点深度の余裕が十分にとれず、解像不良の原因となる。そこで、ＣＭＰ法を用いて表面を平坦化し、その表面上に形成する部材のフォトリソグラフィマージンを向上するようにしている。
また、素子分離領域を形成する際にもＣＭＰ法が用いられる。従来多用されていたＬＯＣＯＳ（Local Oxidation of Silicon）法では、バーズビークが存在するため一定以上の微細化を図ることが難しい。そこで、半導体基板の主面に浅溝を形成し、この浅溝をシリコン酸化膜で埋め込んで溝以外の領域のシリコン酸化膜をＣＭＰ法で除去し、浅溝素子分離を形成する。浅溝素子分離であれば、素子分離領域の周辺部が鋭く形成されるため、周辺部も有効に素子部として活用でき、微細化が図りやすくなる。
ところが、ＣＭＰ法による研磨では、表面の凹凸を完全には除去することができない。被研磨面に凹凸が存在する場合には、被研磨面表面の凹凸の履歴がある程度残る。また、被研磨面に研磨されやすい部分と研磨され難い部分とが混在する場合には、研磨されやすい部分にディッシング（研磨による窪み）が生じる。ＣＭＰ法の研磨特性から、これら凹凸の履歴やディッシングは、その凹凸あるいは研磨されやすい部分の面積が広い場合に顕著に生じる。つまり、ＣＭＰ法による研磨では、微細な凹凸等に対しては比較的良好に平坦化することができるが、大きなパターン（通常数μｍオーダー以上）の繰り返し等に対しては、広い面積に渡ってのうねり（グローバルなうねり）が残存し、表面を完全に平坦化することが困難となる。
そこで、大きなパターンやパターン間隔が広い領域にダミーパターンを配置する対策が提案されている。ダミーパターンによりパターン間隔を小さくし、前記したような広い領域（グローバルな）ディッシングあるいはうねりを抑制する手法である。たとえば、特開平１０−３３５３３３号公報には、パターン間隔が広い領域にダミーパターンを配置し、パターンを埋め込む絶縁膜の表面の平坦性を向上する技術が開示されている（特許文献１参照）。
特開平１０−３３５３３３号公報
前記のようにパターン間の距離が大きな領域にダミーパターンを配置してパターン間隔を小さくすることにより、広い面積でのディッシング（窪み）あるいはうねりの対策をすることは可能である。ディッシングはその面積が広いほど中心部分の窪み位置が低くなるため、ダミーパターンを配置してディッシングの生じる面積を小さくし、相対的に窪み量を小さくすることが可能である。
ところが、いかにパターン間隔を小さくしてもディッシングを完全になくすことはできない。問題とする平坦化面が単層の場合には、大面積部分のディッシングい比較して窪み量は大幅に改善されるが、平坦化層が複数層積層される場合には、パターンの配置によりディッシング（窪み）が重畳されて、上層でのディッシングが大きく生じるという問題がある。このような場合、上層でのフォトリソグラフィ工程における焦点余裕度の低下、エッチング工程におけるオーバーエッチ量の増加が生じ、歩留まり低下等の不具合を生じる。
また、通常スクライブ領域等製品となる素子が形成されない領域には、フォトリソグラフィで用いる露光装置（スッテッパ等）の位置合わせ用ターゲットが形成されている。このようなターゲットの周辺には、パターンを認識する必要からダミーパターンを配置することができない。そして、ターゲットの面積は通常μｍオーダー以上のサイズを有する。よって、このような大きな（大面積）パターン領域にダミーパターンを配置しないと、前記のようにディッシングが生じる。従来はこのような大面積パターンはスクライブ領域に形成されており、製品領域に形成されているわけではないので特に問題視されなかった。ところが、スクライブ領域でのディッシングの影響が製品領域にまで及んでおり、微細化の進展により露光工程での焦点深度余裕度が厳しくなっている状況から、製品領域（特に周辺部）での平坦性の低下が問題を生じるようになっている。
本発明の目的は、複数積層した平坦化面でのディッシングを抑制することにある。
また、本発明の目的は、ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上することにある。
また、本発明の目的は、複数積層された平坦化面、あるいは、ターゲット等の大面積パターンの平坦性を向上して、フォトリソグラフィ工程、エッチング工程における加工マージンを向上することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、その主面に半導体素子が形成された半導体基板と、前記主面または前記主面上の何れかの層に形成された第１パターンと、前記第１パターンの上層に形成された第２パターンとを有する半導体装置であって、前記第１パターンには第１ダミーパターンが含まれ、前記第２パターンには、前記第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、前記第２ダミーパターンは、その平面位置において前記第１ダミーパターンのスペース上に形成されているものである。
また、本発明の半導体装置は、主面に半導体素子が形成された半導体基板と、主面または主面上の何れかの層に形成されたダミーパターンを含む第１パターンと、第１パターンの上層に形成され、光学的パターン認識の対象となるパターンを含む第２パターンとを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成されているものである。このような半導体装置によれば、光学的パターン認識の対象となるパターン下にダミーパターンを配置することとなり、このパターン領域でのグローバルな平坦性の低下を抑制することができる。
なお、第１パターンには、ダミーパターンよりも小さい面積を有する他のダミーパターンが含まれてもよい。また、ダミーパターンおよび他のダミーパターンは、スクライブ領域に形成されてもよい。さらに、他のダミーパターンは、製品領域およびスクライブ領域に形成されてもよい。
また、ダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成されている。これにより前記パターンの光学的パターン認識の認識率の低下を防止できる。
また、第１パターンには、半導体素子の設計ルールと同一オーダーの加工寸法を有し、かつ、ダミーパターンよりも小さな面積を有する他のダミーパターンが含まれ、パターン配置禁止領域には、他のダミーパターンが配置されていない。これにより、光学的パターン認識の対象となるパターンの近傍以外に小面積ダミーパターンを配置して、それら領域の平坦性を向上し、また、このパターン近傍への小面積ダミーパターンの配置を禁止して光学的パターン認識の対象となるパターンのパターン認識率の低下を防止できる。
また、ダミーパターンは、半導体ウェハのスクライブ領域に形成され、他のダミーパターンは、半導体ウェハの製品領域およびスクライブ領域に形成される。これにより、製品領域のみならずスクライブ領域での平坦性も向上して、製品領域とスクライブ領域の境界近傍での平坦性を向上し、製品歩留まりの向上に寄与できる。
本発明の半導体装置は、主面に半導体素子が形成された半導体基板と、主面または主面上の何れかの層に形成された第１パターンと、第１パターンの上層に形成された第２パターンとを有する半導体装置であって、第１パターンには第１ダミーパターンが含まれ、第２パターンには、第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、第２ダミーパターンは、その平面位置において第１ダミーパターンのスペース上に形成されている。このとき、第２ダミーパターンの何れかの端辺は、その平面位置において、第１ダミーパターンに重なって形成されているか、あるいは、第１ダミーパターンと第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずれている。このような半導体装置によれば、第１小面積ダミーパターンのパターン間にはディッシングが生じるが、そのディッシングの生じた部分の上層には第２小面積ダミーパターンが形成されており、第２小面積ダミーパターン間に形成されるディッシングとの重なりを防止することができる。このため、上下層間でのディッシングの重畳を抑制し、平坦性を向上できる。
なお、前記半導体装置において、第１パターンには、さらに第１ダミーパターンよりも大きい面積を有する他のダミーパターンが含まれ、第２パターンには、さらに光学的パターン認識の対象となるパターンが含まれ、光学的パターン認識の対象となるパターンは、他のダミーパターンの平面形状内に内包されるように形成されてもよい。また、他のダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成され、パターン配置禁止領域には、第１ダミーパターンが配置されていない。また、他のダミーパターンは、半導体ウェハのスクライブ領域に形成され、第１および第２ダミーパターンは、半導体ウェハの製品領域およびスクライブ領域に形成されてもよい。
また、前記何れの半導体装置においても、第１パターンは、主面に形成された活性領域パターンであり、第２パターンは、半導体素子を構成するゲート電極と同層に形成されたパターンとすることができる。
本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上または主面上の何れかの部材層上にダミーパターンが含まれた第１パターンを形成する工程と、（ｂ）第１パターンが形成された主面上または第１パターンにパターニングされた部材上に絶縁膜を堆積し、絶縁膜に研磨を施して表面を平坦化する工程と、（ｃ）平坦化された表面の上層に光学的パターン認識の対象となるパターンが含まれた第２パターンを形成する工程とを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成する。
前記製造方法において、さらに、光学的パターン認識の対象となるパターンを光学的に検出して、半導体基体の位置合わせを行う工程を有することができる。
また、本発明の半導体装置の製造方法は、（ａ）半導体基体の主面上または主面上のいずれかの部材層上にダミーパターンが含まれた第１パターンを形成する工程と、（ｂ）第１パターンの上層に光学的パターン認識の対象となるパターンが含まれた第２パターンを形成する工程と、（ｃ）光学的パターン認識の対象となるパターンを光学的に検出して、半導体基体の位置合わせを行う工程とを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成する。
なお、何れの製造方法においても、ダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成することができる。
また、第１パターンには、さらに第１ダミーパターンが含まれ、第２パターンには、さらに第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、第２ダミーパターンは、その平面位置において第１ダミーパターンのスペース上に形成することができる。
また、第２ダミーパターンの何れかの端辺は、その平面位置において、第１ダミーパターンに重なるように形成するか、もしくは、第１ダミーパターンと第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずらして形成することができる。
また、ダミーパターンを半導体ウェハのスクライブ領域に形成し、第１および第２ダミーパターンを半導体ウェハの製品領域およびスクライブ領域に形成することができる。
また、第１パターンが転写される部材は半導体基板であり、第２パターンが転写されて形成される部材はゲート電極とすることができる。
これら半導体装置の製造方法により、前記した半導体装置を製造できる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）複数積層した平坦化面でのディッシングを抑制できる。
（２）ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上できる。
（３）複数積層された平坦化面、あるいは、ターゲット等の大面積パターンの平坦性を向上して、フォトリソグラフィ工程、エッチング工程における加工マージンを向上できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図１は、本実施の形態において半導体装置の製造に用いるシリコンウェハを示した平面図である。単結晶シリコンのウェハ１ｗには、ノッチ１ｎが付けられ、ウェハ１ｗの面指数の目印となる。ウェハ１ｗにはチップ１ｃが形成される。チップ１ｃはウェハ１ｗ内の有効処理面積内に形成され、有効処理面積から逸脱したチップ領域１ｇは利用されない。
図２は、ウェハ１ｗのチップ１ｃを拡大して示した平面図である。チップ１ｃは、後にスクライブラインＳＬでスクライブされ、分断される。以下に説明する工程では、ウェハ１ｗの状態で各工程が実施され、チップ１ｃに分断されるのは最終工程においてである。
本実施の形態では、代表的なＤＲＡＭのチップ１ｃを例示する。他の製品、たとえばＣＰＵ等のロジック製品、ＳＲＡＭ（static Random Access Memory ）、一括消去型電気的書き換え可能メモリ（いわゆるフラッシュＥＥＰＲＯＭ：Electrical Erasable Read Only Memory）等のメモリ素子、ロジック回路とメモリ素子とを１チップ上に混在させたシステムＬＳＩ等であってもよい。チップ１ｃ内には、メモリセルアレイＭＡ、直接周辺回路ＰＣｄ、間接周辺回路ＰＣｉが形成されている。メモリセルアレイＭＡには、ＤＲＡＭのメモリセルが形成されている。メモリセルＭＡの周辺には、直接周辺回路ＰＣｄが形成されている。チップ１ｃの中心領域には間接周辺回路ＰＣｉが形成されている。
図３は、スクライブラインＳＬの領域を含むチップ１ｃの端部領域を示した平面図である。図３においては、半導体基板１（ウェハ１ｗ、チップ１ｃ）に素子分離領域が形成された段階の様子を示している。なお、スクライブ領域ＳＲ以外は製品領域ＰＲである。
スクライブ領域ＳＲには、素子分離領域の形成の際に同時に形成されるターゲットパターンＴ１、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓが形成されている。スクライブ領域ＳＲには、その他ＴＥＧ（Test Equipment Group）用の素子等が形成されているが、図では省略している。ターゲットパターンＴ１は、素子分離領域パターンが形成される工程で同時に形成されるパターンであり、後に説明するゲート電極パターンを形成する際の露光工程における位置合わせで用いる。つまり、ゲート電極パターンのマスク合わせを行う際の位置検出用のターゲットとして用いる。露光装置では、たとえばターゲットを光学的にパターン認識してウェハに対するマスクの位置合わせを行なった後、フォトレジスト膜を露光する。
大面積ダミーパターンＤＬおよび小面積ダミーパターンＤｓも素子分離領域パターンが形成される工程で同時に形成されるパターンである。大面積ダミーパターンＤＬ上には、ゲート電極パターンと同時に形成されるターゲットパターンＴ２が形成される。ターゲットパターンＴ２はさらに上層のパターン、たとえば配線パターンや接続孔パターンを形成する際の露光工程における位置合わせで用いる。大面積ダミーパターンＤＬを配置することによりターゲットパターン領域のディッシングを防止して、ターゲットパターンの認識率を向上し、微細加工を有利に行える。従来ターゲットパターン周辺にはダミーパターンを配置しておらず、このためターゲットパターン周辺の表面平坦性が阻害されていたが、ターゲットパターン下部に大面積ダミーパターンＤＬを配置することにより平坦性を向上し、ターゲットパターンの認識率を向上できるようにしたものである。なお、大面積ダミーパターンＤＬはターゲットパターンを内包できるようにターゲットパターンよりも大きく形成される。すなわち、光学的にパターン認識するターゲットパターン領域の下には、大面積ダミーパターンＤＬが存在するので、ディッシングを防止してターゲットパターンの認識率を向上できる。またターゲットパターンの周辺には、ターゲットのパターン認識を阻害しないようにあらゆるパターンの配置が禁止される領域が存在する。大面積ダミーパターンＤＬはこのようなパターン配置禁止領域以上の面積で形成される。このため、大面積ダミーパターンＤＬは、露光装置にとってはパターンとして認識されず、ターゲットパターンＴ１、Ｔ２の認識率を低下させることがない。
小面積ダミーパターンＤｓは、スクライブ領域ＳＲおよび製品領域ＰＲに形成されている。すなわち、ウェハＷの全面に形成されている。このように、小面積ダミーパターンＤｓは、本来素子として機能するパターンの間隔が広い領域に配置される。素子として機能するパターン間の間隔が広く、このような広いパターン間に小面積ダミーパターンＤｓが配置されない場合は、パターン間でディッシングが生じる。このディッシングはパターン間が広いほど大きな窪み量となるため、平坦性が大きく阻害される。このような広いパターン間スペースに小面積ダミーパターンＤｓを配置して平坦性を向上する。小面積ダミーパターンＤｓのパターンサイズおよびパターン間スペースは、素子を構成するパターンとほぼ同じオーダーの寸法で形成されるため、パターン間隔が狭く、狭いパターン間隔に応じた小さなディッシングが生じる。このような状況は、ダミーパターンを配置しない場合より窪み量を大幅に改善でき、平坦性を向上できる。なお、小面積ダミーパターンＤｓのパターンサイズは、素子設計ルールと同一オーダーであるが、フォトリソグラフィの容易性と、ディッシング抑制に対する効果から適当な値が選択される。素子設計ルールがたとえば０．２μｍ程度である場合には、小面積ダミーパターンＤｓのパターンサイズも０．２μｍ程度にすることができる。しかし、露光光源にＫｒＦエキシマレーザを用いる場合にはレベンソンマスク等を用いた解像度向上手法を用いる必要が生じる。そのためマスク作成の容易さを優先して小面積ダミーパターンＤｓのパターンサイズ１μｍ程度、パターン間スペースを０．４μｍ程度にすることができる。その他フォトリソグラフィ工程の要請から他の数値を選択することが可能であることはいうまでもない。ただし、あまりに大きなパターンサイズおよびパターン間スペースであればパターン間スペースでのディッシングが顕著となり好ましくない。
なお、スクライブ領域ＳＲの幅は約１００μｍである。
図３において製品領域ＰＲには、前記小面積ダミーパターンＤｓの他に、素子を構成する活性領域が形成される。本実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）のチャネル領域を形成する活性領域Ｌ１、ウェル給電用の活性領域Ｌ２、ガードバンド給電用の活性領域Ｌ３を例示している。その他の活性領域が形成されても良いことはいうまでもない。活性領域Ｌ１、Ｌ２、Ｌ３のパターン間には、前記の通りの小面積ダミーパターンＤｓが形成されている。なお、製品領域ＰＲにも前記同様の大面積ダミーパターンＤＬが形成されていても良い。
図４は、製品領域ＰＲの活性領域Ｌ１、Ｌ２を含む領域を拡大して示した平面図である。前記の通り活性領域Ｌ１、Ｌ２のパターン間に小面積ダミーパターンＤｓが多数配置されている。前記したとおり、小面積ダミーパターンＤｓのパターンサイズｄ１は約１μｍであり、パターン間隔Ｓ１は約０．４μｍである。
小面積ダミーパターンＤｓは、パターンピッチ（本実施の形態の場合１．４μｍ）の格子（グリッド）に前記サイズのパターンが自動生成されて形成される。このとき、各格子点において、既に素子を構成する活性領域Ｌ１、Ｌ２等が存在する部分には小面積ダミーパターンＤｓが生成されないようにする。つまり、マスク設計装置において、活性領域Ｌ１、Ｌ２等のパターンを拡大（expand）する図形演算を施す。この拡大されたパターン領域が小面積ダミーパターンＤｓの配置禁止領域Ｒ１となる。次に、前記格子点のうち、配置禁止領域Ｒ１内にある格子を図形演算で除外し、残った格子点に小面積ダミーパターンＤｓを生成させ、この生成された小面積ダミーパターンＤｓと活性領域Ｌ１、Ｌ２、Ｌ３との加算（add ）をとって、マスク作成のデータとする。なお、大面積ダミーパターンＤＬについてもその周辺に小面積ダミーパターンＤｓの配置禁止領域Ｒ１を形成する。このため、expandの対象となるパターンに大面積ダミーパターンＤＬも含める。このようにして容易にダミーパターンが配置されたマスクパターンを自動生成できる。なお、手動あるいは配置禁止領域Ｒ１に相当する層（パターン配置レイヤー）を設けて、自動でその他小面積ダミーパターンＤｓを配置したくない場所を特定してこれを除外することも可能である。
次に、前記した活性領域およびダミー領域（素子分離領域）ＤＲの形成工程を含めて、本実施の形態の半導体装置の製造方法を説明する。
図５〜図２３（図１７、図１８を除く）は、本実施の形態の半導体装置の製造方法の一例を工程順に示した断面図である。なお、以下の断面図において、（ａ）は図３および図４におけるＡ−Ａ線断面を示し、（ｂ）はＢ−Ｂ線断面を示す。また、（ａ）において、ダミーパターンが形成されるダミー領域ＤＲ、回路領域ＣＲ、給電用パターンが形成される給電領域ＳＲを各々示す。回路領域ＣＲ、給電領域ＳＲでは小面積ダミーパターンの形成が禁止される。（ｂ）において、ターゲットパターンが形成されるターゲット領域ＴＲ、小面積ダミーパターン禁止領域ＩＲ、およびダミー領域ＤＲを各々示す。
図５に示すように、半導体基板１（ウェハ１ｗ）を用意し、薄いシリコン酸化（ＳｉＯ）膜２、シリコン窒化（ＳｉＮ）膜３を形成する。半導体基板１はたとえばｐ型不純物が導入された数Ωｃｍ程度の抵抗率を有する単結晶シリコンウェハである。シリコン酸化膜２は、シリコン窒化膜３と半導体基板１との間のストレスを緩和するための犠牲膜であり、たとえば熱酸化法により形成される。シリコン窒化膜３は、後に説明する溝を形成するためのマスクに用いる。シリコン窒化膜３の膜厚は数百ｎｍとし、たとえばＣＶＤ（Chemical Vapor Deposition ）法により形成する。
次に、図６に示すように、シリコン窒化膜３上にフォトレジスト膜４を形成する。フォトレジスト膜４は、図３および図４で説明した活性領域Ｌ１、Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓが形成される各領域を覆うように形成する。前記したとおり、小面積ダミーパターンＤｓのサイズはレベンソンマスクを用いる程の微細加工が要求されないため、小面積ダミーパターンＤｓの形成領域については、レベンソン方式等超解像技術に伴う焦点裕度の低下による加工性の悪化が生じない。これによりマスク設計を簡略化できる。
次に、図７に示すように、フォトレジスト膜４の存在下でドライエッチングを施し、シリコン窒化膜３およびシリコン酸化膜２をエッチングして除去する。
フォトレジスト膜４を除去した後、図８に示すように、シリコン窒化膜３の存在下でドライエッチング（異方性エッチング）を施し、半導体基板１をエッチングして溝５を形成する。溝５の深さは数百ｎｍとする。本工程で形成された溝５のパターンは、前記図３および図４で示した活性領域Ｌ１等のパターンの逆パターンである。
なお、本工程では、パターニングされたシリコン窒化膜３をハードマスクに用いている。このように薄い膜厚のシリコン窒化膜３をハードマスクに用いることによりエッチング特性を改善し、微細加工を容易にすることができる。シリコン窒化膜３をハードマスクに用いることに代えて、フォトレジスト膜４の存在下で半導体基板１にエッチングを施し溝５を形成しても良い。この場合、工程が簡略化できる。
次に、図９に示すように、溝５の内部を含む半導体基板１の全面にシリコン酸化膜６を形成する。シリコン酸化膜６は、たとえばＴＥＯＳ（テトラエトキシシラン）ガスとオゾン（Ｏ3 ）を原料ガスとしたＣＶＤ法により形成できる。シリコン酸化膜６の膜厚は溝５を埋め込むのに十分な膜厚とする。
次に、図１０に示すように、ＣＭＰ法を用いてシリコン酸化膜６を研磨する。研磨はシリコン窒化膜３の表面が露出するまで行う。これにより溝５の領域にのみシリコン酸化膜６を残存させて素子分離領域７を形成する。
このとき、ダミー領域ＤＲでは、小面積ダミーパターンＤｓが形成されているため、ディッシングは小面積ダミーパターンＤｓのパターン間にのみわずかに発生し、ダミーパターンが存在しない場合と比較して格段に平坦性を向上できる。また、ターゲット領域ＴＲにも大面積ダミーパターンＤＬが形成されるため、グローバルなディッシングが防止され、当該領域での平坦性を向上できる。ターゲット領域ＴＲは、本実施の形態の場合スクライブ領域ＳＲに形成されており、ターゲット領域ＴＲの平坦性の劣化は、時にターゲット領域ＴＲに隣接する製品領域ＰＲの平坦性を低下させる。しかし、本実施の形態では、ターゲット領域ＴＲに大面積ダミーパターンＤＬが形成されるため、このような製品領域ＰＲへの悪影響は発生しない。
次に、図１１に示すように、シリコン窒化膜３およびシリコン酸化膜２を除去して活性領域Ｌ１、Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓの表面を露出させる。前記図３および図４の状態は、本工程が終了した段階を示している。シリコン窒化膜３の除去には、たとえば熱リン酸を用いたウェットエッチングを用いる。その後、フッ化水素（ＨＦ）を用いてシリコン酸化膜２と素子分離領域７の表面を適度にエッチングして、図１１に示すようなほぼ平坦な表面が実現される。
次に、図１２に示すように、図示しないフォトレジスト膜を形成し、ｐ型あるいはｎ型の不純物をイオン注入して、ディープウェル８、ｎ型ウェル９、ｐ型ウェル１０を形成する。ディープウェル（deep well ）８は、ｐ型ウェル１０を半導体基板１から電気的に分離する機能がある。
次に、図１３に示すように、ゲート絶縁膜となるシリコン酸化膜１１、ゲート電極となる多結晶シリコン膜１２およびタングステンシリサイド（ＷＳｉ）膜１３、キャップ絶縁膜となるシリコン窒化膜１４を堆積する。シリコン酸化膜１１は、たとえば熱酸化あるいは熱ＣＶＤ法により形成され、数ｎｍの膜厚を有する。多結晶シリコン膜１２は、たとえばＣＶＤ法で形成され、ｎ型またはｐ型の不純物が導入される。膜厚は数百ｎｍである。タングステンシリサイド膜１３は、ＣＶＤ法、またはスパッタ法により形成され、同様に膜厚は数百ｎｍである。タングステンシリサイド膜１３は、ゲート電極（ゲート配線）のシート抵抗を低減し、素子の応答速度の向上に寄与する。シリコン窒化膜１４は、たとえばＣＶＤ法により形成され、膜厚は数百ｎｍである。
なお、ここではタングステンシリサイド膜１３を例示しているが、チタンシリサイド（ＴｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜等他の金属シリサイド膜を用いることができる。また、タングステンシリサイド膜１３と多結晶シリコン膜１２との積層膜を例示しているが、多結晶シリコン膜、バリア膜、タングステン（Ｗ）等金属膜の積層膜であってもよい。この場合さらにゲート電極（ゲート配線）の抵抗率を低減できる。バリア膜には窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等窒化金属膜を用いることができる。金属膜にはタングステンの他、タンタル（Ｔａ）、チタン（Ｔｉ）等を用いることができる。
次に、図１４に示すように、シリコン窒化膜１４上にフォトレジスト膜１５を形成し、ドライエッチング（異方性エッチング）を施して、図１５に示すように、シリコン窒化膜１４をパターニングする。これによりキャップ絶縁膜１６を形成する。このキャップ絶縁膜１６のパターンについては後に説明する。なお、フォトレジスト膜１５を形成するための露光工程では、前記ターゲットＴ１がマスク合わせの位置検出に用いられる。
次に、フォトレジスト膜１５をアッシング等で除去し、図１６に示すように、キャップ絶縁膜１６の存在下でタングステンシリサイド膜１３，多結晶シリコン膜１２、シリコン酸化膜１１にエッチング（異方性エッチング）を施し、ゲート電極１７を形成する。
このとき、ゲート電極１７と同時に第２小面積ダミーパターンＤｓ２とターゲットＴ２が形成される。
図１７はこの段階での状態を示す平面図であり図３に相当する。また、図１８は、図４に相当する拡大平面図である。
図１７に示すように、スクライブ領域ＳＲには小面積ダミーパターンＤｓ２の他にターゲットＴ２が形成される。ターゲットＴ２は後の工程、たとえば配線形成あるいは接続孔形成工程の露光の際に用いられる。ターゲットＴ２は、大面積ダミーパターンＤＬ上に形成され、それに内包されるように形成される。また、ターゲットＴ２の周辺には、後にターゲットＴ２が用いられる際に認識率の低下を防ぐためにパターン配置禁止領域Ｒ２が設けられるが、大面積ダミーパターンＤＬはこのパターン配置禁止領域Ｒ２よりも大きく形成される。これによりパターン配置禁止領域Ｒ２内にはターゲットＴ２を除きパターンが形成されない状態となり、ターゲットＴ２の認識を正確に行うことができる。また、大面積ダミーパターンＤＬ上にターゲットＴ２が形成されるため、ターゲットＴ２は窪んだ下地上に形成されるのではなく、平坦化された下地上に形成される。このため、後にターゲットＴ２を用いる露光工程において、ターゲットＴ２の認識を正確に行え、マスク合わせ精度を向上できる。さらに、ターゲットＴ２の下部に大面積ダミーパターンＤＬが形成されているため、当該領域の平坦性が向上し、その周辺、特にターゲットＴ２に近接する製品領域ＰＲの平坦性を向上してフォトリソグラフィマージンを向上し、エッチング加工を容易にできる。
なお、スクライブ領域ＳＲには、小面積ダミーパターンＤｓ２も形成される。これにより、当該領域の平坦性を向上できる。但し、小面積ダミーパターンの配置禁止領域Ｒ１には配置されない。小面積ダミーパターンＤｓ２については後に説明する。
製品領域ＰＲには、ゲート電極１７が形成される。また、ゲート電極１７のパターン間には小面積ダミーパターンＤｓ２が多数配置される。図３の場合と同様に、小面積ダミーパターンの配置禁止領域Ｒ１には配置されない。配置禁止領域Ｒ１の生成法については前記と同様である。
図１８に示すように、小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンＤｓのパターン間スペース上に形成される。すなわち、小面積ダミーパターンＤｓ２と下層の小面積ダミーパターンＤｓとのパターンはそのピッチが半分だけずれた状態で形成される。つまり、小面積ダミーパターンＤｓ２は小面積ダミーパターンＤｓに対してｘ方向にＰｘだけ、またｙ方向にＰｙだけずらして形成する。Ｐｘ、Ｐｙともにたとえば０．７μｍである。このようにハーフピッチだけずらして小面積ダミーパターンＤｓ２を形成することにより、下層で発生したディッシングの影響をなくして平坦性の向上を図れる。すなわち、下層のディッシングは小面積ダミーパターンＤｓのスペース部に生じ、その上部には小面積ダミーパターンＤＳ２が形成されるため、ディッシングが重畳されることがない。小面積ダミーパターンＤｓ２によるディッシングはそのスペース部で生じるが、この下層には小面積ダミーパターンＤｓが形成されており、そもそもディッシングは生じていない。つまり、本実施の形態のように小面積ダミーパターンＤｓ、Ｄｓ２を配置すると、下層でディッシングの生じている領域の上層ではディッシングを生じず、上層でディッシングを生じる部分は、下層でディッシングを生じない領域上に形成される。これにより、２つの層を総合したディッシング量を低減して、全体の平坦性を低減できる。
なお、上層の小面積ダミーパターンＤｓ２がパターン配置禁止領域Ｒ１に形成されないことは小面積ダミーパターンＤｓの場合と同様である。また、小面積ダミーパターンＤｓ２の発生方法も、格子位置をハーフピッチシフトさせる点を除き小面積ダミーパターンＤｓの場合と同様である。
また、ここでは小面積ダミーパターンＤｓとＤｓ２とをハーフピッチシフトさせた例を説明したが、シフト量は、Ｄｓ２の端辺がＤｓ１に重なるように形成される限り任意である。すなわち、Ｄｓ２はＤｓ１のスペース部の上部に形成されていればよい。
次に、図１９に示すように、不純物をイオン注入して不純物半導体領域１９を形成する。不純物半導体領域１９には低濃度の不純物を導入する。なお、注入される不純物の導電型は、形成されるＭＩＳＦＥＴのチャネル型により打ち分けられる。ｎ型ウェル領域にはｐ型不純物が注入され、ｐチャネルＭＩＳＦＥＴが形成される。ｐウェル領域にはｎ型不純物が導入され、ｎチャネルＭＩＳＦＥＴが形成される。
次に、図２０に示すように、半導体基板１の全面にたとえばシリコン窒化膜を形成し、これに異方性エッチングを施して、サイドウォールスペーサ２０を形成する。その後、イオン注入を行って、不純物半導体領域２１を形成する。不純物半導体領域２１は、前記同様に領域によってその導電型が適当になるように不純物イオンを打ち分ける。不純物半導体領域２１には高濃度の不純物が挿入され、不純物半導体領域１９とともにＬＤＤ（Lightly Doped Drain ）構造のソース・ドレインを構成する。
次に、図２１に示すように、ゲート電極パターンを埋め込むシリコン酸化膜２２を形成し、図２２に示すように、シリコン酸化膜２２にＣＭＰ法による研磨を施してその表面を平坦化する。この平坦化の際、ゲート電極パターンと同層に小面積ダミーパターンＤｓ２が形成されているため、平坦性の向上が図れる。特に、下層の小面積ダミーパターンＤｓに対してハーフピッチずらして上層の小面積ダミーパターンＤｓ２が形成されているため、パターン間スペースでのディッシングを２層間に渡り重畳させることがない。このためディッシングの重なりによる平坦性の低下を抑制できる。また、ターゲットＴ２の領域にはその下層に大面積ダミーパターンＤＬが形成されているため、グローバルなディッシングを生じず、スクライブ領域ＳＲにおいても平坦性を向上できる。これにより製品領域ＰＲに悪影響を生じず、歩留まり等の向上を図れる。なお、スクライブ領域ＳＲにも小面積ダミーパターンＤｓ２が配置されているので製品領域ＰＲと同様に平坦性を改善できる。
ここでは、スクライブ領域ＳＲにターゲットＴ２を形成した例を示しているが、ターゲットＴ２は製品領域ＰＲに形成されてもよい。また、パターン認識の必要なパターンとして、ここではターゲットパターンを例示したが、その他、光学的パターン認識の対象となるパターンであれば本発明を適用できることはもちろんである。たとえばマスク合わせの品質管理のために用いる検査用パターン、膜厚をモニタするための検査パターン、レーザ救済に用いるための位置検出用パターン等であってもよい。
次に、図２３に示すように、シリコン酸化膜２２に接続孔２３を形成し、接続孔２３内に接続プラグ２４を形成する。さらにシリコン酸化膜２２上に配線２５を形成する。
接続孔２３の形成は、フォトレジスト膜（図示せず）をマスクとして異方性エッチングにより行える。このフォトレジスト膜の形成の際、つまり、本工程での露光には、前記したターゲットＴ２をマスク合わせの位置検出に用いることができる。接続プラグには、たとえば多結晶シリコンの他、窒化チタン膜、タングステン膜の積層膜を用いることができる。接続プラグの形成には、接続孔の開口後これを埋め込む導電材料を形成し、ＣＭＰ法を用いて接続孔以外の領域の導電膜を除去することにより行える。
配線２５の形成は、同様にフォトレジスト膜（図示せず）をマスクとして異方性エッチングにより行える。このフォトレジスト膜の形成の際、つまり、本工程での露光には、前記したターゲットＴ２をマスク合わせの位置検出に用いることができる。配線２５には、たとえばタングステン、窒化チタンとタングステンとの積層膜等金属材料を用いることができる。配線２５の形成には、前記金属材料の成膜後、これをパターニングすることにより行える。
さらに、第２層、第３層等上層の配線を形成して多層配線構造にすることができるが、前記配線２５の場合と同様に形成できるのでその説明は省略する。
図２４は、ウェハプロセスが終了した後に、スクライブ領域ＳＲをスクライブした段階の状態を示す平面図である。スクライブラインＳＬによりウェハ１ｗが分断され、チップ１ｃが形成される。スクライブラインＳＬの幅は、ブレード幅（たとえば３５μｍ）に遊びが加わった寸法となる。このため、チップ１ｃでは、製品領域ＰＲ端部からチップ１ｃの端部までの距離として数十μｍ程度の領域が残存する。この残存領域に前記したターゲットＴ１、Ｔ２、大面積ダミーパターンＤＬ、の一部が残存する。なお、図２４においては、ターゲットＴ３が表示されている。これは第１層の配線２５をパターニング際に同時に形成されたターゲットパターンである。ターゲットＴ３はその上層の配線あるいはスルーホールの形成に用いられる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、実施の形態では、小面積ダミーパターンＤｓとＤｓ２とのズレをｘ方向とｙ方向との双方に設けた例を示したが、何れか一方のズレであってもよい。
また、小面積ダミーパターンＤｓ、Ｄｓ２として方形形状を例示したが、長方形等の他の形状であってもよい。たとえば、図２５および図２６に示すように、格子状のダミーパターンであってもよい。つまり、図２５に示すように、格子状のパターン２６を活性領域Ｌ１等と同時に形成し、図２６に示すように、格子状のパターン２７をパターン２６に対してハーフピッチシフトさせてゲート電極１７と同時に形成しても良い。また、小面積ダミーパターンＤｓ、Ｄｓ２に代えて、図２７および図２８に示すように、ライン状のダミーパターンであってもよい。つまり、図２７に示すように、ライン状のパターン２８を活性領域Ｌ１等と同時に形成し、図２８に示すように、ライン状のパターン２９をパターン２８に対してハーフピッチシフトさせてゲート電極１７と同時に形成しても良い。これらダミーのパターン２６，２７，２８，２９がパターン配置禁止領域Ｒ１に形成されないことは実施の形態と同様である。また、これらパターン２６，２７，２８，２９のサイズも実施の形態と同様である。
本発明は、半導体装置およびその製造技術に適用でき、特に、化学機械研磨法を用いて表面を平坦化する工程を有する半導体装置に適用して有効である。
１ 半導体基板
１ｃ チップ
１ｎ ノッチ
１ｗ ウェハ
２ シリコン酸化膜
３ シリコン窒化膜
４ フォトレジスト膜
５ 溝
６ シリコン酸化膜
７ 素子分離領域
８ ディープウェル
９ ｎ型ウェル
１０ ｐ型ウェル
１１ シリコン酸化膜
１２ 多結晶シリコン膜
１３ タングステンシリサイド膜
１４ シリコン窒化膜
１５ フォトレジスト膜
１６ キャップ絶縁膜
１７ ゲート電極
１９ 低濃度不純物半導体領域
２０ サイドウォールスペーサ
２１ 高濃度不純物半導体領域
２２ シリコン酸化膜
２３ 接続孔
２４ 接続プラグ
２５ 配線
ＤＬ 大面積ダミーパターン
Ｄｓ，Ｄｓ２ 小面積ダミーパターン
Ｌ１〜Ｌ３ 活性領域
ＰＲ 製品領域
ＳＲ スクライブ領域
ＤＲ ダミー領域
ＣＲ 回路領域
ＳＲ 給電領域
ＴＲ ターゲット領域
ＩＲ 小面積ダミー禁止領域
ＭＡ メモリセルアレイ
Ｒ１、Ｒ２ パターン配置禁止領域
ＳＬ スクライブライン
Ｔ１、Ｔ２、Ｔ３ ターゲット（ターゲットパターン）
ＰＣｄ 直接周辺回路
ＰＣｉ 間接周辺回路
１ｃ チップ
１ｎ ノッチ
１ｗ ウェハ
２ シリコン酸化膜
３ シリコン窒化膜
４ フォトレジスト膜
５ 溝
６ シリコン酸化膜
７ 素子分離領域
８ ディープウェル
９ ｎ型ウェル
１０ ｐ型ウェル
１１ シリコン酸化膜
１２ 多結晶シリコン膜
１３ タングステンシリサイド膜
１４ シリコン窒化膜
１５ フォトレジスト膜
１６ キャップ絶縁膜
１７ ゲート電極
１９ 低濃度不純物半導体領域
２０ サイドウォールスペーサ
２１ 高濃度不純物半導体領域
２２ シリコン酸化膜
２３ 接続孔
２４ 接続プラグ
２５ 配線
ＤＬ 大面積ダミーパターン
Ｄｓ，Ｄｓ２ 小面積ダミーパターン
Ｌ１〜Ｌ３ 活性領域
ＰＲ 製品領域
ＳＲ スクライブ領域
ＤＲ ダミー領域
ＣＲ 回路領域
ＳＲ 給電領域
ＴＲ ターゲット領域
ＩＲ 小面積ダミー禁止領域
ＭＡ メモリセルアレイ
Ｒ１、Ｒ２ パターン配置禁止領域
ＳＬ スクライブライン
Ｔ１、Ｔ２、Ｔ３ ターゲット（ターゲットパターン）
ＰＣｄ 直接周辺回路
ＰＣｉ 間接周辺回路
Claims (8)
- その主面に半導体素子が形成された半導体基板と、前記主面または前記主面上の何れかの層に形成された第１パターンと、前記第１パターンの上層に形成された第２パターンとを有する半導体装置であって、
前記第１パターンには第１ダミーパターンが含まれ、前記第２パターンには、前記第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、
前記第２ダミーパターンは、その平面位置において前記第１ダミーパターンのスペース上に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２ダミーパターンの何れかの端辺は、その平面位置において、前記第１ダミーパターンに重なって形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１ダミーパターンと前記第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずれていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１パターンには、さらに前記第１ダミーパターンよりも大きい面積を有する他のダミーパターンが含まれ、
前記他のダミーパターンは、半導体ウェハのスクライブ領域に形成され、
前記第１および第２ダミーパターンは、前記半導体ウェハの製品領域および前記スクライブ領域に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１パターンは、前記主面に形成された活性領域パターンであり、前記第２パターンは、前記半導体素子を構成するゲート電極と同層に形成されたパターンであることを特徴とする半導体装置。 - その主面に半導体素子が形成された半導体基板と、前記主面に形成された活性領域パターンとを有する半導体装置であって、
前記活性領域パターンと第１ダミーパターンと前記第１ダミーパターンより大きな第２ダミーパターンとを含む領域のパターンの逆パターンである溝に、絶縁膜が埋め込まれて素子分離領域が形成され、
前記第１および第２ダミーパターンは、スクライブ領域に形成されていることを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記領域は第３ダミーパターンを含み、
前記第３ダミーパターンは製品領域に形成されていることを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記領域は、前記第３ダミーパターンよりも面積の大きい第４ダミーパターンを含み、
前記第４ダミーパターンは、前記製品領域に形成されていることを特徴とする半導体装置。
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