DE69117001T2

DE69117001T2 - Synchroner dynamischer Direktzugriffspeicher

Info

Publication number: DE69117001T2
Application number: DE69117001T
Authority: DE
Inventors: Atsushi Takasugi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1990-11-20
Filing date: 1991-11-19
Publication date: 1996-09-26
Anticipated expiration: 2011-11-20
Also published as: US5339276A; JPH04184786A; DE69117001D1; JP3100622B2; KR920010618A; EP0487288B1; US5521879A; US5430688A; US5287327A; EP0487288A3; KR100225662B1; EP0487288A2

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft einen dynamischen Direktzugriffsspeicher (DRAM), der in Synchronisierung mit einem Taktsignal arbeitet, so daß er zur Integration in Mikrosteuerungen und anwenderspezifische integrierte Schaltungen geeignet ist.
Eine Mikrosteuerung weist im allgemeinen beispielsweise eine Zentralverarbeitungseinheit, einen Nur-Lesespeicher, einen Direktzugriffsspeicher und andere Module auf, die auf einem einzelnen Halbleiterchip integriert sind. Operationen aller Ein-Chip-Schaltungen werden durch ein System-Taktsignal synchronisiert. In der Vergangenheit ist der Direktzugriffsspeicher im allgemeinen vom statischen Typ (SRAM) gewesen, der ein einfaches Steuerschema hat, das einen schnellen Zugriff zuläßt und auf einfache Weise mit dem Systemtakt synchronisiert werden kann. Für viele Zwecke wäre es erwünscht, einen DRAM zu verwenden, der weniger Raum in Anspruch nimmt und weniger Leistung dissipiert als der SRAM, aber die von einem DRAM benötigte komplexere Steuerung ist ein Hindernis dafür gewesen.
Bei einem DRAM nach dem Stand der Technik wird die zeitliche Abstimmung einer Adresseneingabe und einer Datenausgabe durch eine Vielzahl von Steuersignalen bestimmt. Selbst dann, wenn diese Steuersignale durch die Zentralverarbeitungseinheit synchron mit dem Systemtakt erzeugt werden, wird aufgrund unvermeidbarer Herstellungsschwankungen bei Schaltungselementen eine Synchronisierung zwischen dem Systemtakt und den Eingabe- und Ausgabeoperationen des DRAM ungenau. Eine ungenaue Synchronisierung muß durch Verwenden einer niedrigen Taktfrequenz berücksichtigt werden, die natürlich die Geschwindigkeit der gesamten Vorrichtung beschränkt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist demgemäß eine Aufgabe der vorliegenden Erfindung, eine DRAM- Adresseneingabe genau mit einem Taktsignal zu synchronisieren.
Eine weitere Aufgabe der Erfindung besteht darin, eine DRAM-Datenausgabe genau mit einem Taktsignal zu synchronisieren.
Eine weitere Aufgabe der Erfindung besteht im Ausgeben von Daten in einem einzigen Taktzyklus, der bezogen auf ein erstes Steuersignal ausgewählt wird. Eine weitere Aufgabe besteht darin, daß ermöglicht wird, daß eine Datenausgabe auf zusätzliche Taktzyklen in Antwort auf ein zweites Steuersignal erweitert wird. Eine weitere Aufgabe besteht darin, daß ermöglicht wird, daß Daten aus unterschiedlichen Speicherzellen in aufeinanderfolgenden Taktzyklen ausgegeben werden.
Eine weitere Aufgabe besteht darin, zu ermöglichen, daß die Reihenfolge der Datenausgabe in aufeinanderfolgenden Taktzyklen gemäß bestimmter Adressenbits geändert wird.
Ein synchroner dynamischer Direktzugriffsspeicher gemäß der Erfindung ist im Patentanspruch 1 gezeigt. Er weist folgendes auf: eine Adresseneingabeeinrichtung zum (Zwischen-)Speichern eines Adressensignals bei einem ersten Übergang eines Taktsignals zum Erzeugen einer X-Adresse und bei einem zweiten Übergang des Taktsignals zum Erzeugen einer Y-Adresse. Der erste Übergang wird durch ein erstes Steuersignal ausgewählt. Der zweite Übergang wird durch ein zweites Steuersignal ausgewählt. Eine Decodiereinrichtung wählt eine oder mehrere Speicherzellen in einer Speicherzellenmatrix gemäß der X-Adresse und der Y-Adresse aus. Eine Ausgabeeinrichtung gibt Daten von den ausgewählten Speicherzellen synchron mit dem Taktsignal aus.
Gemäß einem Ausführungsbeispiel der Erfindung weist die Ausgabeeinrichtung eine Daten-(Zwischen-)Speichereinrichtung, eine Tristate-Ausgabeeinrichtung und eine Ausgabesteuereinrichtung auf. Von der Speicherzellenmatrix ausgelesene Daten werden in der Daten-(Zwischen-)Speichereinrichtung gehalten und durch die Tristate-Ausgabeeinrichtung in Antwort auf ein Ausgabesteuersignal von der Ausgabesteuereinrichtung ausgegeben. Die Ausgabesteuereinrichtung aktiviert das Ausgabesteuersignal für einen oder mehrere Taktzyklen beginnend bei einer bestimmten Anzahl von Taktzyklen nach einer Aktivierung des ersten Steuersignals. Gemäß einem weiteren Ausführungsbeispiel der Erfindung weist die Ausgabeeinrichtung eine Mehrfachdaten-(Zwischen)Speichereinrichtung, eine Tristate--
Ausgabeeinrichtung und eine Folge-Ausgabesteuereinrichtung auf. Die Mehrfachdaten-(Zwischen-)Speichereinrichtung speichert die aus einer Vielzahl von Speicherzeilen in der Speicherzellenmatrix gelesenen Daten (zwischen) und hält sie. Die Folge-Ausgabesteuereinrichtung empfängt ein oder mehrere Adressenbits von der Adresseneingabeeinrichtung, wählt die in der Mehrfachdaten-(Zwischen-)Speichereinrichtung gehaltenen Daten in einer Reihenfolge aus, die von diesem einen oder von mehreren Adressenbits bestimmt ist, und führt die ausgewählten Daten für eine Ausgabe nach außen zur Tristate-Ausgabeeinrichtung.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm eines synchronen DRAM.
Fig. 2 ist ein schematisches Diagramm einer neuen Adresseneingabeschaltung.
Fig. 3 ist ein Zeitgabediagramm für Fig. 2.
Fig. 4 ist ein schematisches Diagramm einer Modifizierung der Adresseneingabeschaltung der Fig. 2.
Fig. 5 ist ein Zeitgabediagramm für Fig. 4.
Fig. 6 ist ein Blockdiagramm eines synchronen DRAM mit einer neuen Ausgabeeinrichtung.
Fig. 7 ist ein schematisches Diagramm, das eine Konfiguration der Ausgabesteuerschaltung in Fig. 6 darstellt.
Fig. 8 ist ein Zeitgabediagramm für Fig. 6 und Fig. 7.
Fig. 9 ist ein schematisches Diagramm, das eine weitere Konfiguration der Ausgabesteuerschaltung in Fig. 6 darstellt.
Fig. 10 ist ein Zeitgabediagramm für Fig. 6 und Fig. 9.
Fig. 11 ist ein Blockdiagramm eines synchronen DRAM mit einer weiteren neuen Ausgabeeinrichtung.
Fig. 12 ist ein Zeitgabediagramm für Fig. 11.
Fig. 13 ist ein Blockdiagramm eines synchronen DRAM mit einer weiteren neuen Ausgabeeinrichtung.
Fig. 14 istein Zeitgabediagramm für Fig. 13.
Fig. 15 ist ein Zeitgabediagramm für Fig. 13.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Die Erfindung wird unter Bezugnahme auf die Zeichnungen detaillierter beschrieben. Diese Zeichnungen sind als Beispiele der Erfindung gezeigt, aber sie schränken ihren Schutzbereich nicht ein, der in den beigefügten Ansprüchen aufgezeigt ist.
In Fig. 1 weist der erfundene Speicher ein Adresseneingabeschaltung 10 auf, die n+1 Adressensignale A0-An (n ist eine positive ganze Zahl), ein Taktsignal (CLK), ein erstes Steuersignal (normalerweise mit RAS: Reihenadressenhinweis bezeichnet) und ein zweites Steuersignal (CAS: Spaltenadressenhinweis) empfängt. Die Adresseneingabe wird multiplext: sowohl eine Reihenadresse (X-Adresse) als auch eine Spaltenadresse (Y-Adresse) werden auf denselben Signalleitungen A0-An eingegeben. Die Adresseneingabeschaltung speichert die Adressensignale bei einem ersten Übergang von CLK (zwischen), der durch RAS ausgewählt wird, wobei die (zwischen-)gespeicherte Adresse eine X-Adresse (AX0-AXn) wird, speichert dann die Adressensignale wieder bei einem zweiten Übergang von CLK (zwischen), der durch CAS ausgewählt wird, wobei die dieses Mal (zwischen-)gespeicherte Adresse eine Y-Adresse (AY0-AYn) wird.
Die X-Adresse wird einem X-Adressendecodierer 20 und die Y-Adresse einem Y- Adressendecodierer 30 zugeführt. Diese Adressendecodiereinrichtungen decodieren die X-Adresse und die Y-Adresse, um eine oder mehrere Speicherzellen in einer Speicherzellenmatrix 40 auszuwählen. Eine Dateneingabelausgabeeinrichtung 50 überträgt Daten zwischen der ausgewählten Speicherzelle oder den Zeilen und einem externen Datenbus (nicht gezeigt), wodurch entweder Daten aus den Speicherzellen gelesen werden oder Daten in die Speicherzellen geschrieben werden. Eine Datenausgabe ist mit CLK synchronisiert.
Fig. 2 ist ein schematisches Diagramm der Adresseneingabeschaltung 10 in Fig. 1. Das Adressensignal A0-An wird einer ersten transparenten (Zwischen-)Speicherschaltung 17 und einer zweiten transparenten (Zwischen-)Speicherschaltung 18 zugeführt. Die Adresseneingabeschaltung weist auch eine dritte transparente (Zwischen-)Speicherschaltung 11 zum (Zwischen-)Speichern von RAS und eine vierte transparente (Zwischen-)Speicherschaltung 12 zum (Zwischen-)Speichern von CAS auf.
Eine transparente (Zwischen-)Speicherschaltung wird durch ein Freigabesignal gesteuert, wobei sie gegenüber seiner Eingabe transparent ist, wenn das Freigabesignal in einem ersten Zustand ist, seine Eingabe (zwischen-)speichert, wenn das Freigabesignal sich zu einem zweiten Zustand ändert, und sie damit fortfährt, den (zwischen-)gespeicherten Wert auszugeben, bis das Freigabesignal sich zurück zum ersten Zustand ändert. In Fig. 2 wird die erste transparente (Zwischen-)Speicherschaltung 17 durch ein X-Adressen-(Zwischen-)Speichersignal S13 gesteuert, und die zweite transparente (Zwischen-)Speicherschaltung 18 wird durch ein Y- Adressen-(Zwischen-)Speichersignal S14 gesteuert, und die dritte und die vierte transparente (Zwischen-)Speicherschaltung 11 bzw. 12 werden durch CLK gesteuert. Insbesondere wird die erste transparente (Zwischen-)Speicherschaltung 17 freigegeben oder transparent gemacht, wenn das X-Adressen-(Zwischen-)Signal S13 niedrig ist, und speichert das Adressensignal A0-An bei einem Übergang des X- Adressen-(Zwischen-)Speichersignals von niedrig auf hoch (zwischen). Die zweite transparente (Zwischen-)Speicherschaltung 18 wird transparent gemacht, wenn das Y-Adressen-(Zwischen-)Speichersignal S14 niedrig ist, und speichert das Adressensignal A0-An über ein Eingabegatter 16 bei einem Übergang des Y-Adressen(Zwischen-)Speichersignals S14 von niedrig auf hoch (zwischen). Die dritte und die vierte transparente (Zwischen-)Speicherschaltung 11 bzw. 12 werden transparent gemacht, wenn CLK niedrig ist, und speichert RAS oder CAS bei einem Übergang von CLK von niedrig auf hoch (zwischen).
Das X-Adressen-(Zwischen-)Speichersignal S13 wird durch eine X-Adressen- (Zwischen-)Speichersignal-Erzeugungsschaltung 13 ausgegeben, die folgendes aufweist: einen Inverter 13a, der RAS invertiert, ein NAND-Gatter 13b, das die logische Operation NOT AND am Ausgang des Inverters 13a und am CLK durchführt, und ein Setz-Rücksetz-Flip-Flop 13e, das NAND-Gatter 13c und 13d aufweist. Das Setz-Rücksetz-Flip-Flop 13e wird durch die Ausgabe des NAND-Gatters 13b gesetzt und durch die Ausgabe des Inverters 13a rückgesetzt; es wird daher gesetzt, wenn RAS niedrig ist und CLK hoch ist, und es wird rückgesetzt, wenn RAS auf hoch geht. Das X-Adressen-(Zwischen-)Speichersignal S13 ist die Ausgabe des NAND-Gatters 13c.
Die Operation der X-Adressen-(Zwischen-)Speichersignal-Erzeugungsschaltung 13 ist aus dem Schema offensichtlich. S13 ist inaktiv (niedrig), wann immer RAS inaktiv (hoch) ist. Wenn RAS aktiv (niedrig) wird, während CLK niedrig ist, gibt es zuerst keine Änderung bei S13, aber sobald CLK auf hoch geht, setzt das Setz-Rücksetz- Flip-Flop 13e und S13 wird aktiv (hoch). Danach bleibt S13 aktiv (hoch), bis RAS wieder inaktiv (hoch) wird.
Das Y-Adressen-(Zwischen-)Speichersignal S14 wird durch eine Y-Adressen- (Zwischen-)Speichersignal-Erzeugungsschaltung 14 ausgegeben, die bezüglich der Struktur und der Operation gleich der X-Adressen-(Zwischen-)Speichersignal- Erzeugungsschaltung 13 ist und einen Inverter 14a, ein NAND-Gatter 14b und eine Setz-Rücksetz-Flip-Flop-Schaltung 14e mit NAND-Gattern 14c und 14d aufweist. Das Y-Adressen-(Zwischen-)Speichersignal S14 ist inaktiv (niedrig), wann immer CAS inaktiv (hoch) ist, wird aktiv (hoch), wenn CAS aktiv (niedrig) ist und CLK hoch ist, und bleibt aktiv, bis CAS wieder inaktiv (hoch) wird.
Zum Vermeiden unerwünschter Änderungen am Ausgang des zweiten transparen- ten (Zwischen-)Speichers 18 hat die Adresseneingabeschaltung auch eine Verzögerungsleitung 15 und ein Y-Adresseneingabegatter 16. Die Verzögerungsleitung 15 ist beispielsweise ein Flip-Flop vom D-Typ, das das Ausgangssignal der ersten transparenten (Zwischen-)Speicherschaltung 11 in Antwort auf CLK um einen bestimmten Betrag verzögert und auch das Ausgangssignal des ersten transparenten (Zwischen-)Speichers 11 invertiert, wodurch ein Signal S15 erzeugt wird, das bei einem bestimmten Übergang von CLK aktiv (hoch) wird, nachdem RAS aktiv (niedrig) geworden ist. Das Y-Adresseneingabegatter 16 führt eine logische AND- Operation an S15 und jedem der Adressenbits A0-An durch, wodurch das Adressensignal A0-An zur zweiten transparenten (Zwischen-)Speicherschaltung 18 geführt wird, wenn S15 aktiv ist, und wodurch das Adressensignal A0-An blockiert wird, wenn S15 inaktiv ist.
Die Operation der Fig. 2 wird unter Bezugnahme auf Fig. 3 erklärt, die ein Zeitgabediagramm für Fig. 2 ist. Eine Schrägschraffur in Fig. 3 zeigt den "don't-care"- Zustand an.
RAS wird durch eine externe Vorrichtung, wie beispielsweise eine Zentralverarbeitungseinheit, zu einer Zeit t1 nach dem Abfall von CLK auf aktiv (niedrig) getrieben, was eine bestimmte Einstellzeit Trs in bezug auf den nächsten Übergang von CLK von niedrig auf hoch zuläßt. Bei etwa derselben Zeit gibt die Zentralverarbeitungseinheit eine X-Adresse auf den Adressensignalleitungen A0-An aus. Sobald sie gültig wird, wird diese Adresse durch die erste transparente (Zwischen-)Speicherschaltung 17 als X-Adresse AX0-AXn zum X-Adressendecodierer 20 geführt. Da das Y-Adresseneingabegatter 16 geschlossen ist, wird diese Adresse nicht zum zweiten transparenten (Zwischen-)Speicher 18 oder zum Y-Adressendecodierer 30 geführt.
Zur Zeit t2, zu der CLK auf hoch geht, steigt das X-Adressen-(Zwischen-)Speichersignal S13 an, und die erste transparente (Zwischen-)Speicherschaltung 17 schließt. Die erste transparente (Zwischen-)Speicherschaltung 17 fährt somit fort, die X-Adresse AX0-AXn auszugeben, selbst nachdem sich das Adressensignal A0- An ändert. Beim nächsten Übergang von CLK von hoch auf niedrig geht das Signal S15 auf hoch, was das Y-Adresseneingabegatter 16 öffnet.
Zur Zeit t3 treibt die Zentralverarbeitungseinheit nach diesem Übergang von CLK von hoch auf niedrig und eine bestimmte Einstellzeit Tcs in bezug auf den nächsten Übergang von CLK von niedrig auf hoch zu lassend CAS zu aktiv (niedrig). Bei etwa derselben Zeit plaziert die Zentralverarbeitungseinheit eine Y-Adresse auf den Adressensignalleitungen A0-An. Sobald sie gültig wird, wird diese Adresse durch das Y-Adresseneingabegatter 16 und die zweite transparente (Zwischen-)Speicherschaltung 18 als Y-Adresse AY0-AYn zum Y-Adressendecodierer 30 geführt.
Zur Zeit t4, zu der CLK auf hoch geht, steigt das Y-Adressen-(Zwischen-)Speichersignal S14 an, und die zweite transparente (Zwischen-)Speicherschaltung 18 schließt, wodurch mit einer Ausgabe der Y-Adresse AY0-AYn fortgefahren wird, selbst nachdem das Adressensignal A0-An sich ändert.
Das Adressensignal A0-An wird mit CLK synchronisiert, so daß es durch (Zwischen-)Speichern dieses Signals bei den Übergängen von CLK bei t2 und t4 leicht ist, sicherzustellen, daß gültige Adressen (zwischen-)gespeichert werden. Zusätzlich werden, da RAS und CAS nicht als (Zwischen-)Speichertriggersignale verwendet werden (wie beim Stand der Technik), sondern nur zum Bestimmen der Triggerflanken von CLK, ihre Zeitgabeanforderungen entspannt. RAS und CAS können selbst vor einer Ausgabe einer gültigen Adresse auf aktiv getrieben werden, wie es in Fig. 3 gezeigt ist. Es sind somit hohe Taktraten möglich.
Darüber hinaus läßt die Verwendung transparenter (Zwischen-)Speicherschaltungen 17 und 18 den Beginn einer Decodierung der X- und Y-Adressen selbst vor den (Zwischen-)Speicherstellen bei t2 und t4 zu, was in einer Gesamtverkürzung des Speicherzyklus resultiert. Ähnliche Vorteile gibt es in Verbindung mit dem (Zwischen-)Speichern von RAS und CAS durch die transparenten (Zwischen-)Speicherschaltungen 11 und 12, deren Ausgaben zu anderen Schaltungen geliefert werden, wie beispielsweise Dateneingabe- und -ausgabezeitgabeschaltungen, die nicht in Fig. 2 gezeigt sind.
Die Adresseneingabeschaltung 10 in Fig. list nicht auf die in Fig. 2 gezeigte Konfiguration beschränkt. Beispielsweise können der dritte und der vierte transparente (Zwischen-)Speicher 11 bzw. 12, die Verzögerungsleitung 15 und das Y- Adresseneingabegatter 16 weggelassen werden, wenn sie nicht benötigt werden. Der innere Aufbau der X- und Y-Adressen-(Zwischen-)Speichersignal- Erzeugungsschaltungen 13 und 14 kann modifiziert werden. Erste und zweite Steuersignale, die aktiv (hoch) sind, können anstelle von RAS und CAS verwendet werden. X- und Y-Adressenpufferschaltungen können als Ausgangsstufen nach der ersten und zweiten transparenten (Zwischen-)Speicherschaltung 17 bzw. 18 hinzugefügt werden.
Eine Modifizierung der Adresseneingabeschaltung der Fig. 2 ist in Fig. 4 gezeigt. Die Adresseneingabeschaltung der Fig. 4 unterscheidet sich von der Adresseneingabeschaltung der Fig. 2 darin, daß die Eingänge der X- und Y-Adressen- (Zwischen-)Speichersignal-Erzeugungsschaltungen 13 bzw. 14 jeweils an die Ausgänge der ersten und zweiten transparenten (Zwischen-)Speicherschaltungen 11 bzw. 12 angeschlossen sind. Durch diese Modifikation werden die zeitlichen Anforderungen an RAS und CAS weiter entspannt, wie es aus Fig. 5 zu ersehen ist. Das bedeutet, daß dann, wenn RAS bei t1' vor einem übergang von CLK von hoch auf niedrig auf niedrig geht, das X-Adressen-(Zwischen-)Speichersignal S13 bis zur Zeit t2 nicht auf hoch geht, weil das Ausgangssignal S11 der transparenten (Zwischen-)Speicherschaltung 11 bei oder (mit der Ausbreitungsverzögerung) etwas nach dem Übergang von CLK von hoch auf niedrig auf niedrig geht. Die Zeit, zu der die X- Adresse (zwischen-)gespeichert wird, wird daher nicht beeinflußt. Gleichermaßen geht selbst dann, wenn CAS bei t3' vor einem Übergang von CLK von hoch auf niedrig auf niedrig geht, das Y-Adressen-(Zwischen-)Speichersignal S14 bis zur Zeit t4 nicht auf hoch, weil das Ausgangssignal S12 der zweiten transparenten (Zwischen-)Speicherschaltung 12 bei oder (mit der Ausbreitungsverzögerung) etwas nach dem Übergang von CLK von hoch auf niedrig auf niedrig geht. Die Zeit, zu der die Y-Adresse (zwischen-)gespeichert wird, wird daher nicht beeinflußt.
Die weitere detaillierte Beschreibung der Erfindung beschäftigt sich mit dem Ausgabeabschnitt der Dateneingabelausgabeschaltung 50 in Fig. 1 und zeigt mehrere neue Einrichtungen zum Ausgeben von Speicherdaten synchron mit CLK.
Fig. 6 ist ein Blockdiagramm, das ein grundsätzliches Datenausgabeschema zeigt. Elemente, die genauso wie in Fig. 1 sind, haben dieselben Bezugszeichen. Die Adresseneingabeschaltung 10 kann die in Fig. 2 gezeigte Schaltung oder eine Modifikation davon sein, wie es oben angegeben ist.
Ausgabedaten von der Speicherzellenmatrix 40 werden durch Leseverstärker (nicht explizit gezeigt) verstärkt und auf einem internen Datenbus 51 angeordnet. Nach einer weiteren Verstärkung durch eine Verstärkerschaltung 60 werden die Daten zu einer Daten-(Zwischen-)Speicherschaltung 70 gesendet und zur Ausgabe (bereit-) gehalten. Ein Ausgeben findet durch eine Tristate-Ausgabeschaltung 80 statt, die ein hohes oder ein niedriges Ausgangssignal erzeugen kann, oder die Ausgangssignalleitung oder die -leitungen (Do in der Zeichnung) in den Zustand hoher Impedanz bringen kann. Die Ausgabeschaltung wird durch ein Ausgabesteuersignal S90 freigegeben und gesperrt, das durch eine Ausgabesteuerschaltung 90 erzeugt wird.
In Fig. 6 ist auch eine Speichersteuersignal-Erzeugungsschaltung 100 gezeigt, die eine (Zwischen-)Speicherschaltung 101 und eine Signalerzeugungsschaltung 102 aufweist. Die (Zwischen-)Speicherschaltung 101 empfängt CLK und externe Steuersignale, wie beispielsweise RAS, CAS, ein Ausgabefreigabesignal (OE) und ein Schreibfreigabesignal (WE), und hat die allgemeine Funktion eines (Zwischen-)Speicherns der Steuersignale und eines Synchronisierens der Operation des DRAM mit CLK. Die (Zwischen-)Speicherschaltung 101 weist beispielsweise Schaltungen auf, die gleich jenen in Fig. 2 sind. (Der vierte transparente (Zwischen-)Speicher 12 in Fig. 2, der nicht explizit zur Adresseneingabe verwendet wird, kann derart angesehen werden, als ob er in der (Zwischen-)Speicherschaltung 101 angeordnet wäre). Die Signalerzeugungsschaltung 102 empfängt die Ausgangssignale der (Zwischen-)Speicherschaltung 101 und erzeugt verschiedene Typen von Speichersteuersignalen, wie beispielsweise ein Signal, das einen Lese- oder Schreibmodus auswählt, die nicht explizit gezeigt sind, aber den Fachleuten auf dem Gebiet vertraut sind.
Die Ausgabesteuerschaltung 90 ist geeignet, das Ausgabesteuersignal S90 für einen Taktzyklus zu dem aktiven Zustand zu treiben, beginnend bei einer Anzahl von Takten, nachdem RAS aktiv wird: beispielsweise kann S90 während eines Intervalls von im wesentlichen der dritten Anstiegsflanke von CLK aktiv werden, nachdem RAS aktiv wird, bis zu im wesentlichen der vierten Anstiegsflanke. Damit S90 aktiviert wird, muß CAS aktiv werden, nachdem RAS aktiv wird, aber es ist nicht notwendig, daß CAS aktiv bleibt. Die Ausgabesteuerschaltung 90 kann auf verschiedene Weisen realisiert werden, von denen eine als nächstes beschrieben wird.
Unter Bezugnahme auf Fig. 7 weist die Ausgabesteuerschaltung 90 folgendes auf: einen Inverter 91 zum Invertieren von RAS, ein Setz-Rücksetz-Flip-Flop 92-1, das durch CAS gesetzt wird und durch die Ausgabe des Inverters 91 rückgesetzt wird, und D-Typ-Flip-Flops 92-2 bis 92-5, die seriell verbunden sind und durch CLK getaktet werden. Die Ausgabe des Setz-Rücksetz-Flip-Flops 92-1 wird zu einem weiteren D-Typ-Flip-Flop 93-1 geführt, das auch durch CLK getaktet wird.
Das erste Flip-Flop 92-2 in der Reihe von D-Typ-Flip-Flops 92-2 bis 92-5 empfängt das invertierte RAS-Signal vom Inverter 91 und führt dieses Signal zum zweiten Flip-Flop 92-3. Vom zweiten Flip-Flop 92-3 tritt das Signal in das vorletzte Flip-Flop 92-4 ein. Die Ausgabe 892-4 des vorletzten Flip-Flops 92-4 wird nicht nur zum letzten Flip-Flop 92-5 geführt, sondern auch zu einem AND-Gatter 93-2, das ein NAND-Gatter ist, dem ein Inverter folgt. Der andere Eingang des AND-Gatters 93-2 ist der Ausgang des weiteren Flip-Flops 93-1.
Die Ausgabe des AND-Gatters 93-2 wird zu einer Schaltung zur Erzeugung von stabilen Impulsen 94-1 geführt, die eine ungerade Anzahl von Invertern und ein seriell angeschlossenes NAND-Gatter aufweist. Der Ausgang des letzten Flip-Flops 92-5 wird zu einer ähnlichen Schaltung zur Erzeugung von stabilen Impulsen 94-2 geführt. Die Ausgaben der Schaltungen zur Erzeugung von stabilen Impulsen 94-1 und 94-2 werden jeweils als Setz- und Rücksetzeingaben zu einem Setz-Rücksetz- Flip-Flop 92-6 geführt. Die Ausgabe des Setz-Rücksetz-Flip-Flops 92-6 ist das Ausgabesteuersignal S90.
Der Zweck des Setz-Rücksetz-Flip-Flops 92-1 des weiteren Flip-Flops 93-1 und des AND-Gatters 93-2 besteht im Sicherstellen, daß das Ausgabesteuersignal S90 nicht auf hoch geht, bis nicht zuvor CAS aktiv (niedrig) wird.
Die Operation des Speichers in Fig. 6 und Fig. 7 wird unter Bezugnahme auf Fig. 8 erklärt. Eine Adresseneingabe wird ausgeführt, wie es bereits beschrieben ist: eine X-Adresse wird bei der ersten Anstiegsflanke von CLK (zwischen-)gespeichert, nachdem RAS aktiv wird, und zwar bei einer Zeit t11 in Fig. 8; eine Y-Adresse wird bei der ersten Anstiegsflanke von CLK (zwischen-)gespeichert, nachdem CAS aktiv wird, und zwar zu einer Zeit t12 in Fig. 8. Ein Decodieren der X- und Y-Adressen beginnt sogar noch vor t11 und t12, so daß eine Datenausgabe von der Speicherzellenmatrix 40 sofort um die Zeit t12 herum beginnt, was zuläßt, daß die Daten in der Daten-(Zwischen-)Speicherschaltung 70 vor der nächsten Anstiegsflanke von CLK zur Zeit t13 (zwischen-)gespeichert werden.
Die unteren acht Wellenformen in Fig. 8 stellen die Operation der Ausgabesteuerschaltung 90 und der Tristate-Ausgabeschaltung 80 dar. Wenn CAS zwischen den Zeiten t11 und t12 auf aktiv (niedrig) geht, setzt das Setz-Rücksetz-Flip-Flop 92-1. Das Signal S92-1 geht zu dieser Zeit auf hoch und bleibt ungeachtet des weiteren Verhaltens von CAS auf hoch. Das Flip-Flop 93-1 speichert das Signal S92-1 zur Zeit t12 (zwischen), was dazu führt, daß das Signal S93-1 zu im wesentlichen derselben Zeit t12 auf hoch geht.
Der Abfall von RAS vor der Zeit t11 führt dazu, daß ein hohes Signal im Flip-Flop 92-2 zur Zeit t11, im Flip-Flop 92-3 zur Zeit t12 und im Flip-Flop 92-4 zur Zeit t13 (zwischen-)gespeichert wird. Das Signal S92-4 geht somit im wesentlichen zur Zeit t13 auf hoch. Da 893-1 bereits hoch ist, ändert sich der Ausgang des AND-Gatters 93-2 von niedrig auf hoch, was dazu führt, daß die Schaltung zur Erzeugung von stabilen Impulsen 94-1 einen kurzen niedrigen Impuls 894-1 ausgibt, der das Setz- Rücksetz-Flip-Flop 92-6 setzt. Das Ausgabesteuersignal 890 wird somit bei im wesentlichen der Zeit t13 aktiv (hoch).
Zur Zeit t14 wird das Signal S92-4 im Flip-Flop 92-5 (zwischen-)gespeichert, dessen Ausgang somit von niedrig auf hoch geändert wird, was dazu führt, daß die Schaltung zur Erzeugung von stabilen Impulsen 94-2 einen kurzen niedrigen Impuls S94- 2 erzeugt, der das Setz-Rücksetz-Flip-Flop 92-6 rücksetzt. Das Ausgabesteuersignal S90 wird daher zu im wesentlichen der Zeit t14 inaktiv (niedrig).
Die Tristate-Ausgabeschaltung 80 ist normalerweise im Zustand hoher Impedanz, aber dann, wenn das Ausgabesteuersignal S90 aktiv ist, wird die Tristate- Ausgabeschaltung 80 freigegeben und gibt Daten Do aus. Eine Datenausgabe findet somit für einen CLK-Zyklus von im wesentlichen der Zeit t13 bis zu im wesentlichen der Zeit t14 statt, und zwar ungeachtet der aktiven Dauer von CAS. Die Daten können bei oder vor der Zeit t14 gelesen werden.
Obwohl es in der Zeichnung nicht gezeigt ist, geht RAS zu einer geeigneten Zeit in Richtung zum Ende des Speicherzyklus auf hoch. RAS kann zu einer beliebigen Zeit nach der Zeit t13 auf hoch getrieben werden, und der Übergang vonRAS von niedrig auf hoch muß nicht genau mit der Zeit synchronisiert werden, zu der die ausgegebenen Daten gelesen werden.
Ein Vorteil des in den Fig. 6 bis 8 dargestellten Speichers besteht darin, daß eine Datenausgabe ungeachtet der genauen zeitlichen Übereinstimmung vonRAS und CAS genau mit CLK synchronisiert ist. Dasselbe gilt für das (Zwischen-)Speichern einer Adresseneingabe. Eine Operation des Speichers kann somit auf einfache Weise mit der Operation anderer Schaltungen synchronisiert werden, die beispielsweise auf demselben Halbleiterchip angeordnet sind und durch dasselbe Taktsignal CLK getrieben bzw. angesteuert werden.
Fig. 9 stellt eine weitere mögliche Konfiguration der Ausgabesteuerschaltung 90 dar. Elemente, die gleich wie in Fig. 7 sind, haben dieselben Bezugszeichen, außer daß die Ausgabe des Setz-Rücksetz-Flip-Flops 92-6 mit S90A bezeichnet ist.
Fig. 9 ist identisch zu Fig. 7, außer daß ein OR-Gatter 93-3 und eine Ausgabeerweiterungsschaltung 95 hinzugefügt ist. Die Ausgabeerweiterungsschaltung 95 empfängt CLK, CAS, 892-4 und die Ausgabe des Inverters 91 und erzeugt ein Ausgabeerweiterungssignal 895. Das OR-Gatter 93-3, das ein NOR-Gatter aufweist, dem ein Inverter folgt, kombiniert das Signal S90A mit dem Signal S95 durch eine OR- Logik, um das Ausgabesteuersignal S90 zu erzeugen, das zur Tristate- Ausgabeschaltung 80 in Fig. 6 gesendet wird.
Die Ausgabeerweiterungsschaltung 95 weist eine Logikschaltung 95a, ein Setz- Rücksetz-Flip-Flop 95b und einen Inverter 95c auf. Die Logikschaltung 95a weist Logik-Gatter und ein Flip-Flop (FF) auf, das bei Anstiegsflanken von CLK getriggert wird. Es kann aus Fig. 9 schnell verifiziert werden, daß das Setz-Rücksetz-Flip-Flop 95b rücksetzt, wodurch das Signal S95 auf hoch getrieben wird, wenn CAS und RAS beide niedrig sind und S92-4 hoch ist, und setzt, wodurch das Signal S95 auf niedrig getrieben wird, wenn CAS hoch ist und CLK auf hoch geht, oder wenn RAS hoch ist, oder wenn S92-4 niedrig ist.
Die Operation der Ausgabesteuerschaltung in Fig. 9 wird unter Bezugnahme auf das Zeitdiagramm in Fig. 10 erklärt, welches zwei Fälle darstellt: einen ersten Fall (a), in welchem CAS auf hoch geht, bevor der Ausgabezyklus zur Zeit t13 beginnt, und einen zweiten Fall (b), bei dem CAS nach der Zeit t13 auf hoch geht.
Im Fall (a) bleibt das Signal S95, das durch die Ausgabeerweiterungsschaltung 95 ausgegeben wird, während des gesamten Speicherzyklus auf niedrig, weil S92-4 niemals hoch wird, während CAS niedrig ist. Die Operation ist somit dieselbe wie in Fig. 8: Daten Do werden für einen CLK-Zyklus von im wesentlichen der Zeit t13 bis zu im wesentlichen der Zeit t14 ausgegeben.
Im Fall (b) ist CAS noch aktiv (niedrig), wenn S92-4 zur Zeit t3 auf hoch geht, so daß das Signal S95 zu dieser Zeit aktiv (hoch) wird. S95 bleibt bis t15, der ersten Anstiegsflanke von CLK, nachdem CAS inaktiv (hoch) wird, aktiv. Die hohe Eingabe von S95 zum OR-Gatter 93-3 in Fig. 9 erweitert das aktive (hohe) Intervall des Ausgabesteuersignals 890 bis zur Zeit t15. Eine Datenausgabe dauert somit zwei CLK- Zyklen von im wesentlichen der Zeit 13 bis zu im wesentlichen der Zeit t15. Die Daten können beispielsweise bei der ersten Anstiegsflanke von CLK gelesen werden, nachdem CAS inaktiv wird.
Die Ausgabesteuerschaltung in Fig. 9 bietet dieselben Vorteile wie die Ausgabesteuerschaltung in Fig. 7, wobei eine Ausgabe ungeachtet der genauen zeitlichen Übereinstimmung von CAS und RAS genau mit CLK synchronisiert wird. Ein weiterer Vorteil besteht darin, daß durch ein Halten von CAS auf niedrig, die Zentralverarbeitungseinheit eine Datenausgabe verlängern kann, bis es passend wird, die Daten zu lesen.
Fig. 11 ist ein Blockdiagramm eines neuen Speichers, der im allgemeinen gleich dem in Fig. 6 ist, aber für eine Ausgabe im Tetradenmodus geeignet ist. Elemente, die gleich wie in Fig. 6 sind, haben dieselben Bezugszeichen. Beschreibungen der Adresseneingabeschaltungen werden weggelassen.
Der Tetraden-Ausgabemodus ist ein Modus, in dem eine Eingabe eines einzigen Paars von X- und Y-Adressen einer Ausgabe in vier aufeinanderfolgenden Taktzyklen von Daten aus beispielsweise Speicherzellen in vier unterschiedlichen Quadranten der Speicherzellenmatrix veranlaßt. Wenn die Breite der Ausgabedaten Do ein Bit ist, veranlaßt diese Operation, daß eine Tetrade (vier Bits) in vier Taktzyklen ausgegeben wird. Der Einfachheit halber wird die nachfolgende Beschreibung auf diesen Fall beschränkt, aber die Erfindung ist nicht auf eine Ausgabe eines Bit zu einer Zeit beschränkt. Die Breite der Ausgabedaten Do kann beispielsweise acht Bits betragen, in welchem Fall zweiunddreißig Bits in vier Taktzyklen mit acht Bits zu einer Zeit ausgegeben werden. Die Erfindung ist auch nicht auf genau vier Taktzyklen beschränkt; dasselbe erfinderische Konzept kann zum Erhalten einer Datenausgabe mit einer beliebigen gewünschten Anzahl aufeinanderfolgenden Taktzyklen verwendet werden.
Der Speicher in Fig. 11 hat eine Datenbusgruppe 51A, die vier Datenbusse aufweist, die jeweils gleich dem Datenbus 51 in Fig. 6 sind. Diese führen Daten von getrennten Speicherzellen in der Speicherzellenmatrix 40 zu einer Mehrfach(Zwischen-)Speicherschaltung 70A, die in diesem Fall vier Ein-Bit-(Zwischen-)Speicherschaltungen 70A-1 bis 70A-4 aufweist. Die Ausgaben von der Mehrfach- (Zwischen-)Speicherschaltung 70A werden zu einer nachfolgenden Ausgabesteuerschaltung 110 gesendet.
Die nachfolgende Ausgabesteuerschaltung 110 weist einen Decodierer 111, ein Schieberegister 112 und eine Ausgabe-Auswahlschaltung 113 auf. Der Decodierer 111 empfängt bestimmte Bits der Y-Adresse AY0-AYn und der Y-Adresse AY0-AYn von der Adresseneingabeschaltung 10, wie beispielsweise die signifikantesten Adressenbits AXn und AYn, decodiert diese Bits und sendet vier resultierende Signale zum Schieberegister 112.
Für eine beliebige Eingabe zum Decodierer 111 ist genau eines der vom Decodierer ausgegebenen Signale aktiv, und die anderen sind inaktiv. Vorausgesetzt, daß diese Bedingung erfüllt ist, ist die Erfindung nicht auf irgendein bestimmtes Decodierschema beschränkt. Die Erfindung ist auch nicht auf die Verwendung der signifikantesten Adressenbits beschränkt; der Decodierer 111 kann irgendein Adressenbit oder eine Gruppe von Adressenbits je nach dem Anwendungserfordernis decodieren.
Das Schieberegister 112 ist eine wohlbekannte Vorrichtung, die die Ausgaben des Decodierers 111 in vier Bit-Speicherzellen 112-1 bis 112-4 speichert und die Inhalte dieser Bit-Speicherzellen 112-1 bis 112-4 synchron mit dem Taktsignal CLK rotiert. Diese Rotierung erfolgt von links nach rechts, wobei die Inhalte der letzten Bit- Speicherzelle 112-4 in die erste Bit-Speicherzelle 112-1 verschoben werden. Die Inhalte der Bit-Speicherzellen 112-1 bis 112-4 werden als Ausgaben vom Schieberegister 112 zur Ausgabeauswahlschaltung 113 gesendet.
Die Ausgabeauswahlschaltung 113 weist Schalter 113-1 bis 113-4 auf, die in Antwort auf die Ausgaben des Schieberegister auf ein und auf aus schalten. Diese Schalter verbinden die Ausgänge der Ein-Bit-(Zwischen-)Speicherschaltungen 70A- 1 bis 70A-4 mit der Ausgabeschaltung 80.
Eine Schaltung, die im allgemeinen analog zu der Ausgabesteuerschaltung 90 in Fig. 6 ist, aber zusätzliche D-Typ-Flip-Flops aufweist, denen das Flip-Flop 92-5 folgt, ist in die Signalerzeugungsschaltung 102 in Fig. 11 eingebaut. Unter Verwendung dieser Schaltung erzeugt die Signalerzeugungsschaltung 102 ein Signal S90B, das die Tristate-Ausgabeschaltung 80 für vier aufeinanderfolgende CLK-Zyklen freigibt, beginnend mit beispielsweise dem zweiten Zyklus, nachdem RAS aktiv wird.
Die Operation des Speichers in Fig. 11 wird unter Bezugnahme auf Fig. 12 erklärt. Wie zuvor wird die X-Adresse bei der ersten Anstiegsflanke von CLK nach dem Abfall von RAS (Zeit t21) (zwischen-)gespeichert, und die Y-Adresse wird bei der ersten Anstiegsflanke von CLK nach dem Abfall von CAS (Zeit t22) (zwischen-)gespeichert. Der Decodierer 111 decodiert die signifikantesten Adressenbits AXn und AYn. Zur Zeit t22 werden die vier decodierten Signale vom Decodierer 111 im Schieberegister 112 gespeichert. Ebenso zur Zeit t22 werden vier Bits von Daten D0, D1, D2 und D3 von der Speicherzellenmatrix 40 über die Datenbusgruppe 51A zur Mehrfach-Daten-(Zwischen-)Speicherschaltung 70A gesendet und in den Ein- Bit-(Zwischen-)Speicherschaltungen 70A-1 bis 70A-4 gespeichert.
Da genau eines der vier decodierten Signale von dem Decodierer 111 aktiv ist, wird eine logische "1 " in genau einer der vier Bit-Speicherzellen 112-1 bis 112-4 gespeichert. Es wird beispielsweise angenommen, daß eine logische "1" der Bit- Speicherzelle 112-1 gespeichert ist, und daß eine logische "0" in den Bit- Speicherzellen 112-2 bis 112-4 gespeichert ist. Dann schaltet der Schalter 113-1 auf ein, während die Schalter 113-2 bis 113-4 auf aus geschaltet sind, und während des Intervalls von im wesentlichen der Zeit t22 bis zur Zeit t23 wird das in der Ein- Bit-(Zwischen-)Speicherschaltung 70A-1 gespeicherte Bit D1 zur Tristate- Ausgabeschaltung 80 gesendet und als Ausgabedaten Do ausgegeben.
Wenn das Taktsignal CLK t23 ansteigt, wird die logische "1" von der Bit- Speicherzelle 112-1 zur Bit-Speicherzelle 112-2 geschoben, was dazu führt, daß der Schalter 113-1 auf aus schaltet und der Schalter 113-2 auf ein schaltet. Während des Intervalls von im wesentlichen der Zeit t23 bis zur Zeit t24 wird das in der Ein-Bit-(Zwischen-)Speicherschaltung 70A-2 gespeicherte Bit-D2 zur Tristate- Ausgabeschaltung 80 gesendet und als Ausgabedaten Do ausgegeben.
Gleichermaßen wird zur Zeit t24 die logische "1" von der Bit-Speicherzelle 112-2 zur Bit-Speicherzelle 112-3 geschoben, und das in der Ein-Bit-(Zwischen-)Speicherschaltung 70A-3 gespeicherte Bit D3 wird als Ausgabedaten Do ausgegeben. Zur Zeit t25 wird die logische "1" von der Bit-Speicherzelle 112-3 zur Bit-Speicherzelle 112-4 geschoben, und das in der Ein-Bit-(Zwischen-)Speicherschaltung 70A-4 gespeicherte Bit D4 wird als Ausgabedaten Do ausgegeben.
Ein Vorteil des in den Fig. 11 und 12 beschriebenen Speichers besteht darin, daß eine Ausgabe im Tetradenmodus bei der Rate eines Bits pro Taktzyklus erhalten wird. Beim Stand der Technik wurde eine Ausgabe im Tetradenmodus durch Triggern bzw. Hin- und Herschalten von CAS erhalten. Wenn "bergänge von CAS mit, sagen wir, der Abfallflanke von CLK synchronisiert sind, dann werden zwei CLK- Zyklen benötigt, um einen Zyklus von zu erzeugen, so daß Daten bei nur der Hälfte der in Fig. 12 gezeigten Rate bzw. Geschwindigkeit ausgegeben werden können.
Fig. 13 zeigt eine Modifikation des Speichers in Fig. 11. Elemente, die gleich denen in Fig. 11 sind, haben dieselben Bezugszeichen.
Das neue Element in Fig. 13 ist eine Schiebesteuerschaltung 114, die ein Schiebesteuersignal Sill vom Decodierer 111 empfängt und ein entsprechendes Signal zum Schieberegister 112 sendet, um die Schieberichtung zu steuern. Wenn das Schiebesteuersignal S111 beispielsweise hoch ist, rotiert das Schieberegister 112 von links nach rechts, aber wenn das Schiebesteuersignal S111 niedrig ist, rotiert das Schieberegister 112 von rechts nach links. Der Decodierer erzeugt S111 durch Decodieren der signifikantesten Adressenbits AXn und AYn.
Die Operation des Speichers in Fig. 13 wird unter Bezugnahme auf die Fig. 14 und 15 beschrieben.
Unter Bezugnahme auf Fig. 14 und unter der Annahme, daß die signifikantesten Adressenbits AXn und AYn wie in Fig. 12 decodiert sind, so daß das in der Ein-Bit- (Zwischen-)Speicherschaltung 70A-1 gespeicherte Bit D1 zuerst ausgegeben wird, und unter der weiteren Annahme, daß für diesen Wert von AXn und AYn das Schiebesteuersignal S111 hoch ist, ist die Ausgabeoperation identisch zu der der Fig. 12, wobei Daten in der Reihenfolge D1, D2, D3, D4 ausgegeben werden.
Gemäß Fig. 15 ist angenommen, daß die signifikantesten Adressenbits AXn und AYn unterschiedliche Werte haben, was dazu führt, daß das in der Ein-Bit- (Zwischen-)Speicherschaltung 70A-2 gespeicherte Bit D2 zuerst ausgegeben wird und das Schiebesteuersignal S111 auf niedrig gehalten wird. Dann ist die Reihenfolge der Ausgabe D2, D1, D4, D3.
Bei einigen Mikrosteuerungsaufbauten ist es für die Zentralverarbeitungseinheit passend, daß sie Tetradendaten in Abhängigkeit vom Startbit in entweder der Vorwärts- oder der Rückwärtsreihenfolge empfangen kann. Der Speicher in Fig. 13 kann auf einfache Weise als Schnittstelle einer derartigen Zentralverarbeitungseinheit verwendet werden. Die Zentralverarbeitungseinheit kann schneller als im Stand der Technik arbeiten, weil sie die vom Speicher empfangenen Daten nicht neu anordnen muß.
Die Speicher in den Fig. 6,11 und 13 haben auch Schaltungen zum Schreiben und Auffrischen von Daten in der Speicherzellenmatrix 40. Diese Schaltungen sind wohlbekannt und der Einfachheit und Klarheit halber bei den Zeichnungen weggelassen.
Die Strukturen der Ausgabesteuerschaltungen in den Fig. 7 und 9 und die nachfolgenden Ausgabesteuerschaltungen in den Fig. 11 und 13 können auf verschiedene Weise modifiziert werden, und diese Schaltungen können kombiniert werden, um beispielsweise sowohl Einzelbit- als auch Tetradenausgabe-Moden im selben Speicher zur Verfügung zu stellen. Diese und andere Abänderungen können ausgeführt werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen, der einzig durch die beigefügten Ansprüche bestimmt ist.

Claims

1. Synchroner dynamischer Direktzugriffsspeicher, der in Antwort auf gemultiplexte Adressensignale (Ao-An), ein erstes Steuersignal (RAS), ein zweites Steuersignal (CAS) und ein Taktsignal (CLK) eine Datenausgabe liefert und folgendes aufweist:

eine Speicherzellenmatrix (40) mit einer Vielzahl von Speicherzellen;

eine Adresseneingabeeinrichtung (10) zum (Zwischen-)Speichern der Adressensignale bei einem ersten Übergang des durch das erste Steuersignal ausgewählten Taktsignals, um eine X-Adresse zu erzeugen, und bei einem zweiten Übergang des durch das zweite Steuersignal ausgewählten Taktsignals, um eine Y-Adresse zu erzeugen;

eine Decodiereinrichtung (20, 30), die mit der Speicherzellenmatrix und der Adresseneingabeeinrichtung gekoppelt ist, zum Auswählen einer oder mehrerer Speicherzellen in der Speicherzellenmatrix gemäß der X-Adresse und der Y-Adresse; und

eine Ausgabeeinrichtung (50), die mit der Speicherzellenmatrix gekoppelt ist, zum mit dem Taktsignal synchronen Ausgeben von Daten aus den Speicherzellen.

2. Speicher nach Anspruch 1, wobei die Adresseneingabeeinrichtung folgendes 0 aufweist:

eine X-Adressen-(Zwischen-)Speicher-Signalerzeugungseinrichtung (13) zum Erzeugen eines X-Adressen-(Zwischen-)Speichersignals, das aktiv wird, wenn das Taktsignal einem bestimmten Übergang unterzogen wird, während das erste Steuersignal aktiv ist, und aktiv bleibt, bis das erste Steuersignal inaktiv wird;

eine Y-Adressen-(Zwischen-)Speicher-Signalerzeugungseinrichtung (14) zum Erzeugen eines Y-Adressen-(Zwischen-)Speichersignals, das aktiv wird, wenn das Taktsignal einem bestimmten Übergang unterzogen wird, während das zweite Steuersignal aktiv ist, und aktiv bleibt, bis das zweite Steuersignal inaktiv wird;

eine erste transparente (Zwischen-)Speichereinrichtung (17) zum (Zwischen-)Speichern des Adressensignals in Antwort auf das X-Adressen(Zwischen-)Speichersignal; und

eine zweite transparente (Zwischen-)Speichereinrichtung (18) zum (Zwischen-)Speichern des Adressensignals in Antwort auf das Y-Adressen- (Zwischen-)Speichersignal.

3. Speicher nach Anspruch 2, wobei die X-Adressen-(Zwischen-)Speicher- Signalerzeugungseinrichtung folgendes aufweist:

eine erste Setz-Rücksetz-Flip-Flop-Schaltung (13e);

einen ersten Inverter (13a) zum Invertieren des ersten Steuersignals, um ein erstes invertiertes Signal zu erzeugen, das die erste Setz-Rücksetz- Flip-Flop-Schaltung rücksetzt; und

eine erste Logikgatterschaltung (13b) zum Kombinieren des Taktsignals und des ersten invertierten Signals, um ein Signal zu erzeugen, das die erste Setz-Rücksetz-Flip-Flop-Schaltung setzt.

4. Speicher nach Anspruch 2, wobei die Y-Adressen-(Zwischen-)Speicher- Signalerzeugungseinrichtung folgendes aufweist:

eine zweite Setz-Rücksetz-Flip-Flop-Schaltung (14e);

einen zweiten Inverter (14a) zum Invertieren des zweiten Steuersignals, um ein zweites invertiertes Signal zu erzeugen, das die zweite Setz-Rücksetz-Flip-Flop-Schaltung rücksetzt; und

eine zweite Logikgatterschaltung (14b) zum Kombinieren des Taktsignals und des zweiten invertierten Signals, um ein Signal zu erzeugen, das die zweite Setz-Rücksetz-Flip-Flop-Schaltung setzt.

5. Speicher nach Anspruch 2, der auch folgendes aufweist:

eine dritte transparente (Zwischen-)Speichereinrichtung (11) zum (Zwischen-)Speichern des ersten Steuersignals in Antwort auf das Taktsignal; und

eine vierte transparente (Zwischen-)Speichereinrichtung (12) zum (Zwischen-)Speichern des zweiten Steuersignals in Antwort auf das Taktsignal.

6. Speicher nach Anspruch 5, der weiterhin folgendes aufweist:

eine Verzögerungseinrichtung (15), die mit der dritten transparenten (Zwischen-)Speichereinrichtung gekoppelt ist zum Verzögern einer Ausgabe der dritten (Zwischen-)Speicherschaltung in Antwort auf das Taktsignal; und

eine Torsteuerungseinrichtung (16), die mit der zweiten transparenten (Zwischen-)Speichereinrichtung gekoppelt ist, zum Torsteuern einer Adresseneingabe zu der zweiten transparenten (Zwischen-)Speichereinrichtung in Antwort auf eine Ausgabe der Verzögerungseinrichtung.

7. Speicher nach Anspruch 1, wobei die Ausgabeeinrichtung folgendes aufweist:

eine Daten-(Zwischen-)Speichereinrichtung (70) zum (Zwischen-)Speichern von aus den Speicherzellen gelesenen Daten;

eine Ausgabesteuereinrichtung (90) zum Erzeugen eines Ausgabesteuersignals, das für einen Zyklus des Taktsignals aktiv wird, der eine bestimmte Anzahl von Zyklen des Taktsignals nach einem Zyklus des Taktsignals beginnt, bei dem das erste Steuersignal aktiv wird; und eine Tristate-Ausgabeeinrichtung (80), die durch das Ausgabesteuersignal freigegeben und gesperrt wird, für eine Ausgabe von in der Daten-(Zwischen-)Speichereinrichtung gehaltenen Daten nach außen.

8. Speicher nach Anspruch 7, wobei das Ausgabesteuersignal riur aktiv wird, wenn das zweite Steuersignal aktiv wird&sub3; nachdem das erste Steuersignal aktiv wird.

9. Speicher nach Anspruch 7, wobei das Ausgabesteuersignal für genau einen Taktzyklus aktiv bleibt.

10. Speicher nach Anspruch 7, wobei das Ausgabesteuersignal für genau einen Taktzyklus aktiv bleibt, wenn das zweite Steuersignal vor oder während dieses Taktzyklus inaktiv wird, aber sonst für weitere Taktzyklen aktiv bleibt, bis das zweite Steuersignal inaktiv geworden ist.

11. Speicher nach Anspruch 7, wobei die Ausgabesteuereinrichtung folgendes aufweist:

eine Folge von durch das Taktsignal getakteten Flip-Flop- Einrichtungen (92-2, 92-3, 92-4) zum Verzögern des ersten Steuersignals;

eine erste stabilisierte Impulserzeugungseinrichtung (94-1), die zum Empfangen einer Ausgabe einer vorletzten Flip-Flop-Einrichtung in der Folge gekoppelt ist, zum Erzeugen eines ersten Impulssignals (S94-1) in Antwort darauf;

eine zweite stabilisierte Impulserzeugungseinrichtung (94-2), die zum Empfangen einer Ausgabe einer letzten Flip-Flop-Einrichtung in der Folge gekoppelt ist, zum Erzeugen eines zweiten Impulssignals (S94-2) in Antwort darauf; und

eine erste Setz-Rücksetz-Flip-Flop-Einrichtung (92-6), die durch das erste Impulssignal gesetzt und durch das zweite Impuissignal rückgesetzt wird.

12. Speicher nach Anspruch 11, wobei die Ausgabesteuereinrichtung auch folgendes aufweist:

eine zweite Setz-Rücksetz-Flip-Flop-Einrichtung (92-1), die durch das zweite Steuersignal gesetzt und durch das erste Steuersignal rückgesetzt wird;

eine weitere Flip-Flop-Einrichtung (93-1), die durch das Taktsignal getaktet wird, zum (Zwischen-)Speichern einer Ausgabe der zweiten Setz- Rücksetz-Flip-Flop-Einrichtung; und

eine Torsteuerungseinrichtung (93-2) zum Torsteuern einer Ausgabe der vorletzten Flip-Flop-Einrichtung durch eine Ausgabe der weiteren Flip- Flop-Einrichtung.

13. Speicher nach Anspruch 11, wobei die Ausgabesteuereinrichtung auch folgendes aufweist:

eine Ausgabeerweiterungseinrichtung (95) zum Erzeugen eines Ausgabeerweiterungssignals (S95), das aktiv wird, wenn das erste Steuersignal aktiv ist, das zweite Steuersignal aktiv ist und eine Ausgabe des vorletzten Flip-Flops aktiv ist, und inaktiv wird, wenn ein bestimmter Übergang des Taktsignals auftritt, wenn das zweite Steuersignal inaktiv ist; und

eine OR-Logikeinrichtung (93-3) zum Modifizieren des Ausgabesteuersignals gemäß dem Ausgabeerweiterungssignal, um dadurch zu veranlassen, daß das Ausgabesteuersignal aktiv bleibt, während das Ausgabeerweiterungssignal aktiv ist.

14. Speicher nach Anspruch 1, wobei die Ausgabeeinrichtung folgendes aufweist: eine Mehrfach-Daten-(Zwischen-)Speichereinrichtung (70A) zum gleichzeitigen (Zwischen-)Speichern von aus einer Vielzahl der Speicherzellen gelesenen Daten;

eine Folge-Ausgabesteuereinrichtung (110) zum Auswählen von in der Mehrfach-Daten-(Zwischen-)Speichereinrichtung (zwischen-)gespeicherten Daten, wobei unterschiedliche Daten in unterschiedlichen Taktzyklen ausgewählt werden; und

eine Tristate-Ausgabeeinrichtung (80) zum externen Ausgeben von durch die Folge-Ausgabesteuereinrichtung ausgewählten Daten.

15. Speicher nach Anspruch 14, wobei die Folge-Ausgabesteuereinrichtung Daten in einer zyklischen Reihenfolge beginnend von einer gemäß einem oder mehreren Bits der X-Adresse und der Y-Adresse bestimmten Stelle auswählt.

16. Speicher nach Anspruch 15, wobei die Folge-Ausgabesteuereinrichtung Daten entweder in einer vorwärtsgerichteten zyklischen Reihenfolge oder einer umgekehrten zyklischen Reihenfolge in Abhängigkeit von dem einen oder den mehreren Bits der X-Adresse und der Y-Adresse auswählt.

17. Speicher nach Anspruch 14, wobei die Folge-Ausgabesteuereinrichtung folgendes aufweist:

eine Decodiereinrichtung (111) zum Decodieren eines oder mehrerer Bits der X-Adresse und der Y-Adresse, um decodierte Ausgaben zu erzeugen; eine Schieberegistereinrichtung (112) zum Speichern decodierter Ausgaben des Decodierers und zum Rotieren der decodierten Ausgaben in Antwort auf das Taktsignal; und

eine Ausgabeauswahleinrichtung (113) zum Auswählen von in der Mehrfach-Daten-(Zwischen-)Speichereinrichtung gespeicherten Daten gemäß den Inhalten der Schieberegistereinrichtung.

18. Speicher nach Anspruch 17, wobei die Ausgabeauswahleinrichtung eine Vielzahl von Schaltern (113-1 bis 113-4) aufweist, die durch Inhalte der Schieberegistereinrichtung gesteuert werden, zum Verbinden der Mehrfach- Daten-(Zwischen-)Speichereinrichtung mit der Tristate-Ausgabeeinrichtung.

19. Speicher nach Anspruch 17, wobei die Decodiereinrichtung auch ein Schiebesteuersignal (S111) erzeugt, und die Folge-Ausgabesteuereinrichtung auch eine Schiebesteuereinrichtung (114) aufweist zum Befehlen der Schieberegistereinrichtung, gemäß dem Schiebesteuersignal nach rechts oder links zu rotieren.