DE19813743A1 - Taktschiebeschaltungsvorrichtung und Synchron-Halbleiterspeichervorrichtung, die dieselbe verwendet - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Taktschiebeschaltungsvorrich­ tung, die einen Schiebebetrieb zum sequentiellen Schieben eines angelegten Signals in Synchronisation mit einem Taktsignal ausführt, und eine Synchron- Halbleiterspeichervorrichtung, die dieselbe verwendet.

Genauer gesagt bezieht sie sich auf eine Taktschiebeschaltungsvorrichtung, die zum Reduzieren des Stromverbrauchs in der Lage ist, und eine Synchron- Halbleiterspeichervorrichtung, die dieselbe verwendet.

Eine Schiebeschaltung, die ein angelegtes Signal/angelegte Daten durch einen Schiebebetrieb in Synchronisation mit einem Taktsignal überträgt, wird in ver­ schiedenen Halbleitervorrichtungen verwendet. Die Schiebeschaltung wird z. B. in einer Parallel/Seriell-Umwandlungsschaltung, die parallele Daten in serielle Daten umwandet, und einer Verzögerungsschaltung, die ein Signal um eine vor­ bestimmte Zeit verzögert, verwendet.

Eine solche Schiebeschaltung wird auch in einer Synchron-Halbleiterspeicher­ vorrichtung verwendet, die in Synchronisation mit einem Taktsignal arbeitet, um den internen Betriebszeitablauf unter Verwendung des Taktsignals als Refe­ renz zu bestimmen. Die Schiebeschaltung, die in der Synchron-Halbleiter­ speichervorrichtung verwendet wird, wird nun beschrieben.

Fig. 13 zeigt schematisch eine Gesamtanordnung einer herkömmlichen Syn­ chron-Halbleiterspeichervorrichtung. Unter Bezugnahme auf Fig. 13, die Syn­ chron-Halbleiterspeichervorrichtung weist auf: ein Speicherzellenfeld 1, das eine Mehrzahl von Speicherzellen aufweist, die in einer Matrix aus Zeilen und Spalten angeordnet sind; eine Zeilenauswahlschaltung 3, die ein internes Zeilenadreßsignal X empfängt, das von einem Adreßpuffer 2 angelegt worden ist, zum Treiben der Zeile in dem Speicherzellenfeld 1, die durch das interne Zeilenadreßsignal X bezeichnet worden ist; eine Spaltenauswahlschaltung 4, die, in Übereinstimmung mit einem internen Spaltenadreßsignal Y, das von dem Adreßpuffer 2 angelegt wird, die Spalte in dem Speicherzellenfeld 1 auswählt, die durch das Spaltenadreßsignal Y bezeichnet worden ist; einen Leseverstär­ ker, der Daten bzw. den Wert einer Speicherzelle, die mit einer ausgewählten Zeile in dem Speicherzellenfeld 1 verbunden ist, erfaßt und verstärkt; und ein IO-Gatter, das die ausgewählte Zeile in dem Speicherzellenfeld 1 mit einem internen Datenbus in Übereinstimmung mit einem Spaltenauswahlsignal von der Spaltenauswahlschaltung 4 verbindet. Der Leseverstärker und das IO-Gatter sind in Fig. 13 in einem einzelnen Block 5 gezeigt.

Die Spaltenauswahlschaltung 3 enthält einen Zeilenadreßdekoder zum Dekodie­ ren des angelegten Zeilenadreßsignals und eine Wortleitungstreiberschaltung zum Treiben der ausgewählten Zeile in dem Speicherzellenfeld 1 in einen aus­ gewählten Zustand in Übereinstimmung mit einem Ausgabesignal von dem Zeilenadreßdekoder. Die Spaltenauswahlschaltung 4 enthält einen Spalten­ dekoder, der das angelegte interne Spaltenadreßsignal Y dekodiert, um ein Spaltenauswahlsignal zu erzeugen, und einen Burstadressengenerator, der sequentiell ein internes Spaltenadreßsignal in einer vorgeschriebenen Sequenz in Synchronisation mit einem internen Taktsignal CLK zum Übertragen an den Spaltendekoder erzeugt.

Der Adreßpuffer 2 empfängt extern angelegte Adreßsignalbits A0 bis An in Synchronisation mit dem internen Taktsignal CLK zum Erzeugen der internen Adreßsignale X und Y.

Die Synchron-Halbleiterspeichervorrichtung enthält weiter eine Ein­ gabe/Ausgabe-Schaltung 6 zur Dateneingabe/-ausgabe. Die Eingabe/Ausgabe- Schaltung 6 weist im allgemeinen auf: einen Eingabepuffer, der einen extern angelegten Schreibwert empfängt, zum Erzeugen eines internen Schreibwertes; einen Schreibtreiber, der den internen Schreibwert von dem Eingabepuffer zur Übertragung an eine ausgewählte Speicherzelle verstärkt; einen Vorverstärker, der einen aus der ausgewählten Speicherzelle ausgelesenen Wert verstärkt; und einen Ausgabepuffer, der weiterhin ein Puffern für den Wert von dem Vorver­ stärker für eine externe Ausgabe ausführt.

Die Synchron-Halbleiterspeichervorrichtung weist weiter auf: eine Eingabe­ pufferschaltung 7, die ein Steuersignal, d. h. ein externes Zeilenadreßtaktsignal extZRAS, ein externes Spaltenadreßtaktsignal extZCAS und ein externes Schreibfreigabesignal extZWE, die extern angelegt werden, in Synchronisation mit dem internen Taktsignal CLK empfängt, zum Erzeugen eines internen Zei­ lenadreßtaktsignals RAS, eines internen Spaltenadreßtaktsignals CAS und eines internen Schreibfreigabesignals WE; ein Befehlsdekoder 8, der den Zustand der Signale RAS, CAS und WE von der Eingabepufferschaltung 7 bestimmt und ein Signal zum Bezeichnen eines Betriebsmodus in Übereinstimmung mit dem Bestimmungsergebnis erzeugt; eine zeilenbezogene Steuerschaltung 9, die als Reaktion auf ein Zeilenauswahlbetriebsbezeichnungssignal von dem Befehls­ dekoder 8 aktiviert wird, zum Ausführen der für den Zeilenauswahlbetrieb notwendigen Steuerung; eine spaltenbezogene Steuerschaltung 10 die als Reaktion auf ein Spaltenauswahlbetriebzeichungssignal von dem Befehls­ dekoder 8 aktiviert wird, zum Ausführen der für den Spaltenauswahlbetrieb notwendigen Steuerung; und eine Eingabe/Ausgabe-Steuerschaltung 11, die als Reaktion auf ein Daten-Eingabe/Ausgabe-Betriebzeichnungssignal von dem Befehlsdekoder 8 betrieben wird, zum Ausführen eines für die Daten-Ein­ gabe/Ausgabe notwendigen Betriebs.

Die zeilenbezogene Steuerschaltung 9 steuert die Aktivierung/Deaktivierung der Zeilenauswahlschaltung 3 und steuert außerdem die Aktivie­ rung/Deaktivierung des Leseverstärkers, der in dem Block 5 enthalten ist. Die spaltenbezogene Steuerschaltung 10 steuert den Betrieb der Spaltenauswahl­ schaltung 4 und die Eingabe/Ausgabe-Steuerschaltung 11 steuert den Betrieb einer Eingabe/Ausgabe-Schaltung. Obwohl es in Fig. 13 nicht klar gezeigt ist, der Adreßpuffer 2 nimmt ein angelegtes Adreßsignal auf und verriegelt es in Übereinstimmung mit einem Adreßverriegelungsbezeichnungssignal von der zeilenbezogenen Steuerschaltung 9 und der spaltenbezogenen Steuerschaltung 10 zum Erzeugen des internen Zeilenadreßsignals X und des internen Spal­ tenadreßsignals Y.

Die Synchron-Halbleiterspeichervorrichtung weist weiter auf: einen Taktein­ gabepuffer 12, der ein extern angelegtes Taktsignal extCLK empfängt, zum Er­ zeugen eines internen Taktsignals CLK; eine Takterzeugungsschaltung 13, die auf die Aktivierung eines Taktaktivierungsbezeichnungssignals von der zeilen­ bezogenen Steuerschaltung 9 hin freigegeben wird, zum Erzeugen eines spal­ tenbezogenen Taktsignals CLKD in Übereinstimmung mit dem internen Takt­ signal CLK von dem Takteingabepuffer 12; einen DQM-Puffer 14, der ein ex­ tern angelegtes Maskenbezeichnungssignal extDQM empfängt, zum Erzeugen eines Maskenbezeichnungssignals DQMIN in Synchronisation mit dem internen Taktsignal CLK; und eine Maskensteuerschaltung 15, die das Maskenbezeich­ nungssignal DQMIN in Synchronisation mit dem internen Taktsignal CLK auf­ nimmt, zum Ausgeben eines internen Maskenbezeichnungssignals DQMOT.

Die Takterzeugungsschaltung 13 wird aktiviert, wenn die zeilenbezogene Steuerschaltung 9 ein zeilenbezogenes Auswahlbetriebsbezeichnungssignal für den Zeilenauswahlbetrieb von dem Befehlsdekoder 8 empfängt, da das Anlegen des zeilenbezogenen Auswahlbetriebsbezeichnungssignal durch das Anlegen eines Spaltenauswahlbetriebbezeichnungssignals zum Daten- Schreiben/Lesen gefolgt wird. Das interne Taktsignal CLKD von der Takterzeugungsschaltung 13 wird an die spaltenbezogene Steuerschaltung 10 und die Eingabe/Ausgabe- Steuerschaltung 11 angelegt. Die Eingabe/Ausgabe-Steuerschaltung 11 emp­ fängt außerdem das interne Maskenbezeichnungssignal DQMOT von der Maskensteuerschaltung 15.

Fig. 14 ist eine Darstellung, die eine Anordnung des Abschnittes zeigt, der sich auf ein Datenlesen durch die Synchron-Halbleiterspeichervorrichtung bezieht, die in Fig. 13 gezeigt ist. In Fig. 14 ist eine Anordnung des Befehlsdekoders 8, der Eingabe/Ausgabe-Steuerschaltung 11, des DQM-Puffers 14, der Masken­ steuerschaltung 15 und der Eingabe/Ausgabe-Schaltung 6 gezeigt.

Unter Bezugnahme auf Fig. 14, der Befehlsdekoder 8 enthält einen Lese­ befehlsdekoder 8a, der Signale/RAS, /CAS, /WE mit negativer Logik emp­ fängt, die von einer Eingabepufferschaltung 7, die in Fig. 13 gezeigt ist, ange­ legt werden, und bestimmt, daß ein Lesebefehl zum Bezeichnen eines Daten­ lesens angelegt wird, wenn diese Signale in vorgeschriebene Zustände an der ansteigenden Flanke des internen Taktsignals CLK gesetzt sind, um ein Daten­ lesebezeichnungssignal Φr in einen aktiven Zustand zu treiben.

Ein Betriebsmodusanweisungssignal wird in der Form eines Befehls in der Syn­ chron-Halbleiterspeichervorrichtung angelegt. Genauer gesagt, der Betriebs­ modus wird in Übereinstimmung mit einer Kombination der Zustände der Signale/RAS, /CAS und /WE bezeichnet. Der Lesebefehl wird angelegt, wenn das Zeilenadreßtaktsignal/RAS auf H-Pegel und das Spaltenadreßtaktsignal/CAS und das Schreibfreigabesignal/WE beide auf L-Pegel bei der ansteigen­ den Flanke des internen Taktsignals CLK gesetzt sind. Auf das Anlegen des Lesebefehls hin treibt der Lesebefehlsdekoder 8a das Datenlesebetriebbezeich­ nungssignal Φr in den aktiven Zustand für eine vorgeschriebene Zeit in Synchronisation mit dem internen Taktsignal CLK.

Die Eingabe/Ausgabe-Steuerschaltung 11 weist auf: eine Lesesteuerschaltung 11a, die als Reaktion auf die Aktivierung des Lesebetriebbezeichnungssignals Φr von dem Lesebefehlsdekoder 8a aktiviert wird, zum Arbeiten in Synchroni­ sation mit einem spaltenbezogenen internen Taktsignal CLKD von der Takter­ zeugungsschaltung 13, die in Fig. 13 gezeigt ist, zum Ausgeben eines Vorver­ stärkeraktivierungssignals PAE und eines Datenausgabebezeichnungssignals OEMF; einen Latenzzeitschieber 11b, der in Synchronisation mit dem spalten­ bezogenen internen Taktsignal CLKD arbeitet und das Datenausgabebezeich­ nungssignal OEMF von der Lesesteuerschaltung 11a um einen vorgeschriebe­ nen Zeitraum zum Ausgeben eines Datenausgabeaktivierungssignals OEM ver­ zögert; und eine Ausgabesteuerschaltung 11c, die ein Ausgabefreigabesignal OEMD zum Freigeben der Datenausgabe in Übereinstimmung mit dem internen Maskenbezeichnungssignal DQMOT von der Maskensteuerschaltung 15 und dem Datenausgabeaktivierungssignal OEM von dem Latenzzeitschieber 11b ausgibt.

Die Lesesteuerschaltung 11a enthält eine Zähler und treibt das Vorverstär­ keraktivierungssignal PAE in den aktiven Zustand in Synchronisation mit dem spaltenbezogenen internen Taktsignal CLKD. Die Anzahl des Auftretens der Aktivierung des Vorverstärkeraktivierungssignals PAE wird durch den Zähler bestimmt, der in der Lesesteuerschaltung 11a enthalten ist. Der Zähler zählt normalerweise eine Burstlänge. Hier stellt die Burstlänge die Anzahl der Daten dar, die sukzessive gelesen oder geschrieben werden, wenn ein Zugriffsbefehl (entweder ein Lesebefehl oder ein Schreibbefehl zum Bezeichnen des Lesens/Schreibens von Daten) angelegt wird. Das Datenausgabebezeichnungs­ signal OEMF wird außerdem in den aktiven Zustand in Übereinstimmung mit der Aktivierung des Lesebetriebbezeichnungssignals Φr für den Zeitraum der Burstlänge getrieben.

Der Latenzzeitschieber 11b verzögert normalerweise das Datenausgabebezeich­ nungssignal OEMF um einen Zeitraum der CAS-Latenzzeit minus einem Takt­ zyklus für die Ausgabe. Hier repräsentiert die CAS-Latenzzeit die Anzahl der Taktzyklen, die für die externe Ausgabe eines gültigen Wertes auf das Anlegen des Lesebefehls hin benötigt werden. Der Latenzzeitschieber 11b ist normaler­ weise mit einer Schiebeschaltung strukturiert und verschiebt das Datenausga­ bebezeichnungssignal OEMF in Übereinstimmung mit dem spaltenbezogenen internen Taktsignal CLKD zum Ausgeben des Datenausgabeaktivierungssignals OEM.

Die Ausgabesteuerschaltung 11c setzt das Ausgabefreigabesignal OEMD in den deaktivierten Zustand, wenn das interne Maskenbezeichnungssignal DQMOT eine Maskierung für den ausgelesenen Wert bzw. die ausgelesenen Daten be­ zeichnet, und gibt das interne Freigabesignal OEMD in Übereinstimmung mit dem Datenausgabeaktivierungssignal OEM aus, wenn das interne Maskenbe­ zeichnungssignal DQMOT in dem deaktivierten Zustand ist und keine Maskie­ rung für den ausgelesenen Wert bzw. die ausgelesenen Daten bezeichnet.

Die Eingabe/Ausgabe-Schaltung 6 enthält einen Vorverstärker 6a, der als Reaktion auf die Aktivierung eines Vorverstärkeraktivierungssignals PAE von der Lesesteuerschaltung 11a aktiviert wird, zum Verstärken des Wertes der ausgewählten Speicherzelle in dem Speicherzellenfeld 1 und einen Ausgabe­ puffer 6b zum Puffern des Wertes, der von dem Vorverstärker 6a angelegt wird, auf die Aktivierung des Ausgabefreigabesignals OEMD für eine externe Ausgabe hin. Der Ausgabepuffer 6b wird in einen Ausgabezustand hoher Impe­ danz auf die Deaktivierung des Ausgabefreigabesignals OEMD hin gebracht.

Die Maskensteuerschaltung, deren Struktur später im Detail beschrieben wird, verzögert das Maskenbezeichnungssignal DQMIN, das von dem DQM-Puffer 14 angelegt wird, durch einen Schiebebetrieb in Synchronisation mit dem internen Taktsignal CLK zum Ausgeben des internen Maskenbezeichnungssignals DQMOT. Der Betrieb der Synchron-Halbleiterspeichervorrichtung, die in den Fig. 13 und 14 gezeigt ist, während eines Datenlesens wird nun unter Bezug­ nahme auf ein Zeitablaufdiagramm, das in Fig. 15 gezeigt ist, beschrieben.

In einem Taktzyklus #1 ist, an der ansteigenden Flanke des externen Takt­ signals extCLK, das Zeilenadressentaktsignal/RAS auf L-Pegel und das Spal­ tenadreßtaktsignal/CAS und das Schreibfreigabesignal/WE sind auf H-Pegel gesetzt, um einen Aktivierungsbefehl anzulegen. Die zeilenbezogene Steuer­ schaltung 9, die in Fig. 13 gezeigt ist, wird in Übereinstimmung mit dem Akti­ vierungsbefehl aktiviert und die Zeilenauswahlschaltung 3 führt einen Zeilen­ auswahlbetrieb in Übereinstimmung mit dem internen Zeilenadreßsignal X von dem Adreßpuffer 2 aus, um eine Wortleitung, die der Zeile entspricht, deren Adresse bezeichnet worden ist, in einen ausgewählten Zustand zu treiben. Die zeilenbezogene Steuerschaltung 9 treibt das spaltenbezogene Taktaktivie­ rungssignal ENA in den aktiven Zustand in Übereinstimmung mit dem Aktivie­ rungsbefehl. Das spaltenbezogene Taktaktivierungssignal ENA wird in den ak­ tiven Zustand in Synchronisation mit dem Abfall des internen Taktsignals CLK getrieben, und das spaltenbezogene interne Taktsignal CLKD wird in den Takt­ zyklen, die mit dem nächsten Taktzyklus #2 starten, erzeugt.

Der Betrieb dieser Schaltung wird durch die Erzeugung des spaltenbezogenen internen Taktsignals CLKD freigegeben, das an die spaltenbezogene Steuer­ schaltung 10 und die Eingabe/Ausgabe-Steuerschaltung 11 anzulegen ist, die in Fig. 13 gezeigt sind.

In Taktzyklus #2 sind, bei der ansteigenden Flanke des externen Taktsignals extCLK, das Zeilenadreßtaktsignal/RAS und das Schreibfreigabesignal/WE auf H-Pegel und das Spaltenadreßtaktsignal/CAS auf L-Pegel gesetzt, um einen Lesebefehl anzulegen. Die spaltenbezogene Steuerschaltung 10, die in Fig. 13 gezeigt ist, wird in Übereinstimmung mit dem Lesebefehl aktiviert, um ein internes Adreßsignal von dem Adreßpuffer 2 an die Spaltenauswahlschal­ tung 4 als internes Spaltenadreßsignal Y anzulegen und die Spaltenauswahl­ schaltung 4 zum Ausführen des Spaltenauswahlbetriebs für das Speicherzellen­ feld 1 zu aktivieren. Zusätzlich wird die Lesesteuerschaltung 11a, die in Fig. 14 gezeigt ist, als Reaktion auf die Aktivierung des Lesebetriebszeichnungs­ signals Φr von dem Lesebefehlsdekoder 8a zum Aktivieren des Vorverstär­ keraktivierungssignals PAE aktiviert, um den Vorverstärker 6a zum Ausführen eines Verstärkungsbetriebes zu bringen.

Falls die CAS-Latenzzeit nun zwei ist gibt der Latenzzeitschieber 11b das Datenausgabebezeichnungssignal OEMF, das von der Lesesteuerschaltung 11a angelegt worden ist, um einen Taktzyklus verzögert aus, so daß das Datenaus­ gabeaktivierungssignal OEM von dem Latenzzeitschieber 11b in den aktiven Zustand in Taktzyklus #3 gegeben wird, was einen Taktzyklus später als der Taktzyklus #2 ist, in dem der Lesebefehl angelegt wurde.

Der Wert, der durch den Pufferverstärker 6a verstärkt worden ist wird an den Ausgabepuffer 6b angelegt, der den Wert von dem Vorverstärker 6a in Takt­ zyklus #3 ausgibt. Das Maskenbezeichnungssignal extDQM ist in dem deakti­ vierten Zustand auf L-Pegel, das interne Maskenbezeichnungssignal DQMOT von der Maskensteuerschaltung 15 ist auf L-Pegel und das Ausgabefreigabe­ signal OEMD von der Ausgabesteuerschaltung 11c wird in den aktiven Zustand in Übereinstimmung mit der Aktivierung des Datenausgabeaktivierungssignals OEM getrieben. Dieses erlaubt das Lesen des Wertes aus dem Ausgabepuffer 6b in Taktzyklus #3. Dieser anfängliche Wert wird an der ansteigenden Flanke des externen Taktsignals extCLK in Taktzyklus #4 in einen definierten Zustand gebracht.

Die Spaltenauswahlschaltung 4 (unter Bezugnahme auf Fig. 13) wählt eine Speicherzelle in jedem Taktzyklus in Übereinstimmung mit einem Adreßsignal, das von einem internen Burstadressengenerator geliefert wird, zum Koppeln mit dem Vorverstärker 6a aus, von dem der Wert der ausgewählten Speicher­ zelle bzw. die Daten aus den ausgewählten Speicherzellen sequentiell verstärkt werden, um an den Ausgabepuffer 6b angelegt zu werden.

In Taktzyklus #4 ist das externe Maskenbezeichnungssignal extDQM in den aktiven Zustand auf H-Pegel an der ansteigenden Flanke des externen Takt­ signals extCLK getrieben. Als Reaktion wird das Maskenbezeichnungssignal DQMIN von dem DQM-Puffer 14 (unter Bezugnahme auf Fig. 14) in den akti­ ven Zustand auf H-Pegel gebracht und das interne Maskenbezeichnungssignal DQMOT von der Maskensteuerschaltung 15 wird in Taktzyklus #5 um einen Taktzyklus verzögert in den aktiven Zustand gebracht. Die Ausgabesteuer­ schaltung 11c bringt das Ausgabefreigabesignal OEMD in den deaktivierten Zustand auf L-Pegel in Übereinstimmung mit der Aktivierung des internen Maskenbezeichnungssignals DQMOT. Derart wird der Ausgabepuffer 6b in den Ausgabezustand hoher Impedanz in Taktzyklus #5 gebracht, um das Ausgeben von Daten zu unterbinden.

Das externe Maskenbezeichnungssignal extDQM ist nur in Taktzyklus #4 in dem aktivierten Zustand, und daher wird das interne Maskenbezeichnungssignal DQMOT von der Maskensteuerschaltung 15 im nächsten Taktzyklus #6 erneut in den deaktivierten Zustand auf L-Pegel gebracht, das Ausgabefreigabesignal OEMD wird auch erneut in den aktiven Zustand gebracht, da das Datenaus­ gabeaktivierungssignal OEM in dem aktiven Zustand ist, und der Ausgabe­ puffer 6b gibt den Wert, der von dem Vorverstärker 6a angelegt wird, aus. Das Datenausgabebezeichnungssignal von der Lesesteuerschaltung 11a wird in den aktiven Zustand nur für einen Zeitraum von vier Taktzyklen gebracht, da die Burstlänge gleich vier ist. Darum ist das Datenausgabeaktivierungssignal OEM von dem Latenzzeitschieber 11b auch für einen Zeitraum von vier Taktzyklen in dem aktiven Zustand und wird in Taktzyklus #7 in den deaktivierten Zustand auf L-Pegel gebracht, und als Reaktion wird das Ausgabefreigabesignal OEMD auch in den deaktivierten Zustand auf L-Pegel gebracht.

Wenn das Lesen aller notwendiger Daten vervollständigt ist, in Taktzyklus #8, werden das Zeilenadreßtaktsignal/RAS und das Schreibfreigabesignal/WE auf L-Pegel und das Spaltenadreßtaktsignal/CAS auf H-Pegel gesetzt, um einen Vorladebefehl zum Bezeichnen eines Vorladens für das Speicherzellenfeld 1 anzulegen. Derart treibt die zeilenbezogene Steuerschaltung 9 das spaltenbezo­ gene Taktaktivierungssignal ENA ebenso wie die Zeilenauswahlschaltung 3 und den Leseverstärker (unter Bezugnahme auf Fig. 13) in den deaktivierten Zu­ stand, um das Speicherzellenfeld 1 in einen vorgeladenen Zustand zurückzu­ bringen.

Wie oben beschrieben worden ist, die spaltenbezogene Steuerschaltung 10 und die Eingabesteuerschaltung 11 arbeiten, nachdem der Aktivierungsbefehl ange­ legt ist, und das Speicherzellenfeld wird in den aktiven Zustand gebracht (dies ist so, da ein Wert in die Speicherzelle eingeschrieben/aus der Speicherzelle ausgelesen wird, nachdem eine Wortleitung ausgewählt ist). Derart wird das Zeichenspeicherfeld 1 aktiviert und dann wird das spaltenbezogene interne Taktsignal CLKD erzeugt, um an diese spaltenbezogene Steuerschaltung 10 und diese Eingabe/Ausgabe-Steuerschaltung 11 nur für den Zeitraum angelegt zu werden, in dem die spaltenbezogenen Schaltungen (Spaltenauswahlschaltung 4 und Eingabe/Ausgabe-Schaltung 6) arbeiten können, um so den Stromver­ brauch in diesen Schaltungen zu reduzieren.

Der Ausgabewert, der zwei Taktzyklen, nachdem das externe Maskenbezeich­ nungssignal extDQM angelegt worden ist, erscheint, wird maskiert. Selbst wenn das externe Taktsignal extCLK auf hoher Geschwindigkeit ist, ist sicher­ gestellt, daß der ausgelesene Wert ausreichend Zeit hat, um intern maskiert zu werden. Die Verwendung des Maskenbezeichnungssignals extDQM erlaubt es einem externen Prozessor, nur die Daten auszulesen, die für die Verarbeitung notwendig sind, und so wird die Notwendigkeit zum Auswählen von nicht-ge­ wollten Daten in dem internen Teil des Prozessors eliminiert, wodurch der Verarbeitungsbetrieb vereinfacht wird

Fig. 16A ist eine Darstellung, die ein Beispiel einer Struktur eines DQM-Puf­ fers 14, der in den Fig. 13 und 14 gezeigt ist, zeigt. Unter Bezugnahme auf Fig. 16A, der DQM-Puffer 14 weist auf: ein Übertragungsgatter 14a, das aus einem n-Kanal-MOS-Transistor gebildet ist, der leitend gemacht wird, wenn ein invertiertes Taktsignal/CLK des internen Taktsignals CLK auf H-Pegel ist und den Durchgang des extern angelegten Maskenbezeichnungssignals extDQM er­ laubt; zweistufig kaskadierte Inverter 14b und 14c, die das Maskenbezeich­ nungssignal von dem Übertragungsgatter 14a empfangen; einen Inverter 14d, der mit dem Inverter 14b eine Verriegelungsschaltung bildet; und eine UND-Schaltung 14e, die das interne Taktsignal CLK und ein Ausgabesignal von dem Inverter 14c empfängt, zum Ausgeben des Maskenbezeichnungssignals DQMIN. Der Inverter 14d invertiert ein Ausgabesignal von dem Inverter 14b zur Über­ tragung an den Eingang des Inverters 14b.

Der Betrieb des DQM-Puffers 14, der in Fig. 16A gezeigt ist, wird nun unter Bezugnahme auf das Zeitablaufdiagramm, das in Fig. 16B gezeigt ist, beschrie­ ben.

Das Übertragungsgatter 14a wird leitend, wenn das interne Taktsignal CLK auf L-Pegel ist und gibt das extern angelegte Maskenbezeichnungssignal extDQM durch. Andererseits wird das Übertragungsgatter 14a nicht-leitend, wenn das interne Taktsignal CLK auf H-Pegel ist, und das externe Maskenbezeichnungs­ signal extDQM, das angelegt wird, wenn das interne Taktsignal CLK auf L-Pe­ gel ist, wird durch die Inverter 14b und 14d verriegelt.

Falls nun in einem Taktzyklus #a das externe Maskenbezeichnungssignal extDQM auf H-Pegel gesetzt ist, wird das Übertragungsgatter 14a leitend, wenn das interne Taktsignal CLK auf L-Pegel ist, und das externe Maskenbe­ zeichnungssignal extDQM auf H-Pegel wird an den Inverter 14b übertragen, damit es durch die Inverter 14b und 14d verriegelt wird. In diesem Zustand sind das interne Taktsignal CLK und das Maskenbezeichnungssignal DQMIN beide auf L-Pegel.

Wenn das interne Taktsignal CLK auf H-Pegel ansteigt, wird das Übertra­ gungsgatter 14a nicht-leitend und das interne Maskenbezeichnungssignal auf H-Pegel wird durch die Inverter 14b und 14d verriegelt. Die UND-Schaltung 14e wird in Synchronisation mit dem Anstieg des internen Taktsignals CLK freige­ geben und hebt das Maskenbezeichnungssignal DQMIN in Übereinstimmung mit dem Signal auf H-Pegel, das von dem Inverter 14c angelegt wird, auf H-Pegel an. Wenn das interne Taktsignal CLK auf L-Pegel fällt, fällt das Masken­ bezeichnungssignal von der UND-Schaltung 14e ebenfalls auf L-Pegel.

Derart kann das interne Maskenbezeichnungssignal extDQM in Synchronisation mit dem internen Taktsignal CLK aufgenommen oder verriegelt werden, um das Maskenbezeichnungssignal DQMIN in Synchronisation mit dem inlernen Takt­ signal CLK zu erzeugen.

Fig. 17A ist eine Darstellung, die eine Struktur einer Maskensteuerschaltung 15, die in den Fig. 13 und 14 gezeigt ist, beispielhaft zeigt. Unter Bezugnahme auf Fig. 17A, die Maskensteuerschaltung 15 enthält dreistufig kaskadierte Schiebeschaltungen 15a, 15b und 15c, die ein angelegtes Signal jeweils um einen halben Taktzyklus des internen Taktzyklussignals CLK für die Ausgabe verzögern. Die Schiebeschaltung 15c weist dieselbe Struktur wie diejenige der Schiebeschaltung 15a auf und ist in Fig. 17A nur in einem Block gezeigt. Das interne Maskenbezeichnungssignal DQMOT wird von der Schiebeschaltung 15c ausgegeben.

Die Schiebeschaltung 15a weist auf: eine NAND-Schaltung 15aa, die das Maskenbezeichnungssignal DQMIN und das interne Taktsignal CLK empfängt; eine NAND-Schaltung 15ab, die das Maskenbezeichnungssignal DQMIN, das wie bei dem Inverter 15e geliefert wird, und das interne Taktsignal CLK emp­ fängt; eine NAND-Schaltung 15ac, die ein Ausgabesignal von der NAND- Schaltung 15aa an einem Eingang empfängt; und eine NAND-Schaltung 15ad, die ein Ausgabesignal von der NAND-Schaltung 15ab an einem Eingang emp­ fängt. Ein Ausgabesignal von der NAND-Schaltung 15ad wird an den anderen Eingang der NAND-Schaltung 15ac angelegt, während ein Ausgabesignal DQM0 von der NAND-Schaltung 15ac an den anderen Eingang der NAND-Schaltung 15ad angelegt wird. Die NAND-Schaltungen 15aa und 15ab arbeiten jeweils als ein Übertragungsgatter, welches leitend gemacht wird, wenn das interne Taktsignal CLK auf H-Pegel ist, und die NAND-Schaltungen 15ac und 15ad bilden eine Verriegelungsschaltung zum Verriegeln eines angelegten Datensignals.

Die Schiebeschaltung 15b weist auf: eine NAND-Schaltung 15ba, die das interne Taktsignal/CLK und das Ausgabesignal von der NAND-Schaltung 15ac empfängt, eine NAND-Schaltung 15bb, die das interne Taktsignal/CLK und das Ausgabesignal von der NAND-Schaltung 15ad empfängt; eine NAND-Schaltung 15bc, die ein Ausgangssignal von der NAND-Schaltung 15ba an einem Eingang empfängt; und eine NAND-Schaltung 15bd, die ein Ausgabe­ signal von der NAND-Schaltung 15bb an einem Eingang empfängt. Ein Aus­ gabesignal von der NAND-Schaltung 15bd wird an den anderen Eingang der NAND-Schaltung 15bc angelegt, während ein Ausgangssignal DQM1 von der NAND-Schaltung 15bc an den anderen Eingang der NAND-Schaltung 15bd an­ gelegt wird. Auch in dieser Schiebeschaltung 15b haben die NAND-Schaltun­ gen 15ba und 15bb die Funktion eines Übertragungsgatters, welches in Über­ einstimmung mit dem internen Taktsignal/CLK arbeitet, und die NAND-Schaltungen 15bc und 15bd bilden eine Verriegelungsschaltung zum Verriegeln eines angelegten Signals. Nun wird der Betrieb der Maskensteuerschaltung, die in Fig. 17A gezeigt ist, unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 17B gezeigt ist, beschrieben.

Das Maskenbezeichnungssignal DQMIN ist auf L-Pegel in Taktzyklus #0. Wenn das interne Taktsignal CLK auf H-Pegel ist, arbeiten, in der Schiebeschaltung 15a, die NAND-Schaltungen 15aa und 15ab als Inverter, so daß das Ausgabe­ signal von der NAND-Schaltung 15ad H-Pegel erreicht und das Signal DQM0 von der NAND-Schaltung 15ac als Reaktion den L-Pegel annimmt. In der Schiebeschaltung 1 Sb ist das interne Taktsignal/CLK auf L-Pegel, wohingegen die Ausgabesignale von den NAND-Schaltungen 15ba und 15bb unabhängig von dem Ausgangssignal von der Schiebeschaltung 15a auf H-Pegel sind. Derart wird der Zustand des Ausgangssignals DQM1 von der Schiebeschaltung 15b nicht geändert, der den L-Pegel in einem ursprünglichen Zustand beibehält. Ähnlich nimmt die Schiebeschaltung 15c das Ausgangssignal DQM1 von der Schiebeschaltung 15b auf und das interne Maskenbezeichnungssignal DQMOT ist auf L-Pegel, wenn das interne Taktsignal CLK auf H-Pegel ist.

Wenn das interne Taktsignal CLK auf den L-Pegel fällt, sind die Ausgangs­ signale von den NAND-Schaltungen 15aa und 15ab in der Schiebeschaltung 15a auf H-Pegel fixiert und die Schiebeschaltung 15a wird in einen Verriegelungs­ zustand gebracht. Die Schiebeschaltung 15b nimmt das Ausgabesignal DQM0 von der Schiebeschaltung 15a auf, wenn das interne Taktsignal/CLK H-Pegel annimmt, und das Ausgangssignal DQM1 der Schiebeschaltung 15b wird ähn­ lich auf L-Pegel fixiert. Die Schiebeschaltung 15c wird in den Verriegelungs­ zustand wie die Schiebeschaltung 15a gebracht.

In Taktzyklus #1 steigt das Maskierungssignal DQMIN auf H-Pegel an. Wenn das interne Taktsignal CLK H-Pegel annimmt, arbeiten, in der Schiebeschal­ tung 15a, die NAND-Schaltungen 15aa und 15ab als Inverter, das Ausgangs­ signal von der NAND-Schaltung 15aa nimmt den L-Pegel an und als Reaktion erreicht das Signal DQM0 von der NAND-Schaltung 15ac den H-Pegel. Die Schiebeschaltung 15b ist in dem Verriegelungszustand und der Zustand ihres Ausgangssignals DQM1 bleibt unverändert. Die Schiebeschaltung 15c nimmt das Signal DQM1 zum Ausgeben des internen Maskenbezeichnungssignals DQMOT auf L-Pegel auf.

Wenn das interne Taktsignal CLK auf L-Pegel fällt, wird die Schiebeschaltung 15a in den Verriegelungszustand gebracht und das Signal DQM0 wird auf H-Pegel gehalten. In der Schiebeschaltung 15b arbeiten die NAND-Schaltungen 15ba und 15bb als Inverter und das Ausgangssignal DQM1 steigt auf H-Pegel in Übereinstimmung mit dem Signal DQM0 an. Da die Schiebeschaltung 15c in den Verriegelungszustand ist, bleibt das interne Maskenbezeichnungssignal DQMOT auf L-Pegel.

In Taktzyklus #2, wenn das interne Taktsignal CLK erneut auf H-Pegel an­ steigt, nimmt die Schiebeschaltung 15a das Maskenbezeichnungssignal DQMIN auf L-Pegel auf und ihr Ausgangssignal DQM0 fällt auf L-Pegel. Die Schiebe­ schaltung 15b ist in dem Verriegelungszustand und ihr Ausgangssignal DQM1 wird auf H-Pegel gehalten. Die Schiebeschaltung 15c nimmt das Signal DQM1 auf H-Pegel auf und hebt das interne Maskenbezeichnungssignal DQMOT, das Ausgangssignal der Schiebeschaltung 15c, auf H-Pegel an.

In Taktzyklus #2, wenn das interne Taktsignal CLK auf L-Pegel ansteigt, wer­ den die Schiebeschaltung 15a und 15c in den Verriegelungszustand gebracht. Währenddessen nimmt die Schiebeschaltung 15d das Signal DQM0 auf und läßt ihr Ausgabesignal DQM1 auf L-Pegel fallen. In Taktzyklus #3, wenn das interne Taktsignal CLK auf H-Pegel ansteigt, nimmt die Schiebeschaltung 15c das Signal DQM1 auf L-Pegel von der Schiebeschaltung 15b auf und treibt ihr internes Maskenbezeichnungssignal DQMOT auf L-Pegel. In diesem Zyklus ist das Maskenbezeichnungssignal DQMIN auf L-Pegel und die Signale DQM0 und DQM1 behalten den L-Pegel. Derselbe Betrieb passiert auch in Taktzyklus #4.

Der Maskierungsbetrieb der Maskensteuerschaltung 15 bezieht sich auf den Betrieb der spaltenbezogenen Schaltung und wird bevorzugterweise hinsicht­ lich des Stromverbrauchs gestoppt, wenn er nicht notwendig ist. Andererseits resultiert das Betreiben der Maskensteuerschaltung 15 in Übereinstimmung mit dem spaltenbezogenen internen Taktsignal CLKD in dem folgenden Problem.

Eine Synchron-Halbleiterspeichervorrichtung, wie sie in Fig. 18 gezeigt ist, wird nun betrachtet, in der die CAS-Latenzzeit gleich eins ist und ein Intervall zwischen einem Aktivierungsbefehl und einem Lesebefehl so kurz wie ein Takt­ zyklus sein kann, d. h. eine RAS-CAS-Vorladezeit in einem Standard-DRAM kann ein Taktzyklus sein. Das spaltenbezogene interne Taktsignal CLKD wird an die Maskensteuerschaltung 15 anstelle des internen Taktsignals angelegt, unterschiedlich von der Anordnung aus Fig. 17A. Das Anlegen eines Aktivie­ rungsbefehls in Taktzyklus #1 treibt das spaltenbezogene Taktaktivierungs­ signal in den aktiven Zustand in Taktzyklus #1 und das spaltenbezogene interne Taktsignal CLKD wird in den Taktzyklen erzeugt, die von Taktzyklus #2 an beginnen.

Wenn ein Lesebefehl in Taktzyklus #3 angelegt wird, wird ein gültiger Wert von Taktzyklus #4 an ausgegeben. Wenn in Taktzyklus #4 das interne Masken­ bezeichnungssignal extDQM in den aktiven Zustand gesetzt wird, wird der ausgelesene Wert in Taktzyklus #6 maskiert, zwei Taktzyklen nach Taktzyklus #4. Das Lesen des Wertes "2" wird daher nicht ausgeführt. Nach dem Lesen von vier Daten wird das interne Maskenbezeichnungssignal extDQM in Takt­ zyklus #8 auf H-Pegel zurückgesetzt. Das Taktaktivierungssignal ENA wird in einen deaktivierten Zustand getrieben, da jeder Betrieb der spaltenbezogenen Schaltungen, der sich auf die Spaltenauswahl bezieht, und das Ein­ geben/Ausgeben von Daten in Taktzyklus #8 vervollständigt sind. Daher bleibt, wenn in Taktzyklus #8 das spaltenbezogene interne Taktsignal CLKD auf H- Pegel ansteigt und die Signale DQM0 und DQM1 H-Pegel erreichen, das spal­ tenbezogene interne Taktsignal CLKD in nachfolgenden Taktzyklen auf L- Pegel und die Schiebeschaltungen 15a und 15c werden in den Verriegelungs­ zustand gebracht. Die Signale DQM0 und DQM1 von den Schiebeschaltungen 15a und 15c behalten H-Pegel und das interne Maskenbezeichnungssignal DQMOT behält L-Pegel.

Ein Aktivierungsbefehl wird erneut in Taktzyklus #10 angelegt, das spaltenbe­ zogene Taktaktivierungssignal ENA wird in den aktiven Zustand gebracht und ein Lesebefehl wird in Taktzyklus #11 angelegt. Der L-Pegel des Taktsignals CLKD wird in Taktzyklus #10 beibehalten, da das spaltenbezogene interne Taktsignal CLKD noch nicht hierin produziert worden ist. In diesem Zustand behalten die Signale DQM0 und DQM1 den H-Pegel, während das interne Mas­ kenbezeichnungssignal DQMOT ebenfalls den L-Pegel behält.

Wenn das spaltenbezogene interne Taktsignal CLKD in Taktzyklus #11 erzeugt wird, fällt als Reaktion auf den Abfall des spaltenbezogenen internen Takt­ signals CLKD das Signal DQM1 auf L-Pegel. Andererseits, wenn das spalten­ bezogene interne Taktsignal CLKD erzeugt wird, um den H-Pegel anzunehmen, nimmt die Schiebeschaltung 15c, die in Fig. 17A gezeigt ist, das Signal DQM1 auf H-Pegel auf, so daß das interne Maskenbezeichnungssignal DQMOT den H-Pegel annimmt und in Taktzyklus #12 auf L-Pegel fällt. Daher behält, selbst falls das Datenausgabeaktivierungssignal OEM in Taktzyklus #11 zum Erreichen des H-Pegels aktiviert wird, das Ausgabefreigabesignal OEMD den L-Pegel und wird bis Taktzyklus #12 nicht auf den H-Pegel gebracht. Als Er­ gebnis wird, selbst wenn das Lesen des Wertes mit einer CAS-Latenzzeit von eins durch Anlegen des Lesebefehls in Taktzyklus #11 ausgeführt wird, der anfängliche Wert unerwarteter Weise maskiert, und daher werden alle Daten ausgenommen der anfängliche Wert ("0") in den Taktzyklen, die vom Takt­ zyklus #13 an starten, ausgelesen.

In der Synchron-Halbleiterspeichervorrichtung kann der Benutzer die CAS-Latenzzeit auf einen geeigneten Wert in Übereinstimmung mit einem verwende­ ten System einstellen. Angenommen daß die RAS-CAS-Verzögerungszeit in dem Standard-DRAM abgelaufen ist, kann der Lesebefehl ebenfalls mit einer geeigneten Zeitsteuerung angelegt werden. Die Zeitsteuerung, mit der das Maskenbezeichnungssignal in den aktiven Zustand gebracht wird, um den aus­ gelesenen Wert zu maskieren, wird geeigneter Weise durch den Benutzer in Übereinstimmung mit dem Inhalt der Verarbeitung bestimmt, und er kann daher nicht im Voraus vorhergesagt werden. Um diese Bedingungen zu erfüllen, kann die Maskensteuerschaltung ihren Betrieb selbst dann nicht stoppen, wenn die Erzeugung des spaltenbezogenen internen Taktsignals CLKD verboten ist. Darum muß der Schiebebetrieb der Maskensteuerschaltung immer ausgeführt werden, und das interne Taktsignal CLK wird an die Maskensteuerschaltung angelegt, wie es in Fig. 17A gezeigt ist. Der Betrieb des Maskierens des ausge­ lesenen Wertes beeinflußt die Schaltungsanordnung jedoch nur in dem Ab­ schnitt, der sich auf das Eingeben/Ausgeben von Daten bezieht. Darum kann der Stromverbrauch stark reduziert werden, falls die Maskensteuerschaltung in Übereinstimmung mit einem spaltenbezogenen Taktsignal betrieben wird und ihr Betrieb gestoppt werden kann, wann immer sie nicht notwendig ist.

Es ist hier zu bemerken, daß das externe Maskenbezeichnungssignal extDQM in dem aktiven Zustand ist, nach dem das Auslesen der Daten vervollständigt ist. Dieses ist so, da daß externe Maskenbezeichnungssignal extDQM so gesteuert wird, daß es in den deaktivierten Zustand nur dann gesetzt wird, wenn not­ wendige Daten in einem Verarbeitungssystem ausgelesen werden. In anderen Worten, das externe Maskenbezeichnungssignal extDQM tritt in den deaktivier­ ten Zustand nur dann ein, wenn das Lesen von Daten notwendig ist, und es wird in den aktiven Zustand gesetzt, um den Auslesebetrieb zu verbieten, wenn keine Daten ausgelesen werden müssen. Wenn ein solches Steuersignal verwen­ det wird, ist es offensichtlich, daß das externe Maskenbezeichnungssignal extDQM in dem aktiven Zustand auf H-Pegel gehalten wird, wenn das spalten­ bezogene interne Taktsignal CLKD nicht erzeugt wird. Als Ergebnis wird der in Fig. 18 gezeigte Betrieb ausgeführt, und daher können korrekte Daten nicht ausgelesen werden.

Desweiteren, wenn eine Schiebeschaltung verwendet wird, kann der Stromver­ brauch für die Schiebeschaltung dadurch reduziert werden, daß ein Taktsignal zum Betreiben der Schiebeschaltung nur dann angelegt wird, wenn der Schie­ bebetrieb notwendig ist. In einer solchen Schiebeschaltung wird jedoch ein Betrieb für die Ausgabesignale ausgeführt, und/oder eine vorbestimmte Steue­ rung wird in Übereinstimmung mit dem Ausgabesignal ausgeführt. Falls der interne Zustand beim Stoppen des Taktsignals so beibehalten wird, wie er ist, solange das Taktsignal gestoppt gehalten wird, und falls der Schiebebetrieb notwendig wird und das Taktsignal angelegt wird, wird das beim Taktstop ver­ riegelte Signal ausgegeben, wodurch nachteilhafter Weise die Erzeugung eines korrekten Ausgabesignals verhindert wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Synchron-Halbleiterspeicher­ vorrichtung und eine Taktschiebeschaltungsvorrichtung anzugeben, die jeweils zum Ausgeben eines korrekten Ausgabesignals auf das erneute Anlegen eines Taktsignals hin in der Lage sind, selbst wenn das Taktsignal gestoppt wird.

Diese Aufgabe wird gelöst durch eine Synchron-Halbleiterspeichervorrichtung nach Anspruch 1 bzw. eine Taktschiebeschaltungsvorrichtung nach Anspruch 7 oder 9.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Es ist wird eine Taktschiebeschaltungsvorrichtung bereitgestellt, die zum kor­ rekten Arbeiten selbst dann in der Lage ist, falls sie so strukturiert ist, daß sie ein Taktsignal nur dann empfängt, wenn es benötigt wird, um den Stromver­ brauch zu reduzieren.

Es wird eine Synchron-Halbleiterspeichervorrichtung angegeben, die eine Re­ duzierung des Stromverbrauchs in dem Schaltungsabschnitt zum Maskieren von Ausgabedaten erlaubt.

Es wird weiterhin eine Synchron-Halbleiterspeichervorrichtung angegeben, die eine Ausgabedatenmaskierungssteuerschaltung aufweist, die niemals falsch ar­ beitet, selbst wenn sie nur so betrieben wird, wie es benötigt wird.

Eine Synchron-Halbleiterspeichervorrichtung nach einer Ausführungsform weist auf: eine Lese/Ausgabe-Schaltungsanordnung, die auf eine Datenlesebezeichnung reagiert, zum Auslesen und externen Ausgeben des Wertes in einer ausgewähl­ ten Speicherzelle in Synchronisation mit einem internen Taktsignal; eine interne Maskierungserzeugungsschaltungsanordnung, die ein Maskierungsbe­ zeichnungssignal zum Maskieren (Ausblenden) der Datenausgabe von der Lese/Ausgabe-Schaltungsanordnung empfängt, zum Erzeugen einer internen Maskierungsbezeichnung durch einen Schiebebetrieb in Synchronisation mit dem internen Taktsignal; eine interne Takterzeugungsschaltungsanordnung, die auf ein Taktaktivierungssignal reagiert, zum Erzeugen des internen Taktsignals in Synchronisation mit einem Taktsignal und zum Anlegen desselben an die Lese/Ausgabe- Schaltungsanordnung und die interne Maskierungserzeugungs­ schaltungsanordung; eine Maskierungsschaltungsanordnung, die auf die Akti­ vierung der internen Maskierungsbezeichnung reagiert, zum Stoppen der exter­ nen Datenausgabe aus der Lese/Ausgabe-Schaltungsanordnung; und eine Rück­ setzschaltungsanordnung, die auf die Deaktivierung des Taktaktivierungs­ signals reagiert, zum Zurücksetzen der internen Maskierungserzeugungsschal­ tungsanordnung.

Eine Synchron-Halbleiterspeichervorrichtung nach einer weiteren Ausführungs­ form der vorliegenden Erfindung weist auf: eine Takterzeugungsschaltungsanordnung, die auf die Aktivierung eines Taktaktivierungssignals reagiert, zum Erzeugen eines internen Taktsignals in Synchronisation mit einem Taktsignal; eine Leseaktivierungsschaltungsanord­ nung, die auf ein Datenlesebezeichnungssignal, das in Synchronisation mit dem Taktsignal angelegt wird, reagiert, zum Treiben eines Ausgabefreigabesignals in einen aktiven Zustand für einen vorgeschriebenen Zeitraum; eine Ausgabe­ schaltungsanordnung zum externen Ausgeben des intern ausgelesenen Wertes, der in Synchronisation mit dem Taktsignal auf die Aktivierung dem Ausgabe­ freigabesignals hin angelegt wird; eine interne Maskierungserzeugungsschal­ tungsanordnung, die ein Maskierungsbezeichnungssignal zum Maskieren (Ausblenden) einer Datenausgabe aus der Ausgabeschaltungsanordnung emp­ fängt, zum Erzeugen eines internen Maskierungsbezeichnungssignals in Synchronisation mit dem externen Taktsignal; eine Schaltungsanordnung, die auf die Aktivierung der internen Maskierungsbezeichnung reagiert, zum Deak­ tivieren des Ausgabefreigabesignals; und eine Rücksetzschaltungsanordnung, die auf die Deaktivierung des Taktaktivierungssignals reagiert, zum Zurück­ setzen der internen Maskierungserzeugungsschaltungsanordnung in einem ur­ sprünglichen Zustand (Anfangszustand), in dem die Ausgabe aus der internen Maskierungserzeugungsschaltungsanordnung in einen deaktivierten Zustand gebracht ist.

Eine Taktschiebeschaltung nach einer weiteren Ausführungsform der vorliegen­ den Erfindung führt einen Schiebebetrieb in Synchronisation mit einem Takt­ signal aus, daß auf die Aktivierung eines Taktaktivierungssignals erzeugt wird, und sie weist eine Schiebeschaltungsanordnung, die ein angelegtes Signal in Synchronisation mit dem Taktsignal zur Ausgabe empfängt und verschiebt, und eine Rücksetzschaltungsanordnung, die auf die Deaktivierung eines Taktakti­ vierungssignals reagiert, zum Zurücksetzen der Schiebeschaltungsanordnung in den ursprünglichen Zustand (Anfangszustand) auf.

Die Schaltung ist so strukturiert, daß die interne Maskierungserzeugungsschal­ tungsanordnung oder die Schiebeschaltungsanordnung für den Schiebebetrieb auf das Anlegen des internen Taktsignals hin zurückgesetzt wird, wenn das Taktsignal, das an diese anzulegen ist, nicht erzeugt wird, und daher ist der interne Zustand der internen Maskierungserzeugungsschaltungsanordnung oder der Schiebeschaltungsanordnung auf das Anlegen des Taktsignals hin in dem ursprünglichen Zustand (Anfangszustand), und der Wert, der beim erneuten Anlegen des Taktsignales angelegt wird, kann aufgenommen werden, und ein notwendigerweise korrekter Wert wird mit einem gewünschten Zeitablauf aus­ gegeben, wodurch eine Fehlfunktion der Schaltung verhindert wird. Zusätzlich werden diese Schaltungen nur dann betrieben, wenn sie bzw. ihr Betrieb benö­ tigt wird, was den Stromverbrauch in der Schaltungsanordnung reduziert.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der vor­ liegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Erfindung in Verbindung mit den Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Gesamtanordnung einer Synchron-Halbleiterspeicher­ vorrichtung nach einer der ersten Ausführungsformen der vorliegenden Erfindung;

Fig. 2 schematisch eine Struktur eines Befehlsdekoders und einer zeilenbe­ zogenen Steuerschaltung, die in Fig. 1 gezeigt sind;

Fig. 3 ein Zeitablaufdiagramm, das den Betrieb der in Fig. 2 gezeigten Schaltung repräsentiert;

Fig. 4A und 4B eine Struktur einer Taktsteuerschaltung, die in Fig. 1 ge­ zeigt ist, und ein Zeitablaufdiagramm, das den Betrieb der Taktsteuer­ schaltung repräsentiert;

Fig. 5A und 5B eine beispielhafte Struktur einer Takterzeugungsschaltung, die in Fig. 1 gezeigt ist, und ein Zeitablaufdiagramm, das den Betrieb der Takterzeugungsschaltung repräsentiert;

Fig. 6 schematisch eine Anordnung einer Maskensteuerschaltung, die in Fig. 1 gezeigt ist;

Fig. 7 zeigt insbesondere ein Beispiel einer Struktur einer Maskensteuer­ schaltung, die in Fig. 1 gezeigt ist;

Fig. 8 eine beispielhafte Struktur einer Ausgabesteuerschaltung, die in einer Eingabe/Ausgabe-Steuerschaltung enthalten ist, die in Fig. 1 gezeigt ist;

Fig. 9 schematisch eine Struktur eines Ausgabepuffers, der in der Eingabe/Aus­ gabe-Schaltung enthalten ist, die in Fig. 1 gezeigt ist;

Fig. 10 ein Zeitablaufdiagramm, das den Betrieb der Synchron-Halbleiter­ speichervorrichtung repräsentiert, die in Fig. 1 gezeigt ist;

Fig. 11A und 11B schematisch eine Anordnung einer Systemschaltungsvor­ richtung, die eine Taktschiebeschaltung in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung verwendet, und ein Zeitablaufdiagramm, das den Betrieb derselben repräsentiert;

Fig. 12 eine Darstellung, die die Betriebsweise der Steuerschaltungsvorrich­ tung, die in Fig. 11A gezeigt ist, zeigt;

Fig. 13 schematisch eine Gesamtanordnung einer in der Beschreibungsein­ leitung beschriebenen Synchron-Halbleiterspeichervorrichtung;

Fig. 14 schematisch einen Hauptabschnitt der Anordnung der Synchron-Halb­ leiterspeichervorrichtung, die in Fig. 13 gezeigt ist;

Fig. 15 ein Zeitablaufdiagramm, das den Betrieb der Synchron-Halbleiter­ speichervorrichtung aus den Fig. 13, 14 zum Auslesen von Daten zeigt;

Fig. 16A und 16B beispielhaft eine Struktur eines DQM-Puffers, der in den Fig. 1 und 13 gezeigt ist, und ein Zeitablaufdiagramm, daß den Betrieb des DQM-Puffers repräsentiert;

Fig. 17A und 17B beispielhafte eine Struktur einer Maskensteuerschaltung, die in Fig. 13 gezeigt ist, und ein Zeitablaufdiagramm, das den Betrieb der Maskensteuerschaltung repräsentiert; und

Fig. 18 eine Darstellung, die beim Schreiben der Probleme verwendet wird, die mit der in der Beschreibungseinleitung beschriebenen Synchron-Halb­ leiterspeichervorrichtung verbunden sind.

1. Ausführungsform

Fig. 1 zeigt schematisch eine Gesamtanordnung der Synchron-Halbleiter­ speichervorrichtung nach einer ersten Ausführungsform der vorliegenden Er­ findung. Unter Bezugnahme auf Fig. 1, die Synchron-Halbleiterspeichervorrich­ tung entsprechend der ersten Ausführungsform der vorliegenden Erfindung weist, wie in dem Beispiel aus der Beschreibungseinleitung, ein Speicherzellen­ feld 1, einen Adreßpuffer 2, eine Zeilenauswahlschaltung 3, eine Spaltenaus­ wahlschaltung 4, einen Leseverstärker + IO-Gatter-Block 5, eine Ein­ gabe/Ausgabe-Schaltung 6, eine Eingabepufferschaltung 7, einen Befehlsde­ koder 8, eine zeilenbezogene Steuerschaltung 9, eine spaltenbezogene Steuer­ schaltung 10 und eine Eingabe/Ausgabe-Steuerschaltung 11 auf. Die Anord­ nung dieser Schaltungen ist ähnlich bzw. gleich zu derjenigen in dem in der Be­ schreibungseinleitung beschriebenen Beispiel, und der Befehlsdekoder 8 er­ zeugt ein Betriebsmodusbezeichnungssignal in Übereinstimmung mit den Zu­ ständen der Steuersignale RAS (/RAS) CAS (/CAS) und WE (/WE), die durch die Eingabepufferschaltung 7 an der ansteigenden Flanke des Taktsignals CLK geliefert werden. Die zeilenbezogene Steuerschaltung 9, die spaltenbezogene Steuerschaltung 10 und die Eingabe/Ausgabe-Steuerschaltung 11 erzeugen je­ weils ein Steuersignal, das zum Ausführen des bezeichneten Betriebs in Über­ einstimmung mit einem Betriebsmodusbezeichnungssignal von dem Befehls­ dekoder 8 benötigt wird. Die zeilenbezogene Steuerschaltung 9 arbeitet in Übereinstimmung mit einem internen Taktsignal CLK von einem Takteingabe­ puffer 12, wohingegen die spaltenbezogene Steuerschaltung 10 und die Ein­ gabe/Ausgabe-Steuerschaltung 11 in Übereinstimmung mit einem spaltenbe­ zogenen internen Taktsignal CLKD von einer Takterzeugungsschaltung 13 ar­ beiten.

Die Takterzeugungsschaltung 13 erzeugt das spaltenbezogene interne Takt­ signal CLKD in Übereinstimmung mit dem internen Taktsignal CLK, das von dem Takteingabepuffer 12 auf die Aktivierung eines spaltenbezogenen Takt­ aktivierungssignals ENA von einer Taktsteuerschaltung 20 angelegt wird. Die Taktsteuerschaltung 20 treibt das spaltenbezogene Taktaktivierungssignal ENA in einen aktiven Zustand auf die Aktivierung eines Feldaktivierungssignals ACT von der zeilenbezogenen Steuerschaltung 9 und eines Datenausgabeaktivie­ rungssignals OEM von der Eingabe/Ausgabesteuerschaltung 11. Die Ein­ gabe/Ausgabesteuerschaltung 11 gibt Daten in Übereinstimmung mit einer CAS-Latenzzeit aus, selbst wenn die zeilenbezogene Steuerschaltung 9 das Speicherzellenfeld 1 in einen deaktivierten Zustand durch einen Vorladebefehl treibt. Das Datenausgabeaktivierungssignal OEM wird an die Takisteuerschal­ tung 20 angelegt, um sicherzustellen, daß die verbleibenden Burstlängendaten selbst bei Deaktivierung des Feldes ausgegeben werden.

Die Synchron-Halbleiterspeichervorrichtung enthält weiter eine Steuerschal­ tung 25 zum Erzeugen eines internen Maskenbezeichnungssignals DQMOT unter Verwendung eines Maskenbezeichnungssignals DQMIN von dem DQM-Puffer 14, die das interne Maskenbezeichnungssignal DQMOT in Übereinstim­ mung mit dem Maskenbezeichnungssignal DQMIN nur bei Aktivierung des spaltenbezogenen Taktaktivierungssignals ENA von der Taktsteuerschaltung 20 erzeugt. Wenn das spaltenbezogene Taktaktivierungssignal ENA deaktiviert ist, ist bei der Maskensteuerschaltung 25 jeder ihrer internen Knoten in den ur­ sprünglichen Zustand zurückgesetzt, und als Reaktion wird das interne Maskenbezeichnungssignal DQMOT ebenfalls in dem deaktivierten Zustand ge­ halten. Derart kann die Maskensteuerschaltung 25, selbst wenn das spaltenbe­ zogene interne Taktsignal CLKD erneut angelegt wird, ihren Betrieb in dem ursprünglichen Zustand starten und das interne Maskenbezeichnungssignal DQMOT korrekt in Übereinstimmung mit dem Maskenbezeichnungssignal DQMIN erzeugen, wodurch verhindert wird, daß der ausgelesene Wert fehler­ hafter Weise maskiert wird.

Fig. 2 zeigt schematisch eine Struktur eines Befehlsdekoders 8 und einer zeilenbezogenen Steuerschaltung 9, die in Fig. 1 gezeigt sind. Unter Bezug­ nahme auf Fig. 2, der Befehlsdekoder 8 enthält einen Aktivierungsbefehls­ dekoder 8b zum Detektieren des Anlegens des Aktivierungsbefehls und einen Vorladebefehlsdekoder 8c zum Detektieren des Anlegens eines Vorladebefehls. Der Aktivierungsbefehlsdekoder 8b treibt ein Feldaktivierungsbezeichnungs­ signal Φa in den aktiven Zustand, wenn ein Zeilenadreßtaktsignal/RAS auf L-Pegel und ein Spaltenadreßtaktsignal/CAS und ein Schreibfreigabesignal/WE auf H-Pegel sind. Der Vorladebefehlsdekoder 8c treibt ein Vorladebezeich­ nungssignal Φb in den aktiven Zustand, wenn das Zeilenadreßtaktsignal/RAS und das Schreibfreigabesignal/WE beide auf L-Pegel und das Spaltenadreß­ taktsignal/CAS auf H-Pegel sind.

Die zeilenbezogene Steuerschaltung 9 enthält ein Setz/Zurücksetz-Flip-Flop 9a, das auf die Aktivierung des Feldaktivierungsbezeichnungssignals Φa damit reagiert, daß es gesetzt wird, und das auf die Aktivierung des Vorladebezeich­ nungssignals Φt damit reagiert, daß es zurückgesetzt wird. Das Setz/Zurücksetz-Flip-Flop 9a gibt das Feldaktivierungssignal ACT, das den Zeilenauswahlbetrieb aktiviert, aus einem Ausgang Q aus.

Genauer gesagt, unter Bezugnahme auf Fig. 3, in einem Taktzyklus #a, wenn das Taktsignal/RAS ebenso wie das Spaltenadreßtaktsignal/CAS und das Schreibfreigabesignal/WE entsprechend auf L- und H-Pegel zum Anlegen eines Aktivierungsbefehls gesetzt sind, wird das Feldaktivierungsbezeichnungssignal Φa von dem Aktivierungsbefehlsdekoder 8b in den aktiven Zustand auf H-Pegel für einen vorgeschriebenen Zeitraum gebracht, das Setz/Zurücksetz-Flip-Flop 9a gesetzt und das Aktivierungssignal ACT wird in den aktiven Zustand auf H-Pegel gebracht. Das Feldaktivierungssignal ACT entspricht einem internen Zeilenadreßtaktsignal in einem Standard-DRAM und der Adreßpuffer verriegelt ein angelegtes Adreßsignal zum Erzeugen eines internen Zeilenadreßsignals X in Übereinstimmung mit einer Aktivierung des Feldaktivierungssignals ACT. Dieses wird durch einen Zeilenauswahlbetrieb durch die Zeilenauswahlschal­ tung 3 gefolgt, und dann durch den Erfassungsbetrieb durch den Leseverstär­ ker. Der Vorlade/Ausgleichs-Betrieb einer Bitleitung in dem Speicherzellenfeld 1 wird außerdem in Übereinstimmung mit dem Feldaktivierungssignal ACT ge­ stoppt.

In Taktzyklus #b wird, wenn das Zeilenadreßtaktsignal/RAS und das Schreib­ freigabesignal/WE ebenso wie das Spaltenadreßsignal/CAS entsprechend auf L- und H-Pegel gesetzt sind, ein Vorladebefehl angelegt und das Vorladebe­ zeichnungssignal Φp von dem Vorladebefehlsdekoder 8c wird in den aktiven Zustand auf H-Pegel für einen vorgeschriebenen Zeitraum gebracht. Als Reak­ tion wird das Setz/Zurücksetz-Flip-Flop 9a zurückgesetzt und das Feldaktivie­ rungssignal ACT wird in den deaktivierten Zustand auf L-Pegel gebracht. Als Reaktion auf die Deaktivierung des Feldaktivierungssignals ACT werden die Zeilenauswahlschaltung 3 und der Leseverstärker in den deaktivierten Zustand getrieben, und die Bitleitungs-Vorlade/Ausgleichs-Schaltung, die in den Figu­ ren nicht gezeigt ist, wird außerdem aktiviert zum Ausführen eines Vorladens jeder Spalte in dem Speicherzellenfeld 1 auf einen vorgeschriebenen Potential­ pegel.

Fig. 4A zeigt beispielhaft eine Struktur einer Taktsteuerschaltung 20, die in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 4A, die Taktsteuerschaltung 20 weist auf: eine ODER-Schaltung 20a, die das Feldaktivierungssignal ACT und das Datenausgabeaktivierungssignal OEM empfängt; ein Übertragungsgatter 20b, das aus einem n-Kanal-MOS-Transistor gebildet ist, der leitend gemacht wird, wenn das interne Taktsignal/CLK auf H-Pegel ist, zum Durchgeben eines Ausgabesignals von der ODER-Schaltung 20a; einen Inverter 20c, der ein Signal von dem Übertragungsgatter 20b invertiert; einen Inverter 20d, der ein Ausgangssignal von dem Inverter 20c zum Ausgeben des spaltenbezogenen Taktaktivierungssignals ENA invertiert; und einen Inverter 20e, der ein Aus­ gangssignal von dem Inverter 20c zur Übertragung an einem Eingang des Inverters 20c invertiert. Die Inverter 20c und 20e bilden eine Inverterverriege­ lung. Das Übertragungsgatter 20b und die Inverter 20c, 20d und 20e verzögern ein Ausgangssignal von der ODER-Schaltung 20a um einem halben Zyklus des internen Taktsignals CLK zum Ausgeben des spaltenbezogenen Taktaktivie­ rungssignals ENA. Es wird nun der Betrieb der Taktsteuerschaltung 20, die in Fig. 4A gezeigt ist, unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 4B gezeigt ist, beschrieben. Fig. 4B zeigt Betriebssignalwellenformen beim Datenlesen, wenn eine CAS-Latenzzeit gleich zwei und eine Burstlänge gleich vier ist.

In Taktzyklus #1 wird ein Aktivierungsbefehl angelegt, das Feldaktivierungsbe­ zeichnungssignal Φa bleibt auf H-Pegel für einen vorgeschriebenen Zeitraum und als Reaktion erreicht das Feldaktivierungssignal ACT den H-Pegel. Das Übertragungsgatter 20b wird in Synchronisation mit dem Abfall des internen Taktsignal CLK in Taktzyklus #1 leitend gemacht, wodurch das Ausgangssignal von der ODER-Schaltung 20a durchgegeben wird. Derart wird das spaltenbe­ zogene Taktaktivierungssignal ENA in den aktiven Zustand auf H-Pegel in Synchronisation mit dem Abfall des internen Taktsignals CLK gebracht.

Ein Lesebefehl wird in Taktzyklus #2 angelegt, wodurch das Datenlesebe­ triebsbezeichnungssignal Φr für einen vorgeschriebenen Zeitraum auf H-Pegel gehalten wird. Der Spaltenauswahlbetrieb der Spaltenauswahlschaltung 4, die in Fig. 1 gezeigt ist, beginnt intern in Übereinstimmung mit dem Lesebefehl. Währenddessen wird, da die CAS-Latenzzeit gleich zwei ist, das Datenaus­ gabeaktivierungssignal OEM in den aktiven Zustand auf H-Pegel in dem näch­ sten Taktzyklus #3 gebracht. Das Datenausgabeaktivierungssignal OEM bleibt auf H-Pegel für den Zeitraum der Burstlänge, d. h. für vier Taktzyklen.

In Taktzyklus #2 wird der Speicherzellenwert auf einer ausgewählten Spalte in eine Eingabe/Ausgabe-Schaltung (unter Bezugnahme auf Fig. 1) übertragen. In Taktzyklus #3 wird das Datenausgabeaktivierungssignal OEM in den aktiven Zustand auf H-Pegel gebracht, die Ausgabeschaltung wird freigegeben, und der Wert, der durch die Spaltenauswahlschaltung ausgewählt worden ist, wird als ein Ausgabewert Q0 ausgegeben. Der Spaltenauswahlbetrieb wird in jedem der Taktzyklen #3, #4 und #5 ausgeführt, und der Wert in der ausgewählten Speicherzelle wird in einem Ausgabepuffer übertragen. Der Spaltenauswahl­ betrieb ist in Taktzyklus #6 vervollständigt.

In Taktzyklus #6 wird, wenn ein Vorladebefehl angelegt wird und das Vorlade­ bezeichnungssignal Φp für einen vorgeschriebenen Zeitraum auf H-Pegel bleibt, das Feldaktivierungssignal ACT in den deaktivierten Zustand auf L-Pegel ge­ bracht. Selbst falls das Feldaktivierungssignal ACT in den deaktivierten Zu­ stand in Taktzyklus #6 getrieben wird, ist der Spaltenauswahlbetrieb durch die Spaltenauswahlschaltung bereits vervollständigt, so daß der letze Wert der Burstlängendaten an den Ausgabepuffer in Taktzyklus #6 übertragen würde bzw. wird. Daher können alle Burstdaten (d. h. alle Daten des Datenbündels) korrekt ausgelesen werden.

Das Datenausgabeaktivierungssignal OEM fällt auf den L-Pegel in Taktzyklus #7, da es den H-Pegel für den Zeitraum der Burstlänge behält. Das Übertra­ gungsgatter 20b wird in Synchronisation mit dem Abfall des internen Takt­ signals CLK in Taktzyklus #7 leitend gemacht, um ein Signal auf L-Pegel durchzugeben, daß von der ODER-Schaltung 20a geliefert wird. Derart wird das spaltenbezogene Taktaktivierungssignal ENA in den deaktivierten Zustand auf L-Pegel in Taktzyklus #7 gebracht, die Übertragung eines spaltenbezoge­ nen Taktsignals für die Eingabe/Ausgabe-Steuerschaltung 11 und die spalten­ bezogene Steuerschaltung 10 wird gestoppt, und daher stoppt der Betrieb die­ ser Schaltungen.

Wie im vorhergehenden ausgeführt worden ist, die Erzeugung des spaltenbezo­ genen Taktaktivierungssignals ENA in Übereinstimmung mit den Feld- und Datenausgabeaktivierungssignalen ACT und OEM sichert, daß das spaltenbe­ zogene Taktsignal an Steuerabschnitte dieser spaltenbezogenen Schaltungen für die Speicherzellenauswahl und ebenso die Übertragung und Ausgabe der aus­ gewählten Speicherzellendaten für einen Zeitraum angelegt wird, in dem die spaltenbezogenen Schaltungen arbeiten können.

Hier wird das invertierte Signal des internen Taktsignals CLK zum Erzeugen des spaltenbezogenen Taktaktivierungssignals ENA verwendet, uni so sicher­ zustellen, daß die Übertragung eines spaltenbezogenen Takts bei der Vervoll­ ständigung der Datenausgabe in Taktzyklus #7 gestoppt wird, wenn der letzte Burstlängenwert in Taktzyklus #7 ausgegeben wird. Selbst falls das spaltenbe­ zogene Taktaktivierungssignal ENA in Synchronisation mit dem Abfall des interne Taktsignals CLK in Taktzyklus #1 aktiviert wird, in dem der Aktivie­ rungsbefehl angelegt wird, arbeitet in Taktzyklus #1 nicht die spaltenbezogene Schaltung sondern nur die zeilenbezogene Schaltung. Darum können spaltenbe­ zogene Taktsignale mit dem nächsten Taktzyklus #2 beginnend zum Treiben der spaltenbezogenen Schaltung angelegt werden, um so eine Übertragung des internen Taktsignals CLK in einer nicht vollständigen Form zu verhindern, und daher die Erzeugung eines spaltenbezogenen Taktsignals.

Fig. 5A zeigt beispielhaft eine Struktur einer Takterzeugungsschaltung 13, die in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 5A, die Takterzeugungsschal­ tung 13 weist auf: eine NAND-Schaltung 13a, die das spaltenbezogene Taktaktivierungssignal ENA und das interne Taktsignal CLK empfängt, einen Inverter 13b, der ein Ausgangssignal von der NAND-Schaltung 13a empfängt, zum Ausgeben des spaltenbezogenen internen Taktsignals CLKD; und einen Inverter 13c, der ein Ausgangssignal von dem Inverter 13b empfängt, zum Aus­ geben eines komplementären spaltenbezogenen internen Taktsignals/CLKD. Der Betrieb der Takterzeugungsschaltung 13, die in Fig. 5A gezeigt ist, wird nun unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 5B gezeigt ist, beschrieben.

Wenn das spaltenbezogene Taktaktivierungssignal ENA auf L-Pegel ist, ist das Ausgangssignal von der NAND-Schaltung 13a auf H-Pegel fixiert, und das spaltenbezogene interne Taktsignal CLKD und das komplementäre spaltenbe­ zogene interne Taktsignal/CLKD sind entsprechend auf L- und H-Pegel fixiert.

Wenn das spaltenbezogene Taktaktivierungssignal ENA H-Pegel erreicht, arbeitet die NAND-Schaltung 13a als ein Inverter und die spaltenbezogenen internen Taktsignale CLKD und /CLKD werden in Übereinstimmung mit dem internen Taktsignal CLK erzeugt. Bei der Struktur der Takterzeugungsschal­ tung, die in Fig. 5A gezeigt ist, wird das spaltenbezogene Taktaktivierungs­ signal ENA in Synchronisation mit dem Abfall des internen Taktsignals CLK aktiviert/deaktiviert. Derart werden die spaltenbezogenen internen Taktsignale CLKD und /CLKD beginnend von einem Taktzyklus, der der nächste zu einem Taktzyklus ist, in dem das spaltenbezogene Taktaktivierungssignal ENA in den aktivierten Zustand gebracht wird, erzeugt, die spaltenbezogenen Taktsignale CLKD und /CLKD werden in dem Taktzyklus auf die Deaktivierung des spaltenbezogenen Taktaktivierungssignals ENA erzeugt, und die Erzeugung der spaltenbezogenen Taktsignale CLKD und /CLKD wird beginnend von dem nächsten Taktzyklus gestoppt.

Fig. 6 zeigt schematisch eine Struktur einer Maskensteuerschaltung 25, die in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 6, die Maskensteuerschaltung 25 weist dreistufig kaskadierte Schaltungen 25a, 25b und 25c auf. Das spaltenbe­ zogene interne Taktsignal CLKD wird in die Schiebeschaltung 25a bis 25c ge­ liefert. Die Schiebeschaltung 25a nimmt ein Maskenbezeichnungssignal DQMIN auf und verschiebt es in Übereinstimmung mit dem spaltenbezogenen internen Taktsignal CLKD für die Ausgabe. Die Schiebeschaltung 25b nimmt ein Aus­ gangssignal von der Schiebeschaltung 25a auf und verriegelt es in Überein­ stimmung mit dem komplementären spaltenbezogenen internen Taktsignal /CLKD. Die Schiebeschaltung 25c nimmt ein Ausgangssignal von der Schiebe­ schaltung 25b auf und verriegelt es in Übereinstimmung mit dem spaltenbe­ zogenen internen Taktsignal CLKD zum Ausgeben eines internen Maskenbe­ zeichnungssignals DQMOT. Jede der Schiebeschaltungen 25a bis 25c wird in einen Durchgangszustand zum Aufnehmen und Ausgeben durch ein angelegtes spaltenbezogenes internes Taktsignal gebracht, falls das angelegte Taktsignal auf H-Pegel ist, und sie werden in einen Verriegelungszustand des Haltens des aufgenommenen Signals gebracht, falls das angelegte spaltenbezogene interne Taktsignal auf L-Pegel ist.

Die Maskensteuerschaltung 25 weist weiter einen Rücksetzabschnitt 25d auf, der auf die Deaktivierung des spaltenbezogenen Taktaktivierungssignals ENA reagiert, zum Zurücksetzen der Ausgaben von diesen Schiebeschaltungen 25a bis 25c in den ursprünglichen Zustand, d. h. in den deaktivierten Zustand. Während die Struktur des Rücksetzabschnittes 25d später im Detail beschrie­ ben wird, kann irgendeine Struktur verwendet werden, in der alle internen Knoten in den Schiebeschaltungen 25a bis 25c in dem anfänglichen Zustand auf die Deaktivierung des spaltenbezogenen Taktaktivierungssignals ENA hin ge­ setzt werden können.

Das spaltenbezogene interne Taktaktivierungssignal ENA wird in den deakti­ vierten Zustand gebracht, wenn die Erzeugung des spaltenbezogenen internen Taktsignals CLKD gestoppt wird, selbst falls das Maskenbezeichnungssignal DQMIN in den aktiven Zustand gebracht wird, bevor das spaltenbezogene interne Taktsignal CKLD gestoppt wird. Dann werden die internen Knoten in diesen Schiebeschaltungen 25a bis 25c durch den Rücksetzabschnitt 25d in den ursprünglichen Zustand zurückgesetzt, wodurch das Maskenbezeichnungssignal DQMIN in dem aktiven Zustand ungültig gemacht wird. Derart ist sicherge­ stellt, daß der Schiebebetrieb von dem ursprünglichen Zustand ausgeführt wer­ den kann, wenn der Schiebebetrieb durch diese Schiebeschaltungen 25a bis 25c erneut startet.

Fig. 7 zeigt beispielhaft eine spezifische Struktur einer Maskensteuerschaltung 25, die in den Fig. 1 und 6 gezeigt ist. Unter Bezugnahme auf Fig. 7, die Mas­ kensteuerschaltung 25 enthält drei Stufen von Schiebeschaltungen 25a, 25b und 25c. Jede dieser Schiebeschaltungen 25a, 25b und 25c ist intern mit dem Rück­ setzabschnitt, der in Fig. 6 gezeigt ist, vorgesehen. Die Schiebeschaltung 25a weist auf: eine NAND-Schaltung 25aa, die das Maskenbezeichnungssignal DQMIN und das spaltenbezogene interne Taktsignal CLKD empfängt; eine NAND-Schaltung 25 ab, die das spaltenbezogene interne Taktsignal CLKD und das Maskenbezeichnungssignal DQMIN, das durch den Inverter 25e geliefert wird, empfängt; eine NAND-Schaltung 25ac, die ein Ausgangssignal von der NAND-Schaltung 25aa an einem Eingang empfängt; und eine NAND-Schaltung 25ad mit drei Eingängen, die die Ausgangssignale von den NAND-Schaltungen 25ab und 25ac ebenso wie das spaltenbezogene Taktaktivierungssignal ENA empfängt. Die NAND-Schaltung 25ac empfängt ein Ausgangssignal von der NAND-Schaltung 25ad an ihrem anderen Eingang.

Die Schiebeschaltung 25b weist auf: eine NAND-Schaltung 25ba, die das Aus­ gangssignal DQM0 von der NAND-Schaltung 25ac und das komplementäre spaltenbezogene interne Taktsignal/CLKD empfängt; eine NAND-Schaltung 25bb, die das komplementäre spaltenbezogene interne Taktsignal/CLKD und das Ausgangssignal von der NAND-Schaltung 25ad empfängt; eine NAND-Schaltung 25bc, die ein Ausgangssignal von der NAND-Schaltung 25ba an einem Eingang empfängt; und eine NAND-Schaltung 25bd mit drei Eingängen, die die Ausgangssignale von den NAND-Schaltungen 25bb und 25bc ebenso wie das spaltenbezogene interne Taktaktivierungssignal ENA empfängt. Ein Ausgangssignal von der NAND-Schaltung 25bd wird an den anderen Eingang der NAND-Schaltung 25bc angelegt.

Die Schiebeschaltung 25c weist auf: eine NAND-Schaltung 25ca, die das spal­ tenbezogene interne Taktsignal CLKD und das Ausgangssignal DQM1 von der NAND-Schaltung 25bc empfängt; eine NAND-Schaltung 25cb, die das spalten­ bezogene interne Taktsignal CLKD und das Ausgangssignal von der NAND- Schaltung 25bd empfängt; eine NAND-Schaltung 25cc, die ein Ausgangssignal von der NAND-Schaltung 25ca an einem Eingang empfängt; und eine NAND- Schaltung 25cd, die die Ausgangssignale von den NAND-Schaltungen 25cb und 25cc ebenso wie das spaltenbezogene Taktaktivierungssignal ENA empfängt. Ein Ausgangssignal von der NAND-Schaltung 25cd wird an den anderen Eingang der NAND-Schaltung 25cc angelegt. Das interne Maskenbezeich­ nungssignal DQMOT wird von der NAND-Schaltung 25cc ausgegeben.

Bei der Struktur der Maskensteuerschaltung 25, die in Fig. 7 gezeigt ist, arbei­ ten die NAND-Schaltungen 25ad, 25bd und 25cd mit drei Eingängen als Rück­ setzabschnitte. Genauer gesagt, die Ausgangssignale von diesen NAND-Schal­ tungen 25ad, 25bd und 25cd werden auf dem H-Pegel fixiert, wenn das spalten­ bezogene Taktaktivierungssignal ENA in dem deaktivierten Zustand auf L- Pegel ist. Wenn das spaltenbezogene Aktivierungssignal ENA in dem deakti­ vierten Zustand auf L-Pegel ist, sind das spaltenbezogene interne Taktsignal CLKD und das komplementäre spaltenbezogene interne Taktsignal/CLKD ent­ sprechend auf dem L- und dem H-Pegel fixiert. Derart erreicht ein Ausgangs­ signal von der NAND-Schaltung 25aa den H-Pegel und als Reaktion empfängt die NAND-Schaltung 25ac Signale auf dem H-Pegel an ihren beiden Eingängen, und das Ausgangssignal DQM0 ist auf dem L-Pegel fixiert. Das komplementäre spaltenbezogene interne Taktsignal/CLKD ist auf dem H-Pegel fixiert, das Ausgangssignal von der NAND-Schaltung 25ac ist auf dem L-Pegel fixiert und ein Ausgangssignal von der NAND-Schaltung 25ba ist auf dem H-Pegel fixiert. Die NAND-Schaltung 25bb empfängt ebenfalls die Signale auf dem H-Pegel an ihren beiden Eingängen zum Ausgeben eines Signals auf dem L-Pegel.

Die NAND-Schaltung 25bd gibt ein Signal auf dem H-Pegel in Übereinstim­ mung mit dem spaltenbezogenen Taktaktivierungssignal ENA in dem deakti­ vierten Zustand aus. Derart ist das Ausgangssignal DQM1 von der NAND-Schaltung 25bc auf dem L-Pegel fixiert. Die Ausgangssignale von den NAND-Schaltungen 25ca und 25cd sind beide auf dem H-Pegel fixiert, so daß das interne Maskenbezeichnungssignal DQMOT ebenfalls auf dem L-Pegel fixiert ist. Dann, wenn das spaltenbezogene Taktaktivierungssignal ENA in dem deak­ tivierten Zustand auf dem L-Pegel ist, sind die Signale DQM0, DQM1 und DQMOT alle auf dem L-Pegel fixiert. Dieser Zustand entspricht demjenigen, in dem das Maskenbezeichnungssignal DQMIN auf den L-Pegel gesetzt ist, wenn das spaltenbezogene Taktaktivierungssignal ENA in den aktiven Zustand auf dem H-Pegel ist und die spaltenbezogenen internen Taktsignale CLKD und /CLKD erzeugt werden.

In Übereinstimmung mit der Deaktivierung des spaltenbezogenen Taktaktivie­ rungssignals ENA können die internen Zustände dieser Signale in den ur­ sprünglichen Zustand durch die NAND-Schaltungen 25ad, 25bd und 25cd ge­ setzt werden. Derart kann, selbst wenn die Erzeugung der spaltenbezogenen Taktsignale CLKD und /CLKD gestoppt wird, nachdem das Maskenbezeich­ nungssignal DQMIN auf den H-Pegel gesetzt und in die Schiebeschaltung 25a geschrieben worden ist, das aufgenommene Maskenbezeichnungssignal in den ursprünglichen Zustand durch die NAND-Schaltung 25ad zurückgesetzt wer­ den. Als Folge kann auch beim erneuten Anlegen des spaltenbezogenen internen Taktsignals CLKD die Maskensteuerschaltung 25 aus ihrem ursprünglichen Zustand arbeiten, in Übereinstimmung mit dem spaltenbezogenen internen Taktsignal und nur so, wie es benötigt wird, so daß der Stromverbrauch ohne eine begleitende Fehlfunktion der Schaltung reduziert werden kann.

Fig. 8 zeigt eine Struktur einer Ausgabesteuerschaltung, die in der Ein­ gabe/Ausgabe-Steuerschaltung 11 enthalten ist, die in Fig. 1 gezeigt ist. Die Ausgabesteuerschaltung entspricht der Schaltungsanordnung, die in Fig. 14 gezeigt ist. Unter Bezugnahme auf Fig. 8, die Ausgabesteuerschaltung weist auf: einen Inverter 11ca, der das interne Maskenbezeichnungssignal DQMOT invertiert, eine NAND-Schaltung 11cd, die ein Ausgangssignal von dem Inver­ ter 11ca und das Datenausgabeaktivierungssignal OEM empfängt; und einen Inverter 11cc, der ein Ausgangssignal von der NAND-Schaltung 11cb inver­ tiert, zum Ausgeben des Ausgabefreigabesignals OEMD. Bei der Struktur der Ausgabesteuerschaltung, die in Fig. 8 gezeigt ist, wird das Ausgabefreigabe­ signal OEND in den aktiven Zustand auf H-Pegel gesetzt, um die Datenausgabe freizugeben, wenn das interne Maskenbezeichnungssignal DQMOT auf dem L- Pegel und das Datenausgabeaktivierungssignal OEM auf dem H-Pegel ist.

Fig. 9 zeigt eine Struktur eines Ausgabepuffers, der in der Eingabe/Ausgabe- Schaltung 6, die in Fig. 1 gezeigt ist, enthalten ist. Der Ausgabepuffer, der in Fig. 9 gezeigt ist, entspricht dem Ausgabepuffer 6b, der in Fig. 14 gezeigt ist. Unter Bezugnahme auf Fig. 9, der Ausgabepuffer 6b weist auf: einen Inverter 6ba, der einen internen Lesewert Qi empfängt; eine UND-Schaltung 6bb, die den internen Lesewert Qi und das Ausgabefreigabesignal OEMD empfängt; eine UND-Schaltung 6bc, die das Ausgabefreigabesignal OEMD und eine Ausgabe von dem Inverter 6ba empfängt; einen n-Kanal-MOS-Transistor 6bd, der zwi­ schen die Stromversorgung und einen Ausgabeknoten (DQ) geschaltet ist und ein Ausgangssignal von der UND-Schaltung 6bb an seinem Gate empfängt; und einen n-Kanal-MOS-Transistor 6be, der zwischen den Ausgangsknoten (DQ) und einen Masseknoten geschaltet ist und ein Ausgangssignal von der UND-Schaltung 6bc an seinem Gate empfängt.

Wenn das Ausgabefreigabesignal OEMD auf L-Pegel ist, sind die Ausgangs­ signale von den UND-Schaltungen 6bb und 6bc auf dem L-Pegel, die MOS-Transistoren 6bd und 6be sind ausgeschaltet und der Ausgangsknoten DQ ist in einen Zustand hoher Impedanz gebracht. Wenn das Ausgabefreigabesignal OEMD den H-Pegel erreicht, arbeiten die UND-Schaltungen 6bb und 6bc als Puffer. Wenn der interne Lesewert Qi auf H-Pegel ist, erreichen die Ausgangs­ signale von den UND-Schaltungen 6bb bzw. 6bc den H- bzw. den L-Pegel, der MOS-Transistor 6bd wird angeschaltet und ein Signal auf H-Pegel wird an den Datenausgabeknoten DQ übertragen. Wenn andererseits der Lesewert Qi auf L-Pegel ist, erreichen die Ausgangssignale von den UND-Schaltungen 6bc und 6bb entsprechend den H- und den L-Pegel, der MOS-Transistor 6be wird ange­ schaltet, der Datenausgabeknoten DQ wird auf den Massepotentialpegel ent­ laden, und ein Wert auf L-Pegel wird ausgegeben.

Falls der Wert maskiert wird beim Datenlesen, erreicht das Ausgabefreigabe­ signal OEMD den L-Pegel, die MOS-Transistoren 6bd und 6be werden ausge­ schaltet, und der Ausgabepuffer 6b wird in einen Ausgabezustand hoher Impe­ danz gebracht. Der Betrieb eines Datenausgabeabschnittes in den Fig. 7 bis 9 wird nun unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 10 gezeigt ist, beschrieben. Fig. 10 zeigt beispielhaft eine Datenlesebetriebsabfolge, wenn die CAS-Latenzzeit gleich eins und die Burstlänge gleich vier ist.

Wenn ein Aktivierungsbefehl in Taktzyklus #1 angelegt wird, wird das spalten­ bezogene Taktaktivierungssignal ENA in den aktiven Zustand auf H-Pegel in Taktzyklus #1 gebracht, und das spaltenbezogene interne Taktsignal CLKD wird erzeugt, beginnend von Taktzyklus #2 an. Dieses ermöglicht bzw. erlaubt den Schiebebetrieb durch die Maskensteuerungsschaltung 25, die in Fig. 7 ge­ zeigt ist. Das Maskenbezeichnungssignal DQMIN ebenso wie die Signale DQM0, DQM1 und DQMOT von der Maskensteuerschaltung 25 sind alle auf L-Pegel.

Wenn ein Lesebefehl in Taktzyklus #3 angelegt wird, wird der Spaltenauswahl­ betrieb intern ausgeführt und ein Wert wird in den Taktzyklen #4 und #5 aus­ gelesen. Wenn das externe Maskenbezeichnungssignal extDQM in Taktzyklus #4 in den aktiven Zustand auf H-Pegel gesetzt wird, wird das Maskenbezeich­ nungssignal DQMIN für einen vorgeschriebenen Zeitraum auf H-Pegel gehal­ ten. Als Reaktion nimmt in der Maskensteuerschaltung 25, die in Fig. 7 gezeigt ist, die Schiebeschaltung 25a der anfänglichen Stufe das Maskenbezeich­ nungssignal DQMIN auf H-Pegel auf und das Signal DQM0 erreicht H-Pegel. Die Schiebeschaltung 25b nimmt das Signal DQM0 als Reaktion auf den Abfall des internen Taktsignals CLKD in Taktzyklus #4 auf, und sein Ausgangssignal DQM1 steigt auf H-Pegel. Das Datenausgabeaktivierungssignal OEM ist in Taktzyklus #3, in dem der Lesebefehl aufgrund der CAS-Latenzzeit von eins angelegt worden war, auf H-Pegel angestiegen.

Als nächstes nimmt in Taktzyklus #5 die Schiebeschaltung 25c das Signal DQM1 als Reaktion auf den Anstieg des spaltenbezogenen internen Taktsignals CLKD auf, und als Reaktion wird das interne Maskenbezeichnungssignal DQMOT für einen Taktzyklus auf H-Pegel gehalten. Als ein Ergebnis fällt das Ausgabefreigabesignal OEMD von der Ausgabesteuerschaltung, die in Fig. 8 gezeigt ist, auf L-Pegel ab, und der Ausgabepuffer, der in Fig. 9 gezeigt ist, wird in den Ausgabezustand hoher Impedanz gebracht, so daß seine Datenaus­ gabe unterbunden wird.

Dann wird, in Taktzyklus #6, das interne Maskenbezeichnungssignal DQMOT erneut in den deaktivierten Zustand auf L-Pegel gebracht und ein letzter Wert ("3") der Burstlängendaten wird in Taktzyklus #7 ausgelesen.

Wenn ein Vorladebefehl in Taktzyklus #8 angelegt wird, wird das spaltenbe­ zogene Taktaktivierungssignal ENA in den deaktivierten Zustand auf L-Pegel gebracht. In Taktzyklus #8 ist, um sicherzustellen, daß ein unnötiges Lesen von Daten unterbunden ist, daß externe Maskenbezeichnungssignal DQM in den aktiven Zustand auf H-Pegel gesetzt, und als Reaktion erreicht das Maskenbe­ zeichnungssignal DQMIN den H-Pegel. Die Schiebeschaltung 25a. die in Fig. 7 gezeigt ist, nimmt das Maskenbezeichnungssignal DQMIN auf H-Pegel auf und treibt das Signal DQM0 auf H-Pegel. Jedoch ist das spaltenbezogene Taktakti­ vierungssignal ENA in den deaktivierten Zustand auf L-Pegel getrieben, jede dieser Schiebeschaltungen 25a bis 25c (unter Bezugnahme auf Fig. 7) ist zu­ rückgesetzt, das Signal DQM0 erreicht erneut den L-Pegel, die Übertragung des Signals DQMIN auf H-Pegel ist unterbunden, und die Signale DQM0, DQM1 und DQMOT sind alle auf L-Pegel zurückgesetzt. Wenn das spaltenbe­ zogene Taktaktivierungssignal ENA in den deaktivierten Zustand auf L-Pegel gebracht ist, ist die Erzeugung des spaltenbezogenen internen Taktsignales CLKD gestoppt, und daher führt die Maskensteuerschaltung 25 ihren Schiebe­ betrieb für diesen Zeitraum nicht aus.

Der Aktivierungsbefehl wird erneut in Taktzyklus #10 angelegt, zur Aktivie­ rung des Feldes. Als nächstes wird der Lesebefehl in Taktzyklus #11 angelegt. Zu dieser Zeit ist in der Maskensteuerungsschaltung 25, die in Fig. 7 gezeigt ist, jedes der Signale DQM0, DQM1 und DQMOT auf den L-Pegel zurückge­ setzt, und daher, wenn das Datenausgabeaktivierungssignal OEM in Taktzyklus #11 in den aktiven Zustand auf H-Pegel gebracht wird, wird das Aus­ gabefreigabesignal OEMD von der Ausgabesteuerschaltung, die in Fig. 8 ge­ zeigt ist, als Reaktion in den aktiven Zustand gebracht, der Ausgabepuffer 6b, der in Fig. 9 gezeigt ist, wird freigegeben, und das Lesen der ausgewählten Speicherzellendaten wird ausgeführt. Darum ist, selbst falls das externe Mas­ kenbezeichnungssignal extDQM in den aktiven Zustand gesetzt wird, bevor das spaltenbezogene interne Taktsignal gestoppt ist, sichergestellt, daß jedes Aus­ gangssignal von der Maskensteuerungsschaltung 25 in den deaktivierten Zu­ stand zurückgesetzt wird, wenn die Erzeugung des spaltenbezogenen internen Taktsignals gestoppt wird. Außerdem, wenn der Lesebetrieb erneut gestartet wird, kann die Maskensteuerschaltung 25 ein korrektes Datenlesen ausführen, da sie den Betrieb in dem ursprünglichen Zustand beginnt bzw. startet.

Es wird bemerkt, daß die Maskensteuerschaltung 25 zurückgesetzt wird, wenn das spaltenbezogene Taktaktivierungssignal ENA in dem deaktivierten Zustand ist. Dieses ist so, da, falls das externe Maskenbezeichnungssignal extDQM in den aktiven Zustand gesetzt wird, wenn ein Datenlesen nicht notwendig ist, ein Fall auftreten kann, in dem das externe Maskenbezeichnungssignal extDQM in dem aktiven Zustand auch bei der Aktivierung des spaltenbezogenen Takt­ signals ENA gehalten wird, und ein Zurücksetzen für eine solche Maskierung muß verhindert werden. Wenn die Erzeugung des spaltenbezogenen internen Taktsignals gestoppt ist, wird das Lesen von Daten nicht ausgeführt, so daß eine Maskierung nicht besonders erforderlich ist. Auch in einem System, in dem das externe Maskenbezeichnungssignal extDQM in den aktiven Zustand gesetzt wird, wenn ein Datenlesen nicht notwendig ist, ist, wenn die Erzeugung des spaltenbezogenen internen Taktsignals CLKD gestoppt ist, ist das Daten­ ausgabeaktivierungssignal OEM in dem deaktivierten Zustand, der Ausgabe­ puffer ist in dem Ausgabezustand hoher Impedanz und der ausgelesene Wert wird intern und automatisch maskiert.

Wie oben beschrieben worden ist, entsprechend der ersten Ausführungsform der vorliegenden Erfindung ist die Maskensteuerschaltung für das Maskieren einer Datenausgabe in der Synchron-Halbleiterspeichervorrichtung so struktu­ riert, daß sie in den ursprünglichen Zustand zurückgesetzt wird, wenn die spaltenbezogene Schaltung nicht arbeitet, so daß die Maskensteuerschaltung ihren Betrieb stoppen kann, wenn der spaltenbezogene Schaltungsbetrieb ge­ stoppt ist, wodurch der Stromverbrauch ohne irgendeine begleitende Fehlfunk­ tion reduziert wird.

2. Ausführungsform

Fig. 11A zeigt schematisch eine Anordnung eines Systems, das eine Takt­ schiebeschaltung in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung verwendet. Unter Bezugnahme auf Fig. 11A, die Takt­ schiebeschaltungsvorrichtung enthält einen Taktgenerator 52, der als Reaktion auf ein Taktaktivierungssignal CLKEN von einer Taktsteuerung 50 aktiviert wird, zum Erzeugen eines Schiebetaktsignals CLKb in Synchronisation mit einem internen Taktsignal CLKa. Vierstufig kaskadierte Schieber (Schiebeschaltungen) 54a bis 54d führen einen Schiebebetrieb der Daten in Übereinstimmung mit dem Schiebetakt CLKb von dem Taktgenerator 52 aus. Die Schiebeschaltungen 54a bis 54d werden in den ursprünglichen Zustand auf die Deaktivierung des Taktaktivierungssignals CLKEN hin zurückgesetzt. Addierer 56a bis 56d sind entsprechend der Schieber 54a bis 54d entsprechend vorgesehen. Der Addierer 56a führt die Addition eines Ausgabesignals a1 und eines eingegebenen Datensignals a0 aus. Der Addierer 56b addiert ein Aus­ gabedatensignal a2 von dem Schieber 54b zu einem Additionsergebnissignal von dem Addierer 56a.

Der Addierer 56c addiert ein Ausgangsdatensignal a3 von dem Schieber 54c zu einem Additionsergebnissignal des Addierers 56b. Der Addierer 56d addiert ein Ausgangsdatensignal A4 von dem Schieber 54d zu einem Additionsergeb­ nissignal von dem Addierer 56c. Ein Ausgangssignal von dem Addierer 56d wird an einen Teiler (Divisionsschaltung) 57 angelegt. Der Teiler 57 teilt das Additionsergebnis von dem Addierer 56d durch einen Faktor von fünf. In ande­ ren Worten, ein Wert, der einen Wert von (a0 + a1 + a2 + a3 + a4)/5 repräsen­ tiert, wird von dem Teiler 57 ausgegeben. Ein Determinator 58 bestimmt, ob das Teilungsergebnis, das von dem Teiler 57 erhalten wird, eine vorgeschrie­ bene Bedingung erfüllt, und gibt ein Signal, das das Bestimmungsergebnis re­ präsentiert, aus. Es wird angenommen, daß der Determinator 58 bestimmt, daß es eine Abnormalität in dem System gibt, das den Wert a0 ausgibt, wenn der Teilungswert, der das Signal von dem Teiler 57 repräsentiert wird, größer (kleiner) als ein vorgeschriebener Wert ist. Als nächstes wird der Betrieb des Systems, das die Taktschiebeschaltung verwendet, die in Fig. 11A gezeigt ist, unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 11B gezeigt ist, be­ schrieben.

In Taktzyklus #0 ist das Taktaktivierungssignal CLKEN in dem deaktivierten Zustand auf L-Pegel und das Taktsignal CLKb zum Schieben ist auf dem L-Pe­ gel fixiert. In diesem Zustand ist ein Wert des eingegebenen Datensignals a0 gleich "nicht darum kümmern". In Taktzyklus #1 wird das Taktaktivierungs­ signal CLKEN von der Taktsteuerung 50 erzeugt, und der Taktgenerator 52 erzeugt das Schiebetaktsignal CLKb beginnend von Taktzyklus #2 an. Es wird angenommen, daß, wenn das Taktsignal CLKb zum Schieben auf H-Pegel ist, die Schieber 54a bis 54d in einen Verriegelungszustand sind, und daß, wenn das Schiebetaktsignal CLKb auf dem L-Pegel ist, die Schieber 54a bis 54d in einen Durchgangszustand gesetzt sind, in dem ein angelegter Wert aufgenom­ men, verriegelt und an eine nachfolgende Stufe ausgegeben wird.

In Taktzyklus #2, wenn das Taktsignal CLKb zum Verschieben ansteigt, wird das Datensignal a0 einfach angelegt, die Ausgangsdatensignale a1 bis a4 von den Schiebern 54a bis 54d sind ungültige Datensignale, und ein Ausgangssignal von dem Teiler 57 ist ebenfalls ungültig. In Taktzyklus #3 wird ein anfänglich eingegebenes Datensignal um eine Stufe verschoben. Das Ausgangsdatensignal a1 von dem Schieber 54a wird in einen gültigen Zustand geb 06190 00070 552 001000280000000200012000285910607900040 0002019813743 00004 06071racht. Die verblei­ benden Datensignale a2 bis a4 sind jedoch ungültige Daten.

Falls der Schiebebetrieb in jedem der Taktzyklen #3, #4 und #5 ausgeführt wird, sind in einem Taktzyklus #6 die Datensignale a0, a1, a2, a3 und a4 alle Datensignale, die angelegt worden sind, nachdem das Taktaktivierungssignal CLKEN in den aktiven Zustand gebracht worden ist. Derart wird ein Aus­ gangssignal von dem Teiler 57 von Taktzyklus #6 an gültig. In den Taktzyklen #2 bis #5 bestimmt der Determinator 58, daß es eine Abnormalität in dem Ein­ gangsdatensignal gibt, wenn ein Wert des Ausgangssignals von dem Teiler 57 gleich zu oder höher als ein vorgeschriebener Wert ist. Jedoch sind die Schie­ ber 54a bis 54d in den ursprünglichen Zustand gesetzt, in dem das System, das den Eingangswert a0 erzeugt, frei von einer Abnormalität ist, auf die Aktivie­ rung des Taktaktivierungssignals CLKEN hin, und daher wird eine falsche Bestimmung nicht von dem Determinator 58 erzeugt. Der korrekte Bestim­ mungsbetrieb wird in Übereinstimmung mit dem eingegebenen Datensignal be­ ginnend von Taktzyklus #6 an ausgeführt.

Wie in Fig. 11A gezeigt ist, in dem System, in dem das Schiebetaktsignal CLKb in Übereinstimmung mit dem Taktaktivierungssignal CLKEN nur für einen ge­ wünschten Zeitraum angelegt wird, ist eine solche Struktur nicht notwendig, um den Bestimmungsbetrieb des Determinators 58 zu unterbinden, bis das Aus­ gangssignal von dem Teiler 57 gültig wird, und daher kann die Abnormali­ tät/Normalität des Systems korrekt bestimmt werden.

Derart, wie z. B. in Fig. 12 gezeigt ist, wird auch in einer Struktur, in der das eingegebene Datensignal a0 ein Ausgangssignal von einem Sensor ist, das Taktaktivierungssignal CLKEN in einem Intervall eines vorgeschriebenen Zeitraums aktiviert, um eine Sensorausgabe zum Bestimmen einer Abnormali­ tät/Normalität des Systems zu bestimmen, und die Abnormalität/Normalität des Systems kann korrekt bestimmt werden.

Es wird bemerkt, daß die oben beschriebene zweite Ausführungsform den Tei­ ler 57 zum Bestimmen der Abnormalität/Normalität des Systems verwendet, der einen Durchschnittswert über eine Periode von Taktzyklen als das Eingangs­ datensignal verwendet. Alternativ kann eine Struktur verwendet werden, in der in Teiler nicht verwendet wird und die Bestimmung, ob es irgendeine Abnor­ malität in dem System gibt, in Übereinstimmung mit einem Wert des Aus­ gangssignals von dem Addierer 56d gemacht wird.

Bei der oben beschriebenen Fig. 11A wird eine Struktur verwendet, die einen so genannten "bewegten Durchschnitt" (moving average) verwendet. Jedoch arbeitet in dem Fall einer Struktur, in der die Sensorausgabe durch einen digi­ talen Filter gefiltert wird und die Abnormalität/Normalität in dem System in Übereinstimmung mit dem Ergebnis, das durch das Filtern erhalten wird, be­ stimmt wird, z. B. ein solcher digitaler Filter ähnlich wie eine Schiebeschaltung, da eine Verzögerungsschaltung in dieser in Synchronisation mit einem Takt­ signal arbeitet. Darum kann in einem Fall, in dem eine Sensorausgabe durch einen digitalen Filter gefiltert und eine Abnormalität/Normalität in dem System durch intermittierendes Überwachen der gefilterten Ausgabe in einem vorge­ schriebenen Zeitintervall bestimmt wird, ein gleicher bzw. ähnlicher Effekt er­ halten werden.

Darüber hinaus kann die Schaltungsvorrichtung aus Fig. 11A so strukturiert werden, daß eine Verarbeitung, die auszuführen ist, in Übereinstimmung mit einem Ausgangssignal von dem Determinator 58 ausgewählt wird, anstelle daß eine Abnormalität/Normalität in dem System bestimmt wird.

Zusätzlich ist die vorliegende Erfindung auf jegliche Taktschiebeschaltung an­ wendbar, in der ein Taktsignal zum Verschieben für einen gewünschten Zeit­ raum für einen Schiebebetrieb angelegt wird. Die vorliegende Erfindung kann außerdem z. B. auf eine Schaltungsvorrichtung angewendet werden, in der eine vorgeschriebene Verarbeitung in Übereinstimmung mit einer logischen Über­ einstimmung/Nicht-Übereinstimmung des eingegebenen Datensignals a0 und des ausgegebenen Datensignals a4 in einer letzten Stufe in den Schiebeschaltungen 54a bis 54d ausgeführt wird, wenn das Taktaktivierungssignal CLKEN in den aktiven Zustand gebracht ist.

Darüber hinaus wird bei der ersten Ausführungsform der vorliegenden Erfin­ dung die Synchron-Halbleiterspeichervorrichtung verwendet, die ein externes Steuersignal an der ansteigenden Flanke des Taktsignals zum Datenlesen auf­ nimmt. Jedoch ist die vorliegende Erfindung ebenso anwendbar auf eine Syn­ chron-Halbleiterspeichervorrichtung zum Eingeben/Ausgeben von Daten unter Verwendung von sowohl den ansteigenden als auch den abfallenden Flanken des Taktsignals.

Wie im Vorhergehenden ausgeführt, entsprechend der vorliegenden Erfindung wird in der Taktschiebeschaltung, die ein Taktsignal aufnimmt, wie es für den Schiebebetrieb benötigt wird, der interne Abschnitt der Taktschiebeschaltung in den ursprünglichen Zustand in Übereinstimmung mit der Deaktivierung des Taktaktivierungssignales zurückgesetzt, welches einen Taktanlegezeitraum definiert, wenn das Taktsignal nicht angelegt wird. Darum kann, selbst falls der Schiebebetrieb erneut gestartet wird, eine Fehlfunktion, die durch das Aus­ gangssignal von der Taktschiebeschaltung verursacht wird, verhindert werden, und der Stromverbrauch kann reduziert werden, da die Schaltung nur arbeitet, wenn sie bzw. es benötigt wird.

Obwohl die vorliegende Erfindung in dem Detail beschrieben und illustriert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung genommen werden kann. Der Umfang der vorliegenden Erfindung wird nur durch die Begriffe der nachfol­ genden Ansprüche begrenzt.

Claims (10)

1. Synchron-Halbleiterspeichervorrichtung, die aufweist:
eine Lese/Ausgabe-Schaltungsanordnung (4, 6) die auf einem Datenlesebefehl reagiert, der in Synchronisation mit einem Taktsignal (extCLK) angelegt wird, zum Auslesen und externen Ausgeben eines Wertes in einer ausgewählten Spei­ cherzelle in Synchronisation mit einem internen Taktsignal (CLKD);
eine interne Maskierungserzeugungsschaltungsanordnung (14, 25), die eine Maskierungsanweisung (DQM) zum Maskieren einer Datenausgabe aus der Lese/Ausgabe-Schaltungsanordnung empfängt, zum Ausführen eines Schiebe­ betriebes in Synchronisation mit dem internen Taktsignal zum Erzeugen einer internen Maskierungsanweisung (DQMOT);
eine interne Takterzeugungsschaltungsanordnung (13), die auf ein Taktaktivie­ rungssignal (ENA) damit reagiert, daß sie aktiviert wird, zum Erzeugen des internen Taktsignals (CLKD) in Synchronisation mit dem Taktsignal (CLK) zum Anlegen an die Lese/Ausgabe-Schaltungsanordnung und die interne Mas­ kierungserzeugungsschaltungsanordnung;
eine Maskierungsschaltungsanordnung (11; 11ca, 11cb, 11cc), die auf die Akti­ vierung der internen Maskierungsanweisung reagiert, zum Stoppen der exter­ nen Datenausgabe aus der Lese/Ausgabe-Schaltungsanordnung; und
eine Rücksetzschaltungsanordnung (25d), die auf die Deaktivierung des Taktaktivierungssignals reagiert, zum Zurücksetzen der internen Maskierungs­ erzeugungsschaltungsanordnung.

2. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Lese/Ausgabe-Schaltungsanordnung (11; 11a, 11b, 11c)
eine Leseaktivierungsschaltung (11a, 11b, 11c), die auf die Datenleseanwei­ sung, die in Synchronisation mit dem Taktsignal (CLK) angelegt wird, reagiert, zum Treiben eines Ausgabefreigabesignals (OEMD) in einen aktiven Zustand für einen vorgeschriebenen Zeitraum, und
eine Ausgabeschaltung (6b), die auf die Aktivierung des Ausgabefreigabe­ signals aktiviert wird, zum externen Ausgeben eines internen Lesewertes (Qi), der in Synchronisation mit dem internen Taktsignal (CLKD) angelegt wird, aufweist,
die Maskierungsschaltungsanordnung (11; 11ca, 11cd, 11cc)
eine Komponente (11ca, 11cd, 11cc) aufweist, die auf die Aktivierung der internen Maskierungsanweisung (DQMOT) von der internen Maskierungs­ erzeugungsschaltungsanordnung (14, 25) reagiert, zum Deaktivieren des Aus­ gabefreigabesignals (OEMD), und
die Rücksetzschaltungsanordnung (25d)
eine Rücksetzkomponente (25ad, 25bd, 25cd) aufweist, die auf die Deaktivie­ rung des Taktaktivierungssignals (ENA) reagiert, zum Zurücksetzen der inter­ nen Maskierungserzeugungsschaltungsanordnung in einen Anfangszustand, wo­ bei die interne Maskierungsanweisung von der internen Maskierungserzeu­ gungsschaltungsanordnung in dem Anfangszustand in einem deaktivierten Zu­ stand ist.

3. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der die interne Maskierungserzeugungsschaltungsanordnung eine Schaltung (25a, 25b, 25c) aufweist, die die Maskierungsanweisung in Syn­ chronisation mit dem internen Taktsignal (CLKD) aufnimmt und verschiebt, zum Erzeugen der internen Maskierungsanweisung (DQMOT).

4. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der die interne Maskierungserzeugungsschaltungsanordnung (25) eine Schiebe­ schaltungsanordnung (25a, 25b, 25c) zum Ausführen eines Schiebebetriebes bei der Maskierungsanweisung (DQMON), die in Synchronisation mit dem internen Taktsignal (CLKD) aufgenommen wird, für einen vorgeschriebenen Zykluszeit­ raum des internen Taktsignals, um die interne Maskierungsanweisung (DQMOT) zu erzeugen, aufweist.

5. Synchron-Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, bei der die Rücksetzschaltungsanordnung (25d) eine Komponente (25ad, 25bd, 25cd) zum Zurücksetzen einer Ausgabe von jeder Schiebestufe (25a, 25b), 25c) der Schiebeschaltungsanordnung aufweist.

6. Synchron-Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, bei der das Taktaktivierungssignal (ENA) vom Anlegen einer Feldaktivierungsanwei­ sung zum Setzen der Halbleiterspeichervorrichtung in einen ausgewählten Zu­ stand bis zum Ablauf einer vorbestimmten Anzahl von Zyklen des Taktsignals nach dem Anlegen der Datenleseanweisung aktiviert wird.

7. Taktschiebeschaltungsvorrichtung, die aufweist:
eine Takterzeugungsschaltungsanordnung (13; 52), die auf ein Taktaktivie­ rungssignal (ENA; CLKEN) reagiert, zum Erzeugen eines Taktsignals (CLKD; CLKb);
eine Schiebeschaltungsanordnung (25; 54a-54d), die ein angelegtes Signal (DQMIN; a0) in Synchronisation mit dem Taktsignal von der Takterzeugungs­ schaltungsanordnung zur Ausgabe aufnimmt und verschiebt;
eine Verarbeitungsschaltungsanordnung (11; 57, 58), die eine vorgeschriebene Verarbeitung in Übereinstimmung mit einem Signal (DQMOT; a0-a4), das von der Schiebeschaltungsanordnung ausgegeben wird, ausführt; und
eine Rücksetzschaltungsanordnung (25d), die auf die Deaktivierung des Taktaktivierungssignals reagiert, zum Zurücksetzen der Schiebeschaltungsan­ ordnung in einen Anfangszustand.

8. Taktschiebeschaltungsvorrichtung nach Anspruch 7, bei der das angelegte Signal eine Maskierung beim Ausgeben eines Wertes, der aus einer ausgewählten Speicherzelle gelesen worden ist, anweist, und die Verarbeitungsschaltungsanordnung (11; 57, 58) eine Steuerschaltung (11ca, 11cd, 11cc) aufweist, zum Deaktivieren eines Aus­ gabefreigabesignals (OEMD), das an die Ausgabeschaltung (6d) zum externen Ausgeben des Wertes der ausgewählten Speicherzelle angelegt wird, als Reak­ tion auf das Signal, das von der Schiebeschaltungsanordnung empfangen wird, das zum Anweisen des Maskierens aktiv ist.

9. Taktschiebeschaltungsvorrichtung, die einen Schiebebetrieb in Synchro­ nisation mit einem Taktsignal (CLKD; CLKb) ausführt, das auf die Aktivierung eines Taktaktivierungssignals (ENA; CLKEN) erzeugt wird, die aufweist:
einen Schieber (25a, 25b, 25c; 54a-54d), der ein angelegtes Signal in Syn­ chronisation mit dem Taktsignal aufnimmt und verschiebt; und
einen Zurücksetzer (25d), der auf die Deaktivierung des Taktaktivierungs­ signals reagiert, zum Zurücksetzen des Schiebers in einen Anfangszustand.

10. Taktschiebeschaltungsvorrichtung nach Anspruch 9, bei der das angelegte Signal eine Maskierung des Ausgebens des Wertes einer ausge­ wählten Speicherzelle anweist.