DE69326493T2

DE69326493T2 - Zugriffsverfahren für eine synchrone Halbleiterspeicheranordnung

Info

Publication number: DE69326493T2
Application number: DE69326493T
Authority: DE
Inventors: Hitoshi Kuyama; Shozo Saito; Haruki Toda; Yuji Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-19
Filing date: 1993-03-12
Publication date: 2000-02-03
Anticipated expiration: 2013-03-13
Also published as: DE69326493D1; EP0561306A3; EP0561306B1; EP0561306A2; JP2740097B2; JPH0684351A; US5323358A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein Verfahren zum Zugreifen auf eine Halbleiterspeichereinrichtung, welche synchron mit einem Basistaktsignal arbeitet, und insbesondere ein Verfahren zum Zugreifen auf eine taktsynchrone Halbleiterspeichereinrichtung, wobei Daten mit hoher Geschwindigkeit ein- und ausgegeben werden können.

2. Beschreibung des Standes der Technik

Die Erfinder der vorliegenden Erfindung haben zuvor eine Halbleiterspeichereinrichtung vorgeschlagen (japanische Patentveröffentlichung Nr. 05002873A), in welcher eine Adresse an einem bestimmten Zyklus des Basistaktsignals, synchronisiert mit einem dem System zugeführten Basistaktsignal, eingegeben wird, und dann die Eingabe und Ausgabe von Daten nach einer bestimmten Anzahl von Zyklen, gezählt von diesem bestimmten Zyklus, beginnt.
Im Betrieb dieser Halbleiterspeichereinrichtung erstreckt sich ein Zyklus, in welchem keine Daten ausgegeben werden, von der Bereitstellung einer Zeilenadresse bis zur Ausgabe der Daten. Dementsprechend wird während der Ausgabe von Daten, synchronisiert mit dem Taktsignal, z. B. wenn die Zeilenadresse geändert wird, ein Zyklus erzeugt, in dem keine Daten ausgegeben werden. Dieser Zyklus wird nachstehend in Einzelheiten erklärt. Ferner ist es auch in dem Fall einer Spaltenadresse nicht angebracht, daß die Spaltenadresse häufig geändert wird und Zufallszugriffscharakteristiken vorgesehen sind.
Dieser Punkt wird nun in Einzelheiten beschrieben. Beim Aufbauen einer Speicherzellanordnung eines Halbleiterspeichers gibt es eine Matrixstruktur aus Zeilen und Spalten, in der eine Vielzahl von Speicherzellen systematisch angeordnet sind.
Im allgemeinen wird eine Reihe von Zellen, die in Bezug mit einer Wortleitung steht, von einer Zeilenadresse ausgewählt, und die Daten von einer Zelle in der ausgewählten Wortleitung werden von einer Spaltenadresse ausgewählt.
Aus diesem Grund muß die Zeit, die vom Entscheiden der Zeilenadresse bis zur Ausgabe der Daten benötigt wird, länger als die Zeit sein, die zum Entscheiden der Spaltenadresse bis zur Ausgabe der Daten benötigt wird. Somit wird, wenn eine neue Zeilenadresse während der Ausgabe einer Reihe von Datenpunkten, synchronisiert mit dem Taktsignal, eingestellt wird, Zeit zum Zugreifen auf die Zeile mit der neuen Zeilenadresse benötigt. Folglich wird die taktsynchrone Datenausgabe unterbrochen. Dies wird als Zyklus, in welchem keine Daten ausgegeben werden, bezeichnet.
Insbesondere ist bei einem DRAM immer eine Voraufladezeit vor dem Zugriff auf eine neue Zeilenadresse nötig; somit ist die Ausgabe individueller Datenpunkte für eine lange Zeit unterbrochen.
Fig. 1 zeigt eine Abbildung, die insbesondere diesen Zyklus zeigt, in welchem keine Daten ausgegeben werden. In dieser Abbildung wird zuerst der Speicherzugriff bei einer bestimmten Spalte in einer Speicherzellgruppe durch Bereitstellen einer Zeilenadresse (CLK1) begonnen, wenn ein Zeilenfreigabesteuersignal /RE auf einem niedrigen Pegel in dem Zyklus ist, und durch Bereitstellen einer Spaltenadresse (CLK3) z. B. an dem zweiten Zyklus, der diesem Zyklus folgt, wenn ein Spaltenfreigabesteuersignal /CE auf einem niedrigen Pegel in diesem Zyklus ist. Diese Daten laufen durch mehrere Zyklen bis eine Ausgabe durch Datentransfer an eine externe Schaltung möglich wird, z. B. an dem vierten Zyklus nachdem die Spaltenadresse bereitgestellt worden ist (CLK7). In Fig. 1 werden Dout Signale ausgegeben.
Daran anschließend werden Daten an jedem Zyklus entsprechend einer vorbestimmten Reihenfolge ausgegeben. Zellendaten, die einen Datenstring bezeichnen, nachdem die Zeilenadresse bereitgestellt worden ist, stehen im Bezug zu der Zeilenadresse, die am Anfang bereitgestellt wird. Dies benötigt einige Zeit in einem DRAM, da die Zellendaten durch Zugriff von einer Zeilenadresse erfaßt und in einem Leseverstärker gehalten werden, aber da nur die in dem Leseverstärker gehaltenen Daten durch Zugriff auf die Spaltenadresse ausgelesen werden, kann das Auslesen in einer vergleichsmäßig kurzen Zeit erreicht werden. In dem Fall wo das Steuersignal /RE auf dem "L"-Pegel ist und eine neue Zeilenadresse eingestellt ist, werden die bis zu diesem Zeitpunkt in dem Leseverstärker gehaltenen Daten zurückgesetzt und eine lesebezogene Voraufladung wird zum Erfassen der neuen Zeilendaten benötigt.
Nachdem diese Voraufladung durchgeführt worden ist, wird ein Lesebetrieb durchgeführt und die neuen Zeilendaten werden in dem Leseverstärker gehalten. Während der Dauer der Voraufladung für die Zeile, die neu bezeichnet ist, werden Daten, die in Bezug zur vorherigen Zeilenadressen sind, in dem Ausgaberegister gesammelt, und der Ausleseabschnitt kann kontinuierlich ausgegeben werden.
Nachdem jedoch die Ausgabe dieses Teils abgeschlossen ist, wird der Ausgabebetrieb angehalten, da die auszugebenden Daten nicht länger vorbereitet werden. Wie in der Abbildung gezeigt, kann eine Datenausgabe bis zu dem dritten Zyklus (CLK15), der dem Zyklus folgt, in welchem die neue Zeilenadresse eingestellt wird (CLK12), fortgeführt werden. In diesem Beispiel wird in einer Datenausgabe der neuen Zeilenadresse Raum für zwei Zyklen (CLK16 und CLK17) einer Datenausgabe erzeugt, weil wenigstens 6 Zyklen verstreichen.
Wie aus der folgenden Erklärung hervorgeht, wird, wenn die Bestimmung der Zeilenadresse in einer herkömmlichen taktsynchronisierten Halbleiterspeichervorrichtung geändert wird, die Ausgabe der Daten, synchronisiert mit dem Taktsignal, unterbrochen, was zu dem Problem führt, daß die taktsynchrone Speicherfunktion nicht vollständig demonstriert werden kann.
Zusätzlich werden Daten für eine Änderung der Spaltenadresse ausgegeben, wie in Fig. 2 gezeigt ist, und in der durch den Erfinder der vorliegenden Erfindung offenbarten taktsynchronen Halbleiterspeichereinrichtung (siehe Fig. 3) wird ein Datenstring als Paket von einer Speicherzellengruppe 32 an ein Serienregister 37 übertragen, so daß es nicht möglich ist, die Spaltenadresse innerhalb des benötigten Zyklus beim Ausgeben von Daten der Länge des Serienregisters 37 beliebig zu modifizieren. Insbesondere wird in diesem Fall ein Zugriff auf das Serienregister 37 normalerweise in einer festen Reihenfolge für einen Hochgeschwindigkeitszugriff auf die Speicherzelle durchgeführt, und es wird möglich, den ersten Teil des Zugriffs auf das Register 37 nur während Bulk-Übertragung von Daten an den Register 37 zu bestimmen.
Dementsprechend verschwindet das Merkmal einer Zufallszugriffsfähigkeit von so vielen Bits wie möglich des Serienregisters 37 an der Spalte.
EP 0 296 615 A2 betrifft eine Halbleiterspeichereinrichtung, die ein Register und eine Speicherzellenanordnung aufweist, umfassend eine Steuerschaltung zum Trennen einer Eingabe/Ausgabe-Schaltung von einem Datenbus und zum AUS- Schalten eines Transfergates, das zwischen dem Register und einem Datenbus in einem ersten Betriebsmodus vorgesehen ist, und zum Verbinden der Eingabe/Ausgabeschaltung an den Datenbus und EIN-schalten des Transfergates in einem zweiten Betriebsmodus. Im ersten Betriebsmodus wird ein Datenlese- oder Schreibbetrieb zwischen der Speicherzellenanordnung und einer externen Schaltung durchgeführt, und alternativ wird in dem zweiten Betriebsmodus der Datenlese- oder Schreibbetrieb zwischen dem Register und der externen Schaltung durchgeführt.
EP 0 468 480 A2 beschreibt einen synchronen "Burst-Access"- Speicher, welcher ein Zeilenadress-Strobesignal verriegelt (latches), ein Spaltenadress-Strobesignal und Adresssignale in Synchronisation mit einem Taktsignal. Daten werden in Zeilen und Spalten in einer Speicherzellenanordnung gespeichert. Daten in einer ausgewählten Zeile werden eingegeben und ausgegeben in Serienbündeln, in Synchronisation mit einem Taktsignal, beginnend von einer ausgewählten Spalte. Die Zeilen und eine anfänglich Spaltenadresse werden als externe Eingaben vorgesehen; nachfolgende Spaltenadressen werden durch eine interne Adresszählschaltung erzeugt.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, unter Berücksichtigung der Nachteile solch herkömmlicher Verfahren, ein System zu schaffen, bei dem es keine Erzeugung eines Zyklus gibt, in welchem keine Daten in Synchronisation mit dem Taktzyklus ausgegeben werden, wenn die Zeilenadresse geändert wird. Wie in einem herkömmlichen taktsynchronen Zugriffsverfahren gefunden wurde, und bei dem auch ein taktsynchroner Zugriff durch neues Ändern einer Spaltenadresse bezüglich der Zeilenadresse möglich ist, ohne von der Länge eines Serienregisters zur Ausgabe abhängig zu sein, in einem Zyklus, der nur durch die Zeit bestimmt ist, die für eine Datenübertragung innerhalb der Speicherzelle benötigt wird.
Die Erfindung ist in Ansprüchen 1 und 2 dargelegt.

KURZE BESCHREIBUNG DER ABBILDUNGEN

Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden von der folgenden Beschreibung der bevorzugten Ausführungsform deutlicher werden, wenn im Zusammenhang mit den begleitenden Abbildungen betrachtet, in denen zeigt:
Fig. 1 ein Zeitablaufdiagramm, die den Zusammenhang zwischen einer Zeilenadresseinstellung einer herkömmlichen taktsynchronen Halbleiterspeichereinrichtung und der Ausgabedaten zeigt.
Fig. 2 ein Blockdiagramm für eine herkömmliche taktsynchrone Halbleiterspeichereinrichtung.
Fig. 3 ein Zeitablaufdiagramm, das den Zusammenhang zwischen einer Spaltenadresseneinstellung einer herkömmlichen taktsynchronen Halbleiterspeichereinrichtung und der Ausgabedaten zeigt.
Fig. 4 ein Blockdiagramm für eine erfindungsgemäße taktsynchrone Halbleiterspeichereinrichtung.
Fig. 5 ein Zeitablaufdiagramm zum Erklären des Betriebs einer Zeilenadresse in der in Fig. 4 gezeigten taktsynchronen Halbleiterspeichereinrichtung.
Fig. 6 ein Blockdiagramm zum detaillierten Erklären des Datenausgabemechanismus in der in Fig. 4 gezeigten taktsynchronen Halbleiterspeichereinrichtung.
Fig. 7 ein Zeitablaufdiagramm zum Erklären des Betriebs für eine Spaltenadresse, gezeigt in Fig. 6, in der in Fig. 4 gezeigten taktsynchronen Halbleiterspeichereinrichtung.
Fig. 8 ein Diagramm einer bestimmten Schaltungskonfiguration für eine in Fig. 6 gezeigte Scramblerschaltung.
Fig. 9 ein Zeitablaufdiagramm zum Andeuten des Merkmals und des Betriebs der Datenausgabe in der in Fig. 4 gezeigten erfindungsgemäßen taktsynchronen Halbleiterspeichereinrichtung.
Fig. 10 ein Zeitablaufdiagramm, das den Betrieb und die Merkmale der Datenausgabe für die erfindungsgemäße taktsynchrone Halbleiterspeichereinrichtung zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Merkmale dieser Erfindung werden im Laufe der folgenden Beschreibung exemplarischer Ausführungsformen deutlich werden, welche zur Darstellung der Erfindung gegeben sind, und sind nicht beabsichtigt darauf begrenzt zu sein.
Wir werden das Grundkonzept bzw. das Merkmale der vorliegenden Erfindung zuerst beschreiben, dann bevorzugte Ausführungsformen in Einzelheiten. In einer taktsynchronen Halbleiterspeichereinrichtung und in dem Verfahren zum Zugreifen auf die taktsynchrone Halbleiterspeichereinrichtung wird jedesmal, wenn eine Änderung, in einem Abschnitt der Bits für die Zeilenadresse als Daten für die Adresse, welche einen Speicherzellenblock bezeichnet, gemacht wird, die Bezeichnung für einen zu aktivierenden Speicherzellenblock geändert, und während der Datenausgabe von dem Register des zuvor aktivierten Speicherzellenblocks wird auf den neu aktivierten Speicherzellenblock zugegriffen, wodurch es keinen Zyklus gibt, in welchem keine Daten ausgegeben werden, bis alle Daten von der Zeilenadresse ausgegeben sind. Mit anderen Worten schafft die vorliegende Erfindung eine Halbleiterspeichereinrichtung, in welcher eine Ausgabe von individuellen der Datenpunkten nicht unterbrochen wird. Zusätzlich, wenn Daten in dem Serienregister zur Ausgabe vom Speicherzellenblock gespeichert werden, werden Daten in jedem Teil der Strukturelemente des Registers gespeichert. Zu diesem Zeitpunkt wird durch Speichern der Daten in dem Register, in Übereinstimmung mit der Datensequenz, die entsprechend der bereitgestellten Spaltenadresse bestimmt wird, die Zugriffssequenz des Serienregisters in einem normalen, festen Betrieb mit relativ hoher Geschwindigkeit durchgeführt, und häufige Spaltenadressänderungen können auch angemessen behandelt werden.
Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Abbildungen detailliert beschrieben.
Fig. 4 zeigt ein Blockdiagramm für eine erfindungsgemäße taktsynchrone Halbleiterspeichereinrichtung. In dem Diagramm ist ein Speicherzellenabschnitt in zwei Blockteile A und B unterteilt. Die Auswahl des Blockteils wird z. B. durch Ändern des Wertes des niedrigstwertigen Bits einer Zeilenadresse als Adressdaten, die den Block bezeichnen, durchgeführt.
Wenn die Zeilenadresse für die Blockzeilengruppen A und B bereitgestellt ist, wird ein Zugriffsbetrieb für die Blockzellengruppe begonnen, entsprechend dem Wert des niedrigstwertigen Bits dieser Adresse, und wenn die andere Blockzeilengruppe nicht in dem Zugriffs-Standby-Zustand ist, wird sie in den Zugriffs-Standby-Zustand vor einem Zugriffsbetrieb gesetzt. Z. B. in dem Fall, wo eine DRAM- Zelle verwendet wird, ist immer eine Zellenanordnungsvoraufladung vor dem Zugriffsbetrieb notwendig. Wenn aber ein Zugriff auf die Zellengruppe beginnt, welche bereits in den voraufgeladenen Zustand gesetzt worden ist, wird ein Voraufladen der anderen Zellengruppe begonnen. Dann wird der nächste Zugriff für die andere Zellengruppe über den Zugriffs-Standby-Zustand gestartet.
Zusätzlich wird, wenn die Zellengruppe, welche nicht in dem Zugriffs-Standby-Zustand ist, ausgewählt ist, in dem Zugriffsbetrieb für diese Zellengruppe, zuerst eine Voraufladung gestartet, und der Zugriffsbetrieb wird über den Zugriffs-Standby-Zustand gestartet. Fig. 5 zeigt die Betriebsbedingungen dieser Zellengruppe. In der Abbildung stellen die Zyklen mit einem gekreuzten Muster die Vorbereitungs- und Standby-Zeit für den Zugriffsbetrieb dar. In Fig. 5 wird bei jedem "L"-Pegel-Zyklus(CLK1, CLK7, CLK13, CLK23) eines Steuersignals "Row Enable" (/RE) auf die Zellengruppen A und B in der Reihenfolge A, B, B, A zugegriffen. Zwei Zyklen nach dem Zyklus (CLK1), in welchem die Zellengruppe A in dem zugegriffenen Zustand ist, tritt die Zellengruppe B in den Zugriffs-Standby-Zustand ein (gekreuztes Muster 51).
Als nächstes tritt zwei Zyklen nachdem (CLK9) die Gruppe B in den zugegriffenen Zustand eingetreten ist (CLK7), die Gruppe A in den Zugriffs-Standby-Zustand ein (gekreuztes Muster 52). Als nächstes, wenn wieder auf die Gruppe B zugegriffen wird (CLK13), tritt die Gruppe B unmittelbar in den Zugriffs-Standby-Zustand ein (gekreuztes Muster 53), und nachdem der Zugriffsbetrieb nacheinander durchgeführt wurde, ist der Zugriffs-Standby-Zustand aktiviert. Anschließend wird die gleiche Betriebsweise wiederholt, unter Verwendung der Kombination des niedrigstwertigen Bitwertes der Zeilenadresse und des Zellengruppenzugriffszustands.
Als nächstes wird ein Zugriffsverfahren für ein anders Zugriffsverfahren als das oben erwähnte Zugriffsverfahren zum Zugreifen auf jede Zellengruppe betrachtet. Z. B. wird in dem Fall, wo eine Zeilenadresse in den Blockzellengruppen A und B vorgesehen ist, wenn die Blockzellengruppe, die dem Bitwert zur Blockauswahl in dieser Zeilenadresse entspricht, in dem Zugriffs-Standby-Zustand ist, der Zugriffstbetriebs gestartet.
Wenn die Blockzeilengruppen bereits in dem Zugriffsbetriebszustand gewesen sind, wird ein Betrieb durchgeführt, unabhängig von einem Zugriff, welcher über den Zugriffs-Standby-Zustand implementiert werden muß. Insbesondere um in den Zugriffs-Standby-Zustand einzutreten, wird die Blockzellengruppe durch das Adressenbit für Blockauswahl bezeichnet, und dann wird ein Anweisungssignal zum Einstellen des Standby-Zustandes bereitgestellt. Z. B. in dem Fall, wo eine DRAM-Zelle verwendet wird, wenn eine Blockzellengruppe, welche bereits voraufgeladen worden ist, ausgewählt ist, beginnt der Zugriffsbetrieb sofort. Eine andere Blockzeilengruppe wird in einem Zustand ausgewählt, in welchem eine bestimmte Wortleitung bereits ausgewählt worden ist, die Zellblockgruppe, die bereits erfaßt worden ist, wird ausgewählt, und wenn diese Auswählanweisungen zum Auswählen einer anderen Wortleitung dient, wird der Zugriffsbetrieb ignoriert. Wenn die Auswahl für eine Zelle dient, die mit einer bereits ausgewählten Wortleitung in Bezug steht, wird das Auslesen von Daten von dieser Zelle begonnen (entsprechend einem Verfahren, welches später erklärt wird).
Fig. 10 zeigt ein Zeitablaufdiagramm, das die Betriebsbedingungen der Zellengruppe in solch einem Fall zeigt. Ein Anweisungssignal zum Eintreten in ein Voraufladen tritt auf, wenn das Steuerssignal /RE und ein "Write- Enable"-Signal /WE den "L"-Pegel gleichzeitig erreichen.
In der Abbildung stellen die Zyklen mit den gekreuzten Mustern die Vorbereitungs- und Standby-Zeit für den Zugriffsbetrieb dar, in der gleichen Weise wie für den Fall der in Fig. 5 gezeigten Ausführungsform.
In der Ausführungsform von Fig. 10, wie in der Ausführungsform von Fig. 5, wird bei jedem "L"-Pegelzyklus (CLK1, CLK7, CLK13, CLK23) des Steuersignals /RE auf die Zellengruppen in der Reihenfolge A, B, B, A zugegriffen. Die Ausführungsform der Fig. 10 zeigt, in der gleichen Weise wie eine in Fig. 5 dargestellte Ausführungsform, das Timing eines Eingabesignals zum Eintreten in die Standby-Zeit für den Zugriffsbetrieb.
In CLK3, zwei Zyklen nachdem der Zyklus (CLK1), in welchem die Gruppe A in dem zugegriffenen Zustand ist, sind das Steuersignal /RE und das "Write-Enable"-Signal /WE auf dem "L"-Pegel und die Zellengruppe B tritt in den Standby- Zustand für den ausgewählten Zugriffsbetrieb ein (gekreuztes Muster 101).
Als nächstes, da die Blockzellengruppe A in dem Zugriffs- Standby-Zustand ist (gekreuztes Muster 102), nachdem die Gruppe B in den zugegriffenen Zustand übergegangen ist (CLK7), sind das Steursignal /RE und das "Write-Enable"- Signal /WE auf dem "L"-Pegel (CLK9). Als nächstes, um nochmal auf die Blockzellengruppe B zuzugreifen, wird die Blockzellengruppe B in den Zugriffs-Standby-Zustand (gekreuztes Muster 103) durch das Steuersignal /RE gesetzt, und das "Write-Enable"-Signal /WE geht auf den L-Pegel (CLK13). An dem Zyklus (CLK17), in welchem die Zugriffsvorbereitung für die Blockzelle B abgeschlossen ist, ist das Steuersignal /RE auf dem "L"-Pegel und der Zugriffsbetrieb für die Blockzelle B beginnt. Daran anschließend wird die gleiche Betriebsweise wiederholt und der Zugriffsbetrieb wird durchgeführt.
Wie in Fig. 4 gezeigt, werden z. B. vier Datenbits, einschließlich zwei Bits (A1, A0) in einer Spaltenadresse, bereitgestellt von der Zellengruppe in dem Zugriffszustand, in vier RWD Leitungen über ein Datenübertragungsleitungspaar DLNa, DLNb ausgelesen. In diesem Fall werden die zwei Bits (A1, A0) einer Scramblersteuerschaltung 1 zugeführt. Diese Datenpunkte werden zweibitweise ausgelesen, und werden an einen Register übertragen. Die Entscheidung welche zwei Bits übertragen werden, wird durch eine Vielzahl von Scramblern 2a, 2b, 2c, 2d durchgeführt, durch Auslesen des Zustandes der niedrigwertigen zwei Bits (A1, A0) einer erneuerungsmöglichen Spaltenadresse an jedem zwei Zyklen Datenausgabezustand der Register R0 bis R3, basierend auf einer Steursignalausgabe von der Scramblersteuerschaltung 1.
Die Datenausgabe von den Registern R0 bis R3 über einen Ausgabepuffer 5 wird normalerweise durch eine Hochgeschwindigkeitsdatenausgabe implementiert, durch Scannen der Register R0 bis R3 in einer festen Reihenfolge.
Die Reihenfolge eines Zugriffs auf die Register R0 bis R3 ist normalerweise fest und auf eine neue Spaltenadresse wird zugegriffen, so daß ein Datenzugriff von einer optionalen Adresse gestartet werden kann, mit einer Datenübertragung von gescrambelten Daten an die Register R0 bis R3. Aus diesem Grund ist es möglich in Hochgeschwindigkeit umzuwandeln und Zufälligkeit zu implementieren, um die Kopfadresse an einem Zyklus (in diesem Fall an zwei Zyklen), der nur durch die Zeit festgelegt ist, zu ändern, um Daten von den Zellengruppen A, B zu übertragen.
Ferner wird in diesem Beispiel die Datenausgabe von den Zellengruppen A, B in 4-Bit-Einheiten über die RWD-Leitungen 8 übertragen. Bei der Adressänderung für den Serienzugriff ändern sich deswegen die niederwertigen 2 Bits (A1, A0) der Spaltenadresse, um die Zugriffsreihenfolge der Register R0, R1, R2 und R3 anzuzeigen, die aus dem Ausleseregister 3 zusammengesetzt sind. Dies sind z. B. 0, 1, 2, 3, oder 1, 2, 3, 0 oder 2, 3, 0, 1 oder 3, 0, 1, 2, und dergleichen. Im Bezug auf einen "Write-In"-Betrieb kann eine Datenausgabe, die fast umgekehrte Prozeduren verwendet, in Betracht gezogen werden. Im allgemeinen werden Daten in einer festen Reihenfolge in einen "Write-In"-Register 4 eingegeben, laufen durch die Scramblerschaltungen 2c und 2d pro 2-Bit und werden an die Zellengruppen A und B übertragen. An diesem Zeitpunkt kann ein Clustern aus vier Bits an die Zellengruppen A und B übertragen werden, was das gleiche wie für einen Auslesebetrieb ist.
Das Datenübertragungsverfahren für einen Auslesebetrieb wird nun in näheren Einzelheiten unter Bezugnahme auf Fig. 6 beschreiben. Daten, gelesen von einer bezeichneten vier Spalten gleichzeitig (z. B. A1) von der Spaltenadresse, außer für die niedrigstwertigen 2 Bits, werden parallel übertragen und werden in vier RWD-Leitungen 8 gehalten, bis die nächsten Daten übertragen werden.
In diesem Datenhalteintervall werden jeweils 2 Bits der Daten an einen Register (RG1, RG2) übertragen, durch den Scramble-Betrieb durch die Register R0 bis R3, auf die gerade zugegriffen wird, und die Kopfadresse der Daten und dergleichen, und treten durch eine Scramblerschaltung 2a und 2b, die durch ein Signal gesteuert wird, das von der Scramblersteuerschaltung 1 erzeugt wird.
Daten werden kontinuierlich in einer festen Reihenfolge von den Registern R0 bis R3 ausgegeben, durch Zugriff auf die Register R0 bis R3. Wie in der Abbildung gezeigt, werden Daten im allgemeinen an einen äußeren Ort von den Registern zyklisch in der Reihenfolge R0, R1, R2, R3, R0, ... ausgegeben. Daten werden in den zyklisch zugegriffenen Registern R0 bis R3 gespeichert, laufen durch die Scrambler 2a, 2b durch, aber da Daten an einem Registerpaar gespeichert werden, so daß es möglich ist, den zyklischen Zugriff auf die Kopfadresse bei jeder Speichergelegenheit zu ändern.
Ferner kann das Einstellen der Länge der Register und das Einstellen der Anzahl von Bits an einem Zeitpunkt, gesammelt für Datenspeicherung, basierend auf der Anzahl von Registern, auf die zugegriffen wird bis neue Daten in der RWD-Leitung 8 übertragen werden, entschieden werden. In dieser Ausführungsform werden wahlweise vier Spalten von Daten von dem Zellenblock an die RWD-Leitung innerhalb von zwei Zyklen übertragen.
In Fig. 6 sind nur fünf Zellenblöcke A1 bis A5, die in vier Spalten angeordnet sind, jeweils dargestellt, aber dies könnte selbstverständlich irgendeine Anzahl sein, abhängend von der Größe des Speichers.
Die spezielle Struktur der Scrambler 2a bis 2d und die Verbindung zwischen der RWD-Leitung 8 und den Registern R0 bis R3 wird später dargestellt werden, aber zuerst wird der Datenfluß unter Bezugnahme auf ein Zeitablaufdiagramm erklärt.
Fig. 7 zeigt ein Zeitablaufdiagramm, das den Datenfluß zeigt, der an jedes Registerpaar R0 bis R3 übertragen wird, dargestellt in Fig. 6, an jedem Zyklus des Grundtaktsignals darstellt.
Auf die Register R0 bis R3 wird im allgemeinen in einer festen Reihenfolge an dem Anstieg des Grundtaktsignals zugegriffen. Eine Änderung der Zugriffskopfadresse ist in den Zugriffsstartzyklen für die Register R0 bis R3 (z. B. CLK1, CLK3) möglich.
Wie in Fig. 7 gezeigt, ist in diesen Zyklen das Steuersignal /CE auf einem "L"-Pegel und eine Spaltenadresse wird eingegeben, welche die neue Kopfadresse wird. Als RWD STATE ist ein Intervall dargestellt, in welchem Daten von 0 bis 3 in RWD-Leitung 8 gelatcht werden. Nach faßt zwei Zyklen (CLK3) von dem Zyklus (CLKl), in welchem die neue Adresse eingestellt ist, werden neue Daten an die RWD-Leitung 8 übertragen, und der Zustand der RWD-Leitungen wird geändert. In dem Fall, wo eine neue Adresse nicht eingestellt ist (z. B. CLK7), kann die RWD-Leitung 8 weiterhin Daten halten. Ferner können an jedem vierten Zyklus vom Einstellen der letzten Adresse an ein Zähler in dem Chip automatisch eine Adresse erzeugen, und diese Adresse kann automatisch für die kontinuierliche Datenausgabe erhöht werden.
In Fig. 7 ist das gezeigte REGISTER TRANSMISSION INTERVAL das Intervall, während welchem Daten an ein Registergruppenpaar RG1 und RG2 übertragen werden, welche jeweils aus zwei Registern bestehen. Während einem Datenladeintervall, wenn der Zyklus auf dem "H"-Pegel ist, werden Daten an RG1 übertragen; auf dem "L"-Pegel werden Daten an RG2 übertragen.
In Fig. 7 ist der SCRAMBLER STATE unterhalb des REGISTER TRANSMISSION INTERVAL dargestellt. Die Scramblereinstellung wird nur für die Zeitdauer gehalten, daß eine neue Adresse nicht eingestellt ist.
Zusätzlich, wenn die Adresse durch den Intervallzähler erhöht wird, wird keine Änderung in dem Scramblerzustand erzeugt. Insbesondere wird das an die RWD-Leitungen 8 zu übertragende Kluster der Daten jede nächste vierte Spalte geändert, so daß es keine Änderung der Reihenfolge in den vier Bits von Daten gibt, ausgegeben von dem Register.
In dem Zustand STATE OF REGISTERS RG1/RG2 zeigt die dicke Linie den Zustand des Register RG1, während die dünne Linie den Zustand des Register RG2 zeigt. Daten werden den Register eingegeben, wenn der Zyklus auf dem "H"-Pegel ist, und Daten werden gehalten, wenn der Zyklus auf dem "L"-Pegel ist. Die gehaltenen Daten werden an einen externen Ort als Ausgabedaten ausgegeben, durch zyklisches Zugreifen auf den Register an jedem Zyklus. Fig. 8 zeigt ein Diagramm einer speziellen Schaltungskonfiguration für die Scrambler 2a bis 2d.
Der spezielle Betrieb der Scrambler wird nun unter Bezugnahme auf diese Abbildung beschrieben. Fig. 8 zeigt vier RWD-Leitungen 8 und eine Schaltung zum Übertragen von Daten an einen Register. In der tatsächlichen Praxis ist die gleiche Anzahl von Schaltungen, wie die der Register, für die taktsynchrone Halbleiterspeichereinrichtung vorgesehen (nicht dargestellt in Fig. 4 und Fig. 6). Das Signal, das dem getakteten Inverter zugeführt wird, ist für jede dieser Schaltungen verschieden. Die unten dargestellte Tabelle 1 ist eine Tabelle von Steuersignalen, die getakteten Invertern 80 bis 87 für die Scramblerschaltung 2a eingegeben werden. Auf die getakteten Inverter für die Scramblerschaltung 2b wurde in Fig. 8 verzichtet. Diese Signale α, β, τ, δ haben die Funktion eines Invertierens des getakteten Inverters 81, bei "H"-Pegel. Tabelle 1
In der obigen Tabelle 1 entsprechen z. B. in dem Fall des Registers R2 Steuersignale den Zeichen a, b, c, d, mit α = c, β = d, τ = a und δ = b. Die Signale a, b, c und d zum Auswählen der getakteten Inverter 80 bis 87 werden entschieden durch den Zustand, ob auf die Registergruppe RG1 zugegriffen wird oder ob auf die Registergruppe RG2 zugegriffen wird, an dem Zyklus, welcher die Kopfadresse neu einstellt und die zwei niedrigstwertigsen Bits (A1, A0) in der Spaltenadresse der neu eingestellten Kopfadresse.
Die a bis d sind die Ausgaben der Scramblersteuerschaltung. Die folgende Tabelle 2 zeigt die Logik für die Ausgabe der Scramblersteuerschaltung. Tabelle 2
In der obigen Tabelle, wenn z. B. das Steuersignal /CE auf dem "L"-Pegel ist und eine neue Spaltenadresse eingeführt ist, falls die Registergruppe RG2 an dem Zyklus ist, auf den zugegriffen wird, und falls die zwei niedrigstwertigen Bits (A1, A0) der neuen Spaltenadresse (0, 1) sind, erreicht das Zeichen b in Tabelle 2 nur einen "H"-Pegel. In diesem Fall zeigt in Tabelle 1 das Zeichen "b" in der Zeile für den Register R0 das Zeichen "β" an. In Fig. 8 werden die Daten auf der RWD1 Leitung ausgewählt und an den Register R0 übertragen, da der getaktete Inverter 81 aktiviert ist.
Diese Scramblersignale werden in dem Scrambler eingestellt, wenn die durch die Adresse, welche die Scrambler 2a, 2b, 2c, 2d einstellt, eingestellten Daten in die Register eintreten. In diesem Beispiel ist R0 mit RWD1 verbunden, der Register R1 mit RWD2, der Register R2 mit RWD3 und der Register R3 mit RWD0. Die Wirkung der taktsynchronen Halbleiterspeichereinrichtung mit der Systemstruktur der vorliegenden Ausführungsform wird nun unter Verwendung von Fig. 4, welche die Gesamtkonfigurationsabbildung zeigt, und Fig. 9, welche das Betriebszeitablaufdiagramm zeigt, beschrieben. Insbesondere wird der Datenausgabebetrieb ohne Unterbrechung nachstehend in Einzelheiten beschrieben, wenn die Zeilen und Spaltenadressen geändert werden.
Das in Fig. 9 dargestellte Zeitablaufdiagramm zeigt die Datenausgabe (Aout, Bout), aus Gründen der Bequemlichkeit unterteilt in die Zellengruppe A und die Zellengruppe B. In der tatsächlichen Praxis werden die Daten von dem gleichen Ausgabepuffer ausgegeben, so daß Daten an jedem Zyklus kontinuierlich ausgegeben werden.
An den Zyklen (CLK1, 9, 15, 21) wo das Steuersignal /RE auf einem "L"-Pegel ist, werden die Zeilenadressen in der Reihenfolge A, B, A, B eingestellt. Dann wird auch die Kopfspaltenadresse an jedem zweiten Zyklus erneuert. Insbesondere sei angenommen, daß soviel Zufälligkeit wie möglich in die Spaltenadresse eingeführt wird.
Zuerst beginnt an dem zweiten Zyklus (CLK3), der dem Zyklus (CLK1) folgt, in welchem die Zeilenadresse für die Gruppe A eingestellt ist, die Zellengruppe B, auf die bereits zugegriffen wird, einen Voraufladebetrieb. Aus diesem Grund ist der Zustand der Daten in der Datenübertragungsleitung DLNb von der Zellengruppe B noch nicht bestätigt.
Dieses Element ist als schraffierte Fläche 91 in der Abbildung dargestellt. Daten, die die Leitung DLNa oder die Leitung DLNb bestätigen, werden in der RWD-Leitung 8 gehalten. Die in der RWD-Leitung 8 gehaltenen Daten werden an das Register übertragen, und diese übertragenen Daten sind die gleichen, wie die Daten, die in der Leitung DLNa oder der Leitung DLNb, wie in Fig. 9 gezeigt, bestätigt wurden. In Fig. 9 bezeichnen die starken Linien, die in dem Abschnitt verwendet werden, der mit "STATE OF REGISTER RG1/RG2" bezeichnet ist, die Registergruppe RG1, während die dünnen Linien die Registergruppe RG2 bezeichnen.
Der "H"-Pegel für einen von diesen bezeichnet das Intervall, während welchem Daten an das Register übertragen werden. Dementsprechend werden die Daten in der Leitung DLNb an die Register RG1 und RG2 übertragen, bis die Zellengruppe B voraufgeladen ist. Während der Ausgabe dieser Daten werden die Daten von der Zellengruppe A von der Leitung DLNa ausgelesen und bestätigt. Diese Daten werden an das Register RG1 übertragen, von welchem eine Datenausgabe abgeschlossen worden ist.
Wenn zwei Zyklen verstrichen sind, werden die Daten von der Spalte, die durch die nächste Spaltenadresse bestimmt wird, in DLNa bestätigt, und diese Daten werden an das Register RG2 übertragen, von welchem eine Datenausgabe abgeschlossen worden ist. Daran anschließend fährt eine Übertragung an die Register in der gleichen Weise fort, und Daten werden kontinuierlich ausgegeben.
Während einer Übertragung von Daten an das Register, wie oben erklärt, wirkt die Scramblersteuerschaltung 1 in Übereinstimmung mit der Spaltenadresse, um Daten an die Registergruppe auszugeben, und speichert diese Daten in dem Register in einer bestimmten Reihenfolge. Wie zuvor dargelegt ist es durch Einrichtungen des Systems der vorliegenden Erfindung möglich, eine kontinuierliche Übertragung von Daten und einen Speicher zu schaffen, welcher an einem Hochgeschwindigkeitszyklus mit so häufig wie möglichem zufälligem Zugriff arbeitet.
Wie aus der obigen Erklärung hervorgeht ändert sich, mit der vorliegenden Erfindung jedesmal wenn es eine Änderung in einem Abschnitt der Bits der Zeilenadresse gibt, der aktivierte Speicherzellenblock, und während der Periode, daß aten von dem zuvor aktivierten Speicherzellenblock von einem Serienregister ausgegeben werden, durch Zugreifen auf einen neuen Speicherzellenblock ist es möglich, einen Zyklus zu eliminieren, in welchem keine neuen Daten ausgegeben werden, bis die Daten von der Zeilenadresse ausgegeben werden.
Zusätzlich ist es möglich, eine Halbleiterspeichereinrichtung für ein taktsynchrones Zugriffsverfahren zu schaffen, und ein Verfahren eines Zugreifens zu schaffen, welches auch mit einer Serienregisterzugriffssequenz mit festen, eher sehr schnellen und häufigen Zeilenadressenänderung zurecht kommt, durch Speichern dieser Daten in einer Reihenfolge, die gemäß der vorgesehenen Spaltenadresse bestimmt wird, jedesmal wenn Daten in einem Teil des Registers gespeichert werden, wenn Daten in dem Serienregister zur Ausgabe von dem Speicherzellenblock gespeichert werden.

Claims

1. Ein Verfahren zum Zugreifen auf eine taktsynchrone Halbleiterspeichereinrichtung, umfassend eine Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind, wobei die Speicherzellen in mindestens einen ersten Block (A) und einen zweiten Block (B) unterteilt sind, wobei Zugriff auf die Speicherzellen von Adreßdaten bestimmt wird, die von einer externen Einrichtung bereitgestellt werden, und wobei Zugriff auf die Speicherzellen synchron mit einem extern zugeführten Taktsignal (CLK) durchgeführt wird, umfassend die Schritte:

Wechseln des ersten Blocks (A) von einem Zugriffsbetriebszustand in einen Zugriffsvorbereitungszustand (52), nachdem der zweite Block (B) in den Zugriffstbetriebszustand gewechselt ist;

Wechseln des zweiten Blocks (B) von einem Zugriffstbetriebszustand in einen Zugriffsvorbereitungszustand (51), nachdem der erste Block (A) in den Zugriffstbetriebszustand gewechselt ist;

Einstellen des zweiten Blocks (B) in den Zugriffstbetriebszustand sofort wenn der zweite Block (B) für den Zugriffstbetrieb bestimmt ist, unter Verwendung der Adreßdaten, und wenn der zweite Block (B) in dem Zugriffsvorbereitungszustand (51) ist; und

Einstellen des zweiten Blocks (B) in den Zugriffstbetriebszustand über den Zugriffsvorbereitungszustand (53), wenn der zweite Block (B) für den Zugriffstbetrieb bestimmt ist, unter Verwendung der Adreßdaten, und wenn der zweite Block (B) in dem Zugriffstbetriebszustand ist;

wobei die Benennung der Speicherzelle in dem Block, auf den zuzugreifen ist, unter Verwendung von Adreßdaten, die einen Block bestimmen, extern bereitgestellt von außerhalb der Halbleiterspeichereinrichtung, eingestellt wird (Fig. 5).

2. Ein Verfahren zum Zugreifen auf eine taktsynchrone Halbleiterspeichereinrichtung, umfassend eine Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind, wobei die Speicherzellen in mindestens einen ersten Block (A) und einen zweiten Block (B) unterteilt sind, wobei Zugriff auf die Speicherzellen von Adreßdaten bestimmt wird, die von einer externen Einrichtung bereitgestellt werden, und wobei Zugriff auf die Speicherzelle synchron mit einem extern zugeführten Taktsignal (CLK) durchgeführt wird, umfassend die Schritte:

Wechseln des ersten Blocks (A) von einem Zugriffsbetriebszustand in einen Zugriffsvorbereitungszustand (102), wenn Steuersignale (RE, WE) auf ihren aktiven Pegeln sind, nachdem der zweiten Block (B) in den Zugriffstbetriebszustand gewechselt ist;

Einstellen des ersten Blocks (A) in den Zugriffstbetriebszustand sofort wenn der erste Block (A) für den Zugriffstbetrieb bestimmt ist, wenn eines der Steuersignale (RE) auf seinem aktiven Pegel ist, und falls der erste Block (A) in dem Zugriffsvorbereitungszustand (102) ist;

Wechseln des zweiten Blocks (B) von einem Zugriffstbetriebszustand in einen Zugriffsvorbereitungszustand (101), wenn die Steuersignale (RE, WE) auf ihren aktiven Pegeln sind, nachdem der erste Block (A) in den Zugriffstbetriebszustand gewechselt ist;

Einstellen des zweiten Blocks (B) in den Zugriffstbetriebszustand sofort wenn der zweite Block (B) für den Zugriffstbetrieb bestimmt ist, wenn eines der Steuersignale (RE) auf seinem aktiven Pegel ist, und falls der zweite Block in dem Zugriffsvorbereitungszustand (101, 103) ist;

wobei die Benennung der Speicherzelle in dem Block, auf den zuzugreifen wird, unter Verwendung von Adreßdaten, die einen Block bestimmen, extern bereitgestellt von außerhalb der Halbleiterspeichereinrichtung, eingestellt wird (Fig. 10).

3. Ein Verfahren zum Zugreifen auf eine taktsynchrone Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, wobei der Zugriffsvorbereitungszustand ein voraufladender Zustand oder ein Voraufladezustand ist.

4. Verfahren zum Zugreifen auf eine taktsynchrone Halbleiterspeichereinrichtung nach einem der vorangegangenen Ansprüche, wobei

die Speicherzelle, auf die zuzugreifen ist, durch Zeilenadreßsignale und Spaltenadreßdaten bestimm wird, die von der externen Einrichtung eingegeben werden;

die Speicherzelle in dem Block, auf den zuzugreifen ist, unter Verwendung bestimmter Bits in den Adreßdaten bestimmt wird;

eine Größe von Zugriffsdaten vorübergehend in einer Vielzahl von Speicherregistern (R&sub0;, R&sub1;, R&sub3;) gespeichert werden, um einen Datenzugriff zwischen den Speicherzellen und der externen Einrichtung durchzuführen;

die Gruppe der Zugriffsdaten, die in den Registern zu speichern sind, durch eine Scrambler-Einrichtung (1) ausgewählt wird,

die Scrambler-Einrichtung (1) die Gruppe von Zugriffsdaten zyklisch in einer vorgeschriebenen Reihenfolge in den jeweiligen Registern für jeden Zyklus des Taktsignales (CLK) speichert, und durch eine Scrambler-Steuerschaltung (2a bis 2d) gesteuert wird; und

Daten ausgegeben und eingegeben werden, zum Austausch zwischen den Registern und der externen Einrichtung durch eine Ausgabeeinrichtung (5);

wobei die Auswahlreihenfolge der Scrambler-Einrichtung in der vorgeschriebenen Reihenfolge durch die Scrambler- Steuerschaltung eingestellt wird, jedesmal wenn eine Kopfadresse bereitgestellt wird, um einen Datenzugriff zu starten.