DE19840237A1

DE19840237A1 - Taktsynchrone Halbleiterspeichervorrichtung, die die Ausgabe ungültiger Daten verhindern kann

Info

Publication number: DE19840237A1
Application number: DE19840237A
Authority: DE
Inventors: Seiji Sawada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-23
Filing date: 1998-09-03
Publication date: 1999-07-29
Also published as: JPH11213663A; JP4057125B2; KR19990066779A; TW394946B; US6049488A; KR100302249B1

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervor richtungen und insbesondere eine synchrone Halbleiterspeicher vorrichtung, die synchron mit einem Taktsignal arbeitet. Ge nauer bezieht sich die Erfindung auf eine Steuerschaltung zur Ausgabe von Daten aus der synchronen Halbleiterspeichervorrich tung und vor allem auf eine Struktur, die die Ausgabe ungülti ger Daten verhindert.

Fig. 21 zeigt einen Zeitablaufplan einer Datenleseoperation einer synchronen Halbleiterspeichervorrichtung. Die Operation der synchronen Halbleiterspeichervorrichtung wird im folgenden mit Bezug auf Fig. 21 beschrieben.

Die synchrone Halbleiterspeichervorrichtung führt den Empfang eines von außen gelieferten Steuersignals und die Ausgabe von Daten synchron mit einem von außen gelieferten Taktsignal extCLK wie etwa einem Systemtakt aus.

Bei der Anstiegsflanke des externen Taktsignals extCLK im Taktzyklus Nr. 1 wird ein Zeilenadressen-Freigabesignal /RAS (= Zeilenadressen-Strobesignal) auf niedrigen Pegel gesetzt, während ein Spaltenadressen-Freigabesignal /CAS (= Spalten adressen-Strobesignal) und ein Schreibfreigabesignal/WE auf hohen Pegel gesetzt sind. Die Kombination dieser Zustände der Steuersignale wird aktiver Befehl genannt, der der synchronen Halbleiterspeichervorrichtung befiehlt, eine Zeilenwahl ent sprechend dem momentan angelegten Adressensignal auszuführen. Wenn eine sogenannte RAS-CAS-Verzögerungszeit eines Standard- DRAM verstrichen ist, wird eine interne Spaltenwahl zugelassen.

Bei der Anstiegsflanke des externen Taktsignals extCLK im Taktzyklus Nr. 3 sind das Zeilenadressen-Freigabesignal /RAS und das Schreibfreigabesignal /WE auf hohen Pegel gesetzt, während das Spaltenadressen-Freigabesignal /CAS auf niedrigen Pegel gesetzt wird. Die Kombination dieser Zustände der Steuer signale wird Lesebefehl genannt, der der Vorrichtung befiehlt, die Spaltenwahl in Übereinstimmung mit dem momentan angelegten Adressensignal auszuführen, wobei Daten aus der gewählten Speicherzelle gelesen werden.

In der Datenleseoperation wird die Spaltenwahl intern ausge führt, wobei Daten der gewählten Speicherzelle in der gewählten Spalte nach außen ausgelesen werden, weshalb für die interne Datenübertragung Zeit erforderlich ist. Die Anfangsdaten werden im Taktzyklus Nr. 4 ausgegeben, wobei die Ausgabedaten Dout bei der Anstiegsflanke des externen Taktsignals extCLK im Taktzy klus Nr. 5 bestimmt werden. Danach werden Spaltenadressensi gnale in Übereinstimmung mit einer vorgegebenen Sequenz intern erzeugt, um die Spaltenwahl auszuführen, wovon die Startadresse durch das von außen angelegte Adressensignal bezeichnet wird und ein Lesen von Daten kontinuierlich ausgeführt wird. Bei jeder der Anstiegsflanken des externen Taktsignals extCLK in den Taktzyklen Nr. 6, 7 und 8 werden Daten bestimmt und durch eine externe Vorrichtung abgetastet.

Die Anzahl von Taktzyklen zwischen dem Anlegen des Lesebefehls bis zum Auftreten gültiger Daten wird CAS-Latenzzeit genannt.

Die Anzahl von Daten pro Datenausgabeanschluß, die nacheinander als Antwort auf einen Lesebefehl gelesen werden, wird Daten blocklänge (= Burst-Länge) genannt. Fig. 21 zeigt beispielhaft die Leseoperation, die mit der CAS-Latenzzeit 2 und mit der Datenblocklänge 4 ausgeführt wird.

Bei der Anstiegsflanke des externen Taktsignals extCLK im Taktzyklus Nr. 9 sind das Zeilenadressen-Freigabesignal /RAS und das Schreibfreigabesignal /WE auf niedrigen Pegel gesetzt, während das Spaltenadressen-Freigabesignal /CAS auf hohen Pegel gesetzt ist. Diese Kombination von Zuständen von Steuersignalen wird Vorladungsbefehl genannt, der eine Vorladung der Matrix befiehlt. Somit wird die gewählte Zeile intern in den nicht gewählten Zustand gesteuert, wobei die Speicherzellenmatrix in einen vorgegebenen vorgeladenen Zustand zurückkehrt, so daß die synchrone Halbleiterspeichervorrichtung in den Bereitschaftszu stand eintritt.

Wie in Fig. 21 gezeigt ist, nimmt die Vorrichtung das externe Signal synchron mit dem externen Taktsignal extCLK in Empfang, so daß eine bestimmte Taktung jedes Steuersignals in bezug auf das externe Taktsignal extCLK festgelegt ist und es nicht notwendig ist, wegen eines Versatzes jedes Steuersignals oder dergleichen eine Taktungsspanne zu berücksichtigen. Daher kann die interne Operation mit höheren Takten ausgeführt werden, ferner ist ein schnellerer Zugriff zulässig. Außerdem ist eine schnelle Datenübertragung möglich, da die Daten Dout synchron mit dem externen Taktsignal extCLK ausgegeben werden.

Fig. 22 zeigt schematisch die Struktur eines Abschnitts der synchronen Halbleiterspeichervorrichtung, der auf das Lesen von Daten bezogen ist. In Fig. 22 enthält die synchrone Halbleiter speichervorrichtung eine Speicherzellenmatrix 900, die ein von außen angelegtes Adressensignal synchron mit dem Taktsignal in Empfang nimmt und interne Zeilen- und Spaltenadressensignale erzeugt, eine Zeilenwählschaltung 904, die die adressierte Zeile (Wortleitung) in der Speicherzellenmatrix 900 in den gewählten Zustand in Übereinstimmung mit dem vom Adresseneinga bepuffer 902 empfangenen internen Zeilenadressensignal ansteu ert, eine Spaltenwählschaltung 906, die die adressierte Spalte (Bitleitungspaar) in der Speicherzellenmatrix 900 in Überein stimmung mit dem vom Adresseneingabepuffer 902 empfangenen internen Spaltenadressensignal wählt, eine Leseschaltung 908, die Daten der Speicherzelle in der von der Spaltenwählschaltung 906 gewählten Spalte während der Datenleseoperation liest, eine Ausgabeschaltung 910, die von der Leseschaltung 908 gelieferte Daten RD synchron mit einem internen Taktsignal CLKO empfängt und puffert, um externe Daten Dout zu erzeugen, wenn sie akti viert ist, einen Taktpuffer 912, der das von außen angelegte Taktsignal extCLK puffert, um interne Taktsignale intCLK und CLKO zu erzeugen, einen Befehlsdecodierer 914, der logische Zustände von von außen gelieferten Steuersignalen /RAS, /CAS und /WE synchron mit dem internen Taktsignal intCLK bestimmt, um ein das Ergebnis der Bestimmung repräsentierendes Signal zu erzeugen, und eine Steuerschaltung 916, die eine Operation ausführt, die in Übereinstimmung mit dem Ausgangssignal des Befehlsdecodierers 914 befohlen wird.

Die Steuerschaltung 916 enthält eine Zeilensteuerschaltung 916a, die bei Empfang eines Betriebsmodusbefehls (des Aktivie rungsbefehls und des Vorladungsbefehls), der auf die Zeilenwahl bezogen ist, vom Befehlsdecodierer 914 aktiviert wird und Operationen von Schaltungen steuert, die auf die Zeilenwahl bezogen sind, eine Spaltensteuerschaltung 916b, die bei Empfang von Befehlen (des Lesebefehls und eines Schreibbefehls, der das Schreiben von Daten befiehlt), die auf die Spaltenwahl bezogen sind, vom Befehlsdecodierer 914 aktiviert wird und Operationen von Schaltungen steuert, die auf die Spaltenwahl bezogen sind, und eine Ausgabesteuerschaltung 916c, die die Ausgabeschaltung 910 in Übereinstimmung mit einem Lesefreigabesignal OEMF akti viert, das von der Spaltensteuerschaltung 916b empfangen wird. Wenn ein Ausgabefreigabesignal (d. h. ein Ausgabepuffer-Freiga besignal) OEM von der Ausgabesteuerschaltung 916c aktiviert wird, wird die Ausgabeschaltung 910 aktiviert, damit sie syn chron mit dem internen Taktsignal CLKO Daten Dout erzeugt.

Die Zeilensteuerschaltung 916a steuert den Adresseneingabepuf fer 902 und die Zeilenwählschaltung 904 sowie eine Bitleitungs- Vorladungsschaltung und eine Leseverstärkerschaltung, die in der Figur nicht gezeigt sind, statt dessen ist in Fig. 22 nur die Zeilenwählschaltung 904 gezeigt. Die Spaltensteuerschaltung 916b aktiviert das Lesefreigabesignal OEMF, wenn ein Zugriffs befehl (der Lesebefehl) angelegt wird. Während das Lesefreiga besignal OEMF aktiv ist, werden die Spaltenwahl und das Lesen interner Daten ausgeführt. Die Spaltenwählschaltung 906 enthält einen Spaltendecodierer und E/A-Gatter, die die gewählte Spalte mit der internen Datenleitung verbinden. Die Leseschaltung 908 enthält eine Vorverstärkerschaltung zum Verstärken der Daten auf der internen Datenleitung. Die Leseschaltung kann ein Übertragungsgatter enthalten, das das Ausgangssignal der Vor verstärkerschaltung synchron mit dem internen Taktsignal intCLK überträgt, so weit dies entsprechend der internen Struktur notwendig ist.

Die Ausgabeschaltung 910 enthält eine Gatterschaltung, die von der Leseschaltung 908 angelegte Lesedaten RD synchron mit dem internen Taktsignal CLKO empfängt, sowie einen Ausgabepuffer, der seinerseits das Ausgangssignal dieser Gatterschaltung puffert und ausgibt, wenn das Ausgabefreigabesignal OME aktiv ist. Die Spaltensteuerschaltung 916b bestimmt einen Takt zum Eingeben der Spaltenadresse in den Adresseneingabepuffer 902, diese Operation ist jedoch um der Einfachheit willen in Fig. 22 nicht gezeigt.

Fig. 23 zeigt ein Beispiel einer Struktur eines in Fig. 22 gezeigten Taktpuffers. In Fig. 23 enthält der Taktpuffer 912 eine Pufferschaltung 912a, die das externe Taktsignal extCLK puffert und ein internes Taktsignal intCLK erzeugt, und eine Pufferschaltung 912b, die das externe Taktsignal extCLK puffert und ein internes Taktsignal CLKO zum Lesen erzeugt. Das interne Taktsignal intCLK und das interne Taktsignal CLKO zum Lesen sind zueinander synchron und werden stets erzeugt (falls kein Taktfreigabesignal verwendet wird).

Fig. 24 zeigt ein Beispiel einer Struktur einer OEMF-Signal- Erzeugungsschaltung, die in der in Fig. 22 gezeigten Spalten steuerschaltung 916b enthalten ist. In Fig. 24 enthält die OEMF-Signal-Erzeugungsschaltung einen Datenblocklängenzähler 920a, der synchron mit dem internen Taktsignal intCLK arbeitet, um ein Datenlesebefehlssignal /READ um eine Datenblocklängen zeit zu verzögern, und eine NAND-Schaltung 920b, die das Daten lesebefehlssignal /READ an einer ihrer beiden Eingänge emp fängt, sowie eine NAND-Schaltung 920c, die vom Datenblocklän genzähler 920a ein Rücksetzsignal /RST und das Ausgangssignal der NAND-Schaltung 920b empfängt. Die NAND-Schaltung 920b empfängt das Ausgangssignal der NAND-Schaltung 920c und erzeugt das Lesefreigabesignal OEMF. Das Lesebefehlssignal /READ nimmt während einer vorgegebenen Periode niedrigen Pegel an, d. h. ist im aktiven Zustand, wenn der Lesebefehl angelegt wird. Der Datenblocklängenzähler 920a arbeitet synchron mit dem internen Taktsignal intCLK, um das Lesebefehlssignal /READ um die Daten blocklängenperiode zu verschieben, und aktiviert das Rücksetz signal /RST, nachdem die Datenblocklängenperiode verstrichen ist. Die Operation der OEMF-Signal-Erzeugungsschaltung, die in Fig. 24 gezeigt ist, wird im folgenden mit Bezug auf den Zeitablaufplan von Fig. 25 beschrieben.

Wenn bei der Anstiegsflanke des externen Taktsignals extCLK ein Lesebefehl angelegt wird, erfaßt der in Fig. 22 gezeigte Be fehlsdecodierer 914 dieses Anlegen des Lesebefehls synchron mit dem internen Taktsignal intCLK und steuert das Lesebefehls signal /READ während einer vorgegebenen Periode in den aktiven Zustand mit niedrigem Pegel. Als Antwort auf die Aktivierung des Lesebefehlssignals /READ nimmt das Lesefreigabesignal OEMF von der NAND-Schaltung 920b den aktiven Zustand mit niedrigem Pegel an. Das Rücksetzsignal /RST ist auf hohem Pegel, wobei die NAND-Schaltung 920c an beiden Eingängen Signale mit hohem Pegel empfängt und sein Ausgangssignal auf niedrigen Pegel setzt. Dadurch behält das Lesefreigabesignal OEMF den aktiven Zustand mit hohem Pegel selbst dann bei, wenn das Lesebefehls signal /READ wieder auf hohen Pegel ansteigt. Während dieses Lesefreigabesignal OEMF aktiv ist, werden die Wahl der Spei cherzellenspalte und das Lesen von Daten aus der gewählten Speicherzelle unter der Steuerung der Spaltensteuerschaltung 916b ausgeführt.

Der Datenblocklängenzähler 920a, der die Datenblocklängenperi ode synchron mit dem internen Taktsignal intCLK zählt (Fig. 25 zeigt die Operation bei einer Datenblocklänge 4), steuert das Rücksetzsignal /RST in den aktiven Zustand mit niedrigem Pegel während einer Periode eines einzigen Taktzyklus, nachdem nach dem Anlegen des Lesebefehls vier Taktzyklen (Datenblock längenperiode) verstrichen sind. Wenn das Rücksetzsignal/RST auf niedrigen Pegel abfällt, nimmt das Ausgangssignal der NAND- Schaltung 920c hohen Pegel an, ferner steuert die NAND- Schaltung 920b, die an beiden Eingängen Signale mit hohem Pegel empfängt, das Lesefreigabesignal OEMF auf niedrigen Pegel. Dadurch wird das Ausgangssignal der NAND-Schaltung 920c auf hohem Pegel fixiert, während das Lesefreigabesignal OEMF selbst dann im inaktiven Zustand verbleibt, wenn das Rücksetzsignal/- RST zum hohen Pegel zurückkehrt.

Indem das Lesefreigabesignal OEMF nur während der Datenblock längenperiode aktiv gehalten wird, werden Daten mit der Daten blocklänge gelesen.

Fig. 26 zeigt beispielhaft Strukturen einer Ausgabesteuerschal tung 916c und einer Ausgabeschaltung 910, die in Fig. 22 ge zeigt sind. In Fig. 26 enthält die Ausgabesteuerschaltung 916c einen (CAS-Latenzzeit-1)-Taktschieber 916ca, der das Lese freigabesignal OEMF, das von der in Fig. 22 gezeigten Spalten steuerschaltung 916b erzeugt wird, um (CAS-Latenzzeit-1) Taktzyklen des internen Taktsignals intCLK verzögert. Der (CAS- Latenzzeit-1)-Taktschieber 916ca führt eine Schiebeoperation synchron mit dem internen Taktsignal intCLK aus und erzeugt ein Ausgabefreigabesignal (Ausgabepuffer-Freigabesignal) OEM durch Verzögern des Lesefreigabesignals OEMF um eine Periode aus (CAS-Latenzzeit-1) Taktzyklen.

Die Ausgabeschaltung 910 enthält eine Gatterschaltung 910a, die synchron mit dem internen Taktsignal CLKO arbeitet, um die internen Lesedaten von der in Fig. 22 gezeigten Leseschaltung 908 zu empfangen und zwischenzuspeichern, sowie eine Ausgabe pufferschaltung 910b, die aktiviert wird, wenn das Ausgabefrei gabesignal OEM aktiv ist, und von der Gatterschaltung 910a zwischengespeicherte Daten DD nach außen ausgibt.

Die Gatterschaltung 910a enthält einen Dreizustand-Inverterpuf fer 910aa, der aktiviert wird, um die internen Lesedaten RD zu invertieren, wenn das interne Taktsignal CLKO auf hohem Pegel ist, eine Inverterschaltung 910ab, die das Ausgangssignal des Dreizustand-Inverterpuffers 910aa invertiert und die internen Daten DD an die Ausgabepufferschaltung 910b anlegt, und eine Inverterschaltung 910ac, die die Ausgabedaten DD der Inverter schaltung 910ab invertiert und an einen Eingang der Inverter schaltung 910ab überträgt. Die Inverterschaltungen 910ab und 910ac bilden einen Inverter-Zwischenspeicher.

Die Ausgabepufferschaltung 910b enthält eine Inverterschaltung 910ba, die die Daten DD invertiert, eine UND-Schaltung 910bb, die das Ausgabefreigabesignal OEM und die Daten DD empfängt, eine UND-Schaltung 910bc, die das Ausgangssignal des Inverters 910ba und das Ausgabefreigabesignal OEM empfängt, einen n- Kanal-MOS-Transistor 910be, der durchgeschaltet wird, wenn das Ausgangssignal der UND-Schaltung 910be hohen Pegel besitzt, um Ausgabedaten Dout mit dem Vcc-Pegel der Leistungsversorgungs spannung zu erzeugen, sowie einen n-Kanal-MOS-Transistor 910be, der durchgeschaltet wird, wenn das Ausgangssignal der UND- Schaltung 910bc hohen Pegel besitzt, um Ausgabedaten Dout mit der Massespannung mit VSS-Pegel zu erzeugen. Jede der UND- Schaltungen 910bb und 910bc ist im allgemeinen aus einer NAND- Schaltung und einer Inverterschaltung gebildet. Nun werden mit Bezug auf den Zeitablaufplan in Fig. 27 die Operationen der Ausgabesteuerschaltung 916c und der Ausgabeschaltung 910, die in Fig. 26 gezeigt sind, beschrieben.

Die internen Taktsignale intCLK und CLKO werden synchron mit dem externen Taktsignal extCLK erzeugt. Daher wird der Dreizu stand-Inverterpuffer 910aa der Gatterschaltung 910a ständig wiederholt ein- und ausgeschaltet, so daß er wiederholt interne Lesedaten RD empfängt und zwischenspeichert.

Wenn der Lesebefehl im Taktzyklus Nr. 0 angelegt wird, nimmt das Lesefreigabesignal OEMF im Taktzyklus Nr. 0 den aktiven Zustand mit hohem Pegel an. Die folgende Beschreibung wird für die Operation gegeben, die mit einer CAS-Latenzzeit 2 und mit einer Datenblocklänge 4 ausgeführt wird. Entsprechend der Aktivierung des Lesefreigabesignals OEMF wird eine Speicher zelle gewählt und werden Daten aus der gewählten Speicherzelle unter der Steuerung der Spaltensteuerschaltung 916b gelesen (siehe Fig. 22).

Im Taktzyklus Nr. 1 werden als Antwort auf den Anstieg des internen Taktsignals CLKO interne Lesedaten RD von Gatterschal tung 910a empfangen und als Antwort auf die Abstiegsflanke des internen Taktsignals CLKO zwischengespeichert. Da die CAS- Latenzzeit 2 ist, wird das Ausgabefreigabesignal OEM vom (CAS- Latenzzeit-1)-Taktschieber 916ca synchron mit dem internen Taktsignal intCLK im Taktzyklus Nr. 1 aktiviert. Wenn das Ausgabefreigabesignal OEM den aktiven Zustand mit hohem Pegel annimmt, wird die Ausgabepufferschaltung 910b aktiviert, um den Ausgabezustand mit niedriger Impedanz anzunehmen, wobei sie die von der Gatterschaltung 910a angelegten Daten puffert und ausgibt.

Da die Datenblocklänge 4 ist, wird das Lesefreigabesignal OEMF im Taktzyklus Nr. 4 deaktiviert, so daß die Leseoperation der Leseschaltung 908 (siehe Fig. 22) gesperrt wird. Das interne Taktsignal CLKO wird stets erzeugt, so daß die Operation des Empfangens und Zwischenspeicherns der internen Lesedaten RD wiederholt wird. Im Taktzyklus Nr. 4 nimmt die Gatterschaltung 910a die letzten Datenblocklängen-Daten synchron mit der An stiegsflanke des internen Taktsignals CLKO in Empfang, um sie synchron mit dessen Abstiegsflanke zwischenzuspeichern.

Nachdem die letzten der Daten der Datenblocklänge ausgegeben worden sind, wird das Ausgabefreigabesignal OEM im Taktzyklus Nr. 5 deaktiviert, damit es niedrigen Pegel annimmt, ferner nimmt die Ausgabepufferschaltung 910b den Ausgabezustand mit hoher Impedanz an. Dadurch werden die Daten mit Datenblocklänge 4 nacheinander synchron mit dem externen Taktsignal extCLK ausgegeben.

Ein schraffierter Bereich in dem Zeitablaufplan von Fig. 27 ist ein Bereich ungültiger Daten.

Fig. 28 zeigt eine weitere Struktur einer synchronen Halblei terspeichervorrichtung. Die in Fig. 28 gezeigte synchrone Halbleiterspeichervorrichtung unterscheidet sich von der in Fig. 22 gezeigten synchronen Halbleiterspeichervorrichtung dadurch, daß sie eine Funktion zum Maskieren der von der Ausga beschaltung 910 ausgegebenen Daten besitzt. Genauer enthält die in Fig. 28 gezeigte synchrone Halbleiterspeichervorrichtung eine Schaltung 930 zum Erzeugen eines internen Maskierungsbe fehlssignals, die auf einen von außen angelegten Datenausgangs maskierungsbefehl DQM anspricht, um ein internes Maskierungsbe fehlssignal DQMO zu erzeugen, das sie synchron mit dem internen Taktsignal intCLK an die Ausgabesteuerschaltung 916c ausgibt. Die Ausgabesteuerschaltung 916c steuert das Ausgabefreigabesi gnal OEM in den inaktiven Zustand und setzt die Ausgabeschal tung 910 in den Zustand mit hoher Impedanz, wenn das interne Maskierungsbefehlssignal DQMO von der Schaltung 930 zur Erzeu gung des internen Maskierungsbefehlssignals aktiv ist und angibt, daß die Datenausgabe maskiert werden soll. Die von der obigen Struktur verschiedenen Strukturen sind die gleichen wie jene in Fig. 22, ferner tragen entsprechende Abschnitte die gleichen Bezugszeichen.

Fig. 29 zeigt eine Struktur der in Fig. 28 gezeigten Schaltung 930 zur Erzeugung des internen Maskierungsbefehlssignals. Wie in Fig. 29 gezeigt ist, enthält die Schaltung 930 zur Erzeugung des internen Maskierungsbefehlssignals einen Eingabepuffer 930a, der den von außen angelegten Datenmaskierungsbefehl DQM empfängt und puffert, eine Einzelimpuls-Erzeugungsschaltung 930b, die als Antwort auf die Anstiegsflanke des internen Taktsignals intCLK ein Einzelimpulssignal erzeugt, wenn das vom Eingabepuffer 930a empfangene Signal aktiv ist, sowie eine Zwischenspeicherschaltung 930c, die ein Einzelimpulssignal DQMOF von der Einzelimpuls-Erzeugungsschaltung 930b synchron mit dem internen Taktsignal intCLK zwischenspeichert.

In der in Fig. 29 gezeigten Struktur der Schaltung 930 zur Erzeugung eines internen Maskierungsbefehlssignals wird die Datenausgabe im nächsten Taktzyklus maskiert, wenn der von außen angelegte Datenmaskierungsbefehl DQM aktiv wird.

Fig. 30 zeigt ein Beispiel der Struktur der in Fig. 29 gezeig ten Einzelimpuls-Erzeugungsschaltung 930b. Wie in Fig. 30 ge zeigt ist, enthält die Einzelimpuls-Erzeugungsschaltung 930b eine UND-Schaltung 930ba, die das interne Taktsignal intCLK und das Ausgangssignal DQMi vom Eingabepuffer empfängt, eine Inver tierungs-/Verzögerungsschaltung 930bb, die das Ausgangssignal der UND-Schaltung 930ba invertiert und um eine vorgegebene Zeit verzögert, sowie eine UND-Schaltung 930bc, die das Ausgangs signal der UND-Schaltung 930b sowie das Ausgangssignal der Invertierungs-/Verzögerungsschaltung 930bb empfängt und das Signal DQMOF ausgibt. Das Signal DQMi von dem in Fig. 29 ge zeigten Eingabepuffer 930a ist auf hohem Pegel, wenn es aktiv ist. Wenn der Maskierungsbefehl angelegt wird, steigt das Ausgangssignal der UND-Schaltung 930ba als Antwort auf den Anstieg des internen Taktsignals intCLK auf hohen Pegel eben falls auf hohen Pegel, ferner nimmt das Signal DQMOF während einer vorgegebenen Periode den aktiven Zustand mit hohem Pegel an.

Die Struktur der in Fig. 30 gezeigten Einzelimpuls-Erzeugungs schaltung kann durch ein Setz/Rücksetz-Flipflop ersetzt sein, das gesetzt wird, wenn das Ausgangssignal der UND-Schaltung 930ba hohen Pegel besitzt, und zurückgesetzt wird, wenn eine vorgegebene Zeit verstrichen ist. Dieses Setz/Rücksetz-Flipflop gibt das Signal DQMOF aus.

Fig. 31 zeigt ein Beispiel einer Struktur der in Fig. 29 ge zeigten Zwischenspeicherschaltung 930c. In Fig. 31 enthält die Zwischenspeicherschaltung 930c einen Inverter 930ca, der das Signal DQMOF invertiert, eine NAND-Schaltung 930cb, die das interne Taktsignal intCLK und das Signal DQMOF empfängt, eine NAND-Schaltung 930cc, die das Ausgangssignal des Inverters 930ca und das interne Taktsignal intCLK empfängt, eine NAND- Schaltung 930cd, die an einem ihrer beiden Eingänge das Aus gangssignal der NAND-Schaltung 930cb empfängt, sowie eine NAND- Schaltung 930ce, die die Ausgangssignale der NAND-Schaltungen 930cc und 930cd empfängt. Das Ausgangssignal der NAND-Schaltung 930ce wird an den anderen Eingang der NAND-Schaltung 930cd angelegt. Die NAND-Schaltung 930cd erzeugt das interne Maskie rungsbefehlssignal DQMO.

In der in Fig. 31 gezeigten Zwischenspeicherschaltung 930c arbeiten die NAND-Schaltungen 930cb und 930cc als Inverter, der das Signal DQMOF durchläßt, wenn das interne Taktsignal intCLK hohen Pegel besitzt. Die NAND-Schaltungen 930cd und 930ce bilden eine Zwischenspeicherschaltung und zwischenspeichern die von den NAND-Schaltungen 930cd und 930cc angelegten Signale. Wenn das Signal DQMOF aktiv wird, wird es in diese Zwischen speicherschaltung synchron mit dem internen Taktsignal intCLK eingegeben und während des momentanen Taktzyklus im Zwischen speicherungszustand gehalten. Nun wird mit Bezug auf das Si gnalformdiagramm von Fig. 32 die Operation der in den Fig. 29 bis 31 gezeigten Schaltung zur Erzeugung des internen Maskie rungsbefehlssignals beschrieben.

Im Taktzyklus Nr. 0 wird das von außen angelegte Maskierungsbe fehlssignal DQM auf hohen Pegel gesteuert und bei der Anstiegs flanke des externen Taktsignals extCLK im Taktzyklus Nr. 1 auf hohem Pegel gehalten. Das interne Taktsignal intCLK wird syn chron mit dem externen Taktsignal extCLK erzeugt, wobei das Signal DQMOF von der in Fig. 30 gezeigten Einzelimpuls-Erzeu gungsschaltung 930b während einer vorgegebenen Periode als Antwort auf den Anstieg des internen Taktsignals intCLK hohen Pegel annimmt. Wenn das interne Taktsignal intCLK hohen Pegel besitzt, empfängt die Zwischenspeicherschaltung 930c das ange legte Signal. Daher wird das Signal DQMOF mit hohem Pegel in die Zwischenspeicherschaltung 930c eingegeben, wobei das in terne Maskierungsbefehlssignal DQMO auf hohen Pegel ansteigt. Während das interne Taktsignal intCLK auf hohem Pegel ist, hält das Signal DQMOF den hohen Pegel. Wenn das interne Taktsignal intCLK auf niedrigen Pegel fällt, nehmen die Ausgangssignale der NAND-Schaltungen 930cb und 930cc den hohen Pegel an, ferner nimmt die Zwischenspeicherschaltung 930c den Zwischenspeiche rungszustand an.

Im Taktzyklus Nr. 2 steigt das interne Taktsignal intCLK erneut auf hohen Pegel an. Falls der von außen gelieferte Maskierungs befehl DQM zum Zeitpunkt dieses Anstiegs niedrig ist, ist das Signal DQMOF von der Einzelimpuls-Erzeugungsschaltung 930b auf niedrigem Pegel, so daß das interne Maskierungsbefehlssignal DQMO von der Zwischenspeicherschaltung 930c synchron mit diesem Anstieg des internen Taktsignals intCLK auf niedrigen Pegel gesteuert wird. Das Ausgabefreigabesignal OEM wird in Überein stimmung mit dem internen Maskierungsbefehlssignal DQMO deakti viert. Wenn der Maskierungsbefehl bei der Anstiegsflanke im Taktzyklus Nr. 1 von außen angelegt wird, werden die im Taktzy klus Nr. 2 auszugebenden Daten maskiert.

Fig. 33 zeigt schematisch eine Struktur der in Fig. 28 gezeig ten Ausgabesteuerschaltung 916c. In Fig. 33 enthält die Ausga besteuerschaltung 916c einen (CAS-Latenzzeit-2)-Taktschieber 940a, der das interne Lesefreigabesignal OEMF von der Spalten steuerschaltung 916b (siehe Fig. 28) um (CAS-Latenzzeit-2) Taktzyklen verzögert, einen Inverter 940b, der das interne Maskierungsbefehlssignal DQMO invertiert, eine UND-Schaltung 940c, die die Ausgangssignale des (CAS-Latenzzeit-2)-Takt schiebers 940a und des Inverters 940b empfängt, sowie einen Einzeltaktschieber 940d, der das Ausgangssignal der UND-Schal tung 940c um einen Taktzyklus des internen Taktsignals intCLK verzögert. Das Ausgabefreigabesignal OEM wird vom Einzeltakt schieber 940d erzeugt.

Sowohl der (CAS-Latenzzeit-2)-Taktschieber 940a als auch der Einzeltaktschieber 940d ist eine Schaltung, die eine Schie beoperation synchron mit dem internen Taktsignal intCLK aus führt und die gleiche Grundstruktur wie die in Fig. 31 gezeigte Zwischenspeicherschaltung besitzt.

Die Struktur der Ausgabeschaltung ist die gleiche wie jene in Fig. 26. Die Ausgabeschaltung gibt die Daten synchron mit dem internen Taktsignal intCLK aus, wenn das Ausgabefreigabesignal OEM vom Einzeltaktschieber 940d aktiv ist.

Fig. 34 zeigt einen Zeitablaufplan der Datenlesesequenz der in Fig. 28 gezeigten synchronen Halbleiterspeichervorrichtung. Fig. 34 zeigt die Datenleseoperation, die mit der CAS-Latenz zeit 2 und mit der Datenblocklänge 4 ausgeführt wird. Bei der CAS-Latenzzeit 2 führt der (CAS-Latenzzeit-2) Taktschieber 940a, der in Fig. 33 gezeigt ist, keine Verzögerung aus, so daß das Lesefreigabesignal OEMF und das Ausgangssignal OEMFS des (CAS-Latenzzeit-2)-Taktschiebers 940a gleichzeitig erzeugt werden. Die Datenleseoperation in der in Fig. 28 gezeigten synchronen Halbleiterspeichervorrichtung wird im folgenden mit Bezug auf die Fig. 28 bis 34 beschrieben.

Im Taktzyklus Nr. 0 wird der Lesebefehl angelegt. In Überein stimmung mit diesem Lesebefehl wird das Lesefreigabesignal OEMF im Taktzyklus Nr. 0 in den aktiven Zustand mit hohem Pegel gesteuert und während der Datenblocklängenperiode aktiv gehal ten. Gleichzeitig wird das Signal OEMFS vom (CAS-Latenz zeit-2)-Taktschieber 940a in ähnlicher Weise in den aktiven Zustand mit hohem Pegel gesteuert. In Übereinstimmung mit dem Lesefreigabesignal OEMF werden die Wahl der Spalte der Spei cherzellen und das Lesen der internen Daten intern ausgeführt.

Bei der Anstiegsflanke des Taktsignals extCLK im Taktzyklus Nr. 1 wird das von außen angelegte Maskierungsbefehlssignal DQM auf hohen Pegel gesetzt, um den Befehl zum Maskieren der Daten ausgabe zu erzeugen. Als Antwort auf diesen Datenausgabemaskie rungsbefehl steigt das interne Maskierungsbefehlssignal DQMO während einer Taktzyklusperiode im Taktzyklus Nr. 1 auf hohen Pegel an, ferner nimmt das Ausgangssignal des in Fig. 33 ge zeigten Inverters 940b den niedrigen Pegel an. Selbst wenn das interne Maskierungsbefehlssignal DQMO aktiviert ist, wird dieses Signal in den in Fig. 33 gezeigten Einzeltaktschieber 940d eingegeben, so daß das Ausgabefreigabesignal OEM im Takt zyklus Nr. 1 den aktiven Zustand beibehält. Dadurch erzeugt die Ausgabeschaltung die internen Lesedaten DD entsprechend den Lesedaten RD, die von der Leseschaltung intern gelesen werden, und gibt sie nach außen aus.

Im Taktzyklus Nr. 2 nimmt das Ausgabefreigabesignal OEM von dem in Fig. 33 gezeigten Einzeltaktschieber 940d den inaktiven Zustand mit niedrigem Pegel für eine Taktzyklusperiode entspre chend dem internen Maskierungsbefehlssignal DQMO an, so daß die Ausgabeschaltung den Ausgabezustand mit hoher Impedanz annimmt. Obwohl die internen Lesedaten RD an die Ausgabeschaltung über tragen werden, werden sie nicht nach außen ausgegeben, da die Datenausgabe maskiert ist.

Der Datenausgabemaskierungsbefehl DQM wird nur bei der An stiegsflanke des externen Taktsignals extCLK im Taktzyklus Nr. 1 aktiviert. Daher wird das interne Maskierungsbefehls signal DQMO in den Taktzyklen Nr. 2, 3 und 4 erneut inaktiv, so daß das Ausgabefreigabesignal OEM in den Taktzyklen Nr. 3 und 4 erneut den aktiven Zustand mit hohem Pegel annimmt und die Ausgabeschaltung die internen Lesedaten DD in Übereinstimmung mit den internen Lesedaten RD erzeugt und nach außen ausgibt.

Wie in Fig. 34 gezeigt ist, wird der Datenausgabemaskierungsbe fehl DQM im Taktzyklus Nr. 1 aktiviert, so daß die Datenausgabe im zweiten Taktzyklus maskiert werden kann. Dadurch ist es möglich, daß der externe Prozessor lediglich notwendige Daten empfängt.

In den Strukturen der Ausgabesteuerschaltung und der Ausgabe schaltung, die in Fig. 26 gezeigt sind, werden ungültige Daten wie aus Fig. 27 ersichtlich von Dout2 ausgegeben, falls die internen Daten DD von der Gatterschaltung nicht eindeutig sind, d. h. falls die Vorbereitungszeit tS der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM nicht ausreicht, wenn das Ausgabefreigabesignal OEM vom niedrigen zum hohen Pegel wechselt. Falls die Vorbereitungszeit tS der internen Daten DD in bezug auf den Anstieg des Ausgabefreigabesignals OEM ausrei chend lang ist und die internen Daten DD zum Zeitpunkt der Aktivierung des Ausgabefreigabesignals OEM bereits bestimmt sind, werden als führende Daten keine ungültigen Daten ausgege ben, wie aus den Ausgabedaten Dout1 in Fig. 27 ersichtlich ist.

Wenn das Ausgabefreigabesignal OEM deaktiviert wird und vom hohen Pegel zum niedrigen Pegel wechselt, müssen die internen Daten BD den festen Zustand halten. Somit wären in den Ausgabe daten Dout1 wie in Fig. 27 gezeigt ungültige Daten vorhanden, falls die Haltezeit tH der internen Daten DD in bezug auf die Deaktivierung des Ausgabefreigabesignals OEM kurz ist. Falls die Haltezeit tH ausreichend lang ist, werden keine ungültigen Daten ausgegeben, wie aus den Ausgabedaten Dout2 in Fig. 27 hervorgeht.

Die internen Daten DD werden in die Ausgabeschaltung synchron mit dem internen Taktsignal CLKO eingegeben, wobei sich das Ausgabefreigabesignal OEM ebenfalls synchron mit dem internen Taktsignal intCLK ändert. Diese internen Taktsignale CLKO und intCLK werden aus dem externen Tatksignal extCLK erzeugt und miteinander synchronisiert. Daher ändern sich das Ausgabefrei gabesignal OEM und die internen Daten DD im wesentlichen gleichzeitig, so daß es schwierig ist, sowohl die Vorberei tungszeit tS als auch die Haltezeit tH ausreichend zu erhöhen. Daher werden die Takte für die Erzeugung der internen Daten DD und des Ausgabefreigabesignals OEM vollständig gegeneinander verschoben. Im Ergebnis wird das Ausgabefreigabesignal OEM in bezug auf die internen Daten DD lediglich vorwärts oder rück wärts verschoben, weshalb entweder die Vorbereitungszeit tS oder die Haltezeit tH abnimmt, so daß die in Fig. 27 gezeigten Ausgabedaten Dout1 oder Dout2 als Ausgabedaten erhalten werden und die ungültigen Daten nur schwer beseitigt werden können.

Falls diese ungültigen Daten Spezifikationswerte erfüllen, die mit den Aufbau- und Haltezeiten der Ausgabedaten Dout in bezug auf das externe Taktsignal extCLK sowie mit der Zugriffszeit (d. h. der Zeit vom Anlegen des Lesebefehls bis zum Lesen gültiger Daten) in Beziehung stehen, entsteht im wesentlichen kein Problem, da diese ungültigen Daten bei der Datenverarbei tung nicht abgetastet werden und gültige Daten korrekt abgeta stet werden. Falls jedoch die ungültigen Daten ausgegeben werden, ändern sich die Ausgabedaten Dout in einer kurzen Periode, so daß in der Ausgabeschaltung ein Leistungsversor gungsrauschen auftritt und eine Fehlfunktion hervorrufen kann. Insbesondere dann, wenn das Leistungsversorgungsrauschen in der Systemleistungsversorgung auftritt, verändert eine Betriebslei stungsversorgungsspannung in einem Prozessor die Abtastung der Daten, was Fehlfunktionen (z. B. einen Fehler bei der Bestim mung hoher/niedriger Pegel, eine Fehlfunktion der Schaltung aufgrund einer Abweichung von Eingangs- und Ausgangstakten der Daten voneinander) zur Folge hat. Daher kann die Datenverarbei tung nicht genau ausgeführt werden, wobei es unmöglich ist, ein System zu konstruieren, das genau arbeiten kann. Falls solche ungültigen Daten auftreten, ist es notwendig, die Zugriffszeit mit einer Spanne für die ungültigen Daten zu bestimmen, was das Problem zur Folge hat, daß die Zugriffszeit nicht reduziert werden kann.

Falls die in Fig. 33 gezeigte Ausgabesteuerschaltung für die Datenausgabe verwendet wird, entstehen Probleme im Zusammenhang mit dem Ausgabefreigabesignal OEM wegen der Aufbau- und Halte zeiten für die führenden und letzten Datenblockdaten, wie be reits mit Bezug auf Fig. 27 diskutiert worden ist, sowie wegen der Datenmaskierung.

Wie in Fig. 31 gezeigt ist, ändert sich das interne Datenmas kierungsbefehlssignal DQMO synchron mit dem internen Taktsignal intCLK. Daher ändert sich auch das Ausgabefreigabesignal OEM synchron mit dem internen Taktsignal intCLK. Aus diesem Grund entsteht für die Aufbau- und Haltezeiten in bezug auf die Deaktivierung und die Aktivierung des Ausgabefreigabesignals zu dem Zeitpunkt, zu dem der Datenmaskierungsbefehl eingegeben wird, ein Problem.

Wie in Fig. 34 gezeigt ist, treten zum Zeitpunkt der Datenaus gabemaskierung (Ausgabedaten Dout1) ungültige Daten auf, falls die Haltezeit tH der internen Daten DD(0) in bezug auf die Deaktivierung des Ausgabefreigabesignals OEM im Taktzyklus Nr. 2 kurz ist. Falls die Vorbereitungszeit tS dritter Daten DD(2) zum Zeitpunkt der Aktivierung des Ausgabefreigabesignals OEM im Taktzyklus Nr. 3 kurz ist, werden in gleicher Weise ungültige Daten ausgegeben, wie aus den Ausgabedaten Dout2 in Fig. 34 hervorgeht. Daher werden die ungültigen Daten ausgege ben, wenn die Datenausgabe maskiert werden soll, so daß in den Schaltungen aufgrund von Leistungsversorgungsrauschen und dergleichen Fehlfunktionen auftreten.

Der Erfindung liegt die Aufgabe zugrunde, eine synchrone Halb leiterspeichervorrichtung mit einer Ausgabeschaltung zu schaf fen, die die Ausgabe ungültiger Daten zuverlässig verhindern kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1. Weiterbildungen der Erfindung sind in den Abhängigen Ansprüchen angegeben.

Zusammengefaßt besitzt eine Haltleiterspeichervorrichtung der Erfindung eine Struktur zum Übertragen lediglich gültiger Daten an eine Ausgabepufferschaltung. Daher wird eine Gatterschal tung, die interne Lesedaten zur Ausgabepufferschaltung über trägt, nur während einer notwendigen Periode durchgeschaltet.

Gemäß einem weiteren Merkmal der Erfindung wird eine Ausgabe steuerschaltung geschaffen, die eine ausreichend lange Vorbe reitungszeit und eine ausreichend lange Haltezeit interner Daten in bezug auf ein Ausgabefreigabesignal sicherstellen kann.

Genauer enthält eine Halbleiterspeichervorrichtung gemäß der Erfindung mehrere Speicherzellen, eine Gatterschaltung zum Durchschalten von Daten einer ausgewählten Speicherzelle aus mehreren Speicherzellen im Datenlesemodus, eine Ausgabeschal tung zum Ausgeben der von der Gatterschaltung eingegebenen Daten nach außen, wenn die Datenausgabe freigegeben ist, und eine Ausgabesteuerschaltung, die die Gatterschaltung synchron mit einem Taktsignal durchschaltet. Die Ausgabesteuerschaltung enthält eine Einrichtung zum Sperren der Gatterschaltung unab hängig vom Taktsignal als Antwort auf die Sperrung der Daten ausgabe.

Im Datenausgabe-Sperrzustand, d. h. dann, wenn die Ausgabe von Daten von der Ausgabeschaltung gesperrt ist, ist die Gatter schaltung zum Übertragen der Lesedaten an die Ausgabeschaltung unabhängig von dem Taktsignal gesperrt, um die Übertragung von Daten zu verhindern. Dadurch werden nur die auszugebenden Daten an die Ausgabeschaltung übertragen, wodurch die Ausgabe ungül tiger Daten nach außen verhindert werden kann.

Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführun gen, die auf die beigefügten Figuren Bezug nimmt. Von den Figuren zeigen:

Fig. 1 schematisch die Gesamtstruktur einer Halbleiterspei chervorrichtung gemäß einer ersten Ausführung der Er findung;

Fig. 2A ein Beispiel einer Struktur des in Fig. 1 gezeigten Takteingabepuffers;

Fig. 2B ein Signalformdiagramm zur Erläuterung der Funktions weise der in Fig. 2A gezeigten Schaltung;

Fig. 3A ein weiteres Beispiel einer Struktur des in Fig. 1 gezeigten Takteingabepuffers;

Fig. 3B ein Signalformdiagramm zur Erläuterung der Funktions weise der in Fig. 3A gezeigten Schaltung;

Fig. 4A eine nochmals weitere Struktur des in Fig. 1 gezeigten Takteingabepuffers;

Fig. 4B ein Signalformdiagramm zur Erläuterung der Funktions weise der in Fig. 4A gezeigten Schaltung;

Fig. 5 schematisch eine Struktur eines Hauptabschnitts der Halbleiterspeichervorrichtung gemäß der ersten Ausfüh rung der Erfindung;

Fig. 6 schematisch eine Struktur eines (CAS-Latenzzeit-2)- Taktschiebers nach Fig. 5;

Fig. 7 ein Signalformdiagramm zur Erläuterung der Funktions weise der in Fig. 6 gezeigten Schaltung;

Fig. 8A ein Beispiel einer Struktur eines Einzeltaktschiebers der Fig. 5 und 6;

Fig. 8B einen Zeitablaufplan zur Erläuterung der Funktionsweise des Einzeltaktschiebers nach Fig. 8A;

Fig. 9 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 5 gezeigten Schaltung;

Fig. 10 schematisch eine Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer zweiten Aus führung der Erfindung;

Fig. 11 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 10 gezeigten Schaltung;

Fig. 12 schematisch eine Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer dritten Aus führung der Erfindung;

Fig. 13 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 12 gezeigten Schaltung;

Fig. 14 schematisch eine Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer fünften Aus führung der Erfindung;

Fig. 15 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 14 gezeigten Schaltung;

Fig. 16 schematisch eine Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer fünften Aus führung der Erfindung;

Fig. 17 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 16 gezeigten Schaltung;

Fig. 18 schematisch eine Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer sechsten Aus führung der Erfindung;

Fig. 19 einen Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 18 gezeigten Schaltung;

Fig. 20 schematisch eine Struktur einer Schaltung für die Ausführung der in dem Signalformdiagramm von Fig. 19 gezeigten Zwischenspeicherung;

Fig. 21 den bereits erwähnten Zeitablaufplan zur Erläuterung einer Datenleseoperation einer synchronen Halbleiter speichervorrichtung;

Fig. 22 schematisch die bereits erwähnte Gesamtstruktur der synchronen Halbleiterspeichervorrichtung;

Fig. 23 schematisch die bereits erwähnte Struktur des in Fig. 22 gezeigten Taktpuffers;

Fig. 24 schematisch die bereits erwähnte Struktur des in Fig. 22 gezeigten Abschnitts zur Erzeugung eines Si gnals OEMF;

Fig. 25 den bereits erwähnten Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 24 gezeigten Schaltung;

Fig. 26 schematisch die bereits erwähnte Struktur einer Ausga besteuerschaltung und einer Ausgabeschaltung, die in Fig. 22 gezeigt sind;

Fig. 27 den bereits erwähnten Zeitablaufplan zur Erläuterung der Funktionsweise der in Fig. 26 gezeigten Schaltung;

Fig. 28 schematisch die bereits erwähnte weitere Struktur einer Halbleiterspeichervorrichtung;

Fig. 29 schematisch die bereits erwähnte Struktur der in Fig. 28 gezeigten Schaltung zur Erzeugung eines inter nen Maskierungsbefehlssignals;

Fig. 30 das bereits erwähnte Beispiel einer Struktur der in Fig. 29 gezeigten Einzelimpuls-Erzeugungsschaltung;

Fig. 31 schematisch die bereits erwähnte Struktur der in Fig. 29 gezeigten Zwischenspeicherschaltung;

Fig. 32 den bereits erwähnten Zeitablaufplan zur Erläuterung der Funktionsweise der in den Fig. 29 bis 31 gezeigten Schaltungen;

Fig. 33 schematisch die bereits erwähnte Struktur der in Fig. 28 gezeigten Ausgabesteuerschaltung; und

Fig. 34 den bereits erwähnten Zeitablaufplan zur Erläuterung einer Datenleseoperation der in Fig. 28 gezeigten Halb leiterspeichervorrichtung.

Erste Ausführung

Fig. 1 zeigt schematisch die Struktur eines Datenleseabschnitts einer synchronen Halbleiterspeichervorrichtung gemäß einer ersten Ausführung der Erfindung. Ähnlich wie die oben beschrie bene synchrone Halbleiterspeichervorrichtung enthält auch die in Fig. 1 gezeigte synchrone Halbleiterspeichervorrichtung eine Speicherzellenmatrix 900, eine Spaltenwählschaltung 906 zum Wählen einer adressierten Spalte in der Speicherzellenmatrix, eine Leseschaltung 908 zum Lesen von Daten einer durch die Spaltenwählschaltung 906 gewählten Speicherzelle sowie eine Ausgabeschaltung 910 zum Ausgeben interner Lesedaten RD von der Leseschaltung 908 als Ausgabedaten Dout nach außen.

Ähnlich wie die in Fig. 26 gezeigte Struktur enthält die Ausga beschaltung 910 eine Gatterschaltung 910a, die als Antwort auf ein Taktsignal durchgeschaltet wird, um aus internen Lesedaten RD interne Daten DD zu erzeugen, und einen Ausgangspuffer 910b, der die internen Daten DD puffert, um Ausgabedaten Dout zu erzeugen.

Die synchrone Halbleiterspeichervorrichtung enthält ferner einen Takteingabepuffer 2, der das externe Taktsignal extCLK empfängt und das interne Taktsignal intCLK erzeugt, das mit dem externen Taktsignal extCLK synchronisiert ist, einen Befehlsde codierer 914, der von außen gelieferte Steuersignale /RAS, /CAS und WE empfängt und logische Zustände dieser Steuersignale bei der Anstiegsflanke des internen Taktsignals intCLK bestimmt, um den angelegten Befehl zu identifizieren, sowie eine Spalten steuerschaltung 916, die die Spaltenwähloperation in Überein stimmung mit dem internen Lesebefehlssignal/READ vom Befehlsde codierer 914 steuert.

Die Spaltensteuerschaltung 916b enthält eine OEMF-Signal-Erzeu gungsschaltung 920, die in Übereinstimmung mit einem internen Lesebefehlssignal /READ vom Befehlsdecodierer 914 ein Signal OEMF erzeugt, das während einer Datenblocklängenperiode aktiv ist, und eine Wähl/Lese-Steuerschaltung 921, die als Antwort auf die Aktivierung des Signals OEMF aktiviert wird, um die Operation der Spaltenwählschaltung 906 und der Leseschaltung 908 zu steuern. Die OEMF-Signal-Erzeugungsschaltung 920 besitzt die gleiche Struktur wie jene, die in Fig. 24 gezeigt ist.

Die synchrone Halbleiterspeichervorrichtung enthält ferner eine Datenausgabe-Steuerschaltung 1, die das Signal OEMF von der OEMF-Signal-Erzeugungsschaltung 920 und den von außen geliefer ten Datenausgabemaskierungsbefehl DQM empfängt und das interne Taktsignal intCLKO für die Datenausgabe und das Ausgabefreiga besignal OEM erzeugt. Die Datenausgabe-Steuerschaltung 1 legt das Ausgabefreigabesignal (Ausgabepuffer-Freigabesignal) OEM an einen in der Ausgabeschaltung 910 enthaltenen Ausgangspuffer 910b an und legt das interne Taktsignal intCLKO für die Ausgabe an die Gatterschaltung 910a an.

Die Datenausgabe-Steuerschaltung 1 sperrt die Gatterschaltung 910a, um die Übertragung der von der Leseschaltung 908 empfan genen internen Lesedaten RD an den Ausgangspuffer 910b zu verhindern, wenn die Datenausgabe maskiert ist und wenn sich der Zustand des Ausgabefreigabesignals OEM in den gesperrten Zustand ändert. Wenn das Ausgabefreigabesignal OEM aktiv ist, wird die Gatterschaltung 910a zu einem Zeitpunkt vor der Akti vierung der Ausgabepufferschaltung 910b in den Durchlaßzustand gesteuert. Dadurch wird die Ausgabe ungültiger Daten aufgrund der Übertragung unnötiger Daten nach außen verhindert, wie später beschrieben wird. Nun werden Strukturen verschiedener Abschnitte beschrieben.

Takteingabepuffer

Fig. 2A zeigt ein Beispiel einer Struktur des in Fig. 1 gezeig ten Takteingabepuffers 2. In Fig. 2A enthält der Takteingabe puffer 2 eine NAND-Schaltung 2a, die das von außen eingegebene Taktsignal extCLK und das Taktfreigabesignal ENABLE empfängt, und eine Inverterschaltung 2b, die das Ausgangssignal der NAND- Schaltung 2a invertiert und das interne Taktsignal intCLK erzeugt. Das Taktfreigabesignal ENABLE kann entweder ein von außen eingegebenes Taktfreigabesignal oder ein Signal sein, das intern erzeugt wird, wenn ein spezifischer Betriebsmodus (z. B. Leistungsabschaltmodus) angegeben ist.

Wenn in der Struktur des in Fig. 2A gezeigten Takteingabepuf fers 2 das Taktfreigabesignal ENABLE niedrigen Pegel besitzt und inaktiv ist, wird das Ausgangssignal der NAND-Schaltung 2a auf hohen Pegel fixiert und wird das interne Taktsignal intCLK auf niedrigen Pegel fixiert, wie in Fig. 2B gezeigt ist. Daher beginnen die internen Schaltung keine neuen Operationen und behalten die letzten Zustände bei, während das Taktfreigabesi gnal ENABLE inaktiv ist. Somit arbeiten die internen Schaltun gen nicht, ferner wird das Laden und Entladen von Signalleitun gen nicht ausgeführt, so daß der Stromverbrauch reduziert ist. Wenn die synchrone Halbleiterspeichervorrichtung sich in einem Modus wie etwa einem Leistungsabschaltmodus oder einem Ruhemo dus befindet und für lange Zeit in Bereitschaft gehalten wird, bleibt das Taktfreigabesignal ENABLE inaktiv, um den Stromver brauch zu reduzieren.

Wenn das Taktfreigabesignal ENABLE auf hohen Pegel ansteigt, arbeitet die HAND-Schaltung 2a als Inverter, wobei das interne Taktsignal intCLK entsprechend dem externen Taktsignal extCLK erzeugt wird.

Takteingabepuffer 2

Fig. 3A zeigt eine weitere Struktur des in Fig. 1 gezeigten Takteingabepuffers. In Fig. 3A enthält der Takteingabepuffer 2 eine Invertierungs-/Verzögerungsschaltung 2c zum Verzögern des externen Taktsignals extCLK um eine vorgegebene Zeit und zum Invertieren dieses Signals, eine NAND-Schaltung 2d, die das externe Taktsignal extCLK und das Ausgangssignal der Invertie rungs-/Verzögerungsschaltung 2c empfängt, sowie einen Inverter 2e, der das Ausgangssignal der NAND-Schaltung 2d invertiert und das interne Taktsignal intCLK erzeugt. Die Invertierungs-/Ver zögerungsschaltung 2c besitzt eine Verzögerungszeit, die kürzer als eine Periode ist, während der das externe Taktsignal extCLK auf hohem Pegel ist.

Wie in dem Signalformdiagramm von Fig. 3B gezeigt ist, ist das Ausführungssignal der Invertierungs-/Verzögerungsschaltung 2c dann, wenn das externe Taktsignal extCLK auf hohen Pegel an steigt, in dem in Fig. 3A gezeigten Takteingabepuffer 2 noch immer auf hohem Pegel, während das Ausgangssignal der NAND- Schaltung 2d hohen Pegel annimmt, so daß die Invertiererschal tung 2e das interne Taktsignal intCLK auf hohen Pegel steuert. Wenn die Verzögerungszeit der Invertierungs-/Verzögerungs schaltung 2c verstrichen ist, fällt das Ausgangssignal der Invertierungs-/Verzögerungsschaltung 2c auf niedrigen Pegel ab, so daß das Ausgangssignal der NAND-Schaltung 2d hohen Pegel annimmt und das interne Taktsignal intCLK niedrigen Pegel annimmt.

In der Struktur des in Fig. 3 gezeigten Takteingabepuffers 2 ist das interne Taktsignal intCLK aus einem Signal gebildet, das mit dem externen Taktsignal extCLK synchronisiert ist und eine konstante Impulsbreite besitzt. Selbst wenn daher die Impulsbreite des externen Taktsignals extCLK aufgrund eines Rauscheinflusses veränderlich ist, besitzt das interne Taktsi gnal intCLK eine konstante Impulsbreite, wobei Schaltungen, die synchron mit dem internen Taktsignal intCLK arbeiten, ohne Rauscheinfluß auf das externe Taktsignal extCLK genau arbeiten können.

Takteingabepuffer 3

Fig. 4A zeigt eine weitere Struktur des Takteingabepuffers. In Fig. 4A besitzt der Takteingabepuffer 2 eine Invertierungs- /Verzögerungsschaltung 2f, die aus einer ungeraden Anzahl von Stufen von Invertern zum Verzögern des externen Taktsignals extCLK um eine vorgegebene Zeit und zum Invertieren des Signals gebildet ist, eine HAND-Schaltung 2g, die das Taktfreigabesi gnal ENABLE, das externe Taktsignal extCLK und das Ausgangs signal der Invertierungs-/Verzögerungsschaltung 2f empfängt, und eine Inverterschaltung 2h, die das Ausgangssignal der NAND- Schaltung 2g invertiert, um das interne Taktsignal intCLK zu erzeugen. Die Invertierungs- und Verzögerungsschaltung 2f besitzt eine Verzögerungszeit, die kürzer als eine Periode ist, während der das externe Taktsignal extCLK auf hohem Pegel ist.

Wenn in der Struktur des in Fig. 4A gezeigten Takteingabepuf fers das Taktfreigabesignal ENABLE auf niedrigem Pegel ist, ist das Ausgangssignal der NAND-Schaltung 2g auf hohem Pegel fi xiert, während das interne Taktsignal intCLK auf niedrigem Pegel fixiert ist, wie in dem Signalformdiagramm von Fig. 4B gezeigt ist. In diesem Zustand halten die internen Schaltung ihren Betrieb an.

Wenn das Taktfreigabesignal ENABLE auf hohen Pegel ansteigt, steigt das interne Taktsignal intCLK synchron mit dem Anstieg des externen Taktsignals extCLK ähnlich wie in dem in Fig. 3A gezeigten Takteingabepuffer auf hohen Pegel an. Wenn die Verzö gerungszeit der Invertierungs-/Verzögerungsschaltung 2f ver strichen ist, fällt das interne Taktsignal intCLK auf niedrigen Pegel. In der Struktur des in Fig. 4A gezeigten Takteingabepuf fers halten daher die internen Schaltung in ähnlicher Weise entsprechend dem Taktfreigabesignal ENABLE ihren Betrieb ab, um den Stromverbrauch zu reduzieren. Da das interne Taktsignal intCLK, das eine konstante Impulsbreite besitzt, erzeugt wird, kann der Operationszeitverlauf der internen Schaltungen kon stant gemacht werden.

Es kann irgendeine der Strukturen von Takteingabepuffern, die in den Fig. 2A, 3A und 4A gezeigt sind, verwendet werden. Alternativ kann eine Pufferschaltung verwendet werden, die lediglich das externe Taktsignal extCLK puffert.

Struktur 1 der Datenausgabe-Steuerschaltung

Fig. 5 zeigt schematisch eine Struktur einer Datenausgabe- Steuerschaltung 1 und der Ausgabeschaltung 910, die in Fig. 1 gezeigt sind. Die Gatterschaltung 910a und die Ausgabepuffer schaltung 910b der Ausgabeschaltung 910 besitzen die gleichen Strukturen wie jene der in Fig. 26 gezeigten Ausgabeschaltung. Entsprechende Abschnitte tragen die gleichen Bezugszeichen und werden im folgenden nicht nochmals beschrieben.

In Fig. 5 enthält die Datenausgabe-Steuerschaltung 1 eine Schaltung 1a zur Erzeugung eines internen Maskierungsbefehls signals, die ein internes Maskierungsbefehlssignal DQMO in Übereinstimmung mit dem von außen eingegebenen Datenausgabe- Maskierungsbefehl DQM erzeugt, einen (CAS-Latenzzeit-2)- Taktschieber 1b, der das Lesefreigabesignal OEMF von der in Fig. 1 gezeigten OEMF-Signal-Erzeugungsschaltung um (CAS-La tenzzeit-2) Taktzyklen verzögert, eine Inverterschaltung 1c, die das interne Maskierungsbefehlssignal DQMO invertiert, eine UND-Schaltung 1d, die die Ausgangssignale des (CAS-Latenz zeit-2)-Taktschiebers 1b und der Inverterschaltung 1c emp fängt, eine UND-Schaltung 1d, die das Ausgangssignal des (CAS- Latenzzeit-2)-Taktschiebers 1b und das Ausgangssignal der Inverterschaltung 1c empfängt, einen Einzeltaktschieber 1e, der das Ausgangssignal der UND-Schaltung 1d um eine Periode verzö gert, die gleich einem Taktzyklus des internen Taktsignals intCLK ist, ein Steuerlogikgatter 1f, das die Gatterschaltung 910a in Übereinstimmung mit dem Ausgabefreigabesignal OEM vom Einzeltaktschieber 1e und mit dem internen Taktsignal intCLK ein- und ausschaltet, und eine Verzögerungsschaltung 1g, die das Ausgabefreigabesignal OEM vom Einzeltaktschieber 1e um eine vorgegebene Zeit verzögert und in die Ausgabepufferschaltung 910b eingibt.

Die Schaltung 1a zur Erzeugung des internen Maskierungsbefehls signals besitzt die gleiche Struktur wie die in den Fig. 29 bis 31 gezeigte Schaltung zur Erzeugung des internen Maskierungsbe fehlssignals und aktiviert das interne Maskierungsbefehlssignal DQMO für eine Taktzyklusperiode synchron mit dem internen Taktsignal intCLK, wenn der von außen angelegte Datenausgabe- Maskierungsbefehl DQM aktiv ist.

Die UND-Schaltung 1d enthält ein NAND-Gatter, das das Ausgangs signal der Inverterschaltung 1c und das Ausgangssignal OEMFS des (CAS-Latenzzeit-2)-Taktschiebers 1b empfängt, und einen Inverter, der das Ausgangssignal dieser NAND-Schaltung emp fängt.

Das Steuerlogikgatter 1f enthält ein NAND-Gatter, das das interne Taktsignal intCLK und das Ausgabefreigabesignal OEM empfängt, und einen Inverter, der das Ausgangssignal dieses NAND-Gatters empfängt und interne Taktsignale CLKO und /CLKO, die zueinander komplementär sind, erzeugt und ausgibt. Das Steuerlogikgatter 1f gibt einen Dreizustand-Inverterpuffer 910aa, der in der Gatterschaltung 910a enthalten ist, frei, damit er Daten RD von der Leseschaltung empfängt und diese an die Ausgabepufferschaltung 910b anlegt, wenn das interne Takt signal intCLK und das Ausgabefreigabesignal OEM hohen Pegel besitzen, wodurch die Datenausgabe freigegeben wird.

Fig. 6 zeigt schematisch eine Struktur eines (CAS-Latenz zeit-2)-Taktschiebers 1b, der in Fig. 5 gezeigt ist. Wie in Fig. 6 gezeigt ist, enthält der (CAS-Latenzzeit-2)-Taktschie ber 1b einen Einzeltaktschieber 1ba, der das Lesefreigabesignal OEMF um eine Taktzyklusperiode synchron mit dem internen Takt signal intCLK verzögert, einen Einzeltaktschieber 1bb, der das Ausgangssignal des Einzeltaktschiebers 1ba um eine Taktzy klusperiode synchron mit dem internen Taktsignal intCLK verzö gert, einen Dreizustandspuffer 1bc, der das Ausgangssignal des Einzeltaktschiebers 1bb durchschaltet, wenn die Signale CL4 und/ CL4, die angeben, daß die CAS-Latenzzeit 4 ist, aktiv sind, einen Dreizustandspuffer 1bd, der das Ausgangssignal des Einzeltaktschiebers 1ba durchschaltet, wenn Signale CL3 und/- CL3, die angeben, daß die CAS-Latenzzeit 3, aktiv sind, einen Dreizustandspuffer 1be, der das Lesefreigabesignal OEMF durchschaltet, wenn Signale CL2 und /CL2, die angeben, daß die CAS-Latenzzeit 2 ist, aktiv sind, und einen Inverter 1bf, der die Ausgangssignale der Dreizustandspuffer 1bc, 1bd und 1be gemeinsam empfängt und invertiert, um das Signal OEMFS zu erzeugen.

Fig. 7 ist ein Zeitablaufplan zur Erläuterung der Funktions weise des (CAS-Latenzzeit-2)-Taktschiebers, der in Fig. 6 gezeigt ist. Die Funktionsweise des in Fig. 6 gezeigten (CAS- Latenzzeit-2)-Taktschiebers wird nun mit Bezug auf die Fig. 6 und 7 beschrieben.

Wenn der Lesebefehl angelegt wird, nimmt das Lesefreigabesignal OEMF im selben Taktzyklus des externen Taktsignal wie jener, in dem dieser Befehl angelegt wird (d. h. im Taktzyklus Nr. 0 des internen Taktsignals intCLK) hohen Pegel an und wird während der Datenblocklängenperiode auf hohem Pegel gehalten. Entspre chend der in Fig. 7 beispielhaft gezeigten Funktionsweise ist die Datenblocklänge 4, ist das Lesefreigabesignal OEMF während einer Periode, die gleich 4 Taktzyklen ist, auf hohem Pegel und aktiv und nimmt das Lesefreigabesignal OEMF im Zyklus Nr. 4 des internen Taktsignals intCLK den inaktiven Zustand mit niedrigem Pegel an.

Wenn die CAS-Latenzzeit (CL) 2 ist, arbeitet der Dreizustands puffer 1be (siehe Fig. 6), während die verbleibenden Dreizu standspuffer 1bc und 1bd im Ausgabezustand mit hoher Impedanz gehalten werden. Wenn die CAS-Latenzzeit 2 ist, wird daher das Lesefreigabesignal OEMF durch den Dreizustandspuffer 1be und den Inverter 1bf gewählt und nimmt während der Datenblocklän genperiode, die im Taktzyklus Nr. 0 des internen Taktsignals intCLK beginnt, hohen Pegel an und ist aktiv.

Wenn die CAS-Latenzzeit 3 ist (CL = 3), arbeitet der Dreizu standspuffer 1bd, während die verbleibenden Dreizustandspuffer 1bc und 1be im Ausgabezustand mit hoher Impedanz sind. Daher wird das Ausgabesignal des Einzeltaktschiebers 1ba gewählt und wird das Signal OEMFS ausgegeben. Daher nimmt das Signal OEMFS im Taktzyklus Nr. 1 des internen Taktsignals intCLK den aktiven Zustand mit hohem Pegel an und geht im Taktzyklus Nr. 5 in den inaktiven Zustand mit niedrigen Pegel über.

Wenn die CAS-Latenzzeit 4 ist (CL = 4), arbeitet der Dreizu standspuffer 1bc, während die Dreizustandspuffer 1bd und 1be den Ausgabezustand mit hoher Impedanz annehmen. Daher wird das durch die Einzeltaktschieber 1ba und 1bb durchgeschaltete Signal gewählt, wobei das Signal OEMFS ausgegeben wird. Somit wird das Signal OEMFS, das hinter dem Lesefreigabesignal OEMF um zwei Taktzyklen verzögert wird, erzeugt, wenn die CAS-La tenzzeit 4 ist.

Das Signal OEMFS ist für eine Periode vom Zyklus Nr. 2 zum Zyklus Nr. 6 des internen Taktsignals intCLK auf hohem Pegel und aktiv. Durch Einstellen der Verschiebungsperiode (Verzö gerungsperiode) des Lesefreigabesignals durch die Dreizustands- Inverterpuffer 1bc, 1bd und 1be kann die Aktivierungszeit des Signals OEMFS in Übereinstimmung mit der CAS-Latenzzeit eingestellt werden, so daß eine einzelne Halbleiterspei chervorrichtung mehrere CAS-Latenzzeiten beherrschen kann.

Fig. 8A zeigt Strukturen von Einzeltaktschiebern 1ba und 1bb, die in Fig. 6 gezeigt sind, sowie des in Fig. 5 gezeigten Einzeltaktschiebers 1e. In Fig. 8A besitzen diese Einzeltakt schieber eine gemeinsame Struktur und sind gemeinsam gezeigt, wobei hierzu die Eingangs- und Ausgangssignale durch die Sym bole IN bzw. OUT bezeichnet sind. In Fig. 8A enthält der Ein zeltaktschieber einen Inverter 1xa zum Invertieren des Ein gangssignals IN, eine NAND-Schaltung 1xb, die das interne Taktsignal intCLK über den Inverter 1xa und das Eingangssignal IN empfängt, eine NAND-Schaltung 1xc, die das interne Taktsi gnal/intCLK vom Inverter 1xa und das Ausgangssignal des Inver ters 1xa empfängt, eine NAND-Schaltung 1xb, die an einem ihrer zwei Eingänge das Ausgangssignal des Inverters 1xb empfängt, und eine NAND-Schaltung 1xf, die das Ausgangssignal der NAND- Schaltung 1xc und ein Ausgangssignal ϕA der NAND-Schaltung 1xd empfängt. Das Ausgangssignal der NAND-Schaltung 1xf wird an den anderen Eingang der NAND-Schaltung 1xd angelegt. Die NAND- Schaltungen 1xd und 1xf bilden ein Flipflop.

Der Einzeltaktschieber enthält ferner eine NAND-Schaltung 1xg, die das interne Taktsignal intCLK und das Ausgangssignal ϕA der NAND-Schaltung 1xd empfängt, eine NAND-Schaltung 1xh, die das interne Taktsignal intCLK und das Ausgangssignal der NAND- Schaltung 1xf empfängt, eine NAND-Schaltung 1xi, die an einem ihrer zwei Eingänge das Ausgangssignal der NAND-Schaltung 1xg empfängt, und eine NAND-Schaltung 1xj, die die Ausgangssignale der NAND-Schaltungen 1xh und 1xi empfängt. Das Ausgangssignal der NAND-Schaltung 1xj wird an den anderen Eingang der NAND- Schaltung 1xi angelegt. Die NAND-Schaltung 1xi erzeugt das Ausgangssignal OUT. Nun wird die Funktionsweise des in Fig. 8A gezeigten Einzeltaktschiebers mit Bezug auf den Zeitablaufplan von Fig. 8B beschrieben.

Im Taktzyklus Nr. a steigt das Eingangssignal IN auf hohen Pegel an. Zu diesem Zeitpunkt ist das interne Taktsignal/- intCLK auf niedrigem Pegel, ferner sind die Ausgangssignale der NAND-Schaltungen 1xb und 1xc auf hohem Pegel fixiert, so daß sich der Zustand des Signals ϕA nicht ändert. Daher ändert das Ausgangssignal OUT seinen Zustand nicht und behält den niedrigen Pegel bei.

Wenn das interne Taktsignal intCLK in diesem Taktzyklus Nr. a auf niedrigen Pegel fällt, steigt das komplementäre interne Taktsignal /intCLK auf hohen Pegel an. Dadurch arbeiten die NAND-Schaltungen 1xb bzw. 1xc als Inverter und das Eingangs signal IN wird über die NAND-Schaltung 1xb an die NAND-Schal tung 1xd angelegt, so daß sich der Zustand des Signals ϕA ändert. Zu diesem Zeitpunkt ist das interne Taktsignal intCLK auf niedrigem Pegel, sind die Ausgangssignale der NAND-Schal tungen 1xg und 1xh auf hohem Pegel fixiert und ändert sich der Zustand des Ausgangssignals OUT nicht. Daher implementieren die NAND-Schaltungen 1xb, 1xc, 1xd und 1xf die Verzögerungsschal tung mit einer Verzögerungszeit eines halben Taktzyklus.

Wenn das interne Taktsignal intCLK im Taktzyklus Nr. b auf hohen Pegel ansteigt, arbeiten die NAND-Schaltungen 1xg und 1xh als Inverter und schalten das Signal ϕA durch, so daß sich das Ausgangssignal OUT ändert. Diese Operation wird wiederholt und das Ausgangssignal OUT behält seinen hohen Pegel bei, während das Eingangssignal IN auf hohem Pegel ist.

Wenn das Eingangssignal IN im Taktzyklus Nr. c auf niedrigen Pegel fällt, wird dieses Eingangssignal IN als Antwort auf den Abfall des internen Taktsignals intCLK im Taktzyklus Nr. c übertragen, wobei sich der Zustand des internen Signals ϕA ändert. Das interne Taktsignal intCLK ist auf niedrigem Pegel und der Zustand des Ausgangssignals OUT ändert sich nicht. Wenn das interne Taktsignal intCLK im Taktzyklus Nr. d auf hohen Pegel ansteigt, wird das Signal ϕA über die NAND-Schaltung 1xg übertragen, wobei sich das Ausgangssignal OUT ändert. Daher kann das Signal OUT, das durch Verzögern des Eingangssignals IN um eine Periode, die gleich einem Taktzyklus des internen Taktsignals intCLK ist, durch die Schiebeoperation erhalten werden.

Nun werden mit Bezug, auf den Zeitablaufplan von Fig. 9 die Operationen der Datenausgabe-Steuerschaltung und der Ausgabe schaltung, die in Fig. 5 gezeigt sind, beschrieben.

Fig. 9 zeigt eine Datenleseoperation, die mit der CAS-Latenz zeit 2 und mit der Datenblocklänge 4 ausgeführt wird. Das interne Taktsignal intCLK wird in Form eines Einzelimpulses in Übereinstimmung mit dem externen Taktsignal extCLK (unter Verwendung des in den Fig. 3A oder 4A gezeigten Takteingabepuf fers) erzeugt.

Der Lesebefehl wird im Zyklus Nr. 0 des externen Taktsignals extCLK angelegt. Entsprechend diesem Lesebefehl wird das Lese freigabesignal OEMF synchron mit dem Anstieg des internen Taktsignals intCLK im Taktzyklus Nr. 0 in den aktiven Zustand gesteuert. Da die CAS-Latenzzeit 2 ist, wird das Signal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b gleichzeitig mit dem Lesefreigabesignal OEMF in den aktiven Zustand gesteuert. Entsprechend dem Lesefreigabesignal OEMF wird die Spaltenwahl in der Speicherzellenmatrix unter der Steuerung der in Fig. 1 gezeigten Wähl/Lese-Steuerschaltung 921 ausgeführt, wobei gewählte Speicherzellendaten in die Leseschaltung 908 eingege ben werden. Diese Lesedaten RD werden in der späteren Hälfte des Taktzyklus Nr. 0 definiert.

Bei der Anstiegsflanke des externen Taktsignals extCLK im Taktzyklus Nr. 1 wird der von außen angelegte Datenausgabe- Maskierungsbefehl DQM aktiviert, damit er hohe Pegel annimmt, so daß das interne Maskierungsbefehlssignal DQMO während einer Taktzyklusperiode, die im Taktzyklus Nr. 1 beginnt, aktiv wird. Das interne Datenmaskierungsbefehlssignal DQMO ändert sich synchron mit dem internen Taktsignal intCLK (siehe Fig. 29-31).

Im Taktzyklus Nr. 1 sind die Lesedaten RD bereits bestimmt. Das Steuerlogikgatter 1f (siehe Fig. 5) hält das Taktsignal CLKO zum Lesen im inaktiven Zustand mit niedrigem Pegel, da das Ausgabefreigabesignal OEM auf niedrigem Pegel oder inaktiv ist. Wenn das Ausgabefreigabesignal OEM im Taktzyklus Nr. 1 auf hohen Pegel ansteigt, wird das Taktsignal CLKO zum Lesen ent sprechend dem internen Taktsignal intCLK und dem Ausgabefreiga besignal OEM auf hohen Pegel gesteuert, so daß die Gatterschal tung 910a auf Durchlaß geschaltet wird und die Lesedaten RD an die Ausgabepufferschaltung 910b übertragen werden. Das Ausgabe freigabesignal OEM wird synchron mit dem internen Taktsignal intCLK in den aktiven Zustand mit hohem Pegel gesteuert. Daher können die Lesedaten RD, die bestimmt sind, zuverlässig an die Ausgabepufferschaltung 910b übertragen werden.

Das Ausgabefreigabesignal OEM wird über die Verzögerungsschal tung 1g an die Ausgabepufferschaltung 910b angelegt. Daher wird die Ausgabepufferschaltung 910b entsprechend dem verzögerten Ausgabefreigabesignal OEMD freigegeben, um interne Daten DD für die Erzeugung externer Lesedaten Dout zu puffern. Wie aus den in Fig. 9 gezeigten Ausgabedaten Dout1 hervorgeht, kann die Vorbereitungszeit der internen Daten DD in bezug auf das verzö gerte Ausgabefreigabesignal OEMD dann, wenn die Verzögerungs zeit des verzögerten Ausgabefreigabesignals OEMD gegenüber dem Ausgabefreigabesignal OEM ausreichend lang ist, ausreichend lang sein, so daß es möglich ist, die Ausgabe ungültiger Daten zu verhindern.

Entsprechend dem externen Maskierungsbefehl DQM im Taktzyklus Nr. 1 wird das Ausgabefreigabesignal OEM im Taktzyklus Nr. 2 in den inaktiven Zustand mit niedrigem Pegel gesteuert. Dadurch behält das interne Taktsignal CLKO für die Datenausgabe im Taktzyklus Nr. 2 den inaktiven Zustand (niedrigen Pegel) bei und die Gatterschaltung 910a bleibt im gesperrten Zustand. In diesem Taktzyklus Nr. 2 setzt die Schaltung 910a die Ausgabe der Lesedaten RD(0), die im Taktzyklus Nr. 1 empfangen worden sind, fort, wobei die Haltezeit tH der internen Daten DD in bezug auf das verzögerte Ausgabefreigabesignal OEMD bis zum Zeitpunkt des Wechsels der internen Daten DD im nächsten Takt zyklus Nr. 3 verlängert wird. Daher kann die Haltezeit ausrei chend lang sein und die Ausgabe ungültiger Daten zum Zeitpunkt des Wechsels des Ausgabefreigabesignals OEM wird verhindert.

Im Taktzyklus Nr. 3 wird das Ausgabefreigabesignal OEM erneut aktiviert. Als Antwort auf die Aktivierung des Ausgabefreigabe signals OEM steigt das Taktsignal CLKO erneut auf hohen Pegel an und die Gatterschaltung 910a wird auf Durchlaß geschaltet, um die von der Leseschaltung eingegebenen Daten RD an die Ausgabepufferschaltung 910b als interne Daten DD zu übertragen. In diesem Fall ist das Ausgabefreigabesignal OEM mit dem Takt signal CLKO für die Ausgabe wir im Taktzyklus Nr. 1 synchroni siert, ferner ist die Vorbereitungszeit der internen Daten DD in bezug auf den Anstieg des verzögerten Ausgabefreigabesignals OEMD durch die Verzögerungsschaltung 1g ausreichend erhöht worden, so daß die Ausgabe ungültiger Daten verhindert werden kann.

Die Daten, die sich am Schluß der Datenblocklänge befinden, werden im nachfolgenden Taktzyklus Nr. 4 ausgegeben und das Ausgabefreigabesignal OEM fällt im Taktzyklus Nr. 5 auf niedri gen Pegel. Als Antwort auf den Abfall des Ausgabefreigabesi gnals OEM auf niedrigen Pegel hält das interne Taktsignal CLKO den niedrigen Pegel und setzt die Gatterschaltung 910a die Ausgabe von Daten fort, die im Taktzyklus Nr. 4 empfangen und zwischengespeichert wurden. Daher kann für die Daten DD(3), die sich in der Datenblocklänge am Ende befinden, in bezug auf das verzögerte Ausgabefreigabesignal OEMD ausreichend lang gesetzt werden, ferner kann die Ausgabe ungültiger Daten in ähnlicher Weise verhindert werden.

In der Struktur der in Fig. 5 gezeigten Datenausgabe-Steuer schaltung wird das Taktsignal CLKO für die Ausgabe nur erzeugt, wenn das Ausgabefreigabesignal OEM auf hohem Pegel ist, wobei die Erzeugung des Taktsignals CLKO für die Ausgabe angehalten wird, wenn die Datenausgabe maskiert ist und wenn die Daten block-Daten geendet haben. Daher kann die Übertragung instabi ler interner Lesedaten RD an die Ausgabepufferschaltung als interne Daten DD zuverlässig verhindert werden und die Halte zeit tH kann in bezug auf das Ausgabefreigabesignal OEM ausrei chend lang gemacht werden.

Falls die Verzögerungszeit der Gatterschaltung 910a verhältnis mäßig kurz ist, ist die Vorbereitungszeit der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM kurz und ungültige Daten können ausgegeben werden (siehe Ausgabedaten Dout2 in Fig. 9). Durch Verwenden der Verzögerungsschaltung 1g für die Erzeugung des verzögerten Ausgabefreigabesignals OEMD für die Ausgabepufferschaltung kann jedoch die Vorbereitungszeit tS ausreichend erhöht werden, so daß die Erzeugung ungültiger Daten zuverlässig verhindert werden kann.

In der oben beschriebenen ersten Ausführung wird die Gatter schaltung synchron mit dem internen Taktsignal nur dann durch geschaltet, wenn das Ausgabefreigabesignal aktiv ist, wobei dann die internen Daten in der Gatterschaltung zwischengespei chert und an die Ausgabepufferschaltung übertragen werden. Daher kann die Haltezeit der internen Daten in bezug auf das Ausgabefreigabesignal ausreichend lang gemacht werden, wobei es möglich ist, die Ausgabe ungültiger Daten zu dem Zeitpunkt, zu dem die Ausgabepufferschaltung den Ausgabezustand mit hoher Impedanz erreicht, zuverlässig zu verhindern. Durch Verwenden des verzögerten Signals dieses Ausgabefreigabesignals wird die Freigabe/Sperrung der Ausgabepufferschaltung gesteuert. Dadurch kann die Vorbereitungszeit der internen Daten in bezug auf die Freigabe der Ausgabepufferschaltung ausreichend lang gemacht werden. Dadurch ist es möglich, interne Daten mit langer Vorbe reitungszeit und langer Haltezeit zu erzeugen, so daß die Aus gabe ungültiger Daten zuverlässig verhindert werden kann.

Dadurch kann die Erzeugung von Leistungsversorgungsrauschen aufgrund ungültiger Daten unterdrückt werden, so daß es möglich ist, eine Fehlfunktion der Schaltungsanordnung wie etwa eines Prozessors oder einer Logikeinheit zu verhindern, die durch eine Veränderung der Systemleistungsversorgung hervorgerufen werden könnte. Dadurch kann der Betriebsbereich des Gesamtsy stems verbessert werden, da der Betriebsbereich unter Berück sichtigung des Bereichs des Rauschens bestimmt werden muß.

Zweite Ausführung

Fig. 10 zeigt einen Hauptabschnitt einer Halbleiterspeichervor richtung gemäß einer zweiten Ausführung der Erfindung. Fig. 10 zeigt Strukturen der Datenausgabe-Steuerschaltung 1 und der Ausgabeschaltung 910. Ähnlich wie in der obigen ersten Ausfüh rung (siehe Fig. 5) enthält die Datenausgabe-Steuerschaltung 1 eine Schaltung 1a zur Erzeugung eines internen Maskierungsbe fehlssignals, einen (CAS-Latenzzeit-2)-Taktschieber 1b, einen Inverter 1c zum Invertieren des internen Maskierungsbefehls signals DQMO von der Schaltung 1a zum Erzeugen des internen Maskierungsbefehlssignals, eine UND-Schaltung 1d, die die Ausgangssignale des Inverters 1c und des (CAS-Latenzzeit-2)- Taktschiebers 1b empfängt, einen Halbtaktschieber 1ea, der das Ausgangssignal der UND-Schaltung 1d in Übereinstimmung mit dem komplementären Taktsignal/intCLK verschiebt, einen Halbtakt schieber 1eb, der das Ausgangssignal OEMFS2 des Halbtaktschie bers 1ea entsprechend dem internen Taktsignal intCLK ver schiebt, und ein Steuerlogikgatter 1h, das interne Taktsignale CLKO und /CLKO für die Ausgabe an die Gatterschaltung 910a in Übereinstimmung mit dem Ausgangssignal OEMF2D des Halbtakt schiebers 1ea und des internen Taktsignals intCLK erzeugt.

Jeder Halbtaktschieber 1ea und 1eb entspricht der in Fig. 8A gezeigten Einzelverschiebungsstufe. Daher sind die Halbtakt schieber 1ea und 1eb mit Halbtaktschiebern äquivalent, die durch Unterteilen eines Einzeltaktschiebers 1e in der ersten Ausführungsform in zwei Unterstufen geschaffen werden, mit der Ausnahme, daß sie ein internes Taktsignal CLKO für die Ausgabe unter Verwendung eines Signals OEMFS2 erzeugen, das dem Ausga besignal OEM um einen halben Taktzyklus vorhergeht. Die übrigen Strukturen sind die gleichen wie in der ersten Ausführung (siehe Fig. 5). Die Ausgabeschaltung 910 ist die gleiche wie in der ersten Ausführung. Entsprechende Abschnitte tragen die gleichen Bezugszeichen und werden im folgenden nicht nochmals beschrieben.

Nun werden mit Bezug auf den Zeitablaufplan von Fig. 11 die Operationen der Ausgabesteuerschaltung und der Ausgabeschal tung, die in Fig. 10 gezeigt sind, beschrieben. Fig. 11 zeigt die Datenleseoperation, die mit der. CAS-Latenzzeit 2 und mit der Datenblocklänge 4 ausgeführt wird.

Im Taktzyklus Nr. 0 des externen Taktsignals extCLK wird ein Lesebefehl eingegeben. In Übereinstimmung mit diesem Lesebefehl nimmt das Lesefreigabesignal OEMF den aktiven Zustand mit hohem Pegel an. Da die CAS-Latenzzeit 2 ist, steigt das Signal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b im Taktzyklus Nr. 0 auf hohen Pegel an. In diesem Taktzyklus Nr. 0 ist das externe Maskierungsbefehlssignal DQM auf hohem Pegel, so daß das Signal OEMFS2 von der Gatterschaltung 1d als Antwort auf den Anstieg des Signals OEMFS auf hohen Pegel ansteigt.

Dann nimmt der Halbtaktschieber 1ea das Ausgangssignal OEMFS2 der Gatterschaltung 1d synchron mit dem Abfall des internen Taktsignals intCLK in Empfang und steuert das Signal OEMFS2D auf hohen Pegel. Im Taktzyklus Nr. 0 werden die Wahl der Spei cherzellenspalte und das Lesen der Daten aus der gewählten Speicherzelle intern ausgeführt, wobei Lesedaten RD in der späteren Hälfte des Taktzyklus Nr. 0 bestimmt werden. Obwohl das Signal OEMFS2D hohen Pegel annimmt, ist das interne Taktsi gnal intCLK auf niedrigem Pegel. Daher hält das Taktsignal CLKO für die Ausgabe im Taktzyklus Nr. 0 den niedrigen Pegel.

Wenn das interne Taktsignal intCLK im Taktzyklus Nr. 1 auf hohen Pegel ansteigt, nimmt das Taktsignal CLKO für die Ausgabe vom Steuerlogikgatter 1h hohen Pegel an, da das Signal OEMFS2D auf hohem Pegel liegt. Daher werden die Lesedaten RD über die Gatterschaltung 910a an die Ausgabepufferschaltung 914b über tragen. Synchron mit dem Anstieg des internen Taktsignals intCLK nimmt der Halbtaktschieber 1eb das Ausgangssignal OEMFS2D des Halbtaktschiebers 1ea im Empfang und hebt das Ausgabefreigabesignal DEM auf hohen Pegel an. Wenn das Ausgabe freigabesignal OEM auf hohen Pegel ansteigt, wird die Ausgabe pufferschaltung 910b freigegeben, um interne Daten DD zu puf fern und externe Daten Dout zu erzeugen.

Außerdem nimmt im Taktzyklus Nr. 1 der von außen eingegebene Datenausgabemaskierungsbefehl DQM hohen Pegel an und steigt das interne Maskierungsbefehlssignal DQMO synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel an. Wenn das interne Maskierungsbefehlssignal DQMO auf hohen Pegel ansteigt, senkt der Halbtaktschieber 1ea das Ausgangssignal OEMFS2 der Gatterschaltung 1d auf niedrigen Pegel ab.

Während das interne Taktsignal intCLK auf hohem Pegel liegt, befindet sich der Halbtaktschieber 1ea im Zwischenspeicherungs zustand, wobei sein Ausgangssignal OEMFS2D auf hohem Pegel liegt. Wenn das interne Taktsignal intCLK auf niedrigen Pegel abfällt, nimmt der Halbtaktschieber 1ea das Ausgangssignal OEMFS2 der Gatterschaltung 1d in Empfang, senkt sein eigenes Ausgangssignal OEMFS2D auf niedrigen Pegel ab und hält das interne Taktsignal CLKO auf niedrigem Pegel. Als Antwort auf den Abfall des internen Taktsignals intCLK tritt der Halbtakt schieber 1eb in den Zwischenspeicherungszustand ein. Daher bleibt das Ausgangssignal OEM vom Halbtaktschieber 1eb während des Taktzyklus Nr. 1 auf hohem Pegel.

Im Taktzyklus Nr. 2 hält der Halbtaktschieber 1ea sein Aus gangssignal OEMFS2D auf niedrigem Pegel, da er sich im Zwi schenspeicherungszustand befindet, während das interne Taktsi gnal intCLK auf hohem Pegel ist. Außerdem wird das interne Taktsignal CLKO für die Ausgabe durch das Steuerlogikgatter 1h auf niedrigem Pegel gehalten. Daher wird verhindert, daß die Gatterschaltung 910a die Daten RD(1), die in den Taktzyklen Nr. 1 und Nr. 2 gelesen werden, in Empfang nimmt, wobei die Daten DD(0), die im Taktzyklus Nr. 1 gelesen wurden, kontinu ierlich in die Ausgabepufferschaltung 910b eingegeben werden.

Wenn das interne Taktsignal intCLK auf hohen Pegel ansteigt, empfängt der Halbtaktschieber 1eb das Ausgangssignal OEMFS2D vom Halbtaktschieber 1ea und senkt das Ausgabefreigabesignal OEM auf niedrigen Pegel ab. Daher nimmt die Ausgabepufferschal tung 910e den Ausgabezustand mit hoher Impedanz an. Bei dieser Deaktivierung des Ausgabefreigabesignals OEM werden die inter nen Daten DD während dieses Taktzyklus Nr. 2 kontinuierlich von der Gatterschaltung 910a eingegeben. Dadurch kann eine ausrei chend lange Haltezeit tH sichergestellt werden und die Ausgabe ungültiger Daten tritt nicht auf.

Der von außen eingegebene Datenausgabemaskierungsbefehl DQM wird nur im Taktzyklus Nr. 1 aktiviert und im Taktzyklus Nr. 2 auf niedrigen Pegel gesteuert, so daß das interne Maskierungs befehlssignal DQMO synchron mit dem Anstieg des internen Takt signals intCLK im Taktzy 56907 00070 552 001000280000000200012000285915679600040 0002019840237 00004 56788klus Nr. 2 auf niedrigen Pegel fällt. Als Antwort auf den Abfall des internen Maskierungsbefehls signals DQMO steigt das Signal OEMFS2 von der Gatterschaltung 1d auf hohen Pegel an und behält den hohen Pegel während der Datenblocklängenperiode ununterbrochen bei. Wenn das Signal OEMFS2 im Taktzyklus Nr. 2 auf hohen Pegel ansteigt, nimmt der Halbtaktschieber 1ea das Signal OEMFS2 synchron mit dem Abfall des internen Taktsignals intCLK in Empfang und steuert sein Ausgangssignal OEMFS2D auf hohen Pegel. Im Taktzyklus Nr. 2 ist der Halbtaktschieber 1eb selbst dann, wenn das Signal OEMFS2D auf hohen Pegel ansteigt, in dem Zwischenspeicherungszustand, der als Antwort auf den Abfall des internen Taktsignals intCLK eingenommen wurde, wobei das Ausgabefreigabesignal OEM den inaktiven Zustand mit niedrigem Pegel beibehält.

Wenn im Taktzyklus Nr. 3 das interne Taktsignal intCLK auf hohen Pegel ansteigt, steigt das interne Taktsignal intCLKO für die Ausgabe auf hohen Pegel an, da das Signal OEMFS2D auf hohem Pegel ist. Dadurch wird die Gatterschaltung 910a auf Durchlaß geschaltet, damit sie die internen Lesedaten RD(2) an die Ausgabepufferschaltung 910b überträgt.

Der Halbtaktschieber 1eb empfängt das Ausgangssignal OEMFS2D des Halbtaktschiebers 1ea synchron mit dem Anstieg des internen Taktsignals intCLK und steuert das Ausgabefreigabesignal OEM auf hohen Pegel.

Das Steuerlogikgatter 1h arbeitet als Puffer, wenn das Signal OEMFS2D auf hohem Pegel ist, und erzeugt das interne Taktsignal CLKO für die Ausgabe in Übereinstimmung mit dem internen Takt signal intCLK. Der Halbtaktschieber 1eb empfängt das Signal OEMF2D synchron mit dem Anstieg des internen Taktsignals intCLK und erzeugt das Ausgabefreigabesignal OEM. Daher nimmt das Ausgabefreigabesignal OEM den aktiven Zustand mit hohem Pegel zu einem Zeitpunkt an, der hinter dem Anstieg des internen Taktsignals CLKO für die Datenausgabe liegt. Daher wird die Gatterschaltung 910a zu einem Zeitpunkt auf Durchlaß geschal tet, der vor der Aktivierung des Ausgabefreigabesignals OEM liegt, so daß sie die internen Lesedaten RD empfängt und an die Ausgabepufferschaltung 910b überträgt.

Danach wird das Ausgabefreigabesignal OEM aktiviert, so daß die Vorbereitungszeit tS der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM ausreichend erhöht werden kann. Ungültige Daten werden selbst zum Zeitpunkt des Übergangs von dem Zustand mit maskierter Datenausgabe zu dem Datenausgabezu stand nicht ausgegeben, so daß Ausgabedaten Dout in Überein stimmung mit internen Lesedaten RD stabil erzeugt werden kön nen. Falls insbesondere die Verzögerungszeit des Halbtaktschie bers 1eb viel länger als die Verzögerungszeit der Gatterschal tung 910a ist, kann die Vorbereitungszeit tS ausreichend lang gemacht werden.

Im Taktzyklus Nr. 4 fallen das Lesefreigabesignal OEMF und das Signal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b synchron mit dem Anstieg des internen Taktsignals intCLK auf niedrigen Pegel, da sämtliche Daten des Datenblocks gelesen worden sind. Dadurch fällt das Ausgangssignal OEMFS2 von der Gatterschaltung 1d auf niedrigen Pegel ab und der Halbtaktschieber 1ea empfängt das Signal OEMFS2 synchron mit dem Abfall des internen Taktsi gnals intCLK und senkt sein Ausgangssignal OEMFS2D auf niedri gen Pegel ab. Der Halbtaktschieber 1eb nimmt den Zwischenspei cherungszustand synchron mit dem Abfall des internen Taktsi gnals intCLK ein und das Ausgabefreigabesignal OEM hält den hohen Pegel. Im Taktzyklus Nr. 4 werden daher die internen Lesedaten RD(3) über die Gatterschaltung 910a in Übereinstim mung mit dem internen Taktsignal CLKO für die Ausgabe an die Ausgabepufferschaltung 910b übertragen und der Ausgangspuffer 910b erzeugt Ausgabedaten Dout.

Im Taktzyklus Nr. 5 empfängt der Halbtaktschieber 1eb das Signal OEMFS2D mit niedrigem Pegel und steuert das Ausgabefrei gabesignal OEM synchron mit dem Anstieg des internen Taktsi gnals intCLK auf niedrigen Pegel. Dadurch nimmt die Ausgabe schaltung 910 den Ausgabezustand mit hoher Impedanz an. In diesem Zustand ist die Gatterschaltung 910a im Zwischenspeiche rungszustand (das interne Taktsignal CLKO hält den niedrigen Pegel, da das Signal OEMFS2D auf niedrigem Pegel ist) und die Haltezeit der Daten DD in bezug auf den Abfall des Ausgabefrei gabesignals OEM ist ausreichend lang. Daher werden zum Zeit punkt des Übergangs in diesen Ausgabezustand mit hoher Impedanz keine ungültigen Daten ausgegeben.

Wie in Fig. 10 gezeigt ist, wird das Signal OEMFS2D, dem das Ausgabefreigabesignal OEM um einen halben Taktzyklus vorher geht, für die Erzeugung des internen Taktsignals CLKO für die Ausgabe verwendet, wobei die Vorbereitungszeit und die Halte zeit in bezug auf die Änderung des Ausgabefreigabesignals ausreichend lang gemacht werden kann und eine Ausgabe ungülti ger Daten verhindert werden kann.

Falls insbesondere das Steuerlogikgatter 1h, das das interne Taktsignal CLKO für die Ausgabe erzeugt, sowie die Gatterschal tung 910a, die das interne Lesesignal RD empfängt und die internen Daten DD an die Ausgabepufferschaltung 910b überträgt, Verzögerungszeiten besitzen, die im Vergleich zur Verzögerungs zeit des Halbtaktschiebers 1eb vernachlässigt werden können, kann die Vorbereitungszeit tS der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM auf einen gewünschten Wert gesetzt werden, wobei es nicht notwendig ist, das Ausgabefrei gabesignal OEM zu verzögern. Daher wird ein schnelles Lesen von Daten implementiert.

Dritte Ausführung

Fig. 12 zeigt eine Struktur eines Hauptabschnitts einer Halb leiterspeichervorrichtung gemäß einer dritten Ausführung der Erfindung. Fig. 12 zeigt in ähnlicher Weise Strukturen einer Datenausgabe-Steuerschaltung 1 und einer Ausgabeschaltung 910. In Fig. 12 enthält die Datenausgabe-Steuerschaltung 1 einen (CAS-Latenzzeit-2)-Taktschieber 1b, der das Lesefreigabesi gnal OEMF von einer (nicht gezeigten) OEMF-Signalerzeugungs schaltung in Übereinstimmung mit dem internen Taktsignal intCLK verschiebt, einen Halbtaktschieber 1ea, der das Ausgangssignal OEMFS des (CAS-Latenzzeit-2) Taktschiebers 1b um einen halben Taktzyklus des internen Taktsignals intCLK verschiebt, einen Halbtaktschieber 1eb, der das Ausgangssignal OEMFSD des Halb taktschiebers 1ea um einen halben Taktzyklus des internen Takt signals intCLK verschiebt, einen Halbtaktschieber 1ec, der das Ausgangssignal OEM des Halbtaktschiebers 1eb um einen halben Taktzyklus des internen Taktsignals intCLK verschiebt, ein Steuerlogikgatter 1i, das das interne Taktsignal CLKO für die Datenausgabe in Übereinstimmung mit dem internen Taktsignal intCLK und den Ausgangssignalen OEMFSD und OEMD der Halbtakt schieber 1ea und 1ec erzeugt.

Das Ausgabefreigabesignal OEM vom Halbtaktschieber 1eb wird in die Ausgabepufferschaltung 910b eingegeben. Die Halbtaktschie ber 1ea und 1ec empfangen die synchron mit dem komplementären internen Taktsignal/intCLK eingegebenen Signale, während der Halbtaktschieber 1eb das synchron mit dem internen Taktsignal intCLK eingegebene Signal empfängt.

Das Steuerlogikgatter 1i enthält eine NAND-Schaltung 1ia, die das interne Taktsignal intCLK und das Signal OEMFSD vom Halb taktschieber 1ea empfängt, und eine NAND-Schaltung 1ib, die das Ausgangssignal der NAND-Schaltung 1ia und das Signal OEMD vom Halbtaktschieber 1ec empfängt und das interne Taktsignal CLKO für die Datenausgabe erzeugt. Die Gatterschaltung 910a und die Ausgabepufferschaltung 910b besitzen die gleichen Strukturen wie jene in der vorangehenden Ausführung. Entsprechende Ab schnitte tragen die gleichen Bezugszeichen und werden im fol genden nicht beschrieben.

Wenn in der in Fig. 12 gezeigten Struktur das Signal OEMD vom Halbtaktschieber 1ec auf niedrigen Pegel und inaktiv ist, ist das interne Taktsignal CLKO für die Datenausgabe auf hohem Pegel und die Gatterschaltung 910a überträgt die internen Lesedaten RD an die Ausgabepufferschaltung 910. Daher werden die internen Lesedaten RD an die Ausgabepufferschaltung 910b übertragen, bevor das Ausgabefreigabesignal OEM aktiviert wird, so daß die Vorbereitungszeit der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM lang gemacht werden kann. Wenn das Signal OEMFSD den inaktiven Zustand mit niedrigem Pegel einnimmt und das Signal OEMD auf hohem Pegel oder aktiv ist, nimmt das interne Taktsignal CLKO für die Datenausgabe niedri gen Pegel an und die Gatterschaltung 910a wird gesperrt und nimmt den Zustand zur Zwischenspeicherung der eingegebenen Daten an. Daher nimmt die Gatterschaltung 910a den Zwischen speicherungszustand an, bevor das Ausgabefreigabesignal OEMD aktiviert wird, wobei die Haltezeit der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM erhöht werden kann. Dadurch kann die Ausgabe ungültiger Daten verhindert werden. Nun wird mit Bezug auf den Zeitablaufplan von Fig. 13 die Funktionsweise der Datenausgabe-Steuerschaltung und der Ausga beschaltung, die in Fig. 12 gezeigt sind, beschrieben.

Wenn der Lesebefehl im Taktzyklus Nr. 0 eingegeben wird, steigt das Lesefreigabesignal OEMF synchron mit dem Anstieg des inter nen Taktsignals intCLK auf hohen Pegel an. Da die CAS-Latenz zeit 2 ist, steigt auch das Signal OEMFS vom (CAS-Latenz zeit-2)-Taktschieber 1b auf hohen Pegel an. Da der Halbtakt schieber 1ea das synchron mit dem komplementären internen Taktsignal/intCLK eingegebene Signal empfängt, steigt das Signal OEMFSD in Übereinstimmung mit dem internen Taktsignal intCLK im Taktzyklus Nr. 0 auf hohen Pegel an.

Im Taktzyklus Nr. 0 sind sowohl das Ausgabefreigabesignal OEM als auch das Signal OEMD inaktiv und auf niedrigem Pegel, ferner ist die Ausgabepufferschaltung 910b im Ausgabezustand mit hoher Impedanz. Das interne Taktsignal CLKO, das von dem Steuerlogikgatter 1i erzeugt wird, besitzt hohen Pegel und der Dreizustands-Inverterpuffer 910aa der Gatterschaltung 910a ist im Betriebszustand. Daher werden die im Taktzyklus Nr. 0 gele senen Daten RD über die Gatterschaltung 910a an die Ausgabepuf ferschaltung 910b übertragen.

Im Taktzyklus Nr. 1 empfängt der Halbtaktschieber 1eb das synchron mit dem internen Taktsignal intCLK eingegebene Signal OEMFSD und steuert das Ausgabefreigabesignal OEM auf hohen Pegel. Dadurch nimmt die Ausgabepufferschaltung 910b den Ausga bezustand mit niedriger Impedanz an und puffert die internen Daten DD, um Ausgabedaten Dout zu erzeugen. Wenn die Ausgabe pufferschaltung 910b den Betriebszustand erreicht, d. h. wenn das Ausgabefreigabesignal OEM aktiviert wird und den hohen Pegel annimmt, sind die internen Daten DD bereits übertragen, so daß die Vorbereitungszeit tS der internen Daten DD in bezug auf das Ausgabefreigbesignal OEM eine ausreichende Länge be sitzt. Daher werden Ausgabedaten Dout in Übereinstimmung mit den internen Daten DD ohne Erzeugung ungültiger Daten erzeugt.

Im Taktzyklus Nr. 1 empfängt der Halbtaktschieber 1ec das Ausgabefreigabesignal OEM synchron mit dem Abfall des internen Taktsignals intCLK und steuert sein Ausgangssignal OEMD auf hohen Pegel, ferner arbeitet die in dem Steuerlogikgatter 1i enthaltene NAND-Schaltung 1ib als Inverter. Zu diesem Zeitpunkt ist auch das Signal OEMFSD auf hohem Pegel und die NAND-Schal tung 1ia arbeitet als Inverter, so daß das interne Taktsignal CLKO für die Ausgabe in Übereinstimmung mit dem internen Takt signal intCLK erzeugt wird. Für die Datenblocklängenperiode, d. h. während der Taktzyklen Nr. 2, Nr. 3 und Nr. 4 werden interne Daten DD in Übereinstimmung mit den internen Lesedaten RD erzeugt, ferner werden Ausgabedaten Dout erzeugt.

Im Taktzyklus Nr. 4 ist die Datenblocklängenperiode verstri chen. Daher wird das Lesefreigabesignal OEMF deaktiviert und das Signal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b fällt auf niedrigen Pegel. Während das interne Taktsignal intCLK auf hohem Pegel liegt, befindet sich der Halbtaktschieber 1ea im Zwischenspeicherungszustand, so daß das Signal OEMFSD den hohen Pegel hält und das Signal OEMFSD synchron mit dem Abfall des internen Taktsignals intCLK auf niedrigen Pegel fällt, um das Ausgangssignal der NAND-Schaltung 1ia auf hohen Pegel anzuhe ben. Da das Signal OEMD noch immer auf hohem Pegel ist, wird das Taktsignal CLKO von der NAND-Schaltung 1ib auf niedrigen Pegel gehalten.

Im Taktzyklus Nr. 5 empfängt der Halbtaktschieber 1eb das Signal OEMFSD synchron mit dem Anstieg des internen Taktsignals intCLK und steuert das Ausgabefreigabesignal OEM auf den inak tiven Zustand mit niedrigem Pegel. Dadurch nimmt die Ausgabe pufferschaltung 910b den Ausgabezustand mit hoher Impedanz an. Im Taktzyklus Nr. 5 behält das Taktsignal CLKO vom Steuerlogik gatter 1i selbst dann, wenn das interne Taktsignal intCLK auf hohen Pegel ansteigt, den niedrigen Pegel bei, da das Signal OEMD auf hohem Pegel ist. Daher behält die Gatterschaltung 910a den Zwischenspeicherungszustand bei.

Das interne Taktsignal CLKO für die Ausgabe wird auf niedrigem Pegel gehalten, bis der Halbtaktschieber 1ec das Ausgabefreiga besignal OEM empfängt und das Signal OEMD synchron mit dem Abfall des internen Taktsignals intCLK im Taktzyklus Nr. 5 auf niedrigen Pegel steuert. Daher besitzen die internen Daten DD zum Zeitpunkt der Deaktivierung des Ausgabefreigabesignals OEM eine Haltezeit tH, die gleich der Hälfte des Taktzyklus des internen Taktsignals intCLK in bezug auf das Ausgabefreigabesi gnal OEM ist, wobei die Ausgabe ungültiger Daten zum Zeitpunkt der Deaktivierung des Ausgabefreigabesignals OEM zuverlässig verhindert werden kann. Danach behält die Ausgabepufferschal tung 910b den Ausgabezustand mit hoher Impedanz als Ergebnis der Deaktivierung des Ausgabefreigabesignals OEM bei, obwohl das interne Taktsignal CLKO auf hohem Pegel gehalten wird und die Gatterschaltung 910a durchgeschaltet ist.

Gemäß der dritten Ausführungsform der Erfindung wird das in terne Taktsignal CLK für die Ausgabe wie oben beschrieben so gesetzt, daß es die Gatterschaltung durchgeschaltet hält, ferner wird das verzögerte Signal des Ausgabefreigabesignals, das die Ausgangsimpedanz der Ausgabepufferschaltung steuert, dazu verwendet, das Taktsignal für die Ausgabe in Übereinstim mung mit dem internen Taktsignal zu erzeugen. Außerdem wird das dem Ausgabefreigabesignal um einen halben Taktzyklus vorherge hende Signal dazu verwendet, die Erzeugung des internen Taktsi gnals anzuhalten, ferner wird anschließend das verzögerte Ausgabefreigabesignal dazu verwendet, die Gatterschaltung durchgeschaltet zu halten. Zum Zeitpunkt der Aktivierung des Ausgabefreigabesignals sind daher die Daten bereits in die Ausgabepufferschaltung eingegeben worden. Außerdem wird zum Zeitpunkt der Deaktivierung des Ausgabefreigabesignals OEM die Erzeugung des internen Taktsignals angehalten und die Gatter schaltung ist im Zwischenspeicherungszustand. Daher können die Vorbereitungszeit und die Haltezeit der internen Daten ausrei chend lang sein und kann die Ausgabe ungültiger Daten verhin dert werden.

Vierte Ausführung

Fig. 14 zeigt eine Struktur eines Hauptabschnitts einer Halb leiterspeichervorrichtung gemäß einer vierten Ausführung der Erfindung. Fig. 14 zeigt in ähnlicher Weise Strukturen der Datenausgabe-Steuerschaltung 1 und der Ausgabeschaltung 910. Die in Fig. 14 gezeigten Strukturen stimmten mit jenen, die in Fig. 12 gezeigt sind, überein, mit der Ausnahme, daß das in terne Maskierungsbefehlssignal DQMO von der Schaltung 1a zur Erzeugung des internen Maskierungsbefehlssignals und das Aus gangssignal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b dazu verwendet werden, das interne Taktsignal CLKO für die Ausgabe sowie das Ausgabefreigabesignal OEM zu erzeugen.

In Fig. 14 sind ein Inverter 1c, der das interne Maskierungsbe fehlssignal DQMO von der Schaltung 1a zur Erzeugung des inter nen Maskierungsbefehlssignals invertiert, und eine UND-Schal tung 1d vorgesehen, die das Ausgangssignal des Inverters 1c und das Ausgangssignal OEMFS des (CAS-Latenzzeit-2) Taktschiebers 1b empfängt und ein Ausgangssignal OEMFS2 für den Halbtakt schieber 1ea erzeugt. Die Strukturen, die von der obigen Struk tur verschieden sind, sind die gleichen wie in Fig. 12, ledig lich mit der Ausnahme des Namens des in den Halbtaktschieber 1ea eingegebenen Signals. Nun wird mit Bezug auf den Zeitab laufplan von Fig. 15 die Funktionsweise der in Fig. 14 gezeig ten Schaltungen beschrieben.

Im Taktzyklus Nr. 0 wird der Lesebefehl eingegeben und steigt das Lesefreigabesignal OEMF synchron mit dem Anstieg des inter nen Taktsignals intCLK auf hohen Pegel an und hält den hohen Pegel bis zum Taktzyklus Nr. 4, da die Datenblocklänge 4 ist. Da die CAS-Latenzzeit 2 ist, steigt das Signal OEMFS vom (CAS- Latenzzeit-2)-Taktschieber 1b synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel an, so daß das Ausgangssignal OEMFS2 der UND-Schaltung 1d auf hohen Pegel ansteigt. Da das Signal OEMD auf niedrigem Pegel liegt, hält das interne Taktsignal CLKO von der NAND-Schaltung 1ib im Steuerlogikgatter 1i den hohen Pegel, ferner ist die Gatter schaltung 910a auf Durchlaß geschaltet.

Im Taktzyklus Nr. 0 steigt das vom Halbtaktschieber 1ia er zeugte Signal OEMFS2D synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel an.

Im Taktzyklus Nr. 1 nimmt der von außen eingegebene Datenausga bemaskierungsbefehl DQM hohen Pegel an und nimmt das interne Maskierungsbefehlssignal DQMO in Übereinstimmung mit dem An stieg des internen Taktsignals intCLK hohen Pegel an, so daß das Signal OEMFS2 von der UND-Schaltung 1d auf niedrigen Pegel fällt. Der Halbtaktschieber 1ea empfängt das Signal OEMFS2 synchron mit dem Abfall des internen Taktsignals intCLK und steuert sein Ausgangssignal OEMFS2D auf niedrigen Pegel.

Der Halbtaktschieber leb empfängt das Signal OEMFS2D mit hohem Pegel synchron mit dem Anstieg des internen Taktsignals intCLK im Taktzyklus Nr. 1 und steuert das Ausgabefreigabesignal OEM auf hohen Pegel. Zu diesem Zeitpunkt sind die internen Leseda ten RD über die im Durchlaßzustand befindliche Gatterschaltung 910a an die Ausgabepufferschaltung 910b übertragen worden und puffert die Ausgabepufferschaltung 910b die internen Daten DD in Übereinstimmung mit dem aktiven Ausgabefreigabesignal OEM, um Ausgabedaten Dout zu erzeugen. Daher ist in diesem Fall die Vorbereitungszeit tS der internen Daten DD ähnlich wie in der vorangehenden dritten Ausführung ausreichend lang, so daß Ausgabedaten Dout erzeugt werden, ohne von ungültigen Daten begleitet zu werden.

Im Taktzyklus Nr. 1 empfängt der Halbtaktschieber 1ec das Ausgabefreigabesignal OEM mit hohem Pegel synchron mit dem Anstieg des internen Taktsignals intCLK und steuert sein Aus gangssignal OEMD auf hohen Pegel. Das Signal OEMFS2D ist syn chron mit dem Abfall des internen Taktsignals intCLK auf nied rigen Pegel gesteuert worden, wobei die NAND-Schaltung 1ib des Steuerlogikgatters 1i Signale mit hohem Pegel an ihrem beiden Eingängen empfängt und das interne Taktsignal CLKO auf niedri gen Pegel fixiert.

Im Taktzyklus Nr. 2 fällt das interne Maskierungsbefehlssignal DQMO auf niedrigen Pegel synchron mit dem Anstieg des internen Taktsignals intCLK (der von außen eingegebene Ausgabemaskie rungsbefehl DQM befiehlt nur die Maskierung für die zweiten Ausgabedaten). Als Antwort auf den Abfall des internen Maskie rungsbefehlssignals DQMO steigt das Signal OEMFS2 von der UND- Schaltung 1d auf hohen Pegel an. Nachfolgend steigt das Signal OEMFS2D vom Halbtaktschieber 1ea synchron mit dem Abfall des internen Taktsignals intCLK auf hohen Pegel an und die NAND- Schaltung 1ia des Steuerlogikgatters 1i arbeitet als Inverter.

Im Taktzyklus Nr. 2 empfängt der Halbtaktschieber 1ib in glei cher Weise das Signal OEMFS2D mit niedrigem Pegel synchron mit dem Anstieg des internen Taktsignals intCLK, so daß das Ausga befreigabesignal OEM auf niedrigen Pegel gesteuert wird und die Ausgabepufferschaltung 910b den Ausgabezustand mit hoher Impe danz einnimmt. In diesem Taktzyklus Nr. 2 ist das interne Taktsignal CLKO für die Ausgabe auf niedrigem Pegel fixiert, während das interne Taktsignal intCLK auf hohem Pegel liegt und daher die Gatterschaltung 910a im Zwischenspeicherungszustand ist. Anschließend fällt das Signal OEMD vom Halbtaktschieber 1ec synchron mit dem Abfall des internen Taktsignals intCLK auf niedrigen Pegel und das interne Taktsignal CLKO nimmt hohen Pegel an. Wenn sich das Ausgabefreigabesignal OEM im Taktzyklus Nr. 2 in den inaktiven Zustand mit niedrigem Pegel ändert, sind die internen Daten DD während einer Periode, die gleich dem halben Taktzyklus des internen Taktsignals intCLK ist, im Zwischenspeicherungszustand. Daher besitzen die internen Daten DD eine ausreichend lange Haltezeit tH in bezug auf das Ausga befreigabesignal OEM. Folglich ist es möglich, die Ausgabe ungültiger Daten zum Zeitpunkt des Übergangs in den maskierten Zustand zu verhindern.

Wenn das interne Taktsignal CLKO au£ hohen Pegel ansteigt, wird die Gatterschaltung 910a durchgeschaltet, um interne Lesedaten RD(1) an die Ausgabepufferschaltung 910b zu übertragen. In diesem Zustand ist jedoch das Ausgabefreigabesignal OEM bereits in den niedrigen Pegel gesteuert, ist die Ausgabepufferschal tung 910b im Ausgabezustand mit hoher Impedanz und werden die so übertragenen Daten DD(1) nicht ausgegeben. Anschließend werden neue interne Lesedaten RD übertragen und im Taktzyklus Nr. 2 bestimmt. Das interne Taktsignal CLKO ist auf hohem Pegel und die Gatterschaltung 910a ist im Durchlaßzustand, so daß Lesedaten RD(2) an die Ausgabepufferschaltung 910b übertragen werden.

Im Taktzyklus. Nr. 3 empfängt der Halbtaktschieber 1eb das Signal OEMFS2D mit hohem Pegel synchron mit dem Anstieg des internen Taktsignals intCLK, so daß das Ausgabefreigabesignal OEM auf hohen Pegel ansteigt und das Signal OEMD vom Halbtakt schieber 1ec anschließend synchron mit dem Abfall des internen Taktsignals intCLK auf hohen Pegel ansteigt. Zum Zeitpunkt des Übergangs des Ausgabefreigabesignals OEM in den aktiven Zustand sind daher die internen Lesedaten RD(2) als Daten DD(2) bereits an die Ausgabepufferschaltung 910b übertragen, so daß die Vorbereitungszeit tS ausreichend lang ist. Daher werden die internen Daten DD(2) gepuffert, ohne von ungültigen Daten begleitet zu werden, so daß Ausgabedaten Dout(2) ausgegeben werden.

Im nachfolgenden Taktzyklus Nr. 4 ist die Datenblocklängenperi ode verstrichen, so daß die Signale OEMF und OEMFS auf niedri gen Pegel abfallen. Wenn das Signal OEMFS2 anschließend auf niedrigen Pegel abfällt, fällt auch das Signal OEMFS2D synchron mit dem Abfall des internen Taktsignals intCLK auf niedrigen Pegel ab, ferner ist das Ausgangssignal der NAND-Schaltung 1ia auf hohen Pegel fixiert. Im Taktzyklus Nr. 4 sind beide Signale OEMFS2D und OEMD auf niedrigem Pegel, während das interne Taktsignal intCLK auf hohem Pegel ist, so daß das interne Taktsignal CLKO in Übereinstimmung mit dem internen Taktsignal intCLK erzeugt wird und die internen Lesedaten RD an die Ausga bepufferschaltung 910b für die Ausgabe übertragen werden. Wenn das interne Taktsignal intCLK auf niedrigen Pegel abfällt, nimmt das Signal OEMFS2D niedrigen Pegel an und empfängt die NAND-Schaltung 1ib Signale mit hohem Pegel an ihren beiden Eingängen und fixiert das interne Taktsignal CLKO auf hohem Pegel. Dadurch nimmt die Gatterschaltung 910a den Zwischenspei cherungszustand ein.

Im Taktzyklus Nr. 5 empfängt der Halbtaktschieber 1eb das Signal OEMFS2D mit niedrigem Pegel synchron mit dem Anstieg des internen Taktsignals intCLK und senkt das Ausgabefreigabesignal OEM auf niedrigen Pegel ab. Zu diesem Zeitpunkt ist das interne Taktsignal CLKO noch immer auf niedrigem Pegel, ferner ist die Gatterschaltung 910a im Zwischenspeicherungszustand. Wenn das interne Taktsignal intCLK auf niedrigen Pegel abfällt, empfängt der Halbtaktschieber 1ec das Ausgabefreigabesignal OEM mit niedrigem Pegel und steuert sein Ausgangssignal OEMD auf nied rigen Pegel. Dadurch wird das interne Taktsignal CLKO für die Ausgabe auf hohem Pegel fixiert. Zum Zeitpunkt des Übergangs des Ausgabefreigabesignals OEM in den inaktiven Zustand sind daher die internen Lesedaten DD während einer Periode, die gleich dem halben Taktzyklus ist, im Zwischenspeicherungszu stand, so daß die Haltezeit tH ausreichend lang ist und die Ausgabe ungültiger Daten verhindert wird.

Wie oben beschrieben worden ist, wird die Übertragung der internen Lesedaten an die Ausgabepufferschaltung nicht in Übereinstimmung mit dem internen Taktsignal intCLK, mit dem das Ausgabefreigabesignal OEM synchronisiert ist, ausgeführt. Daher können die Vorbereitungszeit und die Haltezeit der internen Daten in bezug auf das Ausgabefreigabesignal ausreichend lang gemacht werden und kann die Ausgabe ungültiger Daten verhindert werden. Dies ist durch die Tatsachen bedingt, daß zum Zeitpunkt des Übergangs in den aktiven Zustand des Ausgabefreigabesignals die internen Lesedaten vor dem Übergang an die Ausgabepuffer schaltung übertragen werden und daß die Gatterschaltung im Zwi schenspeicherungszustand gehalten wird, wenn das Ausgabefreiga besignal deaktiviert ist.

Fünfte Ausführung

Fig. 16 zeigt eine Struktur eines Hauptabschnitts einer Halb leiterspeichervorrichtung gemäß einer fünften Ausführung der Erfindung. Fig. 16 zeigt in ähnlicher Weise Strukturen der Datenausgabe-Steuerschaltung 1 und der Ausgabeschaltung 910. Ähnlich wie die in Fig. 12 gezeigte Datenausgabe-Steuerschal tung 1 enthält die in Fig. 16 gezeigte Datenausgabe-Steuer schaltung 1 einen (CAS-Latenzzeit-2)-Taktschieber 1b, der das Lesefreigabesignal OEMF um (CAS-Latenzzeit-2) Taktzyklen verzögert, einen Halbtaktschieber 1ed, der das Ausgangssignal OEMFS des (CAS-Latenzzeit-2)-Taktschiebers 1b um einen halben Taktzyklus verzögert, einen Halbtaktschieber 1ef, der das Ausgangssignal OEMFSD des Halbtaktschiebers 1ed nochmals um einen halben Taktzyklus verzögert, und einen Halbtaktschieber 1eg, der das Ausgangssignal OEM des Halbtaktschiebers 1ef nochmals um einen halben Taktzyklus verzögert. Die Halbtakt schieber 1ed und 1eg empfangen die eingegebenen Signale in Übereinstimmung mit dem komplementären internen Taktsi gnal/intCLK und führen deren Zwischenspeicherung aus. Der Halbtaktschieber 1ef empfängt das eingegebene Signal in Über einstimmung mit dem internen Taktsignal intCLK und führt dessen Zwischenspeicherung aus.

Die Datenausgabe-Steuerschaltung 1 enthält ferner eine Schal tung 1a zum Erzeugen eines internen Maskierungsbefehlssignals, die das interne Maskierungsbefehlssignal DQMO in Übereinstim mung mit einem von außen eingegebenen Datenausgabemaskierungs befehl extDQM erzeugt, einen Halbtaktschieber 1ja, der den internen Maskierungsbefehl DQMO von der Schaltung 1a zur Erzeu gung des internen Maskierungsbefehlssignals um einen halben Taktzyklus verzögert, einen Halbtaktschieber 1jc, der das Ausgangssignal DQMi des Halbtaktschiebers 1jb nochmals um einen halben Taktzyklus verzögert. Die Halbtaktschieber 1ja und 1jc empfangen die eingegebenen Signale in Übereinstimmung mit dem komplementären internen Tatsignal/intCLK, während der Halbtakt schieber 1jb das empfangene Signal in Übereinstimmung mit dem internen Taktsignal intCLK empfängt und zwischenspeichert.

Die Datenausgabe-Steuerschaltung 1 enthält ferner ein Steuerlo gikgatter 1k, das das interne Taktsignal CLKO für die Datenaus gabe in Übereinstimmung mit dem Signal OEMFSD vom Halbtakt schieber 1ed, dem Ausgabesignal DQMOD des Halbtaktschiebers 1ja und dem Ausgangssignal DQMD des Halbtaktschiebers 1ac erzeugt.

Das Steuerlogikgatter 1k enthält eine NAND-Schaltung 1ka, das das interne Taktsignal intCLK, das Ausgangssignal OEMFSD des Halbtaktschiebers 1ed und das Ausgangssignal DQMOD, das über einen Inverter 1x vom Halbtaktschieber 1ja eingegeben wird, sowie eine NAND-Schaltung 1kb, die das Ausgangssignal OEMD des Halbtaktschiebers, das Ausgangssignal der NAND-Schaltung 1ka und das Ausgangssignal DQMD, das über einen Inverter 1y vom Halbtaktschieber 1jc eingegeben wird, empfängt und das interne Taktsignal CLKO für die Datenausgabe erzeugt. Das interne Taktsignal CLKO wird durch den Inverter invertiert, um ein komplementäres Taktsignal /CLKO zu bilden, das den Ein/Aus- Zustand des in der Gatterschaltung 910a enthaltenen Dreizu stand-Inverterpuffers 910aa steuert.

Die Gatterschaltung 910a besitzt eine Struktur, die der in der Beschreibungseinleitung beschriebenen Struktur ähnlich ist. Die Ausgabepufferschaltung 910b enthält einen Inverter 910ba, der das Ausgangssignal der Gatterschaltung 910a invertiert, eine UND-Schaltung 910bf, die das Ausgabefreigabesignal OEM vom Halbtaktschieber 1ef, den internen Maskierungsbefehl DQMi vom Halbtaktschieber 1jb und das Ausgangssignal der Gatterschaltung 910a empfängt, eine UND-Schaltung 910bg, die das Ausgabefreiga besignal OEM, den internen Datenausgabe-Maskierungsbefehl DQMi und das Ausgangssignal des Inverters 910ba empfängt, einen n- Kanal-MOS-Transistor 910bd, der durchgeschaltet wird, um das Ausgangssignal Dout mit hohem Pegel (Leistungsversor gungsspannungspegel) zu erzeugen, wenn das Ausgangssignal der UND-Schaltung 910bf hohen Pegel besitzt, sowie einen n-Kanal- MOS-Transistor 910be, der durchgeschaltet wird, um ein Ausgangssignal Dout auf Massespannungspegel zu erzeugen, wenn das Ausgangssignal der UND-Schaltung 910bg auf hohem Pegel ist.

Die Ausgabepufferschaltung 910b erzeugt Ausgabedaten Dout in Übereinstimmung mit den von der Gatterschaltung 910a eingegebe nen Daten, wenn das Ausgabefreigabesignal OEM aktiv ist und der interne Datenausgabe-Maskierungsbefehl DQMi inaktiv ist. In der Struktur der in Fig. 16 gezeigten Datenausgabe-Steuerschaltung 1 werden das interne Maskierungsbefehlssignal DQMi und das Ausgabefreigabesignal OEM auf verschiedenen Wegen gebildet, ferner wird die Ausgangsimpedanz der Ausgabepufferschaltung 910b in Übereinstimmung mit dem Ausgabefreigabesignal OEM und mit dem internen Datenausgabe-Maskierungsbefehl DQMi gesteuert.

Das interne Steuergatter 1k versetzt die Gatterschaltung 910a zum Zeitpunkt des Übergangs der Ausgabepufferschaltung 910b in den Ausgabezustand mit hoher Impedanz in den Zwischenspeiche rungszustand und versetzt die Gatterschaltung 910a zum Zeit punkt des Übergangs in den Ausgabezustand mit niedriger Impe danz mit schnellem Zeitverlauf in den Durchlaßzustand. Nun werden die Vorbereitungszeit und die Haltezeit erhöht. Dann werden die Operationen der Datenausgabe-Steuerschaltung 1 und der Ausgabeschaltung 910, die in Fig. 16 gezeigt sind, mit Bezug auf den Zeitablaufplan von Fig. 17 beschrieben. Fig. 17 zeigt in ähnlicher Weise die Datenleseoperation in dem Fall, in dem die CAS-Latenzzeit 2 ist und die Datenblocklänge 4 ist.

Im Taktzyklus Nr. 0 wird ein Lesebefehl eingegeben und das interne Lesefreigabesignal OEMF steigt synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel an. Außerdem steigt das Signal OEMFS vom (CAS-Latenzzeit-2)-Taktschieber 1b auf hohen Pegel an. Dann steigt das Ausgangssignal OEMFSD vom Halbtaktschieber 1ed synchron mit dem Abfall des internen Taktsignals intCLK auf hohen Pegel an. In Übereinstimmung mit der Aktivierung des Lesefreigabesignals OEMF werden die Wahl einer Speicherzelle und das Lesen der Daten intern ausgeführt.

Im Taktzyklus Nr. 1 nimmt der von außen eingegebene Datenaus gabe-Maskierungsbefehl extDQM hohen Pegel an, während das Signal DQMO von der Schaltung 1a zur Erzeugung des internen Maskierungsbefehlssignals synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel ansteigt. Das Ausgabefreiga besignal OEM vom Halbtaktschieber 1ef wechselt synchron mit dem Anstieg des internen Taktsignals intCLK in den aktiven Zustand mit hohem Pegel, während das Signal OEMD vom Halbtaktschieber 1eg synchron mit dem Abfall des internen Taktsignals intCLK auf hohen Pegel ansteigt. Wenn das Signal OEMD auf hohen Pegel ansteigt, befindet sich das Signal DQMOD vom Halbtaktschieber 1ja bereits auf hohem Pegel und nimmt das Ausgangssignal des Inverters 1x niedrigen Pegel an, so daß das Ausgangssignal der NAND-Schaltung 1ka auf hohem Pegel liegt. Das Signal DQMD vom Halbtaktschieber 1ac ist noch immer auf niedrigem Pegel und das Ausgangssignal des Inverters 1y ist auf hohem Pegel. Daher fällt das Ausgangssignal CLKO der NAND-Schaltung 1kb als Ant wort auf den Anstieg des Signals OEMD auf niedrigen Pegel. Dadurch werden die internen Lesedaten RD, die im Taktzyklus Nr. 1 gelesen werden, von der Gatterschaltung 910a empfangen und zwischengespeichert.

Da das Ausgabefreigabesignal OEM auf hohem Pegel ist und der interne Lesedatenausgabe-Maskierungsbefehl DQMi auf niedrigem Pegel ist, erzeugt die Ausgabepufferschaltung 910b in Überein stimmung mit den über die Gatterschaltung 910a eingegebenen Daten DD Ausgabedaten Dout. Zum Zeitpunkt des Übergangs des Ausgabefreigabesignals OEM in den aktiven Zustand sind die internen Lesedaten RD bereits durch die Gatterschaltung 910a an die Ausgabepufferschaltung 910b in Übereinstimmung mit dem internen Taktsignal CLKO mit hohem Pegel übertragen worden, wobei eine ausreichende Vorbereitungszeit vorgesehen ist, so daß nur gültige Daten ohne Ausgabe ungültiger Daten ausgegeben werden.

Während einer Periode eines Taktzyklus, für die das Signal DQMOD vom Halbtaktschieber 1ja auf hohem Pegel ist, ist das Ausgangssignal des Inverters 1x auf niedrigem Pegel, weshalb das Ausgangssignal der NAND-Schaltung 1ka auf hohem Pegel ist, so daß das interne Taktsignal CLKO für die Ausgabe auf niedri gem Pegel bleibt, bis das Ausgangssignal DQMD des Halbtakt schiebers 1jc auf hohen Pegel ansteigt. In diesem Zustand hält daher die Gatterschaltung 910a den Zwischenspeicherungszustand und werden die internen Lesedaten RD, die im Taktzyklus Nr. 2 übertragen werden, während dieser Periode nicht übertragen.

Synchron mit dem Abfall des internen Taktsignals intCLK im Taktzyklus Nr. 2 steigt das Ausgangssignal DQMD des Halbtakt schiebers 1jc auf hohen Pegel an. Dadurch nimmt das Ausgangs signal des Inverters 1y niedrigen Pegel an und das Ausgangs signal CLKO der NAND-Schaltung 1kb nimmt hohen Pegel an, so daß die Gatterschaltung 910a durchgeschaltet wird und die Lesedaten RD an den Ausgangspuffer 910b übertragen werden. Zu diesem Zeitpunkt steigt jedoch das Signal DQMi vom Halbtaktschieber 1jb auf hohen Pegel an, während das komplementäre Maskierungs signal/DMQi synchron mit dem Anstieg des internen Taktsignals intCLK niedrigen Pegel annimmt. Daher nimmt die Ausgabepuffer schaltung 910b den Ausgabezustand mit hoher Impedanz an, so daß diese ungültigen Daten DD(1) nicht ausgegeben werden.

Im Taktzyklus Nr. 3 fällt das Signal DQMi vom Halbtaktschieber 1jb auf niedrigen Pegel, während das komplementäre interne Maskierungssignal/DQMi synchron mit dem Anstieg des internen Taktsignals intCLK hohen Pegel annimmt, so daß die Ausgabepuf ferschaltung 910b erneut den Ausgabezustand mit niedriger Impedanz annimmt. Zu diesem Zeitpunkt ist das interne Taktsi gnal CLKO bereits auf hohem Pegel, der entsprechend dem Signal DQMD und synchron mit dem Abfall des internen Taktsignals intCLK in dem Taktzyklus Nr. 2 angenommen wurde, wobei dieser Zustand mit hohem Pegel bis zum Abfall des internen Taktsignals intCLK im Taktzyklus Nr. 3 beibehalten wird. Daher werden die internen Lesedaten RD bereits an die Ausgabepufferschaltung 910b übertragen, bevor das Signal DQMi abfällt. Daher wird eine ausreichend lange Vorbereitungszeit beibehalten und werden gültige Daten ohne Ausgabe ungültiger Daten ausgegeben.

Im Taktzyklus Nr. 4 nehmen beide Signale DQMOD und DQMD niedri gen Pegel an, ferner besitzt das Signal OEMD hohen Pegel. Daher wird das interne Taktsignal CLKO für die Ausgabe in Überein stimmung mit dem internen Taktsignal intCLK erzeugt, wobei die internen Lesedaten RD(3) über die Gatterschaltung 910a in die Ausgabepufferschaltung 910b eingegeben werden. Als Antwort darauf werden die letzten Daten Dout(3) ausgegeben.

Im Taktzyklus Nr. 5 fällt das Ausgabefreigabesignal OEM syn chron mit dem Anstieg des internen Taktsignals intCLK auf niedrigen Pegel und die Ausgabepufferschaltung 910b nimmt den Zustand mit hoher Impedanz an. Zu diesem Zeitpunkt ist das Signal OEMFSD synchron mit dem Abfall des internen Taktsignals intCLK im Taktzyklus Nr. 4 bereits auf niedrigen Pegel gefal len, ferner hat das Ausgangssignal der NAND-Schaltung 1ka des Steuerlogikgatters 1k bereits hohen Pegel angenommen, so daß das Ausgangssignal der NAND-Schaltung 1kb bereits niedrigen Pegel besitzt. Daher befindet sich die Gatterschaltung 910a im Zwischenspeicherungszustand.

Das interne Taktsignal CLKO für die Ausgabe kehrt zum hohen Pegel zurück, wenn das Signal OEMD synchron mit dem Abfall des internen Taktsignals intCLK im Taktzyklus Nr. 5 auf niedrigen Pegel fällt. Während einer Periode, die gleich einem halben Taktzyklus des internen Taktsignals intCLK ist, befindet sich die Gatterschaltung 910a im Zwischenspeicherungszustand, wobei die Haltezeit tH für die internen Daten DD während des inakti ven Zustands des Ausgabefreigabesignals OEM ausreichend lang ist. Daher wird die Ausgabe ungültiger Daten verhindert.

Gemäß der oben beschriebenen fünften Ausführung werden das Ausgabefreigabesignal OEM und der interne Datenmaskierungsbe fehl DQMi auf verschiedenen Wegen erzeugt, wobei die Aus gangsimpedanz in der Ausgabepufferschaltung in Übereinstimmung mit beiden Signalen gesteuert wird. Die Gatterschaltung wird zum Zeitpunkt des Übergangs zur Freigabe der Datenausgabe durchgeschaltet, um die Daten vor diesem Übergang zur Ausgabe pufferschaltung zu übertragen. Zum Zeitpunkt des Übergangs von der Freigabe der Datenausgabe zur Sperrung der Datenausgabe wird die Gatterschaltung im Zwischenspeicherungszustand gehal ten. Die Signale, die um einen halben Taktzyklus gegenüber dem Ausgabefreigabesignal bzw. dem internen Datenausgabe-Maskie rungsbefehlssignal in Phase verschoben werden, werden zum Steuern des Ein/Aus-Zustands der Gatterschaltung in dieser Weise verwendet. Daher können die Vorbereitungszeit und die Haltezeit des internen Datensignals ausreichend lang gemacht werden, weshalb eine Ausgabeschaltung implementiert werden kann, die keine ungültigen Daten ausgibt.

Sechste Ausführung

Fig. 18 zeigt eine Struktur eines Hauptabschnitts einer Halb leiterspeichervorrichtung gemäß einer sechsten Ausführung der Erfindung. Fig. 18 zeigt in ähnlicher Weise Strukturen einer Datenausgabe-Steuerschaltung 1 und einer Ausgabeschaltung 910. In Fig. 18 enthält die Datenausgabe-Steuerschaltung 1 einen (CAS-Latenzzeit-2)-Taktschieber 1b, der das Lesefreigabesi gnal OEMF um (CAS-Latenzzeit-2) Taktzyklen verzögert, einen Einzeltaktschieber 1e, der ein Ausgangssignal OEMFS des (CAS- Latenzzeit-2)-Taktschiebers 1b verzögert, um ein Ausgabefrei gabesignal OEM zu erzeugen, eine Schaltung 1a zum Erzeugen eines internen Maskierungsbefehlssignals, die ein internes Maskierungsbefehlssignal DQMO in Übereinstimmung mit einem von außen eingegebenen Datenausgabe-Maskierungsbefehl extDQM er zeugt, einen Halbtaktschieber 1ja, der das interne Maskierungs befehlssignal DQMO um einen halben Taktzyklus des Taktsignals intCLK verzögert, einen Halbtaktschteber 1jb, der das Ausgangs signal DQMOD des Halbtaktschieber 1ja um einen halben Taktzy klus des internen Taktsignals verzögert, um den internen Daten ausgabe-Maskierungsbefehl DQMi zu erzeugen, und ein Steuerlo gikgatter Im, das interne Taktsignale CLKO und /CLKO für die Datenausgabe in Übereinstimmung mit dem Ausgangssignal DQMOD des Halbtaktschiebers 1ja und des internen Taktsignals intCLK erzeugt.

Dieses Steuerlogikgatter im enthält eine NAND-Schaltung 1ma, die das über einen Inverter 1mc eingegebene Signal DQMOD und das interne Taktsignal intCLK erzeugt und das komplementäre interne Taktsignal /CLKO für die Ausgabe erzeugt, sowie einen Inverter 1mb, der das Ausgangssignal der NAND-Schaltung 1ma invertiert, um das interne Taktsignal CLKO für die Ausgabe zu erzeugen.

Die Ausgabeschaltung 910 enthält eine Gatterschaltung 910a, die wahlweise in Übereinstimmung mit den internen Taktsignalen CLKO und /CLKO für die Ausgabe den Durchlaßzustand und den Zwischen speicherungszustand annimmt, und eine Ausgabepufferschaltung 910b, deren Ausgangsimpedanz in Übereinstimmung mit dem Ausga befreigabesignal OEM und dem internen Datenausgabe-Maskierungs befehl/DQMi gesteuert wird und die interne Daten DD von der Gatterschaltung 910a ausgibt. Die Gatterschaltung 910a und die Ausgabepufferschaltung 910b besitzen die gleichen Strukturen wie jene, die in Fig. 16 gezeigt worden sind, wobei entspre chende Abschnitte die gleichen Bezugszeichen tragen.

Die Ausgabepufferschaltung 910b empfängt den internen Datenaus gabemaskierungsbefehl /DQMi und das Ausgabefreigabesignal OEM. Es kann jedoch die gleiche Struktur wie in Fig. 5 gezeigt verwendet werden, wobei der Einzeltaktschieber 1e das Ausgangs signal der UND-Schaltung empfängt, die das Ausgangssignal OEMFS des (CAS-Latenzzeit-2)-Taktschiebers 1b und das interne Maskierungsbefehlssignal DQMO empfängt.

In der in Fig. 18 gezeigten Datenausgabe-Steuerschaltung 1 hält das Steuerlogikgatter Im die Erzeugung des internen Taktsignals CLKO für die Ausgabe entsprechend dem Datenmaskierungsbefehls signal DQMOD an. Daher wird die Erzeugung des internen Taktsi gnals CLKO nur angehalten, während die Maskierung ausgeführt wird, um die Gatterschaltung 910a in den Zwischenspeicherungs zustand zu versetzen. Mit Bezug auf den Zeitablaufplan von Fig. 19 wird eine Funktionsweise der Fig. 18 gezeigten Schal tung im folgenden beschrieben. Fig. 19 zeigt die Funktions weise, die mit einer CAS-Latenzzeit 2 und mit einer Datenblock länge 4 ausgeführt wird.

Im Taktzyklus Nr. 0 wird der Lesebefehl eingegeben, wobei das Lesefreigabesignal OEMF synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel ansteigt und das Ausgangs signal OEMFS des (CAS-Latenzzeit-2)-Taktschiebers 1b eben falls auf hohen Pegel ansteigt. Da das interne Maskierungsbe fehlssignal DQMO auf niedrigem Pegel oder inaktiv ist, ist das Signal DQMOD auf niedrigem Pegel, wobei interne Taktsignale CLKO und /CLKO in Übereinstimmung mit dem internen Taktsignal intCLK erzeugt werden. Im Taktzyklus Nr. 0 werden Daten aus einer ausgewählten Speicherzelle gelesen.

Im Taktzyklus Nr. 1 nimmt der von außen eingegebene Maskie rungsbefehl extDQM den hohen Pegel an, während das interne Maskierungsbefehlssignal DQMO hohen Pegel für eine Taktzy klusperiode synchron mit dem Anstieg des internen Taktsignals intCLK annimmt (die Datenausgabemaskierung wird nur in dem Taktzyklus Nr. 1 ausgeführt). Dann steigt das Ausgangssignal DQMOD des Halbtaktschiebers 1ja synchron mit dem internen Taktsignal intCLK auf hohen Pegel an. Dadurch nimmt das Aus gangssignal der NAND-Schaltung 1ma, die in dem Steuerlogikgat ter 1m enthalten ist, hohen Pegel an, ferner nimmt das Aus gangssignal CLKO des Inverters 1mb niedrigen Pegel an, so daß die Gatterschaltung 910a den Zwischenspeicherungszustand an nimmt. In diesem Taktzyklus Nr. 1 steigt das Ausgabefreigabesi gnal OEM synchron mit dem Anstieg des internen Taktsignals intCLK auf hohen Pegel an und die Ausgabedaten Dout werden in Übereinstimmung mit den von der Gatterschaltung 910a übertrage nen internen Daten DD erzeugt.

Im Taktzyklus Nr. 2 nimmt der interne Datenausgabemaskierungs befehl DQMi synchron mit dem Anstieg des internen Taktsignals intCLK hohen Pegel an und die Ausgabepufferschaltung 910b nimmt den Ausgabezustand mit hoher Impedanz an. In diesem Zustand hält das interne Taktsignal CLKO für die Ausgabe den niedrigen Pegel bei, weshalb die Gatterschaltung 910a den Zwischenspei cherungszustand hält, so daß die Haltezeit tH der internen Daten DD zum Zeitpunkt des Übergangs der Ausgabepufferschaltung 910b in den Ausgabezustand mit hoher Impedanz gleich einer Taktzyklusperiode und ausreichend lang ist, um die Ausgabe ungültiger Daten zu verhindern. Im Taktzyklus Nr. 2 nimmt das Ausgangssignal DQMOD des Halbtaktschiebers 1ja synchron mit dem Abfall des internen Taktsignals intCLK niedrigen Pegel an, so daß das Steuerlogikgatter im interne Taktsignale CLKO und /CLKO in Übereinstimmung mit dem internen Taktsignal intCLK erzeugt.

Im Taktzyklus Nr. 3 nimmt der interne Datenausgabemaskierungs befehl DQMi synchron mit dem Anstieg des internen Taktsignals intCLK niedrigen Pegel an und die Ausgabepufferschaltung 910b erzeugt Ausgabedaten Dout in Übereinstimmung mit den eingegebe nen internen Daten DD.

Im Taktzyklus Nr. 4 ist die Datenblocklängenperiode verstrichen und das Lesefreigabesignal OEMF fällt synchron mit dem Anstieg des internen Taktsignals intCLK auf niedrigen Pegel ab. Außer dem fällt das Ausgangssignal OEMFS des (CAS-Latenzzeit-2)- Taktschiebers 1b auf niedrigen Pegel. Zu diesem Zeitpunkt ist das Ausgabefreigabesignal OEM noch immer auf hohem Pegel und das interne Taktsignal CLKO wird erzeugt. Daher werden die internen Lesedaten RD(3) über die Gatterschaltung 910a in Übereinstimmung mit dem Taktsignal CLKO in die Ausgabepuffer schaltung 910b eingegeben, wobei Daten DD(3), die sich am Ende der Datenblocklänge befinden, als Ausgabedaten erzeugt werden.

Im nächsten Taktzyklus Nr. 5 fällt das Ausgabefreigabesignal OEM synchron mit dem Anstieg des internen Taktsignals intCLK auf niedrigen Pegel und die Ausgabepufferschaltung 910b behält den Ausgabezustand mit hoher Impedanz bei.

Die Vorbereitungszeit tS der internen Daten DD in bezug auf das Ausgabefreigabesignal OEM kann durch Setzen der Verzögerungs zeit des Einzeltaktschiebers 1e (Gatterverzögerung des Zählers) länger als die Verzögerungszeit des Steuerlogikgatters 1m und die Verzögerungszeit der Gatterschaltung 910a ausreichend erhöht werden. Diese Anordnung würde jedoch die Haltezeit tH der internen Daten DD zum Zeitpunkt des Übergangs des Ausgabe freigabesignals OEM in den inaktiven Zustand reduzieren, wes halb ungültige Daten zusammen mit den Ausgabedaten Dout1 in Fig. 19 zum Zeitpunkt des Übergangs in den Ausgabezustand mit hoher Impedanz ausgegeben werden können. Falls die Vorberei tungszeit tS reduziert wird, nimmt die Haltezeit tH zu, so daß ungültige Daten zum Zeitpunkt des Übergangs des Ausgabefreiga besignals OEM in den inaktiven Zustand nicht ausgegeben werden. Die reduzierte Vorbereitungszeit tS könnte jedoch die Ausgabe ungültiger Daten hervorrufen, wie aus den Daten Dout2 in Fig. 19 ersichtlich ist. Um dies zu verhindern, werden die internen Lesedaten RD' im Zwischenspeicherungszustand gehalten, wenn die letzten Daten in der Datenblocklänge ausgegeben wer den. In diesem Fall kann eine ausreichend lange Vorbereitungs zeit tS verwendet werden. Mit anderen Worten, es kann eine Struktur verwendet werden, bei der das interne Taktsignal CLKO für die Datenausgabe mit schnellem Zeitverlauf relativ zur Aktivierung des Ausgabefreigabesignals OEM auf hohen Pegel ansteigt, um die Gatterschaltung 910a durchzuschalten. Da die Haltezeit tH ausreichend lang ist, werden bei dieser Struktur keine ungültigen Daten ausgegeben, wie aus den internen Daten DD' und den Ausgabedaten Dout1' ersichtlich ist. Für die inter nen Daten DD' wird das interne Taktsignal CLKO erzeugt, ferner werden die zwischengespeicherten Lesedaten RD'(3) wiederholt eingegeben. Dadurch werden die gleichen Daten kontinuierlich als interne Daten DD' eingegeben, so daß die Haltezeit tH erhöht werden kann.

Fig. 20 zeigt eine Struktur eines Abschnitts zur Erzeugung interner Lesedaten RD' und interner Daten DD'.

In Fig. 20 ist zwischen der Leseschaltung 908 und der Ausgabe schaltung 910 eine Übertragungsschaltung 10 angeordnet, die entsprechend dem Signal OEMFS den durchgeschalteten Zustand oder den Zwischenspeicherungszustand annimmt. Die Übertragungs schaltung 10 enthält einen Dreizustand-Inverterpuffer 10a, der die internen Lesedaten RD von der Leseschaltung 908 invertiert, wenn das Signal OEMFS aktiv ist, einen Inverter 10b, der das Ausgangssignal des Dreizustand-Inverterpuffers 10a invertiert. und interne Lesedaten RD' erzeugt, sowie einen Inverter 10c, der das Ausgangssignal RD' des Inverters 10b für die Übertra gung an den Eingang des Inverters 10b invertiert. Die Inverter 10b und 10c bilden einen Inverter-Zwischenspeicher.

Bei der in Fig. 20 gezeigten Struktur erzeugt die Übertragungs schaltung 10 Lesedaten RD' in Übereinstimmung mit den internen Lesedaten RD, die in den Taktzyklen Nr. 0 bis Nr. 4 eingegeben werden, wie aus dem Signalformdiagramm von Fig. 19 ersichtlich ist, und gibt die erzeugten Lesedaten RD' in die Gatterschal tung 910a der Ausgabeschaltung 910 ein. Wenn das Signal OEMFS auf niedrigem Pegel oder inaktiv ist, nimmt der Dreizustand- Inverterpuffer 10a den Ausgabezustand mit hoher Impedanz an und die Übertragungsschaltung 10 nimmt den Zwischenspeicherungszu stand an. Wenn das Signal OEMFS synchron mit dem Anstieg des internen Taktsignals intCLK im Taktzyklus Nr. 4 auf niedrigen Pegel fällt, werden die momentan eingegebenen internen Leseda ten RD(3) im Zwischenspeicherungszustand gehalten und die Haltezeit der internen Daten DD' in bezug auf den Abfall des Ausgabefreigabesignals OEM kann ausreichend lang gemacht wer den. Da dem Signal OEMFS das Ausgabefreigabesignal OEM um einen Taktzyklus vorhergeht, kann die Haltezeit tH der internen Daten DD' zum Zeitpunkt der Deaktivierung des Ausgabefreigabesignals OEM ausreichend lang gemacht werden, falls die Vorbereitungs zeit tS der internen Daten DD' in bezug auf das Ausgabefreiga besignal OEM ausreichend erhöht ist. Dadurch kann die Ausgabe ungültiger Daten verhindert werden.

Anstelle der in Fig. 20 gezeigten Struktur könnte eine Struktur verwendet werden, bei der ein Vorverstärker, der den internen Lesedatenbus in der letzten Stufe der Leseschaltung 908 ansteu ert, eine Zwischenspeicherfunktion besitzt. Dies wird durch Verwenden einer Struktur implementiert, bei der der Vorverstär ker zurückgesetzt wird und die intern Lesedatenbusleitung auf einen vorgegebenen Spannungspegel nur vorgeladen wird, wenn ein Vorladungsbefehl eingegeben wird. Die in Fig. 20 gezeigte Zwischenspeicherungsstruktur stellt lediglich ein Beispiel dar, wobei in der Leseschaltung 908 eine Übertragungsschaltung 10 enthalten sein kann. Es kann irgendeine Struktur verwendet werden, sofern die letzten Daten in der Datenblocklänge zwi schengespeichert werden.

Gemäß der sechsten Ausführung der Erfindung wird die Erzeugung des internen Taktsignals in Übereinstimmung mit dem Internda ten-Maskierungsbefehl angehalten, so daß eine Ausgabe ungülti ger Daten zum Zeitpunkt des Maskierens der Datenausgabe verhin dert werden kann. Insbesondere können durch Zwischenspeichern der letzten Daten in der Datenblocklänge sowohl die Vorberei tungszeit als auch die Haltezeit ausreichend lang gemacht werden und kann die Ausgabe ungültiger Daten zuverlässig ver hindert werden.

Wie oben beschrieben worden ist, wird erfindungsgemäß die Erzeugung des Taktsignals, das in die Gatterschaltung eingege ben wird, die die internen Daten zur Ausgabepufferschaltung überträgt, in der Weise gesteuert, daß die bestimmten und gültigen Daten zum Zeitpunkt des Übergangs in den freigegebenen oder gesperrten Zustand für die Datenausgabe stets zuverlässig in die Ausgabepufferschaltung eingegeben werden können. Daher kann die externe Erzeugung ungültiger Daten zuverlässig verhin dert werden.

Obwohl die Erfindung im einzelnen beschrieben und dargestellt worden ist, ist dies selbstverständlich nur zur Erläuterung und lediglich beispielhaft geschehen und stellt in keiner Weise eine Beschränkung dar, wobei der Erfindungsgedanke und der Umfang der Erfindung ausschließlich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Halbleiterspeichervorrichtung, mit
mehreren Speicherzellen, wovon jede Daten speichert,
einer Gatterschaltung (910a), die Daten einer aus den mehreren Speicherzellen gewählten Speicherzelle in einem Daten lese-Operationsmodus durchläßt,
einer Ausgabeschaltung (910b), die die von der Gatter schaltung (910a) eingegebenen Daten (DD) nach außen ausgibt, wenn eine Datenausgabe freigegeben ist, und
einer Ausgabesteuerschaltung (1), die die Gatterschal tung (910a) synchron mit einem Taktsignal (CLKO) durchschaltet und eine Einrichtung enthält, die die Gatterschaltung (910a) unabhängig von dem Taktsignal (CLKO) als Antwort auf die Sper rung der über die Ausgabeschaltung (910b) erfolgenden Datenaus gabe sperrt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabesteuerschaltung (1, 920) ent hält:
eine Einrichtung (920, 1b, 1d, 1e) zum Aktivieren eines Datenausgabe-Freigabesignals (OEM) als Antwort auf einen Daten lesebefehl, der den Datenlese-Operationsmodus befiehlt, und
eine Steuerlogik (1f), die das Datenausgabe-Freigabesi gnal (OEM) und das Taktsignal (intCLK) empfängt und die Gatter schaltung (910a) synchron mit dem Taktsignal während eines aktiven Zustands des Datenausgabe-Freigabesignals (OEM) durch schaltet.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Verzögerungs schaltung (1g) enthält, die das Datenausgabe-Freigabesignal (OEM) um eine vorgegebene Periode verzögert, um es in die Ausgabeschaltung (910b) einzugeben, um die Ausgabeschaltung (910b) während eines aktiven Zustands des verzögerten Datenaus gabe-Freigabesignals (OEMD) zu aktivieren.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Einrichtung (1a, 1b, 1d) enthält, die das Datenausgabe-Freigabesignal (OEM) als Antwort auf einen Lesemaskierungsbefehl zum Maskieren der Ausgabe der Daten der gewählten Speicherzelle von der Ausgabe schaltung (910b) deaktiviert.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabesteuerschaltung (1, 920) ent hält:
eine Einrichtung (920, 1b, 1d), die das Lesefreigabesi gnal (OEMF2) als Antwort auf einen den Datenlese-Operationsmo dus angebenden Datenlesebefehl aktiviert,
eine erste Verzögerungsschaltung (1ea), die das Lese freigabesignal um eine vorgegebene Zeit verzögert,
eine Steuerlogik (1h), die ein Ausgangssignal von der ersten Verzögerungsschaltung (1ea) und das Taktsignal (intCLK) empfängt, um die Gatterschaltung (910a) synchron mit dem Takt signal (intCLK) während eines aktiven Zustands des Ausgabesi gnals (OEMFS2D) der ersten Verzögerungsschaltung (1ea) durchzu schalten, und
eine zweite Verzögerungsschaltung (1eb), die das Aus gangssignal (OEMFS2D) der ersten Verzögerungsschaltung (1ea) für die Eingabe in die Ausgabeschaltung (910b) verzögert, um die Ausgabeschaltung (910b) während eines aktiven Zustands eines Ausgangssignals (CLKO) der Logikschaltung (1h) zu akti vieren, um die von der Gatterschaltung (910a) empfangenen Daten (DD) nach außen auszugeben.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Einrichtung (1a, 1c, 1d) enthält, die das in die erste Verzögerungsschal tung (1ea) einzugebende Lesefreigabesignal als Antwort auf die Aktivierung eines Maskierungsbefehls (DQMO) zum Maskieren der Ausgabe von Daten der gewählten Speicherzelle von der Ausgabe schaltung (910b) deaktiviert.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabesteuerschaltung (1, 920) ent hält:
eine Einrichtung zum Aktivieren des Lesefreigabesignals (OEMFS) als Antwort auf einen den Datenlese-Operationsmodus angebenden Datenlesebefehl aktiviert,
Verzögerungseinrichtungen (1ea-1ec), die das Lesefrei gabesignal (OEMFS) verzögern, um ein erstes verzögertes Signal (OEMFSD) mit einer ersten Verzögerungszeit, ein zweites verzö gertes Signal (OEM) mit einer zweiten Verzögerungszeit, die länger als die erste Verzögerungszeit ist, das in die Ausgabe schaltung eingegeben wird, sowie ein drittes verzögertes Signal (OEMD) mit einer dritten Verzögerungszeit, die länger als die zweite Verzögerungszeit ist, synchron mit dem Taktsignal zu erzeugen, und
eine Steuerlogik (1i), die das erste und das dritte Verzögerungssignal (OEMFSD, OEMD) empfängt und die Gatterschal tung (910a) synchron mit dem Taktsignal (intCLK) während eines aktiven Zustands des ersten und des dritten Verzögerungssignals (OEMFSD, OEMD) durchschaltet.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die Verzögerungseinrichtungen (1ea-1ec) eine Verzöge rungsschaltung enthalten, die synchron mit dem Taktsignal (intCLK) arbeitet, um das Lesefreigabesignal um einen halben Zyklus, einen Zyklus bzw. eineinhalb Zyklen des Taktsignals zu verzögern, um das erste, das zweite bzw. das dritte verzögerte Signal zu erzeugen.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Einrichtung (1a, 1c, 1d) zum Deaktivieren des in die Verzögerungseinrich tungen (1ea-1ec) einzugebenden Lesefreigabesignals als Antwort auf einen Maskierungsbefehl zum Maskieren der Ausgabe von Daten der ausgewählten Speicherzelle von der Ausgabeschaltung (910b) nach außen zu deaktivieren.

10. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabesteuerschaltung (1, 920) ent hält:
eine Einrichtung (1b, 920) zum Erzeugen eines Lesefrei gabesignals als Antwort auf einen den Datenlese-Operationsmodus angebenden Datenlesebefehl,
eine Leseverzögerungsschaltungsanordnung (1ed, 1ef, 1eg), die das Lesefreigabesignal verzögert, um ein erstes verzögertes Lesesignal mit einer ersten Verzögerungszeit, ein zweites verzögertes Lesesignal mit einer zweiten Verzögerungs zeit, die länger als die erste Verzögerungszeit ist, sowie ein drittes verzögertes Lesesignal mit einer dritten Verzögerungs zeit, die länger als die zweite Verzögerungszeit ist, zu erzeu gen,
eine Einrichtung (1a), die ein internes Maskierungsbe fehlssignal als Antwort auf einen Maskierungsbefehl zum Maskie ren der Ausgabe der Daten der gewählten Speicherzelle von der Ausgabeschaltung erzeugt,
eine Maskierungsverzögerungseinrichtung (1ja, 1jb, 1jc), die das interne Maskierungsbefehlssignal (DQMO) empfängt und ein erstes, ein zweites und ein drittes verzögertes Maskie rungsbefehlssignal erzeugt, die eine erste, eine zweite bzw. eine dritte Verzögerungszeit besitzen, und
eine Steuerlogik (1k, 1y, 1x), die das erste verzögerte Lesesignal, das erste verzögerte Maskierungsbefehlssignal und das Taktsignal (intCLK) empfängt und die Gatterschaltung (910a) synchron mit dem Taktsignal (intCLK) während eines aktiven Zustands des ersten verzögerten Lesesignals und während eines inaktiven Zustands des ersten verzögerten Maskierungsbefehls signals durchschaltet.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Ausgabeschaltung (910b) enthält:
eine Einrichtung (910bf, 910bg), die auf einen aktiven Zustand des zweiten verzögerten Lesesignals und auf einen inaktiven Zustand des zweiten verzögerten Maskierungsbefehls signals anspricht, um die von der Gatterschaltung (910a) einge gebenen Daten der gewählten Speicherzelle nach außen auszuge ben.

12. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Steuerlogik (1R, 1x, 1y) enthält:
ein Steuerlogikgatter (1kb), das das dritte verzögerte Lesesignal und das dritte verzögerte Maskierungsbefehlssignal empfängt und als Antwort auf den aktiven Zustand des dritten verzögerten Lesesignals und des inaktiven Zustands des dritten verzögerten Maskierungsbefehlssignals das Ausgangssignal der Steuerlogik (1k, 1y, 1x) in die Gatterschaltung (910a) eingibt und andernfalls das Ausgangssignal der Steuerlogik (1k, 1y, 1x), das die Gatterschaltung (910a) durchschaltet, ungültig macht.

13. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
die erste, die zweite und die dritte Verzögerungszeit gleich einem halben Zyklus, einem Zyklus bzw. eineinhalb Zyklen des Taktsignals (intCLK) sind.

14. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabesteuerschaltung (1, 920) ent hält:
eine Einrichtung (920), die auf einen von außen einge gebenen Datenausgabebefehl (/READ) anspricht, um ein Lesefrei gabesignal (OEMF) zu erzeugen,
eine Einrichtung (1b, 1e), die das Lesefreigabesignal verzögert, um ein Ausgabefreigabesignal (OEM) zu erzeugen,
eine Einrichtung (1a), die ein internes Maskierungsbe fehlssignal (DQMO) als Antwort auf einen Maskierungsbefehl (DQM) zum Maskieren der Ausgabe der Daten der gewählten Spei cherzelle von der Ausgabeschaltung (910b) erzeugt,
eine Verzögerungseinrichtung, die das interne Maskie rungsbefehlssignal empfängt, um ein erstes und ein zweites verzögertes Maskierungsbefehlssignal mit einer ersten Verzöge rungszeit bzw. mit einer zweiten Verzögerungszeit, die länger als die erste Verzögerungszeit ist, in bezug auf das interne Maskierungsbefehlssignal (DQMO) zu erzeugen, und
eine Steuerlogik (1m), die das erste verzögerte Maskie rungsbefehlssignal und das Taktsignal (intCLK) empfängt, um die Gatterschaltung (910a) synchron mit dem Taktsignal (intCLK) während eines inaktiven Zustands des ersten verzögerten Maskie rungsbefehlssignals durchzuschalten, und
die Ausgabeschaltung (910b) so beschaffen ist, daß sie von der Gatterschaltung (910a) eingegebene Daten (DD) als Antwort auf den aktiven Zustand des Ausgabefreigabesignals (OEM) und des inaktiven Zustands des zweiten verzögerten Mas kierungsbefehlssignals nach außen ausgibt und andernfalls einen Ausgabezustand mit hoher Impedanz einnimmt.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß
die Einrichtung (1b, 1e) zum Erzeugen des Ausgabefrei gabesignals (OEM) eine Einrichtung (1b, 1e) enthält, die syn chron mit dem Taktsignal arbeitet, um das Ausgabefreigabesignal (OEM) durch Verzögern des Lesefreigabesignals um eine Periode, die gleich einem vorgegebenen Zyklus des Taktsignals (intCLK) ist, zu erzeugen, und
die Verzögerungseinrichtung eine Einrichtung (1ja, 1jb) zum Verzögern des internen Maskierungsbefehlssignals (DQMO) um Perioden, die gleich einem halben Zyklus bzw. einem Zyklus des Taktsignals (intCLK) sind, enthält, um das erste bzw. das zweite verzögerte Maskierungsbefehlssignal zu erzeugen.

16. Halbleiterspeichervorrichtung nach Anspruch 1, gekenn zeichnet durch
einen Datenzwischenspeicher, der in einer der Gatter schaltung (910a) vorhergehenden Stufe vorgesehen ist und die in die Gatterschaltung (910a) einzugebenden Daten zwischenspei chert.

17. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Gatterschaltung (910a) einen Zwischenspeicher (910ab, 910ac) enthält, der die empfangenen Daten (RD) zwi schenspeichert, um sie in die Ausgabeschaltung (910b) einzuge ben.

18. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie sie synchron mit dem Taktsignal zum Eingeben und Ausgeben von Daten arbeitet.

19. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Einrichtung enthält, die die Gatterschaltung (910a) mit einem Zeitverlauf, der schneller als der Zeitverlauf der Freigabe der Ausgabe schaltung (910b) ist, durchschaltet.

20. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Ausgabesteuerschaltung (1, 920) eine Einrichtung (1) enthält, die die Gatterschaltung (910a) mit einem Zeitver lauf, der schneller als der Zeitverlauf der Deaktivierung der Ausgabeschaltung (910b) ist, sperrt.